CN114759000A - 包括分离结构的半导体装置 - Google Patents

包括分离结构的半导体装置 Download PDF

Info

Publication number
CN114759000A
CN114759000A CN202111013538.2A CN202111013538A CN114759000A CN 114759000 A CN114759000 A CN 114759000A CN 202111013538 A CN202111013538 A CN 202111013538A CN 114759000 A CN114759000 A CN 114759000A
Authority
CN
China
Prior art keywords
spacer layer
adjacent
semiconductor device
source
drain regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111013538.2A
Other languages
English (en)
Inventor
金成玟
河大元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN114759000A publication Critical patent/CN114759000A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Separation Using Semi-Permeable Membranes (AREA)

Abstract

公开了一种半导体装置。所述半导体装置包括在基底上的多个有源区。栅电极在有源区上，并且与有源区交叉。多个源区/漏区在有源区上，使得源区/漏区与栅电极的相对侧相邻，并且栅电极在源区/漏区之间。分离结构在相邻的源区/漏区之间。分离结构包括绝缘图案和间隔层。绝缘图案包括第一侧表面和第二侧表面，第一侧表面和第二侧表面是绝缘图案的相对侧表面并且与分离的相应的源区/漏区相邻。间隔层在第一侧表面和第二侧表面上。绝缘图案的最上端比与第一侧表面和第二侧表面相邻的间隔层的第一上表面远离基底的下表面。

Description

包括分离结构的半导体装置
本申请要求于2021年1月8日在韩国知识产权局提交的第10-2021-0002272号韩国专利申请的优先权，该申请的发明构思通过引用全部包含于此。
技术领域
发明构思的一些示例实施例涉及包括在源区/漏区之间的分离结构的半导体装置及其形成方法。
背景技术
根据半导体装置的高集成度，使多个元件电分离变得更困难。例如，在多个源极/漏极之间的间隔逐渐减小。在多个源极/漏极之间的间隔的这种减小会导致漏电流的增加。
发明内容
发明构思的一些示例实施例提供了具有优异的电特性同时在批量生产效率方面是有优势的半导体装置及其形成方法。
根据发明构思的一些示例实施例的半导体装置包括在基底上的多个有源区。栅电极与多个有源区交叉。多个源区/漏区在多个有源区上，使得多个源区/漏区与栅电极的相对侧相邻，并且栅电极在多个源区/漏区之间。分离结构在多个源区/漏区中的相邻的源区/漏区之间。分离结构包括绝缘图案和间隔层。绝缘图案包括第一侧表面和第二侧表面，第一侧表面和第二侧表面是绝缘图案的相对侧表面并且与相邻的源区/漏区中的分离的相应的源区/漏区相邻。间隔层设置在第一侧表面和第二侧表面上。绝缘图案的最上端比与第一侧表面和第二侧表面相邻的间隔层的第一上表面远离基底的下表面。
根据发明构思的一些示例实施例的半导体装置包括在基底上限定多个有源区的元件隔离层。栅电极与多个有源区交叉，同时在元件隔离层上延伸。多个源区/漏区位于多个有源区上，使得多个源区/漏区与栅电极的相对侧相邻并且栅电极在多个源区/漏区之间。分离结构在元件隔离层上并且在多个源区/漏区中的相邻的源区/漏区之间。分离结构包括绝缘图案和间隔层。绝缘图案包括第一侧表面和第二侧表面以及第三侧表面，第一侧表面和第二侧表面是绝缘图案的相对侧表面，并且与相邻的源区/漏区中的分离的相应的源区/漏区相邻，第三侧表面与栅电极相邻。间隔层设置在第一侧表面、第二侧表面和第三侧表面上。绝缘图案的最上端比与第一侧表面和第二侧表面相邻的间隔层的第一上表面远离基底的下表面。绝缘图案的最上端比与第三侧表面相邻的间隔层的第二上表面接近基底的下表面。
根据发明构思的一些示例实施例的半导体装置包括在基底上限定多个有源区的元件隔离层。多个栅电极与多个有源区交叉，同时在元件隔离层上延伸。多个源区/漏区在与每个栅电极的相对侧相邻的多个有源区上。分离结构在元件隔离层上在多个源区/漏区中的相邻的源区/漏区之间以及在多个栅电极中的相邻的栅电极之间。分离结构包括绝缘图案和间隔层。绝缘图案包括第一侧表面和第二侧表面以及第三侧表面和第四侧表面，第一侧表面和第二侧表面是绝缘图案的第一相对侧表面并且与相邻的源区/漏区中的分离的相应的源区/漏区相邻，第三侧表面和第四侧表面是绝缘图案的第二相对侧表面并且与所述相邻的栅电极中的分离的相应的栅电极相邻。间隔层设置在第一侧表面、第二侧表面、第三侧表面和第四侧表面上。绝缘图案的最上端比与第一侧表面和第二侧表面相邻的间隔层的第一上表面远离基底的下表面。绝缘图案的最上端比与第三侧表面和第四侧表面相邻的间隔层的第二上表面接近基底的下表面。
附图说明
图1、图2、图3和图4是解释根据发明构思的一些示例实施例的半导体装置的剖视图。
图5是根据发明构思的一些示例实施例的半导体装置的布局。
图6、图7、图8、图9、图10和图11是解释根据发明构思的一些示例实施例的半导体装置的剖视图。
图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23、图24、图25、图26、图27、图28、图29、图30、图31和图32是解释根据发明构思的一些示例实施例的半导体装置的形成方法的剖视图。
具体实施方式
图1、图2、图3和图4是解释根据发明构思的一些示例实施例的半导体装置的剖视图。图5是根据发明构思的一些示例实施例的半导体装置的布局。图1可以是沿着图5中的线1-1'截取的剖视图。图2可以是沿着图5中的线2-2'截取的剖视图。图3可以是沿着图5中的线3-3'截取的剖视图。图4可以是沿着图5中的线4-4'截取的剖视图。在一些示例实施例中，根据发明构思的一些示例实施例的半导体装置可以包括诸如
Figure BDA0003239808010000031
的多桥沟道晶体管、鳍式场效应晶体管(FinFET)、纳米线晶体管、垂直晶体管、凹陷沟道晶体管、3-D晶体管、平面晶体管或其组合。
参照图1，根据发明构思的一些示例实施例的半导体装置可以包括基底21、元件隔离层23、多个有源区F1和F2、多个分离结构SP、多个源区/漏区60以及层间绝缘层65。有源区F1和F2可以被称为“在”基底21“上”。有源区可以被称为通过元件隔离层23至少部分地限定的基底21的部分，并且可以被称为至少部分地在基底21“中”。多个分离结构SP中的每个可以包括第一间隔层51、第二间隔层52和绝缘图案55。在一些示例实施例中，第一间隔层51和第二间隔层52可以统称为在第一侧表面55S1和第二侧表面55S2上(例如，与第一侧表面55S1和第二侧表面55S2直接接触)的间隔层54。在一些示例实施例中，第一间隔层51和第二间隔层52中的任意一个可以被称为在第一侧表面55S1和第二侧表面55S2上(例如，间接地在第一侧表面55S1和第二侧表面55S2上或者与第一侧表面55S1和第二侧表面55S2直接接触)的间隔层。在一些示例实施例中，可以省略第一间隔层51和第二间隔层52中的一者，并且第一间隔层51和第二间隔层52中的剩余一者可以被称为在第一侧表面55S1和第二侧表面55S2上(例如，间接地在第一侧表面55S1和第二侧表面55S2上或者与第一侧表面55S1和第二侧表面55S2直接接触)的间隔层54。绝缘图案55可以包括彼此面对的第一侧表面55S1和第二侧表面55S2(例如，如至少图1中所示，是绝缘图案55的相对侧表面)。间隔层(例如，51、52和/或54)可以被称为与第一侧表面55S1和第二侧表面55S2相邻。多个源区/漏区60中的每个可以包括第一层61、第二层62和第三层63。
参照图2，根据发明构思的一些示例实施例的半导体装置可以包括基底21、第一有源区F1、第一间隔层51、多个源区/漏区60、多个绝缘插塞59、层间绝缘层65、栅极介电层71和多个栅电极G1至G3。第一有源区F1可以包括与源区/漏区60接触的多个有源图案31至35。例如，多个有源图案31至35可以包括第一有源图案31、第二有源图案32、第三有源图案33、第四有源图案34和第五有源图案35。多个源区/漏区60中的每个可以包括第一层61、第二层62和第三层63。多个栅电极G1至G3可以包括第一栅电极G1、第二栅电极G2和第三栅电极G3。
参照图3，根据发明构思的一些示例实施例的半导体装置可以包括基底21、元件隔离层23、第一有源区F1、栅极介电层71和第一栅电极G1。第一有源区F1可以包括多个有源图案31至35。例如，多个有源图案31至35可以包括第一有源图案31、第二有源图案32、第三有源图案33、第四有源图案34和第五有源图案35。
参照图4，根据发明构思的一些示例实施例的半导体装置可以包括基底21、元件隔离层23、第一间隔层51、第二间隔层52、多个绝缘图案55、层间绝缘层65、栅极介电层71和多个栅电极G1至G3。多个绝缘图案55中的每个可以包括彼此面对的第三侧表面55S3和第四侧表面55S4。多个栅电极G1至G3可以包括第一栅电极G1、第二栅电极G2和第三栅电极G3。
参照图5，根据发明构思的一些示例实施例的半导体装置可以包括多个有源区F1至F6、多个栅电极G1至G3和多个分离结构SP。多个有源区F1至F6可以包括第一有源区F1、第二有源区F2、第三有源区F3、第四有源区F4、第五有源区F5和第六有源区F6。多个栅电极G1至G3可以包括第一栅电极G1、第二栅电极G2和第三栅电极G3。
再次参照图1至图5，元件隔离层23可以设置在基底21上，以在基底21上限定多个有源区F1至F6。多个有源区F1至F6可以是平行的。如图1至图5中所示，多个栅电极G1至G3可以设置为在元件隔离层23上延伸，同时与多个有源区F1至F6交叉。如图1至图5中所示，多个栅电极G1至G3可以是平行的(例如，彼此平行地延伸)。如图1至图5中所示，多个栅电极G1至G3可以各自与多个有源区F1至F6交叉。如图1至图5中所示，多个栅电极G1至G3中的每个可以与多个有源区F1至F6垂直交叉。
多个源区/漏区60可以提供为设置在与多个栅电极G1至G3中的每个的相对侧相邻的多个有源区F1至F6上。如图1至图5中所示，多个源区/漏区60可以与栅电极G1至G3的相对侧相邻，使得每个栅电极G1、G2或G3在多个源区/漏区60中的相邻的源区/漏区60之间(例如，水平地在相邻的源区/漏区60之间)。例如，如图1至图5中所示，两个相邻的源区/漏区60可以与第一栅电极G1的相对侧相邻，使得第一栅电极G1在两个相邻的源区/漏区60之间。多个有源图案31至35中的每个可以与多个源区/漏区60接触。栅电极G1至G3可以覆盖多个有源图案31至35的上表面和侧表面。在一些示例实施例中，第二有源图案32、第三有源图案33、第四有源图案34和第五有源图案35可以顺序地在第一有源图案31上垂直对齐。多个栅电极G1至G3可以围绕第二有源图案32、第三有源图案33、第四有源图案34和第五有源图案35中的每个的上表面、下表面以及侧表面，并且可以覆盖第一有源图案31的上表面和侧表面。
多个分离结构SP可以提供为设置在元件隔离层23上，元件隔离层23设置在多个源区/漏区60以及多个栅电极G1至G3之间。例如，如图1至图5中所示，每个分离结构SP可以在相邻的源区/漏区60之间(例如，在第一水平方向上在相邻的源区/漏区60之间)和/或在相邻的栅电极G1至G3之间(例如，在与第一水平方向交叉和/或垂直于第一水平方向的第二水平方向上在相邻的栅电极G1至G3之间)。多个分离结构SP中的每个可以包括第一间隔层51、第二间隔层52和绝缘图案55。绝缘图案55可以包括彼此面对的第一侧表面55S1和第二侧表面55S2(例如，是绝缘图案55的第一相对侧表面)。第一侧表面55S1和第二侧表面55S2中的每个可以与多个源区/漏区60中的对应的一个源区/漏区相邻。重述，如至少图1中所示，可以相邻地位于两个相邻的源区/漏区60之间的给定分离结构SP的绝缘图案55的第一侧表面55S1和第二侧表面55S2可以与两个相邻的源区/漏区60中的分离的相应的源区/漏区60相邻(例如，直接接触和/或接近)。绝缘图案55可以包括第三侧表面55S3和第四侧表面55S4。第三侧表面55S3和第四侧表面55S4中的每个可以与多个栅电极G1至G3中的对应的一个栅电极相邻。第三侧表面55S3和第四侧表面55S4可以彼此面对和/或可以是与栅电极G1至G3中的相邻栅电极的分离的相应的栅电极相邻的绝缘图案55的第二相对侧表面。
第二间隔层52可以在第一间隔层51和绝缘图案55之间。第二间隔层52可以部分地围绕绝缘图案55的第一侧表面55S1、第二侧表面55S2、第三侧表面55S3和第四侧表面55S4以及绝缘图案55的底部(例如，下表面55b)。因此，将理解的是，间隔层54可以围绕(沿垂直于下表面21s的方向(例如，竖直方向)和/或平行于下表面21s的方向(例如，水平方向)，直接接触或隔离直接接触)绝缘图案55的下表面55b。将理解的是，间隔层54(例如，第一间隔层51和/或第二间隔层52)可以是在第一侧表面55S1至第四侧表面55S4上。间隔层54(例如，第一间隔层51和/或第二间隔层52)可以在绝缘图案55和至少一个栅电极之间。第一间隔层51可以设置在第二间隔层52外侧。第一间隔层51可以在元件隔离层23和绝缘图案55之间延伸。第二间隔层52可以设置在第一间隔层51和绝缘图案55之间。因此，将理解的是，间隔层54可以在元件隔离层23和绝缘图案55之间延伸。
例如，如图1中所示，绝缘图案55的最上端55u可以突出到比多个源区/漏区60中的每个的中心60c的水平高的水平处(例如，可以在垂直于下表面21s的方向上远离下表面21s)。每个源区/漏区60的中心60c可以指与源区/漏区的最上端60u和最下端60L等距的点或位置。如至少图1中所示，绝缘图案55的最上端55u可以突出到比多个源区/漏区60中的每个的部分中具有最大的水平宽度w1的源区/漏区60的部分60w(例如，每个源区/漏区60的部分60w具有源区/漏区60在平行于下表面21s的方向上的最大的水平宽度w1)的水平高的水平处。多个源区/漏区60可以与第一侧表面55S1和第二侧表面55S2接触(例如，直接接触)。重述，当分离结构SP在相邻的源区/漏区60之间时，相邻的源区/漏区60可以与第一侧表面55S1和第二侧表面55S2的分离的相应的表面直接接触。多个源区/漏区60的最上端60u可以突出到比绝缘图案55的最上端55u的水平高的水平处。
如在此所述，表面、端部、结构等的“水平”可以指在垂直于基底21的下表面21s的方向上距基底21的下表面21s的距离。因此，当第一元件在此被描述为处于比第二元件的水平高的水平处时，第一元件可以在垂直于下表面21s的方向上比第二元件远离下表面21s。此外，当第一元件在此被描述为处于比第二元件的水平低的水平处时，第一元件可以在垂直于下表面21s的方向上比第二元件靠近下表面21s。此外，当第一元件在此被描述为处于与第二元件的水平相同的水平处时，第一元件可以在垂直于下表面21s的方向上与第二元件等距离远离/靠近下表面21s。
绝缘图案55的最上端55u可以比与第一侧表面55S1和第二侧表面55S2相邻的第一间隔层51的上表面51u1和第二间隔层52的上表面52u1远离基底21的下表面21s(例如，可以处于更高的水平处)。重述，绝缘图案55的最上端55u可以在垂直于下表面21s的方向上比与第一侧表面和第二侧表面相邻的间隔层54的第一上表面54u1离基底21的下表面远，其中第一上表面54u1可以包括上表面51u1和52u1中的任意一个或两个。在垂直于下表面21s的方向上，与第一侧表面55S1和第二侧表面55S2相邻的第一间隔层51的上表面51u1和/或第二间隔层52的上表面52u1与绝缘图案55的最上端55u之间的距离(例如，第一上表面54u1和最上端55u之间的距离)可以为约10nm至约50nm。在一些示例实施例中，与第一侧表面55S1和第二侧表面55S2相邻的第一间隔层51和第二间隔层52的上表面与绝缘图案55的最上端55u之间的距离可以为约20nm或更大。
与第一侧表面55S1和第二侧表面55S2相邻的第一间隔层51可以包括倾斜的上表面51ui，该倾斜的上表面51ui在相对于下表面21s倾斜的方向(其中所述方向可以不垂直且不平行于下表面21s)上倾斜。因此将理解的是，与第一侧表面55S1和第二侧表面55S2相邻的间隔层54可以包括倾斜的上表面51ui。倾斜的上表面51ui可以具有随着倾斜的上表面变得远离绝缘图案55而下降的倾斜度。倾斜的上表面51ui可以具有随着距绝缘图案55的距离而下降的倾斜度，使得倾斜的上表面51ui的给定部分在垂直于下表面21s的方向上的水平与倾斜的上表面51ui的给定部分在平行于下表面21s的方向上距绝缘图案55的距离成比例的减小。如至少图1中所示，与同第一侧表面55S1和第二侧表面55S2相邻的第一间隔层51的上表面51u1相比，与第一侧表面55S1和第二侧表面55S2相邻的第二间隔层52的上表面52u1可以在垂直于下表面21s的方向上接近(例如，靠近)基底21的下表面21s。多个源区/漏区60可以与第一间隔层51的侧表面和第一间隔层51的上表面51u1接触，同时与第二间隔层52的上表面52u1接触。如至少图1中所示，源区/漏区60可以与第一间隔层51的上表面51u1和第二间隔层52的上表面52u1接触(例如，直接接触)。
第一间隔层51和第二间隔层52可以在绝缘图案55与多个栅电极G1至G3之间延伸。如图4中所示，第一间隔层51和第二间隔层52可以具有与第三侧表面55S3和第四侧表面55S4相邻的相应的第二上表面51u2和52u2。第二上表面51u2和52u2可以或统称为间隔层54的第二上表面54u2。绝缘图案55的最上端55u可以比与第三侧表面55S3和第四侧表面55S4相邻的第一间隔层51的上表面接近基底21的下表面21s。重述，如至少图4中所示，绝缘图案55的最上端55u可以比与第三侧表面55S3和第四侧表面55S4相邻的第一间隔层51的第二上表面51u2(因此间隔层54的第二上表面54u2)接近基底21的下表面21s。第一间隔层51的最上端可以与多个栅电极G1至G3的上表面基本上共面。与第三侧表面55S3和第四侧表面55S4相邻的第二间隔层52的上表面可以比绝缘图案55的最上端55u接近基底21的下表面21s。
第一间隔层51、第二间隔层52和绝缘图案55可以分别包括不同的材料。例如，第一间隔层51、第二间隔层52和绝缘图案55中的每个可以均包括不包含在第一间隔层51、第二间隔层52和绝缘图案55中的任何其他层中的材料。在一些示例实施例中，第一间隔层51可以包括(例如，部分地或完全地包括)碳氮氧化硅(SiOCN)，第二间隔层52可以包括(例如，部分地或完全地包括)氧化硅，并且绝缘图案55可以包括(例如，部分地或完全地包括)氮化硅。在一些示例实施例中，第一间隔层51可以包括(例如，部分地或完全地包括)氮化硅，第二间隔层52可以包括(例如，部分地或完全地包括)氧化硅，并且绝缘图案55可以包括(例如，部分地或完全地包括)诸如Al2O3的氧化铝。在一些示例实施例中，第一间隔层51可以包括(例如，部分地或完全地包括)氮化硅，第二间隔层52可以包括(例如，部分或完全包括)氧化硅，并且绝缘图案55可以包括(例如，部分地或完全地包括)碳氮氧化硅(SiOCN)。在一些示例实施例中，绝缘图案55可以包括氮化硅并且间隔层54可以包括碳氮氧化硅(SiOCN)。
图6和图7是解释根据发明构思的一些示例实施例的半导体装置的剖视图。图6可以是沿着图5中的线2-2'截取的剖视图。图7可以是沿着图5中的线3-3'截取的剖视图。
参照图1、图4、图5、图6和图7，有源区F1至F6中的每个可以具有大于其水平宽度的竖直高度。多个有源区F1至F6中的每个可以包括鳍形状。元件隔离层23的上表面可以凹陷到比多个有源区F1至F6的上端的水平低的水平处。多个栅电极G1至G3中的每个可以在元件隔离层23上延伸，同时覆盖多个有源区F1至F6中的对应的一个有源区的上表面和侧表面。
图8和图9是解释根据发明构思的一些示例实施例的半导体装置的剖视图。图8可以是沿着图5中的线1-1'截取的剖视图。图9可以是沿着图5中的线4-4'截取的剖视图。
参照图2、图3、图5、图8和图9，与同第一侧表面55S1和第二侧表面55S2相邻的第一间隔层51的上表面51u1相比，与第一侧表面55S1和第二侧表面55S2相邻的第二间隔层52的上表面52u1可以在垂直于基底21的下表面21s的方向上远离基底21的下表面21s。与第一侧表面55S1和第二侧表面55S2相邻的第一间隔层51和第二间隔层52可以分别包括倾斜的上表面。倾斜的上表面可以具有随着倾斜的上表面变得远离绝缘图案55而下降的倾斜度。与第三侧表面55S3和第四侧表面55S4相邻的第二间隔层52的上表面可以与绝缘图案55的上表面基本共面。
图10和图11是解释根据发明构思的一些示例实施例的半导体装置的剖视图。图10可以是沿着图5中的线1-1'截取的剖视图。图11可以是沿着图5中的线4-4'截取的剖视图。
参照图2、图3、图5、图10和图11，多个分离结构SP中的每个可以包括第一间隔层51和绝缘图案55。第一间隔层51可以部分地覆盖绝缘图案55的下表面和侧表面。与第一侧表面55S1和第二侧表面55S2相邻的第一间隔层51可以包括倾斜的上表面。倾斜的上表面可以具有随着倾斜的上表面变得远离绝缘图案55而下降的倾斜度。
图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23和图24是沿着图5中的线1-1'、线2-2'、线3-3'和线4-4'截取的剖视图，以解释根据发明构思的一些示例实施例的半导体装置的形成方法(例如，制造的方法)。
参照图5和图12，可以在基底21上形成元件隔离层23，以限定多个有源区F1至F6。多个有源区F1至F6可以彼此间隔开。多个有源区F1至F6可以是平行的。有源区F1至F6中的每个可包括多个有源图案31至35。例如，多个有源图案31至35可包括第一有源图案31、第二有源图案32、第三有源图案33、第四有源图案34和第五有源图案35。可以在多个有源图案31至35之间形成多个牺牲图案27。可以形成多个临时栅电极41、42和43以与多个有源区F1至F6交叉。可以在多个临时栅电极41、42和43与多个有源区F1至F6之间形成缓冲层37。可以在多个临时栅电极41、42和43上形成硬掩模图案39。
基底21可以包括诸如硅晶圆或绝缘体上硅(SOI)晶圆的半导体基底。元件隔离层23可以包括使用浅沟槽隔离(shallow trench isolation，STI)方法形成的绝缘层。元件隔离层23可以包括氧化硅、氮化硅、氮氧化硅、氮化硼硅(SiBN)、氮化碳硅(SiCN)、低k电介质、高k电介质或其组合。
可以顺序地堆叠第一有源图案31、第二有源图案32、第三有源图案33、第四有源图案34和第五有源图案35。可以将多个牺牲图案27插入在第一有源图案31、第二有源图案32、第三有源图案33、第四有源图案34和第五有源图案35之间。在一些示例实施例中，第二有源图案32、第三有源图案33、第四有源图案34和第五有源图案35可以包括使用外延生长方法形成的单晶硅。多个牺牲图案27可以包括使用外延生长方法形成的SiGe。
可以使元件隔离层23的上表面凹陷到比多个有源区F1至F6的上端的水平低的水平处。在一些示例实施例中，可以将元件隔离层23的上表面形成在比第一有源图案31的最上端的水平低的水平处。可以通过元件隔离层23在基底21中限定第一有源图案31。在一些示例实施例中，第一有源图案31可以包括单晶硅。
多个有源图案31至35可以包括P型杂质或N型杂质。在一些示例实施例中，第一有源图案31、第二有源图案32、第三有源图案33、第四有源图案34和第五有源图案35可以包括含有N型杂质的单晶硅。
缓冲层37可以包括氧化硅。多个临时栅电极41、42和43可以是平行的。多个临时栅电极41、42和43中的每个可以覆盖多个有源区F1至F6的上表面和侧表面。多个临时栅电极41、42和43中的每个可以在元件隔离层23上延伸。多个临时栅电极41、42和43可以包括多晶硅。硬掩模图案39可以包括氧化硅、氮化硅、氮氧化硅或其组合。
参照图5和图13，可以形成第一间隔层51以共形地覆盖元件隔离层23、多个有源区F1至F6、多个临时栅电极41、42和43以及硬掩模图案39。第一间隔层51可以包括碳氮氧化硅(SiOCN)、氧化硅、氮化硅、氮氧化硅、氮化硼硅(SiBN)、氮化碳硅(SiCN)、低k电介质、高k电介质或其组合。
在一些示例实施例中，第一间隔层51可以包括相对于多个临时栅电极41、42和43以及缓冲层37具有蚀刻选择性的材料。第一间隔层51可以包括与多个临时栅电极41、42和43以及缓冲层37的材料不同的材料。第一间隔层51可以包括碳氮氧化硅(SiOCN)或氮化硅。第一间隔层51可以在元件隔离层23上延伸，同时覆盖多个有源区F1至F6、缓冲层37和多个临时栅电极41、42和43的侧表面。
参照图5和图14，可以形成第二间隔层52以共形地覆盖第一间隔层51。第二间隔层52可以包括氧化硅、氮化硅、氮氧化硅、氮化硼硅(SiBN)、氮化碳硅(SiCN)、碳氮氧化硅(SiOCN)、低k电介质、高k电介质或其组合。在一些示例实施例中，第二间隔层52可以包括相对于第一间隔层51具有蚀刻选择性的材料。第二间隔层52可以包括与第一间隔层51的材料不同的材料。第二间隔层52可以包括氧化硅。可以省略第二间隔层52。
参照图5和图15，可以在第二间隔层上形成牺牲模制层53。牺牲模制层53可以包括相对于第一间隔层51和第二间隔层52具有蚀刻选择性的材料。牺牲模制层53可以包括旋涂硬掩模(SOH)。牺牲模制层53的形成可以包括涂覆工艺和回蚀刻工艺。可以使牺牲模制层53保留在多个有源区F1至F6之间。可以部分地暴露第二间隔层52的上表面。
参照图5和图16，可以通过部分去除第二间隔层52来部分地暴露第一间隔层51。可以使第二间隔层52保留在第一间隔层51和牺牲模制层53之间。可以通过去除牺牲模制层53来暴露第二间隔层52。
参照图5和图17，可以形成绝缘层55L以覆盖第一间隔层51和第二间隔层52。绝缘层55L可以包括氧化硅、氮化硅、氮氧化硅、氮化硼硅(SiBN)、氮化碳硅(SiCN)、碳氮氧化硅(SiOCN)、金属氧化物、低k电介质、高k电介质或其组合。
在一些示例实施例中，绝缘层55L可以包括相对于第一间隔层51和第二间隔层52具有蚀刻选择性的材料。绝缘层55L可以包括与第一间隔层51和第二间隔层52的材料不同的材料。例如，第一间隔层51可以包括碳氮氧化硅(SiOCN)，第二间隔层52可以包括氧化硅，并且绝缘层55L可以包括氮氧化硅。第一间隔层51可以包括氮化硅，第二间隔层52可以包括氧化硅，并且绝缘层55L可以包括诸如Al2O3的氧化铝。第一间隔层51可以包括氮化硅，第二间隔层52可以包括氧化硅，并且绝缘层55L可以包括碳氮氧化硅(SiOCN)。
参照图5和图18，可以通过部分去除绝缘层55L来形成多个绝缘图案55。通过部分去除绝缘层55L的多个绝缘图案55的形成可以包括回蚀刻工艺。可以在多个有源区F1至F6之间设置多个绝缘图案55。第二间隔层52可以围绕多个绝缘图案55的下表面和侧表面。
参照图5和图19，可以通过部分去除多个有源区F1至F6来形成多个漏极沟槽60T。可以在多个临时栅电极41、42和43之间形成多个漏极沟槽60T。通过部分去除多个有源区F1至F6的多个漏极沟槽60T的形成可以包括各向异性蚀刻工艺、定向蚀刻工艺、各向同性蚀刻工艺或其组合。可以使多个有源图案31至35和多个牺牲图案27的侧表面在多个漏极沟槽60T的侧壁处暴露。可以将多个漏极沟槽60T的底部形成在比第一有源图案31的上端的水平低的水平处。可以使第一有源图案31或基底21在多个漏极沟槽60T的底部处暴露。
在通过部分去除多个有源区F1至F6而形成多个漏极沟槽60T期间，可以部分地去除第一间隔层51和第二间隔层52。可以将第一间隔层51保留在硬掩模图案39、多个临时栅电极41、42和43以及缓冲层37的侧表面上。可以将第一间隔层51部分地保留在多个绝缘图案55的侧表面上。可以将第一间隔层51保留在元件隔离层23和多个绝缘图案55之间。可以将第一间隔层51保留在比多个漏极沟槽60T的底部的水平高的水平处。
可以将第二间隔层52保留在第一间隔层51和多个绝缘图案55之间。第一间隔层51、第二间隔层52和多个绝缘图案55可以构成多个分离结构SP。
在一些示例实施例中，可以将第一间隔层51和第二间隔层52的上表面形成在比多个绝缘图案55的上端的水平低的水平处。可以使第一间隔层51和多个绝缘图案55在多个漏极沟槽60T的侧表面处暴露。第一间隔层51可以包括倾斜的上表面。第一间隔层51的倾斜的上表面可以具有随着倾斜上表面变得远离多个绝缘图案55而下降的倾斜度。可以使第二间隔层52的上表面凹陷到比第一间隔层51的上表面的水平低的水平处。
在一些示例实施例中，多个绝缘图案55中的每个可以包括第一侧表面55S1、第二侧表面55S2、第三侧表面55S3和第四侧表面55S4。第二侧表面55S2可以面对第一侧表面55S1。第一侧表面55S1和第二侧表面55S2中的每个可以与多个漏极沟槽60T中的对应的一个漏极沟槽相邻。第四侧表面55S4可以面对第三侧表面55S3。第三侧表面55S3和第四侧表面55S4中的每个可以与多个临时栅电极41、42和43中的对应的一个临时栅电极相邻。
参照图5和图20，可以在多个牺牲图案27的侧表面上形成多个绝缘插塞59。多个绝缘插塞59可以包括氧化硅、氮化硅、氮氧化硅、低k电介质、高k电介质或其组合。
在一些示例实施例中，多个绝缘插塞59的形成可以包括选择性地蚀刻在多个漏极沟槽60T的侧表面处暴露的多个牺牲图案27的侧表面。多个绝缘插塞59的形成可以包括绝缘薄膜形成工艺和各向异性蚀刻工艺。可以使多个绝缘插塞59和多个有源图案31至35在多个漏极沟槽60T的侧壁处暴露。
参照图5和图21，可以在多个漏极沟槽60T中形成多个源区/漏区60。多个源区/漏区60的形成可以包括选择性外延生长工艺。多个源区/漏区60可以包括SiGe、SiC、Si或其组合。
在一些示例实施例中，源区/漏区60中的每个可以包括第一层61、第二层62和第三层63。第一层61可以覆盖多个有源图案31至35。第一层61可以直接接触多个有源图案31至35。第一层61可以包括SiGe、Si或其组合。可以在第一层61上形成第二层62。第二层62可以比第一层61厚。第二层62可以包括SiGe。第一层61中的Ge的重量份可以小于第二层62中的Ge的重量份。可以在第二层62上形成第三层63。第三层63可以包括SiGe、Si或其组合。第三层63中Ge的重量份可以小于第二层62中的Ge的重量份。在一些示例实施例中，第三层63可以包括Si层。
在一些示例实施例中，多个源区/漏区60中的每个可以突出到比多个有源图案31至35的最上端的水平高的水平处。多个源区/漏区60可以接触多个分离结构SP的侧表面。多个源区/漏区60中的每个可以突出到比多个分离结构SP的最上端的水平高的水平处。多个源区/漏区60可以通过多个分离结构SP彼此分离。
参照图5和图22，可以形成层间绝缘层65以覆盖多个源区/漏区60和多个分离结构SP。可以使用平坦化工艺暴露多个临时栅电极41、42和43的上表面。平坦化工艺可以包括化学机械抛光(CMP)工艺。层间绝缘层65可以包括氧化硅、氮化硅、氮氧化硅、低k电介质、高k电介质或其组合。可以使层间绝缘层65的上表面以及第一间隔层51的上表面和多个临时栅电极41、42和43的上表面在基本上相同的平面上暴露。层间绝缘层65可以覆盖多个绝缘图案55。层间绝缘层65可以直接接触多个绝缘图案55。
参照图5和图23，通过去除多个临时栅电极41、42和43、缓冲层37以及多个牺牲图案27可以形成多个栅极沟槽40T和多个间隙区域27G。可以在多个有源区F1至F6之间形成多个间隙区域27G。多个间隙区域27G可以与多个栅极沟槽40T连通。
参照图5和图24，可以在多个间隙区域27G和多个栅极沟槽40T中形成栅极介电层71和多个栅电极G1至G3。栅极介电层71可以包括氧化硅、氮化硅、氮氧化硅、高k电介质或其组合。栅极介电层71可以包括单层或多层。在一些示例实施例中，栅极介电层71可以包括氧化硅层、在氧化硅层上的LaO层和在LaO层上的高k电介质层(诸如HfO层)。
多个栅电极G1至G3可以包括金属、金属氮化物、金属氧化物、金属硅化物、导电碳、多晶硅或其组合。多个栅电极G1至G3可以包括单层或多层。在一些示例实施例中，多个栅电极G1至G3中的每个可以包括逸出功金属层或栅极导电层。逸出功金属层可以包括Ti、TiN、Ta、TaN或其组合。栅极导电层可以包括W、WN、Ti、TiN、Ta、TaN、Ru或其组合。多个栅电极G1至G3中的每个可以与替换金属栅电极对应。
图25和图26可以是沿着图5中的线1-1'、2-2'、3-3'和4-4'截取的剖视图，以解释根据发明构思的一些示例实施例的半导体装置的形成方法。
参照图5和图25，多个有源区F1至F6中的每个可以具有大于其水平宽度的竖直高度。多个有源区F1至F6中的每个可以包括鳍形状。可以使元件隔离层23的上表面凹陷到比多个有源区F1至F6的上端的水平低的水平处。多个临时栅电极41、42和43中的每个可以在元件隔离层23上延伸，同时覆盖多个有源区F1至F6中的对应的一个有源区的上表面和侧表面。可以将缓冲层37形成在多个临时栅电极41、42和43与多个有源区F1至F6之间以及在多个临时栅电极41、42和43与元件隔离层23之间。
参照图5和图26，多个栅电极G1至G3中的每个可以在元件隔离层23上延伸，同时覆盖多个有源区F1至F6中的对应的一个有源区的上表面和侧表面。可以将栅极介电层71形成在多个栅电极G1至G3与多个有源区F1至F6之间以及在多个栅电极G1至G3与元件隔离层23之间。
图27和图28可以是沿着图5中的线1-1'、2-2'、3-3'和4-4'截取的剖视图，以解释根据发明构思的一些示例实施例的半导体装置的形成方法。
参照图5和图27，与第一侧表面55S1和第二侧表面55S2相邻的第二间隔层52的上表面可以比与第一侧表面55S1和第二侧表面55S2相邻的第一间隔层51的上表面远离基底21的下表面21s。与第一侧表面55S1和第二侧表面55S2相邻的第一间隔层51和第二间隔层52可以分别包括倾斜的上表面。倾斜的上表面可以具有随着倾斜的上表面变得远离绝缘图案55而下降的倾斜度。与第三侧表面55S3和第四侧表面55S4相邻的第二间隔层52的上表面可以与绝缘图案55的上表面基本上共面。
参照图5和图28，与第一侧表面55S1和第二侧表面55S2相邻的第二间隔层52的上表面可以突出到比与第一侧表面55S1和第二侧表面55S2相邻的第一间隔层51的上表面的水平高的水平处。
图29可以是沿着图5中的线1-1'、2-2'、3-3'和4-4'截取的剖视图，以解释根据发明构思的一些示例实施例的半导体装置的形成方法。
参照图5和图29，多个有源区F1至F6中的每个可以具有大于其水平宽度的竖直高度。可以使元件隔离层23的上表面凹陷到比多个有源区F1至F6的上端的水平低的水平处。多个栅电极G1至G3中的每个可以在元件隔离层23上延伸，同时覆盖多个有源区F1至F6中的对应的一个有源区的上表面和侧表面。与第一侧表面55S1和第二侧表面55S2相邻的第二间隔层52的上表面可以突出到比与第一侧表面55S1和第二侧表面55S2相邻的第一间隔层51的上表面的水平高的水平处。
图30和图31可以是沿着图5中的线1-1'、2-2'、3-3'和4-4'截取的剖视图，以解释根据发明构思的一些示例实施例的半导体装置的形成方法。
参照图5和图30，可以在第一间隔层51上形成多个绝缘图案55。可以在多个有源区F1至F6之间设置多个绝缘图案55。第一间隔层51可以围绕多个绝缘图案55的侧表面和下表面。第一间隔层51可以在元件隔离层23和多个绝缘图案55之间延伸。
参照图5和图31，多个分离结构SP中的每个可以包括第一间隔层51和绝缘图案55。第一间隔层51可以部分地覆盖绝缘图案55的下表面和侧表面。与第一侧表面55S1和第二侧表面55S2相邻的第一间隔层51可以包括倾斜的上表面。倾斜的上表面可以具有随着倾斜的上表面变得远离绝缘图案55而下降的倾斜度。
图32可以是沿着图5中的线1-1'、2-2'、3-3'和4-4'截取的剖视图，以解释根据发明构思的一些示例实施例的半导体装置的形成方法。
参照图5和图32，多个有源区F1至F6中的每个可以具有大于其水平宽度的竖直高度。可以使元件隔离层23的上表面凹陷到比多个有源区F1至F6的上端的水平低的水平处。多个栅电极G1至G3中的每个可以在元件隔离层23上延伸，同时覆盖多个有源区F1至F6中的对应的一个有源区的上表面和侧表面。多个分离结构SP中的每个可以包括第一间隔层51和绝缘图案55。
根据发明构思的一些示例实施例，分离结构可以设置在多个源区/漏区之间。分离结构可以包括绝缘图案和间隔层。绝缘图案的最上端可以突出到比间隔层的上表面的水平高的水平处。可以实现具有优异的电特性同时在批量生产效率方面是有优势的半导体装置。
尽管已经参照附图描述了发明构思的实施例，但是本领域技术人员应当理解的是，在不脱离发明构思的范围并且不改变其必要特征的情况下，可以进行各种修改。因此，上述实施例应该仅以描述性的意义考虑，而不是出于限制的目的。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
多个有源区，位于基底上；
栅电极，与所述多个有源区交叉；
多个源区/漏区，位于所述多个有源区上，使得所述多个源区/漏区与所述栅电极的相对侧相邻，并且所述栅电极位于所述多个源区/漏区之间；以及
分离结构，位于所述多个源区/漏区中的相邻的源区/漏区之间，
其中，分离结构包括：绝缘图案，包括第一侧表面和第二侧表面，第一侧表面和第二侧表面是绝缘图案的相对侧表面并且与所述相邻的源区/漏区中的分离的相应的源区/漏区相邻；以及间隔层，位于所述第一侧表面和所述第二侧表面上，
其中，绝缘图案的最上端比与第一侧表面和第二侧表面相邻的间隔层的第一上表面远离基底的下表面。
2.根据权利要求1所述的半导体装置，其中，绝缘图案的最上端位于比所述多个源区/漏区中的每个的中心的水平高的水平处。
3.根据权利要求1所述的半导体装置，其中，绝缘图案的最上端位于比从所述多个源区/漏区中的每个的部分之中具有最大水平宽度的部分的水平高的水平处。
4.根据权利要求1所述的半导体装置，其中，所述多个源区/漏区直接接触第一侧表面和第二侧表面。
5.根据权利要求1所述的半导体装置，其中，间隔层的第一上表面与绝缘图案的最上端之间的距离为10nm至50nm。
6.根据权利要求1所述的半导体装置，其中，
与第一侧表面和第二侧表面相邻的间隔层包括倾斜的上表面；并且
倾斜的上表面具有随着倾斜的上表面变得远离绝缘图案而下降的倾斜度。
7.根据权利要求1所述的半导体装置，其中，
绝缘图案包括氮化硅；并且
间隔层包括碳氮氧化硅。
8.根据权利要求1所述的半导体装置，其中，间隔层围绕绝缘图案的下表面。
9.根据权利要求1所述的半导体装置，其中，
间隔层包括：
第一间隔层；以及
第二间隔层，位于第一间隔层与绝缘图案之间；并且
第二间隔层包括与第一间隔层的材料不同的材料。
10.根据权利要求9所述的半导体装置，其中，
第一间隔层包括碳氮氧化硅；
第二间隔层包括氧化硅；并且
绝缘图案包括氮化硅。
11.根据权利要求9所述的半导体装置，其中，与第一侧表面和第二侧表面相邻的第二间隔层的上表面比与第一侧表面和第二侧表面相邻的第一间隔层的上表面靠近基底的下表面。
12.根据权利要求9所述的半导体装置，其中，与第一侧表面和第二侧表面相邻的第二间隔层的上表面比与第一侧表面和第二侧表面相邻的第一间隔层的上表面远离基底的下表面。
13.根据权利要求9所述的半导体装置，其中，所述多个源区/漏区直接接触第一间隔层的上表面和第二间隔层的上表面。
14.根据权利要求1所述的半导体装置，其中，
绝缘图案还包括与栅电极相邻的第三侧表面；并且
间隔层在绝缘图案和栅电极之间延伸。
15.根据权利要求14所述的半导体装置，其中，绝缘图案的最上端比与第三侧表面相邻的间隔层的第二上表面接近基底的下表面。
16.根据权利要求1所述的半导体装置，其中，
所述多个有源区中的每个包括接触所述多个源区/漏区的多个有源图案；并且
栅电极覆盖所述多个有源图案的上表面和侧表面。
17.根据权利要求16所述的半导体装置，其中，栅电极围绕所述多个有源图案中的至少一个有源图案的上表面、下表面和侧表面。
18.一种半导体装置，所述半导体装置包括：
元件隔离层，在基底上限定多个有源区；
栅电极，与所述多个有源区交叉，同时在元件隔离层上延伸；
多个源区/漏区，在所述多个有源区上，使得所述多个源区/漏区与栅电极的相对侧相邻并且栅电极位于所述多个源区/漏区之间；以及
分离结构，位于所述元件隔离层上并且位于所述多个源区/漏区中的相邻的源区/漏区之间，
其中，分离结构包括：绝缘图案，包括第一侧表面和第二侧表面以及第三侧表面，第一侧表面和第二侧表面是绝缘图案的相对侧表面并且与所述相邻的源区/漏区中的分离的相应的源区/漏区相邻，第三侧表面与栅电极相邻；以及间隔层，位于第一侧表面、第二侧表面和第三侧表面上，
其中，绝缘图案的最上端比与第一侧表面和第二侧表面相邻的间隔层的第一上表面远离基底的下表面，
其中，绝缘图案的最上端比与第三侧表面相邻的间隔层的第二上表面接近基底的下表面。
19.根据权利要求18所述的半导体装置，其中，间隔层在元件隔离层和绝缘图案之间延伸。
20.一种半导体装置，所述半导体装置包括：
元件隔离层，在基底上限定多个有源区；
多个栅电极，与所述多个有源区交叉，同时在元件隔离层上延伸；
多个源区/漏区，位于与所述多个栅电极中的每个的相对侧相邻的所述多个有源区上；以及
分离结构，在元件隔离层上位于所述多个源区/漏区中的相邻的源区/漏区之间以及所述多个栅电极中的相邻的栅电极之间，
其中，分离结构包括：绝缘图案，包括第一侧表面和第二侧表面以及第三侧表面和第四侧表面，第一侧表面和第二侧表面是绝缘图案的第一相对侧表面并且与所述相邻的源区/漏区中的分离的相应的源区/漏区相邻，第三侧表面和第四侧表面是绝缘图案的第二相对侧表面并且与所述相邻的栅电极中的分离的相应的栅电极相邻；以及间隔层，位于第一侧表面、第二侧表面、第三侧表面和第四侧表面上，
其中，绝缘图案的最上端比与第一侧表面和第二侧表面相邻的间隔层的第一上表面远离基底的下表面，
其中，绝缘图案的最上端比与第三侧表面和第四侧表面相邻的间隔层的第二上表面接近基底的下表面。
CN202111013538.2A 2021-01-08 2021-08-31 包括分离结构的半导体装置 Pending CN114759000A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210002272A KR20220100161A (ko) 2021-01-08 2021-01-08 분리 구조체를 갖는 반도체 소자들
KR10-2021-0002272 2021-01-08

Publications (1)

Publication Number Publication Date
CN114759000A true CN114759000A (zh) 2022-07-15

Family

ID=82323318

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111013538.2A Pending CN114759000A (zh) 2021-01-08 2021-08-31 包括分离结构的半导体装置

Country Status (4)

Country Link
US (1) US20220223711A1 (zh)
KR (1) KR20220100161A (zh)
CN (1) CN114759000A (zh)
TW (1) TWI786800B (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8765563B2 (en) * 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
US8815685B2 (en) * 2013-01-31 2014-08-26 GlobalFoundries, Inc. Methods for fabricating integrated circuits having confined epitaxial growth regions
EP3902016A1 (en) * 2014-03-27 2021-10-27 Intel Corporation Confined epitaxial regions for semiconductor devices and methods of fabricating semiconductor devices having confined epitaxial regions
US10431663B2 (en) * 2018-01-10 2019-10-01 Globalfoundries Inc. Method of forming integrated circuit with gate-all-around field effect transistor and the resulting structure
US11335807B2 (en) * 2018-06-29 2022-05-17 Intel Corporation Isolation schemes for gate-all-around transistor devices

Also Published As

Publication number Publication date
TWI786800B (zh) 2022-12-11
TW202228244A (zh) 2022-07-16
US20220223711A1 (en) 2022-07-14
KR20220100161A (ko) 2022-07-15

Similar Documents

Publication Publication Date Title
CN109801913B (zh) 半导体器件
US11721581B2 (en) Semiconductor devices including contact plugs
US20240055432A1 (en) Semiconductor device and method for fabricating the same
US11171136B2 (en) Semiconductor devices
CN111952371A (zh) 半导体器件
KR102524803B1 (ko) 소스/드레인 영역을 갖는 반도체 소자
US20230086084A1 (en) Stacked transistors having an isolation region therebetween and a common gate electrode, and related fabrication methods
KR20190072959A (ko) 반도체 장치 및 그 제조 방법
US11978805B2 (en) Semiconductor device
KR20210072477A (ko) 도핑 영역을 갖는 저항 소자
US12027524B2 (en) Semiconductor device
KR20220112566A (ko) 반도체 장치 및 그의 제조 방법
CN109300897B (zh) 半导体装置及其制造方法
US20220223711A1 (en) Semiconductor devices including separation structure
CN109244139B (zh) 半导体装置及其制造方法
US20220375847A1 (en) Semiconductor devices including gate structure and method of forming the same
US20230402377A1 (en) Semiconductor devices
US20230223276A1 (en) Semiconductor structure and method for forming the same
US20230139574A1 (en) Semiconductor device including a field effect transistor and a method of fabricating the semiconductor device
US20230317824A1 (en) Semiconductor devices
US20240145577A1 (en) Semiconductor device having side spacer patterns
CN112542454A (zh) 半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination