CN112542454A - 半导体器件 - Google Patents

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CN112542454A CN202010731905.1A CN202010731905A CN112542454A CN 112542454 A CN112542454 A CN 112542454A CN 202010731905 A CN202010731905 A CN 202010731905A CN 112542454 A CN112542454 A CN 112542454A
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semiconductor
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姜明吉
金洞院
金旻怡
赵槿汇
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

可以提供一种半导体器件，其包括：位于衬底中的阱区；位于所述阱区中的杂质区；位于所述杂质区上的第一有源鳍；位于所述阱区上的第二有源鳍；以及穿透所述第二有源鳍并且连接到所述阱区的连接图案。所述衬底和所述杂质区包括具有第一导电类型的杂质。所述阱区包括具有与所述第一导电类型不同的第二导电类型的杂质。所述第一有源鳍包括：在垂直于所述衬底的顶表面的方向上彼此间隔开的多个第一半导体图案。所述第一半导体图案和所述杂质区包括具有所述第一导电类型的杂质。

Description

半导体器件
相关申请的交叉引用
本申请要求于2019年9月20日在韩国知识产权局提交的韩国专利申请No.10-2019-0116040的优先权，所述韩国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思涉及半导体器件，更具体地，涉及包括垂直双极结型晶体管的半导体器件。
背景技术
半导体器件包括由金属氧化物半导体场效应晶体管(MOSFET)组成的集成电路。随着半导体器件的尺寸和设计规则逐渐减小，MOSFET的尺寸也逐渐按比例缩小。MOSFET的按比例缩小可能使半导体器件的工作特性劣化。因此，已经进行了各种研究，以制造具有优异性能的半导体器件同时克服由于半导体器件的集成引起的限制。例如，使用三维沟道的多桥沟道场效应晶体管已经用于实现半导体器件的高度集成，此外，已经提出了与多桥沟道场效应晶体管兼容的双极结型晶体管。
发明内容
发明构思的一些示例实施例提供包括具有改进的电特性的垂直双极结型晶体管的半导体器件。
发明构思的一些示例实施例提供包括其结构与多桥沟道场效应晶体管的结构容易地兼容的垂直双极结型晶体管的半导体器件。
根据发明构思的一些示例实施例，一种半导体器件可以包括：位于衬底中的阱区；位于所述阱区中的杂质区；位于所述杂质区上的第一有源鳍；位于所述阱区上的第二有源鳍；以及穿透所述第二有源鳍并且连接到所述阱区的连接图案。所述衬底和所述杂质区可以包括具有第一导电类型的杂质。所述阱区可以包括具有与所述第一导电类型不同的第二导电类型的杂质。所述第一有源鳍可以包括：在垂直于所述衬底的顶表面的方向上彼此间隔开的多个第一半导体图案。所述第一半导体图案和所述杂质区可以包括具有所述第一导电类型的杂质。
根据发明构思的一些示例实施例，一种半导体器件可以包括：位于衬底中的阱区；位于所述阱区中的杂质区；第一有源鳍，所述第一有源鳍位于所述杂质区上并且包括多个第一半导体图案，所述第一半导体图案在垂直于所述衬底的顶表面的第一方向上彼此间隔开；第二有源鳍，所述第二有源鳍位于所述阱区上并且包括多个第二半导体图案，所述第二半导体图案在所述第一方向上彼此间隔开；第三有源鳍，所述第三有源鳍位于所述衬底上并且包括多个第三半导体图案，所述第三半导体图案在所述第一方向上彼此间隔开：穿透所述第二有源鳍并且连接到所述阱区的第一连接图案；以及穿透所述第三有源鳍并且连接到所述衬底的第二连接图案。所述衬底、所述杂质区和所述第一半导体图案可以包括具有第一导电类型的杂质。所述阱区可以包括具有与所述第一导电类型不同的第二导电类型的杂质。
根据发明构思的一些示例实施例，一种半导体器件可以包括：位于衬底中的阱区；位于所述阱区中的杂质区；位于所述杂质区上的第一有源鳍，所述第一有源鳍包括：在垂直于所述衬底的顶表面的第一方向上交替地堆叠的多个第一半导体图案和多个第一牺牲图案；位于所述第一有源鳍上的多个第一接触塞；以及覆盖所述第一有源鳍并且围绕所述第一接触塞的层间电介质层。所述衬底、所述杂质区、所述第一半导体图案和所述第一牺牲图案可以包括具有第一导电类型的杂质。所述阱区可以包括具有与所述第一导电类型不同的第二导电类型的杂质。所述层间电介质层可以在所述第一接触塞之间延伸，并且可以接触所述第一有源鳍。
附图说明
图1示出说明根据发明构思的一些示例实施例的半导体器件的俯视图。
图2A和图2B分别示出沿着图1的线A-A’和B-B’截取的截面图。
图3A至图8A以及图3B至图8B分别示出沿着图1的线A-A’和B-B’截取的截面图，其说明制造根据发明构思的一些示例实施例的半导体器件的方法。
图9至图11、图15和图16示出沿着图1的线A-A’截取的截面图，其说明根据发明构思的一些示例实施例的半导体器件。
图12至图14示出沿着图1的线A-A’截取的截面图，其说明制造根据发明构思的一些示例实施例的半导体器件的方法。
图17示出说明根据发明构思的一些示例实施例的半导体器件的俯视图。
图18示出沿着图17的线A-A’截取的截面图。
图19至图21示出沿着图17的线A-A’截取的截面图，其说明制造根据发明构思的一些示例实施例的半导体器件的方法。
图22示出沿着图17的线A-A’截取的截面图，其说明根据发明构思的一些示例实施例的半导体器件。
图23A和图23B分别示出沿着图17的线A-A’和B-B’截取的截面图，其说明根据发明构思的一些示例实施例的半导体器件。
图24A至图26A以及图24B至图26B分别示出沿着图17的线A-A’和B-B’截取的截面图，其说明制造根据发明构思的一些示例实施例的半导体器件的方法。
图27A和图27B分别示出沿着图1的线A-A’和B-B’截取的截面图，其说明根据发明构思的一些示例实施例的半导体器件。
具体实施方式
下面将结合附图详细描述发明构思的一些示例实施例，以帮助清楚地理解本发明构思。
当在本说明书中结合数值使用术语“大约”或“基本上”时，意图使相关数值包括以所陈述的数值为中心的制造公差(例如，±10％)。而且，当词语“通常”和“基本上”与几何形状结合使用时，意图是不要求几何形状的精度，但是该形状的界限在本公开的范围内。此外，无论数值或形状被“大约”还是“基本上”修饰，将理解的是，这些数值和形状应当被解释为包括以所陈述的数值或形状为中心的制造或操作公差(例如，±10％)。
图1示出说明根据发明构思的一些示例实施例的半导体器件的俯视图。图2A和图2B分别示出沿着图1的线A-A’和B-B’截取的截面图。
参照图1、图2A和图2B，阱区104可以设置在衬底100中。衬底100可以是半导体衬底，例如，硅衬底或绝缘体上硅(SOI)衬底。衬底100可以具有第一导电类型，并且阱区104可以具有与第一导电类型不同的第二导电类型。例如，第一导电类型可以是P型，第二导电类型可以是N型。杂质区106可以设置在阱区104中。杂质区106可以具有与衬底100相同的导电类型。例如，杂质区106可以包括具有第一导电类型的杂质。
器件隔离图案ST可以设置在衬底100中。衬底100可以包括由器件隔离图案ST限定的有源图案102。有源图案102可以从衬底100突出，或者可以包括衬底100的沿着垂直于衬底100的顶表面100U的第一方向D1的突出部分。每个器件隔离图案ST可以介于相应的有源图案102之间。器件隔离图案ST可以包括氧化物、氮化物和/或氮氧化物。
有源图案102可以包括在平行于衬底100的顶表面100U的第二方向D2上彼此间隔开的第一有源图案102a、第二有源图案102b和第三有源图案102c。第一有源图案102a可以包括杂质区106，第二有源图案102b可以包括阱区104。第三有源图案102c可以是衬底100的一部分。一个器件隔离图案ST可以介于第一有源图案102a与第二有源图案102b之间。阱区104可以沿着该一个器件隔离图案ST的底表面延伸并且朝着第一有源图案102a的下部延伸。因此，杂质区106和阱区104之间可以具有设置在第一有源图案102a的下部中的边界。杂质区106和阱区104可以在第一有源图案102a的下部处构成PN结。另一个器件隔离图案ST可以介于第二有源图案102b与第三有源图案102c之间，并且可以设置在阱区104与衬底100之间的边界(例如，垂直边界)上。阱区104和衬底100可以在器件隔离图案ST下方构成PN结。
有源鳍AF可以设置在相应的有源图案102上。在一些示例实施例中，每个有源鳍AF可以包括沿着第一方向Dl交替地堆叠在一个有源图案102上的牺牲图案110和半导体图案112。牺牲图案110可以包括与半导体图案112的材料不同的材料。例如，半导体图案112可以包括硅(Si)，牺牲图案110可以包括硅锗(SiGe)。
有源鳍AF可以包括位于第一有源图案102a上的第一有源鳍AFa、位于第二有源图案102b上的第二有源鳍AFb以及位于第三有源图案102c上的第三有源鳍AFc。第一有源鳍AFa的半导体图案112和牺牲图案110可以被称为第一半导体图案112a和第一牺牲图案110a，并且第二有源鳍AFb的半导体图案112和牺牲图案110可以被称为第二半导体图案112b和第二牺牲图案110b。第三有源鳍AFc的半导体图案112和牺牲图案110可以被称为第三半导体图案112c和第三牺牲图案110c。第一半导体图案112a、第二半导体图案112b和第三半导体图案112c可以包括相同的材料(例如，硅)，并且第一牺牲图案110a、第二牺牲图案110b和第三牺牲图案110c可以包括相同的材料(例如，硅锗)。
第一有源鳍AFa可以包括具有第一导电类型的杂质。在一些示例实施例中，第一半导体图案112a和第一牺牲图案110a可以包括具有第一导电类型的杂质。最下面的第一牺牲图案110a可以接触杂质区106。
第一连接图案120可以穿透第二有源鳍AFb并且连接到阱区104。在一些示例实施例中，第一连接图案120可以穿透第二半导体图案112b和第二牺牲图案110b，并且可以连接到阱区104。第一连接图案120可以是使用第二半导体图案112b、第二牺牲图案110b和第二有源图案102b作为晶种形成的外延图案。第一连接图案120可以包括硅锗(SiGe)、硅(Si)或碳化硅(SiC)中的一种或更多种。第一连接图案120还可以包括具有第二导电类型的杂质。
第二连接图案122可以穿透第三有源鳍AFc并且连接到衬底100。在一些示例实施例中，第二连接图案122可以穿透第三半导体图案112c和第三牺牲图案110c，并且可以连接到衬底100。第二连接图案122可以是使用第三半导体图案112c、第三牺牲图案110c和第三有源图案102c作为晶种形成的外延图案。第二连接图案122可以包括硅锗(SiGe)、硅(Si)或碳化硅(SiC)中的一种或更多种。第二连接图案122还可以包括具有第一导电类型的杂质。
在衬底100上可以设置有横跨有源鳍AF的栅极结构GS。栅极结构GS可以在平行于衬底100的顶表面100U并且与第二方向D2相交的第三方向D3上延伸。栅极结构GS可以包括横跨第二有源鳍AFb的第一栅极结构GS1以及横跨第三有源鳍AFc的第二栅极结构GS2。第一栅极结构GS1可以在第二有源鳍AFb上沿第二方向D2彼此间隔开，并且第二栅极结构GS2可以在第三有源鳍AFc上沿第二方向D2彼此间隔开。在一些示例实施例中，可以不在第一有源鳍AFa上设置栅极结构GS。
每个栅极结构GS可以包括：在第三方向D3上延伸并横跨相应的有源鳍AF的栅电极GE、位于栅电极GE与相应的有源鳍AF之间的栅极电介质图案GI、位于栅电极GE的侧表面上的栅极间隔物GSP以及位于栅电极GE的顶表面上的栅极覆盖图案CAP。此外，栅极电介质图案GI可以在栅电极GE与栅极间隔物GSP之间延伸，并且可以具有与栅电极GE的顶表面基本共面的最上顶表面。栅极间隔物GSP可以延伸到栅极覆盖图案CAP的侧表面上。每个第一栅极结构GS1的栅电极GE可以横跨第二有源鳍AFb，并且可以覆盖第二有源鳍AFb的侧表面。每个第一栅极结构GS1的栅极电介质图案GI可以介于栅电极GE与第二有源鳍AFb之间。每个第二栅极结构GS2的栅电极GE可以横跨第三有源鳍AFc，并且可以覆盖第三有源鳍AFc的侧表面。每个第二栅极结构GS2的栅极电介质图案GI可以介于栅电极GE与第三有源鳍AFc之间。
栅电极GE可以包括掺杂的半导体、导电金属氮化物和/或金属。栅极电介质图案GI可以包括氧化硅层、氮化硅层、氧氮化硅层或高k电介质层中的一个或更多个。高k电介质层可以包括介电常数大于氧化硅层的介电常数的材料(例如，氧化铪(HfO)、氧化铝(AlO)或氧化钽(TaO))。栅极间隔物GSP和栅极覆盖图案CAP均可以包括氧化硅层、氮化硅层或氮氧化硅层中的一个或更多个。
在衬底100上可以设置有下层间电介质层130，该下层间电介质层130覆盖栅极结构GS、有源鳍AF以及第一连接图案120和第二连接图案122。下层间电介质层130可以包括氧化硅层、氮化硅层、氮氧化硅层或低k电介质层中的一个或更多个。每个栅极结构GS的栅极覆盖图案CAP可以具有与下层间电介质层130的顶表面基本共面的顶表面。每个栅极结构GS的栅极间隔物GSP可以介于栅极覆盖图案CAP与下层间电介质层130之间。
上层间电介质层140可以设置在下层间电介质层130上。上层间电介质层140可以包括氧化物层、氮化物层和/或氧氮化物层。上层间电介质层140可以覆盖每个栅极结构GS的栅极覆盖图案CAP的顶表面。
接触塞CT可以设置在下层间电介质层130中，并且可以延伸到上层间电介质层140中。每个接触塞CT可以包括穿过上层间电介质层140并延伸到下层间电介质层130的导电图案150，并且还包括覆盖导电图案150的侧表面和底表面的阻挡图案152。例如，导电图案150可以包括金属，阻挡图案152可以包括导电金属氮化物。
接触塞CT可以包括连接到第一有源鳍AFa的第一接触塞CTa、连接到第一连接图案120的第二接触塞CTb以及连接到第二连接图案122的第三接触塞CTc。
多个第一接触塞CTa可以连接到第一有源鳍AFa。下层间电介质层130可以介于多个第一接触塞CTa之间并且与第一有源鳍AFa的顶表面接触。多个第一接触塞CTa可以使其侧表面与下层间电介质层130接触。在一些示例实施例中，多个第一有源图案102a可以在第三方向D3上彼此间隔开地布置，并且多个第一有源鳍AFa可以对应地设置在多个第一有源图案102a上。在这种情况下，第一接触塞CTa可以在第三方向D3上延伸并且连接到多个第一有源鳍AFa。
第二接触塞CTb可以介于第一栅极结构GSl之间，并且可以穿透第二有源鳍AFb并连接到第一连接图案120。第二接触塞CTb可以具有与第一栅极结构GS1的栅极间隔物GSP接触的侧表面。在一些示例实施例中，多个第二有源图案102b可以在第三方向D3上彼此间隔开地布置，并且多个第二有源鳍AFb可以分别对应地设置在多个第二有源图案102b上。在这种情况下，多个第一连接图案120可以分别对应地穿透多个第二有源鳍AFb，并且连接到阱区104。第二接触塞CTb可以在第三方向D3上延伸并且连接到多个第一连接图案120。
第三接触塞CTc可以介于第二栅极结构GS2之间，并且可以穿透第三有源鳍AFc并连接到第二连接图案122。第三接触塞CTc可以接触第二栅极结构GS2的栅极间隔物GSP。在一些示例实施例中，多个第三有源图案102c可以在第三方向D3上彼此间隔开地布置，并且多个第三有源鳍AFc可以分别对应地设置在多个第三有源图案102c上。在这种情况下，多个第二连接图案122可以分别对应地穿透多个第三有源鳍AFc并连接到衬底100。第三接触塞CTc可以在第三方向D3上延伸并连接到多个第二连接图案122。
杂质区106、第一有源图案102a、第一有源鳍AFa和第一接触塞CTa可以构成垂直双极结型晶体管的发射极。阱区104、第二有源图案102b、第二有源鳍AFb、第一连接图案120、第一栅极结构GS1和第二接触塞CTb可以构成垂直双极结型晶体管的基极。衬底100、第三有源图案102c、第三有源鳍AFc、第二连接图案122、第二栅极结构GS2和第三接触塞CTc可以构成垂直双极结型晶体管的集电极。第一栅极结构GS1和第二栅极结构GS2可以是电浮置的虚设栅极结构。
根据本示例实施例，第一有源鳍AFa和杂质区106可以包括具有第一导电类型的杂质，阱区104可以包括具有第二导电类型的杂质，因此杂质区106和阱区104可以在第一有源图案102a的下部处构成PN结。阱区104和包括具有第一导电类型的杂质的衬底100可以在器件隔离图案ST下方构成PN结。在这种情况下，因为垂直双极结型晶体管的PNP结形成为邻近于器件隔离图案ST的下部或在器件隔离图案ST下方，所以可以使结泄漏(junctionleakage)最小化。
此外，第一有源鳍AFa、第二有源鳍AFb和第三有源鳍AFc均可以包括在垂直于衬底100的顶表面100U的第一方向D1上彼此间隔开的半导体图案112。在这种情况下，由于第一有源鳍AFa、第二有源鳍AFb和第三有源鳍AFc的结构均与多桥沟道场效应晶体管的沟道的结构相同或基本相似，因此垂直双极结型晶体管的结构可以与多桥沟道场效应晶体管的结构兼容。
图3A至图8A以及图3B至图8B分别示出沿着图1的线A-A’和B-B’截取的截面图，其说明制造根据发明构思的一些示例实施例的半导体器件的方法。为了简化说明，将省略与参照图1、图2A和图2B讨论的半导体器件的描述重复的描述。
参照图1、图3A和图3B，可以在衬底100中形成阱区104。衬底100可以具有第一导电类型，并且阱区104可以具有与第一导电类型不同的第二导电类型。可以通过向衬底100注入具有第二导电类型的杂质来形成阱区104。
可以在衬底100中形成有源图案102，并且可以在相应的有源图案102上形成有源鳍AF。有源鳍AF的形成可以包括：例如，在衬底100上交替且重复地堆叠牺牲层和半导体层，并依次图案化牺牲层和半导体层。可以通过图案化牺牲层和半导体层来形成牺牲图案110和半导体图案112。每个有源鳍AF可以包括交替地堆叠在衬底100上的牺牲图案110和半导体图案112。
有源图案102的形成可以包括：图案化衬底100的上部，以在衬底100中形成限定有源图案102的沟槽T。有源图案102可以沿着垂直于衬底100的顶表面100U的第一方向D1从衬底100突出，或者可以包括衬底100的沿着垂直于衬底100的顶表面100U的第一方向D1的突出部分。有源图案102可以包括在平行于衬底100的顶表面100U的第二方向D2上彼此间隔开的第一有源图案102a、第二有源图案102b和第三有源图案102c。可以在阱区104上形成第一有源图案102a和第二有源图案102b，并且可以在未形成阱区104的衬底100上形成第三有源图案102c。有源鳍AF可以包括位于第一有源图案102a上的第一有源鳍AFa、位于第二有源图案102b上的第二有源鳍AFb以及位于第三有源图案102c上的第三有源鳍AFc。
可以在衬底100中形成器件隔离图案ST。器件隔离图案ST的形成可以包括：形成填充沟槽T的电介质层以及使电介质层凹陷以暴露有源鳍AF。因为电介质层是凹陷的，所以可以暴露每个有源鳍AF的顶表面以及每个有源鳍AF的侧表面(例如，牺牲图案110的侧表面和半导体图案112的侧表面)。
可以在第一有源图案102a中形成杂质区106。杂质区106的形成可以包括向第一有源鳍AFa和第一有源图案102a注入具有第一导电类型的杂质。杂质区106与阱区104之间的边界可以形成在第一有源图案102a的下部中，因此，杂质区106和阱区104可以在第一有源图案102a的下部构成PN结。阱区104和衬底100可以在器件隔离图案ST下方构成PN结。
参照图1、图4A和图4B，在衬底100上，牺牲栅极结构SGS可以横跨有源鳍AF。牺牲栅极结构SGS可以在平行于衬底100的顶表面100U并且与第二方向D2相交的第三方向D3上延伸。牺牲栅极结构SGS可以包括横跨第二有源鳍AFb的第一牺牲栅极结构SGS1以及横跨第三有源鳍AFc的第二牺牲栅极结构SGS2。第一牺牲栅极结构SGS1可以在第二有源鳍AFb上沿第二方向D2彼此间隔开，并且第二牺牲栅极结构SGS2可以在第三有源鳍AFc上彼此间隔开。在一些示例实施例中，牺牲栅极结构SGS可以不形成在第一有源鳍AFa上。
每个牺牲栅极结构SGS可以包括依次堆叠在衬底100上的蚀刻停止图案162、牺牲栅极图案160和栅极掩模图案164。牺牲栅极图案160可以在第三方向D3上延伸，并且可以具有横跨相应的一个有源鳍AF的线性形状(例如，线形)。牺牲栅极图案160可以覆盖相应的有源鳍AF的侧表面。蚀刻停止图案162可以介于牺牲栅极图案160与相应的有源鳍AF之间，并且栅极掩模图案164可以沿着牺牲栅极图案160的顶表面延伸。
牺牲栅极图案160和蚀刻停止图案162的形成可以包括：在衬底100上依次形成蚀刻停止层(未示出)和牺牲栅极层(未示出)，在牺牲栅极层上形成限定将要形成牺牲栅极图案160的区域的栅极掩模图案164，并且使用栅极掩模图案164作为蚀刻掩模来依次图案化牺牲栅极层和蚀刻停止层。蚀刻停止层可以包括例如氧化硅层。牺牲栅极层可以包括相对于蚀刻停止层具有蚀刻选择性的材料。牺牲栅极层可以包括例如多晶硅。可以通过使用栅极掩模图案164作为蚀刻掩模来图案化牺牲栅极层来形成牺牲栅极图案160。牺牲栅极层的图案化可以包括：执行相对于蚀刻停止层具有蚀刻选择性的蚀刻工艺。在形成牺牲栅极图案160之后，可以从牺牲栅极图案160的相对侧去除蚀刻停止层，使得蚀刻停止图案162可以局部地形成在牺牲栅极图案160下方。
每个牺牲栅极结构SGS还可以包括位于牺牲栅极图案160的侧壁上的栅极间隔物GSP。栅极间隔物GSP的形成可以包括：在衬底100上形成覆盖栅极掩模图案164、牺牲栅极图案160和蚀刻停止图案162的栅极间隔物层，然后各向异性地蚀刻栅极间隔物层。栅极掩模图案164和栅极间隔物GSP可以包括例如氮化硅。
参照图1、图5A和图5B，可以在第一牺牲栅极结构SGS1之间部分地去除第二有源鳍AFb，从而可以在第一牺牲栅极结构SGS1之间暴露第二有源图案102b的顶表面。可以在第二牺牲栅极结构SGS2之间部分地去除第三有源鳍AFc，从而可以在第二牺牲栅极结构SGS2之间暴露第三有源图案102c的顶表面。在去除第二有源鳍AFb和第三有源鳍AFc的部分期间，掩模层(未示出)可以覆盖并保护第一有源鳍AFa。
参照图1、图6A和图6B，可以在第一牺牲栅极结构SGS1之间的第二有源图案102b上形成第一连接图案120。可以通过执行选择性外延生长工艺来形成第一连接图案120，在该选择性外延生长工艺中，第二有源鳍AFb的半导体图案112和牺牲图案110以及第二有源图案102b的暴露的顶表面用作晶种。第一连接图案120可以接触第二有源鳍AFb的半导体图案112和牺牲图案110的侧表面，并且可以连接到阱区104。与选择性外延生长工艺同时或在选择性外延生长工艺之后，第一连接图案120的形成还可以包括向第一连接图案120注入具有第二导电类型的杂质。
可以在第二牺牲栅极结构SGS2之间的第三有源图案102c上形成第二连接图案122。可以通过执行选择性外延生长工艺来形成第二连接图案122，在该选择性外延生长工艺中，第三有源鳍AFc的半导体图案112和牺牲图案110以及第三有源图案102c的暴露的顶表面用作晶种。第二连接图案122可以接触第三有源鳍AFc的半导体图案112和牺牲图案110的侧表面，并且可以连接到衬底100。与选择性外延生长工艺同时或在选择性外延生长工艺之后，第二连接图案122的形成还可以包括向第二连接图案122注入具有第一导电类型的杂质。
在第一连接图案120和第二连接图案122的形成期间，掩模层(未示出)可以覆盖并保护第一有源鳍AFa。在形成第一连接图案120和第二连接图案122之后，可以去除掩模层。之后，在衬底100上，下层间电介质层130可以覆盖有源鳍AF、第一连接图案120和第二连接图案122以及牺牲栅极结构SGS。
参照图1、图7A和图7B，下层间电介质层130可以被平坦化，直到牺牲栅图案160被暴露。当下层间电介质层130被平坦化时，可以去除栅极掩模图案164。可以去除牺牲栅极图案160和蚀刻停止图案162，从而可以在下层间电介质层130中形成间隙区166。每个间隙区166可以是栅极间隔物GSP之间的空的空间。间隙区166可以暴露相应的有源鳍AF。间隙区166的形成可以包括：通过执行相对于栅极间隔物GSP、下层间电介质层130和蚀刻停止图案162具有蚀刻选择性的蚀刻工艺来选择性地蚀刻牺牲栅极图案160，然后去除蚀刻停止图案162，以暴露相应的有源鳍AF的半导体图案112和牺牲图案110。
参照图1、图8A和图8B，栅极电介质图案GI和栅电极GE可以填充每个间隙区166。栅极电介质图案GI和栅电极GE的形成可以包括：形成共形地覆盖每个间隙区166的内表面的栅极电介质层，形成填充每个间隙区166的剩余部分的栅极导电层，然后通过执行平坦化工艺直到暴露下层间电介质层130，在每个间隙区166中局部地形成栅极电介质图案GI和栅电极GE。栅极电介质图案GI和栅电极GE的上部可以凹陷，以在栅极间隔物GSP之间形成凹槽。可以在凹槽中形成栅极覆盖图案CAP。栅极覆盖图案CAP的形成可以包括：在下层间电介质层130上形成填充凹槽的栅极覆盖层，以及平坦化栅极覆盖层直到暴露下层间电介质层130。
返回参照图1、图2A和图2B，可以在下层间电介质层130上形成上层间电介质层140。可以在上层间电介质层140和下层间电介质层130中形成接触塞CT。每个接触塞CT可以包括穿透上层间电介质层140并延伸到下层间电介质层130中的导电图案150，并且还可以包括覆盖导电图案150的侧表面和底表面的阻挡图案152。接触塞CT的形成可以包括：在上层间电介质层140和下层间电介质层130中形成接触孔，形成填充每个接触孔的一部分的阻挡层，形成填充每个接触孔的剩余部分的导电层，并且执行平坦化工艺以平坦化导电层和阻挡层，直到暴露上层间电介质层140。平坦化工艺可以使得导电图案150和阻挡图案152局部地形成在每个接触孔中。接触塞CT中的第一接触塞CTa可以连接到第一有源鳍AFa。在接触塞CT之中，第二接触塞CTb和第三接触塞CTc可以分别与第一连接图案120和第二连接图案122连接。
图9示出沿着图1的线A-A’截取的截面图，其说明根据发明构思的一些示例实施例的半导体器件。以下的半导体器件与参照图1、图2A和图2B讨论的半导体器件相似，因此，为了描述的简明，下面将仅描述半导体器件之间的差异。
参照图1、图2B和图9，有源鳍AF可以设置在相应的有源图案102上。有源鳍AF可以包括位于第一有源图案102a上的第一有源鳍Afa、位于第二有源图案102b上的第二有源鳍AFb以及位于第三有源图案102c上的第三有源鳍AFc。第一有源鳍AFa可以包括交替地堆叠在第一有源图案102a上的牺牲图案110和半导体图案112。第二有源鳍AFb和第三有源鳍AFc均可以包括沿着第一方向D1彼此间隔开的半导体图案112。
第一有源鳍AFa可以包括具有第一导电类型的杂质。在一些示例实施例中，第一有源鳍AFa的牺牲图案110和半导体图案112可以包括具有第一导电类型的杂质。第一连接图案120可以穿透第二有源鳍AFb的半导体图案112并且连接到阱区104。第一连接图案120可以包括具有第二导电类型的杂质。第二连接图案122可以穿透第三有源鳍AFc的半导体图案112并且连接到衬底100。第二连接图案122可以包括具有第一导电类型的杂质。
在衬底100上可以设置有横跨有源鳍AF的栅极结构GS。栅极结构GS可以包括横跨第二有源鳍AFb的第一栅极结构GS1以及横跨第三有源鳍AFc的第二栅极结构GS2。
在一些示例实施例中，每个第一栅极结构GSl的栅电极GE和栅极电介质图案GI可以在第二有源鳍AFb的半导体图案112之间以及第二有源鳍AFb与第二有源图案102b之间延伸。第二有源鳍AFb的半导体图案112可以隔着栅极电介质图案GI与栅电极GE间隔开。在一些示例实施例中，每个第一栅极结构GS1的栅极电介质图案GI可以在第一连接图案120与栅电极GE之间延伸，并且可以接触第一连接图案120。每个第二栅极结构GS2的栅电极GE和栅极电介质图案G1可以在第三有源鳍AFc的半导体图案112之间以及第三有源鳍AFc与第三有源图案102c之间延伸。第三有源鳍AFc的半导体图案112可以隔着栅极电介质图案GI与栅电极GE间隔开。在一些示例实施例中，每个第二栅极结构GS2的栅极电介质图案GI可以在第二连接图案122与栅电极GE之间延伸，并且可以接触第二连接图案122。
根据发明构思的一些示例实施例，第一栅极结构GS1和第二有源鳍AFb可以实现与多桥沟道场效应晶体管的结构相似的结构，第二栅极结构GS2和第三有源鳍AFc可以实现与多桥沟道场效应晶体管的结构相似的结构。因此，可以提供与多桥沟道场效应晶体管兼容的垂直双极结型晶体管。
图10示出沿着图1的线A-A’截取的截面图，其说明根据发明构思的一些示例实施例的半导体器件的中间结构。以下制造这种半导体器件的方法类似于参照图3A至图8A和图3B至图8B讨论的方法，因此为了描述的简明，下面将仅描述方法之间的差异。
参照图1、图7B和图10，在形成间隙区166之后，可以选择性地去除暴露于间隙区166的牺牲图案110。选择性地去除牺牲图案110可以在半导体图案112之间以及在最下面的半导体图案112与相应的有源图案102之间形成空区168。空区168可以在空间上连接到间隙区166。之后，如参照图1、图8A和图8B所讨论的，栅极电介质图案GI和栅电极GE可以填充间隙区166和空区168。
图11示出沿着图1的线A-A’截取的截面图，其说明根据发明构思的一些示例实施例的半导体器件。
参照图1、图2B和图11，第一间隔物图案170可以设置在第二有源鳍AFb的半导体图案112之间。第一间隔物图案170和半导体图案112可以沿着第一方向D1交替地堆叠。每个第一间隔物图案170可以设置在沿第一方向D1彼此相邻的半导体图案112之间和/或设置在最下面的半导体图案112与第二有源图案102b之间。每个第一栅极结构GS1的栅电极GE可以隔着第一间隔物图案170与第一连接图案120间隔开。每个第一栅极结构GS1的栅极电介质图案GI可以在栅电极GE与相应的第一间隔物图案170之间延伸。
第二间隔物图案172可以设置在第三有源鳍AFc的半导体图案112之间。第二间隔物图案172和半导体图案112可以沿着第一方向D1交替地堆叠。每个第二间隔物图案172可以设置在沿第一方向D1彼此相邻的半导体图案112之间和/或设置在最下面的半导体图案112与第三有源图案102c之间。每个第二栅极结构GS2的栅电极GE可以隔着第二间隔物图案172与第二连接图案122间隔开。每个第二栅极结构GS2的栅极电介质图案GI可以在栅电极GE与相应的第二间隔物图案172之间延伸。除了上述差异之外，根据本实施例的半导体器件可以与参照图1、图2B和图9讨论的半导体器件相同或基本相似。
图12至图14示出沿着图1的线A-A’截取的截面图，其说明制造根据发明构思的一些示例实施例的半导体器件的方法。以下制造半导体器件的方法类似于参照图3A至图8A和图3B至图8B讨论的方法，因此为了描述的简明，下面将仅描述方法之间的差异。
参照图1、图5B和图12，可以在第一牺牲栅极结构SGS1之间部分地去除第二有源鳍AFb。因此，第二有源鳍AFb的牺牲图案110和半导体图案112的侧表面以及第二有源图案102b的顶表面可以暴露在第一牺牲栅极结构SGS1之间。此外，可以在第二牺牲栅极结构SGS2之间部分地去除第三有源鳍AFc。因此，第三有源鳍AFc的牺牲图案110和半导体图案112的侧表面以及第三有源图案102c的顶表面可以暴露在第二牺牲栅极结构SGS2之间。
牺牲图案110的暴露的侧表面可以水平地凹陷以形成凹部R。可以通过执行选择性蚀刻牺牲图案110的湿法蚀刻工艺来形成凹部R。之后，可以分别在凹部R中形成第一间隔物图案170和第二间隔物图案172。第一间隔物图案170和第二间隔物图案172的形成可以包括：在衬底100上共形地形成填充凹部R的间隔物层，并且各向异性地蚀刻间隔物层，以在各个凹部R中局部地形成第一间隔物图案170和第二间隔物图案172。第一间隔物图案170和第二间隔物图案172可以包括低k电介质层(例如，氮化硅)。
参照图1、图6B和图13，可以在第一牺牲栅极结构SGS1之间的第二有源图案102b上形成第一连接图案120。第一连接图案120可以与第二有源鳍AFb的半导体图案112的侧表面接触并且与第二有源鳍AFb的牺牲图案110间隔开。每个第一间隔物图案170可以介于第一连接图案120与第二有源鳍AFb的牺牲图案110中的一个牺牲图案之间。可以在第二牺牲栅极结构SGS2之间的第三有源图案102c上形成第二连接图案122。第二连接图案122可以与第三有源鳍AFc的半导体图案112的侧表面接触并且与第三有源鳍AFc的牺牲图案110间隔开。每个第二间隔物图案172可以介于第二连接图案122与第三有源鳍AFc的牺牲图案110中的一个牺牲图案之间。在衬底100上，下层间电介质层130可以覆盖有源鳍AF、第一连接图案120和第二连接图案122以及牺牲栅极结构SGS。
参照图1、图7B和图14，可以在下层间电介质层130中形成间隙区166。在形成间隙区166之后，可以选择性地去除暴露于间隙区166的牺牲图案110。选择性去除牺牲图案110可以在半导体图案112之间以及在最下面的半导体图案112与相应的有源图案102之间形成空区168。空区168可以在空间上连接到间隙区166。每个空区168可以暴露第一间隔物图案170和第二间隔物图案172中的相应一者。之后，如参照图1、图8A和图8B讨论的，栅极电介质图案GI和栅电极GE可以填充间隙区166和空区168。
图15示出沿着图1的线A-A’截取的截面图，其说明根据发明构思的一些示例实施例的半导体器件。参照图1、图2B和图15，除了省略第二间隔物图案172之外，根据本实施例的半导体器件可以与参照图1、图2B和图11讨论的半导体器件相同或基本相似。
图16示出沿着图1的线A-A’截取的截面图，其说明根据发明构思的一些示例实施例的半导体器件。参照图1、图2B和图16，除了省略第一间隔物图案170之外，根据本实施例的半导体器件可以与参照图1、图2B和图11讨论的半导体器件相同或基本相似。
图17示出说明根据发明构思的一些示例实施例的半导体器件的俯视图。图18示出沿着图17的线A-A’截取的截面图。沿着图17的线B-B’的截面可以与图2B的截面相同或基本相似。以下的半导体器件与参照图1、图2A和图2B讨论的半导体器件相似，因此为了描述的简明，下面将仅描述半导体器件之间的差异。
参照图17、图18和图2B，在衬底100上可以设置有横跨有源鳍AF的栅极结构GS。栅极结构GS可以包括横跨第二有源鳍AFb的第一栅极结构GS1以及横跨第三有源鳍AFc的第二栅极结构GS2。在一些示例实施例中，栅极结构GS还可以包括横跨第一有源鳍AFa的第三栅极结构GS3。第三栅极结构GS3可以在第一有源鳍AFa上沿第二方向D2彼此间隔开。每个第三栅极结构GS3的栅电极GE可以横跨第一有源鳍AFa并覆盖第一有源鳍AFa的侧表面。每个第三栅极结构GS3的栅极电介质图案GI可以介于栅电极GE与第一有源鳍AFa之间。
第一接触塞CTa可以介于第三栅极结构GS3之间并且连接到第一有源鳍AFa。第一接触塞CTa可以具有与第三栅极结构GS3的栅极间隔物GSP接触的侧表面。在一些示例实施例中，多个第一有源图案102a可以在第三方向D3上彼此间隔地布置，并且多个第一有源鳍AFa可以相应地设置在多个第一有源图案102a上。在这种情况下，第一接触塞CTa可以在第三栅极结构GS3之间沿第三方向D3延伸并且连接到多个第一有源鳍AFa。
杂质区106、第一有源图案102a、第一有源鳍AFa、第三栅极结构GS3和第一接触塞CTa可以构成垂直双极结型晶体管的发射极。阱区104、第二有源图案102b、第二有源鳍AFb、第一连接图案120、第一栅极结构GS1和第二接触塞CTb可以构成垂直双极结型晶体管的基极。衬底100、第三有源图案102c、第三有源鳍AFc、第二连接图案122、第二栅极结构GS2和第三接触塞CTc可以构成垂直双极结型晶体管的集电极。第一栅极结构GS1、第二栅极结构GS2和第三栅极结构GS3可以是电浮置的虚设栅极结构。
图19至图21示出沿着图17的线A-A’截取的截面图，其说明制造根据发明构思的一些示例实施例的半导体器件的方法。以下制造半导体器件的方法类似于参照图3A至图8A和图3B至图8B讨论的方法，因此为了描述的简明，下面将仅描述方法之间的差异。
参照图17、图19和图5B，在衬底100上，牺牲栅极结构SGS可以横跨有源鳍AF。牺牲栅极结构SGS可以包括横跨第二有源鳍AFb的第一牺牲栅极结构SGS1以及横跨第三有源鳍AFc的第二牺牲栅极结构SGS2。在一些示例实施例中，牺牲栅极结构SGS可以包括横跨第一有源鳍AFa的第三牺牲栅极结构SGS3。第三牺牲栅极结构SGS3可以在第一有源鳍AFa上沿第二方向D2彼此间隔开。
可以在第一牺牲栅极结构SGS1之间部分地去除第二有源鳍AFb，因此第二有源鳍AFb的侧表面和第二有源图案102b的顶表面可以暴露在第一牺牲栅极结构SGS1之间。可以在第二牺牲栅极结构SGS2之间部分地去除第三有源鳍AFc，因此第三有源鳍AFc的侧表面和第三有源图案102c的顶表面可以暴露在第二牺牲栅极结构SGS2之间。在去除第二有源鳍AFb和第三有源鳍AFc的部分期间，掩模层(未示出)可以覆盖并保护第一有源鳍AFa和第三牺牲栅极结构SGS3。
参照图17、图20和图6B，可以在第一牺牲栅极结构SGS1之间的第二有源图案102b上形成第一连接图案120。可以在第二牺牲栅极结构SGS2之间的第三有源图案102c上形成第二连接图案122。在第一连接图案120和第二连接图案122的形成期间，掩模层(未示出)可以覆盖并保护第一有源鳍AFa和第三牺牲栅极结构SGS3。在形成第一连接图案120和第二连接图案122之后，可以去除掩模层。之后，在衬底100上，下层间电介质层130可以覆盖有源鳍AF、第一连接图案120和第二连接图案122以及牺牲栅极结构SGS。
参照图17、图21和图7B，可以在下层间电介质层130中形成间隙区166。间隙区166可以暴露相应的有源鳍AF。之后，如参照图1、图8A和图8B所讨论的，栅极电介质图案GI和栅电极GE可以填充间隙区166。
图22示出沿着图17的线A-A’截取的截面图，其说明根据发明构思的一些示例实施例的半导体器件。以下的半导体器件与参照图1、图2A和图2B讨论的半导体器件相似，因此为了描述的简明，下面将仅描述半导体器件之间的差异。
参照图17、图22和图2B，在一些示例实施例中，栅极结构GS还可以包括横跨第一有源鳍AFa的第三栅极结构GS3。第一接触塞CTa可以介于第三栅极结构GS3之间并且连接到第一有源鳍AFa。第一接触塞CTa可以具有与第三栅极结构GS3的栅极间隔物GSP接触的侧表面。除了上述差异之外，根据本实施例的半导体器件可以与参照图1、图2B和图9讨论的半导体器件相同或基本相似。
图23A和图23B分别示出沿着图17的线A-A’和B-B’截取的截面图，其说明根据发明构思的一些示例实施例的半导体器件。以下的半导体器件与参照图1、图2A和图2B讨论的半导体器件相似，因此为了描述的简明，下面将仅描述半导体器件之间的差异。
参照图17、图23A和图23B，有源鳍AF可以设置在相应的有源图案102上。每个有源鳍AF可以包括沿着第一方向D1彼此间隔开的半导体图案112。有源鳍AF可以包括位于第一有源图案102a上的第一有源鳍AFa、位于第二有源图案102b上的第二有源鳍AFb以及位于第三有源图案102c上的第三有源鳍AFc。在一些示例实施例中，第三连接图案124可以穿透第一有源鳍AFa的半导体图案112并且连接到杂质区106。第三连接图案124可以是使用第一有源鳍AFa的半导体图案112以及第一有源图案102a作为晶种形成的外延图案。第三连接图案124可以包括硅锗(SiGe)、硅(Si)或碳化硅(SiC)中的一种或更多种。第三连接图案124还可以包括具有第一导电类型的杂质。
在衬底100上可以设置有横跨有源鳍AF的栅极结构GS。在一些示例实施例中，栅极结构GS还可以包括横跨第一有源鳍AFa的第三栅极结构GS3。第三栅极结构GS3可以在第一有源鳍AFa上沿第二方向D2彼此间隔开。每个第三栅极结构GS3的栅电极GE可以横跨第一有源鳍AFa并覆盖第一有源鳍AFa的侧表面。每个第三栅极结构GS3的栅电极GE和栅极电介质图案GI可以在第一有源鳍AFa的半导体图案112之间以及在第一有源鳍AFa与第一有源图案102a之间延伸。第一有源鳍AFa的半导体图案112可以越过栅极电介质图案GI与栅电极GE间隔开。在一些示例实施例中，每个第三栅极结构GS3的栅极电介质图案GI可以在第三连接图案124与栅电极GE之间延伸，并且可以接触第三连接图案124。
第一接触塞CTa可以介于第三栅极结构GS3之间，并且可以穿透第一有源鳍AFa并且连接到第三连接图案124。第一接触塞CTa可以具有与第三栅极结构GS3的栅极间隔物GSP接触的侧表面。在一些示例实施例中，多个第一有源图案102a可以在第三方向D3上彼此间隔地布置，并且多个第一有源鳍AFa可以相应地设置在多个第一有源图案102a上。在这种情况下，多个第三连接图案124可以相应地穿透多个第一有源鳍AFa并连接到杂质区106。第一接触塞CTa可以在第三栅极结构GS3之间沿第三方向D3延伸并且连接到多个第三连接图案124。除了上述差异之外，根据本实施例的半导体器件可以与参照图1、图2B和图9讨论的半导体器件相同或基本相似。
图24A至图26A以及图24B至图26B分别示出沿着图17的线A-A’和B-B’截取的截面图，其说明制造根据发明构思的一些示例实施例的半导体器件的方法。以下制造半导体器件的方法类似于参照图3A至图8A和图3B至图8B讨论的方法，因此为了描述的简明，下面将仅描述方法之间的差异。
参照图17、图24A和图24B，在衬底100上，牺牲栅极结构SGS可以横跨有源鳍AF。在一些示例实施例中，牺牲栅极结构SGS可以包括横跨第一有源鳍AFa的第三牺牲栅极结构SGS3。第三牺牲栅极结构SGS3可以在第一有源鳍AFa上沿第二方向D2彼此间隔开。可以在第三牺牲栅极结构SGS3之间部分地去除第一有源鳍AFa，因此第一有源鳍AFa的侧表面和第一有源图案102a的顶表面可以暴露在第三牺牲栅极结构SGS3之间。
参照图17、图25A和图25B，可以在第三牺牲栅极结构SGS3之间的第一有源图案102a上形成第三连接图案124。第三连接图案124可以接触第一有源鳍AFa的半导体图案112的侧表面并且连接到杂质区106。与选择性外延生长工艺同时或在选择性外延生长工艺之后，第三连接图案124的形成还可以包括：向第三连接图案124注入具有第一导电类型的杂质。在衬底100上，下层间电介质层130可以覆盖有源鳍AF、第一连接图案120、第二连接图案122和第三连接图案124以及牺牲栅极结构SGS。
参照图17、图26A和图26B，可以在下层间电介质层130中形成间隙区166。在形成间隙区166之后，可以选择性地去除暴露于间隙区166的牺牲图案110。因此，可以在半导体图案112之间以及在最下面的半导体图案112与相应的有源图案102之间形成空区168。之后，如参照图1、图8A和图8B所讨论的，栅极电介质图案GI和栅电极GE可以填充间隙区166和空区168。
图27A和图27B分别示出沿着图1的线A-A’和B-B’截取的截面图，其说明根据发明构思的一些示例实施例的半导体器件。以下的半导体器件与参照图1、图2A和图2B讨论的半导体器件相似，因此为了描述的简明，下面将仅描述半导体器件之间的差异。
参照图1、图27A和图27B，有源鳍AF可以包括位于第一有源图案102a上的第一有源鳍AFa、位于第二有源图案102b上的第二有源鳍AFb以及位于第三有源图案102c上的第三有源鳍AFc。第一有源鳍AFa的半导体图案112和牺牲图案110可以包括具有第一导电类型的杂质。在一些示例实施例中，第二有源鳍AFb的半导体图案112和牺牲图案110可以包括具有第二导电类型的杂质。此外，第三有源鳍AFc的半导体图案112和牺牲图案110可以包括具有第一导电类型的杂质。本实施例可以省略第一连接图案120和第二连接图案122以及参照图1、图2A和图2B讨论的栅极结构GS的形成。
在衬底100上可以设置有覆盖有源鳍AF的下层间电介质层130。上层间电介质层140可以设置在下层间电介质层130上。在下层间电介质层130中可以设置有延伸到上层间电介质层140中的接触塞CT。接触塞CT可以包括连接到第一有源鳍AFa的第一接触塞CTa、连接到第二有源鳍AFb的第二接触塞CTb以及连接到第三有源鳍AFc的第三接触塞CTc。
多个第一接触塞CTa可以连接到第一有源鳍AFa，并且下层间电介质层130可以介于多个第一接触塞CTa之间并且与第一有源鳍AFa的顶表面接触。多个第一接触塞CTa可以使其侧表面与下层间电介质层130接触。在一些示例实施例中，多个第一有源图案102a可以在第三方向D3上彼此间隔开地布置，并且多个第一有源鳍AFa可以相应地设置在多个第一有源图案102a上。在这种情况下，第一接触塞CTa可以在第三方向D3上延伸并且连接到多个第一有源鳍AFa。多个第二接触塞CTb可以连接到第二有源鳍AFb，并且下层间电介质层130可以介于多个第二接触塞CTb之间并且与第二有源鳍AFb的顶表面接触。多个第二接触塞CTb可以使其侧表面与下层间电介质层130接触。在一些示例实施例中，多个第二有源图案102b可以在第三方向D3上彼此间隔开布置，并且多个第二有源鳍AFb可以相应地设置在多个第二有源图案102b上。在这种情况下，第二接触塞CTb可以在第三方向D3上延伸并且连接到多个第二有源鳍AFb。此外，多个第三接触塞CTc可以连接到第三有源鳍AFc，并且下层间电介质层130可以介于多个第三接触塞CTc之间并且与第三有源鳍AFc接触。多个第三接触塞CTc可以使其侧表面与下层间电介质层130接触。在一些示例实施例中，多个第三有源图案102c可以在第三方向D3上彼此间隔开地布置，并且多个第三有源鳍AFc可以相应地设置在多个第三有源图案102c上。在这种情况下，第三接触塞CTc可以在第三方向D3上延伸并且连接到多个第三有源鳍AFc。
根据发明构思，可以提供一种垂直双极结型晶体管，其结构与多桥沟道场效应晶体管的结构兼容，并且可以使垂直双极型结晶体管的结泄漏最小化。
以上的描述提供了用于解释发明构思的一些方面的一些示例实施例。因此，本发明构思不限于上述示例实施例，并且本领域的普通技术人员将理解的是，在不脱离本发明构思的精神和基本特征的情况下，可以对本文进行形式和细节上的变化。

Claims (20)

1.一种半导体器件，包括：
阱区，所述阱区位于衬底中；
杂质区，所述杂质区位于所述阱区中；
第一有源鳍，所述第一有源鳍位于所述杂质区上；
第二有源鳍，所述第二有源鳍位于所述阱区上；以及
连接图案，所述连接图案穿透所述第二有源鳍并且连接到所述阱区，其中，
所述衬底和所述杂质区包括具有第一导电类型的杂质，
所述阱区包括具有与所述第一导电类型不同的第二导电类型的杂质，
所述第一有源鳍包括：在垂直于所述衬底的顶表面的方向上彼此间隔开的多个第一半导体图案，并且
所述第一半导体图案包括具有所述第一导电类型的杂质。
2.根据权利要求1所述的半导体器件，其中，所述连接图案包括具有所述第二导电类型的杂质。
3.根据权利要求2所述的半导体器件，其中，
所述第二有源鳍包括：在垂直于所述衬底的所述顶表面的所述方向上彼此间隔开的多个第二半导体图案，并且
所述连接图案穿透所述第二半导体图案并且连接到所述阱区。
4.根据权利要求3所述的半导体器件，其中，所述半导体器件还包括：
多个第一接触塞，所述多个第一接触塞连接到所述第一有源鳍；
层间电介质层，所述层间电介质层位于所述第一接触塞之间；
第二接触塞，所述第二接触塞连接到所述连接图案；以及
多个栅极结构，所述多个栅极结构横跨所述第二有源鳍，
其中，所述第二接触塞位于所述栅极结构之间。
5.根据权利要求4所述的半导体器件，其中，
每个所述栅极结构包括：
栅电极，所述栅电极横跨所述第二有源鳍，以及
多个栅极间隔物，所述多个栅极间隔物位于所述栅电极的侧表面上，
所述第一接触塞的侧表面与所述层间电介质层接触，并且
所述第二接触塞的侧表面与所述栅极间隔物接触。
6.根据权利要求3所述的半导体器件，其中，
所述第一有源鳍包括多个第一牺牲图案，每个所述第一牺牲图案位于相应的一对所述第一半导体图案之间，或者位于所述第一半导体图案中的最下面的第一半导体图案与所述杂质区之间，并且
所述第一牺牲图案包括具有所述第一导电类型的杂质。
7.根据权利要求6所述的半导体器件，其中，
所述第二有源鳍包括多个第二牺牲图案，每个所述第二牺牲图案位于相应的一对所述第二半导体图案之间，或者位于所述第二半导体图案中的最下面的第二半导体图案与所述阱区之间，并且
所述连接图案穿透所述第二牺牲图案，并且连接到所述阱区。
8.根据权利要求7所述的半导体器件，其中，
所述第一半导体图案包括与所述第二半导体图案的材料相同的第一材料，
所述第一牺牲图案包括与所述第二牺牲图案的材料相同的第二材料，并且
所述第一材料不同于所述第二材料。
9.根据权利要求6所述的半导体器件，所述半导体器件还包括：
栅极结构，所述栅极结构位于所述第二有源鳍上并且横跨所述第二有源鳍，
其中，所述栅极结构在所述第二半导体图案之间延伸。
10.根据权利要求1所述的半导体器件，所述半导体器件还包括：
多个第一接触塞，所述多个第一接触塞连接到所述第一有源鳍；以及
层间电介质层，所述层间电介质层覆盖所述第一有源鳍并且围绕所述第一接触塞，
其中，所述层间电介质层在所述第一接触塞之间延伸，并且接触所述第一有源鳍。
11.根据权利要求10所述的半导体器件，所述半导体器件还包括：
第二接触塞，所述第二接触塞连接到所述连接图案；以及
多个栅极结构，所述多个栅极结构位于所述第二有源鳍上，其中，
所述第二接触塞位于所述栅极结构之间，并且
所述层间电介质层围绕所述第二接触塞和所述栅极结构。
12.根据权利要求1所述的半导体器件，其中，
所述第一有源鳍包括多个第一牺牲图案，每个所述第一牺牲图案位于相应的一对所述第一半导体图案之间，或者位于所述第一半导体图案中的最下面的第一半导体图案与所述杂质区之间，并且
所述第一牺牲图案包括与所述第一半导体图案的材料不同的材料，并且还包括具有所述第一导电类型的杂质。
13.一种半导体器件，包括：
阱区，所述阱区位于衬底中；
杂质区，所述杂质区位于所述阱区中；
第一有源鳍，所述第一有源鳍位于所述杂质区上并且包括多个第一半导体图案，所述第一半导体图案在垂直于所述衬底的顶表面的第一方向上彼此间隔开；
第二有源鳍，所述第二有源鳍位于所述阱区上并且包括多个第二半导体图案，所述第二半导体图案在所述第一方向上彼此间隔开；
第三有源鳍，所述第三有源鳍位于所述衬底上并且包括多个第三半导体图案，所述第三半导体图案在所述第一方向上彼此间隔开：
第一连接图案，所述第一连接图案穿透所述第二有源鳍并且连接到所述阱区；以及
第二连接图案，所述第二连接图案穿透所述第三有源鳍并且连接到所述衬底，其中
所述衬底、所述杂质区和所述第一半导体图案包括具有第一导电类型的杂质，并且
所述阱区包括具有与所述第一导电类型不同的第二导电类型的杂质。
14.根据权利要求13所述的半导体器件，其中，
所述第一连接图案包括具有所述第二导电类型的杂质，并且
所述第二连接图案包括具有所述第一导电类型的杂质。
15.根据权利要求13所述的半导体器件，其中，
所述第一有源鳍包括多个第一牺牲图案，每个所述第一牺牲图案位于相应的一对所述第一半导体图案之间，或者位于所述第一半导体图案中的最下面的第一半导体图案与所述杂质区之间，并且
所述第一牺牲图案包括与所述第一半导体图案的材料不同的材料，并且还包括具有所述第一导电类型的杂质。
16.根据权利要求15所述的半导体器件，所述半导体器件还包括：
多个第一接触塞，所述多个第一接触塞连接到所述第一有源鳍；以及
层间电介质层，所述层间电介质层覆盖所述第一有源鳍并且围绕所述第一接触塞，
其中，所述层间电介质层在所述第一接触塞之间延伸，并且接触所述第一有源鳍。
17.根据权利要求16所述的半导体器件，所述半导体器件还包括：
第二接触塞，所述第二接触塞连接到所述第一连接图案；以及
多个第一栅极结构，所述多个第一栅极结构位于所述第二有源鳍上，
其中，所述第二接触塞位于所述第一栅极结构之间。
18.根据权利要求17所述的半导体器件，所述半导体器件还包括：
第三接触塞，所述第三接触塞连接到所述第二连接图案；以及
多个第二栅极结构，所述多个第二栅极结构位于所述第三有源鳍上，
其中，所述第三接触塞位于所述第二栅极结构之间。
19.根据权利要求18所述的半导体器件，其中，所述第一栅极结构和所述第二栅极结构均包括：
栅电极；以及
多个栅极间隔物，所述多个栅极间隔物位于所述栅电极的相对的侧表面上，
其中，所述第二接触塞与相应的所述第一栅极结构的栅极间隔物接触，并且
所述第三接触塞与相应的所述第二栅极结构的栅极间隔物接触。
20.根据权利要求13所述的半导体器件，所述半导体器件还包括：
多个器件隔离图案，所述多个器件隔离图案位于所述衬底中，其中，
所述衬底包括第一有源图案、第二有源图案和第三有源图案，所述第一有源图案至所述第三有源图案隔着所述器件隔离图案彼此间隔开，
所述第一有源鳍位于所述第一有源图案上，并且所述第一有源图案包括所述杂质区，
所述第二有源鳍位于所述第二有源图案上，并且所述第二有源图案包括所述阱区，
所述第三有源鳍位于所述第三有源图案上，并且所述第三有源图案是所述衬底的一部分，
所述阱区沿着相应的所述器件隔离图案的底表面延伸，并且朝向所述第一有源图案的下部，并且
所述杂质区和所述阱区在所述第一有源图案的所述下部构成PN结。
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