KR101817160B1 - 반도체 소자 - Google Patents
반도체 소자 Download PDFInfo
- Publication number
- KR101817160B1 KR101817160B1 KR1020110080646A KR20110080646A KR101817160B1 KR 101817160 B1 KR101817160 B1 KR 101817160B1 KR 1020110080646 A KR1020110080646 A KR 1020110080646A KR 20110080646 A KR20110080646 A KR 20110080646A KR 101817160 B1 KR101817160 B1 KR 101817160B1
- Authority
- KR
- South Korea
- Prior art keywords
- impurity region
- trench
- junction
- layer
- region
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000002955 isolation Methods 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000010410 layer Substances 0.000 claims description 155
- 239000012535 impurity Substances 0.000 claims description 132
- 238000000034 method Methods 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 description 30
- 125000006850 spacer group Chemical group 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
매립 게이트를 가지는 반도체 소자를 개시한다. 본 발명의 실시 예에 따른 반도체 소자는 소자 분리층에 의하여 정의되는 활성 영역을 포함하며, 활성 영역과 교차하며 연장되는 트렌치가 형성된 반도체 기판, 트렌치의 일부분을 채우도록 트렌치를 따라서 연장되며, 기저부 및 기저부 상의 양측에 각각 다른 높이를 가지도록 트렌치의 내벽을 따라 연장되는 제1 연장부와 제2 연장부를 가지는 매립 게이트 및 매립 게이트 상에 형성되어 트렌치를 채우는 캡핑층을 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로, 구체적으로는 매립 게이트를 가지는 반도체 소자에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 고집적화 및 고성능화되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 그러나 반도체 소자의 고집적화에 따라 반도체 소자에 포함되는 트랜지스터의 사이즈도 축소되고, 그에 따른 전기적 특성의 저하도 야기되고 있다. 이에 매립 게이트를 가지는 트랜지스터가 도입되고 있다.
본 발명의 기술적 과제는 상기한 종래의 문제점을 해결하기 위하여 전기적 특성이 향상된 매립 게이트를 가지는 반도체 소자를 제공하는 것이다.
본 발명에 따른 반도체 소자는 소자 분리층에 의하여 정의되는 활성 영역을 포함하며, 상기 활성 영역과 교차하며 연장되는 트렌치가 형성된 반도체 기판, 상기 트렌치의 일부분을 채우도록 상기 트렌치를 따라서 연장되며, 기저부 및 상기 기저부 상의 양측에 각각 다른 높이를 가지도록 트렌치의 내벽을 따라 연장되는 제1 연장부와 제2 연장부를 가지는 매립 게이트 및 상기 매립 게이트 상에 형성되어 상기 트렌치를 채우는 캡핑층을 포함한다.
상기 제2 연장부는 상기 기저부에 대하여 상기 제1 연장부보다 더 높게 연장될 수 있다. 상기 제2 연장부의 일부분은 상기 트렌치에 대하여 일정한 두께를 가지도록 연장될 수 있다. 상기 제2 연장부의 상측 일부분은 상기 트렌치에 대하여 일정한 두께를 가지도록 연장될 수 있다.
상기 제1 연장부는 상기 트렌치에 대하여 두께가 감소하며 연장되어, 상기 제1 연장부의 상측 부분은 뾰족한 형상을 가질 수 있다.
제1 도전형을 가지며, 상기 트렌치의 양측에 위치하는 상기 활성 영역의 상측 일부분에 각각 형성되는 제1 불순물 영역 및 제2 불순물 영역 및 상기 제1 도전형과 반대인 제2 도전형을 가지며, 상기 제1 불순물 영역과 상기 제2 불순물 영역의 아래에 형성되며, 상기 제1 불순물 영역 및 상기 제2 불순물 영역과 각각 제1 p-n 정션 및 제2 p-n 정션을 형성하는 제3 불순물 영역을 포함하며 상기 제1 p-n 정션과 상기 제2 p-n 정션은 서로 다른 레벨을 가질 수 있다.
상기 제1 불순물 영역 및 상기 제2 불순물 영역은 각각 상기 제1 연장부 및 상기 제2 연장부에 인접하도록 형성되며, 상기 제1 p-n 정션 및 제2 p-n 정션은 각각 상기 제1 연장부의 최상부 및 상기 제2 연장부의 최상부보다 낮은 곳에 형성될 수 있다.
상기 매립 게이트가 상기 트렌치의 내면을 기준으로 상기 제1 불순물 영역과 중첩되는 높이는, 상기 매립 게이트가 상기 트렌치의 내면을 기준으로 상기 제2 불순물 영역과 중첩되는 높이보다 작을 수 있다.
상기 제1 불순물 영역 및 상기 제2 불순물 영역은 n형 불순물 영역이고, 상기 제3 불순물 영역은 p형 불순물 영역일 수 있다.
상기 캡핑층 및 상기 소자 분리층이 형성된 반도체 기판을 덮는 층간 절연층 및 상기 층간 절연층을 관통하여 상기 제1 불순물 영역 또는 상기 제2 불순물 영역과 전기적으로 연결되는 도전성 플러그를 더 포함하며, 상기 도전성 플러그는 상기 캡핑층의 일부분 또는 상기 소자 분리층의 일부분 상에 접하도록 형성될 수 있다.
상기 트렌치는 쌍으로 형성되어 상기 활성 영역을 교차하며 연장하며, 상기 매립 게이트는 상기 쌍으로 형성된 트렌치를 각각 따라서 서로 대칭을 이루도록 쌍으로 형성될 수 있다.
상기 쌍으로 형성된 매립 게이트는, 상기 제2 연장부가 서로 인접할 수 있다.
소자 분리층에 의하여 정의되는 활성 영역을 포함하며, 상기 활성 영역과 교차하며 연장되는 트렌치가 형성된 반도체 기판, 상기 트렌치의 일부분을 채우도록 상기 트렌치를 따라서 연장되며 상부 표면에 단차가 있는 비대칭 매립 게이트, 상기 비대칭 매립 게이트 상에 형성되어 상기 트렌치를 채우는 캡핑층, 제1 도전형을 가지며, 상기 트렌치의 양측에 위치하는 상기 활성 영역의 상측 일부분에 각각 형성되는 제1 불순물 영역 및 제2 불순물 영역 및 상기 제1 도전형과 반대인 제2 도전형을 가지며, 상기 제1 불순물 영역과 상기 제2 불순물 영역의 아래에 형성되며, 상기 제1 불순물 영역 및 상기 제2 불순물 영역과 각각 제1 p-n 정션 및 제2 p-n 정션을 형성하는 제3 불순물 영역을 포함하며, 상기 제1 p-n 정션과 상기 제2 p-n 정션은 서로 다른 레벨을 가지도록 형성될 수 있다.
상기 비대칭 매립 게이트는, 기저부 및 상기 기저부 상의 양측에 각각 다른 높이를 가지며 트렌치의 내벽을 따라 연장되는 제1 연장부와 제2 연장부를 가질 수 있다.
상기 트렌치는 쌍으로 형성되어 상기 활성 영역을 교차하며 연장하며, 상기 매립 게이트는 상기 쌍으로 형성된 트렌치를 각각 따라서 쌍으로 형성되며, 상기 제2 불순물 영역은 상기 쌍으로 형성된 트렌치들의 사이에 위치하는 상기 활성 영역의 상측 일부분에 형성될 수 있다.
본 발명에 따른 반도체 소자는 GIDL(Gate Induced Drain Leakage)를 최소화하여 누설 전류를 감소시킬 수 있으며, 저항이 감소되어 구동 전류를 증가시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 레이아웃을 개략적으로 나타내는 평면도이다.
도 2는 본 발명의 실시 예에 따른 하드마스크층을 형성한 단계를 나타내는 단면도이다.
도 3은 본 발명의 실시 예에 따른 트렌치를 형성한 단계를 나타내는 단면도이다.
도 4는 본 발명의 실시 예에 따른 게이트 물질층을 형성하는 단계를 나타내는 단면도이다.
도 5는 본 발명의 실시 예에 따른 게이트 물질층을 일부 제거하는 단계를 나타내는 단면도이다.
도 6은 본 발명의 실시 예에 따른 제2 하드마스크층의 일부분을 제거하는 단계를 나타내는 단면도이다.
도 7은 본 발명의 실시 예에 따른 스페이서층을 형성하는 단계를 나타내는 단면도이다.
도 8은 본 발명의 실시 예에 따른 리세스 영역을 형성하는 단계를 나타내는 단면도이다.
도 9는 본 발명의 실시 예에 따른 매립 게이트를 형성하는 단계를 나타내는 단면도이다.
도 10은 본 발명의 실시 예에 따른 캡핑층을 형성하는 단계를 나타내는 단면도이다.
도 11은 본 발명의 실시 예에 따른 도전성 플러그를 형성하는 단계를 나타내는 단면도이다.
도 12는 본 발명의 실시 예의 변형에 따른 반도체 소자를 나타내는 단면도이다.
도 13 내지 도 16는 제1 p-n 정션과 제2 p-n 정션의 정션 깊이를 다르게 형성하는 방법을 나타내는 단면도들이다.
도 2는 본 발명의 실시 예에 따른 하드마스크층을 형성한 단계를 나타내는 단면도이다.
도 3은 본 발명의 실시 예에 따른 트렌치를 형성한 단계를 나타내는 단면도이다.
도 4는 본 발명의 실시 예에 따른 게이트 물질층을 형성하는 단계를 나타내는 단면도이다.
도 5는 본 발명의 실시 예에 따른 게이트 물질층을 일부 제거하는 단계를 나타내는 단면도이다.
도 6은 본 발명의 실시 예에 따른 제2 하드마스크층의 일부분을 제거하는 단계를 나타내는 단면도이다.
도 7은 본 발명의 실시 예에 따른 스페이서층을 형성하는 단계를 나타내는 단면도이다.
도 8은 본 발명의 실시 예에 따른 리세스 영역을 형성하는 단계를 나타내는 단면도이다.
도 9는 본 발명의 실시 예에 따른 매립 게이트를 형성하는 단계를 나타내는 단면도이다.
도 10은 본 발명의 실시 예에 따른 캡핑층을 형성하는 단계를 나타내는 단면도이다.
도 11은 본 발명의 실시 예에 따른 도전성 플러그를 형성하는 단계를 나타내는 단면도이다.
도 12는 본 발명의 실시 예의 변형에 따른 반도체 소자를 나타내는 단면도이다.
도 13 내지 도 16는 제1 p-n 정션과 제2 p-n 정션의 정션 깊이를 다르게 형성하는 방법을 나타내는 단면도들이다.
이하, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접하여" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접하여 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접하여" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 레이아웃을 개략적으로 나타내는 평면도이다.
도 1을 참조하면, 반도체 기판(100)에는 소자 분리층(110)에 의하여 정의되는 복수의 활성 영역(120)들이 포함된다. 트렌치(150)는 활성 영역(120)과 교차하며 연장될 수 있다. 트렌치(150) 내에는 트렌치(150)를 따라서 매립 게이트(320)가 연장될 수 있다.
트렌치(150)는 쌍으로 2개의 트렌치(152, 154)가 하나의 활성 영역(120)을 교차하도록 형성될 수 있다. 쌍으로 형성된 2개의 트렌치(152, 154) 내에는 2개의 트렌치(152, 154)를 각각 따라서 쌍으로 형성된 2개의 매립 게이트(322, 324)가 연장될 수 있다.
비트라인(600)은 매립 게이트(320)의 연장 방향과 다른 방향으로 활성 영역(120)과 교차하며 연장될 수 있다. 비트라인(600)과 매립 게이트(320)는 도시한 것과 같이 서로 수직 방향으로 연장될 수 있으나, 이에 한정되지는 않는다.
활성 영역(120)의 양측 상에는 제1 도전성 플러그(510)가 형성될 수 있다. 제1 도전성 플러그(510)는 활성 영역(120)과 전기적으로 연결될 수 있으며, 제1 도전성 플러그(510) 상에는 제1 도전성 플러그(510)와 전기적으로 연결되는 캐패시터(미도시)가 각각 형성될 수 있다. 활성 영역(120)의 중심부 상에는 제2 도전성 플러그(510)가 형성될 수 있다. 제2 도전성 플러그(510)는 활성 영역(120)과 비트 라인(600) 상에 배치되어, 활성 영역(120)과 비트 라인(600)을 전기적으로 연결할 수 있다.
도 1에 보인 반도체 소자의 레이아웃은 각 구성 요소의 배치 관계를 설명하는 것으로, 실제 반도체 소자의 형상은 여기에 한정되지 않는다.
이하에서 도시되는 단면도들은, 반도체 소자의 제조 단계에 따라서 도 1의 II-II'에 해당하는 부분을 절단한 단면도이다.
도 2 내지 도 10은 본 발명의 실시 예에 따른 반도체 소자를 제조하는 단계를 나타내는 단면도들이다.
도 2는 본 발명의 실시 예에 따른 하드마스크층을 형성한 단계를 나타내는 단면도이다.
도 2를 참조하면, 반도체 기판(100)에 소자 분리층(110)을 형성하여 활성 영역(120)을 정의한다. 활성 영역(120)은 소자 분리층(110)에 의해 한정되는 반도체 기판(100)의 부분일 수 있다. 활성 영역(120)은 소자 분리층(110)의 최하단부를 연장하는 가상의 평면 상에 있는 반도체 기판(100)의 부분일 수 있다. 반도체 기판(100)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 반도체 기판(100)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 또는 반도체 기판(100)은 예를 들면, SOI(Silicon On Insulator) 기판, 갈륨-비소 기판 등으로 이루어질 수 있다.
소자 분리층(110)은 절연물질로 이루어질 수 있다. 소자 분리층(110)은 실리콘 부분 산화(LOCOS, local oxidation of siliocn) 공정 또는 쉘로우 트렌치 소자 분리(STI, shallow trench isolation : STI) 공정에 의하여 형성될 수 있다. 소자 분리층(110)은 예를 들면, 산화물, 질화물 또는 그들의 조합일 수 있다. 소자 분리막(102)은 예를 들면, 버퍼 산화막, 트렌치 라이너 질화막 및 매립 산화막으로 이루어진 다층의 복합막일 수 있다.
활성 영역(120)에는 제1 도전형 영역(130) 및 제2 도전형 영역(140)이 형성된다. 제1 도전형 영역(130)은 활성 영역(120)의 상측 일부분에 형성되며, 제2 도전형 영역(140)은 제1 도전형 영역(130)의 하부에 형성될 수 있다. 제1 도전형 영역(130)과 제2 도전형 영역(140)은 서로 접하여 p-n 정션을 형성할 수 있다. 제1 도전형 영역(130)은 제1 도전형을 가질 수 있으며, 제2 도전형 영역(140)은 상기 제1 도전형과 반대인 제2 도전형을 가질 수 있다. 상기 제1 도전형이 n형인 경우, 상기 제2 도전형은 p형일 수 있다. 즉, 제1 도전형 영역(130)은 n형 불순물 영역일 수 있고, 제2 도전형 영역은 p형 불순물 영역일 수 있다. 반대로 상기 제1 도전형이 p형인 경우, 상기 제2 도전형은 n형일 수 있다. 이후 상기 제1 도전형 영역(130)은 소스/드레인 영역이 형성되며, 상기 제2 도전형 영역(140)에는 채널이 형성될 수 있다.
반도체 기판(100) 상에는 활성 영역(120) 및 소자 분리층(110)을 덮는 하드 마스크층(200)이 형성될 수 있다. 하드 마스크층(200)은 제1 하드 마스크층(210) 및 제2 하드마스크층(220)을 포함하는 복수의 층으로 이루어질 수 있다. 제1 하드 마스크층(210)과 제2 하드마스크층(220)은 식각 선택비가 서로 다른 물질로 이루어질 수 있다. 제1 하드 마스크층(210)이 예를 들면, 산화물로 이루어진 경우, 제2 하드 마스크층(220)은 예를 들면, 질화물로 이루어질 수 있다.
도 3은 본 발명의 실시 예에 따른 트렌치를 형성한 단계를 나타내는 단면도이다.
도 3을 참조하면, 활성 영역(120)을 교차하며 연장되는 트렌치(150)가 형성된다. 트렌치(150)는 활성 영역(120)의 최상면으로부터 제1 깊이(L1)를 가지도록 형성될 수 있다. 제1 깊이(L1)는 예를 들면 100㎚ 내지 200㎛일 수 있다. 트렌치(150)의 최하면은 소자 분리층(110)의 최하면보다는 높은 레벨을 가지도록 형성될 수 있다. 트렌치(150)에 의하여 제1 도전형 영역(130)은 제1 불순물 영역(132) 및 제2 불순물 영역(134)으로 분리될 수 있다. 트렌치(150)는 하나의 활성 영역(120)을 쌍으로 교차하여 연장하도록, 2개의 트렌치(152, 154), 즉 제1 트렌치(152) 및 제2 트렌치(154)를 포함할 수 있다.
트렌치(150)는 포토리소그래피 및 식각 공정을 통하여 형성할 수 있다. 트렌치(150)를 형성하기 위하여 예를 들면, 포토리소그래피 공정을 통하여 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 도 2의 하드 마스크층(200)의 일부분을 제거하여 트렌치(150)를 중심으로 분리되어 제1 분리 하드마스크층(202) 및 제2 분리 하드마스크층(204)을 형성할 수 있다. 제1 분리 하드마스크층(202) 및 제2 분리 하드마스크층(204)에 의하여 활성 영역(120)의 일부분이 노출될 수 있다. 이후 하드 마스크층(200)을 식각 마스크로 활성 영역(120)의 일부분을 제거하여 트렌치(150)를 형성할 수 있다.
제2 분리 하드마스크층(204)은 제1 트렌치(152) 및 제2 트렌치(154)의 사이에 배치되고, 제1 분리 하드마스크층(202)은 제1 트렌치(152) 및 제2 트렌치(154) 전체의 양측에 배치될 수 있다.
제1 분리 하드마스크층(202)의 제1 하드마스크층(210) 부분 및 제2 하드마스크층(220) 부분을 각각 제1 층(212) 및 제2 층(214)이라 호칭할 수 있다. 또한 제2 분리 하드마스크층(204)의 제1 하드마스크층(210) 부분 및 제2 하드마스크층(220) 부분을 각각 제3 층(214) 및 제4 층(224)라 호칭할 수 있다.
도 4는 본 발명의 실시 예에 따른 게이트 물질층을 형성하는 단계를 나타내는 단면도이다.
도 4를 참조하면, 트렌치(150)의 내면 상에 게이트 절연층(160)을 형성한 후, 트렌치(150)를 모두 채우도록, 반도체 기판(100) 상에 게이트 물질층(300a)을 형성한다. 게이트 물질층(300a)은 도전막, 예컨대 도핑된(doped) 폴리실리콘, 금속막, 금속 실리사이드막 또는 이들의 복합막을 포함할 수 있다.
게이트 절연층(160)은 산화물, 질화물 및 산화질화물로 이루어질 수 있다. 게이트 절연막(160)은 예를 들면, 실리콘 산화막 또는 고유전률을 가지는 절연막을 사용해서 형성될 수 있다. 또는 게이트 절연층(160)은 산화물, 질화물, 산화질화물의 다층 구조를 이룰 수 있다. 게이트 절연층(160)에 의하여 활성 영역(120)과 게이트 물질층(300a)은 전기적으로 절연될 수 있다.
게이트 절연층(160)은 트렌치(150) 내에 형성된 것으로 도시되어 있으나, 제1 및 제2 분리 하드마스크층(202, 204) 상에도 형성될 수 있다.
도 5는 본 발명의 실시 예에 따른 게이트 물질층을 일부 제거하는 단계를 나타내는 단면도이다.
도 5를 참조하면, 에치백(etch-back) 공정을 통하여 도 4에 보인 게이트 물질층(300a)을 일부 제거하여 제1 트렌치(152) 및 제2 트렌치(154) 내에 서로 분리된 분리 게이트 물질층(300)을 형성한다. 분리 게이트 물질층(300)은 제1 트렌치(152)에 형성된 제1 분리 게이트 물질층(302) 및 제2 트렌치에 형성된 제2 분리 게이트 물질층(304)을 포함할 수 있다. 제1 분리 게이트 물질층(302) 및 제2 분리 게이트 물질층(304)은 서로 직접 연결되지 않도록 이격될 수 있다.
분리 게이트 물질층(300)과 제1 하드 마스크층(210)는 동일 면상에 상면을 가질 수 있다. 또는 도시하지는 않았으나, 분리 게이트 물질층(300)의 상면은 제1 하드마스크층(210)의 상면과 제2 하드마스크층(220)의 상면 사이에 형성될 수 있다. 즉, 분리 게이트 물질층(300)은 제1 분리 게이트 물질층(302) 및 제2 분리 게이트 물질층(304)이 이격되도록, 제2 하드마스크층(220)의 상면보다는 낮은 상면을 가지나, 제1 하드마스크층(210)의 상면과는 같거나 높은 상면을 가질 수 있다.
도 6은 본 발명의 실시 예에 따른 제2 하드마스크층의 일부분을 제거하는 단계를 나타내는 단면도이다.
도 6을 참조하면, 제1 분리 하드마스크층(202) 중 제2 하드마스크층(220) 부분인 제2 층(222)을 제거하여 제1 분리 하드마스크층(202)의 제1 하드마스크층(210) 부분인 제1 층(212)을 노출시킨다. 제2 분리 하드마스크층(204)의 제1 및 제2 하드마스크층(210, 220) 부분인 제3 층(214) 및 제4 층(224)은 모두 잔류시킬 수 있다. 제1 분리 하드마스크층(202)의 제2 층(222)을 제거하기 위하여 제1 분리 하드마스크층(202)을 노출시키는 포토레지스트 패턴(미도시)을 형성한 후 식각 공정을 수행할 수 있다.
도 7은 본 발명의 실시 예에 따른 스페이서층을 형성하는 단계를 나타내는 단면도이다.
도 7을 참조하면, 제4 층(224)의 측벽을 덮는 스페이서층(226)을 형성한다. 스페이서층(226)은 반도체 기판(100) 상을 모두 덮도록 스페이서 물질층(미도시)을 형성한 후, 에치백 공정을 수행하여 형성할 수 있다. 스페이서층(226)은 제4 층(224)과 동일한 물질이거나 유사한 식각 선택비를 가지는 물질로 이루어질 수 있다. 스페이서층(226)은 예를 들면, 질화물로 이루어질 수 있다. 스페이서층(226)은 제2 분리 하드마스크층(204)에 인접한 분리 게이트 물질층(300)의 일부분을 덮을 수 있다.
도 8은 본 발명의 실시 예에 따른 리세스 영역을 형성하는 단계를 나타내는 단면도이다.
도 8을 참조하면, 도 7에 보인 분리 게이트 물질층(300)의 일부를 제거하여 상면에 리세스 영역(350)이 정의되는 예비 매립 게이트(310)를 형성한다. 리세스 영역(350)은 예비 매립 게이트(310)의 최상면으로부터 제2 깊이(L2)를 가질 수 있다. 예비 매립 게이트(310)는 스페이서층(226), 제4 층(224) 및 제1 층을 식각 마스크로 에칭백 공정을 수행하여 형성할 수 있다. 예비 매립 게이트(310)는 쌍으로 형성된 제1 예비 매립 게이트(312) 및 제2 예비 매립 게이트(314)를 포함할 수 있다. 제1 및 제2 예비 매립 게이트(312, 314)는 각각 예비 기저부(312a, 314a), 예비 제1 연장부(312b, 314b) 및 예비 제2 연장부(312c, 314c)를 포함할 수 있다. 예비 제2 연장부(312c, 314c)는 스페이서층(226)에 의하여 도 7에 보인 분리 게이트 물질층(300)의 가려져 있는 부분이 제거되지 않고 잔류한 부분이다. 예비 제1 연장부(312b, 314b)는 리세스 영역(350)을 형성하기 위하여 도 7에 보인 분리 게이트 물질층(300)을 제거하는 과정에서 중심부에 비하여 가장자리쪽에 식각 가스 등의 식각 소스의 전달이 덜 되기 때문에 형성될 수 있다. 또한 도 7에 보인 분리 게이트 물질층(300)을 제거하는 공정 조건을 조절하면, 예비 제1 연장부(312b, 314b)의 높이를 조절할 수 있다.
또한, 리세스 영역(350)이 형성되면서, 예비 매립 게이트(310) 중 예비 기저부(312a, 314a)와 예비 제2 연장부(312b, 314b)의 상면은 예비 기저부(312a, 314a)로부터 예비 제2 연장부(312b, 314b)의 방향으로 비선형(nonlinear)으로 연장될 수 있다.
도 9는 본 발명의 실시 예에 따른 매립 게이트를 형성하는 단계를 나타내는 단면도이다.
도 9를 참조하면, 도 8의 제1 층(212), 제3 층(214), 제4 층(224) 및 스페이서층(226)을 제거하여 활성 영역(120)을 노출시킨다. 활성 영역(120)을 노출시키는 과정에 함께 또는 별도로 도 8의 예비 매립 게이트(310)의 상부를 일정부분 제거하여 매립 게이트(320)를 형성한다. 매립 게이트(320)가 형성되면, 리세스 영역(150)은 도 8에 보인 제1 깊이(L1)보다 더 큰 값인 제2 깊이(L2)를 가지도록 확장될 수 있다. 매립 게이트(320)의 구체적인 형상에 대해서는 후술하도록 한다.
도 10은 본 발명의 실시 예에 따른 캡핑층을 형성하는 단계를 나타내는 단면도이다.
도 10을 참조하면, 도 9에 보인 리세스 영역(150)에 캡핑층(400)을 형성하여, 트렌치(150)를 모두 채울 수 있다. 캡핑층(400)은 반도체 기판(100)의 전면을 덮으며 트렌치(150)를 모두 채우는 캡핑물질층(미도시)을 형성한 후, 에치백 공정 또는 CMP 공정과 같은 평탄화 공정을 통하여 형성할 수 있다. 캡핑층(400)은 예를 들면, 질화물로 이루어질 수 있다.
도 11은 본 발명의 실시 예에 따른 도전성 플러그를 형성하는 단계를 나타내는 단면도이다.
도 11을 참조하면, 반도체 기판(100) 상에 층간 절연층(500) 및 층간 절연층(500)을 관통하는 도전성 플러그(510, 520)를 형성한다. 도전성 플러그(510)는 제1 도전성 플러그(510) 및 제2 도전성 플러그(520)를 포함할 수 있다.
반도체 기판(100)에는 소자 분리층(110)에 의하여 정의되는 활성 영역(120)과 활성 영역(120)을 교차하며 연장되는 트렌치(150)가 형성될 수 있다. 트렌치(150) 내에는 트렌치(150)를 따라서 트렌치(150)의 일부를 채우는 매립 게이트(320)가 연장될 수 있다. 트렌치(150)와 매립 게이트(320) 사이에는 게이트 절연층(160)이 배치될 수 있다.
트렌치(150)는 쌍으로 2개의 트렌치(152, 154), 즉 제1 트렌치(152) 및 제2 트렌치(154)가 활성 영역(120)을 교차하도록 연장될 수 있다. 쌍으로 형성된 2개의 트렌치(152, 154) 내에는 2개의 트렌치(152, 154)의 일부분을 채우도록 2개의 트렌치(152, 154)를 각각 따라서 연장되는 쌍으로 형성된 2개의 매립 게이트(322, 324)가 배치될 수 있다. 매립 게이트(322, 324)는 트렌치(152, 154)의 최하부부터 활성 영역(120)의 상면보다 낮은 부분까지를 채우도록 형성될 수 있다. 매립 게이트(322, 324) 상에는 트렌치(152, 154)를 채우도록 캡핑층(400)이 형성될 수 있다. 캡핑층(400)의 상면은 활성 영역(120)의 상면과 동일하거나 유사한 레벨을 가질 수 있다. 매립 게이트(322, 324)와
2개의 매립 게이트(322, 324), 즉 제1 및 제2 매립 게이트(322, 324)는 각각 기저부(322a, 324a), 제1 연장부(322b, 324b) 및 제2 연장부(322c, 324c)를 구비할 수 있다. 기저부(322a, 324a)는 트렌치(152, 154)의 최하부로부터 소정의 높이(D3)까지를 채우도록 형성될 수 있다. 제1 연장부(322b, 324b)는 기저부(322a, 324a)로부터 연장되며, 트렌치(152, 154)의 일측의 내벽을 따라서 연장될 수 있다. 제2 연장부(322c, 324c)는 기저부(322a, 324a)로부터 연장되며, 트렌치(152, 154)의 타측의 내벽을 따라서 연장될 수 있다. 따라서 매립 게이트(320)는 상부 표면에 단차가 있는 비대칭 매립 게이트일 수 있다.
제1 및 제2 매립 게이트(322, 324)의 기저부(322a, 324a), 제1 연장부(322b, 324b) 및 제2 연장부(322c, 324c)는 제1 및 제2 매립 게이트(322, 324)의 구조를 설명하기 위하여 구분하여 호칭하는 곳으로, 제1 및 제2 매립 게이트(322, 324) 각각의 기저부(322a, 324a), 제1 연장부(322b, 324b) 및 제2 연장부(322c, 324c)는 일체로 형성될 수 있다. 즉, 트렌치(152, 154)의 최하부로부터 소정의 높이(D3)까지의 트렌치(152, 154)의 일부분을 완전히 채우는 제1 및 제2 매립 게이트(322, 324)의 일부분을 기저부(322a, 324a)라 구분하여 호칭하며, 기저부(322a, 324a)로부터 연장되며, 트렌치(152, 154)의 양측에서 트렌치(152, 154)의 내벽을 따라서 연장되는 서로 이격된 부분들을 제1 연장부(322b, 324b) 및 제2 연장부(322c, 324c)라 구분하여 호칭할 수 있다.
제1 매립 게이트(322)와 제2 매립 게이트(324)는 유사한 구조를 가지고 있으나, 제1 매립 게이트(322)와 제2 매립 게이트(324)는 서로 대칭되는 구조를 가질 수 있다. 제1 매립 게이트(322)와 제2 매립 게이트(324)는 각각 쌍으로 형성된 2개의 트렌치(152, 154)를 따라서 연장되되, 서로 마주보며 대칭을 이루도록 형성될 수 있다. 제1 매립 게이트(322)의 제2 연장부(322c)와 제2 매립 게이트(324)의 제2 연장부(324c)는 쌍으로 형성된 2개의 트렌치(152, 154)의 인접하는 측의 내벽에 형성될 수 있다. 제1 매립 게이트(322)와 제2 매립 게이트(324)는 제2 연장부(322c, 324c)는 서로 인접하도록 배치되고, 제1 연장부(322b, 324b)는 서로 멀리 배치되어 대칭을 이룰 수 있다. 이하에서는 제1 매립 게이트(322)의 구체적인 형상을 중심으로 설명하며, 제2 매립 게이트(324)는 제1 매립 게이트(322)와 대칭 구조를 가진다는 점을 제외하고는 동일하므로, 제2 매립 게이트(324)의 구체적인 형상에 대해서는 생략할 수 있다.
제1 매립 게이트(322)의 제1 연장부(322b)와 제2 연장부(322c)는 기저부(322c)로부터 서로 다른 높이를 가지도록 형성될 수 있다. 제2 연장부(322c)는 제1 연장부(322b)보다 더 큰 높이를 가져서, 기저부(322c)에 대하여 제1 연장부(322b)보다 더 높게 연장될 수 있다. 즉, 제1 연장부(322b)는 제1 높이(D1)를 가지고, 제2 연장부(322c)는 제1 높이(D1)보다 큰 제2 높이(D2)를 가질 수 있다.
제1 매립 게이트(322)의 제1 연장부(322b)는 상측 부분이 뾰족한 형상을 가질 수 있다. 즉, 제1 매립 게이트(322)의 제1 연장부(322b)는 기저부(322c)로부터 연장되면서 제1 트렌치(152)에 대하여 두께가 감소할 수 있다.
제1 매립 게이트(322)의 제2 연장부(322c)는 기저부(322c)에 인접한 부분에서는 제1 연장부(322b)와 유사하게, 기저부(322c)로부터 연장되면서 제1 트렌치(152)에 대하여 두께가 감소할 수 있다. 그러나, 제1 매립 게이트(322)의 제2 연장부(322c)의 일부분은 제1 트렌치(152)에 대하여 일정한 두께를 가지도록 기저부(322c)로부터 연장될 수 있다. 즉, 제1 매립 게이트(322)의 제2 연장부(322c)의 상측 이부분은 제1 트렌치(152)에 대하여 일정한 두께를 가지도록 연장될 수 있다. 제1 매립 게이트(322)의 제2 연장부(322c)는 전체 높이인 제2 높이(D2) 중에서 제1 트렌치(152)에 대하여 일정한 두께를 가지도록 연장되는 부분이 나머지 부분보다 많은 부분을 차지할 수 있다.
즉, 제1 매립 게이트(322)의 제1 연장부(322b)는 상측 부분이 뾰족한 형상을 가질 수 있으며, 제2 연장부(322c)는 상측 부분이 뭉뜩한 형상을 가질 수 있다.
트렌치(152, 154)의 양측에 위치하는 활성 영역(120)의 상측 일부분에는 각각 제1 불순물 영역(132) 및 제2 불순물 영역(134)이 형성될 수 있다. 제1 불순물 영역(132) 및 제2 불순물 영역(134)은 제1 도전형을 가지는 제1 도전형 영역(130)일 수 있다. 트렌치(152, 154)의 양측 중, 제1 연장부(322b, 324b)가 형성된 측에 인접하는 활성 영역(120)의 상측 일부분에는 제1 불순물 영역(132)이 형성될 수 있다. 트렌치(152, 154)의 양측 중, 제2 연장부(322c, 324c)가 형성된 측에 인접하는 활성 영역(120)의 상측 일부분에는 제2 불순물 영역(134)이 형성될 수 있다.
제1 매립 게이트(322)의 제2 연장부(322c)와 제2 매립 게이트(320a)의 제2 연장부(326a)가 서로 인접되도록 형성된 경우, 제2 불순물 영역(134)은 제1 트렌치(152) 및 제2 트렌치(154) 사이의 활성 영역(120) 부분의 상측 일부분에 형성될 수 있으며, 제1 불순물 영역(132)은 제1 트렌치(152) 및 제2 트렌치(154) 모두의 바깥쪽 양측의 활성 영역(120) 부분의 상측 일부분에 형성될 수 있다.
제1 불순물 영역(132) 및 제2 불순물 영역(134)의 아래에는 제1 불순물 영역(132) 및 제2 불순물 영역(134)와 모두 접하는 제3 불순물 영역(140)이 형성될 수 있다. 제3 불순물 영역(140)은 상기 제1 도전형과 반대인 제2 도전형을 가질 수 있으며, 제2 도전형 영역(140)이라 병용될 수 있다. 상기 제1 도전형이 n형인 경우, 상기 제2 도전형은 p형일 수 있다. 즉, 제1 불순물 영역(132) 및 제2 불순물 영역(134)은 n형 불순물 영역일 수 있고, 제3 불순물 영역은 p형 불순물 영역일 수 있다. 반대로 상기 제1 도전형이 p형인 경우, 상기 제2 도전형은 n형일 수 있다.
제1 불순물 영역(132) 및 제2 불순물 영역(134)은 각각 제3 불순물 영역(140)과 제1 p-n 정션(PN1) 및 제2 p-n 정션(PN2)을 형성할 수 있다. 제1 p-n 정션(PN1)과 제2 p-n 정션(PN2)은 각각 제1 정션 깊이(J1)를 가질 수 있다. 제1 p-n 정션(PN1)과 제2 p-n 정션(PN2)은은 같은 값의 정션 깊이(J1)를 가질 수 있다. 제1 p-n 정션(PN1) 및 제2 p-n 정션(PN2)은 각각 제1 매립 게이트(322)의 제1 연장부(322b) 및 제2 연장부(322c)의 최상부보다 낮은 곳에 형성될 수 있다. 즉, 제1 불순물 영역(132) 및 제2 불순물 영역(134)은 각각 제1 매립 게이트(322)의 제1 연장부(322b) 및 제2 연장부(322c)와 제1 트렌치(152)의 내면을 기준으로 일부분이 중첩될 수 있다.
제1 매립 게이트(322)가 제1 트렌치(152)의 내면을 기준으로 제1 불순물 영역(132)과 중첩되는 높이인 제4 높이(D4)는 제1 매립 게이트(322)가 제1 트렌치(152)의 내면을 기준으로 제2 불순물 영역(134)과 중첩되는 높이인 제5 높이(D5)보다 작은 값을 가질 수 있다. 제4 높이(D4)는 예를 들면, 5㎚ 내지 20㎚일 수 있으며, 제5 높이(D5)는 예를 들면, 30㎚ 내지 100㎚일 수 있다. 이 경우 제1 매립 게이트(322)의 제1 연장부(322b)가 형성된 측이 제1 불순물 영역(132)과 중첩되는 높이인 제4 높이(D4)가 상대적으로 작기 때문에 GIDL(Gate Induced Drain Leakage)를 최소화할 수 있다. 또한 제1 매립 게이트(322)의 제2 연장부(322c)가 형성된 측이 제2 불순물 영역(134)과 중첩되는 높이인 제5 높이(D5)가 상대적으로 크기 때문에 저항이 감소될 수 있다. 구체적으로 제1 매립 게이트(322)의 제2 연장부(322c)에 가해지는 바이어스(bias)에 의하여 제2 불순물 영역(134)에 인버전 레이어(inversion layer)가 형성되므로 제2 불순물 영역(134)으로 흐르는 전류에 대한 연결 저항(series resistance) 성분이 줄어들 수 있다. 이를 통하여 누설 전류의 최소화 및 구동 전류의 증가가 가능할 수 있다. 제1 불순물 영역(132)과 접하는 제1 매립 게이트(322)의 제1 연장부(322b)은 뾰족한 형상을 가지므로, 필드 스트레잉(field straying)에 의하여 제1 매립 게이트(322)의 제1 연장부(322b)에 가해지는 전기장이 감소될 수 있므로 누설 전류는 더욱 감소될 수 있다.
도전성 플러그(510, 520)는 제1 불순물 영역(132) 및/또는 제2 불순물 영역(134) 상에 형성되어, 제1 불순물 영역(132) 및/또는 제2 불순물 영역(134)과 전기적으로 연결될 수 있다. 제1 도전성 플러그(510)는 제1 불순물 영역(132) 상에 형성되어, 제1 불순물 영역(132)과 전기적으로 연결될 수 있다. 제2 도전성 플러그(520)는 제2 불순물 영역(134) 상에 형성되어, 제2 불순물 영역(134)과 전기적으로 연결될 수 있다.
제1 도전성 플러그(510)는 캡핑층(400)의 일부분 및 소자 분리층(110)의 일부분 상에 접하도록 형성될 수 있다. 제1 도전성 플러그(510)는 예를 들면, 제1 불순물 영역(132)의 폭보다 10㎚ 내지 30㎚ 정도 큰 폭을 가지도록 형성하여, 제1 불순물 영역(132)에 인접한 캡핑층(400)의 일부분 및 소자 분리층(110)의 일부분 상에 접하도록 할 수 있다.
제2 도전성 플러그(520)는 캡핑층(400)의 일부분 상에 접하도록 형성될 수 있다. 제2 도전성 플러그(520)는 예를 들면, 제2 불순물 영역(134)의 폭보다 10㎚ 내지 30㎚ 정도 큰 폭을 가지도록 형성하여, 제2 불순물 영역(134)에 인접한 캡핑층(400)의 일부분 상에 접하도록 할 수 있다.
제2 도전성 플러그(520) 상에는 도 1에서 보인 비트라인(600)이 형성되어, 제2 도전성 플러그(520)는 비트라인(600)과 제2 불순물 영역(134)을 전기적으로 연결할 수 있다. 제1 도전성 플러그(510) 상에는 제1 도전성 플러그(510)와 전기적으로 연결되는 캐패시터(미도시)가 형성될 수 있다.
도 12는 본 발명의 실시 예의 변형에 따른 반도체 소자를 나타내는 단면도이다. 도 12는 도 11과 비교하여 제2 정션(PN2a)의 깊이(J2a)에 차이가 있으며, 도 11과 중복되는 설명은 생략하도록 한다.
도 12를 참조하면, 트렌치(152, 154)의 양측에 위치하는 활성 영역(120)의 상측 일부분에는 각각 제1 불순물 영역(132) 및 제2 불순물 영역(134a)이 형성될 수 있다. 제1 불순물 영역(132) 및 제2 불순물 영역(134a)의 아래에는 제1 불순물 영역(132) 및 제2 불순물 영역(134a)의 아래에는 제1 불순물 영역(132) 및 제2 불순물 영역(134a)와 모두 접하는 제3 불순물 영역(140)이 형성될 수 있다. 제3 불순물 영역(140)은 상기 제1 도전형과 반대인 제2 도전형을 가질 수 있다. 상기 제1 도전형이 n형인 경우, 상기 제2 도전형은 p형일 수 있다. 즉, 제1 불순물 영역(132) 및 제2 불순물 영역(134a)은 n형 불순물 영역일 수 있고, 제3 불순물 영역은 p형 불순물 영역일 수 있다. 반대로 상기 제1 도전형이 p형인 경우, 상기 제2 도전형은 n형일 수 있다.
제1 불순물 영역(132) 및 제2 불순물 영역(134a)은 각각 제3 불순물 영역(140)과 제1 p-n 정션(PN1) 및 제2 p-n 정션(PN2a)을 형성할 수 있다. 제1 p-n 정션(PN1)과 제2 p-n 정션(PN2a)은 각각 제1 정션 깊이(J1) 및 제2 정션 깊이(J2)를 가질 수 있다. 제1 p-n 정션(PN1)과 제2 p-n 정션(PN2a)은 서로 다른 레벨을 가지도록 형성될 수 있다. 즉, 제1 정션 깊이(J1) 및 제2 정션 깊이(J2)는 다른 값을 가질 수 있다. 제2 정션 깊이(J2)는 제1 정션 깊이(J1)보다 작은 값을 가질 수 있다.
제1 p-n 정션(PN1) 및 제2 p-n 정션(PN2a)은 각각 제1 매립 게이트(322)의 제1 연장부(322b) 및 제2 연장부(322c)의 최상부보다 낮은 곳에 형성될 수 있다. 즉, 제1 불순물 영역(132) 및 제2 불순물 영역(134a)은 각각 제1 매립 게이트(322)의 제1 연장부(322b) 및 제2 연장부(322c)와 제1 트렌치(152)의 내면을 기준으로 일부분이 중첩될 수 있다.
제1 매립 게이트(322)가 제1 트렌치(152)의 내면을 기준으로 제1 불순물 영역(132)과 중첩되는 높이인 제4 높이(D4)는 제1 매립 게이트(322)가 제1 트렌치(152)의 내면을 기준으로 제2 불순물 영역(134a)과 중첩되는 높이인 제5 높이(D5a)보다 작은 값을 가질 수 있다. 이 경우 제1 매립 게이트(322)의 제1 연장부(322b)가 형성된 측이 제1 불순물 영역(132)과 중첩되는 높이인 제4 높이(D4)가 상대적으로 작기 때문에 GIDL(Gate Induced Drain Leakage)를 최소화할 수 있고, 제1 매립 게이트(322)의 제2 연장부(322c)가 형성된 측이 제2 불순물 영역(134a)과 중첩되는 높이인 제5 높이(D5a)가 상대적으로 크기 때문에 저항이 감소될 수 있다. 이를 통하여 누설 전류의 최소화 및 구동 전류의 증가가 가능할 수 있다.
도 11 및 도 12를 함께 참조하면, 도 11의 제5 높이(D5)가 도 12의 제5 높이(D5a)보다 큰 값을 가질 수 있다. 이에 따라, 도 11에서 형성되는 채널 길이(CH1)보다 도 12에서 형성되는 채널 길이(CH2)가 큰 값을 가질 수 있다. 따라서 반도체 소자의 집적화에 용이할 있다.
도 11 및 도 12에 도시된 반도체 소자는 채널 길이와 저항이 상호 보완적인 관계로, 선택적으로 제5 높이(D5, D5a)를 증가하거나 채널 길이(CH1, CH2)를 증가시킬 수 있다.
도 13 내지 도 16는 제1 p-n 정션과 제2 p-n 정션의 정션 깊이를 다르게 형성하는 방법을 나타내는 단면도들이다.
도 13 및 도 14는 도 12에 보인 반도체 소자를 형성하는 방법, 특히 제1 p-n 정션과 제2 p-n 정션의 정션 깊이를 다르게 형성하는 제1 양상을 나타내는 단면도들이다.
도 13 및 도 14를 참조하면, 반도체 기판(100) 상에 제1 개구부(515)가 형성된 층간 절연층(500)을 형성한다. 제1 개구부(525)는 도 12에 보인 제1 도전성 플러그(510)를 형성하기 위하여, 층간 절연층(500)을 관통하도록 형성한다. 제1 p-n 정션(PN1a) 및 제2 p-n 정션(PN2a)은 모두 제2 정션 깊이(J2)를 가지도록 형성할 수 있다. 이후, 제1 개구부(515)를 통하여, 제1 도전형의 불순물을 이온 주입하여, 제1 정션 깊이(J1)를 가지는 제1 p-n 정션(PN1)를 형성할 수 있다. 상기 제1 도전형의 불순물은 도 15의 제3 불순물 영역(140) 중, 제1 불순물 영역(132a)에 인접하는 상단부에 주입되도록 이온 주입할 수 있다.
이를 통하여 제1 p-n 정션(PN1)과 제2 p-n 정션(PN2a)은 서로 다른 레벨을 가지도록 형성될 수 있다. 즉, 제1 정션 깊이(J1) 및 제2 정션 깊이(J2)는 다른 값을 가질 수 있다. 제2 정션 깊이(J2)는 제1 정션 깊이(J1)보다 작은 값을 가질 수 있다.
도 13 및 도 14에는 도 12에 보인 제2 도전성 플러그(520)가 형성되지 않은 것으로 도시되었으나, 층간 절연층(500)을 관통하는 제2 도전성 플러그(520)가 먼저 형성되어 있을 수도 있다.
도 15 및 도 16는 도 12에 보인 반도체 소자를 형성하는 방법, 특히 제1 p-n 정션과 제2 p-n 정션의 정션 깊이를 다르게 형성하는 제2 양상을 나타내는 단면도들이다.
도 15 및 도 16을 참조하면, 반도체 기판(100) 상에 제2 개구부(525)가 형성된 층간 절연층(500)을 형성한다. 제2 개구부(525)는 도 12에 보인 제2 도전성 플러그(520)를 형성하기 위하여, 층간 절연층(500)을 관통하도록 형성한다. 제1 p-n 정션(PN1) 및 제2 p-n 정션(PN2)은 모두 제1 정션 깊이(J1)를 가지도록 형성할 수 있다. 이후, 제2 개구부(525)를 통하여, 제2 도전형의 불순물을 이온 주입하여, 제2 정션 깊이(J2)를 가지는 제2 p-n 정션(PN2a)를 형성할 수 있다. 상기 제2 도전형의 불순물은 도 13의 제2 불순물 영역(134) 중, 제3 불순물 영역(140)에 인접하는 하단부에 주입되도록 이온 주입할 수 있다.
이를 통하여 제1 p-n 정션(PN1)과 제2 p-n 정션(PN2a)은 서로 다른 레벨을 가지도록 형성될 수 있다. 즉, 제1 정션 깊이(J1) 및 제2 정션 깊이(J2)는 다른 값을 가질 수 있다. 제2 정션 깊이(J2)는 제1 정션 깊이(J1)보다 작은 값을 가질 수 있다.
도 15 및 도 16에는 도 12에 보인 제1 도전성 플러그(510)가 형성되지 않은 것으로 도시되었으나, 층간 절연층(500)을 관통하는 제1 도전성 플러그(510)가 먼저 형성되어 있을 수도 있다.
100 : 반도체 기판, 110 : 소자 분리층, 120 : 활성 영역, 150 : 트렌치, 160 : 게이트 절연층, 320 : 매립 게이트, 400 : 캡핑층, 500 : 층간 절연층, 510 : 제1 도전성 플러그, 520 : 제2 도전성 플러그
Claims (10)
- 소자 분리층에 의하여 정의되는 활성 영역을 포함하며, 상기 활성 영역과 교차하며 연장되는 트렌치가 형성된 반도체 기판;
상기 트렌치의 일부분을 채우도록 상기 트렌치를 따라서 연장되며, 기저부 및 상기 기저부 상의 양측에 각각 다른 높이를 가지도록 트렌치의 내벽을 따라 연장되는 제1 연장부와 제2 연장부를 가지는 매립 게이트;
상기 매립 게이트 상에 형성되어 상기 트렌치를 채우는 캡핑층;
제1 도전형을 가지며, 상기 트렌치의 양측에 위치하는 상기 활성 영역의 상측 일부분에 각각 형성되는 제1 불순물 영역 및 제2 불순물 영역; 및
상기 제1 도전형과 반대인 제2 도전형을 가지며, 상기 제1 불순물 영역과 상기 제2 불순물 영역의 아래에 형성되며, 상기 제1 불순물 영역 및 상기 제2 불순물 영역과 각각 제1 p-n 정션 및 제2 p-n 정션을 형성하는 제3 불순물 영역;을 포함하며
상기 제1 p-n 정션과 상기 제2 p-n 정션은 서로 다른 레벨을 가지도록 형성되는 반도체 소자. - 제1 항에 있어서,
상기 제2 연장부는 상기 기저부에 대하여 상기 제1 연장부보다 더 높게 연장되는 것을 특징으로 하는 반도체 소자. - 제2 항에 있어서,
상기 제1 연장부는 상기 트렌치에 대하여 두께가 감소하며 연장되어, 상기 제1 연장부의 상측 부분은 뾰족한 형상을 가지는 것을 특징으로 하는 반도체 소자. - 삭제
- 제2 항에 있어서,
상기 제1 불순물 영역 및 상기 제2 불순물 영역은 각각 상기 제1 연장부 및 상기 제2 연장부에 인접하도록 형성되며,
상기 제1 p-n 정션 및 제2 p-n 정션은 각각 상기 제1 연장부의 최상부 및 상기 제2 연장부의 최상부보다 낮은 곳에 형성되는 것을 특징으로 하는 반도체 소자. - 제5 항에 있어서,
상기 매립 게이트가 상기 트렌치의 내면을 기준으로 상기 제1 불순물 영역과 중첩되는 높이는, 상기 매립 게이트가 상기 트렌치의 내면을 기준으로 상기 제2 불순물 영역과 중첩되는 높이보다 작은 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 캡핑층 및 상기 소자 분리층이 형성된 반도체 기판을 덮는 층간 절연층 및 상기 층간 절연층을 관통하여 상기 제1 불순물 영역 또는 상기 제2 불순물 영역과 전기적으로 연결되는 도전성 플러그를 더 포함하며,
상기 도전성 플러그는 상기 캡핑층의 일부분 또는 상기 소자 분리층의 일부분 상에 접하도록 형성된 것을 특징으로 하는 반도체 소자. - 제2 항에 있어서,
상기 트렌치는 쌍으로 형성되어 상기 활성 영역을 교차하며 연장하며,
상기 매립 게이트는 상기 쌍으로 형성된 트렌치를 각각 따라서 서로 대칭을 이루도록 쌍으로 형성된 것을 특징으로 하는 반도체 소자. - 제8 항에 있어서,
상기 쌍으로 형성된 매립 게이트는, 상기 제2 연장부가 서로 인접하는 것을 특징으로 하는 반도체 소자. - 소자 분리층에 의하여 정의되는 활성 영역을 포함하며, 상기 활성 영역과 교차하며 연장되는 트렌치가 형성된 반도체 기판;
상기 트렌치의 일부분을 채우도록 상기 트렌치를 따라서 연장되며 상부 표면에 단차가 있는 비대칭 매립 게이트;
상기 비대칭 매립 게이트 상에 형성되어 상기 트렌치를 채우는 캡핑층;
제1 도전형을 가지며, 상기 트렌치의 양측에 위치하는 상기 활성 영역의 상측 일부분에 각각 형성되는 제1 불순물 영역 및 제2 불순물 영역; 및
상기 제1 도전형과 반대인 제2 도전형을 가지며, 상기 제1 불순물 영역과 상기 제2 불순물 영역의 아래에 형성되며, 상기 제1 불순물 영역 및 상기 제2 불순물 영역과 각각 제1 p-n 정션 및 제2 p-n 정션을 형성하는 제3 불순물 영역;을 포함하며
상기 제1 p-n 정션과 상기 제2 p-n 정션은 서로 다른 레벨을 가지도록 형성되는 반도체 소자.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110080646A KR101817160B1 (ko) | 2011-08-12 | 2011-08-12 | 반도체 소자 |
| US13/571,805 US8492832B2 (en) | 2011-08-12 | 2012-08-10 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110080646A KR101817160B1 (ko) | 2011-08-12 | 2011-08-12 | 반도체 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130017911A KR20130017911A (ko) | 2013-02-20 |
| KR101817160B1 true KR101817160B1 (ko) | 2018-01-10 |
Family
ID=47676991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110080646A KR101817160B1 (ko) | 2011-08-12 | 2011-08-12 | 반도체 소자 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8492832B2 (ko) |
| KR (1) | KR101817160B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101987995B1 (ko) * | 2012-08-31 | 2019-06-11 | 에스케이하이닉스 주식회사 | 매립 게이트형 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자 제조 방법 |
| KR20160012544A (ko) | 2014-07-24 | 2016-02-03 | 에스케이하이닉스 주식회사 | 반도체 소자 |
| KR102427133B1 (ko) | 2015-08-31 | 2022-08-01 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US10381351B2 (en) * | 2017-12-26 | 2019-08-13 | Nanya Technology Corporation | Transistor structure and semiconductor layout structure |
| CN110828377B (zh) * | 2018-08-08 | 2022-06-21 | 联华电子股份有限公司 | 一种具有不对称功函数金属层的半导体元件 |
| US11742402B2 (en) * | 2021-07-21 | 2023-08-29 | Nanya Technology Corporation | Semiconductor structure and manufacturing method thereof |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100636680B1 (ko) * | 2005-06-29 | 2006-10-23 | 주식회사 하이닉스반도체 | 리세스 게이트 및 비대칭 불순물영역을 갖는 반도체소자 및그 제조방법 |
| KR100745894B1 (ko) | 2005-06-30 | 2007-08-02 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스 게이트 형성 방법 |
| DE102005036561B3 (de) * | 2005-08-03 | 2007-02-08 | Infineon Technologies Ag | Verfahren zur Herstellung einer Verbindungsstruktur |
| JP2008053274A (ja) | 2006-08-22 | 2008-03-06 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR101051571B1 (ko) | 2009-06-30 | 2011-07-22 | 주식회사 하이닉스반도체 | 반도체 기억 소자 및 그 제조방법 |
| KR101205143B1 (ko) * | 2010-11-15 | 2012-11-26 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
-
2011
- 2011-08-12 KR KR1020110080646A patent/KR101817160B1/ko active IP Right Grant
-
2012
- 2012-08-10 US US13/571,805 patent/US8492832B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20130037882A1 (en) | 2013-02-14 |
| KR20130017911A (ko) | 2013-02-20 |
| US8492832B2 (en) | 2013-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10032675B2 (en) | Method for fabricating semiconductor device | |
| KR101441747B1 (ko) | ＦｉｎＦＥＴ 디바이스를 위한 구조 및 방법 | |
| KR102427326B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| TWI699885B (zh) | 半導體結構與其製作方法 | |
| US9305918B2 (en) | Method for FinFET integrated with capacitor | |
| KR100699839B1 (ko) | 다중채널을 갖는 반도체 장치 및 그의 제조방법. | |
| JP5063352B2 (ja) | 高移動性バルク・シリコンｐｆｅｔ | |
| KR101575452B1 (ko) | Finfet 디바이스 및 방법 | |
| US20170317079A1 (en) | Semiconductor device and method of manufacturing the same | |
| US10186457B2 (en) | Methods of fabricating semiconductor devices | |
| KR20190134283A (ko) | 반도체 장치 및 그 제조 방법 | |
| TW201537751A (zh) | 半導體裝置與其製造方法 | |
| KR101817160B1 (ko) | 반도체 소자 | |
| TWI697985B (zh) | 半導體裝置及其製造方法 | |
| US10804403B2 (en) | Method of fabricating semiconductor devices | |
| US10014406B2 (en) | Semiconductor device and method of forming the same | |
| KR100302189B1 (ko) | 에스.오.아이(ｓｏｉ)구조를 갖는 반도체 소자 및 그 제조방법 | |
| US9601381B2 (en) | Method for the formation of a finFET device with epitaxially grown source-drain regions having a reduced leakage path | |
| US20230260848A1 (en) | Semiconductor device and manufacturing method thereof | |
| KR102553251B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2014203851A (ja) | 半導体装置及びその製造方法 | |
| JP5743831B2 (ja) | 半導体装置 | |
| CN109273440B (zh) | 具伸张应力鳍状结构的制作方法与互补式鳍状晶体管结构 | |
| CN109300897B (zh) | 半导体装置及其制造方法 | |
| KR20100089364A (ko) | 트랜지스터를 갖는 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |