KR102553251B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

제품 신뢰성이 향상된 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판으로부터 돌출되고, 서로 이격되어 제1 방향으로 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 제1 핀형 패턴과 제2 핀형 패턴 사이에, 기판으로부터 돌출되는 더미 핀형 패턴, 제1 핀형 패턴 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 구조체, 제2 핀형 패턴 상에, 제2 방향으로 연장되는 제2 게이트 구조체, 및 제1 게이트 구조체 및 제2 게이트 구조체 상에, 제2 방향으로 연장되는 캡핑 패턴을 포함하고, 캡핑 패턴은, 아래로 돌출되어 더미 핀형 패턴의 상면과 접촉하는 분리부를 포함하고, 더미 핀형 패턴 및 분리부는, 제1 게이트 구조체와 제2 게이트 구조체를 전기적으로 분리한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 게이트 컷이 구현된 반도체 장치 및 그 제조 방법에 관한 것이다.
집적 회로 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상 또는 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판으로부터 돌출되고, 서로 이격되어 제1 방향으로 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 제1 핀형 패턴과 제2 핀형 패턴 사이에, 기판으로부터 돌출되는 더미 핀형 패턴, 제1 핀형 패턴 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 구조체, 제2 핀형 패턴 상에, 제2 방향으로 연장되는 제2 게이트 구조체, 및 제1 게이트 구조체 및 제2 게이트 구조체 상에, 제2 방향으로 연장되는 캡핑 패턴을 포함하고, 캡핑 패턴은, 아래로 돌출되어 더미 핀형 패턴의 상면과 접촉하는 분리부를 포함하고, 더미 핀형 패턴 및 분리부는, 제1 게이트 구조체와 제2 게이트 구조체를 전기적으로 분리한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판으로부터 돌출되고, 제1 방향으로 연장되는 더미 핀형 패턴, 더미 핀형 패턴 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극, 제1 게이트 전극 상에, 제2 방향으로 연장되고, 더미 핀형 패턴과 접촉하는 제1 캡핑 패턴, 게이트 전극의 측벽 및 제1 캡핑 패턴의 측벽을 따라 연장되는 절연 라이너, 및 절연 라이너 상의 층간 절연막을 포함하고, 제1 게이트 전극은, 더미 핀형 패턴 및 제1 캡핑 패턴에 의해 전기적으로 분리되고, 더미 핀형 패턴은, 제1 캡핑 패턴의 양 측의 더미 핀형 패턴 내에 형성되는 트렌치를 포함하고, 절연 라이너는, 트렌치의 하면 및 측벽을 따라 더 연장된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판으로부터 돌출되고, 제1 방향으로 연장되는 더미 핀형 패턴, 기판 상에, 더미 핀형 패턴의 측벽의 일부를 감싸는 필드 절연막, 더미 핀형 패턴 상에, 더미 핀형 패턴의 상면과 접촉하는 캡핑 패턴, 및 필드 절연막 상에, 제1 방향과 교차하는 제2 방향으로 연장되고, 더미 핀형 패턴 및 캡핑 패턴에 의해 전기적으로 분리되는 게이트 전극을 포함하고, 캡핑 패턴의 하면은, 더미 핀형 패턴의 상면보다 낮거나 같고, 필드 절연막의 상면보다 높다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 제1 방향으로 연장되는 제1 핀형 패턴, 제2 핀형 패턴, 및 제1 핀형 패턴과 제2 핀형 패턴 사이의 더미 핀형 패턴을 형성하고, 기판 상에, 제1 핀형 패턴, 제2 핀형 패턴 및 더미 핀형 패턴의 측벽들의 일부를 감싸는 필드 절연막을 형성하고, 제1 핀형 패턴, 제2 핀형 패턴, 더미 핀형 패턴 및 필드 절연막 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 형성하고, 게이트 전극 내에, 더미 핀형 패턴의 상면을 노출시키는 제1 트렌치를 형성하여, 게이트 전극을 절단하고, 게이트 전극 상에, 제1 트렌치를 채우고, 제2 방향을 따라 연장되는 캡핑 패턴을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다.
도 2는 도 1의 A-A'을 따라 절단한 단면도이다.
도 3은 도 1의 B-B'을 따라 절단한 단면도이다.
도 4는 도 1의 C-C'을 따라 절단한 단면도이다.
도 5는 도 1의 D-D'을 따라 절단한 단면도이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7 및 도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도들이다.
도 9 및 도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도들이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다.
도 12는 도 11의 E-E'을 따라 절단한 단면도이다.
도 13은 도 11의 F-F'을 따라 절단한 단면도이다.
도 14는 도 11의 G-G'을 따라 절단한 단면도이다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다.
도 16 내지 도 46은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 15를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치들을 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다. 도 2는 도 1의 A-A'을 따라 절단한 단면도이다. 도 3은 도 1의 B-B'을 따라 절단한 단면도이다. 도 4는 도 1의 C-C'을 따라 절단한 단면도이다. 도 5는 도 1의 D-D'을 따라 절단한 단면도이다.
도 1 내지 도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 핀형 패턴(F1), 더미 핀형 패턴(DF), 제2 핀형 패턴(F2), 필드 절연막(110), 제1 게이트 유전막(122), 제1 게이트 전극(124), 제1 캡핑 패턴(130), 제1 소오스/드레인 영역(140A), 제2 소오스/드레인 영역(140B), 절연 라이너(150) 및 층간 절연막(160)을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 설명의 편의를 위해, 이하에서 기판(100)은 실리콘 기판인 것으로 설명한다.
기판(100)은 제1 영역(I), 분리 영역(CT) 및 제2 영역(II)을 포함할 수 있다. 분리 영역(CT)은 제1 영역(I)과 제2 영역(II) 사이에 개재될 수 있다. 예를 들어, 도 1에 도시된 것처럼, 제1 영역(I)과 제2 영역(II)은 분리 영역(CT)에 의해 서로 이격될 수 있다.
몇몇 실시예에서, 제1 영역(I) 및 제2 영역(II)에는 서로 다른 도전형의 반도체 소자가 형성될 수 있다. 예를 들어, 제1 영역(I)에는 PMOS 트랜지스터가 형성될 수 있고, 제2 영역(II)에는 NMOS 트랜지스터가 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 영역(I) 및 제2 영역(II)에는 서로 동일한 도전형의 반도체 소자가 형성될 수도 있다.
제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)은 기판(100)으로부터 돌출되어 길게 연장될 수 있다. 예를 들어, 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)은 각각 단변과 장변을 가질 수 있다. 도 1에서, 제1 핀형 패턴(F1)의 장변, 더미 핀형 패턴(DF)의 장변 및 제2 핀형 패턴(F2)의 장변은 제1 방향(X)을 따라 연장되는 것으로 도시되었다. 즉, 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)은 기판(100) 상에서 각각 제1 방향(X)을 따라 길게 연장될 수 있다.
제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)은 기판(100) 상에서 서로 이격되어 연장될 수 있다. 예를 들어, 제1 핀형 패턴(F1)은 기판(100)의 제1 영역(I) 상에 형성될 수 있다. 더미 핀형 패턴(DF)은 기판(100)의 분리 영역(CT) 상에 형성될 수 있다. 제2 핀형 패턴(F2)은 기판(100)의 제2 영역(II) 상 형성될 수 있다.
제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다. 이에 따라, 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)은 반도체 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)은 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수도 있다.
구체적으로, 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)이 IV-IV족 화합물 반도체를 포함하는 경우를 예로 들면, 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)은 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다.
제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)이 III-V족 화합물 반도체를 포함하는 경우를 예로 들면, 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나를 포함할 수 있다.
설명의 편의를 위해, 이하에서 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)은 실리콘 핀형 패턴인 것으로 설명한다.
필드 절연막(110)은 기판(100) 상에 형성될 수 있다. 또한, 필드 절연막(110)은 제1 핀형 패턴(F1)의 일부, 더미 핀형 패턴(DF)의 일부 및 제2 핀형 패턴(F2)의 일부를 감쌀 수 있다. 예를 들어, 도 2에 도시된 것처럼, 필드 절연막(110)은 제1 핀형 패턴(F1)의 측벽의 일부, 더미 핀형 패턴(DF)의 측벽의 일부 및 제2 핀형 패턴(F2)의 측벽의 일부를 감쌀 수 있다.
도 3에서, 필드 절연막(110)의 상면은 제1 핀형 패턴(F1)의 일부의 상면, 더미 핀형 패턴(DF)의 일부의 상면 및 제2 핀형 패턴(F2)의 일부의 상면과 동일한 높이를 갖는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 도 3에서, 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)은 필드 절연막(110)보다 위로 돌출될 수도 있다.
제1 게이트 전극(124)은 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2) 상에 형성될 수 있다. 제1 게이트 전극(124)의 상면은, 제1 핀형 패턴(F1)의 상면, 더미 핀형 패턴(DF)의 상면 및 제2 핀형 패턴(F2)의 상면보다 높을 수 있다.
또한, 제1 게이트 전극(124)은 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)과 교차할 수 있다. 예를 들어, 제1 게이트 전극(124)은 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 길게 연장될 수 있다.
제1 게이트 전극(124)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(124)은 금속층을 포함할 수 있다. 예를 들어, 제1 게이트 전극(124)은 Ti, Ta, W, Al, Co 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 게이트 전극(124)은 금속이 아닌 실리콘 또는 실리콘 게르마늄 등으로 이루어질 수도 있다.
제1 게이트 전극(124)은 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 게이트 전극(124)은 복수의 도전성 물질이 적층되어 형성될 수도 있다. 예를 들어, 제1 게이트 전극(124)은 일함수를 조절하는 일함수 조절막과, 상기 일함수 조절막에 의해 형성된 공간을 채우는 필링 도전막을 포함할 수 있다. 상기 일함수 조절막은 예를 들어, TiN, TaN, TiC, TaC, TiAlC 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 필링 도전막은 예를 들어, W 또는 Al을 포함할 수 있다.
이러한 제1 게이트 전극(124)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 유전막(122)은 기판(100)과 제1 게이트 전극(124) 사이에 개재될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제1 게이트 유전막(122)은 필드 절연막(110)의 상면의 프로파일과, 필드 절연막(110)에 의해 노출되는 핀형 패턴들(예를 들어, 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2))의 프로파일을 따라 연장될 수 있다. 그러나, 몇몇 실시예에서, 제1 게이트 유전막(122)은 더미 핀형 패턴(DF)의 상면에는 형성되지 않을 수 있다.
또한, 도 5에 도시된 것처럼, 제1 게이트 유전막(122)은 절연 라이너(150)의 내측벽을 따라 더 연장될 수 있다. 그러나, 몇몇 실시예에서, 제1 게이트 유전막(122)은 절연 라이너(150)의 내측벽을 따라 연장되지 않을 수도 있다.
제1 게이트 유전막(122)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 또는 실리콘 산화물(SiO2)보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 캡핑 패턴(130)은 제1 게이트 전극(124) 및 더미 핀형 패턴(DF) 상에 형성될 수 있다. 또한, 제1 캡핑 패턴(130)은 제2 방향(Y)을 따라 길게 연장될 수 있다.
분리 영역(CT)에서, 제1 캡핑 패턴(130)의 일부는 아래로 돌출되어 더미 핀형 패턴(DF)과 접촉할 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제1 캡핑 패턴(130)은 연장부(132) 및 분리부(134)를 포함할 수 있다. 제1 캡핑 패턴(130)의 연장부(132)는 제1 게이트 전극(124) 상에서 제2 방향(Y)을 따라 연장될 수 있다. 제1 캡핑 패턴(130)의 연장부(132)는 제1 영역(I), 분리 영역(CT) 및 제2 영역(II)에 걸쳐 형성될 수 있다. 이 때, 제1 캡핑 패턴(130)의 분리부(134)는, 분리 영역(CT)의 연장부(132)의 하면으로부터 돌출되어 더미 핀형 패턴(DF)의 상면과 접촉할 수 있다.
이에 따라, 분리 영역(CT)에서, 제1 게이트 유전막(122) 및 제1 게이트 전극(124)은 더미 핀형 패턴(DF) 및 제1 캡핑 패턴(130)에 의해 분리될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 더미 핀형 패턴(DF) 및 제1 캡핑 패턴(130)에 의해 분리되는 제1 게이트 구조체(120A) 및 제2 게이트 구조체(120B)가 형성될 수 있다.
제1 게이트 구조체(120A)는 제1 핀형 패턴(F1) 상에서 제2 방향(Y)으로 연장되는 제1 게이트 유전막(122) 및 제1 게이트 전극(124)의 일부일 수 있다. 또한, 제2 게이트 구조체(120B)는 제2 핀형 패턴(F2) 상에서 제2 방향(Y)으로 연장되는 제1 게이트 유전막(122) 및 제1 게이트 전극(124)의 일부일 수 있다. 이 때, 더미 핀형 패턴(DF) 및 분리부(134)는, 제1 게이트 구조체(120A)와 제2 게이트 구조체(120B) 사이에 개재되어 이들을 분리될 수 있다.
제1 캡핑 패턴(130)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 캡핑 패턴(130)은 실리콘 산화물보다 유전율이 낮은 저유전율 물질을 포함할 수 있다. 제1 캡핑 패턴(130)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 이에 따라, 제1 게이트 전극(124)은, 더미 핀형 패턴(DF) 및 제1 캡핑 패턴(130)에 의해 전기적으로 분리될 수 있다. 즉, 분리 영역(CT)에서 전기적으로 분리되는 제1 게이트 구조체(120A) 및 제2 게이트 구조체(120B)가 형성될 수 있다. 또한, 제1 영역(I)에 형성되는 반도체 소자와 제2 영역(II)에 형성되는 반도체 소자는 서로 분리될 수 있다.
몇몇 실시예에서, 제1 캡핑 패턴(130)의 분리부(134)의 폭은 더미 핀형 패턴(DF)의 폭보다 클 수 있다. 여기서, "폭"이라 함은 제2 방향(Y)에서의 폭을 의미한다. 예를 들어, 도 2에 도시된 것처럼, 더미 핀형 패턴(DF)의 제1 폭(W1)은, 분리부(134)의 제2 폭(W2)보다 작을 수 있다.
도 2에서, 분리부(134)의 폭은 기판(100)의 상면으로부터 멀어짐에 따라 실질적으로 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 분리부(134)를 형성하기 위한 식각 공정의 특성에 따라, 분리부(134)는 테이퍼드진(tapered) 모양을 가질 수도 있다. 예를 들어, 도시된 것과 달리, 분리부(134)의 폭은 기판(100)의 상면으로부터 멀어짐에 따라 증가할 수 있다.
몇몇 실시예에서, 제1 캡핑 패턴(130)은 연장부(132)를 포함하지 않을 수도 있다. 예를 들어, 제1 캡핑 패턴(130)은 제1 게이트 구조체(120A)와 제2 게이트 구조체(120B) 사이에만 형성될 수 있고, 제1 게이트 전극(124)의 상면을 따라 연장되지 않을 수 있다.
몇몇 실시예에서, 더미 핀형 패턴(DF)은 제1 트렌치(T1)를 포함할 수 있다. 도 4에 도시된 것처럼, 제1 트렌치(T1)는 제1 캡핑 패턴(130)의 양 측의 더미 핀형 패턴(DF) 내에 형성될 수 있다.
제1 소오스/드레인 영역(140A)은, 제1 게이트 전극(124)의 양 측의 제1 핀형 패턴(F1) 내에 형성될 수 있다. 즉, 제1 소오스/드레인 영역(140A)은 제1 게이트 구조체(120A)의 양 측의 제1 핀형 패턴(F1) 내에 형성될 수 있다. 그러나, 제1 소오스/드레인 영역(140A)은 절연 라이너(150)에 의해 제1 게이트 전극(124)과 절연될 수 있다. 이에 따라, 제1 소오스/드레인 영역(140A)은 제1 게이트 구조체(120A)를 포함하는 트랜지스터의 소오스/드레인으로 기능할 수 있다.
제2 소오스/드레인 영역(140B)은, 제1 게이트 전극(124)의 양 측의 제2 핀형 패턴(F2) 내에 형성될 수 있다. 즉, 제2 소오스/드레인 영역(140B)은, 제2 게이트 구조체(120B)의 양 측의 제2 핀형 패턴(F2) 내에 형성될 수 있다. 그러나, 제2 소오스/드레인 영역(140B)은 절연 라이너(150)에 의해 제1 게이트 전극(124)과 절연될 수 있다. 이에 따라, 제2 소오스/드레인 영역(140B)은 제2 게이트 구조체(120B)를 포함하는 트랜지스터의 소오스/드레인으로 기능할 수 있다.
몇몇 실시예에서, 제1 소오스/드레인 영역(140A) 및 제2 소오스/드레인 영역(140B)은 에피택셜 성장(epitaxial growth) 방법에 의해 형성될 수 있다. 예를 들어, 도 5에 도시된 것처럼, 제1 핀형 패턴(F1)은 제2 트렌치(T2)를 포함할 수 있다. 제2 트렌치(T2)는 제1 게이트 구조체(120A)의 양 측의 제1 핀형 패턴(F1) 내에 형성될 수 있다. 이 때, 제1 소오스/드레인 영역(140A)은 에피택셜 성장 방법에 의해 제2 트렌치(T2)를 채우도록 형성될 수 있다.
몇몇 실시예에서, 제1 소오스/드레인 영역(140A) 및 제2 소오스/드레인 영역(140B)은 상승된 소오스/드레인일 수 있다. 예를 들어, 도 5에 도시된 것처럼, 제1 소오스/드레인 영역(140A)의 최상부는 제1 핀형 패턴(F1)의 상면보다 위로 돌출될 수 있다. 또한, 몇몇 실시예에서, 제1 소오스/드레인 영역(140A) 또는 제2 소오스/드레인 영역(140B)은, 복수의 게이트 전극에 공통되는 공유 소오스/드레인일 수도 있다.
제1 소오스/드레인 영역(140A) 및 제2 소오스/드레인 영역(140B)은 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 소오스/드레인 영역(140A) 또는 제2 소오스/드레인 영역(140B)은 서로 다른 농도의 불순물을 포함하는 다중막으로 형성될 수도 있다.
도 3에서, 제1 소오스/드레인 영역(140A)의 단면 및 제2 소오스/드레인 영역(140B)의 단면은 오각형 형상인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 소오스/드레인 영역(140A)의 단면 및 제2 소오스/드레인 영역(140B)의 단면은, 예를 들어, 다이아몬드 형상(또는 육각형 형상) 등 다양한 형상을 가질 수도 있다.
형성되는 반도체 소자가 PMOS 트랜지스터인 경우에, 제1 소오스/드레인 영역(140A) 또는 제2 소오스/드레인 영역(140B)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 영역(140A) 또는 제2 소오스/드레인 영역(140B)은 B, C, In, Ga, 및 Al 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 형성되는 반도체 소자가 PMOS 트랜지스터인 경우에, 제1 소오스/드레인 영역(140A) 또는 제2 소오스/드레인 영역(140B)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(F1)이 실리콘(Si)인 경우에, 제1 소오스/드레인 영역(140A) 또는 제2 소오스/드레인 영역(140B)은 Si에 비해 격자 상수가 큰 물질, 예를 들어, 실리콘 게르마늄(SiGe)을 포함할 수 있다. 압축 스트레스 물질은 제1 핀형 패턴(F1)에 압축 스트레스를 가하여, 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와 달리, 형성되는 반도체 소자가 NMOS 트랜지스터인 경우에, 제1 소오스/드레인 영역(140A) 또는 제2 소오스/드레인 영역(140B)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 영역(140A) 또는 제2 소오스/드레인 영역(140B)은 P, Sb, As 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 형성되는 반도체 소자가 NMOS 트랜지스터인 경우에, 제1 소오스/드레인 영역(140A) 또는 제2 소오스/드레인 영역(140B)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(F1)이 실리콘(Si)인 경우에, 제1 소오스/드레인 영역(140A) 또는 제2 소오스/드레인 영역(140B)은 실리콘(Si)에 비해 격자 상수가 작은 물질, 예를 들어, 실리콘 카바이드(SiC)를 포함할 수 있다. 인장 스트레스 물질은 제1 핀형 패턴(F1)에 인장 스트레스를 가하여, 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
몇몇 실시예에서, 제1 영역(I) 및 제2 영역(II)에 서로 동일한 도전형의 반도체 소자가 형성될 수 있다. 예를 들어, 제1 소오스/드레인 영역(140A) 및 제2 소오스/드레인 영역(140B)은 서로 동일한 도전형의 불순물(예를 들어, p형 불순물)을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 영역(I) 및 제2 영역(II)에는 서로 다른 도전형의 반도체 소자가 형성될 수도 있다.
절연 라이너(150)는 제1 게이트 전극(124)의 측벽 및 제1 캡핑 패턴(130)의 측벽을 따라 연장될 수 있다. 예를 들어, 도 1 및 도 5에 도시된 것처럼, 제1 게이트 전극(124) 및 제1 캡핑 패턴(130)은 절연 라이너(150)에 의해 정의되는 공간을 채우도록 형성될 수 있다. 몇몇 실시예에서, 제1 게이트 유전막(122)은 제1 게이트 전극(124)과 절연 라이너(150) 사이에 개재될 수 있다.
또한, 도 3 및 도 4에 도시된 것처럼, 절연 라이너(150)는 더미 핀형 패턴(DF)의 상면을 따라 연장될 수 있다. 또한, 몇몇 실시예에서, 절연 라이너(150)는 더미 핀형 패턴(DF)의 제1 트렌치(T1)의 하면 및 측벽을 따라 연장될 수 있다. 즉, 절연 라이너(150)는, 제1 게이트 전극(124) 및 제1 캡핑 패턴(130)뿐만 아니라 더미 핀형 패턴(DF) 상에도 형성될 수 있다.
또한, 절연 라이너(150)는 필드 절연막(110), 제1 소오스/드레인 영역(140A) 및 제2 소오스/드레인 영역(140B) 상에도 형성될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 절연 라이너(150)는 더미 핀형 패턴(DF)의 상면, 필드 절연막(110)의 상면, 제1 소오스/드레인 영역(140A)의 외면 및 제2 소오스/드레인 영역(140B)의 외면을 따라 연장될 수 있다.
절연 라이너(150)는 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 절연 라이너(150)는 다중막으로 형성될 수도 있다.
몇몇 실시예에서, 더미 핀형 패턴(DF) 상의 절연 라이너(150)의 제1 두께(TH1)는, 제1 소오스/드레인 영역(140A) 또는 제2 소오스/드레인 영역(140B) 상의 절연 라이너(150)의 제2 두께(TH2)보다 클 수 있다. 몇몇 실시예에서, 절연 라이너(150)는 더미 핀형 패턴(DF) 상에 형성되고, 제1 소오스/드레인 영역(140A) 또는 제2 소오스/드레인 영역(140B) 상에는 형성되지 않을 수도 있다.
절연 라이너(150)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
층간 절연막(160)은 절연 라이너(150) 상에 형성될 수 있다. 이에 따라, 층간 절연막(160)은 기판(100) 및 필드 절연막(110) 상에 형성될 수 있다. 또한, 층간 절연막(160)은 제1 게이트 전극(124) 및 제1 캡핑 패턴(130)을 둘러쌀 수 있다.
또한, 도 3 및 도 4에 도시된 것처럼, 층간 절연막(160)은 더미 핀형 패턴(DF) 상에 형성될 수 있다. 몇몇 실시예에서, 층간 절연막(160)은, 절연 라이너(150)가 형성된 제1 트렌치(T1)의 나머지 영역을 채우도록 형성될 수 있다. 이에 따라, 더미 핀형 패턴(DF)과 층간 절연막(160)은, 절연 라이너(150)에 의해 서로 이격될 수 있다.
층간 절연막(160)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 분리부(134)의 하면은 더미 핀형 패턴(DF)의 상면보다 낮거나 같을 수 있다.
즉, 분리부(134)의 하면의 높이는 더미 핀형 패턴(DF)의 상면의 높이보다 낮거나 같을 수 있다. 여기서, "높이"라 함은 기판(100)의 상면으로부터의 높이를 의미한다. 예를 들어, 도시된 것처럼, 분리부(134)의 하면의 제1 높이(H1)는, 더미 핀형 패턴(DF)의 상면의 제2 높이(H2)보다 낮을 수 있다. 이에 따라, 분리부(134)는 더미 핀형 패턴(DF)의 상면과 접촉할 수 있다. 또한, 몇몇 실시예에서, 분리부(134)는 더미 핀형 상부를 감쌀 수 있다.
몇몇 실시예에서, 분리부(134)의 하면은 필드 절연막(110)의 상면보다 높을 수 있다. 예를 들어, 도시된 것처럼, 분리부(134)의 하면의 제1 높이(H1)는, 더미 핀형 패턴(DF)의 상면의 제2 높이(H2)보다 낮고, 필드 절연막(110)의 상면의 제3 높이(H3)보다 높을 수 있다. 이에 따라, 몇몇 실시예에서, 분리부(134)는 더미 핀형 패턴(DF)과 접촉하고, 필드 절연막(110)과 접촉하지 않을 수 있다.
도 7 및 도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7 및 도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 더미 핀형 패턴(DF)은 필드 절연막(110)의 상면보다 돌출될 수 있다.
예를 들어, 도 1 내지 도 5의 더미 핀형 패턴(DF)과 달리, 몇몇 실시예에 따른 더미 핀형 패턴(DF)은 제1 트렌치(T1)를 포함하지 않을 수 있다. 이에 따라, 절연 라이너(150)는 더미 핀형 패턴(DF)의 상면뿐만 아니라, 더미 핀형 패턴(DF)의 측벽을 따라 연장될 수도 있다.
몇몇 실시예에서, 더미 핀형 패턴(DF) 상의 절연 라이너(150)의 두께는, 제1 소오스/드레인 영역(140A) 또는 제2 소오스/드레인 영역(140B) 상의 절연 라이너(150)의 제2 두께보다 클 수 있다. 몇몇 실시예에서, 절연 라이너(150)는 더미 핀형 패턴(DF) 상에 형성되고, 제1 소오스/드레인 영역(140A) 또는 제2 소오스/드레인 영역(140B) 상에는 형성되지 않을 수도 있다.
도 9 및 도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9 및 도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 필드 절연막(110) 및 더미 핀형 패턴(DF)은 오목한 상면을 포함할 수 있다.
예를 들어, 핀형 패턴들(제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2))에 인접하는 필드 절연막(110)의 상면은 위로 오목할(upwardly concave) 수 있다. 예를 들어, 더미 핀형 패턴(DF)에 인접하는 필드 절연막(110)의 제1 상면(S1)은 위로 오목한 모양을 가질 수 있다.
또한, 더미 핀형 패턴(DF)은 오목한 상면을 포함할 수 있다. 예를 들어, 더미 핀형 패턴(DF)의 제2 상면(S2)은 위로 오목한 모양을 가질 수 있다. 이와 같은 더미 핀형 패턴(DF)의 상면의 형상은, 도 4의 제1 트렌치(T1)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다. 예를 들어, 제1 트렌치(T1)를 형성하기 위한 식각 공정에 의해, 더미 핀형 패턴(DF)은 상면은 오목해질 수 있다.
몇몇 실시예에서, 절연 라이너(150)는 제1 상면(S1)을 포함하는 필드 절연막(110)의 상면의 프로파일과, 제2 상면(S2)을 포함하는 더미 핀형 패턴(DF)의 상면의 프로파일을 따라 연장될 수 있다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다. 도 12는 도 11의 E-E'을 따라 절단한 단면도이다. 도 13은 도 11의 F-F'을 따라 절단한 단면도이다. 도 14는 도 11의 G-G'을 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 내지 도 14를 참조하면, 몇몇 실시예에 따른 반도체 장치는 제2 게이트 유전막(322), 제2 게이트 전극(324) 및 제2 캡핑 패턴(330)을 더 포함한다.
제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2) 상에 형성될 수 있다. 또한, 제2 게이트 전극(324)은 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)과 교차할 수 있다. 제2 게이트 전극(324)은 제1 게이트 전극(124)과 이격되어 제2 방향(Y)으로 연장될 수 있다.
제1 게이트 전극(124)과 마찬가지로, 제2 게이트 전극(324)은 도전성 물질을 포함할 수 있다. 몇몇 실시예에서, 제2 게이트 전극(324)은 제1 게이트 전극(124)과 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다.
제2 게이트 유전막(322)은 기판(100)과 제2 게이트 전극(324) 사이에 개재될 수 있다. 예를 들어, 도 14에 도시된 것처럼, 제2 게이트 유전막(322)은 필드 절연막(110)의 상면의 프로파일과, 필드 절연막(110)에 의해 노출되는 핀형 패턴들(예를 들어, 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2))의 프로파일을 따라 연장될 수 있다. 제1 게이트 유전막(122)과 달리, 제2 게이트 유전막(322)은 더미 핀형 패턴(DF)의 상면에도 형성될 수 있다.
제1 게이트 유전막(122)과 마찬가지로, 제2 게이트 유전막(322)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 또는 실리콘 산화물(SiO2)보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서, 제2 게이트 유전막(322)은 제1 게이트 유전막(122)과 동일 레벨에서 형성될 수 있다.
제2 캡핑 패턴(330)은 제2 게이트 전극(324) 상에 형성될 수 있다. 또한, 제2 캡핑 패턴(330)은 제2 방향(Y)을 따라 길게 연장될 수 있다. 제1 캡핑 패턴(130)과 달리, 제2 캡핑 패턴(330)은 더미 핀형 패턴(DF)과 접촉하지 않을 수 있다. 이에 따라, 제2 캡핑 패턴(330)은 제2 게이트 전극(324)을 분리하지 않을 수 있다. 즉, 제1 게이트 전극(124)과 달리, 제2 게이트 전극(324)은 더미 핀형 패턴(DF) 및 제2 캡핑 패턴(330)에 의해 전기적으로 분리되지 않을 수 있다.
도 11 및 도 13에서, 2개의 제1 캡핑 패턴(130)을 사이에 두고 2개의 제2 게이트 전극(324)이 배치되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 도 11 및 도 13에 도시된 것과 달리, 제1 게이트 전극(124) 및 제2 게이트 전극(324)은 다양한 방법으로 배열될 수 있다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 분리 영역(CT)의 제1 캡핑 패턴(130)의 폭은, 제1 영역(I) 또는 제2 영역(II)의 제1 캡핑 패턴(130)의 폭보다 작을 수 있다.
여기서, "폭"이라 함은 제1 방향(X)에서의 폭을 의미한다. 예를 들어, 더미 핀형 패턴(DF) 상의 제1 캡핑 패턴(130)의 제3 폭(W3)은, 제1 핀형 패턴(F1) 상의 제1 캡핑 패턴(130)의 제4 폭(W4)보다 작을 수 있다. 이와 같은 제1 캡핑 패턴(130)의 형상은, 도 4의 제1 트렌치(T1)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다. 이에 관하여는, 도 24 내지 도 26에 관한 설명에서 후술한다.
이하에서, 도 1 내지 도 5, 도 16 내지 도 46을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 16 내지 도 46은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 15를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 16 내지 도 19를 참조하면, 기판(100) 상에 더미 게이트 유전막(210), 더미 게이트 전극(220)을 형성한다. 참고적으로, 도 17은 도 16의 A1-A1'을 따라 절단한 단면도이다. 도 18은 도 16의 B1-B1'을 따라 절단한 단면도이다. 도 19는 도 16의 C1-C1'을 따라 절단한 단면도이다.
기판(100)은 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)을 포함할 수 있다. 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)은 각각 기판(100)으로부터 돌출되어 제1 방향(X)으로 연장될 수 있다. 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
이어서, 기판(100) 상에 필드 절연막(110)을 형성한다.
필드 절연막(110)은 제1 핀형 패턴(F1)의 일부, 더미 핀형 패턴(DF)의 일부 및 제2 핀형 패턴(F2)의 일부를 감쌀 수 있다.
이어서, 기판(100) 상에 더미 게이트 유전막(210) 및 더미 게이트 전극(220)을 형성한다.
예를 들어, 기판(100) 및 필드 절연막(110) 상에 절연막 및 도전막을 차례로 형성하고, 제2 방향(Y)으로 연장되는 더미 캡핑 패턴(230)을 이용하여 상기 절연막 및 상기 도전막을 패터닝할 수 있다. 이에 따라, 기판(100) 상에, 제2 방향(Y)으로 연장되는 더미 게이트 유전막(210) 및 더미 게이트 전극(220)이 형성될 수 있다.
도 20 내지 도 23을 참조하면, 더미 핀형 패턴(DF)을 노출시키는 제1 마스크 패턴(M1)을 형성한다. 참고적으로, 도 21은 도 20의 A2-A2'을 따라 절단한 단면도이다. 도 22는 도 20의 B2-B2'을 따라 절단한 단면도이다. 도 23은 도 20의 C2-C2'을 따라 절단한 단면도이다.
예를 들어, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)과 중첩되고, 더미 핀형 패턴(DF)과 중첩되지 않는 제1 마스크 패턴(M1)이 형성될 수 있다. 이에 따라, 더미 핀형 패턴(DF)이 노출될 수 있다. 또한, 더미 핀형 패턴(DF) 상의 더미 게이트 유전막(210), 더미 게이트 전극(220) 및 더미 캡핑 패턴(230)이 노출될 수 있다.
제1 마스크 패턴(M1)은 예를 들어, 포토레지스트를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 24 내지 도 26을 참조하면, 더미 캡핑 패턴(230) 및 제1 마스크 패턴(M1)을 식각 마스크로 이용하여 더미 핀형 패턴(DF)의 일부를 식각한다.
이에 따라, 더미 게이트 전극(220)의 양 측의 더미 핀형 패턴(DF) 내에, 제1 트렌치(T1)가 형성될 수 있다. 도 25에서, 제1 트렌치(T1)의 하면은 필드 절연막(110)의 상면과 동일한 높이를 갖는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 도 25에서, 제1 트렌치(T1)의 하면은 필드 절연막(110)의 상면보다 높을 수도 있다.
제1 트렌치(T1)가 형성된 후에, 제1 마스크 패턴(M1)은 제거될 수 있다.
몇몇 실시예에서, 더미 핀형 패턴(DF)의 일부를 식각하는 식각 공정에 의해 더미 캡핑 패턴(230)의 일부가 식각될 수도 있다. 예를 들어, 도 24에 도시된 것처럼, 제1 마스크 패턴(M1)에 의해 노출되는 더미 캡핑 패턴(230)의 일부가 식각될 수 있다.
몇몇 실시예에서, 더미 핀형 패턴(DF)의 일부를 식각하는 과정은 생략될 수도 있다. 예를 들어, 더미 핀형 패턴(DF)은 제1 트렌치(T1)를 포함하지 않을 수도 있다. 이에 따라, 도 7 및 도 8의 더미 핀형 패턴(DF)이 형성될 수 있다.
몇몇 실시예에서, 더미 핀형 패턴(DF)의 일부를 식각하는 식각 공정에 의해 더미 게이트 전극(220) 및 더미 캡핑 패턴(230)의 폭이 감소할 수 있다. 여기서, "폭"이라 함은 제1 방향(X)에서의 폭을 의미한다. 도 38 내지 도 40에 관한 설명에서 후술되는 것처럼, 더미 게이트 전극(220)은 제1 게이트 전극(124)으로 대체될 수 있다. 마찬가지로, 후술되는 것처럼, 더미 캡핑 패턴(230)은 제1 캡핑 패턴(130)으로 대체될 수 있다. 이에 따라, 도 15의 제1 게이트 전극(124) 및 제1 핀형 패턴(F1)이 형성될 수 있다.
도 27 내지 도 29를 참조하면, 도 24 내지 도 26의 결과물 상에 프리 절연 라이너(150)를 형성한다. 참고적으로, 도 28은 도 27의 B3-B3'을 따라 절단한 단면도이다. 도 29는 도 27의 D3-D3'을 따라 절단한 단면도이다.
프리 절연 라이너(150)는 더미 게이트 전극(220)의 측벽, 더미 캡핑 패턴(230)의 측벽 및 상면을 따라 연장될 수 있다. 또한, 프리 절연 라이너(150)는 필드 절연막(110), 제1 핀형 패턴(F1), 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2) 상에 형성될 수 있다.
프리 절연 라이너(150)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
이어서, 제1 핀형 패턴(F1) 상의 프리 절연 라이너(150)를 노출시키는 제2 마스크 패턴(M2)을 형성한다.
예를 들어, 더미 핀형 패턴(DF) 및 제2 핀형 패턴(F2)과 중첩되고, 제1 핀형 패턴(F1)과 중첩되지 않는 제2 마스크 패턴(M2)이 형성될 수 있다. 이에 따라, 제1 핀형 패턴(F1) 상의 프리 절연 라이너(150)가 노출될 수 있다.
제2 마스크 패턴(M2)은 예를 들어, 포토레지스트를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 30 및 도 31을 참조하면, 제1 마스크 패턴(M1)을 식각 마스크로 이용하여 제1 핀형 패턴(F1)의 일부를 식각한다.
이에 따라, 더미 게이트 전극(220)의 양 측의 더미 핀형 패턴(DF) 내에, 제2 트렌치(T2)가 형성될 수 있다. 도 30에서, 제2 트렌치(T2)의 하면은 필드 절연막(110)의 상면과 동일한 높이를 갖는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 도 30에서, 제2 트렌치(T2)의 하면은 필드 절연막(110)의 상면보다 높을 수도 있다.
몇몇 실시예에서, 더미 게이트 전극(220)의 측벽 및 더미 캡핑 패턴(230)의 측벽의 프리 절연 라이너(150)는 제1 핀형 패턴(F1)의 일부를 식각하는 식각 마스크로 이용될 수 있다.
이어서, 제1 핀형 패턴(F1) 상에 제1 소오스/드레인 영역(140A)을 형성한다.
제1 소오스/드레인 영역(140A)은, 제1 게이트 전극(124)의 양 측의 제1 핀형 패턴(F1) 내에 형성될 수 있다. 예를 들어, 에피택셜 성장 방법에 의해, 노출된 제1 핀형 패턴(F1) 상에 제1 소오스/드레인 영역(140A)이 형성될 수 있다. 이에 따라, 제2 트렌치(T2)를 채우는 제1 소오스/드레인 영역(140A)이 형성될 수 있다.
제1 소오스/드레인 영역(140A)이 형성된 후에, 제2 마스크 패턴(M2)은 제거될 수 있다.
도 32 및 도 33을 참조하면, 제2 핀형 패턴(F2) 상에 제2 소오스/드레인 영역(140B)을 형성한다.
제2 소오스/드레인 영역(140B)을 형성하는 것은 제1 소오스/드레인 영역(140A)을 형성하는 것과 실질적으로 동일하므로, 이하에서 자세한 설명은 생략한다.
또한, 몇몇 실시예에서, 제2 소오스/드레인 영역(140B)은 제1 소오스/드레인 영역(140A)과 동일 레벨에서 형성될 수 있다. 예를 들어, 더미 핀형 패턴(DF)과 중첩되고, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)과 중첩되지 않는 제2 마스크 패턴(M2)을 이용하여, 제1 소오스/드레인 영역(140A) 및 제2 소오스/드레인 영역(140B)을 동시에 형성할 수도 있다.
이어서, 프리 절연 라이너(150), 제1 소오스/드레인 영역(140A) 및 제2 소오스/드레인 영역(140B)을 덮는 절연막을 형성한다.
이에 따라, 절연 라이너(150)가 형성될 수 있다. 절연 라이너(150)는 제1 게이트 전극(124)의 측벽 및 제1 캡핑 패턴(130)의 측벽을 따라 연장될 수 있다. 또한, 절연 라이너(150)는 더미 핀형 패턴(DF)의 상면을 따라 연장될 수 있다. 또한, 절연 라이너(150)는 필드 절연막(110), 제1 소오스/드레인 영역(140A) 및 제2 소오스/드레인 영역(140B) 상에도 형성될 수 있다.
몇몇 실시예에서, 절연 라이너(150)는 프리 절연 라이너(150)와 실질적으로 동일한 물질을 포함할 수 있다.
도 34 내지 도 37을 참조하면, 절연 라이너(150) 상에 층간 절연막(160)을 형성한다. 참고적으로, 도 35는 도 34의 A4-A4'을 따라 절단한 단면도이다. 도 36은 도 34의 B4-B4'을 따라 절단한 단면도이다. 도 37은 도 34의 C4-C4'을 따라 절단한 단면도이다.
이에 따라, 층간 절연막(160)은 기판(100) 및 필드 절연막(110) 상에 형성될 수 있다. 또한, 층간 절연막(160)은 제1 게이트 전극(124) 및 제1 캡핑 패턴(130)을 둘러쌀 수 있다.
층간 절연막(160)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다.
이어서, 평탄화 공정을 수행한다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 상기 평탄화 공정은 더미 게이트 전극(220)의 상면이 노출될 때까지 수행될 수 있다.
도 38 내지 도 40을 참조하면, 더미 게이트 유전막(210) 및 더미 게이트 전극(220)을 제1 게이트 유전막(122) 및 제1 게이트 전극(124)으로 대체한다.
먼저, 더미 게이트 유전막(210) 및 더미 게이트 전극(220)을 제거하고, 절연막 및 도전막을 차례로 형성할 수 있다. 이어서, 상기 절연막 및 상기 도전막의 상부를 리세스하는 리세스 공정을 수행할 수 있다. 이에 따라, 기판(100) 상에, 제2 방향(Y)으로 연장되는 제1 게이트 유전막(122) 및 제1 게이트 전극(124)이 형성될 수 있다.
상기 리세스 공정은, 제1 게이트 전극(124)의 상면이 절연 라이너(150)의 상면보다 낮아질 때까지 수행될 수 있다. 이에 따라, 제1 게이트 유전막(122) 및 제1 게이트 전극(124)은 절연 라이너(150)에 의해 정의되는 공간의 일부를 채울 수 있다.
몇몇 실시예에서, 더미 게이트 유전막(210) 및 더미 게이트 전극(220)을 제거한 후에, 층간 절연막(160) 상에 보호 패턴(260)을 형성하는 것을 더 포함할 수 있다. 보호 패턴(260)은, 상기 리세스 공정으로부터 층간 절연막(160)을 보호할 수 있다.
도 41 내지 도 43을 참조하면, 분리 영역(CT)을 노출시키는 제3 마스크 패턴(M3)을 형성한다.
예를 들어, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)과 중첩되고, 더미 핀형 패턴(DF)과 중첩되지 않는 제3 마스크 패턴(M3)이 형성될 수 있다. 이에 따라, 더미 핀형 패턴(DF) 상의 제1 게이트 전극(124)이 노출될 수 있다.
제3 마스크 패턴(M3)은 예를 들어, 포토레지스트를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 44 내지 도 46을 참조하면, 제3 마스크 패턴(M3)을 식각 마스크로 이용하여, 더미 핀형 패턴(DF)의 상면이 노출될 때까지 제1 게이트 전극(124)의 일부를 식각한다.
이에 따라, 제1 게이트 전극(124) 내에, 더미 핀형 패턴(DF)의 상면을 노출시키는 제3 트렌치(T3)가 형성될 수 있다. 또한, 제1 게이트 전극(124)이 절단되어, 제1 게이트 구조체(120A) 및 제2 게이트 구조체(120B)가 형성될 수 있다. 제1 게이트 구조체(120A)는 제1 핀형 패턴(F1) 상에서 제2 방향(Y)으로 연장될 수 있고, 제2 게이트 구조체(120B)는 제2 핀형 패턴(F2) 상에서 제2 방향(Y)으로 연장될 수 있다.
도 44에서, 제3 트렌치(T3)의 하면은 더미 핀형 패턴(DF)의 상면과 동일한 높이를 갖는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제3 트렌치(T3)의 최하면은 더미 핀형 패턴(DF)의 상면보다 낮거나 같도록 형성될 수 있다. 그러나, 몇몇 실시예에서, 제3 트렌치(T3)의 최하면은 필드 절연막(110)의 상면보다 높도록 형성될 수 있다.
도 45 및 도 46에서, 제3 마스크 패턴(M3)에 의해 노출되는 보호 패턴(260)이 식각되지 않는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 마스크 패턴(M3)에 의해 노출되는 보호 패턴(260)의 일부가 식각되지 않을 수도 있다.
제3 트렌치(T3)가 형성된 후에, 제3 마스크 패턴(M3)은 제거될 수 있다.
이어서, 도 1 내지 도 5를 참조하면, 제1 게이트 전극(124) 및 더미 핀형 패턴(DF) 상에 제1 캡핑 패턴(130)을 형성하고, 평탄화 공정을 수행한다.
이에 따라, 제2 방향(Y)을 따라 길게 연장되는 제1 캡핑 패턴(130)이 형성될 수 있다. 또한, 제1 캡핑 패턴(130)은, 아래로 돌출되어 더미 핀형 패턴(DF)과 접촉하는 분리부(134)를 포함할 수 있다. 즉, 도 44의 제3 트렌치(T3)를 채우는 분리부(134)가 형성될 수 있다.
상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 상기 평탄화 공정은 층간 절연막(160)의 상면이 노출될 때까지 수행될 수 있다. 또는, 몇몇 실시예에서, 상기 평탄화 공정은 제1 게이트 전극(124)의 상면이 노출될 때까지 수행될 수도 있다. 이에 따라, 연장부(132)를 포함하지 않는 제1 캡핑 패턴(130)이 형성될 수 있다.
서로 분리된 반도체 소자를 구현하기 위해, 게이트 컷(gate cut)이 이용될 수 있다. 예를 들어, 더미 게이트 전극을 절단하는 구조체를 형성하고, 더미 게이트 전극을 게이트 전극으로 대체하는 리플레이스먼트 공정을 수행하여, 게이트 컷을 구현할 수 있다. 그러나, 반도체 장치가 고집적화됨에 따라, 더미 게이트 전극을 제거하는 과정에서 더미 게이트 전극이 완전히 제거되지 않는 문제가 발생할 수 있다.
이를 방지하기 위해, 리플레이스먼트 공정 이후에 게이트 전극을 절단하는 구조체를 형성하여, 게이트 컷을 구현할 수 있다. 그러나, 리플레이스먼트 공정 이후에 금속막 등을 포함하는 게이트 전극을 절단하는 과정에서, 게이트 전극 외의 다른 구성 요소들이 손상되는 문제가 발생할 수 있다.
그러나, 몇몇 실시예에 따른 반도체 장치는, 분리 영역(CT)에 형성된 더미 핀형 패턴(DF)을 이용하여 게이트 전극이 식각되는 깊이를 최소화할 수 있다. 예를 들어, 도 44 내지 도 46에 관한 설명에서 상술한 것처럼, 더미 핀형 패턴(DF)의 상면을 노출시킬 때까지만 제1 게이트 전극(124)을 식각하여 제1 게이트 전극(124)을 절단할 수 있다. 이에 따라, 층간 절연막(160) 등의 손상이 최소화되어, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 필드 절연막
120A: 제1 게이트 구조체 120B: 제2 게이트 구조체
122: 제1 게이트 유전막 124: 제1 게이트 전극
130: 제1 캡핑 패턴 132: 연장부
134: 분리부 140A: 제1 소오스/드레인 영역
140B: 제2 소오스/드레인 영역 150: 절연 라이너
160: 층간 절연막 DF: 더미 핀형 패턴
F1: 제1 핀형 패턴 F2: 제2 핀형 패턴

Claims (10)

  1. 기판으로부터 돌출되고, 서로 이격되어 제1 방향으로 연장되는 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에, 상기 기판으로부터 돌출되는 더미 핀형 패턴;
    상기 제1 핀형 패턴 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 구조체;
    상기 제2 핀형 패턴 상에, 상기 제2 방향으로 연장되는 제2 게이트 구조체; 및
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 상에, 상기 제2 방향으로 연장되는 캡핑 패턴을 포함하고,
    상기 캡핑 패턴은 상기 더미 핀형 패턴의 상면과 접촉하는 분리부를 포함하고,
    상기 더미 핀형 패턴 및 상기 분리부는, 상기 제1 게이트 구조체와 상기 제2 게이트 구조체를 분리하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 더미 핀형 패턴은 반도체 물질을 포함하고,
    상기 분리부는 절연 물질을 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 분리부의 하면은, 상기 더미 핀형 패턴의 상면보다 낮거나 같은 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 게이트 구조체의 측벽 및 상기 캡핑 패턴의 측벽을 따라 연장되는 절연 라이너를 더 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 더미 핀형 패턴은, 상기 캡핑 패턴의 양 측의 상기 더미 핀형 패턴 내에 형성되는 트렌치를 포함하고,
    상기 절연 라이너는, 상기 트렌치의 하면 및 측벽을 따라 더 연장되는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 게이트 구조체의 양 측의 상기 제1 핀형 패턴 내에, 제1 소오스/드레인 영역을 더 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제2 게이트 구조체의 양 측의 상기 제2 핀형 패턴 내에, 제2 소오스/드레인 영역을 더 포함하고,
    상기 제1 소오스/드레인 영역 및 상기 제2 소오스/드레인 영역은 서로 동일한 도전형의 불순물을 포함하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 더미 핀형 패턴 상의 상기 캡핑 패턴의 폭은, 상기 제1 핀형 패턴 상의 상기 캡핑 패턴의 폭보다 작은 반도체 장치.
  9. 기판으로부터 돌출되고, 제1 방향으로 연장되는 더미 핀형 패턴;
    상기 기판 상에, 상기 더미 핀형 패턴의 측벽의 일부를 감싸는 필드 절연막;
    상기 더미 핀형 패턴 상에, 상기 더미 핀형 패턴의 상면과 접촉하는 캡핑 패턴; 및
    상기 필드 절연막 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 더미 핀형 패턴 및 상기 캡핑 패턴에 의해 전기적으로 분리되는 게이트 전극을 포함하고,
    상기 캡핑 패턴의 하면은, 상기 더미 핀형 패턴의 상면보다 낮거나 같고, 상기 필드 절연막의 상면보다 높은 반도체 장치.
  10. 기판 상에, 제1 방향으로 연장되는 제1 핀형 패턴, 제2 핀형 패턴, 및 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이의 더미 핀형 패턴을 형성하고,
    상기 기판 상에, 상기 제1 핀형 패턴, 상기 제2 핀형 패턴 및 상기 더미 핀형 패턴의 측벽들의 일부를 감싸는 필드 절연막을 형성하고,
    상기 제1 핀형 패턴, 상기 제2 핀형 패턴, 상기 더미 핀형 패턴 및 상기 필드 절연막 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 형성하고,
    상기 게이트 전극 내에, 상기 더미 핀형 패턴의 상면을 노출시키는 제1 트렌치를 형성하여, 상기 게이트 전극을 절단하고,
    상기 게이트 전극 상에, 상기 제1 트렌치를 채우고, 상기 제2 방향을 따라 연장되는 캡핑 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11114566B2 (en) * 2018-07-12 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US11264380B2 (en) * 2018-08-27 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
KR20210015543A (ko) 2019-08-02 2021-02-10 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11715736B2 (en) * 2021-06-23 2023-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with gate isolation structures and methods of manufacturing thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140145247A1 (en) 2012-11-26 2014-05-29 International Business Machines Corporation Fin isolation in multi-gate field effect transistors
US20150236106A1 (en) * 2014-02-20 2015-08-20 Globalfoundries Inc. Method for creating self-aligned transistor contacts

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196540B2 (en) * 2012-02-07 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure with novel edge fins
US8603893B1 (en) * 2012-05-17 2013-12-10 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits on bulk semiconductor substrates
US9472672B2 (en) * 2013-09-04 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminating fin mismatch using isolation last
US20150206759A1 (en) * 2014-01-21 2015-07-23 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US9633906B2 (en) 2014-01-24 2017-04-25 International Business Machines Corporation Gate structure cut after formation of epitaxial active regions
US9299705B2 (en) 2014-02-17 2016-03-29 International Business Machines Corporation Method of forming semiconductor fins and insulating fence fins on a same substrate
US9257505B2 (en) 2014-05-09 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and formation methods of finFET device
US9659827B2 (en) 2014-07-21 2017-05-23 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices by forming source/drain regions before gate electrode separation
US9373641B2 (en) 2014-08-19 2016-06-21 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
CN105789306B (zh) * 2015-01-12 2020-12-08 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US9461043B1 (en) 2015-03-20 2016-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10269802B2 (en) 2015-05-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9559205B2 (en) 2015-05-29 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9653466B2 (en) 2015-08-04 2017-05-16 Qualcomm Incorporated FinFET device and method of making the same
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
US9659930B1 (en) * 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10164051B2 (en) 2015-11-16 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US20170140992A1 (en) * 2015-11-16 2017-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US20170148682A1 (en) 2015-11-19 2017-05-25 International Business Machines Corporation Finfet with post-rmg gate cut
US9773879B2 (en) 2015-11-30 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
KR102564385B1 (ko) * 2015-12-30 2023-08-08 에스케이하이닉스 주식회사 핀 트랜지스터, 핀 트랜지스터의 제조 방법 및 이를 포함하는 전자 장치
KR102564786B1 (ko) 2016-01-13 2023-08-09 삼성전자주식회사 반도체 소자 및 그 제조방법
EP3244447A1 (en) * 2016-05-11 2017-11-15 IMEC vzw Method for forming a gate structure and a semiconductor device
US9941279B2 (en) 2016-05-23 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having fins and method for manufacturing the same
US9799570B1 (en) 2017-02-13 2017-10-24 International Business Machines Corporation Fabrication of vertical field effect transistors with uniform structural profiles
US9818836B1 (en) 2017-04-13 2017-11-14 Globalfoundries Inc. Gate cut method for replacement metal gate integration

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140145247A1 (en) 2012-11-26 2014-05-29 International Business Machines Corporation Fin isolation in multi-gate field effect transistors
US20150236106A1 (en) * 2014-02-20 2015-08-20 Globalfoundries Inc. Method for creating self-aligned transistor contacts

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