KR102491538B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판, 상기 기판 내에 형성되는 제1 리세스, 상기 제1 리세스를 채우는 제1 소스/드레인, 상기 제1 소스/드레인 상에 수직하게 형성되는 메탈 저항 및 상기 메탈 저항을 상기 제1 소스/드레인과 이격시키는 절연 라이너를 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 특성이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판, 상기 기판 내에 형성되는 제1 리세스, 상기 제1 리세스를 채우는 제1 소스/드레인, 상기 제1 소스/드레인 상에 수직하게 형성되는 메탈 저항 및 상기 메탈 저항을 상기 제1 소스/드레인과 이격시키는 절연 라이너를 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판, 상기 기판 상에 제1 방향으로 나란하게 연장되는 제1 및 제2 게이트 전극, 상기 제1 및 제2 게이트 전극의 측면에 각각 형성되는 제1 및 제2 게이트 스페이서, 상기 제1 및 제2 게이트 전극 사이에 형성되는 제1 리세스, 상기 제1 리세스를 채우는 소스/드레인, 상기 제1 및 제2 게이트 스페이서를 측벽으로 하고, 상기 소스/드레인의 상면을 바닥면으로 하는 제2 리세스, 상기 소스/드레인 상에 상기 제2 리세스를 채우는 메탈 저항 및 상기 메탈 저항과 상기 소스/드레인 사이에, 상기 메탈 저항과 상기 소스/드레인의 접촉을 방지하는 절연 라이너를 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 영역을 포함하는 기판, 상기 제1 및 제2 영역에서, 상기 기판 내에 각각 형성되는 제1 및 제2 리세스, 상기 제1 및 제2 리세스를 각각 채우는 제1 및 제2 소스/드레인, 상기 제1 소스/드레인 상에 형성되는 절연 라이너, 상기 절연막 상에 형성되는 메탈 저항, 상기 제2 소스/드레인 상에 형성되는 실리사이드 및 상기 실리사이드 상에 형성되는 메탈 컨택을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판 상에 제1 방향으로 나란하게 연장되는 제1 및 제2 더미 게이트 전극을 형성하고, 상기 제1 및 제2 더미 게이트 전극의 측면에 각각 제1 및 제2 게이트 스페이서를 형성하고, 상기 제1 및 제2 더미 게이트 전극 사이의 상기 기판 내에, 제1 소스/드레인을 형성하고, 상기 제1 소스/드레인 상에 절연 라이너를 형성하고, 상기 절연 라이너 상에, 상기 제1 및 제2 게이트 스페이서 사이에 메탈 저항을 형성하는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A'로 자른 단면도이다.
도 3은 도 1의 B - B'로 자른 단면도이다.
도 4는 도 1의 C - C'로 자른 단면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 9는 도 8의 A1 - A1' 및 A2 - A2'로 자른 단면도이다.
도 10은 도 8의 B1 - B1' 및 B2 - B2'로 자른 단면도이다.
도 11은 도 8의 C1 - C1' 및 C2 - C2'로 자른 단면도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 14는 도 13의 D - D'으로 자른 단면도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16 내지 도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 2는 도 1의 A - A'로 자른 단면도이다. 도 3은 도 1의 B - B'로 자른 단면도이고, 도 4는 도 1의 C - C'로 자른 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 핀(F1), 제1 및 제2 게이트 전극(G1, G2), 제1 소스/드레인(300) 및 메탈 저항(400) 등을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
도 1을 참조하면, 제1 핀(F1)은 제1 방향(X1)으로 길게 연장될 수 있다. 도 1에서는 제1 핀(F1)이 직사각형 형태로 도시되었지만, 이에 한정되는 것은 아니다. 만일 제1 핀(F1)이 직사각형 형태인 경우에는 제1 핀(F1)은 제1 방향(X1)으로 연장되는 장변과 제2 방향(Y1)으로 연장되는 단변을 포함할 수 있다. 이 때, 제2 방향(Y1)은 제1 방향(X1)과 평행하지 않고 교차되는 방향일 수 있다.
제1 핀(F1)은 기판(100)의 일부를 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀(F1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀(F1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 제1 핀(F1)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀(F1)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예에서는 제1 핀(F1)은 실리콘 및 실리콘 저마늄이 교차되어 적층된 나노 와이어 구조체일 수도 있다. 단, 이하에서 본 발명의 실시예들에 따른 반도체 장치의 제1 핀(F1)은 실리콘을 포함하는 것으로 설명한다.
필드 절연막(105)은 제1 핀(F1)의 측면의 일부를 둘러쌀 수 있다. 즉, 필드 절연막(105)은 제1 핀(F1)의 상부를 노출시킬 수 있다. 필드 절연막(105)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 서로 나란하게 연장될 수 있다. 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 제1 방향(X1)으로 서로 이격될 수 있다.
제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 제1 핀(F1)과 각각 교차될 수 있다. 즉, 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 제1 핀(F1)과 각각 오버랩되는 부분을 포함할 수 있다. 즉, 제1 핀(F1)은 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 오버랩되는 부분과 오버랩되지 않는 부분을 각각 포함할 수 있다.
도 2 및 도 3을 참고하면, 제1 게이트 전극(G1)은 제1 일함수 메탈(130) 및 제1 필 메탈(140)을 포함할 수 있다. 제1 일함수 메탈(130)은 일함수 조절을 하고, 제1 필 메탈(140)은 제1 일함수 메탈(130)에 의해 형성된 공간을 채우는 역할을 한다.
제2 게이트 전극(G2)은 제2 일함수 메탈(230) 및 제2 필 메탈(240)을 포함할 수 있다. 제2 일함수 메탈(230)은 일함수 조절을 하고, 제2 필 메탈(240)은 제2 일함수 메탈(230)에 의해 형성된 공간을 채우는 역할을 한다. 제1 일함수 메탈(130) 및 제2 일함수 메탈(230)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.
본 발명의 몇몇 실시예에서 반도체 장치가 PMOS 인 경우에는 제1 일함수 메탈(130) 및 제2 일함수 메탈(230)은 N형 일함수 메탈 및 P형 일함수 메탈의 조합일 수 있다. 예를 들어, 제1 일함수 메탈(130) 및 제2 일함수 메탈(230)은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서 반도체 장치가 NMOS 인 경우에는 제1 일함수 메탈(130) 및 제2 일함수 메탈(230)은 N형 일함수 메탈일 수 있다. 예를 들어, 제1 일함수 메탈(130) 및 제2 일함수 메탈(230)은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
또한, 제1 필 메탈(140) 및 제2 필 메탈(240)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
이러한 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 예를 들어, 리플레이스먼트 공정(replacement process)또는 게이트 라스트 공정(gate last process)을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 절연막(110, 120)은 제1 핀(F1)과 제1 게이트 전극(G1) 사이 및 필드 절연막(105)과 제1 게이트 전극(G1) 사이에 형성될 수 있다. 제2 게이트 절연막(210, 220)은 제1 핀(F1)과 제2 게이트 전극(G2) 사이 및 필드 절연막(105)과 제2 게이트 전극(G2) 사이에 형성될 수 있다.
제1 게이트 절연막(110, 120)은 제1 계면막(110)과 제1 고유전율막(120)을 포함할 수 있다. 제2 게이트 절연막(210, 220)은 제2 계면막(210)과 제2 고유전율막(220)을 포함할 수 있다.
제1 및 제2 계면막(110, 210)은 제1 핀(F1)의 일부를 산화시켜 형성될 수 있다. 제1 및 제2 계면막(110, 210)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀(F1)의 프로파일을 따라서 형성될 수 있다. 제1 핀(F1)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 제1 및 제2 계면막(110, 210)은 실리콘 산화막을 포함할 수 있다.
도 3에서, 제1 및 제2 계면막(110, 210)은 필드 절연막(105)의 상면을 따라서 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 및 제2 계면막(110, 210)의 형성 방법에 따라서, 제1 및 제2 계면막(110, 210)은 필드 절연막(105)의 상면을 따라서 형성될 수도 있다. 즉, 예를 들어, 필드 절연막(105)이 실리콘 산화물을 포함하지 않는 경우에, 제1 및 제2 계면막(110, 210)은 필드 절연막(105)의 표면을 따라 형성될 수 있다.
또는, 필드 절연막(105)이 실리콘 산화물을 포함하는 경우여도, 필드 절연막(105)에 포함된 실리콘 산화물의 물성과 제1 및 제2 계면막(110, 210)에 포함된 실리콘 산화막의 물성이 다를 경우, 제1 및 제2 계면막(110, 210)은 필드 절연막(105)의 상면을 따라서 형성될 수도 있다.
제1 및 제2 고유전율막(120, 220)은 각각 제1 및 제2 계면막(110, 210)과 제1 및 제2 게이트 전극(G1, G2) 사이에 형성될 수 있다. 제1 및 제2 고유전율막(120, 220)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀(F1)의 프로파일을 따라서 형성될 수 있다. 또한, 제1 및 제2 고유전율막(120, 220)은 제1 및 제2 게이트 전극(G1, G2)과 필드 절연막(105)사이에 형성될 수 있다.
제1 및 제2 고유전율막(120, 220)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 제1 및 제2 고유전율막(120, 220)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 및 제2 캡핑막(150, 250)은 제1 및 제2 게이트 전극(G1, G2) 상에 각각 형성될 수 있다. 제1 및 제2 캡핑막(150, 250)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
제1 게이트 스페이서(160)는 제1 게이트 전극(G1)의 양 측에 형성될 수 있다. 제2 게이트 스페이서(260)는 제2 게이트 전극(G2)의 양 측에 형성될 수 있다. 제1 및 제2 게이트 스페이서(160, 260)는 또한, 제1 및 제2 캡핑막(150, 250)의 양측에도 형성될 수 있다. 즉, 제1 및 제2 게이트 스페이서(160, 260)는 제1 및 제2 게이트 전극(G1, G2)과 제1 및 제2 캡핑막(150, 250)이 적층된 구조의 각각 측면에 형성될 수 있다.
제1 및 제2 게이트 스페이서(160, 260)는 도면에서는 예시적으로 단일막으로 도시하였지만, 복수의 막이 적층된 다중 스페이서일 수 있다. 제1 및 제2 게이트 스페이서(160, 260)의 형상 및 제1 및 제2 게이트 스페이서(160, 260)를 이루는 다중 스페이서 각각의 형상은 제조 공정 또는 용도에 따라 I 또는 L자형 혹은 이들의 조합일 수 있다.
제1 리세스(310)는 제1 및 제2 게이트 전극(G1, G2) 사이에 형성될 수 있다. 제1 리세스(310)는 제1 핀(F1) 내에 형성될 수 있다. 즉, 제1 리세스(310)는 제1 핀(F1)의 상면이 일부 리세스되어 형성될 수 있다.
제1 소스/드레인(300)은 제1 리세스(310)를 채울 수 있다. 제1 소스/드레인(300)은 제1 및 제2 게이트 전극(G1, G2)이 서로 공유하는 트랜지스터의 소스/드레인으로 기능할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치가 PMOS인 경우에는 제1 소스/드레인(300)은 SiGe 에피택셜층일 수 있다. 이 경우, 제1 소스/드레인(300)에 보론(B) 등이 도핑될 수 있다.
반대로, 본 발명의 몇몇 실시예에 따른 반도체 장치가 NMOS인 경우에는 제1 소스/드레인(300)은 Si 또는 SiC 에피택셜층일 수 있다. 이 경우, 제1 소스/드레인(300)에 인(P) 등이 도핑될 수 있다.
도 4를 참고하면, 제1 소스/드레인(300)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제1 소스/드레인(300)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 4에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
제1 층간 절연막(115)은 필드 절연막(105) 상에 형성될 수 있다. 제1 층간 절연막(115)은 제1 소스/드레인(300)의 측면에 형성될 수 있다. 제1 층간 절연막(115)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 리세스(420)는 제1 소스/드레인(300)의 일부를 식각하여 형성될 수 있다. 제2 리세스(420)는 제1 및 제2 게이트 스페이서(160, 260) 사이에 형성될 수 있다. 즉, 제1 및 제2 게이트 스페이서(160, 260)가 곧바로 제2 리세스(420)의 측벽이 되는 자가 정렬(Self-aligned) 형상일 수 있다.
제2 리세스(420)는 제2 상부 리세스(420a)와 제2 하부 리세스(420b)를 포함할 수 있다. 제2 상부 리세스(420a)는 제2 하부 리세스(420b) 상에 형성될 수 있다. 제2 하부 리세스(420b)는 바닥면과 측면이 모두 제1 소스/드레인(300)일 수 있다. 제2 상부 리세스(420a)는 제2 하부 리세스(420b)와 연결되어 별도의 바닥면은 없고, 측면은 각각 제1 및 제2 게이트 스페이서(160, 260)의 외측면일 수 있다.
제1 절연 라이너(410)는 제2 리세스(420)의 하면과 측면을 따라서 형성될 수 있다. 이에 따라서, 제1 절연 라이너(410)의 상면의 최상부는 제1 및 제2 게이트 스페이서(160, 260), 제1 및 제2 고유전율막(120, 220), 제1 및 제2 캡핑막(150, 250)과 동일한 평면을 이룰 수 있다. 제1 절연 라이너(410)는 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물일 수 있다. 제1 절연 라이너(410)는 추후에 설명되는 메탈 저항(400)과 제1 소스/드레인(300)을 전기적으로 절연시킬 수 있다.
메탈 저항(400)은 제2 리세스(420)를 채울 수 있다. 메탈 저항(400)은 제1 절연 라이너(410) 상에 형성될 수 있다. 메탈 저항(400)의 상면은 제1 절연 라이너(410)의 상면의 최상부, 제1 및 제2 게이트 스페이서(160, 260)의 상면, 제1 및 제2 고유전율막(120, 220)의 상면, 제1 및 제2 캡핑막(150, 250)의 상면과 동일한 평면일 수 있다.
메탈 저항(400)은 금속을 포함할 수 있다. 메탈 저항(400)은 예를 들어, TiN, TaN, TiAl, Ti, TiAlN, W, W6 등을 포함할 수 있다. 메탈 저항(400)은 특정 저항값을 형성할 수 있는 물질이라면 아무런 제한이 없다.
도 1을 참고하면, 메탈 저항(400)은 제2 방향(Y1)으로 연장될 수 있다. 메탈 저항(400)은 제1 및 제2 게이트 전극(G1, G2) 사이에 형성될 수 있다. 메탈 저항(400)은 즉, 제1 방향(X1)으로는 제1 및 제2 게이트 전극(G1, G2) 사이에 배치되고, 제2 방향(Y1)으로는 길게 연장될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 상술한 바와 같이 게이트 스페이서 사이에서 자가 정렬된 수직 저항 구조를 채택한다. 기존의 저항 구조는 일반적으로, 더미 게이트 구조체 상에 수평 방향으로 넓게 형성된 메탈 구조체였다. 이러한, 메탈 구조체는 넓은 수평 면적을 필요로 한다. 그러나, 반도체 장치 자체의 스케일이 크게 줄어들면서, 상기 넓은 수평 면적의 저항을 만드는 것은 매우 비효율적인 측면이 될 수 있다. 또한, 상기 메탈 구조체를 지지하기 위해서 형성된 더미 게이트 구조체들은 실제로 사용되지 않는 부분인 바 제조 공정 단계에서 비용적 낭비도 불러올 수 있다. 이에 반해서 본 발명의 몇몇 실시예에 따른 반도체 장치의 메탈 저항(400)은 게이트 스페이서 사이의 자가 정렬된 수직 저항 구조체로서, 수평 면적의 낭비를 최소화시킬 수 있다.
또한, 기존의 수평 면적의 저항은 더미 게이트 구조체 상에 형성됨에 따라서, 게이트 구조체를 포함하는 반도체 장치의 수직 높이가 높아진다는 단점이 있었다. 이에 비해서, 본 발명의 몇몇 실시예에 따른 반도체 장치의 메탈 저항(400)은 제1 및 제2 게이트 스페이서(160, 260)와 동일한 높이로 형성되는 메탈 저항(400)을 개시함으로써, 반도체 장치의 수직 높이의 상승도 전혀 유발하지 않을 수 있다.
이러한 수직 구조의 메탈 저항(400)은 반도체 장치의 스케일이 줄어듦에 따라서, 필요한 저항 구조체의 두께가 게이트 피치의 스케일과 비슷해졌기 때문에 가능할 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 절연 라이너(410)를 통해서 메탈 저항(400)과 제1 소스/드레인(300)과의 전기적 절연을 통해서 정확한 특정값의 저항을 형성할 수 있다. 또한, 제1 절연 라이너(410)의 두께를 이용하여 메탈 저항(400)의 폭도 조절할 수 있으므로, 이를 메탈 저항(400)의 저항값의 튜닝 요소로 이용할 수도 있다.
이하, 도 5를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제2 리세스(421)의 측벽은 제1 층간 절연막(115)일 수 있다.
제2 리세스(421)는 제1 소스/드레인(300)의 일부를 식각하여 형성될 수 있다. 제2 리세스(421)는 제1 및 제2 게이트 스페이서(160, 260) 사이에 형성될 수 있다. 제2 리세스(421)는 제1 및 제2 게이트 스페이서(160, 260) 사이의 제1 층간 절연막(115)을 관통하여 형성될 수 있다. 따라서, 제2 리세스(421)의 폭은 제1 게이트 스페이서(160) 및 제2 게이트 스페이서(260)의 외측면 사이의 거리보다 작을 수 있다.
이에 따라서, 제1 소스/드레인(300)의 상면은 제2 리세스(421)가 형성되지 않는 부분에는 제1 층간 절연막(115)에 의해서 덮힐 수 있다.
제2 리세스(421)는 제2 상부 리세스(421a)와 제2 하부 리세스(421b)를 포함할 수 있다. 제2 상부 리세스(421a)는 제2 하부 리세스(421b) 상에 형성될 수 있다. 제2 하부 리세스(421b)는 바닥면과 측면이 모두 제1 소스/드레인(1)일 수 있다. 제2 상부 리세스(421a)는 제2 하부 리세스(421b)와 연결되어 별도의 바닥면은 없고, 측면은 모두 제1 층간 절연막(115)일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 메탈 저항(400)은 자가 정렬 구조가 아닐 수 있다. 이에 따라서, 제2 리세스(421)의 폭을 식각 공정에 의해서 선택적으로 결정하여 메탈 저항(400)의 저항값을 용이하게 조절할 수 있다.
이하, 도 6을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제2 리세스(422)는 제1 소스/드레인(300)의 일부를 식각하지 않고 형성될 수 있다.
즉, 메탈 저항(400)과 제1 소스/드레인(300)은 수직 방향인 제3 방향(Z1)으로는 오버랩되되, 수평 방향이 제1 방향(X1) 및 제2 방향(Y1)으로는 전혀 오버랩되지 않을 수 있다.
이 때, 제1 절연 라이너(410)는 제1 층간 절연막(115)의 식각의 종점을 설정하기 위한 식각 정지막의 일부일 수 있다. 즉, 식각 정지막으로 형성된 부분을 식각하지 않고, 제2 리세스(420)를 형성할 수 있다.
또는 제1 절연 라이너(410)의 바닥면 부분은 상기 식각 정지막이고, 측면 부분은 상기 식각 정지막 및 제1 층간 절연막(115)의 제거되고 남은 부분일 수 있다. 어떠한 경우이건, 제1 절연 라이너(410)는 제1 소스/드레인(300)과 메탈 저항(400)의 절연을 수행할 수 있다.
제1 소스/드레인(300)이 식각되지 않음으로서, 메탈 저항(400)이 형성되는 제2 리세스(420)의 종횡비가 커지지않아서 제1 절연 라이너(410) 및 메탈 저항(400)의 형성이 용이하고, 제2 리세스(422)의 표면이 일정한 폭으로 식각되기 용이할 수 있다. 이러한 일정한 폭을 통해서, 메탈 저항(400)의 저항값을 설정하는 것이 더욱 용이해질 수 있다.
이하, 도 7을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 절연 라이너(411)는 제2 리세스(422)의 바닥면에만 형성되고, 측면에는 형성되지 않을 수 있다.
즉, 제2 리세스(422)를 형성하기 위한 제1 층간 절연막(115)의 식각 단계에서 식각 정지막인 제1 절연 라이너(411)가 제거되지 않고 남아있는 경우에 메탈 저항(400)이 남아있는 제1 절연 라이너(411) 상에 바로 형성될 수 있다.
이를 통해서, 메탈 저항(400)의 양 측면에 제1 및 제2 게이트 스페이서(160, 260)가 바로 접할 수 있다.
제1 절연 라이너(411)가 상기와 같이 바닥면에만 형성되어도 당연히 제1 소스/드레인(300)과 메탈 저항(400)과의 전기적인 절연은 문제되지 않는다.
이하, 도 8 내지 도 11을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 9는 도 8의 A1 - A1' 및 A2 - A2'로 자른 단면도이다. 도 10은 도 8의 B1 - B1' 및 B2 - B2'로 자른 단면도이고, 도 11은 도 8의 C1 - C1' 및 C2 - C2'로 자른 단면도이다.
도 8 내지 도 11을 참조하면, 기판(100)은 제1 및 제2 영역(Ⅰ, Ⅱ)을 포함할 수 있다. 제1 및 제2 영역(Ⅰ, Ⅱ)은 서로 인접한 영역일 수도 있고, 서로 이격된 영역일 수 있다. 제1 영역(Ⅰ)은 제1 내지 제3 방향(X1, Y1, Z1)에 의하고, 제2 영역(Ⅱ)은 제4 내지 제6 방향(X2, Y2, Z2)에 의할 수 있다. 이 때, 제1 내지 제3 방향(X1, Y1, Z1)과 제4 내지 제6 방향(X2, Y2, Z2)은 서로 동일한 방향일 수도 있고, 서로 상이한 방향일 수도 있다.
도 8 내지 도 11의 제1 영역(Ⅰ)은 도 1 내지 도 4에서 설명한 반도체 장치와 실질적으로 동일한 부분일 수 있다. 따라서, 도 8 내지 도 11의 제2 영역(Ⅱ)을 위주로 설명한다.
도 8을 참조하면, 제2 핀(F2)은 제4 방향(X2)으로 길게 연장될 수 있다. 만일 제2 핀(F2)이 직사각형 형태인 경우에는 제2 핀(F2)은 제4 방향(X2)으로 연장되는 장변과 제5 방향(Y2)으로 연장되는 단변을 포함할 수 있다. 이 때, 제5 방향(Y2)은 제4 방향(X2)과 평행하지 않고 교차되는 방향일 수 있다.
본 발명의 몇몇 실시예에서는 제2 핀(F2)은 실리콘 및 실리콘 저마늄이 교차되어 적층된 나노 와이어 구조체일 수도 있다. 단, 이하에서 본 발명의 실시예들에 따른 반도체 장치의 제2 핀(F2)은 실리콘을 포함하는 것으로 설명한다.
필드 절연막(105)은 제2 핀(F2)의 측면의 일부를 둘러쌀 수 있다.
제3 게이트 전극(G3) 및 제4 게이트 전극(G4)은 서로 나란하게 연장될 수 있다. 제3 게이트 전극(G3) 및 제4 게이트 전극(G4)은 제5 방향(Y2)으로 연장될 수 있다. 제3 게이트 전극(G3) 및 제4 게이트 전극(G4)은 제4 방향(X2)으로 서로 이격될 수 있다.
도 9 및 도 10을 참고하면, 제3 게이트 전극(G3)은 제3 일함수 메탈(1130) 및 제3 필 메탈(1140)을 포함할 수 있다. 제3 일함수 메탈(1130)은 일함수 조절을 하고, 제3 필 메탈(1140)은 제3 일함수 메탈(1130)에 의해 형성된 공간을 채우는 역할을 한다.
제4 게이트 전극(G4)은 제4 일함수 메탈(1230) 및 제4 필 메탈(1240)을 포함할 수 있다. 제4 일함수 메탈(1230)은 일함수 조절을 하고, 제4 필 메탈(1240)은 제4 일함수 메탈(1230)에 의해 형성된 공간을 채우는 역할을 한다. 제3 일함수 메탈(1130) 및 제4 일함수 메탈(1230)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.
제3 게이트 절연막(1110, 1120)은 제2 핀(F2)과 제3 게이트 전극(G3) 사이 및 필드 절연막(105)과 제3 게이트 전극(G3) 사이에 형성될 수 있다. 제4 게이트 절연막(1210, 1220)은 제2 핀(F2)과 제4 게이트 전극(G4) 사이 및 필드 절연막(105)과 제4 게이트 전극(G4) 사이에 형성될 수 있다.
제3 게이트 절연막(1110, 1120)은 제3 계면막(1110)과 제3 고유전율막(1120)을 포함할 수 있다. 제4 게이트 절연막(1210, 1220)은 제4 계면막(1210)과 제4 고유전율막(1220)을 포함할 수 있다.
제3 및 제4 캡핑막(1150, 1250)은 제3 및 제4 게이트 전극(G3, G4) 상에 각각 형성될 수 있다. 제3 및 제4 게이트 스페이서(1160, 1260)는 제3 및 제4 게이트 전극(G3, G4)과 제3 및 제4 캡핑막(1150, 1250)이 적층된 구조의 각각 측면에 형성될 수 있다.
제3 리세스(1310)는 제3 및 제4 게이트 전극(G3, G4) 사이에 형성될 수 있다. 제3 리세스(1310)는 제2 핀(F2) 내에 형성될 수 있다. 즉, 제3 리세스(1310)는 제2 핀(F2)의 상면이 일부 리세스되어 형성될 수 있다.
제2 소스/드레인(1300)은 제3 리세스(1310)를 채울 수 있다. 제2 소스/드레인(1300)은 제3 및 제4 게이트 전극(G3, G4)이 서로 공유하는 트랜지스터의 소스/드레인으로 기능할 수 있다.
제4 층간 절연막(1115)은 필드 절연막(105) 상에 형성될 수 있다. 제4 층간 절연막(1115)은 제2 소스/드레인(1300)의 측면에 형성될 수 있다
제4 리세스(1320)는 제2 소스/드레인(1300)의 일부를 식각하여 형성될 수 있다. 제4 리세스(1320)는 제3 및 제4 게이트 스페이서(1160, 1260) 사이에 형성될 수 있다. 즉, 제3 및 제4 게이트 스페이서(1160, 1260)가 곧바로 제4 리세스(1320)의 측벽이 되는 자가 정렬(Self-aligned) 형상일 수 있다.
제1 배리어 메탈(1410)은 제4 리세스(1320)의 하면과 측면을 따라서 형성될 수 있다. 이에 따라서, 제1 배리어 메탈(1410)의 상면의 최상부는 제3 및 제4 게이트 스페이서(1160, 1260), 제3 및 제4 고유전율막(1120, 1220), 제3 및 제4 캡핑막(1150, 1250)과 동일한 평면을 이룰 수 있다. 제1 배리어 메탈(1410)은 TiN 등의 금속 물질일 수 있다. 제1 배리어 메탈(1410)은 제4 리세스(1320)의 표면의 특성을 향상시키고, 추후에 설명되는 제1 메탈 컨택(1400)의 형성을 용이하게 할 수 있다.
제1 메탈 컨택(1400)은 제4 리세스(1320)를 채울 수 있다. 제1 메탈 컨택(1400)은 제1 배리어 메탈(1410) 상에 형성될 수 있다. 제1 메탈 컨택(1400)의 상면은 제1 배리어 메탈(1410)의 상면의 최상부, 제3 및 제4 게이트 스페이서(1160, 1260)의 상면, 제3 및 제4 고유전율막(1120, 1220)의 상면, 제3 및 제4 캡핑막(1150, 1250)의 상면과 동일한 평면일 수 있다.
제1 메탈 컨택(1400)은 금속을 포함할 수 있다. 제1 메탈 컨택(1400)은 예를 들어, TiN, TaN, TiAl, Ti, TiAlN, W, W6 등을 포함할 수 있다. 제1 메탈 컨택(1400)은 특정 저항값을 형성할 수 있는 물질이라면 아무런 제한이 없다.
도 8을 참고하면, 제1 메탈 컨택(1400)은 제5 방향(Y2)으로 연장될 수 있다. 제1 메탈 컨택(1400)은 제3 및 제4 게이트 전극(G3, G4) 사이에 형성될 수 있다. 제1 메탈 컨택(1400)은 즉, 제4 방향(X2)으로는 제3 및 제4 게이트 전극(G3, G4) 사이에 배치되고, 제5 방향(Y2)으로는 길게 연장될 수 있다.
제1 실리사이드(1321)는 제1 배리어 메탈(1410)과 제2 소스/드레인(1300) 사이에 형성될 수 있다. 제1 실리사이드(1321)는 제1 배리어 메탈(1410)과 제2 소스/드레인(1300) 사이의 저항 특성을 향상시키기 위해서 형성될 수 있다. 도면에서는 제1 실리사이드(1321)가 제2 리세스(420)의 하부에만 형성되는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 실리사이드(1321)는 제2 리세스(420)의 측면인 제2 소스/드레인(1300) 내에도 형성될 수 있다.
이하, 도 12를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 도 8 및 도 11의 실시예에서 제2 층간 절연막(152), 제3 층간 절연막(1152), 제1 비아(V1) 및 제2 비아(V2)를 포함한다.
제2 층간 절연막(152)은 제1 영역(Ⅰ)에서 제1 및 제2 게이트 전극(G1, G2), 메탈 저항(400) 상에 형성될 수 있다. 제2 층간 절연막(152)은 제1 층간 절연막(115)과 동일한 물질일 수 있다.
제3 층간 절연막(1152)은 제2 영역(Ⅱ)에서 제3 및 제4 게이트 전극(G3, G4), 제1 메탈 컨택(1400) 상에 형성될 수 있다. 제3 층간 절연막(1152)은 제2 층간 절연막(152)과 동일한 물질일 수 있다.
제1 비아(V1)는 제2 층간 절연막(152)을 관통하여 메탈 저항(400)과 전기적으로 연결될 수 있다. 제1 비아(V1)는 메탈 저항(400)을 상부 구조와 연결하는 역할을 수행할 수 있다.
제2 비아(V2)는 제3 층간 절연막(1152)을 관통하여 제1 메탈 컨택(1400)과 전기적으로 연결될 수 있다. 제2 비아(V2)는 제1 메탈 컨택(1400)을 상부 구조와 연결하는 역할을 수행할 수 있다.
이하, 도 13 및 도 14를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 14는 도 13의 D - D'으로 자른 단면도이다.
도 13 및 도 14를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제4 게이트 전극(G1~G4)이 나란하게 배치되고, 그 사이에 2개의 메탈 컨택과 1개의 메탈 저항이 형성될 수 있다.
구체적으로, 제1 및 제2 게이트 전극(G1, G2) 사이에는 메탈 저항(400)이 형성되고, 제3 및 제4 게이트 전극(G3, G4) 사이에는 제1 메탈 컨택(1400)이 형성될 수 있다. 또한, 제2 및 제3 게이트 전극(G2, G3) 사이에는 제2 메탈 컨택(800)이 형성될 수 있다.
상술한 실시예에서, 메탈 저항(400) 및 제1 메탈 컨택(1400)에 대해서는 설명하였으므로, 이하, 제2 메탈 컨택(800)을 위주로 설명한다. 단, 상술한 실시예의 제2 핀(F2) 대신 본 실시예에서는 제1 핀(F1) 상에 모든 구성요소가 형성되어 있다.
제5 리세스(710)는 제2 및 제3 게이트 전극(G2, G3) 사이에 형성될 수 있다. 제5 리세스(710)는 제1 핀(F1) 내에 형성될 수 있다. 즉, 제5 리세스(710)는 제1 핀(F1)의 상면이 일부 리세스되어 형성될 수 있다.
제3 소스/드레인(700)은 제5 리세스(710)를 채울 수 있다. 제3 소스/드레인(700)은 제2 및 제3 게이트 전극(G2, G3)이 서로 공유하는 트랜지스터의 소스/드레인으로 기능할 수 있다.
제6 리세스(720)는 제3 소스/드레인(700)의 일부를 식각하여 형성될 수 있다. 제6 리세스(720)는 제2 및 제3 게이트 스페이서(260, 1160) 사이에 형성될 수 있다. 즉, 제2 및 제3 게이트 스페이서(260, 1160)가 곧바로 제6 리세스(720)의 측벽이 되는 자가 정렬(Self-aligned) 형상일 수 있다.
따라서, 제2 리세스(420), 제4 리세스(1320) 및 제6 리세스(720)는 모두 동일한 폭을 가질 수 있다. 즉, 제2 리세스(420), 제4 리세스(1320) 및 제6 리세스(720)는 각각 제1 폭(d1), 제2 폭(d2) 및 제3 폭(d3)을 가질 수 있다. 이 때, 제1 폭(d1), 제2 폭(d2) 및 제3 폭(d3)은 모두 동일한 폭일 수 있다.
제2 배리어 메탈(810)은 제6 리세스(720)의 하면과 측면을 따라서 형성될 수 있다. 이에 따라서, 제2 배리어 메탈(810)의 상면의 최상부는 제2 및 제3 게이트 스페이서(260, 1160), 제2 및 제3 고유전율막(220, 1120), 제2 및 제3 캡핑막(250, 1150)과 동일한 평면을 이룰 수 있다.
제2 메탈 컨택(800)은 제6 리세스(720)를 채울 수 있다. 제2 메탈 컨택(800)은 제2 배리어 메탈(810) 상에 형성될 수 있다. 제2 메탈 컨택(800)의 상면은 제2 배리어 메탈(810)의 상면의 최상부, 제2 및 제3 게이트 스페이서(260, 1160)의 상면, 제2 및 제3 고유전율막(220, 1120)의 상면, 제2 및 제3 캡핑막(250, 1150)의 상면과 동일한 평면일 수 있다.
도 13을 참고하면, 제2 메탈 컨택(800)은 제2 방향(Y1)으로 연장될 수 있다. 제2 메탈 컨택(800)은 제2 및 제3 게이트 전극(G2, G3) 사이에 형성될 수 있다. 제2 메탈 컨택(800)은 즉, 제1 방향(X1)으로는 제2 및 제3 게이트 전극(G2, G3) 사이에 배치되고, 제2 방향(Y1)으로는 길게 연장될 수 있다.
제2 실리사이드(721)는 제2 배리어 메탈(810)과 제3 소스/드레인(700) 사이에 형성될 수 있다. 제2 실리사이드(721)는 제2 배리어 메탈(810)과 제3 소스/드레인(700) 사이의 저항 특성을 향상시키기 위해서 형성될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 메탈 컨택과 메탈 저항이 모두 동일한 핀 상에 형성될 수 있다. 이 때, 메탈 컨택의 개수는 메탈 저항의 개수보다 클 수 있다. 단, 이에 제한되는 것은 아니다.
이하, 도 15를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 도 8 및 도 11의 실시예에서 제2 층간 절연막(152), 제1 비아(V1), 제2 비아(V2) 및 제3 비아(V3)를 포함한다.
제2 층간 절연막(152)은 제1 내지 제4 게이트 전극(G1~G4), 메탈 저항(400) 및 제1 및 제2 메탈 컨택(1400, 800) 상에 형성될 수 있다. 제2 층간 절연막(152)은 제1 층간 절연막(115)과 동일한 물질일 수 있다.
제1 비아(V1)는 제2 층간 절연막(152)을 관통하여 메탈 저항(400)과 전기적으로 연결될 수 있다. 제1 비아(V1)는 메탈 저항(400)을 상부 구조와 연결하는 역할을 수행할 수 있다.
제2 비아(V2) 및 제3 비아(V3)는 제2 층간 절연막(152)을 관통하여 제1 메탈 컨택(1400) 및 제2 메탈 컨택(800)과 각각 전기적으로 연결될 수 있다. 제2 비아(V2) 및 제3 비아(V3)는 제1 메탈 컨택(1400) 및 제2 메탈 컨택(800)을 상부 구조와 연결하는 역할을 수행할 수 있다.
이하, 도 8 내지 도 11 및 도 16 내지 도 24를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 16 내지 도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 16을 참조하면, 제1 핀(F1) 상에 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)을 형성한다. 또한, 제2 핀(F2) 상에 제3 더미 게이트 전극(DG3) 및 제4 더미 게이트 전극(DG4)을 형성한다.
제1 및 제2 더미 게이트 전극(DG1, DG2)은 제1 핀(F1) 상에 제1 핀(F1)이 연장되는 제1 방향(X1)과 교차하는 제2 방향(Y1)으로 연장될 수 있다. 마찬가지로, 제3 및 제4 더미 게이트 전극(DG3, DG4)은 제2 핀(F2) 상에 제2 핀(F2)이 연장되는 제4 방향(X2)과 교차하는 제5 방향(Y2)으로 연장될 수 있다.
제1 및 제2 더미 게이트 절연막(21)은 각각 제1 및 제2 더미 게이트 전극(DG1, DG2)과 제1 핀(F1) 사이에 형성될 수 있다. 마찬가지로, 제3 및 제4 더미 게이트 절연막(31, 41)은 각각 제3 및 제4 더미 게이트 전극(DG3, DG4)과 제2 핀(F2) 사이에 형성될 수 있다.
제1 및 제2 더미 게이트 캡핑막(15, 25)은 각각 제1 및 제2 더미 게이트 전극(DG1, DG2) 상에 형성될 수 있다. 마찬가지로, 제3 및 제4 더미 게이트 캡핑막(35, 45)은 각각 제3 및 제4 더미 게이트 전극(DG3, DG4) 상에 형성될 수 있다.
이어서, 도 17을 참조하면, 제1 및 제2 더미 게이트 전극(DG1, DG2)의 측면에 각각 제1 및 제2 더미 게이트 스페이서(16, 26)를 형성한다. 또한, 제3 및 제4 더미 게이트 전극(DG3, DG4)의 측면에 각각 제3 및 제4 더미 게이트 스페이서(36, 46)를 형성한다.
이어서, 도 18을 참조하면, 제1 핀(F1) 내에 제1 리세스(310)를 형성하고, 제2 핀(F2) 내에 제3 리세스(1310)를 형성한다.
제1 리세스(310)는 제1 및 제2 더미 게이트 스페이서(16, 26)의 하면의 일부를 노출시킬 수 있다. 마찬가지로, 제3 리세스(1310)는 제3 및 제4 더미 게이트 스페이서(36, 46)의 하면의 일부를 노출시킬 수 있다.
이어서, 도 19를 참조하면, 제1 리세스(310)를 채우는 제1 소스/드레인(300)을 형성하고, 제3 리세스(1310)를 채우는 제2 소스/드레인(1300)을 형성한다.
이어서, 도 20을 참조하면, 제1 및 제2 더미 게이트 캡핑막(15, 25), 제1 및 제2 더미 게이트 스페이서(16, 26) 및 제1 소스/드레인(300)을 덮는 제1 식각 정지막(411)를 형성한다. 마찬가지로, 제3 및 제4 더미 게이트 캡핑막(35, 45), 제3 및 제4 더미 게이트 스페이서(36, 46) 및 제2 소스/드레인(1300)을 덮는 제2 식각 정지막(1411)을 형성한다.
제1 식각 정지막(411)은 제1 및 제2 더미 게이트 캡핑막(15, 25), 제1 및 제2 더미 게이트 스페이서(16, 26) 및 제1 소스/드레인(300)의 표면을 따라 형성될 수 있다. 제2 식각 정지막(1411)은 제3 및 제4 더미 게이트 캡핑막(35, 45), 제3 및 제4 더미 게이트 스페이서(36, 46) 및 제2 소스/드레인(1300)을 따라 형성될 수 있다.
이어서, 제1 영역(Ⅰ)을 덮는 제1 층간 절연막(115)과, 제2 영역(Ⅱ)을 덮는 제4 층간 절연막(1115)을 형성한다.
이어서, 도 21을 참조하면, 평탄화 공정을 수행한다.
상기 평탄화 공정은 화학 기계적 평탄화 공정(Chemical Mechanical Polish, CMP)일 수 있다. 상기 평탄화 공정에 의해서, 제1 및 제2 더미 게이트 캡핑막(15, 25)과 제3 및 제4 더미 게이트 캡핑막(35, 45)이 완전히 제거될 수 있다. 또한, 제1 및 제2 더미 게이트 스페이서(16, 26)와 제3 및 제4 더미 게이트 스페이서(36, 46)의 상부가 제거됨에 따라서, 제1 및 제2 게이트 스페이서(160, 260)와 제3 및 제4 게이트 스페이서(1160, 1260)가 형성될 수 있다.
또한, 제1 및 제2 더미 게이트 전극(DG1, DG2), 제1 및 제2 게이트 스페이서(160, 260), 제1 식각 정지막(411), 제1 층간 절연막(115), 제3 및 제4 더미 게이트 전극(DG3, DG4), 제3 및 제4 게이트 스페이서(1160, 1260) 및 제4 층간 절연막(1115)이 서로 동일한 평면의 상면을 가질 수 있다.
이이서, 도 22를 참조하면, 제1 및 제2 더미 게이트 전극(DG1, DG2)과, 제3 및 제4 더미 게이트 전극(DG3, DG4)과, 제1 및 제2 더미 게이트 절연막(21)과, 제3 및 제4 더미 게이트 절연막(31, 41)을 제거한다.
이에 따라, 각각 제1 내지 제4 게이트 트렌치(GT1~GT4)가 형성될 수 있다.
이어서, 도 23을 참조하면, 게이트 리플레이스 먼트 공정을 수행한다.
즉, 제1 내지 제4 게이트 트렌치(GT1~GT4)에 각각 제1 내지 제4 게이트 전극(G1~G4)을 형성한다. 구체적으로, 제1 게이트 트렌치(GT1)에 제1 계면막(110), 제1 고유전율막(120), 제1 게이트 전극(G1) 및 제1 캡핑막(150)을 형성한다. 제2 게이트 트렌치(GT2)에 제2 계면막(210), 제2 고유전율막(220), 제2 게이트 전극(G2) 및 제2 캡핑막(250)을 형성한다. 또한, 제3 게이트 트렌치(GT3)에 제3 계면막(1110), 제3 고유전율막(1120), 제3 게이트 전극(G3) 및 제3 캡핑막(1150)을 형성한다. 제4 게이트 트렌치(GT4)에 제4 계면막(1210), 제4 고유전율막(1220), 제4 게이트 전극(G4) 및 제4 캡핑막(1250)을 형성한다.
이어서, 도 24를 참조하면, 제1 소스/드레인(300) 및 제2 소스/드레인(1300)을 각각 식각하여 제2 리세스(420) 및 제4 리세스(1320)를 형성한다.
제2 리세스(420)의 폭(d1) 및 제4 리세스(1320)의 폭(d2)은 서로 동일할 수 있다.
이어서, 도 8 내지 도 11을 참조하면, 제1 영역(Ⅰ)의 제2 리세스(420)에는 제1 절연 라이너(410)와 메탈 저항(400)을 형성하고, 제2 영역(Ⅱ)의 제4 리세스(1320)에는 제1 실리사이드(1321), 제1 배리어 메탈 및 제1 메탈 컨택(1400)을 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
G1~G4: 게이트 전극 400: 메탈 저항
800, 1400: 메탈 컨택 300, 1300, 700: 소스/드레인
410: 절연 라이너 1410, 810: 배리어 메탈
1321, 721: 실리사이드

Claims (20)

  1. 기판;
    상기 기판 내의 제1 리세스;
    상기 제1 리세스를 채우는 제1 소스/드레인;
    상기 제1 소스/드레의 수직 메탈 저항으로, 상면에서 상기 수직 메탈 저항의 하면은 상기 제1 소스/드레인 및 상기 제1 리세스의 하면과 오버랩되는 오버랩 영역을 포함하는 수직 메탈 저항;
    상기 기판 상 및 상기 수직 메탈 저항의 대향하는 측면들에 배치되는 상기 제1 및 제2 게이트 전극으로, 상면에서 상기 수직 메탈 저항의 길이 방향은 상기 제1 및 제2 게이트 전극의 길이 방향과 나란한 제1 및 제2 게이트 전극; 및
    상기 수직 메탈 저항을 상기 제1 소스/드레인과 이격시키는 절연 라이너로, 상기 절연 라이너의 적어도 일부는 상기 제1 소스/드레인과 상기 수직 메탈 저항의 상기 오버랩 영역의 전부 사이에 바로 위치하는 절연 라이너를 포함하고,
    상기 제1 소스/드레인은 상기 수직 메탈 저항과 전기적으로 연결되지 않는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 게이트 전극 각각의 대향하는 측면들에 형성되는 제1 및 제2 게이트 스페이서를 더 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 및 제2 게이트 스페이서 사이에 형성되는 제2 리세스로, 상기 제2 리세스는 내부에 상기 수직 메탈 저항 및 상기 절연 라이너 전부를 가지는 제2 리세스를 더 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제2 리세스의 대향하는 측벽들은 각각 상기 제1 및 제2 게이트 스페이서에 의해 정의되는 반도체 장치.
  5. 제3 항에 있어서,
    상기 제1 및 제2 게이트 스페이서 사이를 채우는 층간 절연막을 더 포함하고,
    상기 제2 리세스의 대향하는 측벽들은 상기 층간 절연막에 의해 정의되는 반도체 장치.
  6. 제3 항에 있어서,
    상기 절연 라이너는 상기 제2 리세스의 측벽을 따라 형성되어 상기 제2 리세스의 일부를 채우고,
    상기 수직 메탈 저항은 상기 절연 라이너 상에 상기 제2 리세스를 완전히 채우는 반도체 장치.
  7. 제2 항에 있어서,
    상기 제1 및 제2 게이트 스페이서의 상면의 높이는 상기 수직 메탈 저항의 상면의 높이와 동일한 반도체 장치.
  8. 제2 항에 있어서,
    상기 제1 및 제2 게이트 전극 상에 각각 형성되고, 상기 제1 및 제2 게이트 스페이서의 내측면과 접하는 제1 및 제2 캡핑막을 더 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 및 제2 캡핑막의 높이는 상기 수직 메탈 저항의 높이와 동일한 반도체 장치.
  10. 제1 항에 있어서,
    상기 기판 상에 돌출되고, 제1 방향으로 연장되는 핀을 더 포함하고,
    상기 제1 리세스는 상기 핀 내에 형성되는 반도체 장치.
  11. 제10 항에 있어서,
    상기 수직 메탈 저항은 상기 핀 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 장치.
  12. 기판;
    상기 기판 상에 제1 방향으로 나란하게 연장되는 제1 및 제2 게이트 전극;
    상기 제1 및 제2 게이트 전극의 측면에 각각 형성되는 제1 및 제2 게이트 스페이서;
    상기 제1 및 제2 게이트 전극 사이에 형성되는 제1 리세스;
    상기 제1 리세스를 채우는 소스/드레인;
    상기 제1 및 제2 게이트 스페이서를 측벽으로 하고, 상기 소스/드레인의 상면을 바닥면으로 하는 제2 리세스;
    상기 소스/드레인 상에 상기 제2 리세스를 채우는 메탈 저항으로, 상면에서 상기 메탈 저항의 하면은 상기 소스/드레인 및 상기 제1 리세스의 하면과 오버랩되는 오버랩 영역을 포함하는 메탈 저항; 및
    상기 메탈 저항과 상기 소스/드레인 사이에, 상기 메탈 저항과 상기 소스/드레인의 접촉을 방지하는 절연 라이너로, 상기 절연 라이너의 적어도 일부는 상기 소스/드레인과 상기 메탈 저항의 상기 오버랩 영역의 전부 사이에 바로 위치하는 절연 라이너를 포함하고,
    상기 메탈 저항은 상기 제1 및 제2 게이트 전극 사이에서 상기 제1 및 제2 게이트 전극과 나란하게 상기 제1 방향으로 연장되고,
    상기 소스/드레인은 상기 메탈 저항과 전기적으로 연결되지 않는 반도체 장치.
  13. 제12 항에 있어서,
    상기 절연 라이너는 상기 제2 리세스의 바닥면과 측벽을 따라 형성되어 상기 제2 리세스의 일부를 채우는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제2 리세스의 측벽은 제1 및 제2 게이트로 이루어진 상부 측벽과, 상기 소스/드레인으로 이루어진 하부 측벽을 포함하는 반도체 장치.
  15. 제12 항에 있어서,
    기판 상에 돌출되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 핀을 더 포함하고,
    상기 제1 및 제2 게이트 전극, 상기 제1 및 제2 리세스는 상기 핀 상에 형성되는 반도체 장치.
  16. 제12 항에 있어서,
    상기 제1 및 제2 게이트 전극 상에 각각 형성되고, 상기 제1 및 제2 게이트 스페이서의 내측면에 각각 형성되는 제1 및 제2 캡핑막을 더 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 및 제2 캡핑막, 상기 제1 및 제2 게이트 스페이서 및 상기 메탈 저항의 상면의 높이는 모두 동일한 반도체 장치.
  18. 제1 및 제2 영역을 포함하는 기판;
    상기 기판의 상기 제1 및 제2 영역 내에 각각 형성되는 제1 및 제2 리세스;
    상기 제1 및 제2 리세스를 각각 채우는 제1 및 제2 소스/드레인;
    상기 제1 소스/드레인 상에 형성되는 절연 라이너;
    상기 절연 라이너 상에 형성되는 메탈 저항으로, 상면에서 상기 메탈 저항의 하면은 상기 제1 소스/드레인 및 상기 제1 리세스의 하면과 오버랩되는 오버랩 영역을 포함하는 메탈 저항;
    상기 절연 라이너의 적어도 일부는 상기 제1 소스/드레인과 상기 메탈 저항의 상기 오버랩 영역의 전부 사이에 바로 위치하고,
    상기 제2 소스/드레인 상의 메탈 컨택; 및
    상기 메탈 컨택과 상기 제2 소스/드레인 사이의 실리사이드로, 상기 실리사이드는 상기 제1 소스/드레인과 상기 제2 소스/드레인 중에서 상기 제2 소스/드레인 상에만 위치하고,
    상기 제1 소스/드레인은 상기 메탈 저항과 전기적으로 연결되지 않는 반도체 장치.
  19. 제18 항에 있어서,
    상기 메탈 저항이 채우는 제3 리세스와,
    상기 메탈 컨택이 채우는 제4 리세스를 더 포함하고,
    상기 제4 리세스의 바닥면과 측면을 따라 형성되고, 상기 제4 리세스의 일부를 채우는 배리어 메탈을 더 포함하는 반도체 장치.
  20. 제19 항에 있어서,
    상기 제3 및 제4 리세스의 폭은 서로 동일한 반도체 장치.
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