CN108122907B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括：基板；形成在基板中的第一凹陷；填充第一凹陷的第一源极/漏极；在第一源极/漏极上的垂直金属电阻器；以及使金属电阻器与第一源极/漏极分隔开的绝缘衬垫，该垂直金属电阻器在两个栅电极之间。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体器件及其制造方法。
背景技术
已经提出多栅极晶体管作为等比例缩小技术来增大半导体器件的密度。多栅极晶体管可以包括在基板上的鳍或纳米线形状的硅主体，栅极形成在硅主体的表面上。这样的多栅极晶体管允许容易的等比例缩小，因为它使用三维沟道。此外，可以增强电流控制能力，而不需要增大多栅极晶体管的栅极长度。此外，可以有效地抑制短沟道效应(SCE)，短沟道效应(SCE)是沟道区域的电势受漏极电压影响的现象。
发明内容
根据实施方式的一个方面，提供一种半导体器件，该半导体器件包括：基板；形成在基板中的第一凹陷；填充第一凹陷的第一源极/漏极；垂直地形成在第一源极/漏极上的金属电阻器；以及绝缘衬垫，用于使金属电阻器与第一源极/漏极分隔开。
根据实施方式的另一方面，提供一种半导体器件，该半导体器件包括：基板；第一栅电极和第二栅电极，在基板上在第一方向上平行地延伸；分别形成在第一栅电极和第二栅电极的侧表面上的第一栅极间隔物和第二栅极间隔物；形成在第一栅电极和第二栅电极之间的第一凹陷；填充第一凹陷的源极/漏极；第二凹陷，以第一栅极间隔物和第二栅极间隔物作为侧壁并且以源极/漏极的上表面作为底表面；在源极/漏极上填充第二凹陷的金属电阻器；以及绝缘衬垫，在金属电阻器和源极/漏极之间以防止金属电阻器和源极/漏极之间的接触。
根据实施方式的另一方面，提供一种半导体器件，该半导体器件包括：基板，包括第一区域和第二区域；第一凹陷和第二凹陷，分别在第一区域和第二区域中形成在基板中；第一源极/漏极和第二源极/漏极，分别填充第一凹陷和第二凹陷；形成在第一源极/漏极上的绝缘衬垫；形成在绝缘衬垫上的金属电阻器；形成在第二源极/漏极上的硅化物；以及形成在硅化物上的金属接触。
根据实施方式的一个方面，提供一种制造半导体器件的方法，该方法包括：在基板上形成在第一方向上平行地延伸的第一虚设栅电极和第二虚设栅电极；分别在第一和第二虚设栅电极的侧表面上形成第一栅极间隔物和第二栅极间隔物；以及在基板中，在第一栅电极和第二栅电极之间形成第一源极/漏极；在第一源/漏极上形成绝缘衬垫；以及在绝缘衬垫上，在第一栅极间隔物和第二栅极间隔物之间形成金属电阻器。
根据实施方式的一个方面，提供一种半导体器件，该半导体器件包括：基板；形成在基板中的第一凹陷；填充第一凹陷的第一源极/漏极；在第一源极/漏极上的垂直金属电阻器，该垂直金属电阻器在俯视图中具有线性形状；以及绝缘衬垫，使金属电阻器与第一源极/漏极分隔开。
附图说明
通过参照附图详细描述示范性实施方式，各特征对于本领域普通技术人员来说将变得明显，附图中：
图1示出根据一些示范性实施方式的半导体器件的布局图；
图2示出沿图1的线A-A'截取的截面图；
图3示出沿图1的线B-B'截取的截面图；
图4示出沿图1的线C-C'截取的截面图；
图5示出根据一些示范性实施方式的半导体器件的截面图；
图6示出根据一些示范性实施方式的半导体器件的截面图；
图7示出根据一些示范性实施方式的半导体器件的截面图；
图8示出根据一些示范性实施方式的半导体器件的布局图；
图9示出沿图8的线A1-A1'和A2-A2'截取的截面图；
图10示出沿图8的线B1-B1'和B2-B2'截取的截面图；
图11示出沿图8的线C1-C1'和C2-C2'截取的截面图；
图12示出根据一些示范性实施方式的半导体器件的截面图；
图13示出根据一些示范性实施方式的半导体器件的布局图；
图14示出沿图13的线D-D'截取的截面图；
图15示出根据一些示范性实施方式的半导体器件的截面图；以及
图16至图24示出根据一些示范性实施方式的用于制造半导体器件的方法中的阶段的截面图。
具体实施方式
在下文，将参照图1至图4描述根据一些示范性实施方式的半导体器件。
图1是被提供来说明根据一些示范性实施方式的半导体器件的布局图，图2是沿图1的线A-A'截取的截面图。图3是沿着图1的线B-B'截取的截面图，图4是沿图1的线C-C'截取的截面图。
参照图1至图4，根据一些示范性实施方式的半导体器件可以包括基板100、第一鳍F1、第一栅电极G1和第二栅电极G2、第一源极/漏极300以及金属电阻器400。
例如，基板100可以是体硅或绝缘体上硅(SOI)。在另一示例中，基板100可以是硅基板，或者可以包括其它的材料，例如硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓。在另一示例中，基板100可以是其上形成有外延层的基底基板。
参照图1，第一鳍F1可以在第一方向X1上延伸，例如伸长。如图1所示，第一鳍F1可以具有矩形形状，然而示范性实施方式不限于此。如果第一鳍F1为矩形，则第一鳍F1可以包括在第一方向X1上延伸的长边和在第二方向Y1上延伸的短边。第二方向Y1可以是不平行于而是交叉第一方向X1的方向。
第一鳍F1可以通过部分地蚀刻基板100而形成，并且可以包括从基板100生长的外延层。第一鳍F1可以包括元素半导体材料，例如硅或锗。此外，第一鳍F1可以包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。
例如，在IV-IV族化合物半导体的情况下，第一鳍F1可以是包括例如碳(C)、硅(Si)、锗(Ge)或锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或掺杂有IV族元素的这些化合物。在另一示例中，在III-V族化合物半导体的情况下，第一鳍F1可以是通过III族元素与V族元素结合形成的二元化合物、三元化合物或四元化合物中的一种，III族元素可以是例如铝(Al)、镓(Ga)或铟(In)中的至少一种，V族元素可以是磷(P)、砷(As)或锑(Sb)中的一种。
在一些示范性实施方式中，第一鳍F1可以是彼此交叉的具有硅和硅锗的叠层的纳米线结构。然而，在下面的描述中，假设根据示范性实施方式的半导体器件的第一鳍F1包括硅。
如图3所示，场绝缘膜105可以部分地围绕第一鳍F1的侧表面。也就是，场绝缘膜105可以暴露第一鳍F1的上部。例如，场绝缘膜105可以包括硅氧化物、硅氮化物、硅氮氧化物或具有比硅氧化物小的介电常数的低k电介质材料中的至少一种。例如，低k电介质材料可以包括可流动氧化物(FOX)、东燃硅氮烷(tonen silazene，TOSZ)、非掺杂的硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯，双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合物材料或其组合，但是不限于此。
如图1所示，第一栅电极G1和第二栅电极G2可以彼此平行地延伸。第一栅电极G1和第二栅电极G2可以在第二方向Y1上延伸。第一栅电极G1和第二栅电极G2可以在第一方向X1上彼此间隔开。
第一栅电极G1和第二栅电极G2可以在第二方向Y1上延伸。第一栅电极G1和第二栅电极G2可以每个交叉第一鳍F1。也就是，如图3所示，第一栅电极G1和第二栅电极G2可以每个包括与第一鳍F1交叠的部分。也就是，第一鳍F1可以包括分别与第一栅电极G1和第二栅电极G2交叠的部分和不交叠的部分。
参照图2和图3，第一栅电极G1可以包括第一功函数金属130和第一填充金属140。第一功函数金属130起到调整功函数的作用，第一填充金属140起到填充由第一功函数金属130形成的空间的作用。
第二栅电极G2可以包括第二功函数金属230和第二填充金属240。第二功函数金属230起到调整功函数的作用，第二填充金属240起到填充由第二功函数金属230形成的空间的作用。第一功函数金属130和第二功函数金属230可以是例如N型功函数金属、P型功函数金属或其组合。
在一些示范性实施方式中，当半导体器件是PMOS时，第一功函数金属130和第二功函数金属230可以是N型功函数金属和P型功函数金属的组合。例如，第一功函数金属130和第二功函数金属230可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN或其组合中的至少一种，但是不限于此。
在一些示范性实施方式中，当半导体器件是NMOS时，第一功函数金属130和第二功函数金属230可以是N型功函数金属。例如，第一功函数金属130和第二功函数金属230可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN或其组合中的至少一种，但是不限于此。
此外，第一填充金属140和第二填充金属240可以包括例如W、Al、Cu、Co、Ti、Ta、多晶硅、SiGe或金属合金中的至少一种，但是不限于此。
例如，第一栅电极G1和第二栅电极G2可以通过置换工艺或后栅极工艺形成，但是不限于此。
第一栅极绝缘膜110和120可以形成在第一鳍F1和第一栅电极G1之间以及在场绝缘膜105和第一栅电极G1之间。第二栅极绝缘膜210和220可以形成在第一鳍F1和第二栅电极G2之间以及在场绝缘膜105和第二栅电极G2之间。
第一栅极绝缘膜110和120可以包括第一界面层110和第一高k电介质膜120。第二栅极绝缘膜210和220可以包括第二界面层210和第二高k电介质膜220。
第一界面层110和第二界面层210可以通过部分地氧化第一鳍F1而形成。第一界面层110和第二界面层210可以沿着第一鳍F1的轮廓形成为比场绝缘膜105的上表面向上突出得更高。当第一鳍F1是包括硅的硅鳍型图案时，第一界面层110和第二界面层210可以包括硅氧化物膜。
如图3所示，第一界面层110和第二界面层210可以不沿着场绝缘层105的上表面形成，但是示范性实施方式不限于此。根据形成第一界面层110和第二界面层210的方法，第一界面层110和第二界面层210可以沿着场绝缘膜105的上表面形成。例如，当场绝缘膜105不包括硅氧化物时，第一界面层110和第二界面层210可以沿着场绝缘膜105的上表面形成。在另一示例中，当场绝缘膜105包括硅氧化物时，当包含在场绝缘膜105中的硅氧化物具有与包含在第一界面层110和第二界面层210中的硅氧化物膜不同的性质时，第一界面层110和第二界面层210可以沿着场绝缘膜105的上表面形成。
第一高k电介质膜120和第二高k电介质膜220可以每个形成在第一界面层110和第二界面层210与第一栅电极G1和第二栅电极G2之间。第一高k电介质膜120和第二高k电介质膜220可以沿着第一鳍F1的轮廓形成为比场绝缘膜105的上表面向上突出得更高。此外，第一高k电介质膜120和第二高k电介质膜220可以形成在第一栅电极G1和第二栅电极G2与场绝缘膜105之间。
第一高k电介质膜120和第二高k电介质膜220可以包括具有比硅氧化物膜的介电常数高的介电常数的高k电介质材料。例如，第一高k电介质膜120和第二高k电介质膜220可以包括硅氮氧化物、硅氮化物、铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化或铌酸铅锌中的一种或多种，但是不限于此。
第一覆盖膜150和第二覆盖膜250可以分别形成在第一栅电极G1和第二栅电极G2上。第一覆盖膜150和第二覆盖膜250可以包括例如硅氧化物膜、硅氮化物膜和硅氮氧化物膜中的至少一种。
第一栅极间隔物160可以形成在第一栅电极G1的两侧。第二栅极间隔物260可以形成在第二栅电极G2的两侧。第一栅极间隔物160和第二栅极间隔物260也可以形成在第一覆盖膜150和第二覆盖膜250的两侧。也就是，第一栅极间隔物160和第二栅极间隔物260可以形成在其中第一栅电极G1和第二栅电极G2以及第一覆盖膜150和第二覆盖膜250被堆叠的结构的相应侧表面上。
如附图例示的，第一栅极间隔物160和第二栅极间隔物260可以是单个膜，但是它可以是其中堆叠多个膜的多个间隔物。第一栅极间隔物160和第二栅极间隔物260的形状以及形成第一栅极间隔物160和第二栅极间隔物260的多个间隔物的相应形状可以是I形或L形、或其组合，这取决于制造工艺和使用目的。
如图2所示，第一凹陷310可以形成在第一栅电极G1和第二栅电极G2之间。第一凹陷310可以形成在第一鳍F1内。也就是，第一凹陷310可以在第一鳍F1的上表面凹陷时形成。第一源极/漏极300可以填充第一凹陷310。第一源极/漏极300可以用作被第一栅电极G1和第二栅电极G2共用的晶体管的源极/漏极。
例如，当根据一些示范性实施方式的半导体器件是PMOS时，第一源极/漏极300可以是SiGe外延层。在这种情况下，第一源极/漏极300可以用硼(B)等掺杂。在另一示例中，当根据一些示范性实施方式的半导体器件是NMOS时，第一源极/漏极300可以是Si或SiC外延层。在这种情况下，第一源极/漏极300可以用磷(P)等掺杂。
参照图4，第一源极/漏极300的外周边可以具有各种形状。例如，第一源极/漏极300的外周边可以是菱形、圆形和矩形形状中的至少一种。例如，图4示出菱形形状(或五边形或六边形形状)。
第一层间绝缘膜115可以形成在场绝缘膜105上。第一层间绝缘膜115可以形成在第一源极/漏极300的侧表面上。例如，第一层间绝缘膜115可以包括例如硅氧化物、硅氮化物、硅氮氧化物或具有比硅氧化物小的介电常数的低k电介质材料中的至少一种。例如，低k电介质材料可以包括可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、非掺杂的硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合物材料或其组合，但是不限于此。
如图2所示，第二凹陷420可以通过部分地去除第一源极/漏极300而形成。第二凹陷420可以形成在第一栅极间隔物160和第二栅极间隔物260之间。也就是，第一栅极间隔物160和第二栅极间隔物260可以为自对准构造，其直接变成第二凹陷420的侧壁。
第二凹陷420可以包括第二上凹陷420a和第二下凹陷420b。第二上凹陷420a可以形成在第二下凹陷420b上。第二下凹陷420b的底表面和侧表面两者可以在第一源极/漏极300中，例如第二下凹陷420b可以形成在第一源极/漏极300内。第二上凹陷420a可以连接到第二下凹陷420b，即第二上凹陷420a可以不具有单独的底表面，并且第二上凹陷420a的侧表面可以分别面对第一栅极间隔物160的外表面和第二栅极间隔物260的外表面。例如，如图2所示，尽管第二下凹陷420b可以形成在第一源极/漏极300中并且第二上凹陷420a可以限定在第一栅极间隔物160和第二栅极间隔物260之间，但是第二上凹陷420a和第二下凹陷420b的侧壁可以对准以限定单个凹陷的无缝侧壁。
第一绝缘衬垫410可以沿着第二凹陷420的下表面和侧表面形成，例如共形地形成。因此，第一绝缘衬垫410的上表面的最上部分可以与第一栅极间隔物160和第二栅极间隔物260、第一高k电介质膜120和第二高k电介质膜220以及第一覆盖膜150和第二覆盖膜250平齐。第一绝缘衬垫410可以是例如硅氧化物、硅氮化物和硅氮氧化物。第一绝缘衬垫410可以使金属电阻器400和第一源极/漏极300电绝缘，这将在后面描述。
金属电阻器400可以填充第二凹陷420。金属电阻器400可以形成在第一绝缘衬垫410上。金属电阻器400的上表面可以与第一绝缘衬垫410的上表面的最上部分、第一栅极间隔物160和第二栅极间隔物260的上表面、第一高k电介质膜120和第二高k电介质膜220的上表面以及第一覆盖膜150和第二覆盖膜250的上表面齐平，例如相齐。
金属电阻器400可以包括金属。金属电阻器400可以包括例如TiN、TaN、TiAl、Ti、TiAlN、W、W6等。金属电阻器400不被限制，只要它能够形成特定电阻值。
参照图1，金属电阻器400可以在第二方向Y1上延伸。金属电阻器400可以形成在第一栅电极G1和第二栅电极G2之间。金属电阻器400可以在第一方向X1上设置在第一栅电极G1和第二栅电极G2之间，并可以在第二方向Y1上延伸例如伸长。例如，参照图1-图2，金属电阻器400可以具有由相邻的栅电极之间的间隔和栅电极的高度限定的尺寸，例如与栅电极的高度相同。
相关的电阻器结构通常是在虚设栅结构上水平地形成有大的水平面积的金属结构。也就是，相关的电阻器结构可以在平行于基板的顶部的平面中具有大的(例如宽的)水平面积，同时具有小的垂直厚度，例如相关电阻器结构的沿平行于基板的顶部的方向的侧面可以比相关电阻器的沿基板的顶表面的法线的厚度长。
然而，随着半导体器件自身尺度减小，制作具有宽的水平面积的电阻器可能非常低效。此外，由于相关电阻器结构下面的虚设栅结构需要具有与相关电阻器类似的面积以支撑金属结构，所以由于虚设栅结构的大尺寸，制造工艺的成本会增加。
相反，根据一些示范性实施方式的半导体器件采用如上所述的在栅极间隔物之间自对准的垂直电阻结构。也就是，根据一些示范性实施方式的半导体器件的金属电阻器400是在栅极间隔物之间的具有增大的垂直厚度和减小的宽度的自对准垂直电阻结构，从而减小俯视图中的金属电阻器400的总体水平面积。因此，由于俯视图中用于金属电阻器400的面积减小，所以可以提高半导体器件内的空间利用率，例如最小化浪费的空间。
此外，相关电阻器的金属结构通常在虚设栅结构上，从而导致半导体器件的总体垂直高度增大，例如当相关电阻器延伸到虚设结构之上的预定高度时。相反，由于根据一些示范性实施方式的半导体器件的金属电阻器400形成在与第一栅极间隔物160和第二栅极间隔物260相同的高度处，所以半导体器件的垂直高度的高度不增加。
这样的垂直结构的金属电阻器400是可实现的，因为半导体器件的尺度减小，使得所需要的电阻结构厚度类似于栅极节距尺度。此外，根据一些示范性实施方式的半导体器件可以通过用第一绝缘衬垫410在金属电阻器400和第一源极/漏极300之间提供电绝缘而形成精确特定值的电阻。此外，由于金属电阻器400的宽度可以通过使用第一绝缘衬垫410的厚度来调节，所以它可以用作金属电阻器400的电阻值的调整元件。
下面将参照图5描述根据一些示范性实施方式的半导体器件。在下面的描述中，为了简洁起见，与以上提供的示范性实施方式重复的描述将不被描述或被尽可能简要地描述。
图5是根据一些示范性实施方式的半导体器件的截面图。
参照图5，在根据一些示范性实施方式的半导体器件中，第二凹陷421的侧壁可以是第一层间绝缘膜115。
第二凹陷421可以通过部分地去除第一源极/漏极300而形成。第二凹陷421可以形成在第一栅极间隔物160和第二栅极间隔物260之间。第二凹陷421可以形成为穿过第一栅极间隔物160和第二栅极间隔物260之间的第一层间绝缘膜115。因此，第二凹陷421的宽度可以小于第一栅极间隔物160和第二栅极间隔物260的外表面之间的距离。因此，第一源极/漏极300的上表面可以具有没有形成第二凹陷421的部分，并且其可以被第一层间绝缘膜115覆盖。
第二凹陷421可以包括第二上凹陷421a和第二下凹陷421b。第二上凹陷421a可以形成在第二下凹陷421b上。第二下凹陷421b的底表面和侧表面两者可以在第一源极/漏极300中。第二上凹陷421a可以连接到第二下凹陷421b，即第二上凹陷421a可以不具有单独的底表面，并且侧表面可以都是第一层间绝缘膜115。
根据一些示范性实施方式的半导体器件的金属电阻器400可以不是自对准结构。因此，第二凹陷421的宽度可以通过蚀刻工艺选择性地确定，并且金属电阻器400的电阻值可以容易地调节。
下面将参照图6描述根据一些示范性实施方式的半导体器件。在下面的描述中，为了简洁起见，与上面已经提供的示范性实施方式重复的描述将不被描述或者尽可能简要地描述。
图6是被提供来说明根据一些示范性实施方式的半导体器件的截面图。
参照图6，根据一些示范性实施方式的半导体器件的第二凹陷422可以被形成而没有蚀刻第一源极/漏极300的一部分。也就是，金属电阻器400和第一源极/漏极300可以在第三方向Z1(其是垂直方向)上彼此交叠，水平方向可以在第一方向X1和第二方向Y1上根本不交叠。
在此情况下，第一绝缘衬垫410可以是用于设定第一层间绝缘膜115的蚀刻的终点的蚀刻停止膜的一部分。也就是，第二凹陷422可以被形成而不蚀刻形成有蚀刻停止膜的部分。
或者，第一绝缘衬垫410的底表面部分可以是蚀刻停止膜，并且侧表面部分可以是蚀刻停止膜的一部分和在去除之后剩余的第一层间绝缘层115。在任何情况下，第一绝缘衬垫410可以执行第一源极/漏极300和金属电阻器400的隔离。
由于第一源极/漏极300没有被蚀刻，所以其中形成金属电阻器400的第二凹陷422的高宽比不增大，使得第一绝缘衬垫410和金属电阻器400的形成会是容易的并且第二凹陷422的表面可以容易地以预定宽度蚀刻。通过这样的预定宽度，可以更容易地设定金属电阻器400的电阻值。
下面将参照图7描述根据一些示范性实施方式的半导体器件。在下面的描述中，为了简洁起见，与上面提供的示范性实施方式重复的描述将不被描述或者被尽可能简要地描述。
图7是被提供来说明根据一些示范性实施方式的半导体器件的截面图。
参照图7，根据一些示范性实施方式的半导体器件的第一绝缘衬垫411可以仅形成在第二凹陷422的底表面上，并且可以不形成在侧表面上。也就是，当作为蚀刻停止膜的第一绝缘衬垫411在用于形成第二凹陷422的第一层间绝缘膜115的蚀刻步骤中没有被去除并保留时，金属电阻器400可以直接形成在剩余的第一绝缘衬垫411上。结果，第一栅极间隔物160和第二栅极间隔物260可以与金属电阻器400的两个侧表面直接接触。
即使当第一绝缘衬垫411如上所述仅形成在底表面上时，第一源极/漏极300也与金属电阻器400电绝缘。
下面将参照图8至图11描述根据一些示范性实施方式的半导体器件。在下面的描述中，为了简洁起见，与上面提供的示范性实施方式重复的描述将不被描述或被尽可能简要地描述。
图8是被提供来说明根据一些示范性实施方式的半导体器件的布局图，图9示出沿着图8的线A1-A1'和A2-A2'截取的截面图。图10示出沿着图8的线B1-B1'和B2-B2'截取的截面图，图11示出沿着图8的线C1-C1'和C2-C2'截取的截面图。
参照图8至图11，基板100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以是彼此相邻的区域或彼此间隔开的区域。第一区域I可以由第一至第三方向X1、Y1和Z1限定，第二区域II可以由第四至第六方向X2、Y2和Z2限定。在此情况下，第一至第三方向X1、Y1和Z1以及第四至第六方向X2、Y2和Z2可以是相同的方向，或者可以是彼此不同的方向。
图8至图11中的第一区域I可以是与图1至图4中描述的半导体器件基本上相同的部分。因此，将主要描述图8至图11中的第二区域II。
参照图8，第二鳍F2可以在第四方向X2上延伸，例如伸长。如果第二鳍F2为矩形，则第二鳍F2可以包括在第四方向X2上延伸的长边和在第五方向Y2上延伸的短边。第五方向Y2可以是不平行于第四方向X2而是与第四方向X2交叉的方向。
在一些示范性实施方式中，第二鳍F2可以是具有彼此交叉的硅和硅锗的叠层的纳米线结构。然而，在下面的描述中，假定根据示范性实施方式的半导体器件的第二鳍F2包括硅。场绝缘膜105可以部分地填充第二鳍F2的侧表面。
第三栅电极G3和第四栅电极G4可以彼此平行地延伸。第三栅电极G3和第四栅电极G4可以在第五方向Y2上延伸。第三栅电极G3和第四栅电极G4可以在第四方向X2上间隔开。
参照图9和图10，第三栅电极G3可以包括第三功函数金属1130和第三填充金属1140。第三功函数金属1130起到调整功函数的作用，第三填充金属1140起到填充由第三功函数金属1130形成的空间的作用。
第四栅电极G4可以包括第四功函数金属1230和第四填充金属1240。第四功函数金属1230起到调整功函数的作用，第四填充金属1240起到填充由第四功函数金属1230形成的空间的作用。第三功函数金属1130和第四功函数金属1230可以是例如N型功函数金属、P型功函数金属或其组合。
第三栅极绝缘膜1110和1120可以形成在第二鳍F2和第三栅电极G3之间以及在场绝缘膜105和第三栅电极G3之间。第四栅极绝缘膜1210和1220可以形成在第二鳍F2和第四栅电极G4之间以及在场绝缘膜105和第四栅电极G4之间。
第三栅极绝缘膜1110和1120可以包括第三界面层1110和第三高k电介质膜1120。第四栅极绝缘膜1210和1220可以包括第四界面层1210和第四高k电介质膜1220。
第三覆盖膜1150和第四覆盖膜1250可以分别形成在第三栅电极G3和第四栅电极G4上。第三栅极间隔物1160和第四栅极间隔物1260可以形成在其中第三栅电极G3和第四栅电极G4以及第三覆盖膜1150和第四覆盖膜1250被堆叠的结构的每个侧表面上。
第三凹陷1310可以形成在第三栅电极G3和第四栅电极G4之间。第三凹陷1310可以形成在第二鳍F2内。也就是，第三凹陷1310可以在第二鳍F2的上表面部分地凹陷时形成。
第二源极/漏极1300可以填充第三凹陷1310。第二源极/漏极1300可以用作由第三栅电极G3和第四栅电极G4共用的晶体管的源极/漏极。
第四层间绝缘膜1115可以形成在场绝缘膜105上。第四层间绝缘膜1115可以形成在第二源极/漏极1300的侧表面上。
第四凹陷1320可以通过部分地蚀刻第二源极/漏极1300而形成。第四凹陷1320可以形成在第三栅极间隔物1160和第四栅极间隔物1260之间。也就是，第三栅极间隔物1160和第四栅极间隔物1260可以为直接变成第四凹陷1320的侧壁的自对准构造。
第一阻挡金属1410可以沿着第四凹陷1320的下表面和侧表面形成。因此，第一阻挡金属1410的上表面的最上部分可以与第三栅极间隔物1160和第四栅极间隔物1260、第三高k电介质膜1120和第四高k电介质膜1220以及第三覆盖膜1150和第四覆盖膜1250齐平。第一阻挡金属1410可以包括金属材料，例如TiN等。第一阻挡金属1410可以改善第四凹陷1320的表面特性并有助于将在下面描述的第一金属接触1400的形成。
第一金属接触1400可以填充第四凹陷1320。第一金属接触1400可以形成在第一阻挡金属1410上。第一金属接触1400的上表面可以与第一阻挡金属1410的上表面的最上部分、第三栅极间隔物1160和第四栅极间隔物1260的上表面、第三高k电介质膜1120和第四高k电介质膜1220的上表面以及第三覆盖膜1150和第四覆盖膜1250的上表面齐平。
第一金属接触1400可以包括金属。第一金属接触1400可以包括例如TiN、TaN、TiAl、Ti、TiAlN、W、W6等。第一金属接触1400不受限制，只要它能够形成特定的电阻值。
参照图8，第一金属接触1400可以在第五方向Y2上延伸，例如伸长。第一金属接触1400可以形成在第三栅电极G3和第四栅电极G4之间。第一金属接触1400可以在第四方向X2上设置在第三栅电极G3和第四栅电极G4之间，并可以在第五方向Y2上延伸，例如伸长。例如，如图8-图9所示，第一金属接触1400和金属电阻器400可以具有相同的结构，例如相同的形状和尺寸。
第一硅化物1321可以形成在第一阻挡金属1410和第二源极/漏极1300之间。可以形成第一硅化物1321以增强第一阻挡金属1410和第二源极/漏极1300之间的电阻特性。尽管第一硅化物1321在附图中被示出为仅形成在第四凹陷1320下面，但是不限于此。第一硅化物1321也可以形成在第二源极/漏极1300内，其是第四凹陷1320的侧表面。
下面将参照图12描述根据一些示范性实施方式的半导体器件。在下面的描述中，为了简洁起见，与上面已经提供的示范性实施方式重复的描述将不被描述或被尽可能简要地描述。
图12是被提供来说明根据一些示范性实施方式的半导体器件的截面图。
参照图12，根据一些示范性实施方式的半导体器件可以包括第二层间绝缘膜152、第三层间绝缘膜1152、第一通路V1和第二通路V2。
第二层间绝缘膜152可以形成在第一区域I中的第一栅电极G1和第二栅电极G2上以及金属电阻器400上。第二层间绝缘膜152可以是与第一层间绝缘膜115相同的材料。
第三层间绝缘膜1152可以形成在第二区域II中的第三栅电极G3和第四栅电极G4上以及第一金属接触1400上。第三层间绝缘膜1152可以是与第二层间绝缘膜152相同的材料。
第一通路V1可以穿过第二层间绝缘膜152以电连接到金属电阻器400。第一通路V1可以用于将金属电阻器400连接到上部结构。
第二通路V2可以穿过第三层间绝缘膜1152以电连接到第一金属接触1400。第二通路V2可以用于将第一金属接触1400连接到上部结构。
下面将参照图13和图14描述根据一些示范性实施方式的半导体器件。在下面的描述中，为了简洁起见，与上面提供的示范性实施方式重复的描述将不被描述或被尽可能简要地描述。
图13是根据一些示范性实施方式的半导体器件的布局图，图14是沿着图13的线D-D'截取的截面图。
参照图13和图14，在根据一些示范性实施方式的半导体器件中，第一栅电极G1至第四栅电极G4可以平行地设置，并且两个金属接触和一个金属电阻器可以形成在其间。
更具体地，金属电阻器400可以形成在第一栅电极G1和第二栅电极G2之间，并且第一金属接触1400可以形成在第三栅电极G3和第四栅电极G4之间。此外，第二金属接触800可以形成在第二栅电极G2和第三栅电极G3之间。
在以上实施方式中，已经描述了金属电阻器400和第一金属接触1400。因此，下面将描述第二金属接触800。注意，在本实施方式中，所有的部件都形成在第一鳍F1上，而不是上述实施方式的第二鳍F2。
第五凹陷710可以形成在第二栅电极G2和第三栅电极G3之间。第五凹陷710可以形成在第一鳍F1内。也就是，第五凹陷710可以在第一鳍F1的上表面部分地凹陷时形成。
第三源极/漏极700可以填充第五凹陷710。第三源极/漏极700可以用作晶体管的源极/漏极，由第二栅电极G2和第三栅电极G3共用。
第六凹陷720可以通过部分地蚀刻第三源极/漏极700而形成。第六凹陷720可以形成在第二栅极间隔物260和第三栅极间隔物1160之间。也就是，第二栅极间隔物260和第三栅极间隔物1160可以为直接变成第六凹陷720的侧壁的自对准构造。
因此，第二凹陷420、第四凹陷1320和第六凹陷720可以都具有相同的宽度。也就是，第二凹陷420、第四凹陷1320和第六凹陷720可以分别具有第一宽度d1、第二宽度d2和第三宽度d3。在这种情况下，第一宽度d1、第二宽度d2和第三宽度d3可以都是相同的宽度。
第二阻挡金属810可以沿着第六凹陷720的下表面和侧表面形成。因此，第二阻挡金属810的上表面的最上部分可以与第二栅极间隔物260和第三栅极间隔物1160、第二高k电介质膜220和第三高k电介质膜1120以及第二覆盖膜250和第三覆盖膜1150齐平。
第二金属接触800可以填充第六凹陷720。第二金属接触800可以形成在第二阻挡金属810上。第二金属接触800的上表面可以与第二阻挡金属810的上表面的最上部分、第二栅极间隔物260和第三栅极间隔物1160的上表面、第二高k电介质膜220和第三高k电介质膜1120的上表面以及第二覆盖膜250和第三覆盖膜1150的上表面齐平。
参照图13，第二金属接触800可以在第二方向Y1上延伸。第二金属接触800可以形成在第二栅电极G2和第三栅电极G3之间。第二金属接触800可以在第一方向X1上设置在第二栅电极G2和第三栅电极G3之间，并可以在第二方向Y1上伸长。
第二硅化物721可以形成在第二阻挡金属810和第三源极/漏极700之间。第二硅化物721可以被形成以增强第二阻挡金属810和第三源极/漏极700之间的电阻特性。
在根据一些示范性实施方式的半导体器件中，金属接触和金属电阻器可以形成在同一个鳍上。此时，金属接触的数量可以大于金属电阻器的数量。然而，示范性实施方式不限于以上给出的示例。
下面将参照图15描述根据一些示范性实施方式的半导体器件。在下面的描述中，为了简洁起见，与上面提供的示范性实施方式重复的描述将不被描述或被尽可能简要地描述。
图15示出根据一些示范性实施方式的半导体器件的截面图。
参照图15，根据一些示范性实施方式的半导体器件可以包括第二层间绝缘膜152、第一通路V1、第二通路V2和第三通路V3。
第二层间绝缘膜152可以形成在第一栅电极G1至第四栅电极G4上、在金属电阻器400上以及在第一金属接触1400和第二金属接触800上。第二层间绝缘膜152可以是与第一层间绝缘膜115相同的材料。
第一通路V1可以穿过第二层间绝缘膜152以电连接到金属电阻器400。第一通路V1可以用于将金属电阻器400连接到上部结构。
第二通路V2和第三通路V3可以穿过第二层间绝缘膜152以分别电连接到第一金属接触1400和第二金属接触800。第二通路V2和第三通路V3可以用于将第一金属接触1400和第二金属接触800连接到上部结构。
下面将参照图8至图11和图16至图24描述根据一些示范性实施方式的制造半导体器件的方法。在下面的描述中，与上面提供的示范性实施方式重复的描述将不被描述或被尽可能简要地描述。
图16至图24是示出制造的中间阶段的视图，被提供来说明根据一些示范性实施方式的制造半导体器件的方法。
首先，参照图16，在第一鳍F1上形成第一虚设栅电极DG1和第二虚设栅电极DG2。此外，在第二鳍F2上形成第三虚设栅电极DG3和第四虚设栅电极DG4。
第一虚设栅电极DG1和第二虚设栅电极DG2可以在与第一鳍F1延伸的第一方向X1交叉的第二方向Y1上在第一鳍F1上延伸。第三虚设栅电极DG3和第四虚设栅电极DG4可以同样地在与第二鳍F2延伸的第四方向X2交叉的第五方向Y2上在第二鳍F2上延伸。
第一虚设栅极绝缘膜11和第二虚设栅极绝缘膜21可以分别形成在第一虚设栅电极DG1和第二虚设栅电极DG2与第一鳍F1之间。第三虚设栅极绝缘膜31和第四虚设栅极绝缘膜41可以同样地分别形成在第三虚设栅电极DG3和第四虚设栅电极DG4与第二鳍F2之间。
第一虚设栅极覆盖膜15和第二虚设栅极覆盖膜25可以分别形成在第一虚设栅电极DG1和第二虚设栅电极DG2上。第三虚设栅极覆盖膜35和第四虚设栅极覆盖膜45可以同样地分别形成在第三虚设栅电极DG3和第四虚设栅电极DG4上。
参照图17，然后第一虚设栅极间隔物16和第二虚设栅极间隔物26分别形成在第一虚设栅电极DG1的侧表面和第二虚设栅电极DG2的侧表面上。此外，第三虚设栅极间隔物36和第四虚设栅极间隔物46分别形成在第三虚设栅电极DG3的侧表面和第四虚设栅电极DG4的侧表面上。
然后，参照图18，例如通过各向同性蚀刻，第一凹陷310形成在第一鳍F1中，并且第三凹陷1310形成在第二鳍F2中。第一凹陷310可以部分地暴露第一虚设栅极间隔物16和第二虚设栅极间隔物26的下表面。第三凹陷1310可以同样地部分地暴露第三虚设栅极间隔物36和第四虚设栅极间隔物46的下表面。
接下来，参照图19，形成填充第一凹陷310的第一源极/漏极300以及形成填充第三凹陷1310的第二源极/漏极1300。
接下来，参照图20，覆盖第一虚设栅极覆盖膜15和第二虚设栅极覆盖膜25、第一虚设栅极间隔物16和第二虚设栅极间隔物26以及第一源极/漏极300的第一蚀刻停止膜411被形成，例如共形地形成。覆盖第三虚设栅极覆盖膜35和第四虚设栅极覆盖膜45、第三虚设栅极间隔物36和第四虚设栅极间隔物46以及第二源极/漏极1300的第二蚀刻停止膜1411也被同样地形成，例如共形地形成。
第一蚀刻停止膜411可以沿着第一虚设栅极覆盖膜15和第二虚设栅极覆盖膜25、第一虚设栅极间隔物16和第二虚设栅极间隔物26以及第一源极/漏极300的表面形成。第二蚀刻停止膜1411可以沿着第三虚设栅极覆盖膜35和第四虚设栅极覆盖膜45、第三虚设栅极间隔物36和第四虚设栅极间隔物46以及第二源极/漏极1300形成。接下来，覆盖第一区域I的第一层间绝缘膜115和覆盖第二区域II的第四层间绝缘膜1115被形成，以例如完全填充由第一层间绝缘膜115和第四层间绝缘膜1115限定的相应开口。
接下来，参照图21，进行平坦化工艺。平坦化工艺可以是化学机械抛光(CMP)。第一虚设栅极覆盖膜15和第二虚设栅极覆盖膜25以及第三虚设栅极覆盖膜35和第四虚设栅极覆盖膜45可以通过平坦化工艺被完全去除。此外，当去除第一虚设栅极间隔物16和第二虚设栅极间隔物26的上部以及第三虚设栅极间隔物36和第四虚设栅极间隔物46的上部时，第一栅极间隔物160和第二栅极间隔物260以及第三栅极间隔物1160和第四栅极间隔物1260可以被形成。此外，第一虚设栅电极DG1和第二虚设栅电极DG2、第一栅极间隔物160和第二栅极间隔物260、第一蚀刻停止膜411、第一层间绝缘膜115、第三虚设栅电极DG3和第四虚设栅电极DG4、第三栅极间隔物1160和第四栅极间隔物1260以及第四层间绝缘膜1115可以具有彼此齐平的上表面。
然后，参照图22，第一虚设栅电极DG1和第二虚设栅电极DG2、第三虚设栅电极DG3和第四虚设栅电极DG4、第一虚设栅极绝缘膜11和第二虚设栅极绝缘膜21以及第三虚设栅极绝缘膜31和第四虚设栅极绝缘膜41被去除。因此，可以分别形成第一栅极沟槽GT1至第四栅极沟槽GT4。
接下来，参照图23，执行栅极置换工艺。也就是，第一栅电极G1至第四栅电极G4分别形成在第一栅极沟槽GT1至第四栅极沟槽GT4中。具体地，第一界面层110、第一高k电介质膜120、第一栅电极G1和第一覆盖膜150形成在第一栅极沟槽GT1中。第二界面层210、第二高k电介质膜220、第二栅电极G2和第二覆盖膜250形成在第二栅极沟槽GT2中。此外，第三界面层1110、第三高k电介质膜1120、第三栅电极G3和第三覆盖膜1150形成在第三栅极沟槽GT3中。第四界面层1210、第四高k电介质膜1220、第四栅电极G4和第四覆盖膜1250形成在第四栅极沟槽GT4中。
接下来，参照图24，第二凹陷420和第四凹陷1320通过分别蚀刻第一源极/漏极300和第二源极/漏极1300而形成。第二凹陷420的宽度d1和第四凹陷1320的宽度d2可以基本上相同。
接下来，参照图8至图11，第一绝缘衬垫410和金属电阻器400形成在第一区域I的第二凹陷420中，并且第一硅化物1321、第一阻挡金属和第一金属接触1400形成在第二区域II的第四凹陷1320中。例如，第一绝缘衬垫410和第一阻挡金属可以通过原子层沉积(ALD)、化学气相沉积(CVD)等共形地形成，例如绝缘层的厚度可以被调节以调整电阻器的电阻。例如，金属电阻器400和第一金属接触1400的沉积可以经由ALD或CVD通过金属沉积例如TiN、TaN、TiAl等进行，同时电阻率可以通过调节组分和温度来调整。
通过总结和回顾，实施方式提供了具有改善的操作特性的半导体器件。实施方式还提供了一种制造具有改善的操作特性的半导体器件的方法。
这里已经公开了示例实施方式，尽管采用了特定的术语，但是它们仅以一般性和描述性的含义来使用和被解释，而不是为了限制的目的。在一些情况下，如直到本申请提交时对于本领域普通技术人员将是明显的，结合特定实施方式描述的特征、特性和/或元件可以单独地使用或与结合其它实施方式描述的特征、特性和/或元件结合地使用，除非另外地明确指示。因此，本领域技术人员将理解，可以进行形式和细节上的各种改变，而没有脱离如在权利要求书中给出的本发明的精神和范围。
于2016年11月30日在韩国知识产权局提交且名称为“Semiconductor Device andMethod for Fabricating the Same(半导体器件及其制造方法)”的第10-2016-0161857号韩国专利申请通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
基板；
第一凹陷，形成在所述基板中；
第一源极/漏极，填充所述第一凹陷；
垂直金属电阻器，在所述第一源极/漏极上；以及
绝缘衬垫，使所述垂直金属电阻器与所述第一源极/漏极分隔开，
其中所述第一源极/漏极不电连接到所述垂直金属电阻器。
2.根据权利要求1所述的半导体器件，还包括：
第一栅电极和第二栅电极，在所述垂直金属电阻器的相反两侧；和
第一栅极间隔物和第二栅极间隔物，在所述第一栅电极和所述第二栅电极中的每一个的相反两侧。
3.根据权利要求2所述的半导体器件，还包括在所述第一栅极间隔物和所述第二栅极间隔物之间的第二凹陷，所述第二凹陷在其上具有所述垂直金属电阻器和所述绝缘衬垫。
4.根据权利要求3所述的半导体器件，其中所述第二凹陷的相反的侧壁分别由所述第一栅极间隔物和所述第二栅极间隔物限定。
5.根据权利要求3所述的半导体器件，还包括填充在所述第一栅极间隔物和所述第二栅极间隔物之间的层间绝缘膜，所述第二凹陷的相反的侧壁由所述层间绝缘膜限定。
6.根据权利要求3所述的半导体器件，其中所述绝缘衬垫沿着所述第二凹陷的侧壁以填充所述第二凹陷的一部分，并且所述垂直金属电阻器完全填充所述绝缘衬垫上的所述第二凹陷。
7.根据权利要求2所述的半导体器件，其中所述第一栅极间隔物和所述第二栅极间隔物的上表面的高度与所述垂直金属电阻器的上表面的高度相同。
8.根据权利要求2所述的半导体器件，还包括分别在所述第一栅电极和第二栅电极上的第一覆盖膜和第二覆盖膜，所述第一覆盖膜和所述第二覆盖膜与所述第一栅极间隔物和所述第二栅极间隔物的内表面接触。
9.根据权利要求8所述的半导体器件，其中所述第一覆盖膜和所述第二覆盖膜的高度与所述垂直金属电阻器的高度相同。
10.根据权利要求1所述的半导体器件，还包括从所述基板突出并在第一方向上延伸的鳍，所述第一凹陷在所述鳍中。
11.根据权利要求10所述的半导体器件，其中所述垂直金属电阻器在与所述第一方向交叉的第二方向上在所述鳍上延伸。
12.一种半导体器件，包括：
基板；
第一栅电极和第二栅电极，在所述基板上在第一方向上平行地延伸；
第一栅极间隔物和第二栅极间隔物，分别在所述第一栅电极和所述第二栅电极的侧表面上；
第一凹陷，在所述第一栅电极和所述第二栅电极之间；
源极/漏极，填充所述第一凹陷；
第二凹陷，以所述第一栅极间隔物和所述第二栅极间隔物作为侧壁并以所述源极/漏极的上表面作为底表面；
金属电阻器，在所述源极/漏极上填充所述第二凹陷；以及
绝缘衬垫，在所述金属电阻器和所述源极/漏极之间以防止所述金属电阻器和所述源极/漏极之间的接触，
其中所述源极/漏极不电连接到所述金属电阻器。
13.根据权利要求12所述的半导体器件，其中所述绝缘衬垫沿着所述第二凹陷的底表面和侧壁填充以填充所述第二凹陷的一部分。
14.根据权利要求13所述的半导体器件，其中所述第二凹陷的侧壁包括由所述第一栅极间隔物和所述第二栅极间隔物限定的上侧壁和在所述源极/漏极中的下侧壁。
15.根据权利要求12所述的半导体器件，还包括从所述基板突出并在与所述第一方向交叉的第二方向上延伸的鳍，所述第一栅电极和所述第二栅电极以及所述第一凹陷和所述第二凹陷在所述鳍上。
16.根据权利要求12所述的半导体器件，还包括分别在所述第一栅电极和所述第二栅电极上的第一覆盖膜和第二覆盖膜，所述第一覆盖膜和所述第二覆盖膜分别在所述第一栅极间隔物和所述第二栅极间隔物的内表面上。
17.根据权利要求16所述的半导体器件，其中所述第一覆盖膜和所述第二覆盖膜的高度、所述第一栅极间隔物和第二栅极间隔物的高度以及所述金属电阻器的上表面的高度都是相同的。
18.一种半导体器件，包括：
具有第一区域和第二区域的基板；
第一凹陷和第二凹陷，分别在所述基板的所述第一区域和所述第二区域中；
第一源极/漏极和第二源极/漏极，分别填充所述第一凹陷和所述第二凹陷；
绝缘衬垫，在所述第一源极/漏极上；
金属电阻器，在所述绝缘衬垫上；
硅化物，在所述第二源/漏极上；以及
金属接触，在所述硅化物上，
其中所述第一源极/漏极不电连接到所述金属电阻器。
19.根据权利要求18所述的半导体器件，还包括：
填充有所述金属电阻器的第三凹陷；
填充有所述金属接触的第四凹陷；以及
沿着所述第四凹陷的底表面和侧表面的阻挡金属，所述阻挡金属填充所述第四凹陷的一部分。
20.根据权利要求19所述的半导体器件，其中所述第三凹陷和所述第四凹陷的宽度相同。
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