CN115863341A - 半导体装置 - Google Patents

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朴俊模
朴鍊皓
朴恩实
李晋硕
林旺燮
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    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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Abstract

公开了一种半导体装置。所述半导体装置包括：第一片图案和第二片图案，在基底的第一区域上彼此间隔开；第一栅电极，在第一片图案与第二片图案之间延伸；第三片图案和第四片图案，在基底的第二区域上彼此间隔开；以及第二栅电极，在第三片图案与第四片图案之间延伸。第一栅电极包括在第一片图案与第二片图案之间的第一逸出功控制膜和在第一逸出功控制膜上的第一填充导电膜。第二栅电极包括在第三片图案与第四片图案之间的第二逸出功控制膜和在第二逸出功控制膜上的第二填充导电膜。第三片图案与第四片图案之间的距离大于第一片图案与第二片图案之间的距离。

Description

半导体装置
技术领域
本公开涉及一种半导体装置和/或一种制造该半导体装置的方法，特别地，涉及一种包括多桥沟道的半导体装置和/或一种制造该半导体装置的方法。
背景技术
作为用于增加集成电路装置的密度的缩放技术，已经提出了一种多栅极晶体管，在该多栅极晶体管中，在基底上形成鳍型、纳米线型或纳米片型多沟道硅体，并且在多沟道硅体的表面上形成栅极。
由于多栅极晶体管使用三维(3D)沟道，因此可以促进缩放。此外，可以在不增加多栅极晶体管的栅极长度的情况下改善电流控制能力。此外，可以有效地限制和/或抑制作为沟道区的电位受到漏极电压影响的现象的短沟道效应(SCE)。
发明内容
本公开的实施例提供了一种包括具有在其中实现的多阈值电压的多栅极晶体管的半导体装置。
本公开的实施例还提供了一种制造包括具有在其中实现的多阈值电压的多栅极晶体管的半导体装置的方法。
然而，本公开的实施例不限于这里阐述的实施例。通过参照下面给出的本公开的详细描述，本公开的实施例的以上和其他特征对于本公开所属领域的普通技术人员将变得更明显。
根据本公开的实施例，半导体装置可以包括：基底，包括第一区域和第二区域；第一片图案和第二片图案，在基底的第一区域上，并且在第一方向上延伸同时彼此间隔开；第一栅电极，在与第一方向相交的第二方向上延伸，第一栅电极在第一片图案与第二片图案之间延伸；第三片图案和第四片图案，在基底的第二区域上，并且在第三方向上延伸同时彼此间隔开；以及第二栅电极，在与第三方向相交的第四方向上延伸，第二栅电极在第三片图案与第四片图案之间延伸。第一栅电极可以包括第一逸出功控制膜和在第一逸出功控制膜上的第一填充导电膜。第一逸出功控制膜可以填充第一片图案与第二片图案之间的间隙。第二栅电极可以包括第二逸出功控制膜和在第二逸出功控制膜上的第二填充导电膜。第二逸出功控制膜可以填充第三片图案与第四片图案之间的间隙。第三片图案与第四片图案之间的距离可以大于第一片图案与第二片图案之间的距离。
根据本公开的实施例，半导体装置可以包括：基底，包括第一区域和第二区域；第一片图案和第二片图案，在基底的第一区域上，并且在第一方向上延伸同时彼此间隔开；第一栅电极，在与第一方向相交的第二方向上延伸，第一栅电极在第一片图案与第二片图案之间延伸；第三片图案和第四片图案，在基底的第二区域上，并且在第三方向上延伸同时彼此间隔开；以及第二栅电极，在与第三方向相交的第四方向上延伸，第二栅电极在第三片图案与第四片图案之间延伸。第一栅电极可以包括第一逸出功控制膜和在第一逸出功控制膜上的第一填充导电膜。第一逸出功控制膜可以填充第一片图案与第二片图案之间的间隙。第二栅电极可以包括第二逸出功控制膜和在第二逸出功控制膜上的第二填充导电膜。第二逸出功控制膜可以填充第三片图案与第四片图案之间的间隙。第三片图案与第四片图案之间的第二逸出功控制膜的厚度可以大于第一片图案与第二片图案之间的第一逸出功控制膜的厚度。
根据本公开的实施例，半导体装置可以包括：基底，包括第一区域和第二区域；多个第一有源图案，在基底的第一区域上，并且在第一方向上延伸同时彼此间隔开；第一栅电极，在与第一方向相交的第二方向上延伸，第一栅电极在多个第一有源图案之间延伸；第一源/漏区，连接到多个第一有源图案，并且在第一栅电极的侧表面上；多个第二有源图案，在基底的第二区域上，并且在第三方向上延伸同时彼此间隔开；以及第二栅电极，在与第三方向相交的第四方向上延伸，第二栅电极在多个第二有源图案之间延伸。第一栅电极可以包括第一逸出功控制膜和在第一逸出功控制膜上的第一填充导电膜。第一逸出功控制膜可以围绕多个第一有源图案中的每个，并且可以填充多个第一有源图案之间的间隙。第二栅电极可以包括第二逸出功控制膜和在第二逸出功控制膜上的第二填充导电膜。第二逸出功控制膜可以围绕多个第二有源图案中的每个，并且可以填充多个第二有源图案之间的间隙。多个第二有源图案之间的距离可以大于多个第一有源图案之间的距离。
根据以下具体实施方式、附图和权利要求，其他特征和实施例可以是明显的。
附图说明
通过参照附图详细描述本公开的实施例，本公开的以上和其他实施例和特征将变得更明显。
图1示出了根据本公开的一些实施例的半导体装置的透视图。
图2示出了沿着图1的线A1-A1和线A2-A2截取的剖视图。
图3示出了沿着图1的线B1-B1和线B2-B2截取的剖视图。
图4和图5是根据本公开的一些实施例的半导体装置的剖视图。
图6和图7是根据本公开的一些实施例的半导体装置的剖视图。
图8和图9是根据本公开的一些实施例的半导体装置的剖视图。
图10示出了根据本公开的一些实施例的半导体装置的透视图。
图11示出了沿着图10的线C1-C1和线C2-C2截取的剖视图。
图12至图26是示出根据本公开的一些实施例的制造半导体装置的方法的透视图或剖视图。
具体实施方式
当术语“约”或“基本上”在本说明书中与数值结合使用时，意图的是相关数值包括所陈述的数值周围的制造或操作公差(例如，±10％)。此外，当词语“大致”和“基本上”与几何形状结合使用时，意图的是不需要几何形状的精度，而是对于形状的裕度在公开的范围内。此外，无论数值或形状是否被修改为“约”或“基本上”，将理解的是，这些值和形状也应被解释为包括所陈述的数值或形状周围的制造或操作公差(例如，±10％)。
在下文中，将参照图1至图11描述根据本公开的一些实施例的半导体装置。将理解的是，尽管这里可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，例如，在不脱离本公开的教导的情况下，下面讨论的第一元件、第一组件或第一部分可以被称为第二元件、第二组件或第二部分。
图1示出了根据本公开的一些实施例的半导体装置的透视图。图2示出了沿着图1的线A1-A1和线A2-A2截取的剖视图。图3示出了沿着图1的线B1-B1和线B2-B2截取的剖视图。
参照图1至图3，根据本公开的一些实施例的半导体装置包括基底100、场绝缘膜105、多个第一有源图案110、多个第二有源图案210、第一栅极结构G1、第二栅极结构G2、第一源/漏区160、第二源/漏区260和层间绝缘膜190。为了清楚起见，图1中未示出层间绝缘膜190。
基底100可以是硅(Si)基底或绝缘体上硅(SOI)基底。可选地，基底100可以包括硅锗(SiGe)、绝缘体上SiGe(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。可选地，基底100可以是形成在基体基底上的外延层。为方便起见，在下文中，将基底100描述为Si基底。
基底100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以彼此连接或者可以彼此间隔开。相同导电类型的晶体管可以形成在第一区域I和第二区域II两者中，或者不同导电类型的晶体管可以形成在第一区域I和第二区域II上。第一区域I和第二区域II可以是例如逻辑区域、静态随机存取存储器(SRAM)区域和/或输入/输出(I/O)区域。第一区域I和第二区域II可以执行相同的功能或者可以执行不同的功能。
第一有源图案110可以顺序地设置在基底100的第一区域I上。第一有源图案110可以与基底100间隔开。第一有源图案110可以彼此间隔开以在与基底100的顶表面平行的第一方向X1上延伸。在一些实施例中，第一有源图案110可以包括顺序地设置在基底100的第一区域I上并且彼此间隔开的第一片图案111至第四片图案114。
在一些实施例中，第一鳍图案110F可以形成在基底100与第一有源图案110之间。第一鳍图案110F可以从基底100的顶表面突出以在第一方向X1上延伸。第一鳍图案110F可以通过部分地蚀刻基底100来形成，或者可以是从基底100生长的外延层。
第二有源图案210可以顺序地设置在基底100的第二区域II上。第二有源图案210可以与基底100间隔开。第二有源图案210可以彼此间隔开以在与基底100的顶表面平行的第三方向X2上延伸。第三方向X2可以与第一方向X1相同。在一些实施例中，第二有源图案210可以包括顺序地设置在基底100的第二区域II上并且彼此间隔开的第五片图案211至第八片图案214。
在一些实施例中，第二鳍图案210F可以形成在基底100与第二有源图案210之间。第二鳍图案210F可以从基底100的顶表面突出以在第三方向X2上延伸。第二鳍图案210F可以通过部分地蚀刻基底100来形成，或者可以是从基底100生长的外延层。
第一有源图案110和第二有源图案210可以包括元素半导体材料，诸如以Si或锗(Ge)为例。可选地，第一有源图案110和第二有源图案210可以包括化合物半导体，诸如以IV-IV族化合物半导体或III-V族化合物半导体为例。IV-IV族化合物半导体可以是例如包括C、Si、Ge和锡(Sn)中的至少两种的二元或三元化合物或者通过用IV族元素掺杂所述二元或三元化合物获得的化合物。III-V族化合物半导体可以是例如通过将至少一种III族元素(诸如铝(Al)、镓(Ga)和铟(In))与V族元素(诸如磷(P)、砷(As)或锑(Sb))组合而获得的二元、三元、四元化合物。
第二有源图案210可以具有与第一有源图案110的尺寸相比减小的尺寸。例如，如图2和图3中所示，第五片图案211的厚度H2可以小于第一片图案111的厚度H1，并且第五片图案211的宽度W2可以小于第一片图案111的宽度W1。
第一有源图案110的厚度与第二有源图案210的厚度之间的差(例如，H1-H2)可以是例如约0.1nm至约3nm。例如，第一有源图案110的厚度与第二有源图案210的厚度之间的差(例如，H1-H2)可以是约0.5nm至约1nm。例如，第五片图案211的厚度H2可以是约4nm至约5nm，并且第一片图案111的厚度H1可以是约0.5nm至约1nm。
第一有源图案110的宽度与第二有源图案210的宽度之间的差(例如，W1-W2)可以是例如约0.1nm至约3nm。例如，第一有源图案110的宽度与第二有源图案210的宽度之间的差(例如，W1-W2)可以是约0.5nm至约1nm。在一些实施例中，第一有源图案110的宽度与第二有源图案210的宽度之间的差(例如，W1-W2)可以与第一有源图案110的厚度与第二有源图案210的厚度之间的差(例如，H1-H2)相同。如这里所使用的，术语“相同”可以指完全相同或者具有可能由例如工艺裕度引起的轻微差异的几乎相似。
在一些实施例中，第二有源图案210可以与第一有源图案110设置在同一水平。如这里所使用的，表述“在同一水平”可以指距基底100的顶表面相同的高度。例如，如图2和图3中所示，第一片图案111和第五片图案211的中心可以在距基底100的顶表面相同的高度处，并且第二片图案112和第六片图案212的中心可以在距基底100的顶表面相同的高度处。
由于第二有源图案210具有与第一有源图案110的尺寸相比减小的尺寸，因此第二有源图案210之间的距离可以大于第一有源图案110之间的距离。例如，第五片图案211与第六片图案212之间的距离D2可以大于第一片图案111与第二片图案112之间的距离D1。
在一些实施例中，第一鳍图案110F的从场绝缘膜105突出的上部可以具有与第一鳍图案110F的下部相比减小的尺寸。例如，如图2中所示，第一鳍图案110F的上部的宽度可以与第一片图案111的宽度W1相同，并且可以小于第一鳍图案110F的下部的宽度。
在一些实施例中，第二鳍图案210F的从场绝缘膜105突出的上部可以具有与第二鳍图案210F的下部相比减小的尺寸。例如，如图2中所示，第二鳍图案210F的上部的宽度可以与第五片图案211的宽度W2相同，并且可以小于第二鳍图案210F的下部的宽度。在一些实施例中，第二鳍图案210F的在场绝缘膜105中的下部的宽度可以与第一鳍图案110F的在场绝缘膜105中的下部的宽度相同。
场绝缘膜105可以形成在基底100的第一区域I和第二区域II上。场绝缘膜105可以覆盖第一鳍图案110F的侧表面的至少部分和第二鳍图案210F的侧表面的至少部分。第一鳍图案110F的上部和第二鳍图案210F的上部被示出为从场绝缘膜105的顶表面突出，但是本公开不限于此。可选地，场绝缘膜105的顶表面可以与第一鳍图案110F的顶表面和第二鳍图案210F的顶表面设置在同一平面上。场绝缘膜105可以包括例如氧化硅、氮化硅、氮氧化硅及其组合中的至少一种，但是本公开不限于此。
第一栅极结构G1可以形成在基底100的第一区域I上。第一栅极结构G1可以沿着基底100的顶表面和场绝缘膜105的顶表面延伸。第一栅极结构G1可以与第一有源图案110相交。例如，第一栅极结构G1可以在第二方向Y1上延伸，第二方向Y1与基底100的顶表面平行并且与第一方向X1相交。第一有源图案110可以在第一方向X1上延伸以穿透第一栅极结构G1。例如，第一栅极结构G1可以围绕第一片图案111至第四片图案114。
第二栅极结构G2可以形成在基底100的第二区域II上。第二栅极结构G2可以沿着基底100的顶表面和场绝缘膜105的顶表面延伸。第二栅极结构G2可以与第二有源图案210相交。例如，第二栅极结构G2可以在第四方向Y2上延伸，第四方向Y2与基底100的顶表面平行并且与第三方向X2相交。第二有源图案210可以在第三方向X2上延伸以穿透第二栅极结构G2。例如，第二栅极结构G2可以围绕第五片图案211至第八片图案214。
第一栅极结构G1可以包括第一栅极介电膜120、第一栅电极(132和134)、第一栅极间隔件140和第一栅极盖图案150。第二栅极结构G2可以包括第二栅极介电膜220、第二栅电极(232和234)、第二栅极间隔件240和第二栅极盖图案250。
第一栅极介电膜120可以堆叠在每个第一有源图案110上。第一栅极介电膜120可以围绕每个第一有源图案110。第一栅极介电膜120可以沿着场绝缘膜105的顶表面和第一鳍图案110F的从场绝缘膜105突出的表面延伸。
第二栅极介电膜220可以堆叠在每个第二有源图案210上。第二栅极介电膜220可以围绕每个第二有源图案210。第二栅极介电膜220可以沿着场绝缘膜105的顶表面和第二鳍图案210F的从场绝缘膜105突出的表面延伸。
第一栅极介电膜120和第二栅极介电膜220可以包括例如氧化硅、氮氧化硅、氮化硅和具有比氧化硅的介电常数大的介电常数的高k材料中的至少一种。高k材料可以包括例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌及其组合中的至少一种，但是本公开不限于此。
在一些实施例中，第一栅极介电膜120和第二栅极介电膜220可以形成在同一水平。如这里所使用的，表述“形成在同一水平”可以是指“通过同一制造工艺形成”。例如，第一栅极介电膜120和第二栅极介电膜220可以包括相同的材料或者具有相同的组成。
尽管未具体地示出，但是界面膜可以形成在第一有源图案110与第一栅极介电膜120之间和/或在第二有源图案210与第二栅极介电膜220之间。界面膜可以包括例如氧化硅膜，但是本公开不限于此。
根据本公开的一些实施例的半导体装置可以包括使用负电容器的负电容场效应晶体管(NCFET)。例如，第一栅极介电膜120和/或第二栅极介电膜220可以包括具有铁电性质的铁电材料膜和具有顺电性质的顺电材料膜。
铁电材料膜可以具有负电容，并且顺电材料膜可以具有正电容。例如，如果两个或更多个电容器串联连接并且具有正电容，则两个或更多个电容器的总电容可以低于两个或更多个电容器中的每个的电容。相反，如果两个或更多个电容器中的至少一个具有负电容，则两个或更多个电容器的总电容可以具有正值，并且可以大于两个或更多个电容器中的每个的电容的绝对值。
如果具有负电容的铁电材料膜和具有正电容的顺电材料膜串联连接，则铁电材料膜和顺电材料膜的总电容可以增大。因此，具有铁电材料膜的晶体管可以在室温下具有小于约60mV/十进位(mV/dec)的亚阈值摆幅(SS)。
铁电材料膜可以具有铁电性质。铁电材料膜可以包括例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种。例如，氧化铪锆可以是通过用锆(Zr)掺杂氧化铪获得的材料。在另一示例中，氧化铪锆可以是铪(Hf)、Zr和氧(O)的化合物。
铁电材料膜还可以包括掺杂剂。例如，掺杂剂可以包括Al、Ti、Nb、镧(La)、钇(Y)、镁(Mg)、硅、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、Gd、Ge、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。掺杂剂的类型可以根据铁电材料膜的材料的类型而变化。
如果铁电材料膜包括氧化铪，则铁电材料膜的掺杂剂可以包括例如Gd、Si、Zr、Al和Y中的至少一种。
如果铁电材料膜的掺杂剂是Al，则铁电材料膜可以包括约3原子％(3at％)至约8at％的Al。铁电材料膜中的掺杂剂的比例可以指铁电材料膜中的Al的量与Hf和Al的量的总和的比例。
如果铁电材料膜的掺杂剂是Si，则铁电材料膜可以包括约2at％至约10at％的Si。如果铁电材料膜的掺杂剂是Y，则铁电材料膜可以包括2at％至10at％的Y。如果铁电材料膜的掺杂剂是Gd，则铁电材料膜可以包括1at％至7at％的Gd。如果铁电材料膜的掺杂剂是Zr，则铁电材料膜可以包括50at％至80at％的Zr。
顺电材料膜可以包括顺电性质。顺电材料膜可以包括例如氧化硅和高k金属氧化物中的至少一种。高k金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的至少一种，但是本公开不限于此。
铁电材料膜和顺电材料膜可以包括相同的材料。铁电材料膜可以具有铁电性质，但是顺电材料膜可以不具有铁电性质。例如，如果铁电材料膜和顺电材料膜包括氧化铪，则包括在铁电材料膜中的氧化铪可以具有与包括在顺电材料膜中的氧化铪的晶体结构不同的晶体结构。
铁电材料膜可以足够厚以展现铁电性质。铁电材料膜可以具有例如0.5nm至10nm的厚度，但是本公开不限于此。可以展现铁电性质的临界厚度可以根据铁电材料的类型而变化，因此，铁电材料膜的厚度可以根据包括在铁电材料膜中的铁电材料的类型而变化。
例如，第一栅极介电膜120和/或第二栅极介电膜220可以包括一个铁电材料膜。在另一示例中，第一栅极介电膜120和/或第二栅极介电膜220可以包括彼此间隔开的多个铁电材料膜。第一栅极介电膜120和/或第二栅极介电膜220可以具有其中多个铁电材料膜和多个顺电材料膜交替地堆叠的结构。
第一栅电极(132和134)可以堆叠在第一栅极介电膜120上。也就是说，第一栅极介电膜120可以置于第一有源图案110与第一栅电极(132和134)之间。第一栅极介电膜120可以置于第一鳍图案110F和第一栅电极(132和134)之间。第一栅电极(132和134)可以通过例如替换工艺形成，但是本公开不限于此。
第一栅电极(132和134)可以包括第一逸出功控制膜132和第一填充导电膜134，第一填充导电膜134填充由第一逸出功控制膜132形成的空间。第一逸出功控制膜132和第一填充导电膜134可以顺序地堆叠在每个第一有源图案110上。
第一逸出功控制膜132可以围绕第一有源图案110。第一逸出功控制膜132可以填充第一有源图案110之间的间隙。例如，第一逸出功控制膜132可以填充第一片图案111和第二片图案112之间的间隙。第一填充导电膜134可以沉积在第一逸出功控制膜132上。第一填充导电膜134可以填充第一栅电极(132和134)的未被第一逸出功控制膜132填充的其余部分。由于第一逸出功控制膜132填充第一有源图案110之间的间隙，所以第一填充导电膜134可以不置于第一有源图案110之间。
第二栅电极(232和234)可以堆叠在第二栅极介电膜220上。也就是说，第二栅极介电膜220可以置于第二有源图案210与第二栅电极(232和234)之间。第二栅极介电膜220可以置于第二鳍图案210F与第二栅电极(232和234)之间。第二栅电极(232和234)可以通过例如替换工艺形成，但是本公开不限于此。
第二栅电极(232和234)可以包括第二逸出功控制膜232和填充由第二逸出功控制膜232形成的空间的第二填充导电膜234。第二逸出功控制膜232和第二填充导电膜234可以顺序地堆叠在每个第二有源图案210上。
第二逸出功控制膜232可以围绕第二有源图案210。第二逸出功控制膜232可以填充第二有源图案210之间的间隙。例如，第二逸出功控制膜232可以填充第五片图案211与第六片图案212之间的间隙。第二填充导电膜234可以沉积在第二逸出功控制膜132上。第二填充导电膜234可以填充第二栅电极(232和234)的未被第二逸出功控制膜232填充的其余部分。由于第二逸出功控制膜232填充第二有源图案210之间的间隙，所以第二填充导电膜234可以不置于第二有源图案210之间。
第一逸出功控制膜132和第二逸出功控制膜232可以包括例如TiN、TaN、TiC、TaC、TiON、TiAlC、TiAlN及其组合中的至少一种，但是本公开不限于此。第一填充导电膜134和第二填充导电膜234可以包括例如W或Al，但是本公开不限于此。
在一些实施例中，第一逸出功控制膜132和第二逸出功控制膜232可以形成在同一水平。例如，第一逸出功控制膜132和第二逸出功控制膜232可以包括相同的材料或者具有相同的组成。
在一些实施例中，第一填充导电膜134和第二填充导电膜234可以形成在同一水平。例如，第一填充导电膜134和第二填充导电膜234可以包括相同的材料或者具有相同的组成。
由于第二有源图案210具有与第一有源图案110的尺寸相比减小的尺寸，因此填充第二有源图案210之间的间隙的第二逸出功控制膜232的厚度可以大于填充第一有源图案110之间的间隙的第一逸出功控制膜132的厚度。例如，第五片图案211与第六片图案212之间的第二逸出功控制膜232的厚度T21可以大于第一片图案111与第二片图案112之间的第一逸出功控制膜132的厚度T11。
在一些实施例中，第一有源图案110上方的第一逸出功控制膜132的厚度T12可以大于第一有源图案110之间的第一逸出功控制膜132的厚度T11的一半，例如，T11/2。结果，共形地形成在第一有源图案110上的第一逸出功控制膜132可以完全填充第一有源图案110之间的间隙。
在一些实施例中，第二有源图案210上方的第二逸出功控制膜232的厚度T22可以大于第二有源图案210之间的第二逸出功控制膜232的厚度T21的一半，例如，T21/2。结果，共形地形成在第二有源图案210上的第二逸出功控制膜232可以完全填充第二有源图案210之间的间隙。
在一些实施例中，第二有源图案210上方的第二逸出功控制膜232的厚度T22可以与第一有源图案110上方的第一逸出功控制膜132的厚度T12相同。例如，第一逸出功控制膜132和第二逸出功控制膜232可以形成在同一水平。
第一栅极间隔件140可以形成在基底100和场绝缘膜105上。第一栅极间隔件140可以沿着第一栅电极(132和134)的侧表面延伸。在一些实施例中，第一栅极介电膜120可以置于第一栅电极(132和314)与第一栅极间隔件140之间。例如，第一栅极介电膜120可以沿着第一栅极间隔件140的内侧表面的至少部分进一步延伸。第一栅极介电膜120可以通过例如替换工艺形成，但是本公开不限于此。
第二栅极间隔件240可以形成在基底100和场绝缘膜105上。第二栅极间隔件240可以沿着第二栅电极(232和234)的侧表面延伸。在一些实施例中，第二栅极介电膜220可以置于第二栅电极(232和234)与第二栅极间隔件240之间。例如，第二栅极介电膜220可以沿着第二栅极间隔件240的内侧表面的至少部分进一步延伸。第二栅极介电膜220可以通过例如替换工艺形成，但是本公开不限于此。
第一栅极间隔件140和第二栅极间隔件240可以包括例如氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、硼碳氮化硅、氧碳氮化硅及其组合中的至少一种，但是本公开不限于此。
第一栅极盖图案150可以形成在第一栅电极(132和134)上。第一栅极盖图案150可以沿着第一栅电极(132和134)的顶表面延伸。第一栅极间隔件140的顶表面可以与第一栅极盖图案150的顶表面设置在同一平面上，但是本公开不限于此。可选地，第一栅极盖图案150可以形成为覆盖第一栅极间隔件140的顶表面。
第二栅极盖图案250可以形成在第二栅电极(232和234)上。第二栅极盖图案250可以沿着第二栅电极(232和234)的顶表面延伸。第二栅极间隔件240的顶表面可以与第二栅极盖图案250的顶表面设置在同一平面上，但是本公开不限于此。可选地，第二栅极盖图案250可以形成为覆盖第二栅极间隔件240的顶表面。
第一栅极盖图案150和第二栅极盖图案250可以包括例如氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、硼碳氮化硅、氧碳氮化硅及其组合中的至少一种，但是本公开不限于此。
第一源/漏区160可以形成在基底100的顶表面上和第一栅极结构G1的至少一侧(例如，两侧)上。第一源/漏区160可以连接到第一有源图案110。例如，第一片图案111至第四片图案114可以穿过第一栅极结构G1连接到第一源/漏区160。第一源/漏区160可以通过第一栅极介电膜120和/或第一栅极间隔件140与第一栅电极(132和134)分离。
在一些实施例中，第一内间隔件145可以形成在第一有源图案110之间的第一栅电极(132和134)的侧表面上。此外，第一内间隔件145可以形成在第一鳍图案110F与第一有源图案110之间(例如，形成在第一鳍图案110F与第一片图案111之间)。第一栅电极(132和134)可以在第一有源图案110之间通过第一栅极介电膜120和/或第一内间隔件145与第一源/漏区160分离。第一内间隔件145的厚度被示出为与第一栅极间隔件140的厚度相同，但是本公开不限于此。在其他实施例中，可以不设置第一内间隔件145。
第二源/漏区260可以形成在基底100的顶表面上和第二栅极结构G2的至少一侧(例如，两侧)上。第二源/漏区260可以连接到第一有源图案110。例如，第五片图案211至第八片图案214可以穿过第二栅极结构G2连接到第二源/漏区260。第二源/漏区260可以通过第二栅极介电膜220和/或第二栅极间隔件240与第二栅电极(232和234)分离。
在一些实施例中，第二内间隔件245可以形成在第一有源图案110之间的第二栅电极(232和234)的侧表面上。此外，第二内间隔件245可以形成在第二鳍图案210F与第二有源图案210之间(例如，形成在第二鳍图案210F与第五片图案211之间)。第二栅电极(232和234)可以在第二有源图案210之间通过第二栅极介电膜220和/或第二内间隔件245与第二源/漏区260分离。第二内间隔件245的厚度被示出为与第二栅极间隔件240的厚度相同，但是本公开不限于此。在其他实施例中，可以不设置第二内间隔件245。
第一源/漏区160和第二源/漏区260可以包括外延层。例如，第一源/漏区160和第二源/漏区260可以通过外延生长形成。图1示出了第一源/漏区160和第二源/漏区260具有五边形剖面形状，但是本公开不限于此。第一源/漏区160和第二源/漏区260的剖面形状可以根据用于外延生长的一组条件而变化。
在n型晶体管(例如，n型场效应晶体管(NFET))形成在第一区域I和/或第二区域II上的情况下，第一源/漏区160和/或第二源/漏区260可以包括n型杂质或用于限制和/或防止n型杂质扩散的杂质。例如，第一源/漏区160和/或第二源/漏区260可以包括P、Sb、As及其组合中的至少一种。
在一些实施例中，在n型晶体管(例如，NFET)形成在第一区域I和/或第二区域II上的情况下，第一源/漏区160和/或第二源/漏区260可以包括拉应力材料。例如，在第一有源图案110和/或第二有源图案210是Si图案的情况下，第一源/漏区160和/或第二源/漏区260可以包括具有比Si的晶格常数小的晶格常数的材料(例如，碳化硅(SiC))。拉应力材料可以通过向第一有源图案110和/或第二有源图案210施加拉应力来改善沟道区中的载流子迁移率。
在p型晶体管(例如，p型场效应晶体管(PFET))形成在第一区域I和/或第二区域II上的情况下，第一源/漏区160和/或第二源/漏区260可以包括p型杂质或用于限制和/或防止p型杂质扩散的杂质。例如，第一源/漏区160和/或第二源/漏区260可以包括B、C、In、Ga、Al及其组合中的至少一种。
在一些实施例中，在p型晶体管(例如，PFET)形成在第一区域I和/或第二区域II上的情况下，第一源/漏区160和/或第二源/漏区260可以包括压应力材料。例如，在第一有源图案110和/或第二有源图案210是Si图案的情况下，第一源/漏区160和/或第二源/漏区260可以包括具有比Si的晶格常数大的晶格常数的材料(例如，SiGe)。压应力材料可以通过向第一有源图案110和/或第二有源图案210施加压应力来改善沟道区中的载流子迁移率。
层间绝缘膜190可以形成在基底100和场绝缘膜105上。层间绝缘膜190可以形成为填充第一栅极间隔件140的外侧表面的外部上的空间和第二栅极间隔件240的外侧表面的外部上的空间。例如，层间绝缘膜190可以覆盖场绝缘膜105、第一源/漏区160和第二源/漏区260。层间绝缘膜190被示出为仅使第一栅极结构G1和第二栅极结构G2的顶表面暴露，但是本公开不限于此。可选地，层间绝缘膜190也可以覆盖第一栅极结构G1的顶表面和第二栅极结构G2的顶表面。
层间绝缘膜190可以包括例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、硼碳氮化硅、氧碳氮化硅和低k材料中的至少一种。低k材料可以包括例如可流动氧化物(FOX)、tonen硅氮烷(TOSZ)、未掺杂硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强的原硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂氧化硅(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合物材料及其组合中的至少一种，但是本公开不限于此。
根据本公开的一些实施例的半导体装置可以通过使用第一逸出功控制膜132和第二逸出功控制膜232来实现多栅极晶体管中的多阈值电压。例如，如以上已经提及的，由于第二有源图案210具有与第一有源图案110的尺寸相比减小的尺寸，因此填充第二有源图案210之间的间隙的第二逸出功控制膜232的厚度T21可以大于填充第一有源图案110之间的间隙的第一逸出功控制膜132的厚度T11。因此，第一逸出功控制膜132和第二逸出功控制膜232可以具有不同的有效逸出功(EWF)。
图4和图5是根据本公开的一些实施例的半导体装置的剖视图。为方便起见，在下文中，将主要集中于与图1至图3的半导体装置的差异来描述根据本公开的一些实施例的半导体装置。图4示出了沿着图1的线A1-A1和线A2-A2截取的剖视图，图5示出了沿着图1的线B1-B1和线B2-B2截取的剖视图。
参照图4和图5，第一逸出功控制膜132和第二逸出功控制膜232可以形成为多层。
例如，第一逸出功控制膜132可以包括顺序地堆叠在每个第一有源图案110上的第一子逸出功控制膜132a和第二子逸出功控制膜132b。例如，第二逸出功控制膜232可以包括顺序地堆叠在每个第二有源图案210上的第三子逸出功控制膜232a和第四子逸出功控制膜232b。
第一子逸出功控制膜132a和第二子逸出功控制膜132b可以包括能够控制第一栅电极(132和134)的逸出功的材料，诸如以TiN、TaN、TiC、TaC、TiON、TiAlC、TiAlN及其组合为例，但是本公开不限于此。第三子逸出功控制膜232a和第四子逸出功控制膜232b可以包括能够控制第二栅电极(232和234)的逸出功的材料，诸如以TiN、TaN、TiC、TaC、TiON、TiAlC、TiAlN及其组合为例，但是本公开不限于此。
在一些实施例中，第一子逸出功控制膜132a和第三子逸出功控制膜232a可以形成在同一水平，并且第二子逸出功控制膜132b和第四子逸出功控制膜232b可以形成在同一水平。
在一些实施例中，第一子逸出功控制膜132a可以沿着每个第一有源图案110共形地延伸，并且第二子逸出功控制膜132b可以填充第一有源图案110之间的间隙。在一些实施例中，第三子逸出功控制膜232a可以沿着每个第二有源图案210共形地延伸，并且第四子逸出功控制膜232b可以填充第二有源图案210之间的间隙。
由于第二有源图案210具有与第一有源图案110的尺寸相比减小的尺寸，所以第二有源图案210之间的第四子逸出功控制膜232b的厚度可以大于第一有源图案110之间的第二子逸出功控制膜132b的厚度。
在一些实施例中，第一区域I和第二区域II可以都是NFET区域。例如，第一逸出功控制膜132和第二逸出功控制膜232可以包括n型逸出功控制膜。例如，第一子逸出功控制膜132a和第三子逸出功控制膜232a可以包括TiN膜，并且第二子逸出功控制膜132b和第四子逸出功控制膜232b可以包括TiAlC膜。
图6和图7是根据本公开的一些实施例的半导体装置的剖视图。为方便起见，在下文中，将主要集中于与图1至图5中的任一个的半导体装置的差异来描述根据本公开的一些实施例的半导体装置。图6示出了沿着图1的线A1-A1和线A2-A2截取的剖视图，图7示出了沿着图1的线B1-B1和线B2-B2截取的剖视图。
参照图6和图7，第一区域I可以是NFET区域，并且第二区域II可以是PFET区域。
例如，第一逸出功控制膜132可以包括n型逸出功控制膜，并且第二逸出功控制膜232可以包括p型逸出功控制膜。在一些实施例中，第一逸出功控制膜132可以形成为包括第一子逸出功控制膜132a和第二子逸出功控制膜132b的多层。例如，第一子逸出功控制膜132a可以包括TiN膜，并且第二子逸出功控制膜132b可以包括TiAlC膜。在一些实施例中，第二逸出功控制膜232可以形成为单层。例如，第二逸出功控制膜232可以包括TiN膜或TiAlN膜。
在一些实施例中，第一内间隔件145可以形成在第一有源图案110之间的第一栅电极(132和134)的侧表面上。第一有源图案110之间的第一栅电极(132和134)可以通过第一栅极介电膜120和/或第一内间隔件145与第一源/漏区160分离。
在一些实施例中，内间隔件(例如，图3的第二内间隔件245)可以不形成在第二有源图案210之间的第二栅电极(232和234)的侧表面上。第二有源图案210之间的第二栅电极(232和234)可以通过第二栅极介电膜220与第二源/漏区260分离。
图8和图9是根据本公开的一些实施例的半导体装置的剖视图。为方便起见，在下文中，将主要集中于与图1至图3的半导体装置的差异来描述根据本公开的一些实施例的半导体装置。图8示出了沿着图1的线A1-A1和线A2-A2截取的剖视图，图9示出了沿着图1的线B1-B1和线B2-B2截取的剖视图。
参照图8和图9，第二栅极介电膜220可以形成为比第一栅极介电膜120厚。
例如，堆叠在每个第二有源图案210上的第二栅极介电膜220的厚度T32可以大于堆叠在每个第一有源图案110上的第一栅极介电膜120的厚度T31。由于第二有源图案210具有与第一有源图案110的尺寸相比减小的尺寸，因此可以在第二有源图案210之间提供比在第一有源图案110之间大的空间。因此，第二栅极介电膜220可以形成为比第一栅极介电膜120厚。
在一些实施例中，与第一区域I相比，第二区域II可以是用更高的电压驱动的区域。例如，第一区域I可以是单栅FET(SGFET)区域，而第二区域II可以是扩展栅FET(EGFET)区域。在另一示例中，第一区域I可以是逻辑区域或SRAM区域，并且第二区域II可以是I/O区域。
图10示出了根据本公开的一些实施例的半导体装置的透视图。图11示出了沿着图10的线C1-C1和线C2-C2截取的剖视图。为方便起见，在下文中，将主要集中于与图1至图3的半导体装置的差异来描述根据本公开的一些实施例的半导体装置。
参照图10和图11，根据本公开的一些实施例的半导体装置还可以包括第一源极/漏极接触件180和第二源极/漏极接触件280。
第一源极/漏极接触件180可以连接到第一源/漏区160。例如，第一源极/漏极接触件180可以在与基底100的顶表面相交的第一竖直方向Z1上延伸，以穿透层间绝缘膜190并且可以与第一源/漏区160接触。
第二源极/漏极接触件280可以连接到第二源/漏区260。例如，第二源极/漏极接触件280可以在与基底100的顶表面相交的第二竖直方向Z2上延伸，以穿透层间绝缘膜190并且可以与第二源/漏区260接触。
第一源极/漏极接触件180和第二源极/漏极接触件280被示出为单层，但是本公开不限于此。可选地，第一源极/漏极接触件180和第二源极/漏极接触件280中的每个可以包括与第一源/漏区160和/或第二源/漏区260接触的硅化物膜以及形成在硅化物膜上以穿透层间绝缘膜190的贯穿导电膜。硅化物膜可以包括例如铂(Pt)、镍(Ni)或钴(Co)，但是本公开不限于此。贯穿导电膜可以包括例如钛(Ti)、氮化钛(TiN)、钨(W)、Al或铜(Cu)，但是本公开不限于此。
在下文中将参照图1至图26描述根据本公开的一些实施例的制造半导体装置的方法。
图12至图26是示出根据本公开的一些实施例的制造半导体装置的方法的透视图或剖视图。为方便起见，将省略或简化以上已经参照图1至图11描述的元件或特征的描述。
参照图12，在基底100的第一区域I中形成多个片图案(例如，第一片图案111至第四片图案114)和多个第一牺牲图案310，并且在基底100的第二区域II中形成多个片图案(例如，第五片图案211至第八片图案214)和多个第二牺牲图案410。
例如，可以将第一材料膜和第二材料膜形成为顺序地堆叠在基底100的第一区域I和第二区域II上。此后，可以在第一区域I上在第一材料膜和第二材料膜上形成在第一方向X1上延伸的第一掩模图案300，并且可以在第二区域II上在第一材料膜和第二材料膜上形成在第三方向X2上延伸的第二掩模图案400。此后，可以使用第一掩模图案300和第二掩模图案400作为蚀刻掩模来对第一材料膜和第二材料膜进行图案化。
经图案化的第一材料膜可以在第一区域I上形成第一牺牲图案310，并且经图案化的第二材料膜可以在第一区域I上形成与第一牺牲图案310交替地堆叠的第一片图案111至第四片图案114。此外，经图案化的第一材料膜可以在第二区域II上形成第二牺牲图案410，并且经图案化的第二材料膜可以在第二区域II上形成与第二牺牲图案410交替地堆叠的第五片图案211至第八片图案214。
第一片图案111至第四片图案114以及第五片图案211至第八片图案214可以具有与第一牺牲图案310和第二牺牲图案410的蚀刻选择性不同的蚀刻选择性。例如，第一片图案111至第四片图案114以及第五片图案211至第八片图案214可以包括Si，并且第一牺牲图案310和第二牺牲图案410可以包括SiGe。
在一些实施例中，在对第一材料膜和第二材料膜进行图案化期间，可以蚀刻基底100的一部分，使得可以形成第一鳍图案110F和第二鳍图案210F。此后，可以在基底100上形成场绝缘膜105。场绝缘膜105可以覆盖第一鳍图案110F的侧表面的至少部分和第二鳍图案210F的侧表面的至少部分。
参照图13，在基底100的第一区域I上形成第一虚设栅极结构(320和330)和第一栅极间隔件140，并且在基底100的第二区域II上形成第二虚设栅极结构(420和430)和第二栅极间隔件240。
第一虚设栅极结构(320和330)可以形成在基底100的第一区域I上并且形成在场绝缘膜105上。第一虚设栅极结构(320和330)可以与第一片图案111至第四片图案114以及第一牺牲图案310相交。例如，第一虚设栅极结构(320和330)可以在第二方向Y1上延伸。第一片图案111至第四片图案114以及第一牺牲图案310可以在第一方向X1上延伸以穿透第一虚设栅极结构(320和330)。
第二虚设栅极结构(420和430)可以形成在基底100的第二区域II上并且形成在场绝缘膜105上。第二虚设栅极结构(420和430)可以与第五片图案211至第八片图案214以及第二牺牲图案410相交。例如，第二虚设栅极结构(420和430)可以在第四方向Y2上延伸。第五片图案211至第八片图案214以及第二牺牲图案410可以在第三方向X2上延伸以穿透第二虚设栅极结构(420和430)。
在一些实施例中，第一虚设栅极结构(320和330)可以包括顺序地堆叠在基底100和场绝缘膜105上的第一虚设栅极介电膜320和第一虚设栅电极330，并且第二虚设栅极结构(420和430)可以包括顺序地堆叠在基底100和场绝缘膜105上的第二虚设栅极介电膜420和第二虚设栅电极430。例如，可以将介电膜和电极膜形成为顺序地堆叠在基底100和场绝缘膜105上。此后，可以在第一区域I上在电极膜上形成在第二方向Y1上延伸的第三掩模图案350，并且可以在第二区域II上在电极膜上形成在第四方向Y2上延伸的第四掩模图案450。此后，可以使用第三掩模图案350和第四掩模图案450作为蚀刻掩模来对介电膜和电极膜进行图案化。
经图案化的介电膜可以在第一区域I上形成第一虚设栅极介电膜320，并且经图案化的电极膜可以在第一区域I上形成第一虚设栅电极330。此外，经图案化的介电膜可以在第二区域II上形成第二虚设栅极介电膜420，并且经图案化的电极膜可以在第二区域II上形成第二虚设栅电极430。
第一虚设栅极结构(320和330)可以具有与第一片图案111至第四片图案114以及第一牺牲图案310的蚀刻选择性不同的蚀刻选择性，并且第二虚设栅极结构(420和430)可以具有与第五片图案211至第八片图案214以及第二牺牲图案410的蚀刻选择性不同的蚀刻选择性。例如，第一虚设栅电极330和第二虚设栅电极430可以包括多晶硅。
可以在基底100和场绝缘膜105上形成第一栅极间隔件140。第一栅极间隔件140可以沿着第一虚设栅极结构(320和330)的侧表面延伸。可以在基底100和场绝缘膜105上形成第二栅极间隔件240。第二栅极间隔件240可以沿着第二虚设栅极结构(420和430)的侧表面延伸。
参照图14，对第一片图案111至第四片图案114、第五片图案211至第八片图案214、第一牺牲图案310和第二牺牲图案410执行第一凹陷工艺。
作为第一凹陷工艺的结果，可以去除第一片图案111至第四片图案114的在第一虚设栅极结构(320和330)的外部上的部分以及第一牺牲图案310的在第一虚设栅极结构(320和330)的外部上的部分，使得可以形成第一凹陷110r。此外，可以形成包括第一片图案111至第四片图案114的第一有源图案110。在形成第一凹陷110r期间，可以去除第一鳍图案110F的上部。
此外，作为第一凹陷工艺的结果，可以去除第五片图案211至第八片图案214的在第二虚设栅极结构(420和430)的外部上的部分和第二牺牲图案410的在第二虚设栅极结构(420和430)的外部上的部分，使得可以形成第二凹陷210r。此外，可以形成包括第五片图案211至第八片图案214的第二有源图案210。在形成第二凹陷210r期间，可以去除第二鳍图案210F的上部。
参照图15，对由第一凹陷110r暴露的第一牺牲图案310和/或由第二凹陷210r暴露的第二牺牲图案410执行第二凹陷工艺。
当执行第二凹陷工艺时，可以使由第一凹陷110r暴露的每个第一牺牲图案310的侧表面凹陷，使得可以形成第三凹陷310r。由于形成第三凹陷310r，所以第一有源图案110可以在第一方向X1上突出超过第一牺牲图案310。
此外，当执行第二凹陷工艺时，可以使由第二凹陷210r暴露的每个第二牺牲图案410的侧表面凹陷，使得可以形成第四凹陷410r。由于形成第四凹陷410r，所以第二有源图案210可以在第三方向X2上突出超过第二牺牲图案410。
在其他实施例中，可以不设置第三凹陷310r和/或第四凹陷410r。
参照图16，形成第一内间隔件145和/或第二内间隔件245。
可以将第一内间隔件145形成为填充第三凹陷310r。此外，可以将第二内间隔件245形成为填充第四凹陷410r。例如，可以将间隔件膜形成为沿着图15中示出的结构的表面共形地延伸。此后，可以对间隔件膜执行凹陷工艺。结果，可以在第一有源图案110之间形成第一内间隔件145，并且可以在第二有源图案210之间形成第二内间隔件245。
参照图17，在第一虚设栅极结构(320和330)的侧表面上形成第一源/漏区160，并且在第二虚设栅极结构(420和430)的侧表面上形成第二源/漏区260。
第一源/漏区160可以填充第一凹陷110r。例如，可以通过使用第一鳍图案110F和第一有源图案110作为种子层的外延生长方法来形成第一源/漏区160。结果，可以将第一源/漏区160形成为连接到第一有源图案110。
第二源/漏区260可以填充第二凹陷210r。例如，可以通过使用第二鳍图案210F和第二有源图案210作为种子层的外延生长方法来形成第二源/漏区260。结果，可以将第二源/漏区260形成为连接到第二有源图案210。
第一源/漏区160和第二源/漏区260可以(同时)形成在同一水平或不同水平。
参照图18，去除第一虚设栅极结构(320和330)和第二虚设栅极结构(420和430)。
例如，可以在基底100和场绝缘膜105上形成层间绝缘膜190。可以形成层间绝缘膜190以填充第一栅极间隔件140的外部上的空间和第二栅极间隔件240的外部上的空间。此后，可以执行平坦化工艺以使第一虚设栅极结构(320和330)和第二虚设栅极结构(420和430)暴露。平坦化工艺可以包括例如化学机械抛光(CMP)工艺，但是本公开不限于此。此后，可以去除由层间绝缘膜190、第一栅极间隔件140和第二栅极间隔件240暴露的第一虚设栅极结构(320和330)和第二虚设栅极结构(420和430)。
如上面已经提及的，由于第一虚设栅极结构(320和330)具有与第一片图案111至第四片图案114以及第一牺牲图案310的蚀刻选择性不同的蚀刻选择性，并且第二虚设栅极结构(420和430)具有与第五片图案211至第八片图案214以及第二牺牲图案410的蚀刻选择性不同的蚀刻选择性，因此可以选择性地去除第一虚设栅极结构(320和330)和第二虚设栅极结构(420和430)。由于第一虚设栅极结构(320和330)被去除，所以可以使在第一栅极间隔件140的内部上的第一有源图案110暴露。此外，由于第二虚设栅极结构(420和430)被去除，所以可以使在第二栅极间隔件240的内部上的第二有源图案210暴露。
参照图19和图20，去除第一牺牲图案310和第二牺牲图案410。图20示出了沿着图19的线A1-A1和线A2-A2截取的剖视图。
如上面已经提及的，由于第一片图案111至第四片图案114以及第五片图案211至第八片图案214具有与第一牺牲图案310和第二牺牲图案410的蚀刻选择性不同的蚀刻选择性，因此可以选择性地去除第一牺牲图案310和第二牺牲图案410。由于第一牺牲图案310和第二牺牲图案410被去除，所以可以将第一有源图案110形成为在基底100的第一区域I上彼此间隔开，并且可以将第二有源图案210形成为在基底100的第二区域II上彼此间隔开。
参照图21，在每个第一有源图案110和每个第二有源图案210上形成初始氧化物膜360。
初始氧化物膜360可以围绕第一区域I上的每个第一有源图案110和第二区域II上的每个第二有源图案210。初始氧化物膜360可以包括例如氧化硅膜，但是本公开不限于此。
在一些实施例中，可以通过沉积工艺形成初始氧化物膜360。在这种情况下，初始氧化物膜360可以沿着图20中所示的结构的表面共形地延伸。例如，初始氧化物膜360可以沿着场绝缘膜105的顶表面、第一鳍图案110F的突出超过场绝缘膜105的部分的表面以及第二鳍图案210F的突出超过场绝缘膜105的部分的表面进一步延伸。
在其他实施例中，可以通过使第一有源图案110和第二有源图案210氧化来形成初始氧化物膜360。例如，初始氧化物膜360可以沿着第一鳍图案110F的突出超过场绝缘膜105的部分的表面和第二鳍图案210F的突出超过场绝缘膜105的部分的表面进一步延伸。
参照图22，从第二区域II去除初始氧化物膜360。
例如，可以形成覆盖第一区域I的保护掩模图案370。此后，可以使用保护掩模图案370作为蚀刻掩模来执行蚀刻工艺，以从第二区域II去除初始氧化物膜360。蚀刻工艺可以包括湿蚀刻工艺，但是本公开不限于此。在从第二区域II去除初始氧化物膜360之后，可以去除保护掩模图案370。
参照图23，对第一有源图案110和第二有源图案210执行氧化工艺。
由于执行氧化工艺，所以可以形成围绕每个第一有源图案110的第一氧化物膜362，并且可以形成围绕每个第二有源图案210的第二氧化物膜364。可以在第一鳍图案110F的从场绝缘膜105暴露的部分的表面上形成第一氧化物膜362，并且可以在第二鳍图案210F的从场绝缘膜105暴露的部分的表面上形成第二氧化物膜364。
由于执行氧化工艺，所以第一氧化物膜362可以包括第一有源图案110的材料的氧化物，并且第二氧化物膜364可以包括第二有源图案210的材料的氧化物。例如，在第一有源图案110和第二有源图案210包括Si的情况下，第一氧化物膜362和第二氧化物膜364可以包括氧化硅膜。
如以上参照图22已经提到的，在氧化工艺之前，第一有源图案110可以被初始氧化物膜360保护，并且第二有源图案210可以被暴露。因此，在氧化工艺期间，与每个第一有源图案110的被初始氧化物膜360保护的表面相比，每个第二有源图案210的被暴露的表面可以被更快地氧化。例如，每个第二有源图案210的因氧化工艺消耗的厚度T42可以大于每个第一有源图案110的因氧化工艺消耗的厚度T41。
以这种方式，可以形成具有与第一有源图案110的尺寸相比减小的尺寸的第二有源图案210。例如，第五片图案211的厚度H2可以小于第一片图案111的厚度H1，并且第五片图案211的宽度W2可以小于第一片图案111的宽度W1。
此外，由于第二有源图案210具有与第一有源图案110的尺寸相比减小的尺寸，因此第二有源图案210之间的距离可以大于第一有源图案110之间的距离。例如，第五片图案211与第六片图案212之间的距离D2可以大于第一片图案111与第二片图案112之间的距离D1。
参照图24，去除第一氧化物膜362和第二氧化物膜364。
例如，可以执行用于去除第一氧化物膜362和第二氧化物膜364的蚀刻工艺。蚀刻工艺可以包括湿蚀刻工艺，但是本公开不限于此。由于第一氧化物膜362和第二氧化物膜364被去除，所以可以使第一有源图案110和第二有源图案210再次暴露。
参照图25，形成第一栅极介电膜120、第二栅极介电膜220、第一逸出功控制膜132和第二逸出功控制膜232。
可以将第一栅极介电膜120和第一逸出功控制膜132顺序地堆叠在每个第一有源图案110上。可以将第二栅极介电膜220和第二逸出功控制膜232顺序地堆叠在每个第二有源图案210上。
第一逸出功控制膜132可以填充第一有源图案110之间的间隙，并且第二逸出功控制膜232可以填充第二有源图案210之间的间隙。由于第二有源图案210具有与第一有源图案110的尺寸相比减小的尺寸，因此第二有源图案210之间的第二逸出功控制膜232的厚度可以大于第一有源图案110之间的第一逸出功控制膜132的厚度。例如，第五片图案211与第六片图案212之间的第二逸出功控制膜232的厚度T21可以大于第一片图案111与第二片图案112之间的第一逸出功控制膜132的厚度T11。
参照图26，形成第一填充导电膜134和第二填充导电膜234。
可以将第一填充导电膜134堆叠在第一逸出功控制膜132上，并且可以将第二填充导电膜234堆叠在第二逸出功控制膜232上。以这种方式，可以获得图1至图3的半导体装置。
由于根据本公开的一些实施例的制造半导体装置的方法使用全尺寸(full-scale)氧化物膜形成工艺来形成具有减小的尺寸的有源图案(例如，第二有源图案210)，因此根据本公开的一些实施例的制造半导体装置的方法具有很少的限制和低的工艺难度。例如，如以上已经提及的，用于形成初始氧化物膜360、第一氧化物膜362和第二氧化物膜364的氧化物膜形成工艺可以全部在第一区域I和第二区域II两者上执行。因此，与仅在一些区域(例如，第一区域I或第二区域II)中选择性地形成氧化物膜的方法相比，根据本公开的一些实施例的制造半导体装置的方法具有更少的限制(例如，热限制)和更低的工艺难度。
虽然已经描述了一些实施例，但是本领域技术人员将理解的是，在实质上不脱离由所附权利要求限定的发明构思的精神和范围的情况下，可以对所呈现的实施例进行许多变化和修改。因此，期望所呈现的实施例在所有方面都被认为是说明性的而非限制性的，参照所附权利要求而不是前面的描述来指示发明构思的范围。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底，包括第一区域和第二区域；
第一片图案和第二片图案，在基底的第一区域上，并且在第一方向上延伸同时彼此间隔开；
第一栅电极，在与第一方向相交的第二方向上延伸，第一栅电极在第一片图案与第二片图案之间延伸；
第三片图案和第四片图案，在基底的第二区域上，并且在第三方向上延伸同时彼此间隔开；以及
第二栅电极，在与第三方向相交的第四方向上延伸，第二栅电极在第三片图案与第四片图案之间延伸，其中，
第一栅电极包括第一逸出功控制膜和在第一逸出功控制膜上的第一填充导电膜，
第一逸出功控制膜填充第一片图案与第二片图案之间的间隙，
第二栅电极包括第二逸出功控制膜和第二填充导电膜，
第二逸出功控制膜填充第三片图案与第四片图案之间的间隙，
第二填充导电膜在第二逸出功控制膜上，并且
第三片图案与第四片图案之间的距离大于第一片图案与第二片图案之间的距离。
2.根据权利要求1所述的半导体装置，其中，第三片图案与第四片图案之间的第二逸出功控制膜的厚度大于第一片图案与第二片图案之间的第一逸出功控制膜的厚度。
3.根据权利要求1所述的半导体装置，其中，在与基底的顶表面相交的竖直方向上，第三片图案的厚度和第四片图案的厚度小于第一片图案的厚度和第二片图案的厚度。
4.根据权利要求3所述的半导体装置，其中，
第三片图案的在第四方向上的宽度和第四片图案的在第四方向上的宽度小于第一片图案的在第二方向上的宽度和第二片图案的在第二方向上的宽度。
5.根据权利要求1所述的半导体装置，其中，
第一片图案和第三片图案彼此齐平，并且
第二片图案和第四片图案彼此齐平。
6.根据权利要求1所述的半导体装置，其中，第一逸出功控制膜中的材料与第二逸出功控制膜中的材料相同。
7.根据权利要求6所述的半导体装置，其中，第一填充导电膜中的材料与第二填充导电膜中的材料相同。
8.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第一栅极介电膜，在第一片图案与第一栅电极之间并且在第二片图案与第一栅电极之间；以及
第二栅极介电膜，在第三片图案与第二栅电极之间并且在第四片图案与第二栅电极之间，
其中，第二栅极介电膜的厚度大于第一栅极介电膜的厚度。
9.一种半导体装置，所述半导体装置包括：
基底，包括第一区域和第二区域；
第一片图案和第二片图案，在基底的第一区域上，并且在第一方向上延伸同时彼此间隔开；
第一栅电极，在与第一方向相交的第二方向上延伸，第一栅电极在第一片图案与第二片图案之间延伸；
第三片图案和第四片图案，在基底的第二区域上，并且在第三方向上延伸同时彼此间隔开；以及
第二栅电极，在与第三方向相交的第四方向上延伸，第二栅电极在第三片图案与第四片图案之间延伸，其中，
第一栅电极包括第一逸出功控制膜和在第一逸出功控制膜上的第一填充导电膜，
第一逸出功控制膜填充第一片图案与第二片图案之间的间隙，
第二栅电极包括第二逸出功控制膜和在第二逸出功控制膜上的第二填充导电膜，
第二逸出功控制膜填充第三片图案与第四片图案之间的间隙，并且
第三片图案与第四片图案之间的第二逸出功控制膜的厚度大于第一片图案与第二片图案之间的第一逸出功控制膜的厚度。
10.根据权利要求9所述的半导体装置，其中，第三片图案与第四片图案之间的距离大于第一片图案与第二片图案之间的距离。
11.根据权利要求9所述的半导体装置，其中，在与基底的顶表面相交的竖直方向上，第三片图案的厚度和第四片图案的厚度小于第一片图案的厚度和第二片图案的厚度。
12.根据权利要求9所述的半导体装置，其中，
在第一片图案和第二片图案中的每个上的第一逸出功控制膜的厚度与在第三片图案和第四片图案中的每个上的第二逸出功控制膜的厚度相同。
13.根据权利要求9所述的半导体装置，其中，
第一逸出功控制膜包括顺序地形成在第一片图案和第二片图案中的每个上的第一子逸出功控制膜和第二子逸出功控制膜，并且
第二逸出功控制膜包括顺序地形成在第三片图案和第四片图案中的每个上的第三子逸出功控制膜和第四子逸出功控制膜。
14.根据权利要求13所述的半导体装置，其中，
第一子逸出功控制膜和第三子逸出功控制膜包括TiN，并且
第二子逸出功控制膜和第四子逸出功控制膜包括TiAlC。
15.一种半导体装置，所述半导体装置包括：
基底，包括第一区域和第二区域；
多个第一有源图案，在基底的第一区域上，并且在第一方向上延伸同时彼此间隔开；
第一栅电极，在与第一方向相交的第二方向上延伸，第一栅电极在所述多个第一有源图案之间延伸；
第一源/漏区，连接到所述多个第一有源图案，并且在第一栅电极的侧表面上；
多个第二有源图案，在基底的第二区域上，并且在第三方向上延伸同时彼此间隔开；以及
第二栅电极，在与第三方向相交的第四方向上延伸，第二栅电极在所述多个第二有源图案之间延伸，其中，
第一栅电极包括第一逸出功控制膜和在第一逸出功控制膜上的第一填充导电膜，
第一逸出功控制膜围绕所述多个第一有源图案中的每个，并且填充所述多个第一有源图案之间的间隙，
第二栅电极包括第二逸出功控制膜和在第二逸出功控制膜上的第二填充导电膜，
第二逸出功控制膜围绕所述多个第二有源图案中的每个，并且填充所述多个第二有源图案之间的间隙，并且
所述多个第二有源图案之间的距离大于所述多个第一有源图案之间的距离。
16.根据权利要求15所述的半导体装置，其中，在与基底的顶表面相交的竖直方向上，第二有源图案的厚度小于第一有源图案的厚度。
17.根据权利要求15所述的半导体装置，其中，
第一逸出功控制膜中的材料与第二逸出功控制膜中的材料相同，并且
第一填充导电膜中的材料与第二填充导电膜中的材料相同。
18.根据权利要求15所述的半导体装置，其中，第二有源图案与第一有源图案在同一水平。
19.根据权利要求15所述的半导体装置，所述半导体装置还包括：
第二源/漏区，连接到所述多个第二有源图案，并且在第二栅电极的侧表面上；
层间绝缘膜，在基底上覆盖第一源/漏区和第二源/漏区；
第一源极/漏极接触件，穿过层间绝缘膜连接到第一源/漏区；以及
第二源极/漏极接触件，穿过层间绝缘膜连接到第二源/漏区。
20.根据权利要求15所述的半导体装置，其中，第一区域和第二区域是n型场效应晶体管区域。
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