KR20180035014A - 반도체 장치 - Google Patents

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    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract

본 발명의 일 실시예는, 활성 영역을 갖는 기판과, 상기 활성 영역에 배치된 게이트 구조물과, 상기 게이트 구조물의 양측에 위치한 상기 활성 영역 내에 배치되며, 각각 리세스가 형성된 상면을 갖는 소스 및 드레인 영역들과, 상기 소스 및 드레인 영역들 상부에 배치되며 상기 리세스 영역의 내부로부터 상기 기판의 상면에 거의 수직 방향으로 형성된 콘택 플러그와, 상기 리세스의 내부 표면을 따라 배치되며, 상기 리세스 영역의 저면과 상기 콘택 플럭그의 하면 사이에 위치한 제1 부분과 상기 제1 부분에 연결되며 상기 리세스의 측벽과 상기 콘택 플러그의 측면 사이에 위치한 제2 부분을 포함하는 금속 실리사이드막과, 상기 금속 실리사이드막의 상단에 연결되며 상기 콘택 플러그의 측면의 일부 영역 상에 배치된 금속층을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 평면형(planar) MOSFET(metal oxide semiconductor FET)의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치도 개발되고 있다.
사이즈의 감소에 따라 소스/드레인 영역들과 상기 소스/드레인 영역들에 연결되는 콘택 플러그 사이에서의 콘택 저항이 반도체 장치의 기생 저항 (parasitic resistance)으로 소자 특성에 영향을 미칠 수 있다. 특히, FinFET에서는 기생 저항의 주된 요소로 작용하므로, 소스/드레인 영역과 콘택 플러그의 사이에서의 콘택 저항을 최소화할 필요가 있다.
본 발명이 해결하고자 하는 기술적 과제들 중 하나는, 콘택 플러그와의 콘택 저항이 감소된 반도체 장치 및 제조방법을 제공하는데 있다.
본 발명의 일 실시예는, 활성 영역을 갖는 기판과, 상기 활성 영역에 배치된 게이트 구조물과, 상기 게이트 구조물의 양측에 위치한 상기 활성 영역 내에 배치되며, 각각 리세스 영역이 형성된 상면을 갖는 소스 및 드레인 영역들과, 상기 소스 및 드레인 영역들 상부에 배치되며 상기 리세스 영역의 내부로부터 상기 기판의 상면에 거의 수직 방향으로 형성된 콘택 플러그와, 상기 리세스 영역의 내부 표면을 따라 배치되며, 상기 리세스 영역의 저면과 상기 콘택 플럭그의 하면 사이에 위치한 제1 부분과 상기 제1 부분에 연결되며 상기 리세스 영역의 측벽과 상기 콘택 플러그의 측면 사이에 위치한 제2 부분을 포함하는 금속 실리사이드막과, 상기 금속 실리사이드막의 상단에 연결되며 상기 콘택 플러그의 측면의 일부 영역 상에 배치된 금속층을 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 활성 영역을 갖는 기판과, 상기 기판 상에 배치되며 상기 활성 영역의 내부까지 연결된 콘택 홀을 갖는 절연층과, 상기 콘택 홀에 위치하며 상기 활성 영역의 내부에 위치하는 단부(tip) 영역을 갖는 콘택 플러그와, 상기 활성 영역의 내부 표면을 따라 형성되며 상기 콘택 플러그의 단부를 둘러싸는 금속 실리사이드막과, 상기 금속 실리사이드막의 상단에 연결되며 상기 콘택 홀의 측벽의 일부 영역 상에 배치된 금속층과, 상기 금속 실리사이드막 및 상기 금속층과의 계면들을 따라 상기 콘택 플럭그의 표면에 배치된 도전성 배리어막을 포함하는 반도체 장치를 제공한다.
금속 실리사이드막을 콘택 플러그의 하면뿐만 아니라 측면의 일부 영역까지 연장시킴으로써, 소스 및 드레인 영역들과 같은 활성 영역과 콘택 플러그의 콘택 저항을 감소시킬 수 있다.
도1는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃이다.
도2a는 도1의 반도체 장치를 Ⅰ-Ⅰ'선으로 절개하여 본 단면도이고, 도2b는 도1의 반도체 장치를 Ⅱ-Ⅱ'선으로 절개하여 본 단면도이며, 도2c는 도2의 반도체 장치의 일부를 나타내는 부분 확대도이다.
도3은 도2a 및 도2b에 도시된 반도체 장치의 주요 구성들을 나타내는 사시도이다.
도4a 내지 도15b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도16은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도17은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도18은 본 발명의 일 실시예에 따른 반도체 장치인 CMOS 인버터의 회로도이다.
도19는 본 발명의 일 실시예에 따른 반도체 장치인 CMOS NAND의 회로도이다.
도20은 본 발명의 일 실시예에 따른 반도체 장치로 구현된 SoC의 구성을 개략적으로 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하기로 한다.
도1는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃이며, 도2a 및 도2b는 각각 도1의 반도체 장치를 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선으로 절개하여 본 단면도이다.
도1과 함께 도2a 및 도2b를 참조하면, 반도체 장치(100)는 핀형(fin-type) 활성 영역(FA)을 갖는 기판(110)을 포함한다.
상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 예에서, 상기 기판(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 기판(110)상에서 상기 핀형 활성 영역(FA)의 저부 측벽은 소자분리막(111)으로 덮여 있으며, 상기 핀형 활성 영역(FA)은 기판(110)의 주면(X-Y 평면)에 수직 방향(Z 방향)을 따라 상기 소자분리막(111) 위로 핀형으로 돌출되어 있다. 상기 핀형 활성 영역(FA)은 제1 방향(X 방향)으로 연장된다. 상기 핀형 활성 영역(FA)의 저면 레벨은 도2a에서 점선(BL)으로 표시되어 있다.
도2a 및 도2b에 도시된 바와 같이, 상기 소스/드레인 영역들(120)은 핀형 활성 영역(FA)의 상면보다 더 높은 레벨의 상면(ST)을 가지는 상승된 소스/드레인(raised source/drain: RSD) 구조를 가질 수 있다. 도2b에 도시된 바와 같이, 소스/드레인 영역들(120)은 오각형 형상을 가질 수 있으나, 이에 한정되지 않으며 소스/드레인 영역들(120)은 다양한 형상을 가질 수 있다. 예를 들어, 상기 소스 및 드레인 영역들(120)은, 다각형, 원형 및 직사각형 중 어느 하나의 형상을 가질 수 있다. 일부 실시예에서, 소스/드레인 영역들(120)은 복수(예, 3개)의 핀형 활성 영역(FA) 상에서 서로 합쳐진(merged) 구조로 형성될 수 있다.
상기 핀형 활성 영역(FA) 위에는 복수의 인터페이스막(112), 복수의 게이트 절연막(114) 및 복수의 게이트 라인(115)이 배치될 수 있다. 상기 복수의 게이트 절연막(114) 및 복수의 게이트 라인(115)은 핀형 활성 영역(FA) 각각의 상면 및 양 측벽과, 소자 분리막(111)의 상면을 덮으면서 상기 제1 방향(X 방향)에 교차하는 제2 방향(Y 방향)으로 연장될 수 있다. 상기 핀형 활성 영역(FA)과 복수의 게이트 라인(115)이 교차하는 영역에는 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3차원 구조의 MOS 트랜지스터로 이루어질 수 있다.
상기 복수의 인터페이스막(112), 복수의 게이트 절연막(114) 및 복수의 게이트 라인(115) 각각의 양 측벽은 절연 스페이서(124)로 덮일 수 있다. 상기 복수의 인터페이스막(112)은 각각 핀형 활성 영역(FA)의 노출 표면을 산화시켜 얻어질 수 있다. 이러한 인터페이스막(112)은 핀형 활성 영역(FA)과 게이트 절연막(114)과의 사이의 계면 불량을 방지하는 역할을 할 수 있다.
일부 실시예들에서, 상기 복수의 인터페이스막(112)은 낮은 유전율(예, 9 이하)을 갖는 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 복수의 인터페이스막(112)은 실리케이트 또는 실리케이트와 상기한 물질의 조합으로 이루어질 수 있다.
상기 복수의 게이트 절연막(114)은 실리콘 산화막, 고유전막 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전율(예, 약 10 내지 25)이 더 큰 물질을 포함할 수 있다. 예를 들어, 상기 고유전막은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide) 및 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 게이트 절연막(114)은 ALD (atomic layer deposition), CVD (chemical vapor deposition) 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다.
상기 복수의 게이트 라인(GL)은 제1 게이트 전극(115a) 및 제2 게이트 전극(115b)을 포함할 수 있다. 상기 제1 게이트 전극(115a)은 일함수를 조절하는 역할을 할 수 있다. 상기 제2 게이트 전극(115b)은 상기 제1 게이트 전극(115a)의 상부에 형성된 공간을 채우는 역할을 할 수 있다. 제1 게이트 전극(115a)은 제2 게이트 전극(115b)에 대한 확산 방지층으로서의 역할을 할 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 게이트 전극(115a, 115b)은 서로 다른 물질로 이루어질 수 있다. 제1 게이트 전극(115a)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 제2 게이트 전극(115b)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리 실리콘과 같은 반도체 물질을 포함할 수 있다.
상기 게이트 라인(115)의 일측에서 상기 핀형 활성 영역(FA) 내에 소스/드레인 영역들(120)이 배치된다. 상기 소스/드레인 영역들(120)은 상기 핀형 활성 영역(FA)으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 상기 소스/드레인 영역들(120)은 리세스 영역(120R)이 형성된 상면(ST)을 갖는다. 리세스 영역(120R)은 콘택 플러그(160)의 일부가 그 내부에 배치될 수 있도록 충분한 깊이(D)로 형성될 수 있다.
일부 실시예들에서, 상기 소스/드레인 영역들(120)은 선택적 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조를 가질 수 있다. 상기 복수의 SiGe층은 서로 다른 Ge 함량을 가질 수 있다. 다른 일부 실시예들에서, 상기 소스/드레인 영역들(120)은 에피택셜 성장된 Si층 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다.
상기 복수의 게이트 라인(115)의 각 사이에는 게이트간 절연막(132)이 형성된다. 상기 게이트간 절연막(132)은 이웃하는 2개의 게이트 라인(115) 사이에서 상기 소스/드레인 영역들(120)을 덮도록 형성될 수 있다. 상기 게이트간 절연막(132)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 복수의 게이트 라인(115) 및 게이트간 절연막(132) 상에는 블로킹 절연막(134)이 형성될 수 있다. 상기 블로킹 절연막(134)은 산소와 같은 원하지 않는 이물질이 복수의 게이트 라인(115)에 침투하는 것을 방지할 수 있다. 또한, 상기 블로킹 절연막(134)은 상기 게이트 라인(115)에서 원하지 않게 문턱 전압(threshold voltage)이 바뀌는 현상, 또는 게이트 라인(GL)과 콘택 플러그(160)의 사이에서 발생될 수 있는 단락 현상을 방지할 수 있다. 예를 들면, 상기 블로킹 절연막(134)은 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 탄소함유 실리콘 산질화막(SiCON) 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 블로킹 절연막(134)은 약 20 ∼ 50 Å의 두께를 가질 수 있다.
층간 절연막(136)은 상기 블로킹 절연막(134) 상에 형성될 수 있다. 상기 층간 절연막(136)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 게이트간 절연막(132) 및 층간 절연막(136) 중 적어도 하나는 TEOS(tetra ethyl orthosilicate) 막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 게이트간 절연막(132)과 층간 절연막(136) 중 적어도 하나는 초저유전상수(예, 약 2.2 ∼ 2.4)를 가지는 ULK(ultra low K)막, 예를 들어 SiOC 막 및 SiCOH 막 중에서 선택되는 막일 수 있다.
콘택 플러그(160)는 상기 소스/드레인 영역들(120)에 전기적으로 연결되도록 상기 소스/드레인 영역들(120) 상에 배치된다. 상기 콘택 플러그(160)는 상기 리세스 영역(120R)의 내부로부터 상기 기판(110)의 상면(X-Y면)에 수직인 제3 방향(Z 방향)으로 연장된다. 예를 들면, 상기 콘택 플러그(160)는 X-Y면을 따른 단면 형상이 원형, 타원형, 또는 다각형일 수 있다.
콘택 플러그(160)는 상기 층간 절연막(136), 블로킹 절연막(134) 및 게이트간 절연막(132)을 관통할 수 있다. 상기 콘택 플러그(160)는 상기 게이트간 절연막(132)과, 상기 블로킹 절연막(134)과, 상기 층간 절연막(136)에 의해 둘러싸여 다른 도전층들과 상호 절연될 수 있다. 예를 들어, 상기 콘택 플러그(160)는 W, Cu, Al, 이들의 합금 또는 이들의 조합으로 이루어질 수 있다.
도2a 및 도2b에 도시된 바와 같이, 상기 콘택 플러그(160)는 리세스 영역(120R) 내부에 위치한 단부(tip) 영역(160T)을 갖는다. 상기 금속 실리사이드막(145)은 상기 리세스 영역(120R)의 내부 표면을 따라 형성되어 상기 소스/드레인 영역들(120)과 상기 콘택 플러그(160)(또는 도전성 배리어막(150)) 사이에 배치될 수 있다.
본 실시예에서, 상기 금속 실리사이드막(145)은 상기 리세스 영역(120R)의 저면에 위치한 제1 부분(145A)과, 상기 제1 부분(145A)과 일체로 연결되어 상기 리세스 영역(120R)의 측벽에 위치한 제2 부분(145B)을 포함한다. 금속 실리사이드막(145)의 제1 부분(145A)은 콘택 플러그(160)의 하면에 배치되며, 금속 실리사이드막(145)의 제2 부분(145B)은 콘택 플러그(160)의 측면 일부 영역에도 배치될 수 있다. 이와 같이, 상기 콘택 플러그(160)의 단부 영역(160T)의 거의 전체 표면은 금속 실리사이드막에 둘러싸일 수 있다. 일부 실시예에서, 상기 금속 실리사이드막(145)의 상기 제2 부분(145B)은 상기 제1 부분(145A)으로부터 멀어질수록 작아지는 두께를 가질 수 있다.
본 실시예에 따른 반도체 장치(100)는 소스/드레인 영역들(120)에 형성된 리세스 영역(120R)의 저면 및 측벽을 덮는 금속 실리사이드막(145)을 가지므로 상기 금속 실리사이드막(145)이 콘택 플러그(160)와 비교적 넓은 콘택 면적을 가질 수 있고, 이로써 소스/드레인 영역들(120)과 콘택 플러그(160)의 사이에서 콘택 저항을 크게 감소시킬 수 있다.
상기 금속 실리사이드막(145)은 소스/드레인 영역들(120)의 반도체 물질(예, Si, SiGe, Ge 등)와 반응하여 형성되므로, 소스/드레인 영역들(120)의 상면(ST)까지 형성될 수 있다. 일부 실시예에서, 상기 금속 실리사이드막(145)은 MSixDy로 표시되는 조성을 가질 수 있다. 여기서, M은 금속이고, D는 M 및 Si와는 다른 성분의 원소이고, 0 < x ≤3이고, 0 ≤ y ≤1 일 수 있다. 상기 M은 Ti, Co, Ni, Ta, Pt 또는 이들의 조합이며, 상기 D는 Ge, C, Ar, Kr, Xe, 또는 이들의 조합일 수 있다. 예를 들어, 상기 금속 실리사이드막(145)은 티타늄 실리사이드일 수 있다.
본 실시예에서는, 상기 금속 실리사이드막(145) 상단에는 금속층(147)이 배치될 수 있다. 상기 금속층(145)은 리세스 영역(120R) 외부로 돌출되어 콘택홀의 측벽에 따라 일정한 높이(H1)로 형성될 수 있다. 도2c에 도시된 바와 같이,상기 금속층(147)은 상기 소스 및 드레인 영역들(120)의 상면(ST)보다 높은 레벨에 위치할 수 있다. 상기 금속층(147)은 상기 금속 실리사이드막(145)에 함유된 금속과 동일한 금속을 포함할 수 있다. 일부 실시예에서, 상기 금속층(147)은 티타늄(Ti), 코발트(Co), 니켈(Ni), 탄탈늄(Ta) 및 백금(Pt)으로 구성된 그룹으로부터 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들면, 상기 금속 실리사이드막(145)이 티타늄 실리사이드인 경우, 상기 금속층(147)은 티타늄일 수 있다.
본 실시예에서, 상기 콘택 플러그(160)의 하면 및 측벽은 도전성 배리어막(150)으로 둘러싸인다. 상기 도전성 배리어막(150)은 상기 금속 실리사이드막(145)에 접촉하는 하부 영역과, 상기 콘택 플러그(160)의 측벽을 둘러싸는 상부 영역을 포함한다. 도전성 배리어막(150)의 하부 영역은 상기 금속 실리사이드막(145)은 상기 도전성 배리어막(150)의 하부 영역을 통해 상기 콘택 플러그(160)와 전기적으로 접속될 수 있다. 즉, 도전성 배리어막(150)은 상기 콘택 플러그(160)와 상기 금속 실리사이드막(145)의 계면 및 상기 콘택 플러그(160)와 상기 금속층(147)의 계면을 따라 배치될 수 있다.
상기 도전성 배리어막(150)은 도전성 금속 질화막으로 이루어질 수 있다. 예를 들어, 상기 도전성 배리어막(150)은 TiN, TaN, AlN, WN 또는 이들의 조합으로 이루어질 수 있다.
상기 금속 실리사이드막(145)의 제1 부분(145A)은 상기 게이트 라인(115)의 최저면의 레벨(도3 참조)보다 높고, 상기 핀형 활성 영역(FA)의 상면의 레벨(도2a 참조)보다 낮은 레벨에 위치될 수 있다. 즉, 상기 금속 실리사이드막(145)의 제1 부분(145a)은 게이트 라인(115)의 최저면과 핀형 활성 영역(FA)의 상면과의 사이의 레벨에 형성될 수 있다. 상기 금속층(147)은 상기 금속 실리사이드막(145)의 상단에 배치되어 그와 일체로 연결되며, 상기 금속층(147)은 상기 소스 및 드레인 영역들(120)의 상면(ST)보다 높은 레벨에 위치할 수 있다. 상기 금속층(147)은 금속 자체뿐만 아니라, 충분히 실리사이드화되지 않은 금속(예, 실리콘 함유율 30at% 이하)를 포함할 수 있다.
도4a 내지 도15b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 주요 공정별 단면도들이다. 본 공정예는 도2a 내지 도3에 도시된 반도체 장치의 제조방법이며, 각 공정별 단면은 도2a 및 도2b에 도시된 단면들에 대응하는 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'로 절개한 단면으로 이해될 수 있다.
도4a 및 도4b를 참조하면, 핀형 활성 영역(FA)을 갖는 기판(110)을 마련한다.
핀형 활성 영역(FA)은 상기 기판(110)의 일부 영역을 선택적으로 식각하여 얻어질 수 있다. 핀형 활성 영역(FA)은 상기 기판(110)의 주면(X-Y 평면)으로부터 상부(Z 방향)로 돌출되면서 일방향(X 방향)으로 연장될 수 있다. 예를 들어, 상기 기판(110)은 P-MOSFET 영역 및/또는 N-MOSFET 영역을 가질 수 있으며, 상기 핀형 활성 영역(FA)은 원하는 MOSFET의 채널 타입에 따라 P 형 또는 N 형의 불순물 확산영역들을 포함할 수 있다.
이어, 상기 기판(110) 상에 핀형 활성 영역(FA)을 덮는 절연막을 형성하고 상기 핀형 활성 영역(FA)이 일부 노출되도록 절연막을 에치백함으로써, 도4b에 도시된 바와 같이 소자분리막(112)을 형성할 수 있다. 상기 소자분리막(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 조합으로 이루어질 수 있다.
도5a 및 도5b를 참조하면, 핀형 활성 영역(FA) 상에 복수의 더미 게이트 구조체(DG)를 형성한다.
상기 복수의 더미 게이트 구조체(DG)는 상기 핀형 활성 영역(FA)에 교차하여 연장되도록 형성되며, 각각 핀형 활성 영역(FA) 위에 순차적으로 적층된 더미 게이트 절연막(D114), 더미 게이트 라인(D116), 및 더미 게이트 캡핑층(D118)을 포함할 수 있다. 일부 실시예들에서, 더미 게이트 절연막(D114)은 실리콘 산화물을 포함할 수 있다. 상기 더미 게이트 라인(D116)은 폴리실리콘을 포함할 수 있다. 상기 더미 게이트 캡핑층(D118)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 또한. 상기 더미 게이트 구조체(DG)의 양 측벽에 절연 스페이서(124)를 형성한다. 상기 절연 스페이서(124)는 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합으로 이루어질 수 있다.
이어, 상기 더미 게이트 구조체(DG)의 양 측에서 노출되는 핀형 활성 영역(FA) 위에 에피택셜 성장 공정에 의해 반도체층(120)을 형성하여 소스/드레인 영역들(120)을 제공할 수 있다. 상기 소스/드레인 영역(120)은 핀형 활성 영역(FA)의 상면보다 더 높은 레벨의 상면(ST)을 가질 수 있다. 상기 소스/드레인 영역들(120)은 불순물이 도핑된 반도체층으로 이루어질 수 있다. 예를 들어, 상기 소스/드레인 영역들(120)은 불순물이 도핑된 Si, SiGe, 또는 SiC로 이루어질 수 있다.
다음으로, 평탄화된 상면을 가지는 게이트간 절연막(132)을 형성할 수 있다. 상기 게이트간 절연막(132)은, 소스/드레인 영역들(120), 복수의 더미 게이트 구조체(DG) 및 절연 스페이서(124)를 덮도록 충분한 두께로 형성한 후에 상기 복수의 더미 게이트 구조체(DG)가 노출될 수 있도록 상기 절연막이 형성된 결과물을 평탄화함으로써 얻어질 수 있다.
도6a 및 도6b를 참조하면, 복수의 더미 게이트 구조체(DG)를 제거하여 복수의 게이트 공간(GH)을 형성할 수 있다.
앞서 평탄화 공정에서 노출된 게이트간 절연막(132)을 통해 복수의 더미 게이트 구조체(DG)를 선택적으로 제거할 수 있다. 복수의 게이트 공간(GH)을 통해 절연 스페이서(124) 및 핀형 활성 영역(FA)이 노출될 수 있다.
도7a 및 도7b를 참조하면, 복수의 게이트 공간(GH)(도4a 참조) 내에 복수의 인터페이스막(112), 게이트 절연막(114) 및 게이트 라인(115)을 차례로 형성할 수 있다.
복수의 인터페이스막(112)은 복수의 게이트 공간(GH) 내에서 노출되는 핀형활성 영역(FA)의 일부를 산화시키는 공정으로 형성될 수 있다. 상기 복수의 인터페이스막(112)은 복수의 게이트 절연막(114)과 하부의 핀형 활성 영역(FA)의 사이의 계면 불량을 방지하는 역할을 할 수 있다.
상기 게이트 절연막(114) 및 게이트 라인(115)은 복수의 게이트 공간(GH) 내부를 채우면서 게이트간 절연막(132)의 상면을 덮도록 형성될 수 있다. 상기 게이트 절연막(114)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 게이트 라인(115)은 제1 게이트 전극층(115a) 및 제2 게이트 전극층(115b)을 포함할 수 있다. 본 공정에 도입되는 층들은 각각 ALD, MOALD(metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다.
다른 실시예에서는, 도전성 캡핑층 및/또는 갭필(gap-fill) 금속막을 추가로 형성할 수 있다. 도전성 캡핑층은 상기 게이트 라인(115)의 표면이 산화되는 것을 방지하거나 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층(wetting layer) 역할을 할 수 있다. 예를 들어, 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN 또는 이들의 조합일 수 있다. 상기 갭필 금속막은 상기 핀형 활성 영역(FA) 사이의 공간을 채우면서 상기 도전성 캡핑층 상에 연장될 수 있다. 상기 갭필 금속막은 W막으로 이루어질 수 있다.
도8a 및 도8b를 참조하면, 앞선 공정의 결과물에 대하여 평탄화 공정을 적용하여 게이트 라인(115) 및 게이트 절연막(114)을 각각 복수의 게이트 공간(GH)에 잔류할 수 있다.
상기 평탄화 공정의 결과로서, 절연 스페이서(124) 및 게이트간 절연막(132)이 각각의 상면으로부터 소정 두께만큼 제거되고, 복수의 게이트 라인(115)의 상면 주위에서 복수의 게이트 절연막(114)의 상면, 복수의 절연 스페이서(124)의 상면 및 게이트간 절연막(132)의 상면이 거의 동일한 레벨로 노출될 수 있다.
도9a 및 도9b를 참조하면, 복수의 게이트 라인(115) 및 게이트간 절연막(132) 위에 블로킹 절연막(134) 및 층간 절연막(136)을 차례로 형성한다.
상기 층간 절연막(136)은 평탄화된 상면을 가지도록 형성될 수 있다. 상기 블로킹 절연막(134)은 상기 복수의 게이트 라인(115)의 상면을 덮는 평탄한 막의 형상을 가지는 것으로 예시되었으나, 이에 한정되지 않는다. 예를 들어, 상기 블로킹 절연막(134)은 상기 게이트 라인(115)의 상면과, 양 측벽의 적어도 일부를 덮도록 형성될 수 있으며, 그에 상응하여 상기 블로킹 절연막(134)의 적어도 일부 영역에 단차가 형성된 구조를 가질 수 있다.
도10a 및 도10b를 참조하면, 소스/드레인 영역들(120)이 노출되도록 상기 층간 절연막(136), 블로킹 절연막(134) 및 게이트간 절연막(132)을 관통하는 콘택 홀(CH)을 형성한다.
상기 콘택 홀(CH)은 콘택 플러그 형성영역을 정의할 수 있다. 상기 콘택 홀(CH)은 층간 절연막(136) 상에 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 층간 절연막(136), 블로킹 절연막(134) 및 게이트간 절연막(132)을 차례로 에칭함으로써 형성될 수 있다. 상기 콘택홀(CH)을 통해 소스/드레인 영역(120)이 노출될 수 있다.
콘택홀(CH)의 형성과정에서 노출된 소스/드레인 영역들(120)의 일부 영역이 일정 깊이(D)로 제거되어 소스/드레인 영역들(120)의 상면(ST)에 리세스 영역(120R)을 형성한다. 상기 리세스 영역(120R)의 깊이(D)는 핀형 활성 영역(FA)의 상면보다 더 낮은 레벨을 가질 수 있다. 상기 리세스 영역(120R)은 콘택 플러그의 일부 영역(즉, 단부영역(160T))가 그 내부에 위치하기 위한 충분한 깊이(D)를 가지므로, 상기 리세스 영역(120R)의 저면뿐만 아니라 측벽도 콘택 면적으로 제공될 수 있다. 이와 같이, 본 실시예에서는, 리세스 영역(120R)의 측벽도 콘택 영역으로 제공되므로, 충분한 콘택 면적을 갖도록 리세스 영역(120R)의 깊이(D)를 적절히 선택할 수 있다.
도11a 및 도11b를 참조하면, 상기 리세스 영역(120R)의 저면을 덮는 1차 금속막(140)을 형성한다.
상기 1차 금속막(140)은 금속 실리사이드를 형성을 위한 금속물질일 수 있다. 예를 들어, 상기 1차 금속막(140)은 Ti, Co, Ni, Ta, Pt 또는 그 조합일 수 있다. 상기 1차 금속막(140)은 PVD 공정을 이용하여 형성될 수 있다. 이러한 증착과정에서 1차 금속막(140)은 상기 리세스 영역(120R)의 저면뿐만 아니라, 상기 층간 절연막(136)의 상면 및 콘택홀(CH)의 내부 측벽에도 퇴적될 수 있다. 특히, 1차 금속막(140)은 콘택홀(CH)의 내부 측벽에 퇴적되더라도 후속 콘택 플러그의 충진공정을 방해하지 않도록 작은 두께로 퇴적될 수 있다. 이를 위해서, 리세스 영역(120R)의 저면에 증착되는 1차 금속막(140)의 두께(t0)를 리세스 영역(120R)의 측벽까지 덮이도록 충분한 두께로 형성하기 어렵다. 따라서, 상기 1차 금속막(140)이 형성된 후에도, 상기 1차 금속막(140) 위에 위치한 상기 리세스 영역(120R)의 측벽의 일부 영역이 노출될 수 있다.
도12a 및 도12b를 참조하면, 1차 금속막(140)에 대한 리스퍼터링(re-sputtering) 공정을 통해서 리세스 영역(120R)의 저면 및 측벽에 걸쳐 형성된 2차 금속막(140')을 제공할 수 있다.
리스퍼터링 공정에 의해 1차 금속막(140)은 부분적으로 상기 리세스 영역(120R)의 측벽에 분산되어 상기 리세스 영역(120R)의 측벽에도 연장된 2차 금속막(140')을 형성할 수 있다. 2차 금속막(140')은 상기 리세스 영역(120R)의 내부 표면을 따라 배치될 수 있다. 예를 들어, 리스퍼터링 공정은 Ar, Ne과 같은 비활성 기체를 이용한 플라즈마 에칭공정으로 수행될 수 있다.
본 공정은 제1 금속막(140) 증착(도11a 및 도11b)과의 사이에서 진공을 파괴하지 않고 인시튜(in-situ)로 수행될 수 있다. 물론, 이에 한정되지 않으며 필요에 따라 다른 챔버로 이송하는 등 엑스-시튜(ex-situ)로 수행될 수 있다. 또한, 본 리스퍼터링을 수행하는 동안에, 도11a 및 도11b의 공정 후에 1차 금속막(140) 표면에 잔류할 수 있는 자연 산화막과 같은 이물질이 함께 제거될 수 있다.
리스퍼터된 2차 금속막(140')은 상기 리세스 영역(120R)의 저면에 위치한 바닥 부분(140a)과 상기 바닥 부분(140a)에 일체로 연결되며 상기 리세스 영역(120R)의 측벽에 위치한 측벽 부분(140b)을 포함할 수 있다. 상기 2차 금속막(140')의 측벽 부분(140b)은 상기 리세스 영역(120R)의 측벽보다 높은 영역까지 형성될 수 있다. 즉, 상기 측벽 부분(140b)은 리세스 영역(120R)의 외부에서 콘택홀(CH)의 일부 영역에 위치한 금속부분(140T)을 포함할 수 있다. 바닥 부분(140a)의 두께(t1')는 1차 금속막(140)의 두께(t0)보다 감소하며, 측벽 부분(140b)의 두께(t2')는 콘택을 위한 실리사이드를 형성할 수 있는 충분한 두께를 가질 수 있다. 예를 들어, 상기 측벽 부분(140b)의 두께(t2)는 약 1㎚ 이상일 수 있다. 일부 실시예에서, 리스퍼터링 과정에서 금속 물질이 도시된 2차 금속막(140')보다 높게 콘택홀(CH)의 측벽에 상당부분까지 매우 얇은 두께로 퇴적될 수 있다. 이러한 퇴적된 금속막은 질화처리를 이용하여 배리어막을 제공할 수 있다(도16 참조).
도13a 및 도13b를 참조하면, 2차 금속막(140')이 형성된 리세스 영역(120R)과 상기 콘택홀(CH)의 내벽을 덮는 도전성 배리어막(150)을 형성한다.
상기 도전성 배리어막(150)은 2차 금속막(140')의 노출 표면 및 상기 콘택홀(CH)의 내벽을 컨포멀(conformal)하게 덮도록 형성될 수 있다. 본 공정은 PVD, CVD, 또는 ALD 공정을 이용하여 수행될 수 있다. 예를 들어, 상기 도전성 배리어막(150)은 TiN, TaN, AlN, WN, 또는 이들의 조합으로 이루어질 수 있다.
도14a 및 도14b를 참조하면, 도13a 및 도13b에 도시된 결과물을 열처리하여리세스 영역(120R)의 저면 및 측벽에서 금속 실리사이드막(145)을 형성한다.
열처리 과정에서 상기 소스/드레인 영역(120)을 구성하는 반도체 물질과 상기 2차 금속막(140')을 구성하는 금속의 반응을 유도하여 상기 리세스 영역(120R)에서 상기 소스/드레인 영역(120)을 덮는 상기 금속 실리사이드막(145)을 형성할 수 있다. 예를 들어, 상기 금속 실리사이드막(145)을 형성하기 위한 열처리 공정으로 레이저 어닐링을 이용할 수 있다.
상기 금속 실리사이드막(145)이 형성된 후, 상기 2차 금속막(140')에서 반도체 물질과 접속하지 않은 영역, 즉 콘택홀(CH)의 내부 측벽에 위치한 영역은 반도체 물질과 반응하지 못하므로 실리사이드화되지 않은 금속층(147)을 잔류시킬 수 있다. 이러한 금속층(147)은 층간 절연막(132)과 도전성 배리어막(150) 사이에 남아 있을 수 있다. 상기 금속층(147)은 실리콘이 확산 가능한 인접한 범위에 위치할 경우에는 완전한 금속이기보다는 충분히 실리사이드화되지 않은 금속화합물일 수 있다. 예를 들어, 충분히 실리사이드화되지 않은 금속층(147)은 실리콘 함유율이 30at% 이하일 수 있다.
상기 금속 실리사이드막(145)은, 상기 리세스 영역(120R)의 저면에 위치한 제1 부분(145a)과, 상기 제1 부분(145a)에 일체로 연결되며 상기 리세스 영역(120R)의 측벽에 위치한 제2 부분(145b)을 포함한다. 실리사이드화 후에, 제1 부분(145a)의 두께(t1)는 2차 금속막(140')의 바닥부분(140a)의 두께(t1')보다 커지고, 제2 부분(145b)의 두께(t2)는 2차 금속막(140')의 측벽부분(140b)의 두께(t2')보다 커질 수 있다. 제2 부분(145b)의 두께(t2)은 상기 기판(110)으로부터 멀어질수록 더 작은 두께를 가질 수 있다. 또한, 금속층(147)은 금속 실리사이드막(145)의 제2 부분(145b)의 두께(t2)보다 작은 두께를 가질 수 있다.
도15a 및 도15b를 참조하면, 도14a 및 도14b에 도시된 결과물 상에 콘택홀(CH) 및 리세스 영역(120R)을 채우기에 충분한 두께로 도전막(160P)을 형성한다.
상기 도전막(160P)은 상기 콘택홀(CH) 및 리세스 영역(120R)의 내부를 채우면서 층간 절연막(136)의 상면 위에서 도전성 배리어막(150)을 덮도록 형성될 수 있다. 예를 들어, 상기 도전막(160P)은 W, Cu, Al, 이들의 합금 또는 이들의 조합으로 이루어질 수 있다. 상기 층간 절연막(136) 상면이 노출되고, 상기 도전성 배리어막(150) 및 도전막(160P)이 상기 콘택홀(CH) 및 리세스 영역(120R)의 내부에만 남도록 1차 금속막(140), 도전성 배리어막(150) 부분 및 도전막(160P) 증착시에 상기 층간 절연막(136)의 상면 위에 형성된 불필요한 부분들을 제거할 수 있다. 이러한 제거공정은, CMP 공정 등과 같은 평탄화 공정을 수행할 수 있다.
그 결과, 도2a 및 도2b에 도시된 바와 같이, 상기 도전막(160P) 중 상기 콘택홀(CH) 및 리세스 영역(120R)의 내부를 채우는 부분으로 이루어지는 콘택 플러그(160)와, 상기 콘택홀(CH) 내에서 상기 콘택 플러그(160)의 주위를 포위하는 도전성 배리어막(150)이 남게 될 수 있다.
앞선 실시예들은 FinFET 소자에서 소스 및 드레인 영역들을 위한 콘택 플러그 형성시에 예로 설명되어 있으나, 이에 한정되지 않으며 평판형 MOSFET 소자와 같은 다른 소자의 소스 및 드레인 영역뿐만 아니라 다른 소자의 활성영역에 제공되는 콘택 구조를 형성하는 방안으로도 다양하게 활용될 수 있다.
도16은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다. 도16에 도시된 반도체 장치(200)는 도 1에 도시된 레이아웃과 유사한 레이아웃을 가질 수 있으며, Ⅰ-Ⅰ'선으로 절개한 단면 구조이며, 앞선 실시예에서 설명된 동일한 참조 부호는 동일 부재를 나타낸 것으로 이해할 수 있다.
도16을 참조하면, 반도체 장치(200)는 도전성 배리어막(150)의 상부영역과 콘택홀(CH) 사이에 배치된 추가 배리어막(170)과, 금속 실리사이드막(145)와 금속층(147) 사이에 배치된 중간 실리사이드 영역(146)을 더 포함하는 것을 제외하고, 앞선 실시예에 따른 반도체 장치(100)와 거의 동일한 구성을 갖는다.
본 실시예에서, 상기 추가 배리어막(170)은 상기 도전성 배리어막(150)을 형성하기 전에 형성될 수 있다. 추가 배리어막(170)은 금속층(147) 및 금속 실리사이드막(146)에 함유된 금속을 포함한 질화막일 수 있다. 도12a 및 도12b에 도시된 리스퍼터링 공정에서 분산되는 금속물질이 콘택홀(CH)의 내부 측벽 상에 퇴적될 수 있다. 리세스 영역(120R)의 측벽에 비해 매우 적은 양일지라도 콘택홀(CH)의 내부 측벽을 따라 잔류할 수 있다. 이러한 잔류 금속물질을 도전성 배리어막(150)을 형성하기 전에 질화 처리함으로써 추가 배리어막(170)을 제공할 수 있다. 예를 들어, 금속층(147) 및 금속 실리사이드막(145)이 각각 Ti 및 티타늄 실리사이드인 경우에, 추가 배리어막(170)은 TiN일 수 있다. 물론, 후속 도전성 배리어막(150)도 TiN으로 동일하게 형성하는 경우에는 구분되지 않을 수 있으나, 다른 물질(예, TaN 등)로 형성되는 경우에는 배리어막이 2개의 층으로 구분될 수 있다.
본 실시예에서, 중간 실리사이드 영역(146)은 리세스 영역(120R)의 표면을 따라 금속 실리사이드막(145)와 금속층(147) 사이에 배치될 수 있다. 중간 실리사이드 영역(146)은 금속 실리사이드막(145)과 금속층(147)과 일체로 형성되며, 중간 실리사이드 영역(146)에 걸쳐 실리콘 함유량이 점차 감소하고 실리콘이 거의 함유되지 않은 금속층(147)이 존재할 수 있다. 중간 실리사이드 영역(146)은 상기 금속의 함유율이 상기 금속 실리사이드막(145)보다 큰 영역을 가질 수 있다. 예를 들어, 상기 중간 실리사이드 영역(146)의 실리콘 함유율은 약 30 at% 이하일 수 있다. 상기 중간 실리사이드 영역(146)은 상기 활성 영역(FA)의 상면에 인접한 영역에 위치하거나 그보다 높은 레벨에 위치할 수 있다. 일부 실시예에서는, 앞서 설명한 바와 같이, 금속 실리사이드막(145)의 상단에는 금속층(147)을 대신하여 실리콘 함유율이 30at% 이하인 중간 실리사이드 영역(146)만이 형성될 수 있다.
도17은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다. 도17에서도 앞선 실시예들과 동일한 참조 부호는 동일 부재를 나타내며, 반복되는 설명을 생략하기로 한다.
도17을 참조하면, 집적회로 소자(500)에서 기판(110)은 제1 소자 영역(TR1) 및 제2 소자 영역(TR2)을 가진다.
상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 전기적 특성이 서로 다른 영역들일 수 있다. 일부 실시예들에서, 상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 서로 다른 채널 타입을 가지는 트랜지스터들을 형성하는 영역들일 수 있다. 예를 들면, 상기 제1 소자 영역(TR1)은 PMOS 트랜지스터를 포함하는 영역이고, 상기 제2 소자 영역(TR2)은 NMOS 트랜지스터를 포함하는 영역일 수 있다.
상기 제1 소자 영역(TR1) 및 제2 소자 영역(TR2)은 앞선 실시예들과 유사한 구조를 가질 수 있다. 다만, 제1 소자 영역(TR1)에 형성된 PMOS 트랜지스터의 금속 실리사이드막(145-1)의 저면 레벨인 제1 레벨(L1)과 제2 소자 영역(TR2)에 형성된 NMOS 트랜지스터에 포함되는 금속 실리사이드막(145-2)의 저면 레벨인 제2 레벨(L2)은 서로 다를 수 있다.
예를 들면, 도17에 도시된 바와 같이, 상기 제1 레벨(L1)은 상기 제2 레벨(L2)보다 더 깊고, 이에 따라 상기 제1 레벨(L1)은 상기 제2 레벨(L2)보다 상기 핀형 활성 영역(FA)의 저면 레벨에 더 가깝게 될 수 있다. 또한, 상기 제1 레벨(L1) 및 상기 제2 레벨(L2)은 각각 핀형 활성 영역(FA)의 상면(FT)의 레벨인 제3 레벨(L3)보다 더 깊고, 이에 따라 상기 제2 레벨(L2)은 상기 제1 레벨(L1)보다 상기 핀형 활성 영역(FA)의 상면(FT)에 더 가깝게 될 수 있다. 이는 PMOS 트랜지스터의 소스/드레인 영역들(10)이 NMOS 트랜지스터의 소스/드레인 영역들(120)보다 에칭률이 다소 높기 때문이다. 따라서, 콘택홀을 형성하기 위한 동일한 에칭 공정(도11a 및 도11b 참조)에서 상기 제1 레벨(L1)은 상기 제2 레벨(L2)보다 더 깊게 나타날 수 있다.
상기 제1 소자 영역(TR1)에서 소스/드레인 영역(120)에 형성되는 리세스 영역(120R1)의 저면의 레벨은 상기 제1 레벨(L1)에 대응할 수 있다. 상기 제2 소자 영역(TR2)에서 소스/드레인 영역(120)에 형성되는 리세스 영역(120R2)의 저면의 레벨은 상기 제2 레벨(L2)에 대응할 수 있다. 반면에, 상기 제1 소자 영역(TR1) 및 제2 소자 영역(TR2)에 각각 형성되는 소스/드레인 영역(120)의 상면의 레벨은 상호 동일할 수 있다.
제1 및 제2 소자 영역(TR1)의 금속 실리사이드막(145-1,145-2)은 각각 리세스 영역들(120R1,120R2)의 바닥면에 위치한 제1 부분과 리세스 영역들(120R1,120R2)의 측벽에 위치한 제2 부분을 포함한다. 하지만, 제2 소자 영역(TR2)에서만 금속 실리사이드막(145-2) 상단에만 앞서 설명된 잔류 금속층(147)이 존재하고, 제1 소자 영역(TR1)의 금속 실리사이드막(145-1) 상단에는 금속층이 존재하지 않을 수 있다.
양 소자 영역(TR1,TR2)의 콘택홀에, 동일 공정에서 1차 금속막을 형성하고(도12a 및 도12b 참조) 동일한 조건의 리스퍼터링을 적용하였을 때(도13a 및 도13b 참조)에 리세스 영역(또는 콘택홀)의 측벽에 리스퍼터된 측벽 금속부분은 활성 영역(FA)의 상단 레벨(L3)을 기준으로 다른 높이를 가질 수 있다. 일부 실시예에서, 제1 소자 영역(TR1)에서 측벽 금속 부분이 활성 영역(FA)의 상단 레벨(L3)에 거의 맞추어지도록 공정조건을 설정한 경우에는, 상대적으로 콘택홀 깊이가 낮은 제2 소자 영역(TR2)에서 측벽 금속 부분이 활성 영역(FA)의 상단 레벨(L3)보다 높게 위치하게 될 수 있다.
그 결과, 도17에 도시된 바와 같이, 제2 소자 영역(TR2)에 위치한 금속 실리사이드막(145-2)의 상단에만 금속층(147)이 잔류할 수 있다. 다른 실시예에서는, 공정 조건에 따라, 두 소자 영역 모두에서 금속 실리사이드막(145-1,145-2) 상단에 금속층이 존재할 수 있다. 이 경우에도, 금속층들의 크기가 서로 다를 수 있다.
도18은 본 발명의 일 실시예에 따른 반도체 장치인 CMOS 인버터의 회로도이다.
도18을 참조하면, CMOS 인버터(600)는 CMOS 트랜지스터(610)를 포함한다. CMOS 트랜지스터(610)는 전원 단자와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(620) 및 NMOS 트랜지스터(630)로 이루어진다. CMOS 트랜지스터(610)는 도17을 참조하여 설명한 반도체 장치(500)를 포함할 수 있다.
도19는 본 발명의 일 실시예에 따른 반도체 장치인 CMOS NAND의 회로도이다.
도19를 참조하면, CMOS NAND 회로(800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. 한 쌍의 CMOS 트랜지스터를 구성하는 적어도 하나의 트랜지스터는 도17을 참조하여 설명한 반도체 장치(500)를 포함할 수 있다.
도20은 본 발명의 일 실시예에 따른 반도체 장치로 구현된 SoC의 구성을 개략적으로 나타내는 도면이다.
도20을 참조하면, SoC(System on Chip, 1000)는 중앙 처리 유닛(1110), 메모리(1120), 인터페이스(1130), 그래픽 처리 유닛(1140), 기능 블록들(1150) 및 이를 연결하는 버스(1160)를 포함할 수 있다. 중앙 처리 유닛(1110)은 SoC(1100)의 동작을 제어할 수 있다. 중앙 처리 유닛(1110)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 중앙 처리 유닛(1110)은 멀티-코어를 포함할 수 있다.
멀티-코어의 각 코어는 성능이서로 동일하거나 상이할 수 있다. 또한 멀티-코어의 각 코어는 동시에 활성화되거나 서로 활성화되는 시점을 달리할 수 있다. 메모리(1120)는 중앙 처리 유닛(1110)의 제어에 의해 기능 블록들(1150)에서 처리한 결과 등 저장할 수 있다. 예를 들어, 중앙 처리 유닛(1110)의 L2 캐시에 저장된 내용이 플러시(flush)됨에 따라 메모리(1120)에 저장될 수 있다. 인터페이스(1130)는 외부의 장치들과의 인터페이스를 수행할 수 있다. 예를 들어, 인터페이스(1130)는 카메라, LCD 및 스피커 등과의 인터페이스를 수행할 수 있다.
그래픽 처리 유닛(1140)은 시스템 온 칩(SoC)에 요구되는 그래픽 기능들을 수행할 수 있다. 예를 들면, 그래픽 처리 유닛(1140)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 기능 블록들(1150)은 SoC에 요구되는 다양한 기능들을 수행할 수 있다. 예를 들어, SoC(1100)가 모바일 장치에 사용되는 AP인 경우, 기능 블록들(1150) 중 일부는 통신 기능을 수행할 수 있다. SoC(1000)는 도17을 참조하여 설명한 반도체 장치(500)를 포함할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 활성 영역을 갖는 기판;
    상기 활성 영역에 배치된 게이트 구조물;
    상기 게이트 구조물의 양측에 위치한 상기 활성 영역 내에 배치되며, 각각 리세스가 형성된 상면을 갖는 소스 및 드레인 영역들;
    상기 소스 및 드레인 영역들 상부에 배치되며 상기 리세스 영역의 내부로부터 상기 기판의 상면에 거의 수직 방향으로 형성된 콘택 플러그;
    상기 리세스 영역의 내부 표면을 따라 배치되며, 상기 리세스 영역의 저면과 상기 콘택 플럭그의 하면 사이에 위치한 제1 부분과 상기 제1 부분에 연결되며 상기 리세스 영역의 측벽과 상기 콘택 플러그의 측면 사이에 위치한 제2 부분을 포함하는 금속 실리사이드막; 및
    상기 금속 실리사이드막의 상단에 연결되며 상기 콘택 플러그의 측면의 일부 영역 상에 배치된 금속층을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 금속층은 상기 소스 및 드레인 영역들의 상면보다 높은 레벨에 위치하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 금속층은 상기 금속 실리사이드막에 함유된 금속과 동일한 금속을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 금속층과 상기 금속 실리사이드막 사이에 배치되며 상기 금속의 함유율이 상기 금속 실리사이드막보다 큰 중간 실리사이드 영역을 더 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 중간 실리사이드 영역의 실리콘 함유율은 약 30 at% 이하인 것을 특징으로 하는 반도체 장치
  6. 제4항에 있어서,
    상기 중간 실리사이드 영역은 상기 활성 영역의 상면과 인접하거나 그보다 높은 레벨에 위치하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 금속층은 Ti층이고, 상기 금속 실리사이드막은 Ti 실리사이드막이며,
    상기 금속층과 상기 금속 실리사이드막 사이에 위치하며 실리콘의 함유율이 30 at% 이하인 중간 실리사이드 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 활성 영역은 제1 방향으로 연장된 돌출된 핀형(fin-type) 활성 영역을 가지며,
    상기 게이트 구조는 상기 핀형 활성 영역 상에 상기 제1 방향과 교차하는 제2 방향으로 배치되고, 상기 소스 및 드레인 영역들은 상기 게이트 구조의 일측에서 상기 핀형 활성 영역 내에 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 금속 실리사이드막 및 상기 금속층과의 계면들을 따라 상기 콘택 플럭그의 하면 및 측면을 둘러싸는 도전성 배리어막을 더 포함하는 반도체 장치.
  10. 활성 영역을 갖는 기판;
    상기 기판 상에 배치되며 상기 활성 영역의 내부까지 연결된 콘택 홀을 갖는 절연층;
    상기 콘택 홀에 위치하며 상기 활성 영역의 내부에 위치하는 단부(tip) 영역을 갖는 콘택 플러그;
    상기 활성 영역의 내부 표면을 따라 형성되며 상기 콘택 플러그의 단부를 둘러싸는 금속 실리사이드막;
    상기 금속 실리사이드막의 상단에 연결되며 상기 콘택 홀의 측벽의 일부 영역 상에 배치된 금속층; 및
    상기 금속 실리사이드막 및 상기 금속층과의 계면들을 따라 상기 콘택 플럭그의 표면에 배치된 도전성 배리어막을 포함하는 반도체 장치.
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