TWI715615B - 半導體元件及其製造方法 - Google Patents

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Abstract

一種半導體元件的製造方法。所述方法包括於基底上形成 虛擬結構、於所述虛擬結構的相對兩側上形成導電特徵、移除所述虛擬結構與所述虛擬結構下方的所述基底的一部分以形成溝渠並將介電材料填入所述溝渠中。

Description

半導體元件及其製造方法
本發明實施例是有關於一種半導體元件及其製造方法。
電容器為用於許多資料操作與儲存應用的構件。一般而言，電容器包括被絕緣體所分隔的兩個導電電極。各種電容器常用於現今積體電路(integrated circuits，ICs)的無數用途中。舉例來說，垂直方向的電容器，像是金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容器，介電材料被夾在兩個金屬層之間或是多晶矽層與金屬層之間。然而，當設計規則(design rules)縮小，電容值也因為金屬層或多晶矽層尺寸縮小而減少。電容器的電容值取決於介電材料的厚度。薄的介電材料使得電容器具有高電容值。
本發明實施例提供一種具有電容器之半導體元件的製造方法，可使得所形成的電容器具有薄且均勻的介電材料。因此，所 述電容器不僅所佔的面積小，且可達到每單位面積的高電容值。
本發明實施例提供一種半導體元件的製造方法。所述方法包括於基底上形成虛擬結構、於所述虛擬結構的相對兩側上形成導電特徵、移除所述虛擬結構與所述虛擬結構下方的所述基底的一部分以形成溝渠，其中移除所述基底的所述部分暴露出所述導電特徵的一部分、以及將介電材料填入所述溝渠中。
本發明實施例提供一種半導體元件的製造方法。所述方法包括於基底上形成虛擬閘極結構，其中所述虛擬閘極結構為第一電晶體的源極/汲極電極以及第二電晶體的源極/汲極電極之間的邊緣閘極結構；移除所述虛擬閘極結構以定義第一溝渠；移除外露於所述第一溝渠的所述基底的一部分，以形成對齊於所述第一溝渠的所述第二溝渠；將第一介電材料填入所述第一溝渠中；以及將第二介電材料填入所述第二溝渠中，其中所述第二介電材料與所述第一介電材料不同。
本發明實施例提供一種半導體元件的製造方法。所述方法包括於鰭結構上形成第一犧牲閘極結構與第二犧牲閘極結構，其中所述第一犧牲閘極結構位於第一井區上且所述第二犧牲閘極結構位於所述第一井區與第二井區之間的界面上；於所述第一犧牲閘極結構與所述第二犧牲閘極結構上沉積絕緣材料；移除所述第一犧牲閘極結構以形成第一溝渠；移除所述第二犧牲閘極結構以形成第二溝渠；將導電材料填入所述第一溝渠中；以及將介電材料填入所述第二溝渠中。
本發明實施例提供一種半導體元件包括基底、第一電晶體、第二電晶體以及絕緣層。第一電晶體位於所述基底上，其中所述第一電晶體包括第一源極/汲極電極位於所述基底中。第二電晶體位於所述基底上，其中所述第二電晶體包括第二源極/汲極電極。絕緣層延伸至所述基底中，其中所述絕緣層與所述第一源極/汲極電極以及所述第二源極/汲極電極直接接觸，所述絕緣層的頂面高於所述基底的頂面，且所述基底上的所述絕緣層的側壁對齊所述基底內的所述絕緣層的側壁。
本發明實施例提供一種半導體元件包括基底、第一電晶體、第二電晶體以及氧化定義邊緣上的連續多晶矽(CPODE)圖案。基底包括第一井區與第二井區。第一電晶體位於所述第一井區上，其中所述第一電晶體包括第一源極/汲極電極。第二電晶體位於所述第二井區上，其中所述第二電晶體包括第二源極/汲極電極。CPODE圖案位於所述第一電晶體與所述第二電晶體之間，其中所述CPODE圖案包括絕緣層，所述絕緣層延伸至所述基底的最頂面上且所述絕緣層分隔部分所述第一井區與部分所述第二井區。
本發明實施例提供一種半導體元件包括基底、第一電晶體、第二電晶體以及第一氧化定義邊緣上的連續多晶矽(CPODE)圖案。第一電晶體位於所述基底的第一井區上，其中所述第一電晶體包括第一源極/汲極電極與第二源極/汲極電極。第二電晶體位於所述基底的第二井區上，其中所述第二電晶體包括第三源極/汲極電極與第四源極/汲極電極。第一CPODE圖案位於所述第一電晶 體與所述第二電晶體之間，其中所述第一CPODE圖案包括絕緣層，所述絕緣層延伸至所述基底的最頂面上且所述絕緣層與所述第二源極/汲極電極直接接觸。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100:方法
110、120、130、140、150、160:操作
200、300、400:半導體元件
202:基底
204:絕緣區
206:主動區
206A:第一井區
206B:第二井區
208、210A、210B、212A、212B:虛擬閘極結構
214:閘極間隙壁
216:凹陷
217A、217B、218A、218B、317A、317B、318A、318B、417A、417B、418A、418B:導電特徵
220A、320A、420A:第一電晶體
220B、320B、420B:第二電晶體
222:層間介電層
224:開口
226A、226B、228A、228B、326A、326B、426A、426B:閘極結構
230:溝渠
230A:上部
230B:下部
232:介電材料
234、334:電容器
236、336、436:接觸窗結構
419:共同導電特徵
434A:第一電容器
434B:第二電容器
BL:位元線
BLB:反位元線
PL:極板線
Vref:參考電壓節點
WL:字元線
圖1為依照一實施例或更多實施例的一種具有電容器之半導體元件的製造方法的流程圖。
圖2A至圖2H為依照一實施例或更多實施例的一種具有電容器之半導體元件的製程的各種階段的剖面示意圖。
圖3A為依照一實施例或更多實施例的一種半導體元件的示意圖。
圖3B為依照一實施例或更多實施例的圖3A之半導體元件的剖面示意圖。
圖4A為依照一實施例或更多實施例的一種半導體元件的示意圖。
圖4B為依照一實施例或更多實施例的圖4A之半導體元件的剖面示意圖。
以下揭露內容提供用於實施所提供的標的之不同特徵的 許多不同實施例或實例。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，於以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。為了簡單及清楚起見，各種特徵可任意地繪示為不同尺寸。此外，本揭露在各種實例中可重複使用元件符號以及/或字母。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
另外，為了易於描述附圖中所繪示的一個構件或特徵與另一組件或特徵的關係，本文中可使用例如「在...下」、「在...下方」、「下部」、「在...上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向(旋轉90度或在其他定向)，而本文所用的空間相對術語相應地作出解釋。
電容器的電容值取決於電容器的結構。在一些形成電容器的方法中，不平坦的絕緣層將導致積體電路晶片中不同電容器的電容值產生過度的變異。為了獲得較好的電容值均勻度，而增加絕緣層的厚度，將導致所得電容器的電容值變小。相較於垂直方向電容器，水平方向的電容器能夠改善電容值的均勻度且維持在薄的絕緣層。此相對薄的絕緣層有助於IC晶片維持在小尺寸。氧化 定義邊緣上的連續多晶矽(continuous poly on oxide definition edge，CPODE)圖案是用以形成溝渠，所述溝渠是藉由移除虛擬結構與虛擬結構下方的基底的一部分所形成。在至少一個例示中，術語「氧化定義(oxide definition)」為電晶體的主動區，亦即於電晶體的閘極下方形成源極、汲極以及通道的區域。在一些例示中，氧化定義區位於絕緣區之間。在溝渠中填入介電材料，用以形成水平方向的電容器。電容器的導電特徵為第一電晶體的源極/汲極電極以及相鄰電晶體的源極/汲極電極。相較於其他方法，水平方向的電容器在IC晶片中所佔有的面積減少且可維持在均一的電容值。
在一些實施例中，絕緣區被稱為非主動區或隔離區。在一些實施例中，絕緣區為淺溝渠隔離(shallow trench isolation，STI)、場氧化(field oxide，FOX)區或其他合適的電性絕緣結構。在一些實施例中，電容器對齊基底中兩個鄰接主動區或兩個鄰接標準單元(standard cells)之間的中線。兩個鄰接主動區或兩個鄰接標準單元被電容器的絕緣層分隔。在至少一實施例中，電容器與兩個電晶體耦接。在一些實施例中，多個電容器位於相鄰電晶體之間。在一些實施例中，電晶體為鰭式場效電晶體(fin field effect transistor，FinFET)。在一些實施例中，電晶體為平面式場效電晶體。在一些實施例中，電容器與電晶體包括互補式金屬氧化物半導體(complimentary metal-oxide-semiconductor，CMOS)IC、記憶體元件(memory cell)或其他相似結構。
圖1為依照一實施例或更多實施例的一種具有電容器之 半導體元件的製造方法100的流程圖。方法100包括操作110，其在基底上形成虛擬結構並沿著虛擬結構的側壁形成間隙壁。虛擬結構位於基底的頂面上。在至少一實施例中，半導體條(semiconductor strip)形成於基底上方，而虛擬結構位於半導體條的頂面上。在一些實施例中，虛擬結構形成於單元的邊緣上。在一些情況下，虛擬結構稱為犧牲閘極結構。
間隙壁位於基底的頂面上。間隙壁鄰接虛擬結構的側壁。在一些實施例中，間隙壁包括氧化矽、氮化矽或另外合適材料。舉例來說，在一些實施例中，間隙壁包括氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)結構。
圖2A至圖2H為一實施例或更多實施例中依照圖1的流程圖的半導體元件的製程的各種階段的剖面示意圖。
圖2A為依照一實施例或更多實施例在操作110期間之半導體元件200的剖面示意圖。半導體元件200包括基底202。在至少一實施例中，基底202為矽基底。在一些實施例中，基底202為絕緣層上有矽(silicon on insulating layer，SOI)基底或藍寶石上有矽(silicon on sapphire，SOS)基底。基底202包括合適的元素半導體，像是鍺或鑽石；合適的化合物半導體，像是碳化矽、氮化鎵、砷化鎵或磷化銦；或合適的合金半導體，像是矽鍺、矽錫、砷化鋁鎵或砷磷化鎵。
絕緣區204位於基底202中。主動區206位於絕緣區204之間。主動區206包括第一井區206A與第二井區206B。在一些 實施例中，主動區206包括單一井區。虛擬閘極結構208、210A、212A、210B、212B位於基底202的頂面。在後續製程中，虛擬閘極結構210A、210B被功能性閘極結構取代。虛擬閘極結構212A、212B可以是相同的非功能性閘極結構或是被取代為不同的非功能性閘極結構。虛擬閘極結構208、210A、212A、210B、212B至少部分位於主動區206上。虛擬閘極結構208、210A、210B完全位於主動區206上。虛擬閘極結構212A、212B部分位於主動區206上，而部分位於絕緣區204上。在一些實施例中，虛擬閘極結構212A、212B完全位於主動區206上。虛擬閘極結構210A位於第一井區206A上，而虛擬閘極結構210B位於第二井區206B上。閘極間隙壁214沿著各虛擬閘極結構208、210A、212A、210B、212B的側壁。
絕緣區204，例如是STI或FOX絕緣區，包圍主動區206。主動區206的頂面高於絕緣區204的頂面。在一些實施例中，主動區206的頂面與絕緣區204的頂面實質上共平面。在一些實施例中，主動區206為位於絕緣區204之間的半導體條。主動區206包括配置於基底202中並與絕緣區204相鄰的第一井區206A與第二井區206B。在一些實施例中，主動區206(亦可稱為井區)的形成包括佈植製程。第一井區206A、第二井區206B以絕緣區204與基底202的其他區域電性隔絕。在至少一例示中，絕緣區204的形成包括於基底202中形成溝渠的微影製程、蝕刻製程以及將一種或更多種介電材料填入溝渠中的沈積製程。在一些實施例 中，絕緣區204的形成包括其他的STI步驟或區域氧化法(local oxidation of silicon，LOCOS)。
虛擬閘極結構208、210A、212A、210B、212B位於基底202上。在一些實施例中，半導體元件200包括虛擬結構以外的其他虛擬閘極結構，像是完全位於絕緣區204上的虛擬結構。虛擬閘極結構208位於虛擬閘極結構210A與虛擬閘極結構210B之間。在一些實施例中，在第一電晶體中，虛擬閘極結構210A可例如是在後閘極(gate last)製程中被取代而形成的閘電極。虛擬閘極結構212A與虛擬閘極結構208在後續可用來形成邊緣閘極結構。在一給定的實施例中，在第二電晶體中，虛擬閘極結構210B可被取代而形成閘電極，虛擬閘極結構212B與虛擬閘極結構208在後續可用來形成邊緣閘極結構。
在一些實施例中，虛擬閘極結構212A、虛擬閘極結構212B以及虛擬閘極結構208不具有主動電晶體的閘極端之功能，但可用於保護主動電晶體的邊緣。在至少一例示中，虛擬閘極結構208為第一電晶體與第二電晶體的共同邊緣閘極(common edge gate structure)。在一些實施例中，因為虛擬閘極結構208形成在氧化定義(OD)區的邊緣或單元的邊緣上，虛擬閘極結構208對應於CPODE圖案。舉例來說，虛擬閘極結構208位於兩個鄰接OD區上並對齊兩個鄰接OD區的中線(亦即共同邊緣)。參照圖2A，兩個鄰接OD區為第一井區206A與第二井區206B。在一些實施例中，虛擬閘極結構208偏移(offset)兩個鄰接OD區的中 線。在一些實施例中，在IC佈局中，CPODE圖案可於圖式上以標號CPODE示意。在一些實施例中，一個CPODE圖案或更多的CPODE圖案是使用相同光罩並以像是多晶矽圖案的相同材料來形成的。在某些實施例中，多晶矽圖案與CPODE圖案形成在同一層中。在一些實施例中，CPODE圖案與一個或更多個電晶體合併為一標準單元布局，以達到較高密度以及較小角落變異(corner variations)。角落變異像是將單元放置在相同晶片上的不同位置或是將晶片放置在相同晶圓上的不同位置之製程變異所造成的遷移率變異。角落變異是在製造過程中不均勻性而導致元件具有效能特性上的變異。
虛擬閘極結構208位於第一電晶體的源極/汲極特徵與第二電晶體的源極/汲極特徵之間。因此，電容器可利用虛擬閘極結構208與第一電晶體、第二電晶體的導電源極/汲極特徵來形成。
在一些實施例中，虛擬閘極結構208、210A、212A、210B、212B是同時形成。在「後閘極」或「取代閘極(replacement gate)」方法中，初步形成虛擬閘極結構208、210A、212A、210B、212B(亦稱為犧牲閘極結構)，進行與半導體元件200相關的各種製程，之後移除虛擬閘極結構208、210A、212A、210B、212B，並以一種或更多種材料取代。在一些實施例中，虛擬閘極結構208、210A、212A、210B、212B包括閘介電質以及/或閘電極。
舉例來說，閘介電質為二氧化矽。在一些實施例中，二氧化矽是熱成長氧化物。在一些實施例中，閘介電質為高介電常數 (high dielectric constant，high-k)介電材料。high-k介電材料具有高於二氧化矽的介電常數。在一些實施例中，閘電極包括多晶矽(poly-Si)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、金屬以及/或其他合適層。在一些實施例中，閘電極的形成包括沈積製程以及後續的蝕刻製程。在一些實施例中，虛擬閘極結構208、210A、212A、210B、212B更包括位於閘電極上的硬罩幕層。在一些實施例中，虛擬閘極結構208、210A、212A、210B、212B以「先閘極(gate first)」法，或者「後閘極」法與「先閘極」法混合製程來形成。
閘極間隙壁214沿著虛擬閘極結構208、210A、212A、210B、212B的側壁。閘極間隙壁214包括像是氧化矽、氮化矽、氮氧化矽、碳化矽或其組合的介電材料。在一些實施例中，閘極間隙壁214的形成包括沈積以及回蝕刻製程的步驟。在各種實施例中，藉由進行等向性或非等向性蝕刻製程圖案化閘極間隙壁214。
回頭參照圖1，持續進行方法100中的操作120，於虛擬閘極結構的相對兩側上形成導電特徵。移除部分基底，以形成與閘極間隙壁相鄰的凹陷。在一些實施例中，移除部分半導體條，以形成凹陷，而凹陷位於基底上。在一些實施例中，凹陷穿過半導體條延伸至基底中。在一些實施例中，凹陷完全在半導體條中。在一些狀況下，半導體條稱為鰭(fin)。接著進行填入製程，以於凹陷中填入一種或更多種半導體材料。凹陷的形成包括蝕刻製程，像是濕式蝕刻法或乾式蝕刻法。在一些實施例中，進行蝕刻製程，以移除 與虛擬閘極結構以及/或隔離區相鄰的部分主動區的頂面。在一些實施例中，填入製程是藉由磊晶(epitaxial，epi)製程來進行。在一些實施例中，導電特徵是使用佈植製程來形成。在一些實施例中，導電特徵包括輕摻雜(lightly doped drain，LDD)區域。
圖2B為一實施例或更多實施例在操作120期間之半導體元件200的剖面示意圖。凹陷216位於相鄰的虛擬閘極結構208、210A、212A、210B、212B的閘極間隙壁214之間的基底202中。在一些實施例中，凹陷216位於閘極間隙壁214與絕緣區204之間的基底202中。依據用於形成凹陷216的蝕刻製程的參數以及/或基底202的結晶結構，凹陷216具有實質上三角形、梯形、五邊形或六邊形。藉由等向性或非等向性蝕刻製程移除部分基底202。所述蝕刻製程選擇性蝕刻基底202，而不蝕刻虛擬閘極結構208、210A、212A、210B、212B以及閘極間隙壁214。在至少一例示中，部分凹陷216延伸至閘極間隙壁214下方一距離，或延伸至虛擬閘極結構208、210A、212A、210B、212B下方一距離。在一些實施例中，所述蝕刻製程是利用反應性離子蝕刻法(reactive ion etching，RIE)、濕式蝕刻法或其他合適的技術來進行。
圖2C為依照一實施例或更多實施例在操作120期間之半導體元件200的剖面示意圖。導電特徵217A、218A、217B、218B位於凹陷216中。在一些實施例中，進行磊晶製程以形成導電特徵217A、218A、217B、218B。磊晶製程包括選擇性磊晶成長(selective epitaxv growth，SEG)法、化學氣相沈積法(chemical vapor deposition，CVD)(例如是氣相磊晶法(vapor-phase epitaxy，VPE)以及/或超高真空化學氣相沈積法(ultra-high vacuum CVD，UHV-CVD))、分子束磊晶法(molecular beam epitaxy，MBE)、其他合適方法或其組合。在一些實施例中，磊晶製程利用氣態以及/或液態的前驅物與基底202的組成物相互作用。在一些實施例中，當第一電晶體例如是N型電晶體，而第二電晶體例如是P型電晶體時，分別進行第一電晶體的磊晶製程與第二電晶體的磊晶製程；或僅進行第一電晶體的磊晶製程或第二電晶體的磊晶製程。在一些實施例中，導電特徵217A、218A、217B、218B可以在磊晶製程期間原位(in-situ)摻雜或未摻雜。在一些情況下，導電特徵217A、218A、217B、218B未在磊晶製程期間進行摻雜時，可在後續製程中摻雜。摻雜製程可藉由離子佈植製程、電漿浸沒離子佈植(plasma immersion ion implantation，PIII)製程、氣體以及/或固體來源的擴散製程、其他合適的製程或其組合來進行。在一些實施例中，導電特徵217A、218A、217B、218B可進一步地暴露於退火製程，像是快速熱退火製程(rapid thermal annealing process)，以使得導電特徵217A、218A、217B、218B中的摻質擴散。在一些情況下，在導電特徵217A、218A、217B、218B形成之前或之後，形成一個或更多的閘極間隙壁(像是覆蓋閘極間隙壁214的額外的閘極間隙壁)。在一些實施例中，所述的額外的閘極間隙壁包括沿著閘極間隙壁214側壁的第二間隙壁。舉例來說，第二間隙壁的形成是藉由沈積像是氮化矽、氧化矽或氮氧化矽的介電層， 並隨後藉由非等向性蝕刻製程將此介電層移除，以形成D型或間隙壁形狀。
在至少一實施例中，虛擬閘極結構210A為第一電晶體220A的閘極端；導電特徵217A、218A為第一電晶體220A的源極/汲極端。虛擬閘極結構210B為第二電晶體220B的閘極端；導電特徵217B、218B為第二電晶體220B的源極/汲極端。在一些情況下，導電特徵217A、218A、217B、218B延伸至高於基底202的頂面，並且可被稱為凸起的源極/汲極區。一對的相鄰導電特徵可作為電容器中的兩個導電構件。舉例來說，導電特徵218A、217B與位在其之間的絕緣體形成一個電容器。
請再次回頭參照圖1，持續進行方法100中的操作130，於虛擬閘極結構與導電特徵上沈積介電層。在一些實施例中，在沈積介電層之前，於虛擬閘極結構與導電特徵上沈積蝕刻停止層(像是接觸蝕刻停止層，CESL)。蝕刻停止層包括氧化矽、氮化矽、氮氧化矽、碳化矽、碳氧化矽或其他合適材料。在一些實施例中，蝕刻停止層的形成包括沈積製程以及後續的回蝕刻製程。蝕刻停止層可以藉由化學氣相沈積法、高密度電漿化學氣相沈積法(high density plasma CVD，HDP-CVD)、旋塗法(spin-on coating)、物理氣相沈積法(physical vapor deposition，PVD)、原子層沈積法(atomic layer deposition，ALD)以及/或其他合適的方法來沈積。之後，可例如是藉由化學氣相沈積法、物理氣相沈積法、高密度電漿化學氣相沈積法、旋塗法、其他合適方法以及/或其組合沈積介 電層。在一些實施例中，在沈積製程後，可以進行平坦化製程(像是化學機械研磨，CMP)、蝕刻製程或另外合適的製程。
圖2D為依據一實施例或更多實施例經過操作130後之半導體元件200的剖面示意圖。於虛擬閘極結構208、210A、212A、210B、212B、閘極間隙壁214以及導電特徵217A、218A、217B、218B上形成蝕刻停止層(未繪示)之後，於蝕刻停止層上沈積層間介電層(ILD)222。在一些實施例中，ILD 222包括絕緣材料，像是氧化矽、氮化矽、未摻雜矽玻璃(undoped silicate glass，USG)、硼矽玻璃(Boro-Silicate Glass，BSG)、低介電常數材料(low-k material)、四乙氧基矽烷(tetraethyl orthosilicate，TEOS)、其他合適材料以及/或其組合。在一些實施例中，ILD 222可平坦化，以與虛擬閘極結構208、210A、212A、210B、212B的頂面共平面。舉例來說，ILD 222的平坦化可使用化學機械研磨法移除虛擬閘極結構208、212A、212B以及虛擬閘極結構210A、210B上的部分ILD 222。在一些實施例中，使用CMP進一步移除虛擬閘極結構208、210A、212A、210B、212B上的蝕刻停止層，以暴露閘電極。在一些實施例中，使用CMP以進一步地移除閘電極上的硬罩幕層。在各種實施例中，可使用其他平坦化技術(像是蝕刻製程)。
請再次回頭參照圖1，持續進行方法100中的操作140，從基底上移除虛擬閘極結構。在一些實施例中，虛擬閘極結構為第一主動區與第二主動區之間的共同虛擬閘極。虛擬閘極結構可使用微影製程與蝕刻製程來移除。在微影製程期間，對應於CPODE 圖案的虛擬閘極結構被暴露出來，而其他閘極結構或虛擬閘極結構被罩幕層所覆蓋。進行蝕刻製程以移除閘介電質與閘電極，以暴露出基底的頂面。在一些實施例中，移除虛擬閘極結構包括在「後閘極」製程中，以閘電極取代CPODE圖案虛擬閘極結構以外的虛擬閘極結構。
圖2E為依據一實施例或更多實施例中在操作140期間之半導體元件200的剖面示意圖。圖2E為在「後閘極」製程期間，虛擬閘極結構210A、212A、210B、212B被移除後以被閘電極取代的剖面示意圖。移除虛擬閘極結構210A、212A、210B、212B中的閘電極與閘介電質，於ILD 222中形成開口224。開口224位於閘極間隙壁214之間。虛擬閘極結構210A、212A、210B、212B中的閘電極與閘介電質的移除包括微影製程以及蝕刻製程。蝕刻製程包括使用像是NH4OH、稀釋氫氟酸(dilute HF)以及/或其他合適蝕刻劑的溶液的濕式蝕刻法，或是適用像是氟系以及/或氯系的蝕刻劑的氣體的乾式蝕刻法。在一些實施例中，閘介電質仍位於基底202的頂面上，僅閘電極被移除。舉例來說，閘介電質為high-k介電材料，像是HfO2、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2以及/或其他合適材料。在至少一實施例中，在移除閘電極之後，可隨後使用緩衝氧化矽蝕刻劑(buffered oxide etch，BOE)移除基底202上的閘介電質。接著進行閘極取代製程。在一些實施例中，在開口224中填入一層或更多層。舉例來說，可使用熱氧化製程，於基底202的頂面上形成第一介電層。在一些情況下，第 一介電層可使用沈積製程來形成。在一些實施例中，於第一介電層上形成第二介電層。在一些情況下，第二介電層包括high-k介電材料。在一些實施例中，第二介電層具有U型或矩形。在一些實施例中，導電層位於由第二介電層所定義的空穴中。在一些情況下，導電層是直接沈積在第一介電層上。在至少一實施例中，導電層為鎢。在一些實施例中，導電層包括不同材料，像是鈦、鎳或鉭以及具有適合P型元件或N型元件的功函數材料。在第一電晶體220A中，在閘極取代製程之後，形成閘電極以及邊緣閘極結構。在第二電晶體220B中，在閘極取代製程之後，形成閘極結構以及虛擬閘極結構。
請再次回頭參照圖1，持續進行方法100中的操作150，移除虛擬結構下方的基底的一部分，以形成溝渠。虛擬閘極結構與其下方的基底的一部分可使用一個或多個蝕刻製程來移除。在一些實施例中，操作140中移除虛擬結構所使用的移除製程以及操作150中移除基底的一部分所使用的移除製程為連續的移除製程。在一些實施例中，操作140中移除虛擬結構所使用的移除製程以及操作150中移除基底的一部分所使用的移除製程為個別的移除製程。在至少一實施例中，溝渠對應於CPODE圖案。在一些實施例中，溝渠分隔兩個鄰接的主動區。在一些實施例中，溝渠位於兩個鄰接的標準單元之間。溝渠延伸穿過兩個鄰接的主動區的至少相鄰的兩個井區，亦即溝渠的底面低於相鄰的兩個井區的底面。溝渠的形成包括蝕刻製程。在蝕刻製程期間，基底的至少一部分被移 除，以定義相鄰主動區之間的溝渠。在一些實施例中，此蝕刻製程稱為過度蝕刻(over etching)。
圖2F為依據一實施例或更多實施例在操作150後之半導體元件200的剖面示意圖。溝渠230包括上部230A以及下部230B。上部230A位於基底202的頂面上方，而下部230B位於基底202的頂面下方。上部230A與閘極結構226A、228A、226B、228B的開口224類似。在一些實施例中，上部230A與開口224同時形成。在一些實施例中，上部230A在開口224形成之後形成。下部230B對齊上部230A。在一些實施例中，上部230A與下部230B藉由單一蝕刻製程形成。在一些實施例中，上部230A與下部230B藉由多個蝕刻製程形成。舉例來說，上部230A是藉由與開口224相同步驟移除，下部230B則是藉由電漿源以及蝕刻氣體進行後續乾式蝕刻移除。電漿源可以是感應耦合電漿(inductively coupled plasma，ICP)、變壓耦合電漿(transformer coupled plasma，TCP)、電子迴旋共振(electron cyclotron resonance，ECR)、反應性離子蝕刻(RIE)以及/或其他合適技術。在至少一實施例中，溝渠230將一個主動區分隔為兩個主動區，像是第一井區206A與第二井區206B。為了減少或避免第一電晶體220A與第二電晶體220B之間的漏電流，溝渠230延伸至等於或大於井區深度的深度。在一些實施例中，相鄰的導電特徵218A、217B至少部分外露於溝渠230。在一些實施例中，導電特徵218A、217B的整個側壁外露於溝渠230。在一些實施例中，在形成下部230B的移除製程期間，部分 相鄰的導電特徵218A、217B被移除。
請再次回頭參照圖1，持續進行方法100中的操作160，將介電材料填入溝渠中。在一些實施例中，於溝渠中填入超過一種介電材料。介電材料可用以當作電容器的絕緣層。介電材料具有一寬度，所述寬度實質上等於虛擬結構以及其他閘極結構的閘極長度。介電材料的形成包括沈積製程。在一些實施例中，在形成介電材料期間，可使用平坦化製程或蝕刻製程以移除過多的沈積材料。
圖2G為依據一實施例或更多實施例經過操作160後之半導體元件200的剖面示意圖。將介電材料232填入溝渠230中。在一些實施例中，介電材料232為氮化矽或二氧化矽。在一些實施例中，介電材料232的頂面與閘極結構226A、228A、226B或228B的頂面實質上共平面。在一些實施例中，介電材料232的寬度與閘極結構226A、228A、226B、228B之至少一者的閘極長度實質上相同。依據半導體元件200的製程節點(process node)，介電材料232的寬度約為40埃(Å)至200Å。在一些實施例中，介電材料232的寬度可例如是約為60Å至100Å。在一些情況下，當介電材料232的寬度太厚時，電容器234的電容值將會太小，而無法增加半導體元件200的功能。在一些情況下，當介電材料232的寬度太薄時，介電材料將無法有效隔絕導電特徵218A與導電特徵217B。介電材料232接觸導電特徵218A、217B。在一些實施例中，介電材料232包括多層結構。舉例來說，介電材料232包括氧化物/氮化物/氧化物(ONO)結構。在一些實施例中，溝渠 230的上部230A中填入的是一種介電材料，而溝渠230的下部230B中填入的是另一種不同的介電材料。介電材料232可藉由像是CVD、PVD、ALD、以及/或其他合適製程以及/或其組合形成。在一些實施例中，使用第一形成製程填入上部230A，並使用不同形成製程填入下部230B。介電材料232、導電特徵218A以及導電特徵217B形成電容器234，其中介電材料232為位於兩個導電特徵218A、217B之間的絕緣層。在一些實施例中，一個或更多個電容器形成在導電特徵218A與導電特徵217B之間。在一些實施例中，在形成介電材料232之後，虛擬閘極結構210A、212A、210B、212B可被取代。
相較於不使用CPODE層形成電容器的絕緣層的其他方法，具有薄且均勻之介電材料232的電容器234包括較大的電容值。因為介電材料232所佔的面積小，電容器234每單位面積可達到高電容值。另外，IC布局配置中，電容器234可與電晶體耦接，而不需要額外考慮電容器的形成順序(priority)並保留額外面積以達到足夠的電容值。布局單元中所包括的電容器234與電晶體220A、220B例如建構為光罩設計中的標準單元。此外，相較於不使用源極/汲極特徵當作電容器的導電構件的其他方法，由於電容器234是隨著電晶體形成，可免於使用額外的光罩與製程，因此，可減少電容器234的製造成本。舉例來說，可省了在像是內連線結構的面積中製造金屬板的額外步驟。同時，由於介電材料232是位於溝渠230中，因此可減少或完全避免製造電容器234期間 錯誤對準(misalignment)的風險。
圖2H為依據一實施例或更多實施例經過操作150後之半導體元件200的剖面示意圖。於導電特徵217A、218A、217B、218B上形成接觸窗結構234。半導體元件200包括第一電晶體220A、第二電晶體220B以及電容器234。多個接觸窗開口(未繪示)形成於ILD 222中以暴露導電特徵217A、218A、217B、218B。接觸窗結構236延伸穿過ILD 222並填入接觸窗開口中。接觸窗結構236與導電特徵217A、218A、217B、218B電性連接。舉例來說，接觸窗結構236與導電特徵的頂面上所形成的矽化物(silicide)電性連接。在一些實施例中，接觸窗結構236包括接觸插塞與襯層。接觸插塞被襯層側向包圍。襯層是在製造接觸插塞之前，沈積在接觸窗開口中。在一些實施例中，襯層是使用CVD或其他合適製程以及/或其組合來形成。在一些情況下，在接觸窗開口與接觸窗結構236之間形成一層或更多層膜。在一實施例或更多實施例中，襯層可以是氮化鈦、氮化鎢、合適的氮化物或其他材料來形成。在一些實施例中，接觸窗結構236與基底202的其他元件或構件耦接。
圖3A為依照一實施例或更多實施例的一種半導體元件300的示意圖。半導體元件300包括第一電晶體320A、電容器334、字元線WL、位元線BL以及參考電壓節點(reference voltage node)Vref。在一些實施例中，半導體元件300為記憶體元件。在一些情況下，此記憶體元件可例如稱為一電晶體一電容器(1T1C)動態 隨機存取記憶體(dynamic random access memory，DRAM)。第一電晶體320A包括閘極節點(亦即閘極結構326A)、源極/汲極節點(亦即導電特徵317A/318A)，其中導電特徵318A與電容器334電性耦接。
圖3B為半導體元件300的剖面示意圖。電容器334與第一電晶體320A以及第二電晶體320B電性耦接。導電特徵318A為第一電晶體320A的源極電極或汲極電極，亦是電容器334的一個導電構件。導電特徵317B為第二電晶體320B的源極電極或汲極電極，亦是電容器334的另一個導電構件。
在一些實施例中，第二電晶體320B為非主動(inactive)，使得第一電晶體320A與電容器334形成1T1C記憶體元件。舉例來說，第一電晶體320A中，導電特徵317A透過接觸窗結構336與位元線BL耦接，而閘極結構326A與字元線WL耦接。由於字元線WL提供控制訊號以存取記憶體元件，因此，字元線WL稱為控制線(control line)。在記憶體元件中，第一電晶體320A亦稱為記憶體元件中的存取電晶體。導電特徵318A作為第一電晶體320A與電容器334之間的節點。電容器334的其他節點(亦即導電特徵317B)與參考電壓節點Vref耦接。在至少一實施例中，參考電壓節點Vref為接地。在一實施例或更多實施例中，字元線WL、位元線BL以及參考電壓節點Vref的耦接可在後續金屬佈線製程中完成。
圖4A為依照一實施例或更多實施例的一種半導體元件 400的示意圖。半導體元件400包括第一電晶體420A、第二電晶體420B、第一電容器434A、第二電容器434B、字元線WL、位元線BL、反位元線(bit line bar)BLB以及極板線(plate line)PL。在一些實施例中，半導體元件400為記憶體元件。此記憶體元件可例如稱為兩電晶體兩電容器(2T2C)動態隨機存取記憶體(DRAM)。第一電晶體420A包括閘極節點(亦即閘極結構426A)、源極/汲極節點(亦即導電特徵417A/418A)，導電特徵418A與電容器434A電性耦接。第二電晶體420B包括閘極節點(亦即閘極結構426B)、源極/汲極節點(亦即導電特徵417B/418B)，導電特徵417B與電容器434B電性耦接。
圖4B為半導體元件400的剖面示意圖，第一電容器434A與第一電晶體420A以及共同導電特徵419電性耦接。導電特徵418A為第一電晶體420A的源極電極或汲極電極，亦是第一電容器434A的導電構件。第二電容器434B與第二電晶體420B以及共同導電特徵419電性耦接。導電特徵417B為第二電晶體420B的源極電極或汲極電極。在一些實施例中，使用如導電特徵417A、418A、417B、418B的相同步驟形成共同導電特徵419。在一些實施例中，可在第一電晶體420A與第二電晶體420B之間串聯更多電容器。
在一些實施例中，在第一電晶體420A中，導電特徵417A藉由接觸窗結構436與位元線BL耦接，而閘極結構426A與字元線WL耦接。此字元線WL稱為控制線。導電特徵418A為第一電 晶體420A與第一電容器434A之間的節點。在一些實施例中，在第二電晶體420B中，導電特徵418B藉由接觸窗結構436與反位元線BLB耦接，而閘極結構426B與字元線WL耦接。導電特徵417B為第二電晶體420B與第二電容器434B之間的節點。共同導電特徵419為第一電容器434A與第二電容器434B的共同導電構件。在一些實施例中，共同導電特徵419與極板線PL耦接。在一些情況下，極板線PL稱為參考電壓節點或接地電壓。在一實施例或更多實施例中，字元線WL、位元線BL、反位元線BLB以及極板線PL的耦接可在後續金屬佈線製程中完成。2T2C記憶體結構的耦接可根據需求而被修改或理解為各種形式的2T2C記憶體結構。
半導體元件200、300、400可經過進一步處理以完成製程。舉例來說，在閘極結構228A/226A/228B/226B、閘極結構326A/326B、閘極結構426A/426B以及導電特徵217A/218A/217B/218B、導電特徵317A/318A/317B/318B、導電特徵417A/418A/417B/418B/419上方形成包括金屬層(例如，M1、M2等)以及內金屬介電質(inter-metal dielectric，IMD)的未繪示的多層內連線(multilayer interconnection，MLI)，以與各種元件部分電性耦接，進而形成IC。多層內連線包括垂直內連線(像是介層窗或是接觸窗結構)以及水平內連線(像是金屬導線)。在一些實施例中，各種內連線特徵可採用各種導電材料包括銅、鋁、鎢以及矽化物。
本敘述的一方面有關於一種半導體元件的製造方法。所述方法包括於基底上形成虛擬結構、於所述虛擬結構的相對兩側上形成導電特徵、移除所述虛擬結構與所述虛擬結構下方的所述基底的一部分以形成溝渠，並將介電材料填入所述溝渠中。
本敘述的另一方面有關於一種電容器的製造方法。所述方法包括於基底上形成虛擬閘極結構，其中虛擬閘極結構為第一電晶體的源極電極/汲極電極以及第二電晶體的源極電極/汲極電極之間的邊緣閘極結構。移除虛擬閘極結構以定義第一溝渠。移除外露於第一溝渠的基底的一部分，以形成對齊於第一溝渠的第二溝渠。將第一介電材料填入於第一溝渠中並將第二介電材料填入於第二溝渠中。
本敘述的又一方面有關於一種半導體元件。半導體元件包括基底、基底上的第一電晶體，其中第一電晶體包括第一源極電極/第一汲極電極、基底上的第二電晶體，其中第二電晶體包括第二源極電極/第二汲極電極以及延伸至基底中的絕緣層。絕緣層與第一源極電極/第一汲極電極以及第二源極電極/第二汲極電極直接接觸。在平行於基底的頂面的方向上，絕緣層位於第一源極電極/第一汲極電極以及第二源極電極/第二汲極電極之間。
雖然本實施例及其優點已詳細說明如上，本領域具有通常知識者應理解，在不悖離所附申請專利範圍限定的實施例之精神和範疇內可對本文做出各種改變、置換以及變更。另外，本發明之範疇並不限於本文中所述的製程、機器、製造、物質組成、構件、 方法、操作以及步驟之特定實施例。本領域具有通常知識者將容易從本揭露中理解現今存在或往後研發的製程、機器、製造、物質組成、構件、方法、操作或步驟，如本文中所描述的對應實施例可根據本揭露使用，以進行實質上相同功能或達到實質上相同效果。因此，所附申請專利範圍旨在包括像是製程、機器、製造、物質組成、構件、方法、操作或步驟的範疇。此外，構成單獨實施例的每個申請專利範圍以及各種申請專利範圍與實施例的組合皆為本揭露的範圍。
100:方法
110、120、130、140、150、160:操作

Claims (10)

  1. 一種半導體元件的製造方法，包括：於基底上形成虛擬結構；於所述虛擬結構的相對兩側上形成導電特徵；移除所述虛擬結構與所述虛擬結構下方的所述基底的一部分，以形成溝渠，其中移除所述基底的所述部分暴露出所述導電特徵的一部分；以及將介電材料填入所述溝渠中。
  2. 如申請專利範圍第1項所述的半導體元件的製造方法，其中所述介電材料與所述導電特徵形成電容器。
  3. 如申請專利範圍第1項所述的半導體元件的製造方法，其中移除所述基底的所述部分包括蝕刻穿過主動層，以隔離所述溝渠的相對兩側處的第一井區與第二井區。
  4. 一種半導體元件的製造方法，包括：於基底上形成虛擬閘極結構，其中所述虛擬閘極結構為第一電晶體的源極/汲極電極以及第二電晶體的源極/汲極電極之間的邊緣閘極結構；移除所述虛擬閘極結構以定義第一溝渠；移除外露於所述第一溝渠的所述基底的一部分，以形成對齊於所述第一溝渠的所述第二溝渠；將第一介電材料填入所述第一溝渠中；以及將第二介電材料填入所述第二溝渠中，其中所述第二介電材料與所述第一介電材料不同。
  5. 如申請專利範圍第4項所述的半導體元件的製造方法，其中移除所述基底的所述部分包括在單一蝕刻製程中移除所述基底的所述部分並移除所述虛擬閘極結構。
  6. 一種半導體元件的製造方法，包括：於鰭結構上形成第一犧牲閘極結構與第二犧牲閘極結構，其中所述第一犧牲閘極結構位於第一井區上且所述第二犧牲閘極結構位於所述第一井區與第二井區之間的界面上；於所述第一犧牲閘極結構與所述第二犧牲閘極結構上沉積絕緣材料；移除所述第一犧牲閘極結構以形成第一溝渠；移除所述第二犧牲閘極結構以形成第二溝渠；將導電材料填入所述第一溝渠中；以及將介電材料填入所述第二溝渠中。
  7. 如申請專利範圍第6項所述的半導體元件的製造方法，其中移除所述第一犧牲閘極結構以形成所述第一溝渠包括：移除所述第一犧牲閘極結構直至暴露出所述鰭結構。
  8. 一種半導體元件，包括：基底；第一電晶體位於所述基底上，其中所述第一電晶體包括第一源極/汲極電極位於所述基底中；第二電晶體位於所述基底上，其中所述第二電晶體包括第二源極/汲極電極；以及絕緣層延伸至所述基底中，其中所述絕緣層與所述第一源極/汲極電極以及所述第二源極/汲極電極直接接觸，所述絕緣層的頂 面高於所述基底的頂面，且所述基底上的所述絕緣層的側壁對齊所述基底內的所述絕緣層的側壁。
  9. 一種半導體元件，包括：基底包括第一井區與第二井區；第一電晶體位於所述第一井區上，其中所述第一電晶體包括第一源極/汲極電極；第二電晶體位於所述第二井區上，其中所述第二電晶體包括第二源極/汲極電極；以及氧化定義邊緣上的連續多晶矽(CPODE)圖案位於所述第一電晶體與所述第二電晶體之間，其中所述CPODE圖案包括絕緣層，所述絕緣層延伸至所述基底的最頂面上且所述絕緣層分隔部分所述第一井區與部分所述第二井區。
  10. 一種半導體元件，包括：基底；第一電晶體位於所述基底的第一井區上，其中所述第一電晶體包括第一源極/汲極電極與第二源極/汲極電極；第二電晶體位於所述基底的第二井區上，其中所述第二電晶體包括第三源極/汲極電極與第四源極/汲極電極；以及第一氧化定義邊緣上的連續多晶矽(CPODE)圖案位於所述第一電晶體與所述第二電晶體之間，其中所述第一CPODE圖案包括絕緣層，所述絕緣層延伸至所述基底的最頂面上且所述絕緣層與所述第二源極/汲極電極直接接觸。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170141228A1 (en) * 2015-11-16 2017-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor and manufacturing method thereof
US9893070B2 (en) * 2016-06-10 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor
KR102458311B1 (ko) 2018-04-11 2022-10-24 삼성전자주식회사 집적회로 소자
US10720526B2 (en) * 2018-06-29 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Stress modulation for dielectric layers
US11862637B2 (en) * 2019-06-19 2024-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Tie off device
KR20210073687A (ko) 2019-12-10 2021-06-21 삼성전자주식회사 반도체 소자
US11545490B2 (en) 2019-12-17 2023-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
US20210200927A1 (en) * 2019-12-31 2021-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Transistor Placement in Standard Cell Layout
US11437386B2 (en) * 2020-02-10 2022-09-06 Taiwan Semiconductor Manufacturing Company Limited System and method for reducing cell area and current leakage in anti-fuse cell array
US11387242B2 (en) 2020-03-03 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory (NVM) cell structure to increase reliability
US11152383B2 (en) * 2020-03-03 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory (NVM) cell structure to increase reliability
CN111445830B (zh) 2020-04-23 2021-09-03 深圳市华星光电半导体显示技术有限公司 驱动电路及显示装置
DE102020119859A1 (de) 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung von hybrid-isolationsregionen durch aussparen und erneutes abscheiden
US11404323B2 (en) * 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition
US12073163B2 (en) * 2021-08-18 2024-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Cell regions of integrated circuits and methods of making same
US20230143705A1 (en) * 2021-11-09 2023-05-11 International Business Machines Corporation Bottom contact for stacked gaa fet

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030141550A1 (en) * 2002-01-31 2003-07-31 Mahalingam Nandakumar Transistor with reduced short channel effects and method
US20130140639A1 (en) * 2011-12-01 2013-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. High gate density devices and methods

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3943455A (en) 1974-06-03 1976-03-09 The United States Of America As Represented By The Secretary Of The Navy Analog feedback amplifier employing a four-quadrant integrated circuit multiplier as the active control element
US4578128A (en) * 1984-12-03 1986-03-25 Ncr Corporation Process for forming retrograde dopant distributions utilizing simultaneous outdiffusion of dopants
US4963502A (en) * 1988-08-25 1990-10-16 Texas Instruments, Incorporated Method of making oxide-isolated source/drain transistor
EP0510667B1 (en) * 1991-04-26 1996-09-11 Canon Kabushiki Kaisha Semiconductor device having an improved insulated gate transistor
JP3425882B2 (ja) * 1999-03-04 2003-07-14 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US20020196651A1 (en) * 2001-06-22 2002-12-26 Rolf Weis Memory cell layout with double gate vertical array transistor
TW536801B (en) * 2002-04-22 2003-06-11 United Microelectronics Corp Structure and fabrication method of electrostatic discharge protection circuit
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
US7402487B2 (en) * 2004-10-18 2008-07-22 Infineon Technologies Richmond, Lp Process for fabricating a semiconductor device having deep trench structures
GB0507157D0 (en) * 2005-04-08 2005-05-18 Ami Semiconductor Belgium Bvba Double trench for isolation of semiconductor devices
EP1722421A3 (fr) * 2005-05-13 2007-04-18 Stmicroelectronics Sa Photodiode intégrée de type à substrat flottant
US7242071B1 (en) * 2006-07-06 2007-07-10 International Business Machine Corporation Semiconductor structure
US8389976B2 (en) * 2006-12-29 2013-03-05 Intel Corporation Methods of forming carbon nanotube transistors for high speed circuit operation and structures formed thereby
CN101689507A (zh) * 2007-06-27 2010-03-31 Nxp股份有限公司 扩展漏极晶体管及其制造方法
US7671394B2 (en) * 2007-10-17 2010-03-02 International Business Machines Corporation Embedded trench capacitor having a high-k node dielectric and a metallic inner electrode
JP2010021295A (ja) * 2008-07-09 2010-01-28 Nec Electronics Corp 半導体装置およびその製造方法
US7939894B2 (en) * 2008-08-04 2011-05-10 International Business Machines Corporation Isolated high performance FET with a controllable body resistance
US7939863B2 (en) * 2008-08-07 2011-05-10 Texas Instruments Incorporated Area efficient 3D integration of low noise JFET and MOS in linear bipolar CMOS process
JP5367390B2 (ja) * 2009-01-28 2013-12-11 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
JP5729745B2 (ja) * 2009-09-15 2015-06-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8174070B2 (en) * 2009-12-02 2012-05-08 Alpha And Omega Semiconductor Incorporated Dual channel trench LDMOS transistors and BCD process with deep trench isolation
CN102543744B (zh) * 2010-12-29 2014-12-24 中芯国际集成电路制造(北京)有限公司 晶体管及其制作方法
US8610174B2 (en) * 2011-11-30 2013-12-17 International Business Machines Corporation Bipolar transistor with a raised collector pedestal for reduced capacitance
US8709890B2 (en) * 2011-12-12 2014-04-29 International Business Machines Corporation Method and structure for forming ETSOI capacitors, diodes, resistors and back gate contacts
US9171925B2 (en) * 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US8860148B2 (en) * 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US20150270268A1 (en) * 2012-11-06 2015-09-24 Atsushi Fujikawa Semiconductor device
US9123565B2 (en) 2012-12-31 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Masks formed based on integrated circuit layout design having standard cell that includes extended active region
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9158877B2 (en) 2013-05-02 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell metal structure directly over polysilicon structure
US9082654B2 (en) * 2013-05-30 2015-07-14 Rohm Co., Ltd. Method of manufacturing non-volatile memory cell with simplified step of forming floating gate
US9564445B2 (en) * 2014-01-20 2017-02-07 International Business Machines Corporation Dummy gate structure for electrical isolation of a fin DRAM
US9659827B2 (en) * 2014-07-21 2017-05-23 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices by forming source/drain regions before gate electrode separation
US9324831B2 (en) * 2014-08-18 2016-04-26 Globalfoundries Inc. Forming transistors without spacers and resulting devices
US9431513B2 (en) * 2014-09-29 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate structure and methods thereof
CN105529328B (zh) * 2014-09-29 2018-11-16 中芯国际集成电路制造(上海)有限公司 Dram器件及其形成方法
US9722046B2 (en) * 2014-11-25 2017-08-01 Atomera Incorporated Semiconductor device including a superlattice and replacement metal gate structure and related methods
JP6584977B2 (ja) * 2016-02-24 2019-10-02 日立オートモティブシステムズ株式会社 半導体装置
US9893070B2 (en) * 2016-06-10 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030141550A1 (en) * 2002-01-31 2003-07-31 Mahalingam Nandakumar Transistor with reduced short channel effects and method
US20130140639A1 (en) * 2011-12-01 2013-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. High gate density devices and methods

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