CN111834458A - 半导体器件 - Google Patents

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洪承秀
李正允
成金重
李镇远
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Samsung Electronics Co Ltd
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Abstract

一种半导体器件包括：在衬底上沿第一方向延伸的多个有源区；位于所述多个有源区之间的器件隔离层，使得所述多个有源区的上部从所述器件隔离层突出；在所述衬底上分别在与所述第一方向交叉的第二方向上延伸并且与所述多个有源区相交的第一栅电极和第二栅电极，所述第一栅电极在所述第二方向上与所述第二栅电极间隔开；位于所述第一栅电极与所述第二栅电极之间的第一栅极分隔层；以及在所述第一栅极分隔层下方并且位于所述第一栅电极与所述第二栅电极之间的第二栅极分隔层，所述第二栅极分隔层在与所述第一方向和所述第二方向交叉的第三方向上延伸到所述器件隔离层中。

Description

半导体器件
相关申请的交叉引用
通过引用的方式将于2019年4月15日在韩国知识产权局提交的、题为“Semiconductor Devices”的韩国专利申请No.10-2019-0043851的全部内容合并于此。
技术领域
实施例涉及半导体器件。
背景技术
随着对半导体器件的高性能、高速度、多功能等的需求增加，半导体器件的集成度同样增加。在对应于半导体器件的高度集成的趋势制造具有精细图案的半导体元件时，可以实现具有精细宽度或精细间隔距离的图案。
发明内容
实施例可以通过提供一种半导体器件实现，所述半导体器件包括：在衬底上沿第一方向延伸的多个有源区；位于所述多个有源区之间的器件隔离层，使得所述多个有源区的上部从所述器件隔离层突出；在所述衬底上分别在与所述第一方向交叉的第二方向上延伸并且与所述多个有源区相交的第一栅电极和第二栅电极，所述第一栅电极在所述第二方向上与所述第二栅电极间隔开；位于所述第一栅电极与所述第二栅电极之间的第一栅极分隔层；以及在所述第一栅极分隔层下方并且位于所述第一栅电极与所述第二栅电极之间的第二栅极分隔层，所述第二栅极分隔层在与所述第一方向和所述第二方向交叉的第三方向上延伸到所述器件隔离层中。
实施例可以通过提供一种半导体器件实现，所述半导体器件包括：在 衬底上沿第一方向延伸的多个有源区；在所述衬底上在与所述第一方向交叉的第二方向上延伸并且与所述多个有源区相交的第一栅电极和第二栅电极，所述第一栅电极在所述第二方向上与所述第二栅电极间隔开；位于所述第一栅电极与所述第二栅电极之间的栅极分隔部分，其中，所述栅极分隔部分包括在垂直于所述第一方向和所述第二方向的第三方向上堆叠的并且具有不同宽度的至少两个层。
实施例可以通过提供一种半导体器件实现，所述半导体器件包括：沿一个方向延伸的多个有源区；平行于所述多个有源区的虚设有源区；与所述多个有源区和所述虚设有源区相交的第一栅电极和第二栅电极，所述第一栅电极在一条直线上与所述第二栅电极间隔开；从所述第一栅电极的上表面和所述第二栅电极的上表面向下延伸的第一栅极分隔层，所述第一栅极分隔层位于所述第一栅电极与所述第二栅电极之间；以及位于所述第一栅极分隔层下方的第二栅极分隔层，所述第二栅极分隔层与所述第一栅极分隔层和所述虚设有源区接触。
附图说明
通过参考附图详细描述示例性实施例，对于本领域技术人员而言，特征将是显而易见的，其中：
图1示出根据示例实施例的半导体器件的俯视图；
图2A和图2B示出根据示例实施例的半导体器件的截面图；
图3示出根据示例实施例的半导体器件的透视图；
图4A和图4B示出根据示例实施例的半导体器件的截面图；
图5A和图5B示出根据示例实施例的半导体器件的俯视图和截面图；
图6A至图6C示出根据示例实施例的半导体器件的俯视图和截面图；
图7A和图7B示出根据示例实施例的半导体器件的俯视图和截面图；
图8示出根据示例实施例的半导体器件的截面图；
图9A和图9B示出根据示例实施例的半导体器件的俯视图和截面图；
图10A至图10L示出根据示例实施例的根据工艺顺序制造半导体器件的方法中的各阶段的视图；
图11A至图11G示出根据示例实施例的根据工艺顺序制造半导体器件的方法中的各阶段的视图；
图12A至图12C示出根据示例实施例的根据工艺顺序制造半导体器件的方法中的各阶段的视图；
图13示出根据示例实施例的包括半导体器件的SRAM单元的电路图；
图14示出根据示例实施例的包括半导体器件的电子设备的示图；以及
图15示出根据示例实施例的包括半导体器件的系统的示意图。
具体实施方式
图1示出根据示例实施例的半导体器件的俯视图。图2A和图2B分别示出图1的半导体器件沿线I-I'和II-II'以及III-III'和IV-IV'的截面图。图3示出图1的半导体器件的一部分的透视图。为了便于说明，在图1至图3中仅示出了半导体器件的主要部件。
参照图1至图3，半导体器件100可以包括衬底101、有源区105、器件隔离层110、源极/漏极区150、栅极结构160和栅极分隔部分170。栅极结构160可以包括栅极介电层162、栅电极165和栅极间隔物层166。栅极分隔部分170可以包括第一栅极分隔层172和第二栅极分隔层174。
半导体器件100可以包括其中有源区105具有鳍结构的FinFET器件。FinFET器件可以包括在彼此交叉的有源区105和栅极结构160周围的晶体管。
衬底101可以具有在X方向和Y方向上延伸的上表面(例如，由X方向和Y方向限定的平面，即X-Y平面)。衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。衬底101可以被提供为块状晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。
器件隔离层110可以在衬底101中限定有源区105。在一种实施方式中，器件隔离层110可以包括在有源区105之间更深地延伸(例如，在垂直于或 正交于X-Y平面的Z方向上)到衬底101的下部中的区域，并且可以通过在端部沿X方向彼此连接而成为单个层。在一种实施方式中，器件隔离层110可以具有弯曲的上表面(例如，沿Z方向朝向衬底101向内弯曲或凹入)，该弯曲的上表面在有源区105附近或邻近有源区105具有更高的高度(例如，具有在Z方向上远离衬底101的部分)。器件隔离层110可以由绝缘材料制成。器件隔离层110可以是例如氧化物、氮化物或它们的组合。如图2A的截面图所示，在栅极结构160的下部和外部，器件隔离层110的上表面(例如，背离衬底101的表面)可以具有不同的高度。在一种实施方式中，上表面的高度差可以进行各种更改。
有源区105可以由衬底101中或衬底101上的器件隔离层110限定，并且可以沿第一方向(例如，X方向)延伸。有源区105可以具有从衬底101突出(例如，沿Z方向)的有源鳍的结构。有源区105的上端可以从器件隔离层110的上表面(例如，沿Z方向)突出到预定高度(例如，比器件隔离层110的上表面距衬底101更远)。在一种实施方式中，有源区105可以由衬底101的一部分形成，或者可以包括从衬底101生长的外延层。在一种实施方式中，在栅极结构160的两侧，衬底101上的有源区105可以部分地凹陷，并且源极/漏极区150可以位于凹陷的有源区105上。例如，如图2A和图2B所示，在栅极结构160的下方或下部，有源区105可以具有相对高的高度。在一种实施方式中，有源区105可以包括杂质，并且有源区105的至少一部分可以包括不同导电类型的杂质。
虚设有源区105D可以进一步包括在有源区105之间。虚设有源区105D可以是其中在晶体管的沟道区未形成在半导体器件100中并且基本上不执行电功能的区域。虚设有源区105D可以具有与有源区105相似的在X方向上延伸的形状，并且可以与有源区105一起以规则的间隔设置。如图2A和图2B所示，在栅极分隔部分170的下部中或邻近于栅极分隔部分170的下部，或者在栅极分隔部分170下方，虚设有源区105D的高度H2(例如，在Z方向上)可以低于有源区105的高度H1(在Z方向上)。这可以是通过部分地去除有源区105并形成虚设有源区105D的过程形成的形状。下面将参照图10A至图11G对此进行更详细地描述。
在一种实施方式中，在栅极结构160上或栅极结构160的两侧，虚设有源区105D的高度H2也可以低于凹陷的有源区105的高度H3(在Z方向上)。在这种情况下，虚设有源区105D可以具有凹入器件隔离层110中的形式。在一种实施方式中，在栅极结构160的两侧，虚设有源区105D的高度可以与有源区105的高度H3相同或相似。在一种实施方式中，在栅极分隔部分170的下部和在栅极结构160的两侧，虚设有源区105D可以具有相同的高度。在一种实施方式中，类似于有源区105，虚设有源区105D在栅极结构160的两侧的高度也可以低于在栅极分隔部分170的下部中的高度。
源极/漏极区150可以分别在栅极结构160的两侧位于有源区105上。源极/漏极区150可以被提供为晶体管的源极区或漏极区。源极/漏极区150可以具有升高的源极/漏极形状，其中，其上表面高于栅极结构160(例如，栅电极165)的下表面(例如，面向衬底的表面)。
在一种实施方式中，源极/漏极区150可以具有六边形。在一种实施方式中，源极/漏极区150的一部分可以具有六边形，而其另一部分可以具有五边形。在一种实施方式中，源极/漏极区150可以具有各种形状，例如可以具有例如多边形、圆形和矩形中的任何一种形状。在一种实施方式中，源极/漏极区150可以在彼此相邻设置的两个以上的有源区105上彼此连接或合并，以形成一个源极/漏极区150。
源极/漏极区150可以由半导体材料制成。在一种实施方式中，源极/漏极区150可以由外延层形成。例如，源极/漏极区150可以包括n型掺杂的硅(Si)和/或p型掺杂的硅锗(SiGe)。在一种实施方式中，源极/漏极区150可以包括多个区域，该多个区域包括具有不同浓度的元素和/或不同的掺杂元素。
栅极结构160可以沿一个方向(例如，Y方向)延伸，以在有源区105的上部中或有源区105的上部上与有源区105相交。可以在与栅极结构160相交的有源区105中形成晶体管的沟道区。栅极结构160可以包括栅极介电层162、栅电极165和栅极间隔物层166。
栅极介电层162可以位于有源区105与栅电极165之间，并且可以覆盖栅电极165的下表面和两个侧表面。在一种实施方式中，栅极介电层162可以仅形成在栅电极165的下表面上(例如，可以不沿栅电极165的侧面延伸)。 栅极介电层162可以包括氧化物、氮化物或高介电常数(高k)材料。高k材料可以指介电常数高于氧化硅(SiO2)的介电常数的介电材料。高k材料可以是下述中的任一种：例如，氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)和氧化镨(Pr2O3)。
栅电极165可以包括导电材料，并且可以包括例如金属氮化物(例如，氮化钛膜(TiN)、氮化钽膜(TaN)或氮化钨膜(WN))，和/或金属材料(例如，铝(Al)、钨(W)、钼(Mo)等)，或半导体材料(例如，掺杂的多晶硅)。栅电极165可以由两个以上的多层结构形成。栅电极165可以在相邻的晶体管的至少一部分之间被栅极分隔部分170分隔开，这取决于半导体器件100的配置。
栅极间隔物层166可以位于栅电极165的两侧。栅极间隔物层166可以使源极/漏极区150与栅电极165彼此绝缘。根据示例实施例，栅极间隔物层166可以由多层结构形成。栅极间隔物层166可以包括氧化物、氮化物或氮氧化物，例如低介电常数膜。
在至少一部分晶体管之间，栅极分隔部分170可以将沿一个方向(例如，Y方向)延伸的每个栅电极165分隔成第一栅电极165A和第二栅电极165B。栅极分隔部分170可以在垂直于栅电极165的延伸方向的方向上(例如，在X方向上)延伸，以将栅极介电层162和栅电极165分隔开。栅极分隔部分170可以包括在竖直方向上彼此连接的第一栅极分隔层172和第二栅极分隔层174。第一栅极分隔层172可以将栅电极165与栅极结构160的上部分隔开，第二栅极分隔层174可以位于第一栅极分隔层172的下部，并且可以在有源区105(例如，在Y方向上彼此相邻的有源区105)之间延伸到器件隔离层110中。
在一种实施方式中，第一栅极分隔层172可以位于一个平面上以将两侧的栅极介电层162以及栅电极165分隔开，如图1所示。在一种实施方式中，第一栅极分隔层172也可以仅将栅电极165分隔开。第一栅极分隔层172可以从栅电极165的上表面向下(沿Z方向)延伸，并且可以延伸到有源区105 的上表面或延伸到与其相似的高度水平(例如，在Z方向上距衬底101的距离相似)。第一栅极分隔层172的下表面可以位于比器件隔离层110的上表面高的高度(例如，在Z方向上距衬底101的距离)。在一种实施方式中，第一栅极分隔层172的上表面可以与栅电极165共面。
第二栅极分隔层174可以位于虚设有源区105D上，并且第二栅极分隔层174的上表面可以与第一栅极分隔层172接触(例如，直接接触)。第二栅极分隔层174与虚设有源区105D一起可以具有与有源区105相同或相似的形状。例如，第二栅极分隔层174可以具有与有源区105的上部区域对应的(例如，相似的或相同的)的形状，第二栅极分隔层174的上表面可以位于与相邻的有源区105的上表面基本相同的高度。第二栅极分隔层174可以从或相对于器件隔离层110的上表面向上和向下突出。例如，第二栅极分隔层174的下部可以延伸到器件隔离层110中，以位于器件隔离层110的凹陷形式或凹陷区中，如图2A所示。
在一种实施方式中，第二栅极分隔层174的下表面可以处于比器件隔离层110的上表面的高度水平低的高度水平(例如，在Z方向上更靠近衬底101)，并且可以具有向下的凸形(例如，沿Z方向朝向衬底101的凸形)。在一种实施方式中，第二栅极分隔层174的下表面可以根据其制造方法而具有平坦的表面。在示例实施例中，第二栅极分隔层174从器件隔离层110的上表面凹陷的深度D1和突出的高度H4可以被不同地改变。第二栅极分隔层174的在其上部(例如，沿Z方向远离衬底101)处的侧表面可以与栅极介电层162接触(例如，直接接触)。第二栅极分隔层174的在其下部(例如，沿Z方向靠近衬底101)处的侧表面可以与器件隔离层110接触(例如，直接接触)。
在一种实施方式中，第二栅极分隔层174的宽度W2(在Y方向上)可以小于第一栅极分隔层172的宽度W1(在Y方向上)。例如，在第一栅极分隔层172与第二栅极分隔层174之间可以存在取决于宽度差异的台阶部分或弯曲部分。第一栅极分隔层172的宽度W1可以是例如5nm至100nm，第二栅极分隔层174的宽度W2可以是例如1nm至20nm。在一种实施方式中，第二栅极分隔层174的宽度W2可以与有源区105的宽度相同或相似。在一 种实施方式中，如图2B的III-III'的截面所示，第二栅极分隔层174可以具有与虚设有源区105D的上表面垂直的侧表面。在一种实施方式中，第二栅极分隔层174可以具有与栅极结构160的形状相对应的形状。例如，第二栅极分隔层174也可以具有在III-III'的截面中宽度朝向下部变宽的形状。第二栅极分隔层174可以仅位于平面上的第一栅极分隔层172的下部上，如图1所示，并且可以不延伸到栅极间隔物层166的下部。在一种实施方式中，第二栅极分隔层174也可以延伸到栅极间隔物层166的下部。
第一栅极分隔层172和第二栅极分隔层174可以包括相同或不同的绝缘材料。第一栅极分隔层172和第二栅极分隔层174可以由在特定的蚀刻条件下相对于器件隔离层110具有蚀刻选择性的材料制成，并且可以由能够相对于第二牺牲层184具有蚀刻选择性的材料制成等，如参照图10E所描述的。在一种实施方式中，第一栅极分隔层172和第二栅极分隔层174可以各自独立地包括例如SiN、SiOCN、AlN等。
栅极分隔部分170可以包括在竖直方向上堆叠并且设置成使得相邻的第一栅电极165A和第二栅电极165B可以电隔离且完全隔离的第一栅极分隔层172和第二栅极分隔层174。例如，可以使用虚设有源区105D形成第二栅极分隔层174，以在X方向上完全电隔离第一栅电极165A和第二栅电极165B，并阻挡漏电流。例如，即使当栅极结构160具有在与器件隔离层110相邻的区域中沿X方向加宽的形状时，第二栅极分隔层174也可以填充一对栅极间隔物层166之间的区域，以使得第一栅电极165A和第二栅电极165B可以彼此完全电绝缘。
如图1所示，从第二栅极分隔层174的侧表面沿Y方向到相邻的有源区105的侧表面的距离W3可以是影响诸如由有源区105和栅极结构160形成的晶体管的阈值电压的特性的因素。对于此，在一种实施方式中，与栅极分隔部分170仅包括第一栅极分隔层172(例如，不具有第二栅极分隔层174)的情况相比，栅极分隔部分170可以在其下部处包括第二栅极分隔层174，并且可以在没有任何工艺偏差的情况下形成影响晶体管的特性的部分，并且可以进一步改善半导体器件100的电特性。
图4A和图4B示出了根据示例实施例的半导体器件的截面图。图4A和 图4B示出了与图2A中的沿I-I'的截面对应的区域。
参照图4A，在半导体器件100a中，栅极分隔部分170a的第一栅极分隔层172a可以覆盖第二栅极分隔层174的侧表面的一部分。例如，第一栅极分隔层172a可以沿第二栅极分隔层174的侧表面从第二栅极分隔层174的上部向下(例如，沿Z方向朝向衬底101)延伸预定深度。在一种实施方式中，位于第二栅极分隔层174的侧表面上的第一栅极分隔层172a的下表面可以沿第二栅极分隔层174的侧表面延伸以具有更弯曲的形状。
栅极介电层162可以位于第二栅极分隔层174与栅电极165之间，并且可以不在第二栅极分隔层174的与第一栅极分隔层172a接触的上表面和侧表面上。
参照图4B，在半导体器件100b中，栅极分隔部分170b的第一栅极分隔层172b可以覆盖第二栅极分隔层174的上表面的一部分和一个侧表面(例如，仅一个侧表面)的一部分。例如，第一栅极分隔层172b可以沿第二栅极分隔层174的所述一个侧表面从第二栅极分隔层174的上部向下延伸到预定深度。在一种实施方式中，位于第二栅极分隔层174的侧表面上的第一栅极分隔层172b的下表面可以沿第二栅极分隔层174的侧表面延伸以具有更弯曲的形状。
栅极介电层162可以位于第二栅极分隔层174与栅电极165之间，并且可以不在第二栅极分隔层174的与第一栅极分隔层172b接触的上表面和侧表面上。
图5A和图5B示出了根据示例实施例的半导体器件的俯视图和截面图。图5B示出了沿线I-I'截取的图5A的半导体器件的截面图。
参照图5A和图5B，在半导体器件100c中，栅极结构160的栅极介电层162P可以进一步设置在第一栅极分隔层172的侧表面上(例如，第一栅极分隔层172的面向Y方向的侧表面)。如图5B所示，栅极介电层162P可以在第一栅极分隔层172的侧表面上以及在第二栅极分隔层174的侧表面上延伸。该结构可以通过以下参照图12A至图12C描述的制造方法产生。在一种实施方式中，如图5A所示，栅极介电层162P可以不在第一栅极分隔层172的面向X方向的侧表面上。
图6A至图6C示出根据示例实施例的半导体器件的俯视图和截面图。图6B和图6C分别示出了沿切割线I-I'和II-II'以及III-III'和IV-IV'切割的图6A的半导体器件的截面。
参照图6A至图6C，在半导体器件100d中，栅极分隔部分170c的第二栅极分隔层174c可以与虚设有源区105D一起具有沿X方向延伸的形状。例如，在栅极结构160的两侧上或两侧处，第二栅极分隔层174c可以位于相邻的源极/漏极区150之间，如图6B中的沿II-II'截取的截面图所示。第二栅极分隔层174c在栅极结构160外部的部分的高度H6低于在第一栅极分隔层172的下部中或下方的第二栅极分隔层174c的高度H5。例如，可以更容易地进行源极/漏极区150的生长。在一种实施方式中，第二栅极分隔层174c在第一栅极分隔层172下方的高度H5可以与在栅极结构160外部的高度H6相同。
图7A和图7B示出了根据示例实施例的半导体器件的俯视图和截面图。图7B示出了图7A的半导体器件的沿切割线I-I'和II-II'截取的截面。
参照图7A和图7B，在半导体器件100e中，栅极分隔部分170d的第二栅极分隔层174d可以位于器件隔离层110上。例如，虚设有源区105D可以不存在，例如，可以不在栅极分隔部分170d的第二栅极分隔层174d的下部下方。该结构可以通过去除第二栅极分隔层174d的下部下方的有源区105或不形成有源区105来形成。第二栅极分隔层174d可以延伸到器件隔离层110中或在器件隔离层110之间，并且第二栅极分隔层174d可以设置成使得下表面和侧表面的一部分与器件隔离层110接触，并且同时具有在器件隔离层110上的突出的形状。在一种实施方式中，第二栅极分隔层174d的形状可以不对应于(例如，可以独立于)有源区105的形状。例如，第二栅极分隔层174d的上部的宽度和下部的宽度可以基本相同，或者下部的宽度可以更窄。
第二栅极分隔层174d可以具有与有源区105一起沿X方向延伸到栅极结构160的外部的形状。第二栅极分隔层174d在第一栅极分隔层172的下部(例如，沿Z方向或第三方向在第一栅极分隔层172与衬底101之间)下方的高度H7可以与在栅极结构160外部的高度H8相同或不同。如果在栅极结构160外部的高度H8小于在第一栅极分隔层172的下部的高度H7，则可以 更容易地进行源极/漏极区150的生长。在一种实施方式中，类似于图1的半导体器件100，第二栅极分隔层174d可以不设置在栅极结构160外部。
图8示出了根据示例实施例的半导体器件的截面图。图8示出了与图2A的沿线I-I'的截面对应的区域。
参照图8，在半导体器件100f中，栅极分隔部分170e可以具有这样的形状，即，第一栅极分隔层172e延伸到虚设有源区105D中，第二栅极分隔层174e可以在虚设有源区105D的侧表面上以具有与第一栅极分隔层172e接触的形状。
第一栅极分隔层172e可以具有例如在虚设有源区105D中的凹部中的凹陷形式，并且凹陷深度D2的范围可以被选择为使得第一栅极分隔层172e的下端位于比有源区105的上表面的高度水平低的高度水平，并且位于比器件隔离层110的上表面的高度水平高的高度水平。例如，在Z方向上，从衬底101到第一栅极分隔层172e的下表面的距离可以大于从衬底101到器件隔离层110的上表面的距离，并且可以小于从衬底101到有源区105的上表面的距离。第二栅极分隔层174e可以由或从栅极介电层162的一部分形成，并且可以由与栅极介电层162相同的材料制成，或者可以进一步在栅极介电层162的材料中包括杂质。在一种实施方式中，第二栅极分隔层174e还可以包括通过氧化或氮化虚设有源区105D而形成的层。在一种实施方式中，虚设有源区105D还可以在其上部中包括杂质。由于杂质的存在，虚设有源区105D可以具有基本上绝缘的性质。
根据本实施例的栅极分隔部分170e，可以简化用于形成第二栅极分隔层174e的工艺，从而可以相对容易地执行制造工艺。例如，即使减小包括栅极结构160的半导体器件100f的结构的尺寸，也可以容易地形成第二栅极分隔层174e。
图9A和图9B示出根据示例实施例的半导体器件的俯视图和截面图。图9B示出了图9A的半导体器件的沿切割线IA-IA'和IB-IB'切割的截面。
参照图9A和图9B，半导体器件100g可以包括第一区域R1和第二区域R2，在第一区域R1中，栅极结构160A包括在X方向上具有第一长度L1的栅电极165，在第二区域R2中，栅极结构160B包括在X方向上具有第二长 度L2的栅电极165。第二长度L2可以大于第一长度L1。在第一区域R1中，如在图1的半导体器件100中那样，栅极分隔部分170可以包括第一栅极分隔层172和第二栅极分隔层174。在第二区域R2中，与第一区域R1不同，栅极分隔部分170f可以由单个层形成，可以隔离第一栅电极165A和第二栅电极165B，并且可以从其上部或表面沿Z方向至少延伸到器件隔离层110的上表面。
如上所述，在半导体器件100g的一部分中，可以通过具有垂直堆叠的多个层的栅极分隔部分170来隔离栅极结构160A，而在半导体器件100g的其他区域中，可以通过具有单个层的栅极分隔部分170f来隔离栅极结构160A。在一种实施方式中，可以根据栅极结构160A和160B的长度来划分第一区域R1和第二区域R2。在一种实施方式中，可以根据第一栅电极165A与第二栅电极165B之间的间隔距离来划分第一区域R1和第二区域R2，并且当间隔距离大时，可以使用具有单个层的栅极分隔部分170f。此外，可以考虑半导体器件100g中的元件的尺寸和集成度来选择第一区域R1和第二区域R2。例如，可以将适合于每个区域的结构和工艺选择性地应用于半导体器件100g，使得可以在确保可靠性的同时高效地执行制造工艺。
图10A至图10L示出根据示例实施例的根据工艺顺序制造半导体器件的方法中的各阶段的视图。在图10A至图10L中，将描述用于制造图1至图3的半导体器件的制造方法的示例实施例。
参照图10A，可以对衬底101进行图案化以形成限定有源区105的沟槽区TI。
首先，可以在衬底101上形成焊盘氧化物图案142和第一掩模图案144。在一种实施方式中，焊盘氧化物图案142可以是用于保护有源区105的上表面的层。在一种实施方式中，可以省略焊盘氧化物图案142。第一掩模图案144可以是用于图案化衬底101的掩模层，并且可以包括氮化硅、含碳材料等。第一掩模图案144可以由多层结构形成。
可以使用焊盘氧化物图案142和第一掩模图案144各向异性地蚀刻衬底101，以形成沟槽区TI。沟槽区TI可以具有高的长宽比，其宽度可以朝向下部变窄，因此，有源区105可以具有朝向上部变窄的形状。
参照图10B，可以形成填充沟槽区TI的器件隔离层110。
在用绝缘材料填充沟槽区TI之后，可以执行沿有源区105的上表面平坦化沟槽区TI的工艺。在平坦化工艺期间，可以去除焊盘氧化物图案142和第一掩模图案144的至少一部分。在一种实施方式中，直到参照图10D描述的工艺步骤，焊盘氧化物图案142可以保留在有源区105的上表面上。在一种实施方式中，可以首先在沟槽区TI中形成相对薄的衬层，然后可以填充沟槽区TI。
参照图10C，可以去除有源区105的一部分以在有源区105之间形成虚设有源区105D。
首先，可以在器件隔离层110上形成将有源区105暴露成虚设有源区105D的第二掩模图案146。第二掩模图案146可以是用于去除暴露的有源区105的一部分的掩模层，并且可以包括相对于器件隔离层110和有源区105的材料具有蚀刻选择性的材料。第二掩模图案146可以形成为多层结构。
接下来，可以通过将暴露的有源区105从上表面去除至预定深度来形成虚设有源区105D。可以通过湿蚀刻等相对于器件隔离层110选择性地去除要凹陷的有源区105，并且可以通过调节蚀刻时间等来控制凹陷深度，并且可以在示例实施例中对凹陷深度进行各种改变。
可以通过以下方式形成参照图7A和图7B的半导体器件100e：去除或不形成有源区105的一部分，将器件隔离层110从上部去除至预定深度以形成第二栅极分隔层174d，然后执行后续步骤。
参照图10D，可以在虚设有源区105D上形成第二栅极分隔层174，并且有源区105和第二栅极分隔层174可以形成为突出到器件隔离层110上。
首先，用于形成第二栅极分隔层174的材料可以填充在如图10C所示的虚设有源区105D(已经凹入器件隔离层110中)中，以形成第二栅极分隔层174。在形成第二栅极分隔层174之后，可以去除第二掩模图案146，并且如果需要可以进一步执行平坦化工艺。
接下来，可以从上部部分地去除器件隔离层110，以执行使有源区105和第二栅极分隔层174突出到器件隔离层110上或从器件隔离层110上突出的工艺。可以通过例如湿蚀刻工艺执行该工艺，并且可以在图10A的焊盘氧 化物图案142或单独的掩模层形成在有源区105上以保护有源区105的状态下执行本工艺。例如，有源区105和第二栅极分隔层174可以从器件隔离层110的上部突出到预定高度，并且在示例实施例中，突出高度可以不同地改变。在蚀刻工艺期间，也可以一起去除焊盘氧化物图案142或单独的掩模层。
参照图10E，可以在有源区105、第二栅极分隔层174和器件隔离层110上形成第一牺牲层182和第二牺牲层184。
第一牺牲层182和第二牺牲层184可以被图案化以具有与有源区105相交的沿Y方向延伸的线形。可以使用第三掩模图案层186来对第一牺牲层182和第二牺牲层184进行图案化。第一牺牲层182和第二牺牲层184可以是形成在其中通过后续工艺而设置有如图3所示的栅极介电层162和栅电极165的区域中的牺牲栅极结构。
在一种实施方式中，第一牺牲层182和第二牺牲层184可以分别是绝缘层和导电层。在一种实施方式中，第一牺牲层182和第二牺牲层184可以由单个层形成。例如，第一牺牲层182可以包括氧化硅，第二牺牲层184可以包括多晶硅。第三掩模图案层186可以包括氧化硅和/或氮化硅。
参照图10F，可以从第一牺牲层182和第二牺牲层184的两侧或外部去除第二栅极分隔层174的至少一部分。
可以相对于有源区105、虚设有源区105D和器件隔离层110选择性地去除第二栅极分隔层174，从而可以暴露虚设有源区105D的上表面。第二栅极分隔层174可以仅保留在第一牺牲层182和第二牺牲层184的下部或下方。在一种实施方式中，可以将第二栅极分隔层174从其上表面部分地而不是全部地去除至预定深度。如上所述，当在第一牺牲层182和第二牺牲层184的两侧去除第二栅极分隔层174时，在后续工艺中形成源极/漏极区150时，源极/漏极区150的生长不会受第二栅极分隔层174的干扰。
可以通过在本步骤中仅去除第二栅极分隔层174的一部分或者省略本步骤，来准备参照图6A和图6B描述的半导体器件100d。
参照图10G，可以在有源区105、器件隔离层110和第三掩模图案层186上形成栅极间隔物层166，并且可以使暴露的有源区105凹陷，从而可以形成源极/漏极区150。
首先，可以沿着有源区105、器件隔离层110、第一牺牲层182、第二牺牲层184和第三掩模图案层186的上表面和/或侧表面形成具有均匀厚度的栅极间隔物层166。栅极间隔物层166可以由具有低介电常数的材料制成，并且可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
接下来，可以从有源区105的上表面去除栅极间隔物层166以暴露有源区105的上表面，然后可以将暴露的有源区105从上表面凹陷至预定深度。可以例如通过依次施加干蚀刻工艺和湿蚀刻工艺来执行凹陷工艺。例如，在本步骤中，有源区105在第一牺牲层182和第二牺牲层184的外部的高度可以低于在第一牺牲层182和第二牺牲层184的下部的高度。选择性地，在凹陷工艺之后，可以通过单独的工艺执行使凹陷的有源区105的表面固化的工艺。选择性地，可以在凹陷工艺之前或之后执行将杂质注入有源区105中的工艺。在这些工艺期间，栅极间隔物层166可以具有如图所示的形状，其被部分地去除并且仅保留在第一牺牲层182、第二牺牲层184和第三掩模图案层186的侧表面上。在一种实施方式中，用于形成栅极间隔物层166的材料也可以以间隔物的形式保留在有源区105的侧壁上。在一种实施方式中，在工艺期间，器件隔离层110可以在第一牺牲层182和第二牺牲层184的外部被部分地去除，并且其高度可以相对减小。
可以使用例如选择性外延生长(SEG)工艺来形成源极/漏极区150。源极/漏极区150可以是例如硅(Si)层或硅锗(SiGe)层。在源极/漏极区150的生长期间，诸如磷(P)、硼(B)等的杂质可以在生长之后被原位掺杂或单独地注入。在一种实施方式中，根据用于形成源极/漏极区150的材料，源极/漏极区150可以在生长过程中沿晶体学稳定的表面生长成具有六边形、五边形或类似的形状。
参照图10H，可以在源极/漏极区150上形成层间绝缘层190，并且可以去除第一牺牲层182和第二牺牲层184，即，牺牲栅极结构。
首先，可以通过以下方式形成层间绝缘层190：沉积绝缘材料以覆盖源极/漏极区150、第三掩模图案层186和栅极间隔物层166，然后通过平坦化工艺暴露第二牺牲层182的上表面。在平坦化工艺中，可以去除第三掩模图案层186。层间绝缘层190可以包括例如氧化物、氮化物和氮氧化物中的至 少一种，并且可以包括具有低介电常数的材料。
可以相对于下部的有源区105、器件隔离层110和第二栅极分隔层174选择性地去除第一牺牲层182和第二牺牲层184，并且可以形成暴露有源区105、器件隔离层110和第二栅极分隔层174的栅极区GR。可以使用干蚀刻工艺和湿蚀刻工艺中的至少一种执行去除第一牺牲层182和第二牺牲层184的工艺。
参照图10I，可以在栅极区GR中形成栅极介电层162和栅电极165，从而最终形成栅极结构160。
可以沿栅极区GR的侧壁和下表面基本上共形地形成栅极介电层162。栅极介电层162可以包括氧化物、氮化物和高k材料。栅电极165可以填充栅极介电层162内部的空间。栅电极165可以包括金属或半导体材料。
在形成栅极介电层162和栅电极165之后，可以使用诸如化学机械抛光(CMP)工艺的平坦化工艺去除保留在层间绝缘层190上的材料。
参照图10J和图10K，可以去除栅极介电层162和栅电极165的一部分以形成开口OP。图10K示出了沿图10J中的切割线V-V'截取的截面。
开口OP可以在Y方向上至少将栅极结构160的栅电极165划分为第一栅电极165A和第二栅电极165B。开口OP可以通过不仅去除栅电极165的一部分而且还去除栅极介电层162的一部分来形成。在一种实施方式中，开口OP还可以通过去除在Y方向上与其相邻的栅极间隔物层166来形成。
如图10K所示，通过开口OP的下部，第二栅极分隔层174的上表面可以被暴露。在本步骤中，开口OP可以不穿透栅电极165的整个厚度，并且可以通过仅将栅电极165去除到第二栅极分隔层174的上表面来形成，并且该工艺可以相对地容易地执行。另外，栅电极165的下部可以被第二栅极分隔层174隔离，可以减小开口OP的尺寸，例如，在Y方向上的宽度的裕度，并且该工艺可以更容易地执行。
参照图10L，可以通过在开口OP中填充绝缘材料来形成第一栅极分隔层172，并且可以形成接触栓195。可以通过用诸如氮化硅等的绝缘材料填充开口OP来形成第一栅极分隔层172。
接下来，可以对层间绝缘层190进行图案化以形成接触孔，并且可以将 导电材料嵌入在接触孔中以形成接触栓195。可以通过使用诸如光刻胶图案的单独的掩膜层去除栅极结构160两侧的层间绝缘层190来形成接触孔。接触孔的下表面可以沿着源极/漏极区150的上表面具有曲率。当去除层间绝缘层190时，源极/漏极区150的上部可以部分地凹陷。可以通过在接触孔中沉积导电材料以电连接源极/漏极区150来形成接触栓195。在一种实施方式中，可以对接触栓195的形状和设置进行各种改变。
图11A至图11G示出根据示例实施例的根据工艺顺序制造半导体器件的方法中的各阶段的视图。在图11A至图11G中，将描述用于制造图1至图3的半导体器件的制造方法的另一示例实施例。在下文中，可以省略与上面参照图10A至图10L的描述重复的描述。
参照图11A，可以通过对衬底101进行图案化来形成有源区105和器件隔离层110，并且有源区105可以从器件隔离层110突出。
首先，如参照图10A和图10B所描述的，可以对衬底101进行图案化以形成限定有源区105的沟槽区TI，并且可以形成嵌入沟槽区T1的器件隔离层110。
接下来，可以通过部分地去除器件隔离层110来执行使有源区105从器件隔离层110突出的工艺。然而，与上面参照图10A至图10L描述的示例实施例不同，在本步骤中，可以不形成第一栅极分隔层174。
参照图11B，可以在有源区105和器件隔离层110上形成第一牺牲层182和第二牺牲层184。
如以上参照图10E所描述的，第一牺牲层182和第二牺牲层184可以被图案化并形成为具有与有源区105相交的沿Y方向延伸的线形。可以使用第三掩模图案层186来图案化第一牺牲层182和第二牺牲层184。
参照图11C，可以通过从第一牺牲层182和第二牺牲层184的两侧或外部去除一部分有源区105的暴露的上部区域来形成虚设有源区105D。
为了形成虚设有源区105D，可以相对于器件隔离层110选择性地去除暴露的有源区105的至少一个上部区域。在示例实施例中，可以对通过上述工艺去除的有源区105的深度进行各种改变。例如，虚设有源区105D的高度可以低于第一牺牲层182和第二牺牲层184两侧的有源区105的高度。可以 不去除第一牺牲层182和第二牺牲层184下部(例如，下方)的虚设有源区105D，并且虚设有源区105D的高度可以与第一牺牲层182和第二牺牲层184下方的有源区105的高度基本相同。
参照图11D和图11E，可以形成栅极间隔物层166、源极/漏极区150、层间绝缘层190和栅极结构160，并且可以形成开口OP'。图11E示出了沿图11D的切割线VI-VI'的截面。
首先，类似于以上参照10G至图10I描述的那些，可以形成栅极间隔物层166、源极/漏极区150和层间绝缘层190，并且可以去除第一牺牲层182和第二牺牲层184，然后形成栅极结构160。
接下来，类似于以上参照图10J和图10K描述的那些，可以去除栅极介电层162、栅电极165和虚设有源区105D的一部分以形成开口OP'。例如，在本示例实施例中，与以上参照图10J和图10K描述的示例实施例不同，可以通过不仅去除栅电极165的一部分而且去除虚设有源区105D的一部分来形成开口OP'，并且开口OP'可以以更窄的台阶形成为具有台阶的形状。在本步骤中去除的虚设有源区105D的深度可以与在参照图11C描述的上述步骤中去除的第一牺牲层182和第二牺牲层184两侧的有源区105的深度相同或不同。
参照图11F和图11G，可以通过在开口OP'中填充绝缘材料来形成栅极分隔部分170，以形成栅极分隔部分170的第一栅极分隔层172和第二栅极分隔层174。图11G示出了沿图10F的截面线VII-VII'截取的截面。
可以通过用绝缘材料(例如，氮化硅等)填充开口OP'来形成第一栅极分隔层172和第二栅极分隔层174。在一种实施方式中，可以通过一个沉积步骤形成第一栅极分隔层172和第二栅极分隔层174，并且第一栅极分隔层172和第二栅极分隔层174可以由相同的材料形成，并且可以具有耦接、连接或一体的形状。
此后，可以进一步形成接触栓195，如上面参照图10L所描述的。
图12A至图12C示出根据示例实施例的根据工艺顺序制造半导体器件的方法中的各阶段的视图。在图12A至图12C中，将描述图5A和图5B中的半导体器件的制造方法的示例实施例。
参照图12A，可以形成有源区105、器件隔离层110、虚设有源区105D、第二栅极分隔层174、第一牺牲层182、第二牺牲层184、栅极间隔物层166、源极/漏极区150和层间绝缘层190，然后可以形成第一栅极分隔层172。
首先，如参照图10A至图10G所描述的，可以形成有源区105、器件隔离层110、虚设有源区105D、第二栅极分隔层174、栅极间隔物层166和源极/漏极区150。
接下来，可以在源极/漏极区150上形成层间绝缘层190，可以去除第一牺牲层182和第二牺牲层184的一部分以形成开口，并且可以通过填充开口形成第二栅极分隔层174，从而形成栅极分隔部分170。在本实施例中，与上面参照图10A至10L描述的示例实施例不同，可以去除第一牺牲层182和第二牺牲层184的一部分，而不是栅极介电层162和栅电极165的一部分，来形成第二栅极分隔层174。
参照图12B，可以然后去除第一牺牲层182和第二牺牲层184，即，牺牲栅极结构。
可以相对于下部的有源区105、器件隔离层110和栅极分隔部分170选择性地去除第一牺牲层182和第二牺牲层184，并且可以形成暴露有源区105、器件隔离层110和栅极分隔部分170的栅极区GR'。
参照图12C，可以在栅极区GR'中形成栅极介电层162P和栅电极165，从而最终形成栅极结构160。
可以在已经形成栅极分隔部分170的状态下形成栅极介电层162P和栅电极165，并且还可以在第一栅极分隔层172的侧表面(例如，面向Y方向的表面)上形成栅极介电层162P。
此后，可以进一步形成接触栓195，如上面参照图10L描述的。
图13示出了根据示例实施例的包括半导体器件的SRAM单元的电路图。
参照图13，SRAM器件中的一个单元可以包括第一驱动晶体管TN1和第二驱动晶体管TN2、第一负载晶体管TP1和第二负载晶体管TP2以及第一存取晶体管TN3和第二存取晶体管TN4。在这种情况下，第一驱动晶体管TN1和第二驱动晶体管TN2的源极可以连接到接地电压线Vss，第一负载晶体管TP1和第二负载晶体管TP2的源极可以连接到电源电压线Vdd。
由NMOS晶体管形成的第一驱动晶体管TN1和由PMOS晶体管形成的第二负载晶体管TP1可以构成第一反相器，由NMOS晶体管形成的第二驱动晶体管TN2和由PMOS晶体管形成的第二负载晶体管TP2可以构成第二反相器。第一驱动晶体管TN1和第二驱动晶体管TN2、第一负载晶体管TP1和第二负载晶体管TP2以及第一存取晶体管TN3和第二存取晶体管TN4的至少一部分可以包括根据上面参照图1至图9B描述的各种示例实施例的半导体器件。
第一反相器的输出端子和第二反相器的输出端子可以连接到第一存取晶体管TN3的源极和第二存取晶体管TN4的源极。此外，第一反相器和第二反相器可以彼此连接，使得输入端子和输出端子彼此相交以构成一个锁存电路。第一存取晶体管TN3的漏极和第二存取晶体管TN4的漏极可以分别连接到第一位线BL和第二位线/BL。
图14示出了根据示例实施例的包括半导体器件的电子设备的示图。参照图14，根据示例实施例的电子设备1000可以包括通信单元1010、输入单元1020、输出单元1030、存储器1040和处理器1050。
通信单元1010可以包括有线/无线通信模块，例如无线互联网模块、近场通信模块、全球定位系统(GPS)模块、移动通信模块等。包括在通信单元1010中的有线/无线通信模块可以根据各种通信标准通过连接到外部通信网络来发送和接收数据。
输入单元1020可以设置为提供给用户以控制电子设备1000的操作的模块，并且可以包括机械开关、触摸屏、语音识别模块等。此外，输入单元1020还可以包括手指鼠标装置或使用轨迹球、激光指针等操作的鼠标。输入单元1020还可以包括各种传感器模块，用户可以通过这些模块输入数据。
输出单元1030可以以音频或视频的形式输出在电子设备1000中处理的信息，而存储器1040可以存储程序、数据等以处理和控制处理器1050。处理器1050可以根据所需操作通过向存储器1040发送命令来存储数据以及输出数据。
存储器1040可以通过嵌入在电子设备1000中的接口或单独的接口与处理器1050通信。在存储器1040通过单独的接口与处理器1050通信的情况下， 处理器1050可以通过各种接口标准(例如，SD、SDHC、SDXC、MICRO SD、USB等)将数据存储在存储器1040中或从存储器1040输出数据。
处理器1050可以控制包括在电子设备1000中的各个单元的操作。处理器1050可以执行与语音呼叫、视频呼叫、数据通信等有关的控制和处理操作，或者可以执行控制和处理操作以播放和管理多媒体。此外，处理器1050可以处理用户通过输入单元1020发送的输入，并且可以通过输出单元1030输出结果。此外，处理器1050可以将控制电子设备1000的操作所需的数据存储在存储器1040中或从存储器1040输出数据，如上所述。处理器1050和存储器1040中的至少一者可以包括如上所述的根据各种示例实施例的半导体器件。
图15示出了根据示例实施例的包括半导体器件的系统的示意图。
参照图15，系统2000可以包括控制器2100、输入/输出装置2200、存储器2300和接口2400。系统2000可以是发送或接收信息的诸如移动系统的系统。移动系统可以是PDA、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器或存储卡。
控制器2100可以执行程序并控制系统2000。控制器2100可以是例如微处理器、数字信号处理器、微控制器或如上所述的类似设备。
输入/输出装置2200可以用于输入或输出系统2000的数据。系统2000可以使用输入/输出装置2200连接到外部装置(例如，个人计算机或网络)，以与外部装置交换数据。输入/输出装置2200可以是例如小键盘、键盘或显示器。
存储器2300可以存储用于控制器2100的操作的代码和/或数据，和/或可以存储在控制器2100中的处理过的数据。
接口2400可以是系统2000与其他外部装置之间的数据传输路径。控制器2100、输入/输出装置2200、存储器2300和接口2400可以经由总线2500彼此通信。
控制器2100或存储器2300中的至少一者可以包括根据以上参照图1至图9B描述的各种示例实施例的半导体器件。
通过总结和回顾，为了克服平面MOSFET的元件特性的局限性，努力开 发了一种包括具有三维结构的沟道的FinFET的半导体器件。
一个或更多个实施例可以提供具有改善的可靠性的半导体器件。
如上所述，通过形成用于将栅电极分隔成在竖直方向上堆叠的多个层的栅极分隔层，可以提供具有改善的可靠性的半导体器件。
本文已经公开了示例实施例，尽管使用了特定术语，但是仅在一般和描述性意义上使用和解释这些术语，而不是出于限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时显而易见的，结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件组合使用，除非另有特别说明。因此，本领域技术人员将理解，在不脱离所附权利要求阐述的本发明的精神和范围的情况下，可以对形式和细节进行各种改变。

Claims (25)

1.一种半导体器件，所述半导体器件包括：
多个有源区，所述多个有源区在衬底上沿第一方向延伸；
器件隔离层，所述器件隔离层位于所述多个有源区之间，使得所述多个有源区的上部从所述器件隔离层突出；
第一栅电极和第二栅电极，所述第一栅电极和所述第二栅电极在所述衬底上分别在与所述第一方向交叉的第二方向上延伸并且与所述多个有源区相交，所述第一栅电极在所述第二方向上与所述第二栅电极间隔开；
第一栅极分隔层，所述第一栅极分隔层位于所述第一栅电极与所述第二栅电极之间；以及
第二栅极分隔层，所述第二栅极分隔层在所述第一栅极分隔层下方并且位于所述第一栅电极与所述第二栅电极之间，所述第二栅极分隔层在与所述第一方向和所述第二方向交叉的第三方向上延伸到所述器件隔离层中。
2.根据权利要求1所述的半导体器件，其中，所述第二栅极分隔层的上表面在所述第三方向上相对于所述衬底的高度高于所述器件隔离层的上表面在所述第三方向上相对于所述衬底的高度。
3.根据权利要求1所述的半导体器件，其中，所述第二栅极分隔层的上表面在所述第三方向上相对于所述衬底的高度与在所述第一栅电极和所述第二栅电极下方的所述多个有源区的上表面在所述第三方向上相对于所述衬底的高度基本相同。
4.根据权利要求1所述的半导体器件，其中，所述第二栅极分隔层在所述第二方向上的宽度比所述第一栅极分隔层在所述第二方向上的宽度窄。
5.根据权利要求1所述的半导体器件，所述半导体器件还包括沿所述第一方向延伸并且位于所述第二栅极分隔层下方的虚设有源区。
6.根据权利要求5所述的半导体器件，其中，所述虚设有源区在所述第三方向上相对于所述衬底的高度低于所述多个有源区在所述第三方向上相对于所述衬底的高度。
7.根据权利要求1所述的半导体器件，其中，所述第二栅极分隔层具有与所述多个有源区中的一个有源区的至少一部分相同的形状。
8.根据权利要求1所述的半导体器件，其中，所述第二栅极分隔层的下表面与所述器件隔离层接触。
9.根据权利要求1所述的半导体器件，其中，所述第一栅极分隔层和所述第二栅极分隔层均独立地包括绝缘材料。
10.根据权利要求1所述的半导体器件，所述半导体器件还包括位于所述多个有源区与所述第一栅电极和所述第二栅电极之间的栅极介电层。
11.根据权利要求10所述的半导体器件，其中，所述栅极介电层覆盖：
所述第一栅电极的下表面和所述第二栅电极的下表面，以及
所述第二栅极分隔层的位于所述器件隔离层外部的部分的侧表面。
12.根据权利要求11所述的半导体器件，其中，所述栅极介电层从所述第二栅极分隔层的所述侧表面延伸，从而还覆盖所述第一栅极分隔层的侧表面。
13.根据权利要求1所述的半导体器件，其中，所述第二栅极分隔层具有向下凸的下表面。
14.根据权利要求1所述的半导体器件，其中，所述第二栅极分隔层的位于所述第一栅电极与所述第二栅电极之间的部分在所述第三方向上相对于所述衬底具有第一高度，并且
所述第二栅极分隔层的在所述第一方向上位于所述第一栅电极和所述第二栅电极的两侧的部分在所述第三方向上相对于所述衬底具有第二高度，所述第二高度低于所述第一高度。
15.根据权利要求1所述的半导体器件，其中，所述第二栅极分隔层位于所述第一栅电极与所述第二栅电极之间，而不在所述第一栅电极和所述第二栅电极的两侧在所述第一方向上延伸。
16.根据权利要求15所述的半导体器件，所述半导体器件还包括位于所述第一栅电极和所述第二栅电极中的每一者的沿所述第一方向的两个侧壁上的栅极间隔物层，
其中，所述第二栅极分隔层位于所述栅极间隔物层之间。
17.根据权利要求1所述的半导体器件，其中，所述多个有源区包括在所述第一方向上位于所述第一栅电极和所述第二栅电极的两侧的凹陷区，并且
所述半导体器件还包括位于所述凹陷区上的源极/漏极区。
18.根据权利要求1所述的半导体器件，其中，所述多个有源区具有有源鳍的结构，所述有源鳍具有上表面和彼此相对的侧表面，并且
所述第一栅电极和所述第二栅电极覆盖所述有源鳍的所述上表面和两个侧表面，并与所述有源鳍相交。
19.一种半导体器件，所述半导体器件包括：
多个有源区，所述多个有源区在衬底上沿第一方向延伸；
第一栅电极和第二栅电极，所述第一栅电极和所述第二栅电极在所述衬底上在与所述第一方向交叉的第二方向上延伸并且与所述多个有源区相交，所述第一栅电极在所述第二方向上与所述第二栅电极间隔开；
栅极分隔部分，所述栅极分隔部分位于所述第一栅电极与所述第二栅电极之间，
其中，所述栅极分隔部分包括在垂直于所述第一方向和所述第二方向的第三方向上堆叠的并且具有不同宽度的至少两个层。
20.根据权利要求19所述的半导体器件，所述半导体器件还包括位于所述栅极分隔部分下方的虚设有源区，
其中，所述栅极分隔部分包括：
第一栅极分隔层，所述第一栅极分隔层在所述栅极分隔部分的上部，以及
第二栅极分隔层，所述第二栅极分隔层位于所述虚设有源区的侧壁和所述第一栅极分隔层的下部上。
21.根据权利要求19所述的半导体器件，其中，所述栅极分隔部分在所述第一栅电极与所述第二栅电极之间沿所述第一方向延伸。
22.根据权利要求19所述的半导体器件，所述半导体器件还包括位于所述多个有源区之间的器件隔离层，使得所述多个有源区的上部沿所述第三方向从所述器件隔离层突出，
其中，所述栅极分隔部分的下表面在所述第三方向上相对于所述衬底的高度低于所述器件隔离层的上表面在所述第三方向上相对于所述衬底的高度。
23.一种半导体器件，所述半导体器件包括：
多个有源区，所述多个有源区沿一个方向延伸；
虚设有源区，所述虚设有源区平行于所述多个有源区；
第一栅电极和第二栅电极，所述第一栅电极和所述第二栅电极与所述多个有源区和所述虚设有源区相交，所述第一栅电极在一条直线上与所述第二栅电极间隔开；
第一栅极分隔层，所述第一栅极分隔层从所述第一栅电极的上表面和所述第二栅电极的上表面向下延伸，所述第一栅极分隔层位于所述第一栅电极与所述第二栅电极之间；以及
第二栅极分隔层，所述第二栅极分隔层位于所述第一栅极分隔层下方，所述第二栅极分隔层与所述第一栅极分隔层和所述虚设有源区接触。
24.根据权利要求23所述的半导体器件，其中，所述第一栅极分隔层的上表面与所述第一栅电极的所述上表面和所述第二栅电极的所述上表面基本共面。
25.根据权利要求23所述的半导体器件，其中：
所述第二栅极分隔层位于所述虚设有源区上，并且
所述第二栅极分隔层与所述虚设有源区一起具有与所述多个有源区中的一个有源区相同的形状。
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