CN112530861A - 制造半导体器件的方法 - Google Patents

制造半导体器件的方法 Download PDF

Info

Publication number
CN112530861A
CN112530861A CN202010915052.7A CN202010915052A CN112530861A CN 112530861 A CN112530861 A CN 112530861A CN 202010915052 A CN202010915052 A CN 202010915052A CN 112530861 A CN112530861 A CN 112530861A
Authority
CN
China
Prior art keywords
contact plug
gate
forming
layer
pattern layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010915052.7A
Other languages
English (en)
Inventor
李城门
郭玟灿
申宪宗
郑涌植
卢永昌
李斗铉
郑圣宪
池祥源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN112530861A publication Critical patent/CN112530861A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Engineering & Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种制造半导体器件的方法，包括：在衬底上形成有源区；在所述衬底上形成与所述有源区相交的栅极结构；去除所述栅极结构的上部并形成栅极覆层；形成电连接到所述有源区的一部分的初步接触插塞，所述初步接触插塞包括第一部分和第二部分；形成包括第一图案层和第二图案层的掩模图案层，所述第一图案层覆盖所述栅极覆层的上表面，所述第二图案层从所述第一图案层延伸以覆盖所述初步接触插塞的所述第二部分；以及使用所述掩模图案层作为蚀刻掩模，通过使所述初步接触插塞的被所述掩模图案层暴露的所述第一部分从所述初步接触插塞的上表面凹陷到预定深度，来形成接触插塞。

Description

制造半导体器件的方法
相关申请的交叉引用
出于所有目的，本申请要求于2019年9月17日在韩国知识产权局提交的韩国专利申请No.10-2019-0114042的优先权，通过引用将该申请的全部公开内容合并于此。
技术领域
本发明构思涉及半导体器件和制造该半导体器件的方法。
背景技术
为了满足对高性能的需求，半导体器件以高速且多功能地运行，并且半导体器件的集成度增加。半导体器件的这种高度集成趋势可以包括具有精细图案或通过精细间隔距离彼此间隔开的诸如栅电极或布线的构成元件。另外，为了避免由于在高度集成趋势下由于平面金属氧化物半导体场效应晶体管(MOSFET)的尺寸减小而导致的操作特性的限制，已经努力开发包括具有三维结构的沟道的半导体器件。
发明内容
本发明构思的一方面在于提供一种具有提高的可靠性和生产率的制造半导体器件的方法和由此制造的半导体器件。
根据本发明构思的示例性实施例，一种制造半导体器件的方法包括：在衬底上形成沿第一方向延伸的有源区；在所述衬底上形成沿第二方向延伸以与所述有源区相交的牺牲栅极结构；在每个所述牺牲栅极结构的相对侧在所述有源区上形成源极/漏极区；形成覆盖所述源极/漏极区和所述牺牲栅极结构的第一层间绝缘层；去除所述牺牲栅极结构并在已经去除所述牺牲栅极结构的地方形成栅极结构；去除所述栅极结构的上部并在已经去除所述栅极结构的所述上部的地方形成栅极覆层；形成穿过所述第一层间绝缘层以连接到相应的所述源极/漏极区的初步接触插塞；形成暴露所述初步接触插塞的第一部分并覆盖所述初步接触插塞的第二部分和每个所述栅极覆层的上表面的至少一部分的掩模图案层；使用所述掩模图案层作为蚀刻掩模，通过使所述初步接触插塞的被所述掩模图案层暴露的所述第一部分凹陷以形成凹陷区域，来形成接触插塞，其中，所述接触插塞包括第一部分和从所述第一部分向上延伸的第二部分；以及形成填充所述凹陷区域的接触绝缘层。
根据本发明构思的示例性实施例，一种制造半导体器件的方法包括：在衬底上形成沿第一方向延伸的有源区；在所述衬底上形成栅极结构，所述栅极结构沿第二方向延伸以与所述有源区相交；去除所述栅极结构的上部并在去除了所述栅极结构的所述上部的地方形成栅极覆层；形成电连接到所述有源区的一部分的初步接触插塞，所述初步接触插塞包括第一部分和第二部分；形成掩模图案层，所述掩模图案层包括第一图案层和第二图案层，所述第一图案层覆盖所述栅极覆层的上表面并沿所述第二方向延伸，所述第二图案层从所述第一图案层沿所述第一方向延伸，以覆盖所述初步接触插塞的所述第二部分；以及使用所述掩模图案层作为蚀刻掩模，通过使所述初步接触插塞的被所述掩模图案层暴露的所述第一部分从所述初步接触插塞的上表面凹陷到预定深度，来形成接触插塞。
根据本发明构思的示例性实施例，一种制造半导体器件的方法包括：在衬底上形成沿第一方向延伸的有源区；在所述衬底上形成沿第二方向延伸以与所述有源区相交的牺牲栅极结构；在每个所述牺牲栅极结构的相对侧在所述有源区上形成源极/漏极区；去除所述牺牲栅极结构并在去除了所述牺牲栅极结构的地方形成栅极结构；去除所述栅极结构的上部并在去除了所述栅极结构的所述上部的地方形成栅极覆层；形成延伸以连接到相应的所述源极/漏极区的初步接触插塞；在所述初步接触插塞和所述栅极覆层上形成具有网格形式的掩模图案层，以暴露所述初步接触插塞的一部分；以及使用所述掩模图案层作为蚀刻掩模，通过使所述初步接触插塞的被所述掩模图案层暴露的所述一部分凹陷以形成凹陷区域，来形成接触插塞。所述接触插塞包括第一部分和从所述第一部分向上延伸的第二部分。
根据本发明构思的示例性实施例，一种半导体器件包括：有源区，所述有源区在衬底上沿第一方向延伸；栅极结构，所述栅极结构在所述衬底上沿第二方向延伸以与所述有源区相交；栅极覆层，所述栅极覆层设置在所述栅极结构上；源极/漏极区，所述源极/漏极区在所述栅极结构的至少一侧被设置在所述有源区上；以及接触插塞，所述接触插塞在所述衬底上垂直地延伸以连接到所述源极/漏极区，所述接触插塞具有第一区域和从所述第一区域向上突出的第二区域。所述栅极覆层具有这样的形状：在不与所述接触插塞的所述第二区域相邻的区域中，所述栅极覆层在所述第一方向上的边缘从上部被部分地去除。
附图说明
根据下面结合附图进行的详细描述，将更清楚地理解本发明构思的以上以及其他方面、特征和优点，在附图中：
图1是示出了根据示例实施例的半导体器件的布局图；
图2A和图2B是示出了根据示例实施例的半导体器件的截面图；
图3A和图3B是示出了根据示例实施例的半导体器件的一部分组件的透视图；
图4A和图4B是示出了根据示例实施例的半导体器件的截面图；
图5是示出了根据示例实施例的半导体器件的截面图；
图6是示出了根据示例实施例的制造半导体器件的方法的流程图；以及
图7至图16是以工艺顺序示出了根据示例实施例的制造半导体器件的方法的工艺的图。
具体实施方式
在下文中，将参照附图描述示例实施例。
图1是示出了根据示例实施例的半导体器件的布局图。
图2A和图2B是示出了根据示例实施例的半导体器件的截面图。图2A和图2B示出了沿着图1中的线I-I'、线II-II'、线III-III'和线IV-IV'截取的半导体器件的截面。为了便于描述，在图1中仅示出了半导体器件的主要组件的布局。
参照图1至图2B，半导体器件100可以包括衬底101、位于衬底101上的有源鳍105、与有源鳍105相交地延伸的栅极结构160、设置在栅极结构160上的栅极覆层169、在栅极结构160的至少一侧设置在有源鳍105上的源极/漏极区150以及连接到源极/漏极区150的接触插塞180。半导体器件100还可以包括位于有源鳍105之间的器件隔离层110、连接到栅极结构160的栅极接触插塞185、层间绝缘层190以及分别连接到接触插塞180和栅极接触插塞185的第一通路187和第二通路189。栅极结构160可以包括第一栅极介电层162、第二栅极介电层163、栅极间隔物层164和栅电极165。半导体器件100可以包括其中每个有源鳍105具有鳍结构的鳍式场效应晶体管(FinFET)器件。在示例实施例中，FinFET器件可以包括与有源鳍105相交的栅极结构160。
衬底101可以具有沿X方向和Y方向延伸的上表面。衬底101可以包括诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体的半导体材料。例如，IV族半导体可以包括硅、锗或硅锗。衬底101可以被提供为体晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。
有源鳍105可以由衬底101中的器件隔离层110限定，并可以设置为沿第一方向(例如，X方向)延伸。有源鳍105形成有源区，并且可以具有从衬底101突出的结构。有源鳍105可以以有源鳍105的上端从器件隔离层110的上表面向上突出到预定高度的方式来设置。有源鳍105可以由衬底101的一部分形成，或可以包括从衬底101生长的外延层。衬底101上的有源鳍105可以在栅极结构160的相对侧部分地凹陷，并且源极/漏极区150可以设置在凹陷的有源鳍105上。因此，如图2A所示，有源鳍105在栅极结构160下方可以具有相对高的高度。根据示例实施例，有源鳍105可以包括杂质，并且有源鳍105的至少一部分可以包括不同导电类型的杂质，但是不限于此。
器件隔离层110可以在衬底101中限定有源鳍105。器件隔离层110可以通过例如浅沟槽隔离(STI)工艺来形成。器件隔离层110可以部分地暴露有源鳍105的上侧壁。根据示例实施例，器件隔离层110可以包括在有源鳍105之间更深地延伸到衬底101的下部中的区域。器件隔离层110可以具有弯曲的上表面，该弯曲的上表面随着其靠近有源鳍105而具有相对更高的水平高度，但是器件隔离层110的上表面的形状不限于此。器件隔离层110可以由绝缘材料形成。器件隔离层110可以由例如氧化物、氮化物或它们的组合形成。如图2B所示，器件隔离层110可以在栅极结构160的下部和外部具有不同高度的上表面。然而，本发明不限于此。在示例实施例中，器件隔离层110的上表面的高度差可以根据制造工艺而不同地改变。
源极/漏极区150可以在栅极结构160的相对侧分别设置在其中有源鳍105凹陷的凹陷区域上。源极/漏极区150可以设置为晶体管的源极区或漏极区。源极/漏极区150的上表面可以位于与栅极结构160的底表面相似或比栅极结构160的底表面高的高度处，如图2A所示。然而，根据示例实施例，源极/漏极区150和栅极结构160的相对高度可以不同地改变。例如，源极/漏极区150还可以具有顶表面比栅极结构160(例如，栅电极165)的底表面高的升高的源极/漏极形状。
源极/漏极区150在栅极结构160的相对侧沿Y方向的截面可以具有五边形、六边形或类似的形状，如图2B所示。然而，在示例实施例中，源极/漏极区150可以具有各种形状，例如，可以具有多边形、圆形、椭圆形和矩形中的任何一种形状。源极/漏极区150在沿X方向的截面中可以具有基本上平坦的顶表面，如图2A所示，并且可以具有弯曲的下部，例如圆形形状、椭圆形形状或类似形状的一部分。然而，这样的形状可以根据相邻的栅极结构160之间的距离、有源鳍105的高度等在示例实施例中不同地改变。这里可以使用术语“基本上”来强调此含义，除非上下文或其他表述另有说明。例如，描述为“基本上平坦”或“基本上共面”的项可以是完全地平坦的或共面的，或者可以在例如由于制造工艺而可能发生的可接受变化内是平坦的或共面的。
源极/漏极区150可以由半导体材料形成。例如，源极/漏极区150可以包括硅锗(SiGe)、硅(Si)、砷化硅(SiAs)、磷化硅(SiP)和碳化硅(SiC)中的至少一种。例如，源极/漏极区150可以由外延层形成。例如，源极/漏极区150可以包括n型掺杂硅(Si)和/或p型掺杂硅锗(SiGe)。在示例实施例中，源极/漏极区150可以包括包含不同浓度的元素和/或不同的掺杂剂的多个区域。此外，在示例实施例中，源极/漏极区150可以在彼此相邻的两个或更多个有源鳍105上彼此连接或彼此合并，由此形成一个源极/漏极区150。
栅极结构160可以设置为在有源鳍105的顶部上沿一个方向(例如，Y方向)延伸，以与有源鳍105相交。晶体管的沟道区可以形成在与栅极结构160相交的有源鳍105中。如这里使用的，“沟道区”是指包括晶体管的耗尽区的区域，并且是指有源鳍105的与栅极结构160相交并与栅极结构160相邻的区域。每个栅极结构160可以包括第一栅极介电层162、第二栅极介电层163、栅极间隔物层164和栅电极165。
第一栅极介电层162和第二栅极介电层163可以设置在有源鳍105与栅电极165之间并且设置在栅电极165的底表面下方，第一栅极介电层162可以设置在第二栅极介电层163的底表面上。第二栅极介电层163可以设置为覆盖栅电极165的底表面和相对侧。在示例实施例中，可以省略第一栅极介电层162和第二栅极介电层163中的任一者。第一栅极介电层162和第二栅极介电层163可以包括氧化物、氮化物或高k介电材料。高k介电材料可以指介电常数高于氧化硅(SiO2)的介电常数的介电材料。高k介电材料可以为例如氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)或氧化镨(Pr2O3)中的任何一种。
栅电极165可以包括导电材料，例如，诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)的金属氮化物，和/或诸如铝(Al)或钨(W)或钼(Mo)的金属，或者诸如掺杂多晶硅的半导体材料。栅电极165也可以由两个或更多个多层组成。根据示例实施例，取决于半导体器件100的构造，栅电极165可以在至少一些相邻的晶体管之间沿Y方向彼此分开地设置。
栅极间隔物层164可以设置在栅电极165的相对侧。栅极间隔物层164可以使源极/漏极区150与栅电极165绝缘。根据示例实施例，栅极间隔物层164可以以多层结构形成。栅极间隔物层164可以由氧化物、氮化物和氮氧化物形成，例如，可以由低介电常数膜形成。
栅极覆层169可以设置在栅极结构160的上表面上。在示例实施例中，栅极结构160的上表面可以是弯曲的。因此，栅极覆层169可以具有向下凸出的弯曲表面的下表面和基本上平坦的上表面。在示例实施例中，每个栅极覆层169可以包括与在X方向上彼此间隔开的接触插塞180的接触区域CR以及接触绝缘层194接触的上部。栅极覆层169的顶表面在X方向上的宽度可以大于栅极结构160在X方向上的宽度，并且栅极覆层169的顶表面可以具有填充在相邻的接触插塞180之间的最大宽度。栅极覆层169的下表面可以与第二栅极介电层163、栅极间隔物层164、栅电极165和第一层间绝缘层192接触。本发明不限于此。在一些实施例中，栅极覆层169可以被设置为被限制在栅极间隔物层164的上部而不延伸到栅极间隔物层164的外部，并且可以被局限在栅极间隔物层164之间以被栅极间隔物层164的在X方向上的两侧覆盖。如本文使用的术语“接触”是指直接连接(即，触碰)，除非上下文另外指出。
栅极覆层169可以包括SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。根据示例实施例，栅极覆层169可以包括与第一层间绝缘层192的材料不同的材料。当形成接触孔时，栅极覆层169可以使用于形成接触插塞180的接触孔在栅极覆层169之间自对准。
接触插塞180可以连接到源极/漏极区150，以将电信号施加到源极/漏极区150。接触插塞180可以在穿过第一层间绝缘层192的同时从第一层间绝缘层192的顶部延伸到底部。接触插塞180可以设置在源极/漏极区150上，并且在一些实施例中，接触插塞180可以沿Y方向延伸，从而具有比源极/漏极区150的长度长的长度。每个接触插塞180可以具有倾斜的侧表面，并且可以具有取决于接触孔的纵横比的向下减小的宽度(即，接触插塞180的下部的宽度小于接触插塞180的上部的宽度)，但是其示例实施例不限于此。在示例实施例中，接触插塞180的下端部分可以在源极/漏极区150中掩埋至预定深度。在一些实施例中，接触插塞180还可以被设置为沿着源极/漏极区150的顶表面接触而不使源极/漏极区150凹陷。
每个接触插塞180可以包括第一部分180-1和从第一部分180-1向上延伸的第二部分180-2(参见图3A和图3B)。第二部分180-2可以设置在穿过第一层间绝缘层192的接触区域CR中。如图1所示，例如，当栅极接触插塞185以及接触插塞180位于有源鳍105的顶部上以与有源鳍105交叠时，每个接触插塞180可以包括设置在接触区域CR中并从第一部分180-1向上延伸而不接触在X方向上与接触插塞180间隔开的栅极接触插塞185的第二部分180-2。接触插塞180的第一部分180-1可以设置在凹陷区域的下部中而不是接触区域CR中，并且凹陷区域可以填充有接触绝缘层194。接触区域CR可以不在X方向上与栅极接触插塞185并排设置。接触区域CR可以在接触插塞180的第一部分180-1上沿X方向与接触绝缘层194并排设置。由于接触插塞180和栅极接触插塞185的具有相对宽的区域的上部并未并排设置的结构，所以即使当接触插塞180与栅极接触插塞185之间的距离L1相对小时，接触插塞180和栅极接触插塞185也可以稳定地彼此电隔离。
接触区域CR在Y方向上的长度L3可以小于一个接触插塞180在Y方向上的长度L2。接触区域CR的长度L3可以小于凹陷区域的长度，该凹陷区域是在俯视图中不与接触区域CR交叠的区域。接触区域CR的长度L3可以在例如大约10nm至大约40nm的范围内。接触区域CR的长度L3可以在示例实施例中不同地改变，并且可以在接触区域CR不与相邻于其的栅极接触插塞185并排设置的范围内确定。下面将参照图3A和图3B更详细地描述接触插塞180的形状。诸如“大约”的术语可以反映仅以相对小的方式和/或以不显著改变某些元件的操作、功能或结构的方式变化的量、大小、方向或布局。例如，“大约0.1至大约1”的范围可以涵盖诸如0.1附近的0％-5％偏差和1附近的0％至5％偏差的范围，尤其是如果该偏差保持与所列范围相同的效果。
栅极接触插塞185可以连接到栅极结构160并穿过栅极覆层169，并且可以将电信号施加到栅电极165。栅极接触插塞185可以包括在栅电极165中掩埋到预定深度的下端，但是其示例实施例不限于此。栅极接触插塞185的下表面的高度可以与接触插塞180的凹陷区域的上表面的高度类似或高于接触插塞180的凹陷区域的上表面的高度，但是不限于此。接触插塞180和栅极接触插塞185可以包括导电材料，例如，诸如钨(W)、铝(Al)、铜(Cu)等的金属，或者诸如掺杂多晶硅的半导体材料。
层间绝缘层190可以包括覆盖源极/漏极区150和器件隔离层110的顶表面以及栅极结构160的侧表面的第一层间绝缘层192、填充接触插塞180的凹陷区域的接触绝缘层194以及位于接触插塞180上的第二层间绝缘层196。接触绝缘层194的顶表面可以与接触插塞180的顶表面基本上共面。根据示例实施例，接触绝缘层194的顶表面还可以与栅极接触插塞185的顶表面基本上共面。在一些实施例中，接触绝缘层194和第二层间绝缘层196可以由单个层形成。层间绝缘层190可以包括例如氧化物、氮化物和氮氧化物中的至少一种。在示例实施例中，层间绝缘层190可以包括低介电常数材料。
第一通路187和第二通路189可以穿过第二层间绝缘层196并分别连接到接触插塞180和栅极接触插塞185。第一通路187和第二通路189可以包括导电材料，例如，诸如钨(W)、铝(Al)、铜(Cu)等的金属，或者诸如掺杂多晶硅的半导体材料。尽管未示出，但是连接到第一通路187和第二通路189的诸如金属线的布线结构可以进一步设置在第一通路187和第二通路189上。然而，根据一些实施例，第一通路187和第二通路189可以分别与接触插塞180和栅极接触插塞185一体化。
图3A和图3B是示出了根据示例实施例的半导体器件的部分组件的透视图。图3A和图3B分别示出了接触插塞180和180a。
参照图3A，接触插塞180可以包括设置在作为下区域的第一区域R1中的第一部分180-1和设置在第二区域R2中的第二部分180-2。第二部分180-2可以从第一部分180-1的一端向上突出。在各种实施例中，第一部分180-1和第二部分180-2的相对高度可以改变。第一区域R1(或第一部分180-1)可以位于第二区域R2(或第二部分180-2)的一端上。
第二区域R2可以对应于上面参照图1至图2B描述的接触区域CR，并且可以连接到其上的第一通路187(参见图2A)或布线。在初步接触插塞凹陷之后，接触插塞180的第二部分180-2保留。在第二区域R2中，第二部分180-2的第一侧表面可以形成凹陷区域RE的侧壁，并且第二部分180-2的与第一侧表面相对的第二侧表面可以形成接触插塞180的不面对凹陷区域RE的外侧壁。第一侧表面和第二侧表面可以分别相对于第一部分180-1的上表面成第一钝角和第二钝角而具有负斜率。第一钝角和第二钝角可以是相同的或不同的。第二区域R2的面对凹陷区域RE的侧表面以朝向凹陷区域RE的凸形示出，但是其形状不限于此，并且可以根据示例实施例进行各种改变。例如，在一些实施例中，第二区域R2的面对凹陷区域RE的侧表面可以是基本上平坦的表面，或可以具有朝向凹陷区域RE的凹形。
如上所述，在接触插塞180的延伸方向上，第二区域R2的长度L3可以小于第一区域R1的长度L2和凹陷区域RE的长度L6。接触插塞180可以具有倾斜的侧表面，以具有根据纵横比的朝向其下表面减小的宽度。因此，在垂直于延伸方向的方向上，第二区域R2的上表面的长度L4可以大于第一区域R1的下表面的长度L5。
参照图3B，接触插塞180a可以具有如下形状：第二部分180a-2不设置在第一部分180a-1的一端而是设置在与第一部分180a-1的相对端间隔开的位置。第一部分180a-1可以设置在第一区域R1中，并且第二部分180a-2可以设置在第二区域R2中。因此，第一凹陷区域RE1和第二凹陷区域RE2可以形成在第二部分180a-2的相对侧。如上所述，在示例实施例中，第一部分180a-1和第二部分180a-2的相对位置可以不同地改变。在该示例实施例中，第二部分180a-2的第一侧表面可以形成第一凹陷区域RE1的侧壁，并且第二部分180a-2的第二侧表面可以形成在第二方向(例如，Y方向)上与第一凹陷区域RE1间隔开的第二凹陷区域RE2的侧壁。第二部分180a-2的第一侧表面可以相对于第一部分180a-1的上表面具有负斜率，并且其第二侧表面可以相对于第一部分180a-1的上表面具有正斜率。
图4A和图4B是示出了根据示例实施例的半导体器件的截面图。图4A和图4B示出了与图2A对应的截面。
参照图4A，在半导体器件100a中，可以部分地去除栅极覆层169a的顶表面，以使其具有为凹陷形状的凹陷边缘169E。例如，栅极覆层169a可以具有与接触绝缘层194接触的凹陷边缘169E。另一方面，栅极覆层169a可以具有不凹陷的并且与接触插塞180的第二部分180-2接触的边缘。
栅极覆层169a的凹陷边缘169E可以具有从上表面向下侧凹陷的形状，并且其详细形状不限于图中所示的那样。栅极覆层169a可以具有在凹陷边缘169E上被去除的部分，同时具有基本上平坦的顶表面。栅极覆层169a的凹陷边缘169E可以与接触绝缘层194接触。栅极覆层169a的形状可以通过下面参照图14A至图14C描述的掩模图案层MA的形状来形成。
参照图4B，在半导体器件100b中，栅极覆层169b可以具有凹陷边缘169E，并且与图4A的示例实施例不同，可以具有在X方向上不对称的形状。
栅极覆层169b在沿X方向的一端可以具有从顶表面平坦地延伸的非凹陷边缘，并且在另一端可以具有为凹陷形状的凹陷边缘169E。这样的结构可以根据下面参照图14A至图14C描述的掩模图案层MA和栅极覆层169b的布置来形成。因此，在一些实施例中，栅极覆层169b还可以被构造为具有凹陷边缘169E，凹陷边缘169E具有这样的形状：栅极覆层在X方向上的相对端是凹陷边缘，并且凹陷深度或宽度彼此不同。
图5是示出了根据示例实施例的半导体器件的截面图。图5示出了与图1的线I-I'和线III-III'对应的截面。
参照图5，半导体器件100c可以包括衬底101、位于衬底101上的有源鳍105、位于有源鳍105上的包括彼此垂直间隔开的多个沟道层141、142和143的沟道结构140、与多个沟道层141、142和143接触的源极/漏极区150、与有源鳍105相交地延伸的栅极结构160a、设置在栅极结构160a上的栅极覆层169以及连接到源极/漏极区150的接触插塞180。半导体器件100c还可以包括器件隔离层110、内部间隔物层130、层间绝缘层190和通路187。栅极结构160a可以包括栅极介电层162、栅极间隔物层164和栅电极165。
在半导体器件100c中，有源鳍105具有鳍结构，并且栅电极165设置在有源鳍105与沟道结构140之间以及沟道结构140的多个沟道层141、142和143之间。因此，半导体器件100c可以包括由沟道结构140、源极/漏极区150和栅极结构160a构造的多桥沟道FET(MBCFETTM)器件。在下文中，与图1至图2B中的附图标记相同的附图标记指示相应的构件，并且将省略以上描述的说明。
沟道结构140可以包括位于有源鳍105上的作为两个或更多个沟道层的第一至第三沟道层141、142和143，第一至第三沟道层141、142和143是在垂直于有源鳍105的顶表面的方向(例如，Z方向)上彼此间隔开的多个沟道层。沟道结构140可以与有源鳍105一起形成有源区。第一至第三沟道层141、142和143可以连接到源极/漏极区150，并且可以与有源鳍105的顶表面间隔开。第一至第三沟道层141、142和143在Y方向上的宽度可以与有源鳍105在Y方向上的宽度相同或类似，并且第一至第三沟道层141、142和143在X方向上的宽度可以与栅极结构160a在X方向上的宽度相同或类似。然而，根据一些实施例，第一至第三沟道层141、142和143可以具有减小的宽度，使得在X方向上的侧表面被设置在栅极结构160a下方。
第一至第三沟道层141、142和143可以由半导体材料形成，并且可以包括例如硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种。例如，第一至第三沟道层141、142和143可以由与衬底101相同的材料形成。在各种实施例中，构成一个沟道结构140的沟道层141、142和143的数量和形状可以改变。
栅极结构160a可以设置为在有源鳍105和沟道结构140的顶部上沿一个方向(例如，Y方向)延伸，同时与有源鳍105和沟道结构140相交。晶体管的沟道区可以形成在与栅极结构160a相交的有源鳍105和沟道结构140中。栅极结构160a包括栅电极165、位于栅电极165与多个沟道层141、142和143之间的栅极介电层162以及位于栅电极165的侧面上的栅极间隔物层164。
栅极介电层162可以设置在有源鳍105与栅电极165之间以及沟道结构140与栅电极165之间，并且可以设置为覆盖栅电极165的表面的至少一部分。例如，栅极介电层162可以被设置为围绕栅电极165的除了顶表面之外的所有表面。栅极介电层162可以在栅电极165与栅极间隔物层164之间延伸，但是其示例实施例不限于此。栅极介电层162可以包括氧化物、氮化物或高k介电材料。
栅电极165可以在有源鳍105的上部填充沟道层141、142和143之间的间隙，并且可以延伸到沟道结构140的上部。栅电极165可以通过栅极介电层162与多个沟道层141、142和143间隔开。栅电极165可以包括导电材料，例如，诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)的金属氮化物，和/或诸如铝(Al)、钨(W)、钼(Mo)等的金属，或者诸如掺杂多晶硅的半导体材料。栅电极165还可以包括两个或更多个层。根据半导体器件100c的构造，栅电极165可以被至少一些相邻的晶体管之间的单独的分隔部分分割。
内部间隔物层130可以在沟道结构140之间与栅电极165平行地设置。在第三沟道层143下方，栅电极165的一部分可以通过相应的内部间隔物层130与源极/漏极区150间隔开，以彼此电隔离。每个内部间隔物层130可以具有与相应的栅电极165间隔开的弯曲侧面。例如，内部间隔物层130的弯曲侧面可以朝向相应的栅电极165的一部分为凸圆形，但是其示例实施例不限于此。内部间隔物层130可以由氧化物、氮化物或氮氧化物形成，例如，可以由低介电常数膜形成。在一些实施例中，可以省略内部间隔物层130，在这种情况下，栅极介电层162和栅电极165可以沿X方向延伸。
在上面，作为根据示例实施例的半导体器件的示例，示出了FinFET和MBCFETTM器件，但是本发明构思的示例实施例不限于此。根据一些实施例的半导体器件可以包括隧穿场效应晶体管(隧穿FET)、三维(3D)晶体管等。
图6是示出了根据示例实施例的制造半导体器件的方法的流程图。
图7至图16是示出了根据示例实施例的制造半导体器件的方法的图。图7至图16示出了制造图1至图2B以及图4A和图4B的半导体器件的方法的实施例，并且示出了与沿着图1的线I-I'和线III-III'截取的截面对应的截面。
参照图6和图7，在将衬底101图案化以限定包括有源鳍105的有源区并形成器件隔离层110之后，可以形成牺牲栅极结构170(S110)。
首先，可以通过使用掩模层各向异性地蚀刻衬底101以形成沟槽，来形成有源鳍105。因为具有相对高的纵横比的沟槽可以具有向下减小的宽度，所以每个有源鳍105可以具有向上减小的宽度。可以通过用绝缘材料层填充沟槽，然后将绝缘材料层以及有源鳍105的上表面平坦化来形成器件隔离层110。在图5的半导体器件100c的情况下，在此操作中，可以在有源鳍105上堆叠构成有源区的沟道结构140的第一至第三沟道层141、142和143。第一至第三沟道层141、142和143与牺牲层可以交替地且垂直地彼此堆叠。
接下来，可以在有源鳍105上形成牺牲栅极结构170，从而牺牲栅极结构170具有沿Y方向延伸的与有源鳍105相交的线形。可以在将通过后续工艺形成如图2A所示的第一栅极介电层162和第二栅极介电层163以及栅电极165的地方形成牺牲栅极结构170。牺牲栅极结构170可以包括第一牺牲栅极层172、第二牺牲栅极层175和栅极掩模图案层176。可以使用栅极掩模图案层176将第一牺牲栅极层172和第二牺牲栅极层175图案化。
第一牺牲栅极层172和第二牺牲栅极层175可以分别为绝缘层和导电层，但是不限于此。例如，第一牺牲栅极层172和第二牺牲栅极层175可以由单个层形成。例如，第一牺牲栅极层172可以包括氧化硅，第二牺牲栅极层175可以包括多晶硅。栅极掩模图案层176可以包括氧化硅和/或氮化硅。在示例实施例中，牺牲栅极结构170的结构可以不同地改变。
参照图6和图8，可以在牺牲栅极结构170的相对侧壁上形成栅极间隔物层164，并且可以使在牺牲栅极结构170之间暴露的有源鳍105凹陷并可以形成源极/漏极区150(S120)。
首先，可以在牺牲栅极结构170的侧表面上形成栅极间隔物层164。栅极间隔物层164可以由低介电常数材料形成，并且可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
接下来，可以使有源鳍105从顶表面凹陷至预定深度，以形成凹陷区域。例如，可以通过顺序地应用干法蚀刻工艺和湿法蚀刻工艺来执行凹陷工艺。因此，在此操作中，有源鳍105在牺牲栅极结构170的外部的高度可以低于在牺牲栅极结构170的下部中的高度。在一些实施例中，凹陷区域可以具有延伸到栅极间隔物层164或牺牲栅极结构170的下部的形状。选择性地，在执行凹陷工艺之后，可以通过附加的工艺执行使凹陷的有源鳍105的表面固化的工艺。
接下来，可以通过使用例如选择性外延生长(SEG)工艺从有源鳍105生长来形成源极/漏极区150。源极/漏极区150可以包括原位掺杂的杂质。
参照图6、图9和图10，在源极/漏极区150上形成第一层间绝缘层192之后，去除牺牲栅极结构170，并且可以在开口OR中形成第一栅极介电层162、第二栅极介电层163和栅电极165，由此形成栅极结构160(S130)。
首先，如图9所示，可以通过沉积绝缘材料以覆盖源极/漏极区150、牺牲栅极结构170和栅极间隔物层164，然后执行平坦化工艺以暴露第二牺牲栅极层175的顶表面或栅极掩模图案层176的顶表面，来形成第一层间绝缘层192。根据示例实施例，在平坦化工艺中，可以去除栅极掩模图案层176。第一层间绝缘层192可以包括例如氧化物、氮化物和氮氧化物中的至少一种。在示例实施例中，第一层间绝缘层192可以包括低介电常数材料。
接下来，可以相对于下面的有源鳍105和器件隔离层110选择性地去除包括第一牺牲栅极层172和第二牺牲栅极层175的剩余的牺牲栅极结构170，由此形成开口OR。牺牲栅极结构170的去除工艺可以使用干法蚀刻工艺和湿法蚀刻工艺中的至少一种。
接下来，如图10所示，可以沿着开口OR的侧壁和底表面基本上共形地形成第一栅极介电层162和第二栅极介电层163。第一栅极介电层162和第二栅极介电层163可以均包括氧化物、氮化物或高k介电材料。栅电极165可以形成为填充第一栅极介电层162和第二栅极介电层163内部的开口OR。栅电极165可以包括金属或半导体材料。
在形成第一栅极介电层162、第二栅极介电层163和栅电极165之后，可以使用诸如化学机械抛光(CMP)工艺之类的平坦化工艺来去除留在第一层间绝缘层192的上表面上的这些层。
参照图6、图11和图12，可以通过从顶部部分地去除栅极结构160来形成栅极凹陷区域GR，可以形成栅极覆层169以填充栅极凹陷区域GR，并且可以形成接触孔CH(S140)。
首先，如图11所示，可以通过干法蚀刻工艺和/或湿法蚀刻工艺形成栅极凹陷区域GR。栅极凹陷区域GR的宽度W1可以大于栅极结构160的宽度，但是不限于此。在示例实施例中，栅极凹陷区域GR的深度D1可以不同地改变。栅极凹陷区域GR的下表面可以向下凸出，但是其示例实施例不限于此。例如，栅极凹陷区域GR的下表面可以具有平坦的形状。
接下来，如图12所示，可以通过沉积工艺和平坦化工艺来形成栅极覆层169。可以通过从顶部去除第一层间绝缘层192来形成接触孔CH。栅极覆层169可以用于当形成接触孔CH时使接触孔CH自对准。为此，栅极覆层169可以由与第一层间绝缘层192的材料不同的材料形成。当形成接触孔CH时，可以相对于栅极覆层169选择性地去除第一层间绝缘层192。
参照图6和图13，可以通过用导电材料填充接触孔CH来形成初步接触插塞180P(S150)。
可以通过沉积工艺和平坦化工艺来形成初步接触插塞180P。可以通过用导电材料完全地填充接触孔CH，然后使用平坦化工艺去除留在栅极覆层169上的导电材料来形成初步接触插塞180P。
参照图6和图14A至图14C，可以形成用于执行去除初步接触插塞180P的一部分的工艺的掩模图案层MA(S160)。
可以形成掩模图案层MA来覆盖初步接触插塞180P的其中将形成接触区域CR的区域，以暴露初步接触插塞180P的其他区域。掩模图案层MA还可以暴露初步接触插塞180P之间的第一层间绝缘层192。例如，掩模图案层MA可以形成为完全地覆盖栅极结构160上的栅极覆层169的整个上表面，或者暴露如图14A至图14C所示的每个栅极覆层169的在X方向上的相对边缘或每个栅极覆层169的边缘。掩模图案层MA可以包括光刻胶层，在一些实施例中，可以包括硬掩模层和光刻胶层。
掩模图案层MA可以包括第一图案层P1和第二图案层P2，第一图案层P1沿着栅极覆层169设置在栅极覆层169上并沿Y方向延伸，第二图案层P2设置在初步接触插塞180P上以将第一图案层P1彼此连接并沿X方向延伸。第一图案层P1的在X方向上的端部可以与栅极覆层169的边缘向内间隔开预定长度D2，以部分地暴露栅极覆层169。可以在能够确保光刻工艺中的工艺裕度的范围内确定长度D2。第二图案层P2在Y方向上的最小宽度可以例如在大约10nm至大约40nm的范围内。
掩模图案层MA可以具有第一图案层P1和第二图案层P2相连接的网格形状。通过掩模图案层MA，可以增加掩模图案层MA与下面的结构之间的接触面积。因此，在这种情况下，与以仅覆盖与接触区域CR对应的区域的岛图案形成掩模层的情况相比，可以防止由于抬高掩模图案层MA所导致的缺陷。另外，因为掩模图案层MA包括第一图案层P1，所以可以防止在随后的去除初步接触插塞180P的工艺期间损失栅极覆层169。同时，如果使用具有岛图案的掩模层，则因为接触绝缘层194填充在栅极覆层169损失的区域中，所以会发生栅极接触插塞185(参见图2A)与栅电极165之间的差的连接。然而，在本发明构思的示例实施例中，因为栅极覆层169被具有网格形状的掩模图案层MA保护，所以可以防止这样的连接故障。
参照图6和图15，可以通过从顶部部分地去除由掩模图案层MA暴露的初步接触插塞180P来形成具有凹陷区域的接触插塞180(S170)，并且可以形成接触绝缘层194(S180)。
首先，可以通过干法蚀刻工艺和/或湿法蚀刻工艺将初步接触插塞180P部分地去除至预定深度，以使得只有接触区域CR可以向上突出。关于接触插塞180的详细形状，可以同样地适用参照图1至图3B的描述。
可以相对于栅极覆层169和第一层间绝缘层192选择性地去除初步接触插塞180P。然而，即使在这种情况下，第一层间绝缘层192和栅极覆层169的从掩模图案层MA暴露的至少一部分仍可以一起被去除。因此，如图14A至图14C所示，在栅极覆层169的边缘被暴露了长度D2的情况下，可以根据掩模图案层MA的布置形成如图4A和图4B所示的栅极覆层169a和169b中的每一者的凹陷边缘169E。
接下来，可以通过如下步骤来形成接触绝缘层194：沉积绝缘材料，以填充接触插塞180的凹陷区域；以及使用诸如CMP工艺的平坦化工艺去除留在上部上的绝缘材料。当栅极覆层169a和169b具有如图4A和图4B所示的凹陷边缘169E时，形成接触绝缘层194的绝缘材料可以形成为填充凹陷边缘169E的凹陷区域。通过平坦化工艺，接触插塞180的顶表面、栅极覆层169的顶表面和接触绝缘层194的顶表面可以基本上共面。
根据示例实施例，即使当栅极覆层169的边缘如上所述被部分地去除时，栅极覆层169也可以在该平坦化工艺中一起被平坦化，从而最终获得如图2A所示的结构。例如，栅极覆层169可以在初步接触插塞180P的一部分被去除之后具有平坦的结构，或者可以具有根据掩模图案层MA的端部的位置而被部分地去除的边缘。在具有被部分地去除的边缘的情况下，栅极覆层169可以具有其中设置有如图4A和图4B所示的凹陷边缘169E的最终结构，或者可以通过平坦化工艺而具有如图2A所示的平坦的顶表面。
尽管在图中未示出，可以进一步执行形成栅极接触插塞185(参见图2A)的工艺。可以通过在有源鳍105的顶部上形成穿过栅极覆层169并连接到栅极结构160的接触孔，然后沉积导电材料来形成栅极接触插塞185。根据示例实施例，栅极接触插塞185可以在单独的工艺中形成，或者可以在形成上面参照图13描述的初步接触插塞180P时一起形成。
参照图16，可以在栅极覆层169、第一层间绝缘层192和接触绝缘层194上形成第二层间绝缘层196，并且可以在第二层间绝缘层196中形成通孔VH。
可以通过使用单独的掩模层部分地去除第二层间绝缘层196来形成通孔VH，从而形成第一通路187和第二通路189(参见图2A)。接触插塞180的接触区域CR可以暴露于通孔VH的下部。
接下来，参照图2A和图2B，可以通过用导电材料填充通孔VH来形成第一通路187和第二通路189。
如上所述，根据示例实施例，通过在用于接触插塞的凹陷工艺中使用具有网格形状的掩模图案层，可以提供以提高的生产率制造具有提高的可靠性的半导体器件的方法以及由此制造的半导体器件。
尽管上面已经示出并描述了示例实施例，但是对于本领域技术人员将明显的是，在不脱离如由所附权利要求限定的本发明构思的范围的情况下，可以做出修改和改变。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
在衬底上形成沿第一方向延伸的有源区；
在所述衬底上形成沿第二方向延伸以与所述有源区相交的牺牲栅极结构；
在每个所述牺牲栅极结构的相对侧在所述有源区上形成源极/漏极区；
形成覆盖所述源极/漏极区和所述牺牲栅极结构的第一层间绝缘层；
去除所述牺牲栅极结构并在已经去除所述牺牲栅极结构的地方形成栅极结构；
去除所述栅极结构的上部并在已经去除所述栅极结构的所述上部的地方形成栅极覆层；
形成穿过所述第一层间绝缘层以连接到相应的所述源极/漏极区的初步接触插塞；
形成暴露所述初步接触插塞的第一部分并覆盖所述初步接触插塞的第二部分和每个所述栅极覆层的上表面的至少一部分的掩模图案层；
使用所述掩模图案层作为蚀刻掩模，通过使所述初步接触插塞的被所述掩模图案层暴露的所述第一部分凹陷以形成凹陷区域，来形成接触插塞，其中，所述接触插塞包括第一部分和从所述第一部分向上延伸的第二部分；以及
形成填充所述凹陷区域的接触绝缘层。
2.根据权利要求1所述的方法，
其中，所述掩模图案层包括：
第一图案层，所述第一图案层设置在所述栅极覆层上，沿所述第二方向延伸并在所述第一方向上彼此间隔开；以及
第二图案层，所述第二图案层设置在所述初步接触插塞的所述第二部分上，沿所述第一方向延伸以连接所述第一图案层并在所述第二方向上彼此间隔开。
3.根据权利要求2所述的方法，
其中，每个所述第一图案层部分地暴露相应的所述栅极覆层的至少一个边缘，并且
其中，所述相应的所述栅极覆层的所述至少一个边缘沿所述第二方向延伸。
4.根据权利要求3所述的方法，
其中，在形成所述凹陷区域时，所述相应的所述栅极覆层的所述至少一个边缘被部分地去除。
5.根据权利要求2所述的方法，
其中，所述第二图案层在所述第二方向上的最小宽度在大约10nm至大约40nm的范围内。
6.根据权利要求1所述的方法，
其中，所述接触插塞的所述第二部分在所述第二方向上的长度小于所述凹陷区域在所述第二方向上的长度。
7.根据权利要求1所述的方法，
其中，所述接触插塞的所述第二部分从所述接触插塞的所述第一部分的一端向上延伸。
8.根据权利要求7所述的方法，
其中，所述接触插塞的所述第二部分具有形成所述凹陷区域的侧壁的第一侧表面和与所述第一侧表面相对的、形成所述接触插塞的外侧表面的第二侧表面，并且
其中，所述第一侧表面和所述第二侧表面相对于所述接触插塞的所述第一部分的上表面分别具有第一负斜率和第二负斜率。
9.根据权利要求1所述的方法，
其中，所述接触插塞的所述第二部分从所述接触插塞的所述第一部分的一部分向上延伸，并且
其中，所述接触插塞的所述第一部分的所述一部分设置在所述接触插塞的所述第一部分在所述第二方向上的相对端之间。
10.根据权利要求9所述的方法，
其中，所述接触插塞的所述第二部分具有彼此相对的第一侧表面和第二侧表面，并且
其中，所述第一侧表面和所述第二侧表面相对于所述接触插塞的所述第一部分的上表面具有符号相反的斜率。
11.根据权利要求1所述的方法，
其中，至少除了凹陷边缘之外，每个所述栅极覆层的上表面是基本上平坦的。
12.根据权利要求11所述的方法，
其中，每个所述栅极覆层的所述上表面与所述接触插塞的所述第二部分的上表面基本上共面。
13.根据权利要求1所述的方法，所述方法还包括：
在所述接触插塞和所述栅极覆层上形成第二层间绝缘层；
形成暴露所述接触插塞的所述第二部分的一部分的通孔；以及
用导电材料填充所述通孔。
14.根据权利要求1所述的方法，所述方法还包括：
形成穿过所述栅极覆层以连接到所述栅极结构的栅极接触插塞，
其中，所述栅极接触插塞被设置为与所述有源区交叠。
15.根据权利要求14所述的方法，
其中，所述接触绝缘层在所述第一方向上与所述栅极接触插塞间隔开。
16.一种制造半导体器件的方法，所述方法包括：
在衬底上形成沿第一方向延伸的有源区；
在所述衬底上形成栅极结构，所述栅极结构沿第二方向延伸以与所述有源区相交；
去除所述栅极结构的上部并在去除了所述栅极结构的所述上部的地方形成栅极覆层；
形成电连接到所述有源区的一部分的初步接触插塞，所述初步接触插塞包括第一部分和第二部分；
形成掩模图案层，所述掩模图案层包括第一图案层和第二图案层，所述第一图案层覆盖所述栅极覆层的上表面并沿所述第二方向延伸，所述第二图案层从所述第一图案层沿所述第一方向延伸以覆盖所述初步接触插塞的所述第二部分；以及
使用所述掩模图案层作为蚀刻掩模，通过使所述初步接触插塞的被所述掩模图案层暴露的所述第一部分从所述初步接触插塞的上表面凹陷到预定深度，来形成接触插塞。
17.根据权利要求16所述的方法，
其中，所述有源区包括：
有源鳍，所述有源鳍在所述衬底上沿所述第一方向延伸；以及
多个沟道层，所述多个沟道层设置为在所述有源鳍的一部分上彼此垂直间隔开，并且
其中，所述有源鳍的所述一部分与所述栅极结构交叠。
18.根据权利要求16所述的方法，
其中，所述第一图案层暴露所述栅极覆层在所述第一方向上的相对边缘，并且
其中，在使所述初步接触插塞的所述第一部分凹陷时，所述栅极覆层的被所述第一图案层暴露的所述相对边缘被部分地去除。
19.一种制造半导体器件的方法，所述方法包括：
在衬底上形成沿第一方向延伸的有源区；
在所述衬底上形成沿第二方向延伸以与所述有源区相交的牺牲栅极结构；
在每个所述牺牲栅极结构的相对侧在所述有源区上形成源极/漏极区；
去除所述牺牲栅极结构并在去除了所述牺牲栅极结构的地方形成栅极结构；
去除所述栅极结构的上部并在去除了所述栅极结构的所述上部的地方形成栅极覆层；
形成延伸以连接到相应的所述源极/漏极区的初步接触插塞；
在所述初步接触插塞和所述栅极覆层上形成具有网格形式的掩模图案层，以暴露所述初步接触插塞的一部分；以及
使用所述掩模图案层作为蚀刻掩模，通过使所述初步接触插塞的被所述掩模图案层暴露的所述一部分凹陷以形成凹陷区域，来形成接触插塞，其中，所述接触插塞包括第一部分和从所述第一部分向上延伸的第二部分。
20.根据权利要求19所述的方法，
其中，所述掩模图案层除了暴露所述初步接触插塞的所述一部分之外，还暴露所述栅极覆层的边缘，并且
其中，所述栅极覆层的所述边缘被凹陷。
CN202010915052.7A 2019-09-17 2020-09-03 制造半导体器件的方法 Pending CN112530861A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190114042A KR20210033096A (ko) 2019-09-17 2019-09-17 반도체 장치 및 반도체 장치의 제조방법
KR10-2019-0114042 2019-09-17

Publications (1)

Publication Number Publication Date
CN112530861A true CN112530861A (zh) 2021-03-19

Family

ID=74868657

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010915052.7A Pending CN112530861A (zh) 2019-09-17 2020-09-03 制造半导体器件的方法

Country Status (3)

Country Link
US (2) US11309218B2 (zh)
KR (1) KR20210033096A (zh)
CN (1) CN112530861A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113130495A (zh) * 2021-04-13 2021-07-16 福建省晋华集成电路有限公司 半导体器件及其形成方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102612592B1 (ko) * 2018-10-15 2023-12-12 삼성전자주식회사 반도체 소자
US11289541B2 (en) * 2019-11-14 2022-03-29 Winbond Electronics Corp. Resistive random access memory devices and methods for forming the same
KR20210120718A (ko) * 2020-03-27 2021-10-07 삼성전자주식회사 집적회로 소자
US11764220B2 (en) * 2020-04-27 2023-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device by patterning a serpentine cut pattern
CN113838933A (zh) * 2020-06-23 2021-12-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20220158340A (ko) * 2021-05-24 2022-12-01 삼성전자주식회사 게이트 구조체를 갖는 반도체 소자들 및 그 형성 방법

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100961204B1 (ko) 2008-06-18 2010-06-09 주식회사 하이닉스반도체 혼합 보조 패턴을 이용한 반도체 소자의 패턴 형성 방법
US8969199B1 (en) 2013-10-15 2015-03-03 Globalfoundries Inc. Methods of forming a circuit that includes a cross-coupling gate contact structure wherein the circuit is to be manufactured using a triple patterning process
KR102245130B1 (ko) * 2014-10-29 2021-04-29 삼성전자 주식회사 라이징 부 및 리세스 부를 갖는 컨택 패턴을 포함하는 반도체 소자
KR102310080B1 (ko) * 2015-03-02 2021-10-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102318410B1 (ko) 2015-04-01 2021-10-28 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9905671B2 (en) 2015-08-19 2018-02-27 International Business Machines Corporation Forming a gate contact in the active area
US9691897B2 (en) * 2015-09-28 2017-06-27 Globalfoundries Inc. Three-dimensional semiconductor transistor with gate contact in active region
US9735242B2 (en) * 2015-10-20 2017-08-15 Globalfoundries Inc. Semiconductor device with a gate contact positioned above the active region
US10128187B2 (en) * 2016-07-11 2018-11-13 Globalfoundries Inc. Integrated circuit structure having gate contact and method of forming same
US10121873B2 (en) 2016-07-29 2018-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and contact plug design and method forming same
KR102472135B1 (ko) * 2016-10-06 2022-11-29 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9899321B1 (en) 2016-12-09 2018-02-20 Globalfoundries Inc. Methods of forming a gate contact for a semiconductor device above the active region
US10204994B2 (en) * 2017-04-03 2019-02-12 Globalfoundries Inc. Methods of forming a semiconductor device with a gate contact positioned above the active region
US10483363B2 (en) * 2017-04-28 2019-11-19 Globalfoundries Inc. Methods of forming a gate contact structure above an active region of a transistor
US10468300B2 (en) * 2017-07-05 2019-11-05 Globalfoundries Inc. Contacting source and drain of a transistor device
US10170377B1 (en) * 2017-09-20 2019-01-01 Globalfoundries Inc. Memory cell with recessed source/drain contacts to reduce capacitance
US10396155B2 (en) * 2017-09-20 2019-08-27 Globalfoundries Inc. Semiconductor device with recessed source/drain contacts and a gate contact positioned above the active region
KR102323733B1 (ko) * 2017-11-01 2021-11-09 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법
US10347744B1 (en) * 2018-01-09 2019-07-09 International Business Machines Corporation Method and structure of forming FinFET contact
US10607893B2 (en) * 2018-02-17 2020-03-31 Globalfoundries Inc. Middle of line structures
US11227829B2 (en) * 2018-03-29 2022-01-18 Intel Corporation Device terminal interconnect structures
KR102593561B1 (ko) * 2018-06-25 2023-10-26 삼성전자주식회사 반도체 소자
US10658237B2 (en) * 2018-07-31 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices
KR102609372B1 (ko) * 2018-08-31 2023-12-06 삼성전자주식회사 반도체 소자
US10741656B2 (en) * 2018-09-04 2020-08-11 Globalfoundries Inc. Wraparound contact surrounding source/drain regions of integrated circuit structures and method of forming same
US10811319B2 (en) * 2018-11-29 2020-10-20 Globalfoundries Inc. Middle of line structures
US11114336B2 (en) * 2018-11-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11069784B2 (en) * 2019-05-17 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
KR20210027643A (ko) * 2019-08-30 2021-03-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113130495A (zh) * 2021-04-13 2021-07-16 福建省晋华集成电路有限公司 半导体器件及其形成方法
CN113130495B (zh) * 2021-04-13 2023-05-19 福建省晋华集成电路有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
KR20210033096A (ko) 2021-03-26
US20220216107A1 (en) 2022-07-07
US12014957B2 (en) 2024-06-18
US11309218B2 (en) 2022-04-19
US20210082757A1 (en) 2021-03-18

Similar Documents

Publication Publication Date Title
KR102050465B1 (ko) 매립된 금속 트랙 및 그 형성 방법들
CN107919358B (zh) 半导体器件及其制造方法
US12014957B2 (en) Semiconductor device having a source/drain contact plug with an upwardly protruding portion
KR20210014829A (ko) 반도체 장치
US11862733B2 (en) Semiconductor devices
CN111415991A (zh) 半导体器件
KR20210080662A (ko) 반도체 장치
US11942528B2 (en) Semiconductor devices having variously-shaped source/drain patterns
KR20220010662A (ko) 반도체 장치
KR20210073142A (ko) 반도체 장치
US20220399449A1 (en) Semiconductor device
US20220285511A1 (en) Semiconductor device
KR20220108283A (ko) 반도체 장치
KR20220134835A (ko) 반도체 장치 및 반도체 장치 제조 방법
US20240128335A1 (en) Semiconductor devices
US20240120392A1 (en) Semiconductor device
US20230223451A1 (en) Semiconductor devices
US20230411471A1 (en) Semiconductor devices
US20240096995A1 (en) Semiconductor devices
KR20230023874A (ko) 반도체 소자
KR20230027350A (ko) 반도체 소자
KR20230010871A (ko) 반도체 장치
KR20230086909A (ko) 반도체 소자
CN117423697A (zh) 半导体器件及其制造方法
CN115966570A (zh) 半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination