KR20210033096A - 반도체 장치 및 반도체 장치의 제조방법 - Google Patents

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KR20210033096A
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곽민찬
신헌종
정용식
노영창
이두현
정성헌
지상원
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Abstract

본 발명의 실시예에 따른 반도체 장치의 제조방법은, 기판 상에 제1 방향으로 연장되는 활성 영역을 형성하는 단계, 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물을 형성하는 단계, 상기 게이트 구조물의 상부 일부를 제거하고, 상기 게이트 구조물이 제거된 영역에 게이트 캡핑층을 형성하는 단계, 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역과 연결되는 콘택 플러그를 형성하는 단계, 상기 게이트 캡핑층의 상면을 덮으며 상기 제2 방향으로 연장되는 제1 패턴층 및 상기 제1 패턴층으로부터 상기 제1 방향을 따라 연장되어 상기 콘택 플러그의 일부를 덮는 제2 패턴층을 포함하는 마스크 패턴층을 형성하는 단계, 및 상기 마스크 패턴층으로부터 노출된 상기 콘택 플러그를 상부로부터 소정 깊이로 일부 제거하는 단계를 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치 및 반도체 장치의 제조방법에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성 및 생산성이 향상된 반도체 장치의 제조방법 및 이에 의해 제조된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치의 제조방법은, 기판 상에 제1 방향으로 연장되는 활성 영역들을 형성하는 단계, 상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 희생 게이트 구조물들을 형성하는 단계, 상기 희생 게이트 구조물들의 양 측에서 상기 활성 영역들 상에 소스/드레인 영역들을 형성하는 단계, 상기 소스/드레인 영역들을 덮으며 상기 희생 게이트 구조물들의 사이를 채우는 제1 층간 절연층을 형성하는 단계, 상기 희생 게이트 구조물들을 제거하고, 상기 희생 게이트 구조물들이 제거된 영역에 게이트 구조물들을 형성하는 단계, 상기 게이트 구조물들의 상부 일부를 제거하고, 상기 게이트 구조물들이 제거된 영역에 게이트 캡핑층들을 형성하는 단계, 상기 제1 층간 절연층을 관통하여 상기 소스/드레인 영역들과 연결되는 콘택 플러그들을 형성하는 단계, 상기 게이트 캡핑층들의 상면의 적어도 일부를 덮으며 상기 콘택 플러그들의 일부를 노출시키는 마스크 패턴층을 형성하는 단계, 상기 콘택 플러그들이 제1 영역들 및 상기 제1 영역들로부터 상부로 돌출된 제2 영역들을 갖도록, 상기 마스크 패턴층에 의해 노출된 상기 콘택 플러그들을 상부로부터 일부 제거하여 상기 콘택 플러그들의 리세스 영역들을 형성하는 단계, 및 상기 콘택 플러그들의 상기 리세스 영역들을 채우는 콘택 절연층을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조방법은, 기판 상에 제1 방향으로 연장되는 활성 영역을 형성하는 단계, 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물을 형성하는 단계, 상기 게이트 구조물의 상부 일부를 제거하고, 상기 게이트 구조물이 제거된 영역에 게이트 캡핑층을 형성하는 단계, 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역과 연결되는 콘택 플러그를 형성하는 단계, 상기 게이트 캡핑층의 상면을 덮으며 상기 제2 방향으로 연장되는 제1 패턴층 및 상기 제1 패턴층으로부터 상기 제1 방향을 따라 연장되어 상기 콘택 플러그의 일부를 덮는 제2 패턴층을 포함하는 마스크 패턴층을 형성하는 단계, 및 상기 마스크 패턴층으로부터 노출된 상기 콘택 플러그를 상부로부터 소정 깊이로 일부 제거하는 단계를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조방법은, 기판 상에 제1 방향으로 연장되는 활성 영역들을 형성하는 단계, 상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 희생 게이트 구조물들을 형성하는 단계, 상기 희생 게이트 구조물들의 양 측에서 상기 활성 영역들 상에 소스/드레인 영역들을 형성하는 단계, 상기 희생 게이트 구조물들을 제거하고, 상기 희생 게이트 구조물들이 제거된 영역에 게이트 구조물들을 형성하는 단계, 상기 게이트 구조물들의 상부 일부를 제거하고, 상기 게이트 구조물들이 제거된 영역에 게이트 캡핑층들을 형성하는 단계, 상부로부터 상기 소스/드레인 영역들과 연결되도록 연장되는 콘택 플러그들을 형성하는 단계, 상기 게이트 캡핑층들의 상면의 적어도 일부를 덮으며 상기 콘택 플러그의 일부를 노출시키는 메시(mesh) 형태의 마스크 패턴층을 형성하는 단계, 및 상기 콘택 플러그들이 제1 영역들 및 상기 제1 영역들로부터 상부로 돌출된 제2 영역들을 갖도록, 상기 마스크 패턴층에 의해 노출된 상기 콘택 플러그들을 상부로부터 일부 제거하여 상기 콘택 플러그들의 리세스 영역들을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역들, 상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 구조물들, 상기 게이트 구조물들 상에 배치되는 게이트 캡핑층들, 상기 게이트 구조물들의 적어도 일측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들, 및 상기 소스/드레인 영역들에 연결되도록 상기 기판 상에 수직하게 연장되며, 제1 영역 및 상기 제1 영역으로부터 상부로 돌출된 제2 영역을 갖는 콘택 플러그들을 포함하고, 상기 게이트 캡핑층들은, 상기 콘택 플러그들의 상기 제2 영역에 인접하지 않은 영역에서, 상기 제1 방향을 따른 단부들이 상부로부터 일부 제거된 형상을 가질 수 있다.
콘택 플러그의 리세스 공정에서 사용하는 마스크 패턴층의 형태를 최적화함으로써, 신뢰성 및 생산성이 향상된 반도체 장치의 제조방법 및 이에 이해 제조된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 레이아웃도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 일부 구성을 도시하는 사시도들이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 7 내지 도 16은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 레이아웃도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 2a 및 도 2b는 도 1의 반도체 장치를 절단선 I-I', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 1에서는 반도체 장치의 주요 구성요소들의 레이아웃만을 도시하였다.
도 1 내지 도 2b를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상의 활성 핀들(105), 활성 핀들(105)과 교차하여 연장되는 게이트 구조물들(160), 게이트 구조물들(160) 상에 배치되는 게이트 캡핑층들(169), 게이트 구조물들(160)의 적어도 일측에서 활성 핀들(105) 상에 배치되는 소스/드레인 영역들(150), 및 소스/드레인 영역들(150)에 연결되는 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(100)는, 활성 핀들(105)의 사이의 소자분리층들(110), 게이트 구조물들(160)에 연결되는 게이트 콘택 플러그들(185), 층간 절연층(190), 및 콘택 플러그들(180) 및 게이트 콘택 플러그들(185)과 연결되는 제1 및 제2 비아들(187, 189)을 더 포함할 수 있다. 게이트 구조물(160)은 제1 및 제2 게이트 유전층들(162, 163), 게이트 스페이서층들(164), 및 게이트 전극(165)을 포함할 수 있다. 반도체 장치(100)는 활성 핀(105)이 핀(fin) 구조를 갖는 트랜지스터인 FinFET 소자들을 포함할 수 있다. 상기 FinFET 소자들은 서로 교차하는 활성 핀(105)과 게이트 구조물들(160)을 중심으로 배치되는 트랜지스터들을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
활성 핀들(105)은 기판(101) 내에서 소자분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 핀들(105)은 활성 영역을 이루며, 기판(101)으로부터 돌출된 구조를 가질 수 있다. 활성 핀들(105)은 상단은 소자분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 핀들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물들(160)의 양측에서는 기판(101) 상의 활성 핀들(105)이 일부 리세스될 수 있으며, 리세스된 활성 핀들(105) 상에 소스/드레인 영역들(150)이 배치될 수 있다. 따라서, 도 2b에 도시된 것과 같이, 게이트 구조물들(160)의 하부에서 활성 핀들(105)은 상대적으로 높은 높이를 가질 수 있다. 실시예들에 따라, 활성 핀들(105)은 불순물들을 포함할 수 있고, 활성 핀들(105) 중 적어도 일부는 서로 다른 도전형의 불순물들을 포함할 수 있으나, 이에 한정되지는 않는다.
소자분리층(110)은 기판(101)에서 활성 핀들(105)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자분리층(110)은 활성 영역들105)의 상부 측벽들을 일부 노출시킬 수 있다. 실시예들에 따라, 소자분리층(110)은 활성 핀들(105)의 사이에서 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수도 있다. 소자분리층(110)은 활성 핀들(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수 있으나, 소자분리층(110)의 상면의 형상은 이에 한정되지는 않는다. 소자분리층(110)은 절연 물질로 이루어질 수 있다. 소자분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다. 도 2b에 도시된 것과 같이, 소자분리층(110)은 게이트 구조물들(160)의 하부 및 외측에서의 상면의 높이가 서로 다를 수 있다. 다만, 이는 제조 공정에 따른 형상으로, 실시예들에 따라 상면의 높이 차이는 다양하게 변경될 수 있다.
소스/드레인 영역들(150)은 게이트 구조물들(160)의 양측에서, 각각 활성 핀들(105) 이 리세스된 리세스 영역들 상에 배치될 수 있다. 소스/드레인 영역들(150)은 트랜지스터의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(150)의 상면은, 도 2a에 도시된 것과 같이, 게이트 구조물들(160)의 하면과 유사하거나 하면보다 높은 높이 레벨에 위치할 수 있다. 다만, 소스/드레인 영역들(150)과 게이트 구조물들(160)의 상대적인 높이는 실시예들에 따라 다양하게 변경될 수 있다. 예를 들어, 소스/드레인 영역들(150)은 상면이 게이트 구조물들(160), 특히 게이트 전극들(165)의 하면보다 높게 위치하는 엘리베이티드(elevated) 소스/드레인 형태를 가질 수도 있다.
소스/드레인 영역들(150)은 게이트 구조물들(160)의 양측에서, 도 2b에 도시된 것과 같이, y 방향을 따른 단면이 오각형, 육각형, 또는 이와 유사한 형상을 가질 수 있다. 다만, 실시예들에서, 소스/드레인 영역들(150)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형, 타원형, 및 직사각형 중 어느 하나의 형상을 가질 수 있다. 또한, 소스/드레인 영역들(150)은, 도 2a에 도시된 것과 같이, x 방향을 따른 단면이 대체로 평탄한 상면을 가지며, 원형의 일부, 타원형의 일부, 또는 이와 유사한 형상의 굴곡진 형상을 가질 수 있다. 다만, 이와 같은 형상은 인접하는 게이트 구조물들(160) 사이의 거리, 활성 핀들(105)의 높이 등에 따라 실시예들에서 다양하게 변경될 수 있다.
소스/드레인 영역들(150)은 반도체 물질로 이루어질 수 있다. 예를 들어, 소스/드레인 영역들(150)은 실리콘 게르마늄(SiGe), 실리콘(Si), 실리콘 비소(SiAs), 실리콘 포스파이드(SiP), 및 실리콘 카바이드(SiC) 중 적어도 하나를 포함할 수 있다. 특히, 소스/드레인 영역들(150)은 에피택셜층으로 이루어질 수 있다. 예를 들어, 소스/드레인 영역들(150)은 n형으로 도핑된 실리콘(Si) 및/또는 p형으로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(150)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다. 또한, 예시적인 실시예들에서, 소스/드레인 영역들(150)은 인접하여 배치되는 두 개 이상의 활성 핀들(105) 상에서 서로 연결되거나 또는 합쳐져서(merged) 하나의 소스/드레인 영역(150)을 이룰 수도 있다.
게이트 구조물들(160)은 활성 핀들(105)의 상부에서 활성 핀들(105)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물들(160)과 교차되는 활성 핀들(105)에는 트랜지스터들의 채널 영역들이 형성될 수 있다. 본 명세서에서, "채널 영역"은, 트랜지스터의 결핍(depletion) 영역을 포함하는 영역을 의미하며, 게이트 구조물(160)과 교차하며 게이트 구조물(160)에 인접한 활성 핀(105)의 영역을 지칭할 수 있다. 각각의 게이트 구조물(160)은 제1 및 제2 게이트 유전층들(162, 163), 게이트 스페이서층들(164), 및 게이트 전극(165)을 포함할 수 있다.
제1 및 제2 게이트 유전층들(162, 163)은 활성 핀(105)과 게이트 전극들(165)의 사이에 배치될 수 있으며, 제1 게이트 유전층(162)은 게이트 전극들(165)의 하면 상에서 제2 게이트 유전층(163)의 하면 상에 배치되고, 제2 게이트 유전층(163)은 게이트 전극들(165)의 하면 및 양 측면들을 덮도록 배치될 수 있다. 예시적인 실시예들에서, 제1 및 제2 게이트 유전층들(162, 163) 중 어느 하나는 생략될 수도 있다. 제1 및 제2 게이트 유전층들(162, 163)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극들(165)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극(165)은 반도체 장치(100)의 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 y 방향을 따라 서로 분리되어 배치될 수도 있다.
게이트 스페이서층들(164)은 게이트 전극(165)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(164)은 소스/드레인 영역들(150)과 게이트 전극들(165)을 절연시킬 수 있다. 게이트 스페이서층들(164)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
게이트 캡핑층들(169)은 게이트 구조물들(160)의 상부에 배치될 수 있으며, 게이트 구조물들(160)의 상부 일부를 리세스하고 채운 형태로 배치될 수 있다. 이에 따라, 게이트 캡핑층들(169)은 아래로 볼록한 곡면의 하면 및 실질적으로 평탄한 상면을 가질 수 있다. 게이트 캡핑층(169)의 상면은 x 방향에서 게이트 구조물(160)보다 큰 폭을 가질 수 있으며, 인접하는 콘택 플러그들(180)의 사이를 채우는 최대 폭을 가질 수 있다. 게이트 캡핑층(169)의 하면은 제2 게이트 유전층(163), 게이트 스페이서층들(164), 게이트 전극(165), 및 제1 층간 절연층(192)과 접할 수 있다. 다만, 일부 실시예들에서, 게이트 캡핑층들(169)은 게이트 스페이서층들(164)의 외측으로 연장되지 않고 게이트 스페이서층들(164)의 상부에 한정되어 배치되거나, 게이트 스페이서층들(164)로 x 방향을 따른 양측면이 덮이도록 게이트 스페이서층들(164)의 사이에만 한정되어 배치될 수도 있다.
게이트 캡핑층들(169)은 SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다. 실시예들에 따라, 게이트 캡핑층들(169)은 제1 층간 절연층(192)과 다른 물질을 포함할 수 있다. 게이트 캡핑층들(169)은 콘택 플러그들(180)을 형성하기 위한 콘택 홀들의 형성 시, 상기 콘택 홀들을 게이트 캡핑층들(169)의 사이에 자가-정렬(self-align)시킬 수 있다.
콘택 플러그들(180)은 소스/드레인 영역들(150)과 연결되어 소스/드레인 영역들(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그들(180)은 제1 층간 절연층(192)을 관통하여 상부로부터 수직하게 하부로 연장될 수 있다. 콘택 플러그들(180)은, 소스/드레인 영역들(150) 상에 배치될 수 있으며, 일부 실시예들에서는, 소스/드레인 영역들(150)보다 y 방향을 따라 긴 길이를 갖도록 외측으로 연장되어 배치될 수도 있다. 콘택 플러그들(180)은 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그들(180)은 소스/드레인 영역들(150)을 소정 깊이로 리세스하도록 배치될 수 있다. 일부 실시예들에서, 콘택 플러그들(180)은 소스/드레인 영역들(150)을 리세스하지 않고, 소스/드레인 영역들(150)의 상면을 따라 접촉되도록 배치될 수도 있다.
콘택 플러그들(180)은 일부 영역에서 상부로 돌출된 콘택 영역(CR)을 가질 수 있다. 도 1에 도시된 것과 같이, 특히 콘택 플러그들(180)뿐 아니라 게이트 콘택 플러그들(185)도 활성 핀들(105)과 중첩되어 활성 핀들(105)의 상부에 위치하는 경우, 콘택 플러그들(180)은 x 방향을 따라 인접하는 게이트 콘택 플러그들(185)과 접촉되지 않도록 콘택 영역들(CR)에서만 상부로 돌출되어 배치될 수 있다. 콘택 플러그들(180)은 콘택 영역들(CR) 이외의 리세스 영역에서는 낮은 높이로 배치될 수 있으며, 상기 리세스 영역은 콘택 절연층(194)으로 채워질 수 있다. 콘택 영역들(CR)은 게이트 콘택 플러그들(185)과 x 방향을 따라 나란히 배치되지 않을 수 있다. 이러한 콘택 플러그들(180)의 구조에 의해, 콘택 플러그들(180)과 게이트 콘택 플러그들(185)의 이격 거리(L1)가 상대적으로 가까운 경우에도, 상대적으로 폭이 넓은 상부 영역에서 콘택 플러그들(180)과 게이트 콘택 플러그들(185)이 나란히 배치되지 않으므로, 콘택 플러그들(180)과 게이트 콘택 플러그들(185)은 안정적으로 서로 전기적으로 분리될 수 있다.
콘택 영역(CR)은 하나의 콘택 플러그(180)의 y 방향을 따른 길이(L2)보다 작은 길이(L3)를 가질 수 있다. 콘택 영역(CR)의 길이(L3)는, 평면 상에서 콘택 영역(CR)과 중첩되지 않는 영역인 상기 리세스 영역의 길이보다 작을 수 있다. 콘택 영역(CR)의 길이(L3)는 예를 들어, 약 10 nm 내지 약 40 nm의 범위일 수 있다. 다만, 콘택 영역(CR)의 길이(L3)는 실시예들에서 다양하게 변경될 수 있으며, 인접하는 게이트 콘택 플러그들(185)과 나란하게 배치되지 않는 범위에서 결정될 수 있다. 콘택 플러그(180)의 형상에 대해서는 하기에 도 3a 및 도 3b를 참조하여 더욱 상세히 설명한다.
게이트 콘택 플러그들(185)은 게이트 캡핑층들(169)을 관통하여 게이트 구조물들(160)과 연결되며, 게이트 전극들(165)에 전기적인 신호를 인가할 수 있다. 게이트 콘택 플러그들(185)은 게이트 전극들(165)을 소정 깊이로 리세스하도록 배치될 수 있으나, 이에 한정되지는 않는다. 게이트 콘택 플러그들(185)의 하면의 높이는 콘택 플러그들(180)의 상기 리세스 영역의 상면의 높이와 유사하거나 그보다 높을 수 있으나, 이에 한정되지는 않는다. 콘택 플러그들(180) 및 게이트 콘택 플러그들(185)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다.
층간 절연층(190)은 소스/드레인 영역들(150), 게이트 구조물들(160), 및 소자분리층들(110)의 상면을 덮는 제1 층간 절연층(192), 콘택 플러그들(180)의 리세스된 영역을 채우는 콘택 절연층(194), 및 콘택 플러그들(180) 상의 제2 층간 절연층(196)을 포함할 수 있다. 콘택 절연층(194)은 콘택 플러그들(180)의 상면과 실질적으로 공면인 상면을 가질 수 있다. 실시예들에 따라, 콘택 절연층(194)은 게이트 콘택 플러그들(185)의 상면과도 실질적으로 공면인 상면을 가질 수 있다. 다만, 일부 실시예들에서, 콘택 절연층(194)과 제2 층간 절연층(196)은 하나의 층으로 이루어질 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
제1 및 제2 비아들(187, 189)은 제2 층간 절연층(196)을 관통하여 각각 콘택 플러그들(180) 및 게이트 콘택 플러그들(185)과 연결될 수 있다. 제1 및 제2 비아들(187, 189)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속 물질 또는 도핑된 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 도시하지는 않았으나, 제1 및 제2 비아들(187, 189)의 상부에는 제1 및 제2 비아들(187, 189)과 연결되는 금속 배선과 같은 배선 구조물들이 더 배치될 수 있다. 다만, 일부 실시예들에서, 제1 및 제2 비아들(187, 189)은 각각 콘택 플러그들(180) 및 게이트 콘택 플러그들(185)과 일체화된 형태를 가질 수도 있을 것이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 일부 구성을 도시하는 사시도들이다. 도 3a 및 도 3b는 각각 콘택 플러그(180, 180a)를 도시한다.
도 3a를 참조하면, 콘택 플러그(180)는 하부의 제1 영역(R1) 및 제1 영역(R1)의 일단에서 제1 영역(R1)으로부터 상부로 돌출된 제2 영역(R2)을 가질 수 있다. 제1 영역(R1) 및 제2 영역(R2)의 상대적인 높이는 실시예들에서 다양하게 변경될 수 있다. 제1 영역(R1)은 제2 영역(R2)의 일단에 위치할 수 있다.
제2 영역(R2)은 도 1 내지 도 2b를 참조하여 상술한 콘택 영역(CR)에 해당할 수 있으며, 제2 영역(R2)의 상단을 통해 상부의 제1 비아(187)(도 2a 참조) 또는 배선 라인과 연결될 수 있다. 제2 영역(R2)은 콘택 플러그(180)의 일부가 리세스된 후 잔존하여 형성된 영역을 포함할 수 있다. 제2 영역(R2)에서, 리세스 영역(RE)과 마주하는 측면은, 상기 측면과 대향하며 리세스 영역(RE)과 마주하지 않는 측면과 동일한 방향의 경사를 가질 수 있다. 또한, 리세스 영역(RE)과 마주하는 제2 영역(R2)의 측면은, 리세스 영역(RE)을 향하여 볼록한 형태로 도시되었으나, 이에 한정되지 않으며 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 일부 실시예들에서, 리세스 영역(RE)을 향한 제2 영역(R2)의 측면은 실질적으로 평탄한 면이거나, 리세스 영역(RE)을 향하여 오목한 형태를 가질 수도 있을 것이다.
상술한 것과 같이, 콘택 플러그(180)의 연장 방향을 따라서, 제2 영역(R2)의 길이(L3)는 제1 영역(R1)의 길이(L2) 및 리세스 영역(RE)의 길이(L6)보다 작을 수 있다. 또한, 콘택 플러그(180)는 종횡비에 의해, 하면을 향할수록 폭이 좁아지도록 경사진 측면들을 가질 수 있다. 이에 따라, 상기 연장 방향에 수직한 방향을 따른 제2 영역(R2)의 상면의 길이(L4)는 제1 영역(R1)의 하면의 길이(L5)보다 클 수 있다.
도 3b를 참조하면, 콘택 플러그(180a)는 제2 영역(R2)이 제1 영역(R1)의 일단에 위치하지 않고, 제1 영역(R1)의 양단으로부터 이격된 위치에 배치된 형태를 가질 수 있다. 이에 따라, 제2 영역(R2)의 양측에 리세스 영역들(RE)이 형성될 수 있다. 이와 같이, 실시예들에서 제1 영역(R1) 및 제2 영역(R2)의 상대적인 위치는 다양하게 변경될 수 있다. 본 실시예의 제2 영역(R2)에서, 리세스 영역들(RE)과 마주하며 서로 대향하는 측면들은 서로 반대 방향의 경사를 가질 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 4a 및 도 4b는 도 2a에 대응되는 단면들을 도시한다.
도 4a를 참조하면, 반도체 장치(100a)에서, 게이트 캡핑층들(169a)은 상면으로부터 일부 제거되어 리세스된 형태의 단부(edge)(169E)를 가질 수 있다. 특히, 게이트 캡핑층들(169a)은 콘택 절연층(194)과 접하는 영역에서 이와 같은 단부(169E)를 가질 수 있다. 다만, 게이트 캡핑층(169a)은 콘택 플러그(180)의 콘택 영역(CR)과 인접하는 영역에서는 리세스되지 않은 단부를 가질 수 있다.
게이트 캡핑층들(169a)의 단부(169E)는 상면으로부터 하부로 함몰된 형태를 가질 수 있으며, 구체적인 형상은 도시된 것에 한정되지 않는다. 게이트 캡핑층(169a)은 실질적으로 평탄한 상면을 가지면서 단부(169E)에서 이와 같이 일부가 제거된 형태를 가질 수 있다. 게이트 캡핑층(169a)의 단부(169E)에서의 함몰 영역은 콘택 층간 절연층(194)으로 채워질 수 있다. 이러한 게이트 캡핑층들(169a)의 형태는 도 14a 내지 도 14c를 참조하여 하기에 설명하는 마스크 패턴층(MA)의 형태에 의해 형성된 것일 수 있다.
도 4b를 참조하면, 반도체 장치(100b)에서, 게이트 캡핑층들(169b)은 리세스된 형태의 단부(169E)를 가지면서, 도 4a의 실시예에서와 달리, 콘택 플러그들(180)을 기준으로 x 방향을 따라 비대칭적인 형태를 가질 수 있다.
게이트 캡핑층들(169b)은 x 방향을 따른 일단에서는 상면으로부터 평탄하게 연장되는, 리세스되지 않은 단부를 갖고, 타단에서는 리세스된 형태의 단부(169E)를 가질 수 있다. 이러한 구조는 도 14a 내지 도 14c를 참조하여 하기에 설명하는 마스크 패턴층(MA)과 게이트 캡핑층들(169b)의 정렬도에 따라 형성될 수 있다. 따라서, 일부 실시예들에서, 게이트 캡핑층들(169b)은 x 방향을 따른 양 단부가 모두 리세스된 형태의 단부(169E)이면서, 리세스된 깊이나 폭이 서로 다를 수도 있을 것이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 5는 도 1의 절단선 I-I' 및 Ⅱ-Ⅱ'에 대응되는 단면들을 도시한다.
도 5를 참조하면, 반도체 장치(100c)는, 기판(101), 기판(101) 상의 활성 핀(105), 활성 핀(105) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(141, 142, 143)을 포함하는 채널 구조물들(140), 복수의 채널층들(141, 142, 143)과 접촉되는 소스/드레인 영역들(150), 활성 핀(105)과 교차하여 연장되는 게이트 구조물들(160a), 게이트 구조물들(160) 상에 배치되는 게이트 캡핑층들(169), 및 소스/드레인 영역들(150)에 연결되는 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(100b)는, 소자분리층(110), 내부 스페이서층들(130), 층간 절연층(190), 및 비아(187)를 더 포함할 수 있다. 게이트 구조물(160a)은 게이트 유전층(162), 게이트 스페이서층들(164), 및 게이트 전극(165)을 포함할 수 있다.
반도체 장치(100c)에서는, 활성 핀(105)이 핀(fin) 구조를 갖고, 게이트 전극(165)이 활성 핀(105)과 채널 구조물(140)의 사이 및 채널 구조물들(140)의 복수의 채널층들(141, 142, 143)의 사이에 배치될 수 있다. 이에 따라, 반도체 장치(100c)는 채널 구조물들(140), 소스/드레인 영역들(150), 및 게이트 구조물들(160a)에 의해 구성되는 MBCFETTM(Multi Bridge Channel FET) 소자를 포함할 수 있다. 이하에서, 도 1 내지 도 2b와 동일한 도면 번호는 대응되는 구성을 나타내며, 상술한 내용과 중복되는 설명은 생략한다.
채널 구조물들(140)은 활성 핀들(105) 상에서 활성 핀들(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 채널 구조물들(140)은 활성 핀들(105)과 함께 활성 영역을 이룰 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역들(150)과 연결되면서, 활성 핀들(105)의 상면과는 이격될 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 y 방향에서 활성 핀들(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물들(160a)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향에서 게이트 구조물들(160a)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다.
제1 내지 제3 채널층들(141, 142, 143)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물(140)을 이루는 채널층들(141, 142, 143)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라 활성 핀들(105)이 게이트 전극들(165)과 접하는 영역에 채널층이 더 위치할 수도 있다.
게이트 구조물들(160a)은 활성 핀들(105) 및 채널 구조물들(140)의 상부에서 활성 핀들(105) 및 채널 구조물들(140)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160a)과 교차되는 활성 핀들(105) 및 채널 구조물들(140)에는 트랜지스터들의 채널 영역들이 형성될 수 있다. 게이트 구조물(160a)은 게이트 전극(165), 게이트 전극(165)과 복수의 채널층들(141, 142, 143) 사이의 게이트 유전층(162), 및 게이트 전극(165)의 측면들 상의 게이트 스페이서층들(164)을 포함할 수 있다.
게이트 유전층(162)은 활성 핀(105)과 게이트 전극(165)의 사이 및 채널 구조물(140)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 게이트 전극(165)과 게이트 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다.
게이트 전극(165)은 활성 핀(105)의 상부에서 복수의 채널층들(141, 142, 143)의 사이를 채우며 채널 구조물(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층(162)에 의해 복수의 채널층들(141, 142, 143)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극(165)은 반도체 장치(100b)의 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 별도의 분리부에 의해 분리되어 배치될 수 있다.
내부 스페이서층들(130)은 채널 구조물(140)의 사이에서 게이트 전극(165)과 나란하게 배치될 수 있다. 제3 채널층(143)의 하부에서, 게이트 전극(165)은 내부 스페이서층들(130)에 의해 소스/드레인 영역들(150)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극(165)과 마주하는 측면이 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 일부 실시예들에서, 내부 스페이서층들(130)은 생략될 수 있으며, 이 경우 게이트 유전층(162) 및 게이트 전극(165)이 x 방향을 따라 확장되어 배치될 수 있다.
이상에서, 본 발명의 실시예들에 따른 반도체 장치의 예시로, FinFET 및 MBCFETTM 소자를 도시하였지만, 본 발명의 실시예들은 이에 제한되는 것은 아니다. 본 발명의 일부 실시예들에 따른 반도체 장치는 터널링 전계 효과 트랜지스터(tunneling FET) 및 3차원(3D) 트랜지스터 등을 포함할 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 7 내지 도 16은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 7 내지 도 16에서는 도 1 내지 도 2b, 도 4a, 및 도 4b의 반도체 장치를 제조하기 위한 제조 방법의 실시예를 설명하며, 도 1의 절단선 I-I' 및 Ⅱ-Ⅱ'에 대응되는 단면들을 도시한다.
도 6 및 도 7을 참조하면, 기판(101)을 패터닝하여 활성 핀들(105)을 포함하는 활성 영역을 정의하고 소자분리층(110)을 형성한 후, 희생 게이트 구조물들(170)을 형성할 수 있다(S110).
먼저, 마스크층을 이용하여 기판(101)을 이방성 식각하여 트렌치들을 형성함으로써 활성 핀들(105)을 형성할 수 있다. 트렌치 영역들은 높은 종횡비를 가지므로, 하부로 갈수록 폭이 좁아질 수 있으며, 이에 따라 활성 핀들(105)은 상부로 갈수록 좁아지는 형상을 가질 수 있다. 소자분리층(110)은 상기 트렌치 영역들을 절연성 물질로 매립한 후 활성 핀들(105)의 상면을 따라 평탄화함으로써 형성될 수 있다. 도 5의 반도체 장치(100c)의 경우, 본 단계에서, 활성 영역을 이루는 채널 구조물들(140)의 제1 내지 제3 채널층들(141, 142, 143)이 희생층들과 교대로 활성 핀들(105) 상에 적층될 수 있다.
다음으로, 활성 핀들(105) 상에 활성 핀들(105)과 교차하여 y 방향으로 연장되는 라인 형태를 갖도록 희생 게이트 구조물들(170)을 형성할 수 있다. 희생 게이트 구조물들(170)은 후속 공정을 통해 도 2a와 같이 제1 및 제2 게이트 유전층들(162, 163) 및 게이트 전극(165)이 배치되는 영역에 형성될 수 있다. 희생 게이트 구조물(170)은 제1 및 제2 희생 게이트층들(172, 175) 및 게이트 마스크 패턴층(176)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 게이트 마스크 패턴층(176)을 이용하여 패터닝될 수 있다.
제1 및 제2 희생 게이트층들(172, 175)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(172, 175)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(172)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(175)은 폴리 실리콘을 포함할 수 있다. 게이트 마스크 패턴층(176)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 다만, 희생 게이트 구조물(170)의 구조는 실시예들에서 다양하게 변경될 수 있다.
도 6 및 도 8을 참조하면, 희생 게이트 구조물들(170)의 양 측벽 상에 게이트 스페이서층들(164)을 형성하고, 희생 게이트 구조물들(170)의 사이에서 노출된 활성 핀들(105)을 리세스하고 소스/드레인 영역들(150)을 형성할 수 있다(S120).
먼저, 게이트 스페이서층들(164)은 희생 게이트 구조물들(170)의 측면 상에 형성될 수 있다. 게이트 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
다음으로, 활성 핀들(105)을 상면으로부터 소정 깊이로 리세스하여 리세스 영역을 형성할 수 있다. 상기 리세스 공정은 예를 들어, 건식 식각 공정과 습식 식각 공정을 순차적으로 적용하여 형성할 수 있다. 이에 의해 본 단계에서 활성 핀들(105)은 희생 게이트 구조물들(170)의 하부에서보다 희생 게이트 구조물들(170)의 외측에서 낮은 높이를 가질 수 있다. 일부 실시예들에서, 상기 리세스 영역은 게이트 스페이서층들(164)의 하부 또는 희생 게이트 구조물들(170)의 하부로 연장되는 형태를 가질 수 있다. 선택적으로, 상기 리세스 공정 후, 별도의 공정을 통해 리세스된 활성 핀들(105)의 표면을 큐어링(curing)하는 공정이 수행될 수도 있다.
다음으로, 소스/드레인 영역들(150)은, 예를 들어 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 활성 핀들(105)으로부터 성장시켜 형성할 수 있다. 소스/드레인 영역들(150)은 인-시추(in-situ) 도핑에 의해 불순물들을 포함할 수 있다.
도 6, 도 9, 및 도 10을 참조하면, 소스/드레인 영역들(150) 상에 제1 층간 절연층(192)을 형성한 후 희생 게이트 구조물들(170)을 제거하고, 개구부들(OR) 내에 제1 및 제2 게이트 유전층들(162, 163), 및 게이트 전극(165)을 형성하여 최종적으로 게이트 구조물들(160)을 형성할 수 있다(S130).
먼저, 도 9에 도시된 것과 같이, 제1 층간 절연층(192)은, 소스/드레인 영역들(150), 희생 게이트 구조물들(170), 및 게이트 스페이서층들(164)을 덮도록 절연 물질을 증착한 후, 제2 희생 게이트층들(175) 또는 게이트 마스크 패턴층들(176)의 상면이 노출되도록 평탄화 공정을 수행함으로써 형성될 수 있다. 실시예들에 따라, 상기 평탄화 공정에서, 게이트 마스크 패턴층(176)이 제거될 수 있다. 제1 층간 절연층(192)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
다음으로, 제1 및 제2 희생 게이트층들(172, 175)을 포함하는 잔존하는 희생 게이트 구조물들(170)이 하부의 활성 핀들(105) 및 소자분리층(110)에 대하여 선택적으로 제거되어, 개구부들(OR)이 형성될 수 있다. 희생 게이트 구조물들(170)의 제거 공정은, 건식 식각 공정 및 습식 식각 공정 중 적어도 하나를 이용할 수 있다.
다음으로, 도 10에 도시된 것과 같이, 제1 및 제2 게이트 유전층들(162, 163)은 개구부들(OR)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 제1 및 제2 게이트 유전층들(162, 163)은 각각 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 게이트 전극(165)은 제1 및 제2 게이트 유전층들(162, 163)의 내측에서 개구부들(OR)을 채우도록 형성될 수 있다. 게이트 전극(165)은 금속 또는 반도체 물질을 포함할 수 있다.
제1 및 제2 게이트 유전층들(162, 163) 및 게이트 전극(165)을 형성한 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정과 같은 평탄화 공정을 이용하여 제1 층간 절연층(192) 상에 잔존하는 물질을 제거할 수 있다.
도 6, 도 11, 및 도 12를 참조하면, 게이트 구조물들(160)을 상부로부터 일부 제거하여 게이트 리세스 영역들(GR)을 형성하고, 게이트 리세스 영역들(GR)을 채우는 게이트 캡핑층들(169)을 형성하고, 콘택 홀들(CH)을 형성할 수 있다(S140).
먼저, 도 11에 도시된 것과 같이, 게이트 리세스 영역들(GR)은 건식 식각 및/또는 습식 식각 공정에 의해 형성될 수 있다. 게이트 리세스 영역들(GR)의 폭(W1)은 게이트 구조물(160)의 폭보다 클 수 있으나, 이에 한정되지는 않는다. 게이트 리세스 영역들(GR)의 깊이(D1)는 실시예들에서 다양하게 변경될 수 있다. 또한, 게이트 리세스 영역들(GR)의 하면은 측면과 함께 아래로 볼록한 형태를 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 게이트 리세스 영역들(GR)의 하면은 평탄한 형태를 가질 수도 있을 것이다.
다음으로, 도 12에 도시된 것과 같이, 게이트 캡핑층들(169)은 증착 공정 및 평탄화 공정을 통해 형성할 수 있다. 콘택 홀들(CH)은 제1 층간 절연층(192)을 상부로부터 제거하여 형성할 수 있다. 게이트 캡핑층들(169)은 콘택 홀들(CH)의 형성 시 콘택 홀들(CH)이 자가-정렬되도록 하는 역할을 수행할 수 있다. 이를 위해, 게이트 캡핑층들(169)은 제1 층간 절연층(192)과 다른 물질로 형성될 수 있으며, 콘택 홀들(CH)의 형성 시, 제1 층간 절연층(192)은 게이트 캡핑층들(169)에 대하여 선택적으로 제거될 수 있다.
도 6 및 도 13을 참조하면, 콘택 홀들(CH)에 도전성 물질을 채워 콘택 플러그들(180)을 형성할 수 있다(S150).
콘택 플러그들(180)은 증착 공정 및 평탄화 공정을 통해 형성할 수 있다. 콘택 플러그들(180)은 콘택 홀들(CH)의 상단까지 콘택 홀들(CH)의 전체를 채우도록 형성될 수 있다. 콘택 플러그들(180)을 형성한 후, 평탄화 공정을 이용하여 게이트 캡핑층들(169) 상에 잔존하는 상기 도전성 물질을 제거할 수 있다.
도 6 및 도 14a 내지 도 14c를 참조하면, 콘택 플러그들(180)의 일부를 제거하는 공정을 수행하기 위한 마스크 패턴층(MA)을 형성할 수 있다(S160).
마스크 패턴층(MA)은, 콘택 영역들(CR)이 형성될 영역을 제외한 영역에서 콘택 플러그들(180)이 노출되도록 형성될 수 있다. 마스크 패턴층(MA)은 콘택 플러그들(180) 사이의 제1 층간 절연층(192)도 노출시킬 수 있다. 특히, 마스크 패턴층(MA)은 게이트 구조물들(160) 상부의 게이트 캡핑층들(169)의 상면 전체를 완전히 덮거나, 도 14a 내지 도 14c에 도시된 것과 같이 x 방향을 따른 게이트 캡핑층들(169)의 단부들이 노출되도록 형성될 수 있다. 마스크 패턴층(MA)은 포토 레지스트층을 포함할 수 있으며, 실시예들에 따라 하드 마스크층 및 포토 레지스트층을 포함할 수도 있다.
마스크 패턴층(MA)은, 게이트 캡핑층들(169) 상에서 게이트 캡핑층들(169)을 따라 y 방향으로 연장되는 제1 패턴층들(P1) 및 콘택 플러그들(180) 상에서 제1 패턴층들(P1) 사이를 연결하며 x 방향을 따라 연장되는 제2 패턴층들(P2)을 포함할 수 있다. 제1 패턴층들(P1)의 x 방향을 따른 단부들은 게이트 캡핑층들(169)의 단부들로부터 소정 길이(D2)만큼 내측으로 이격되어 게이트 캡핑층들(169)이 일부 노출되도록 형성될 수 있다. 상기 길이(D2)는 포토리소그래피 공정에서의 공정 마진을 확보할 수 있는 범위에서 결정될 수 있다. 제2 패턴층들(P2)의 y 방향을 따른 최소 폭은 예를 들어, 약 10 nm 내지 약 40 nm의 범위일 수 있다.
마스크 패턴층(MA)은 제1 패턴층들(P1) 및 제2 패턴층들(P2)이 연결되어 전체적으로 메시(mesh) 형상을 가질 수 있다. 이러한 마스크 패턴층(MA)에 의하면, 마스크 패턴층(MA)과 하부 구조물의 접촉 면적이 증가할 수 있다. 따라서, 콘택 영역들(CR)에 대응되는 영역만을 덮는 아일랜드(island) 패턴으로 마스크층을 형성하는 경우에 비하여, 마스크 패턴층(MA)의 리프팅(lifting)으로인한 불량 발생을 방지할 수 있다. 또한, 마스크 패턴층(MA)은 제1 패턴층들(P1)을 포함하므로, 후속의 콘택 플러그들(180)의 제거 공정 시에 게이트 캡핑층들(169)이 손실되는 것을 방지할 수 있다. 이에 비하여, 상기 아일랜드 패턴으로 마스크층을 사용하는 경우, 게이트 캡핑층들(169)이 손실된 영역에 콘택 절연층(194)이 채워짐으로 인하여 게이트 콘택 플러그(185)(도 2b 참조)와 게이트 전극(165) 사이에 연결 불량이 발생할 수 있다. 하지만, 본 발명의 실시예에서는 마스크 패턴층(MA)에 의해 게이트 캡핑층들(169)이 보호되므로, 이와 같은 연결 불량의 발생을 방지할 수 있다.
도 6 및 도 15를 참조하면, 마스크 패턴층(MA)에 의해 노출된 콘택 플러그들(180)을 상부로부터 일부 제거하여 콘택 플러그들의 리세스 영역들을 형성하고(S170), 콘택 절연층(194)을 형성할 수 있다(S180).
먼저, 콘택 플러그들(180)은 건식 식각 및/또는 습식 식각 공정에 의해 소정 깊이로 일부가 제거되어 콘택 영역(CR)만 상부로 돌출된 형태로 형성될 수 있다. 콘택 플러그들(180)의 구체적인 형상에 대해서는, 도 1 내지 도 3b를 참조한 설명이 동일하게 적용될 수 있다.
콘택 플러그들(180)은 주변의 게이트 캡핑층들(169) 및 제1 층간 절연층(192)에 대하여 선택적으로 제거될 수 있다. 다만, 이 경우에도 마스크 패턴층(MA)으로부터 노출된 게이트 캡핑층들(169) 및 제1 층간 절연층(192)의 적어도 일부는 함께 제거될 수 있다. 따라서, 도 14a 내지 도 14c에서와 같이, 게이트 캡핑층들(169)의 단부들이 노출된 길이(D2)가 영이 아닌 경우에는, 마스크 패턴층(MA)의 정렬도에 따라, 도 4a 및 도 4b와 같이 게이트 캡핑층들(169a, 169b)에서 리세스된 단부(169E)의 구조가 형성될 수 있다.
다음으로, 콘택 절연층(194)은, 콘택 플러그들(180)이 리세스된 영역을 채우도록 절연 물질을 증착하고, CMP 공정과 같은 평탄화 공정을 이용하여 상부에 잔존하는 상기 절연 물질을 제거함으로써 형성할 수 있다. 도 4a 및 도 4b와 같이 게이트 캡핑층들(169a, 169b)이 리세스된 단부(169E)를 갖는 경우, 콘택 절연층(194)을 이루는 상기 절연 물질은 단부(169E)의 리세스된 영역을 채우도록 형성될 수 있다. 상기 평탄화 공정에 의해, 콘택 플러그들(180), 게이트 캡핑층들(169), 및 콘택 절연층(194)의 상면은 실질적으로 공면을 이룰 수 있다.
실시예들에 따라, 상술한 것과 같이 게이트 캡핑층들(169)의 단부들이 일부 제거된 경우에도, 본 평탄화 공정 단계에서 게이트 캡핑층들(169)이 함께 평탄화되어 최종적으로 도 2a와 같은 구조가 형성될 수 있다. 즉, 게이트 캡핑층들(169)은 마스크 패턴층(MA)의 단부의 위치에 따라, 콘택 플러그들(180)의 제거 후에 평탄한 구조를 형성되거나 또는 일부 제거된 형태의 단부를 가질 수 있다. 일부 제거된 형태의 단부를 갖는 경우, 최종 구조에서도 동일하게 도 4a 및 도 4b와 같이 리세스된 단부(169E)를 갖거나 또는 본 단계에서 상기 평탄화 공정에 의해 도 2a와 같이 평탄한 상면을 갖게 될 수 있다.
도면에 도시하지는 않았으나, 게이트 콘택 플러그(185)(도 2a 참조)를 형성하는 공정이 더 수행될 수 있다. 게이트 콘택 플러그(185)는, 활성 핀(105)의 상부에서, 게이트 캡핑층들(169)을 관통하여 게이트 구조물들(160)과 연결되는 콘택 홀을 형성한 후 도전성 물질을 증착함으로써 형성될 수 있다. 실시예들에 따라, 게이트 콘택 플러그(185)는 별도의 공정으로 형성되거나, 도 13을 참조하여 상술한 콘택 플러그들(180)의 형성 시에 함께 형성될 수 있다.
도 6 및 도 16을 참조하면, 게이트 캡핑층들(169), 제1 층간 절연층(192), 및 콘택 절연층(194) 상에 제2 층간 절연층(196)을 형성하고, 제2 층간 절연층(196)에 비아 홀들(VH)을 형성할 수 있다.
비아 홀들(VH)은 제1 및 제2 비아들(187, 189)(도 2a 참조)를 형성하기 위하여, 별도의 마스크층을 이용하여 제2 층간 절연층(196)을 일부 제거함으로써 형성될 수 있다. 비아 홀들(VH)의 하부에서 콘택 플러그들(180)의 콘택 영역들(CR)이 노출될 수 있다.
다음으로, 도 2a 및 도 2b를 함께 참조하면, 비아 홀들(VH)에 도전성 물질을 채워, 제1 및 제2 비아들(187, 189)을 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100a, 100b, 100c: 반도체 장치
101: 기판 105: 활성 핀
110: 소자분리층 130: 내부 스페이서층
140: 채널 구조물 141, 142, 143: 채널층
150: 소스/드레인 영역 160: 게이트 구조물
162, 163: 게이트 유전층 164: 게이트 스페이서층
165: 게이트 전극 169: 게이트 캡핑층
170: 희생 게이트 구조물 172: 제1 게이트 희생층
175: 제2 게이트 희생층 176: 게이트 마스크 패턴층
180: 콘택 플러그 185: 게이트 콘택 플러그
190: 층간 절연층 194: 콘택 절연층

Claims (10)

  1. 기판 상에 제1 방향으로 연장되는 활성 영역들을 형성하는 단계;
    상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 희생 게이트 구조물들을 형성하는 단계;
    상기 희생 게이트 구조물들의 양 측에서 상기 활성 영역들 상에 소스/드레인 영역들을 형성하는 단계;
    상기 소스/드레인 영역들을 덮으며 상기 희생 게이트 구조물들의 사이를 채우는 제1 층간 절연층을 형성하는 단계;
    상기 희생 게이트 구조물들을 제거하고, 상기 희생 게이트 구조물들이 제거된 영역에 게이트 구조물들을 형성하는 단계;
    상기 게이트 구조물들의 상부 일부를 제거하고, 상기 게이트 구조물들이 제거된 영역에 게이트 캡핑층들을 형성하는 단계;
    상기 제1 층간 절연층을 관통하여 상기 소스/드레인 영역들과 연결되는 콘택 플러그들을 형성하는 단계;
    상기 게이트 캡핑층들의 상면의 적어도 일부를 덮으며 상기 콘택 플러그들의 일부를 노출시키는 마스크 패턴층을 형성하는 단계;
    상기 콘택 플러그들이 제1 영역들 및 상기 제1 영역들로부터 상부로 돌출된 제2 영역들을 갖도록, 상기 마스크 패턴층에 의해 노출된 상기 콘택 플러그들을 상부로부터 일부 제거하여 상기 콘택 플러그들의 리세스 영역들을 형성하는 단계; 및
    상기 콘택 플러그들의 상기 리세스 영역들을 채우는 콘택 절연층을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  2. 제1 항에 있어서,
    상기 마스크 패턴층은,
    상기 게이트 캡핑층들 상에서 상기 게이트 캡핑층들을 따라 상기 제2 방향으로 연장되는 제1 패턴층들; 및
    상기 콘택 플러그들 상에서 상기 제1 패턴층들 사이를 연결하며 상기 제1 방향을 따라 연장되는 제2 패턴층들을 포함하는 반도체 장치의 제조방법.
  3. 제2 항에 있어서,
    상기 제1 패턴층들은 상기 게이트 캡핑층들 각각의 상기 제1 방향을 따른 단부(edge)들을 일부 노출시키고,
    노출된 상기 게이트 캡핑층들은 상기 리세스 영역들을 형성하는 단계에서 일부 제거되는 반도체 장치의 제조방법.
  4. 제2 항에 있어서,
    상기 제2 패턴층들의 상기 제2 방향을 따른 최소 폭은 10 nm 내지 40 nm의 범위인 반도체 장치의 제조방법.
  5. 제1 항에 있어서,
    적어도 일부의 상기 콘택 플러그들에서, 상기 제2 방향을 따른 상기 제2 영역의 길이는 상기 리세스 영역의 길이보다 작은 반도체 장치의 제조방법.
  6. 제1 항에 있어서,
    적어도 일부의 상기 콘택 플러그들에서, 상기 제2 영역은 상기 콘택 플러그의 상기 제2 방향을 따른 일단에 위치하는 반도체 장치의 제조방법.
  7. 제1 항에 있어서,
    상기 게이트 캡핑층들은 적어도 상기 제1 방향을 따른 단부를 제외한 영역에서 실질적으로 평탄한 상면을 갖고,
    상기 게이트 캡핑층들의 상기 상면은 상기 콘택 플러그들의 상기 제2 영역들의 상면과 실질적으로 공면인 반도체 장치의 제조방법.
  8. 제1 항에 있어서,
    상기 게이트 캡핑층들을 관통하여 상기 게이트 구조물들과 연결되는 게이트 콘택 플러그들을 형성하는 단계를 더 포함하고,
    상기 게이트 콘택 플러그들은 상기 활성 영역들과 중첩되도록 배치되고, 상기 제1 방향을 따라 상기 콘택 플러그들의 상기 리세스 영역들과 나란하게 배치되는 반도체 장치의 제조방법.
  9. 기판 상에 제1 방향으로 연장되는 활성 영역을 형성하는 단계;
    상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물의 상부 일부를 제거하고, 상기 게이트 구조물이 제거된 영역에 게이트 캡핑층을 형성하는 단계;
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역과 연결되는 콘택 플러그를 형성하는 단계;
    상기 게이트 캡핑층의 상면을 덮으며 상기 제2 방향으로 연장되는 제1 패턴층 및 상기 제1 패턴층으로부터 상기 제1 방향을 따라 연장되어 상기 콘택 플러그의 일부를 덮는 제2 패턴층을 포함하는 마스크 패턴층을 형성하는 단계; 및
    상기 마스크 패턴층으로부터 노출된 상기 콘택 플러그를 상부로부터 소정 깊이로 일부 제거하는 단계를 포함하는 반도체 장치의 제조방법.
  10. 기판 상에서 제1 방향으로 연장되는 활성 영역들;
    상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 구조물들;
    상기 게이트 구조물들 상에 배치되는 게이트 캡핑층들;
    상기 게이트 구조물들의 적어도 일측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들; 및
    상기 소스/드레인 영역들에 연결되도록 상기 기판 상에 수직하게 연장되며, 제1 영역 및 상기 제1 영역으로부터 상부로 돌출된 제2 영역을 갖는 콘택 플러그들을 포함하고,
    상기 게이트 캡핑층들은, 상기 콘택 플러그들의 상기 제2 영역에 인접하지 않은 영역에서, 상기 제1 방향을 따른 단부들이 상부로부터 일부 제거된 형상을 갖는 반도체 장치.
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