CN113130495B - 半导体器件及其形成方法 - Google Patents

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CN113130495B CN202110396853.1A CN202110396853A CN113130495B CN 113130495 B CN113130495 B CN 113130495B CN 202110396853 A CN202110396853 A CN 202110396853A CN 113130495 B CN113130495 B CN 113130495B
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Abstract

本发明提供了一种半导体器件及其形成方法中，位线结构及节点接触结构位于衬底的存储区且节点接触结构排布在位线结构的两侧，栅极结构及接触插塞位于衬底的外围电路区且接触插塞排布在栅极结构的两侧，隔离层覆盖位线结构、栅极结构、节点接触结构及接触插塞的顶部以电性隔离相邻的节点接触结构及相邻的接触插塞，由于外围电路区的隔离层的厚度大于存储区的隔离层的厚度，后续在刻蚀外围电路区的隔离层形成暴露出接触插塞的沟槽时，在不改变刻蚀方法的情况下，沟槽更容易与接触插塞对准，从而使得在沟槽中形成的导电插塞不会与接触插塞发生偏移，扩宽了工艺窗口，提升了器件的性能和可靠性，且能够省略一些制备步骤。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。
一般来说，具备凹入式栅极结构的DRAM单元会包含存储阵列以及外围电路，存储阵列以及外围电路通常同步制备。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器的效能及可靠度。
发明内容
本发明的目的在于提供一种半导体器件及其形成方法，以解决现有的电容结构容易被外界侵扰，寿命低和可靠性的问题。
为了达到上述目的，本发明提供了一种半导体器件，包括：衬底及位于所述衬底上的位线结构、栅极结构、节点接触结构、接触插塞及隔离层，其中：
所述衬底具有存储区及外围电路区，所述位线结构及所述节点接触结构位于所述存储区，且所述节点接触结构排布在所述位线结构的两侧，所述栅极结构及所述接触插塞位于所述外围电路区，且所述接触插塞排布在所述栅极结构的两侧；以及，
所述隔离层覆盖所述位线结构、栅极结构、节点接触结构及接触插塞的顶部，以电性隔离相邻的所述节点接触结构及相邻的接触插塞，且所述外围电路区的隔离层的厚度大于所述存储区的隔离层的厚度。
可选的，所述外围电路区的隔离层的厚度大于所述存储区的隔离层的厚度的两倍。
可选的，所述外围电路区的隔离层及所述存储区的隔离层的顶部均呈现波浪状。
可选的，所述存储区的隔离层的顶部的波浪的波底低于所述节点接触结构的顶部。
可选的，所述外围电路区的隔离层的顶部高于所述存储区的隔离层的顶部。
可选的，所述接触插塞顶部覆盖所述隔离层的厚度大于所述节点接触结构顶部覆盖的隔离层的厚度的三倍。
可选的，所述节点接触结构的顶部高于所述位线结构的顶部，相邻的所述节点接触结构之间的区域构成第一开口，所述接触插塞的顶部高于所述栅极结构的顶部，相邻的所述接触插塞之间的区域构成第二开口，所述第二开口沿垂直于厚度方向上的截面宽度大于所述第一开口沿垂直于厚度方向上的截面宽度。
可选的，所述第一开口的至少部分深度被所述隔离层填充，所述第二开口的内壁被所述隔离层覆盖。
可选的，所述半导体器件还包括电容结构及层间介质层，所述电容结构位于所述存储区且位于所述隔离层上，所述电容结构的下电极电性连接所述节点接触结构，所述层间介质层覆盖所述电容结构及所述外围电路区的隔离层。
可选的，所述电容结构的金属氧化物层的底部低于所述接触插塞的顶部。
可选的，所述电容结构的金属氧化物层至少由两层不同材料层构成。
可选的，所述层间介质层中具有第一导电插塞及第二导电插塞，所述第一导电插塞及所述第二导电插塞分别位于所述存储区及所述外围电路区，所述第一导电插塞至少贯穿所述层间介质层并与对应的所述电容结构的上电极电性连接，所述第二导电插塞至少贯穿所述层间介质层及所述隔离层并与对应的所述接触插塞电性连接。
可选的，所述第二导电插塞位于所述隔离层中的部分在沿垂直于厚度方向上的截面宽度沿靠近所述衬底的方向逐渐减小。
本发明还提供了一种半导体器件的形成方法，包括：
提供衬底，所述衬底具有存储区及外围电路区；
形成位线结构、栅极结构、节点接触结构及接触插塞于所述衬底上，所述位线结构及所述节点接触结构位于所述存储区，且所述节点接触结构排布在所述位线结构的两侧，所述栅极结构及所述接触插塞位于所述外围电路区，且所述接触插塞排布在所述栅极结构的两侧；以及，
形成隔离层于所述衬底上，所述隔离层覆盖所述位线结构、栅极结构、节点接触结构及接触插塞的顶部，以电性隔离相邻的所述节点接触结构及相邻的接触插塞，且所述外围电路区的隔离层的厚度大于所述存储区的隔离层的厚度。
可选的，形成所述隔离层后，单独刻蚀位于所述存储区的隔离层，以使所述外围电路区的隔离层的厚度大于所述存储区的隔离层的厚度。
可选的，单独刻蚀位于所述存储区的隔离层的步骤包括：
形成掩模层于所述外围电路区的隔离层上，并以所述掩模层为掩模刻蚀所述存储区的隔离层；以及，
去除所述掩模层。
可选的，所述掩模层的材料为光阻材料或介质材料。
可选的，形成所述隔离层之后，还包括：
形成电容结构于所述存储区的隔离层上，所述电容结构的下电极电性连接所述节点接触结构；以及
形成层间介质层于所述电容结构及所述外围电路区的隔离层上。
可选的，形成所述层间介质层之后，还包括：
形成第一导电插塞及第二导电插塞于所述层间介质层中，所述第一导电插塞及所述第二导电插塞分别位于所述存储区及所述外围电路区，所述第一导电插塞至少贯穿所述层间介质层并与对应的所述电容结构的上电极电性连接，所述第二导电插塞至少贯穿所述层间介质层及所述隔离层并与对应的所述接触插塞电性连接。
在本发明提供的半导体器件及其形成方法中，位线结构及节点接触结构位于衬底的存储区且所述节点接触结构排布在所述位线结构的两侧，栅极结构及接触插塞位于衬底的外围电路区且所述接触插塞排布在所述栅极结构的两侧，隔离层覆盖所述位线结构、栅极结构、节点接触结构及接触插塞的顶部以电性隔离相邻的所述节点接触结构及相邻的接触插塞，由于所述外围电路区的隔离层的厚度大于所述存储区的隔离层的厚度，后续在刻蚀所述外围电路区的隔离层形成暴露出所述接触插塞的沟槽时，在不改变刻蚀方法的情况下，沟槽更容易与所述接触插塞对准，从而使得在沟槽中形成的导电插塞不会与所述接触插塞发生偏移，扩宽了工艺窗口，提升了器件的性能和可靠性，且能够省略一些制备步骤。
附图说明
图1a～图1h为一种动态随机存取存储器的形成方法的相应步骤对应的结构示意图；
图2为本发明实施例提供的半导体器件的形成方法的流程图；
图3a～图3i为本发明实施例提供的半导体器件的形成方法的相应步骤对应的结构示意图；
其中，附图标记为：
100'-衬底；100A'-存储区；200'-位线结构；100B'-外围电路区；400'-绝缘层；400a'-第一接触孔；400b'-第二接触孔；400c'-第三接触孔；500'-导电接触层；510a'-节点接触结构；510b'-接触插塞；510c'-连接插塞；500a'-第一开口；500b'-第二开口；500c'-第三开口；600'、610'-隔离层；
100-衬底；100A-存储区；200-位线结构；100B-外围电路区；400-绝缘层；400a-第一接触孔；400b-第二接触孔；500-导电接触层；510a-节点接触结构；510b-接触插塞；500a-第一开口；500b-第二开口；600-隔离层；700-掩模层；800-电容结构；810-下电极；820-金属氧化物层；830-上电极；840-第一支撑件；850-第二支撑件；900-层间介质层；900a第一导电插塞；900b-第二导电插塞；
X1/X1'-第一开口沿垂直于厚度方向上的宽度；
X2/X2'--第二开口沿垂直于厚度方向上的宽度；
H1-存储区的隔离层的顶部；
H2-外围电路区的隔离层的顶部；
H3-存储区的隔离层的顶部的波浪的波底；
H4-节点接触结构的顶部；
d1-存储区的隔离层的厚度；
d2-外围电路区的隔离层的厚度。
具体实施方式
图1a～图1h为一种动态随机存取存储器的形成方法的相应步骤对应的结构示意图。如图1a所示，首先提供衬底100'并于所述衬底100'上定义出存储区100A'与外围电路区100B'，所述衬底100'中形成有若干浅沟槽隔离结构STI'，所述存储区100A'与所述外围电路区100B'之间通过所述浅沟槽隔离结构STI'隔离。请继续参阅图1a，然后形成位线结构200'于所述存储区100A'以及形成栅极结构300'于所述外围电路区100B'。如图1b所示，形成绝缘层400'环绕所述位线结构200'与所述栅极结构300'。如图1c所示，接着刻蚀以去除所述存储区100A'与所述外围电路区100B'的部分，以形成第一接触孔400a'于所述位线结构200'的两侧以及形成第二接触孔400b'于所述栅极结构300'的两侧及第三接触孔400c'于所述外围电路区100B'内。
如图1d所示，先全面形成一导电接触层500'于所述衬底100'上，所述导电接触层500'覆盖所述存储区100A'与所述外围电路区100B'的绝缘层400'并填满所述第一接触孔400a'、所述第二接触孔400b'及第三接触孔400c'。如图1e所示，然后进行光刻及蚀刻工艺去除部分所述导电接触层500'，以形成第一开口500a'于所述存储区100A'中以及形成第二开口500b'及第三开口500c'于所述外围电路区100B'中。其中，所述第一开口500a'将所述存储区100A'内的导电接触层500'分割为一个个独立的节点接触结构510a'，所述节点接触结构510a'排布在所述位线结构200'的两侧；所述第二开口500b'将所述外围电路区100B'内的部分导电接触层500'分割为一个个独立的接触插塞510b'，所述接触插塞510b'排布在所述栅极结构300'的两侧；所述第三开口500c'将所述外围电路区100B'内的部分导电接触层500'分割为一个个独立的连接插塞510c'。并且，所述第二开口500b'沿垂直于厚度方向上的截面宽度X2'大于所述第一开口500a'沿垂直于厚度方向上的截面宽度X1'以及所述第三开口500c'沿垂直于厚度方向上的截面宽度。
如图1f所示，形成隔离层600'于所述衬底100'的存储区100A'与所述外围电路区100B'上，所述隔离层600'覆盖所述节点接触结构510a'、所述接触插塞510b'及所述连接插塞510c'并填充所述第一开口500a'、所述第二开口500b'及所述第三开口500c'。所述隔离层600'用于实现相邻的所述节点接触结构510a'、相邻的所述接触插塞510b'以及相邻的所述连接插塞510c'之间的电性隔离。由于所述第二开口500b'沿垂直于厚度方向上的截面宽度X2'大于所述第一开口500a'沿垂直于厚度方向上的截面宽度X1'以及所述第三开口500c'沿垂直于厚度方向上的截面宽度，所述第一开口500a'及所述第三开口500c'通常会被所述隔离层600'填充满，而所述第二开口500b'并不会被所述隔离层600'填充满，只是内壁会被所述隔离层600'覆盖。
如图1g所示，回刻所述隔离层600'，以去除所述隔离层600'的部分厚度。回刻之后，所述隔离层600'的厚度减少。图1g中，所述隔离层600'的顶部与所述节点接触结构510a'及所述接触插塞510b'的顶部齐平，所述第一开口500a'及所述第三开口500c'内的所述隔离层600'也被刻蚀掉一部分，但所述第二开口500b'底壁覆盖的隔离层600'会被刻蚀掉(或所述第二开口500b'底壁覆盖的隔离层600'很薄)，难以实现电性隔离相邻的所述接触插塞510b'的效果。
如图1h所示，为了电性隔离相邻的所述接触插塞510b'，在所述隔离层600'的顶部再形成一层隔离层610'，所述隔离层610'覆盖所述隔离层600'、所述节点接触结构510a'的顶部、所述接触插塞510b'的顶部及所述连接插塞510c'并延伸覆盖所述第二开口500b'的底壁，所述隔离层600'与所述隔离层610'共同起到电性隔离相邻的所述接触插塞510b'的效果。
通过根据图1a～图1h对应的步骤能够形成动态随机存取存储器，但是由于所述存储区100A'与所述外围电路区100B'通常是同步制备的，为了不影响后续在所述存储区100A'上形成电容结构，所述隔离层610'通常不能太厚，而所述外围电路区100B'后续会形成层间介质层，并在层间介质层中形成导电沟槽电性连接所述接触插塞510b'的导电插塞，由于刻蚀工艺限制，后续在刻蚀所述外围电路区100B'的隔离层610'形成暴露出所述接触插塞510b'的沟槽时，沟槽的侧壁通常是倾斜的，当所述隔离层610'太薄的情况下，沟槽更容易与所述接触插塞510b'发生偏移，从而导致导电插塞与所述接触插塞510b'的电性接触不良，进而影响器件的性能和稳定性，并且，需要形成两层隔离层才能电性隔离相邻的所述接触插塞510b'，制备工艺也比较繁琐。
基于此，本发明提供了一种半导体器件及其形成方法，位线结构及节点接触结构位于衬底的存储区且所述节点接触结构排布在所述位线结构的两侧，栅极结构及接触插塞位于衬底的外围电路区且所述接触插塞排布在所述栅极结构的两侧，隔离层覆盖所述位线结构、栅极结构、节点接触结构及接触插塞的顶部以电性隔离相邻的所述节点接触结构及相邻的接触插塞，由于所述外围电路区的隔离层的厚度大于所述存储区的隔离层的厚度，后续在刻蚀所述外围电路区的隔离层形成暴露出所述接触插塞的沟槽时，在不改变刻蚀方法的情况下，沟槽更容易与所述接触插塞对准，从而使得在沟槽中形成的导电插塞不会与所述接触插塞发生偏移，扩宽了工艺窗口，提升了器件的性能和可靠性，且能够省略一些制备步骤。
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图3i为本实施例提供的半导体器件的结构示意图。如图3i所示，实施例提供了一种半导体器件，所述半导体器件例如是动态随机存取存储器DRAM。
所述半导体器件包括衬底100，所述衬底100具有存储区100A及外围电路区100B，所述存储区100A用于形成存储单元，所述外围电路区100B用于形成控制所述存储单元的外围电路。
所述衬底100上形成有绝缘层400，所述存储区100A的所述绝缘层400内形成有多个节点接触结构510a及多条位线结构200，所述节点接触结构510a排布在所述位线结构200的两侧；所述外围电路区100B的所述绝缘层400内形成有接触插塞510b及栅极结构300，所述接触插塞510b排布在部分所述栅极结构300的两侧。
进一步地，所述节点接触结构510a及所述接触插塞510b可以穿过所述绝缘层400延伸至所述衬底100中，每个所述位线结构200中的一部分位于所述衬底100上，另一部分延伸至所述衬底100内。所述节点接触结构510a及所述接触插塞510b可以是下插塞和上插塞的层叠体，下插塞可以包括硅插塞，上插塞可以包括金属插塞。
应理解，所述外围电路区100B的绝缘层400中还可以形成一些连接插塞510c，所述连接插塞510c可以排布密集，用于将所述外围电路区100B的各种导电层引出，此处不再过多赘述。
尽管未示出，但是所述存储区100A的衬底100中还可以形成多条掩埋字线结构，其中，所述位线结构200沿第一方向延伸，所述掩埋字线结构沿第二方向延伸，所述第一方向和所述第二方向垂直。
图3d是本实施例中的半导体器件在制备过程中形成的结构示意图。结合图3d及图3i所示，所述节点接触结构510a的顶部高于所述位线结构200以及所述绝缘层400的顶部，以使相邻的所述节点接触结构510a之间的区域构成第一开口500a。所述接触插塞510b的顶部高于所述栅极结构300以及所述绝缘层400的顶部，以使相邻的所述接触插塞510b之间的区域构成第二开口500b。所述连接插塞510c的顶部高于所述栅极结构300以及所述绝缘层400的顶部，以使相邻的所述连接插塞510c之间的区域构成第三开口500c。
本实施例中，所述第二开口500b沿垂直于厚度方向上的宽度X2大于所述第一开口500a沿垂直于厚度方向上的宽度X1以及所述第三开口500c沿垂直于厚度方向上的宽度。
请继续参阅图3d及图3i，所述绝缘层400上还形成有隔离层600，所述隔离层600覆盖所述绝缘层400、所述位线结构200、栅极结构300、节点接触结构510a、接触插塞510b及连接插塞510c的顶部。也即是说，所述隔离层600覆盖整个所述衬底100的所述存储区100A和所述外围电路区100B，同时，所述隔离层600还至少填充了所述第一开口500a、第三开口500c的部分深度并覆盖了所述第二开口500b的内壁。进一步地，所述存储区100A的所述隔离层600用于电性隔离相邻的所述节点接触结构510a，所述外围电路区100B的所述隔离层600用于电性隔离相邻的所述接触插塞510b以及电性隔离相邻的所述连接插塞510c。
进一步地，所述外围电路区100B的隔离层600的厚度d2大于所述存储区100A的隔离层600的厚度d1，或者亦可以认为，所述接触插塞510b顶部覆盖的所述隔离层600的厚度大于所述节点接触结构510a顶部覆盖的隔离层600的厚度。如此一来，所述外围电路区100B的隔离层600的顶部H2高于所述存储区100A的隔离层600的顶部H1。
可选的，所述外围电路区100B的隔离层600的厚度d2大于所述存储区100A的隔离层600的厚度d1的两倍，也就是说，所述接触插塞510b顶部覆盖的所述隔离层600的厚度大于所述节点接触结构510a顶部覆盖的隔离层600的厚度的两倍。
进一步地，所述隔离层600的厚度有可能不均匀，例如所述接触插塞510b、所述连接插塞510c及所述节点接触结构510a顶部覆盖的所述隔离层600可能更厚，而所述第一开口500a、第二开口500b及第三开口500c内壁上覆盖的所述隔离层600可能更薄。基于此，本实施例中，所述接触插塞510b及所述连接插塞510c的顶部覆盖所述隔离层600的厚度大于所述节点接触结构510a顶部覆盖的隔离层600的厚度的三倍，从而保证本发明的有效效果能够实现。
请继续参阅图3i，本实施例中，所述外围电路区100B的隔离层600及所述存储区100A的隔离层600的顶部均呈波浪状。且所述隔离层600的波峰位于所述节点接触结构510a、所述接触插塞510b及所述连接插塞510c的顶部，波底位于所述第一开口500a、所述第二开口500b及所述第三开口500c内。并且，所述存储区100A的隔离层600的顶部的波浪的波底H3低于所述节点接触结构510a的顶部H4。
请继续参阅图3i，所述存储区100A的衬底100上还形成有电容结构800，所述电容结构800整体位于所述隔离层600上。本实施例中，所述电容结构800包括依次堆叠于所述衬底100上的下电极810、金属氧化物层820及上电极830。
其中，所述下电极810具有多个，每个所述下电极810均穿过所述隔离层600与对应的节点接触结构510a电性连接。本实施例中，所述下电极810呈桶状，作为可选实施例，所述下电极810也可以呈柱状。
所述电容结构800还具有支撑件，所述支撑件包括第一支撑件840及第二支撑件850，用于横向支撑所述下电极810的侧壁，防止所述下电极810倒伏。进一步地，所述第一支撑件840位于所述第二支撑件850下方，所述第一支撑件840用于横向支撑所述下电极810的中部区域，所述第二支撑件850用于横向支撑所述下电极810的顶部区域。为了具有更佳的支撑效果且不过多增加面积，所述第二支撑件850的厚度大于所述第一支撑件840，但不应以此为限。
当然，所述支撑件不限于具有两个，还可以具有一个、三个或五个等，可以适所述下电极810的高度进行调整。
应理解，所述存储区100A的所述隔离层600(所述隔离层600中高于所述节点接触结构510a的部分)也可以充当支撑件，用于横向支撑所述下电极810的底部区域。
请继续参阅图3i，所述金属氧化物层820顺形地覆盖所述下电极810、所述第一支撑件840、所述第二支撑件850以及部分所述隔离层600的表面，所述上电极830位于所述金属氧化物层820上并覆盖所述金属氧化物层820，同时，所述上电极830还填充相邻的所述下电极810之间的间隙。
本实施例中，由于所述隔离层600填充所述第一开口500a的部分深度，所述金属氧化物层820会填充所述第一开口500a的剩余深度，如此一来，所述金属氧化物层820的底部H3低于所述接触插塞510b的顶部。尽管未示出，所述电容结构800的顶部还形成有依次堆叠的低电阻层及保护层，所述低电阻层覆盖所述衬底100的存储区100A，并可以延伸至覆盖所述衬底100的部分外围电路区100B，所述保护层顺形地形成于所述衬底100的表面，使得所述保护层可以覆盖所述低电阻层的顶面及所述低电阻层的侧壁以及所述外围电路区100B中裸露的隔离层600。所述低电阻层可以降低所述上电极830的电阻，所述保护层可以完全将所述电容结构800包裹在内，从而能够较好地防止所述电容结构800被外界的水汽或信号侵扰，同时也能够更好地将电容结构800的电极与其他金属层隔离开，防止信号串扰，提高了器件的寿命低和可靠性。
请继续参阅图3i，所述电容结构800上还形成有层间介质层900，所述层间介质层900覆盖所述衬底100的存储区100A及外围电路区100B，从而包裹住整个器件结构，为整个器件结构提供整体的保护和隔离。进一步地，所述层间介质层900中形成有第一导电插塞900a及第二导电插塞900b，所述第一导电插塞900a贯穿所述层间介质层900并与所述电容结构800的上电极830电性连接，所述第二导电插塞900b贯穿所述层间介质层900及所述隔离层600并与所述接触插塞510b电性连接。如此，即可通过所述第一导电插塞900a及所述第二导电插塞900b将所述上电极830及所述接触插塞510b引出，而所述下电极810则通过所述外围电路区100B中的焊盘(未示出)引出。
图2为本实施例提供的半导体器件的形成方法。如图2所示，所述半导体器件的形成方法包括：
步骤S100：提供衬底，所述衬底具有存储区及外围电路区；
步骤S200：形成位线结构、栅极结构、节点接触结构及接触插塞于所述衬底上，所述位线结构及所述节点接触结构位于所述存储区，且所述节点接触结构排布在所述位线结构的两侧，所述栅极结构及所述接触插塞位于所述外围电路区，且所述接触插塞排布在所述栅极结构的两侧；以及，
步骤S300：形成隔离层于所述衬底上，所述隔离层覆盖所述位线结构、栅极结构、节点接触结构及接触插塞的顶部，以电性隔离相邻的所述节点接触结构及相邻的接触插塞，且所述外围电路区的隔离层的厚度大于所述存储区的隔离层的厚度。
图3a～图3i为本实施例提供的半导体器件的制备方法的相应步骤对应的结构示意图，接下来，将结合图3a～图3i对本实施例提供的半导体器件的制备方法进行详细描述。
首先，请参阅图3a，执行步骤S100，提供衬底100，所述衬底100中形成有沟槽隔离结构STI，并由所述沟槽隔离结构SIT界定出多个有源区。所述有源区中还形成有多条掩埋字线结构，但并不以此为限。所述衬底100中具有存储区100A及外围电路区100B，所述存储区100A及所述外围电路区100B也利用所述沟槽隔离结构SIT隔离开。
接下来，请继续参阅图3a，执行步骤S200，首先在所述存储区100A的衬底100上形成位线结构200以及在所述外围电路区100B的衬底100形成栅极结构300。具体而言，所述栅极结构300与所述位线结构200可以同步或分步形成。
请参阅图3b，在所述衬底100上形成绝缘层400，所述绝缘层400覆盖所述存储区100A及所述外围电路区100B的衬底100。本实施例中，所述绝缘层400的顶部与所述位线结构200的顶部齐平，所述绝缘层400的顶部高于所述栅极结构300的顶部，但不应以此为限。
接下来，请继续参阅图3b，刻蚀所述绝缘层400，以在所述存储区100A的所述绝缘层400内形成第一接触孔400a以及在所述外围电路区100B的所述绝缘层400形成第二接触孔400b及第三接触孔400c。所述第一接触孔400a排布在所述位线结构200的两侧并露出所述衬底100的表面，所述第二接触孔400b排布在所述栅极结构300的两侧并露出所述衬底100的表面；所述第三接触孔400c可以是在所述栅极结构300的上方或其他区域，本实施例不作限制。应理解，所述第三接触孔400c的深度较浅，仅延伸至所述绝缘层400的部分深度，而所述第一接触孔400a及所述第二接触孔400b则还可以贯穿所述绝缘层400并延伸至所述衬底100内。
请参阅图3c，在所述绝缘层400上形成导电接触层500，所述导电接触层500覆盖所述存储区100A及所述外围电路区100B的所述绝缘层400并填充所述第一接触孔400a、所述第二接触孔400b及第三接触孔400c。
请参阅图3d，刻蚀所述导电接触层500，以在所述存储区100A的所述导电接触层500中形成第一开口500a以及在所述外围电路区100B的所述导电接触层500中形成第二开口500b和第三开口500c。并且，所述第二开口500b沿垂直于厚度方向上的宽度X2大于所述第一开口500a沿垂直于厚度方向上的宽度X1以及所述第三开口500c沿垂直于厚度方向上的宽度。刻蚀完成过后，所述存储区100A的所述导电接触层500被所述第一开口500a分隔为独立的节点接触结构510a，所述外围电路区100B的部分所述导电接触层500被所述第二开口500b分隔为独立的接触插塞510b，所述外围电路区100B的剩余部分的所述导电接触层500被所述第三开口500c分隔为独立的连接插塞510c。进一步地，所述节点接触结构510a位于所述存储区100A且排布在所述位线结构200的两侧，所述接触插塞500b位于所述外围电路区100B且排布在所述栅极结构300的两侧，所述连接插塞510c的位置可在所述栅极结构300的上方或其他区域。
请参阅图3e，执行步骤S300，在所述绝缘层400上形成隔离层600，所述隔离层600覆盖所述存储区100A及所述外围电路区100B的所述绝缘层400，并且，由于所述第二开口500b沿垂直于厚度方向上的宽度X2大于所述第一开口500a沿垂直于厚度方向上的宽度X1以及所述第三开口500c沿垂直于厚度方向上的宽度，所述隔离层600在填充所述第一开口500a及所述第三开口500c的同时会覆盖所述第二开口500b的内壁。
请参阅图3f～图3g，在所述外围电路区100B的所述隔离层600上形成掩模层700，利用所述掩模层700遮盖住所述外围电路区100B，并以所述掩模层700为掩模刻蚀所述存储区100A的所述隔离层600，使得所述存储区100A的隔离层600的厚度减小但不会损伤到所述外围电路区100B的所述隔离层600。如此一来，刻蚀完成后，所述存储区100A的隔离层600会与所述外围电路区100B的所述隔离层600产生厚度差。
可选的，所述掩模层700的材料可以是光阻材料，也可以是介质材料，本发明不作限制。
本实施例中，刻蚀所述存储区100A的所述隔离层600时，不会将所述节点接触结构510a的顶部覆盖的隔离层600完全去除，而是保留了一部分，也即，所述存储区100A的隔离层600仍然会覆盖所述节点接触结构510a的顶部并填充至少部分深度的所述第一开口500a。
请参阅图3g，去除所述掩模层700，此时，所述存储区100A的隔离层600的厚度会小于所述外围电路区100B的所述隔离层600的厚度，相当于所述接触插塞510b的顶部覆盖的所述隔离层600的厚度d2会大于所述节点接触结构510a的顶部覆盖的所述隔离层600的厚度d1。
进一步地，请参阅图3h，在所述存储区100A的隔离层600上形成电容结构800。接下来将介绍形成所述电容结构800的具体步骤。
形成堆叠结构于所述存储区100A的隔离层600上，所述堆叠结构可以包括第一牺牲层、第一支撑层、第二牺牲层和第二支撑层，它们由下至上依次堆叠在所述隔离层600上。
刻蚀所述堆叠结构及所述隔离层600直至形成显露出所述节点接触结构510a的凹槽，然后在所述凹槽中形成下电极810。所述下电极810可以填充每个所述凹槽，也可以仅顺形地覆盖所述凹槽的内壁。也即，所述下电极810可以为柱状或桶状。所述下电极810的材料可以为多晶硅、金属、金属氮化物、导电金属氧化物、金属硅化物、贵金属或其组合；所述下电极810的材料可以为包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、钨(W)或氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)及其组合中的一种或多种。在本实施例中，所述下电极810为氮化钛(TiN)。
可以在所述第二支撑层上形成支撑件掩模层(未示出)。所述支撑件掩模层可以包括光致抗蚀剂或非晶碳。所述支撑件掩模层可以暴露所述第二支撑层的一些表面。然后使用所述支撑件掩模层来刻蚀所述第二支撑层的一部分。刻蚀过后，剩余的所述第二支撑层构成第二支撑件850。
所述第二支撑件850可以接触所述下电极810的上侧壁，从而横向支撑所述下电极810的上侧壁。所述第二牺牲层的一部分可以被所述第二支撑件遮挡，另一部分暴露出。
接下来，去除所述第二牺牲层。例如，可以通过湿法刻蚀工艺来去除所述第二牺牲层。湿法刻蚀的刻蚀剂例如是HF、NH4F/NH4OH、H2O2、HCl、HNO3和H2SO4。
当所述第二牺牲层由氧化硅形成时，可以通过使用含氢氟酸的刻蚀剂来去除所述第二牺牲层。当去除所述第二牺牲层时，对所述第二牺牲层具有刻蚀选择性的第二支撑件850不被去除，而是保留。因此，由于相邻的下电极810由所述第二支撑件850支撑，因此可以防止所述下电极810塌陷。
进一步地，刻蚀所述第一支撑层的一部分，剩余的所述第一支撑层构成第一支撑件840。所述第一支撑件840可以接触所述下电极810的中部侧壁，从而横向支撑所述下电极810的中部侧壁。所述第一牺牲层302的一部分可以被所述第一支撑件840遮挡，另一部分暴露出。
在形成所述第一支撑件840之后，可以去除所述第一牺牲层。例如，可以通过湿法刻蚀工艺去除所述第一牺牲层。湿法刻蚀的刻蚀剂例如是HF、NH4F/NH4OH、H2O2、HCl、HNO3和H2SO4的一种或多种。
例如，当所述第一牺牲层由氧化硅形成时，可以通过使用含氢氟酸的化学物的湿法刻蚀工艺来去除所述第一牺牲层。当去除所述第一牺牲层时，对所述第一牺牲层具有刻蚀选择性的第二支撑件850和第一支撑件840可以不被去除，而是保留。因此，由于相邻的下电极810的侧壁由所述第二支撑件850和第一支撑件840支撑，因此可以防止下电极810塌陷。
当去除所述第一牺牲层时，所述绝缘层600可以防止所述衬底100被损坏。
请继续参阅图3h，当去除了所述第二牺牲层和所述第一牺牲层时，可以暴露所述下电极810的整个外壁。所述下电极810的顶部可以由所述第二支撑件850支撑，中间部分可以由所述第一支撑件840支撑，底部可以由所述绝缘层600支撑。
请参阅图3h，在所述下电极810上形成金属氧化物层820，所述金属氧化物层820顺形地覆盖所述下电极810、第一支撑件840、第二支撑件850及所述刻蚀停止层的所有暴露的表面。所述金属氧化物层820是介电常数较高的高k材料，高k材料例如是氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或锶钛氧化物SrTiO3等。在可选实施例中，所述金属氧化物层820可以由包括两层或更多层上述高k材料的复合形成，也即，所述金属氧化物层600至少由两层不同材料层构成。
本实施例中，所述金属氧化物层820的材料为由氧化锆材料，氧化锆材料具有良好的泄漏电流特性，同时充分降低金属氧化物层820的厚度(EOT)。例如，所述金属氧化物层820可以包括ZAZ(ZrO2/Al2O3/ZrO2)结构或HAH(HfO2/Al2O3/HfO2)结构。
请参阅图3h，在所述金属氧化物层820上形成上电极830，所述上电极830顺形地覆盖所述金属氧化物层820。所述上电极830可以填充相邻的所述下电极810之间的间隙。所述上电极830的材料可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)或其组合。所述上电极830可以使用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)或原子层沉积(ALD)来形成。
所述下电极810、剩余的金属氧化物层820及上电极830构成所述电容结构800。
请参阅图3i，在所述上电极830上形成所述层间介质层900，所述层间介质层900覆盖所述电容结构800并延伸覆盖所述外围电路区100B的所述绝缘层600。
具体而言，所述层间介质层900可以是由一层或多层介质材料构成。
接下来，在所述层间介质层900中形成第一导电插塞900a及第二导电插塞900b，所述第一导电插塞900a位于所述存储区100A并贯穿所述层间介质层900并电性连接所述电容结构800的上电极830，所述第二导电插塞900b位于所述外围电路区100B并贯穿所述层间介质层900并电性连接所述接触插塞510b。
请继续参阅图3i，所述第二导电插塞900b包括电性连接的第一部分及第二部分，所述第一部分位于所述层间介质层900中，所述第二部分位于所述第二隔离层600中。本实施例中，所述层间介质层900的材料与所述隔离层600的材料不同，例如，所述层间介质层900的材料为氧化硅，所述隔离层600的材料为氮化硅，因此在制备所述第二导电插塞900b时，通常是先采用一道刻蚀工艺刻蚀所述层间介质层900形成贯穿所述层间介质层900的第一沟槽，再采用另一道刻蚀工艺沿着所述第一沟槽的底部刻蚀所述隔离层600形成贯穿所述隔离层600的第二沟槽，所述第一沟槽和所述第二沟槽连通并露出所述接触插塞510b的顶部，最后在所述第一沟槽和所述第二沟槽中填充导电材料形成与所述接触插塞510b电性连接的所述第二导电插塞900b。
在刻蚀所述隔离层600形成所述第二沟槽时，由于所述外围电路区100B的隔离层600较厚，在刻蚀工艺不变的情况下，所述第二沟槽的侧壁的倾斜斜率一定，当所述接触插塞510b顶部覆盖的所述隔离层600较厚时，所述第二沟槽的底部宽度会更小，从而有利于所述第二沟槽与所述接触插塞510b的对准，从而使得所述第二导电插塞900b不会与所述接触插塞510b发生偏移，扩宽了工艺窗口，提升了器件的性能和可靠性，
并且，相较于图1a～图1h提供的方法，本实施例提供的半导体器件的形成方法不需要形成两层隔离层，省略一些制备步骤，提高了制备效率。
综上，在本发明提供的半导体器件及其形成方法中，位线结构及节点接触结构位于衬底的存储区且所述节点接触结构排布在所述位线结构的两侧，栅极结构及接触插塞位于衬底的外围电路区且所述接触插塞排布在所述栅极结构的两侧，隔离层覆盖所述位线结构、栅极结构、节点接触结构及接触插塞的顶部以电性隔离相邻的所述节点接触结构及相邻的接触插塞，由于所述外围电路区的隔离层的厚度大于所述存储区的隔离层的厚度，后续在刻蚀所述外围电路区的隔离层形成暴露出所述接触插塞的沟槽时，在不改变刻蚀方法的情况下，沟槽更容易与所述接触插塞对准，从而使得在沟槽中形成的导电插塞不会与所述接触插塞发生偏移，扩宽了工艺窗口，提升了器件的性能和可靠性，且能够省略一些制备步骤。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (19)

1.一种半导体器件，其特征在于，包括：衬底及位于所述衬底上的位线结构、栅极结构、节点接触结构、接触插塞及隔离层，所述衬底中形成有浅沟槽隔离结构，其中：
所述衬底具有存储区及外围电路区，所述位线结构及所述节点接触结构位于所述存储区，且所述节点接触结构排布在所述位线结构的两侧，所述栅极结构及所述接触插塞位于所述外围电路区，且所述接触插塞排布在所述栅极结构的两侧；以及，
所述隔离层覆盖所述位线结构、栅极结构、节点接触结构及接触插塞的顶部，以电性隔离相邻的所述节点接触结构及相邻的接触插塞，且所述外围电路区的隔离层的厚度大于所述存储区的隔离层的厚度。
2.如权利要求1所述的半导体器件，其特征在于，所述外围电路区的隔离层的厚度至少大于所述存储区的隔离层的厚度的两倍。
3.如权利要求1或2所述的半导体器件，其特征在于，所述外围电路区的隔离层及所述存储区的隔离层的顶部均呈波浪状。
4.如权利要求3所述的半导体器件，其特征在于，所述存储区的隔离层的顶部的波浪的波底低于所述节点接触结构的顶部。
5.如权利要求1或2所述的半导体器件，其特征在于，所述外围电路区的隔离层的顶部高于所述存储区的隔离层的顶部。
6.如权利要求5所述的半导体器件，其特征在于，所述接触插塞顶部覆盖所述隔离层的厚度大于所述节点接触结构顶部覆盖的隔离层的厚度的三倍。
7.如权利要求1所述的半导体器件，其特征在于，所述节点接触结构的顶部高于所述位线结构的顶部，相邻的所述节点接触结构之间的区域构成第一开口，所述接触插塞的顶部高于所述栅极结构的顶部，相邻的所述接触插塞之间的区域构成第二开口，所述第二开口沿垂直于厚度方向上的截面宽度大于所述第一开口沿垂直于厚度方向上的截面宽度。
8.如权利要求7所述的半导体器件，其特征在于，所述第一开口的至少部分深度被所述隔离层填充，所述第二开口的内壁被所述隔离层覆盖。
9.如权利要求1或7所述的半导体器件，其特征在于，所述半导体器件还包括电容结构及层间介质层，所述电容结构位于所述存储区且位于所述隔离层上，所述电容结构的下电极电性连接所述节点接触结构，所述层间介质层覆盖所述电容结构及所述外围电路区的隔离层。
10.如权利要求9所述的半导体器件，其特征在于，所述电容结构的金属氧化物层的底部低于所述接触插塞的顶部。
11.如权利要求9所述的半导体器件，其特征在于，所述电容结构的金属氧化物层至少由两层不同材料层构成。
12.如权利要求9所述的半导体器件，其特征在于，所述层间介质层中具有第一导电插塞及第二导电插塞，所述第一导电插塞及所述第二导电插塞分别位于所述存储区及所述外围电路区，所述第一导电插塞至少贯穿所述层间介质层并与对应的所述电容结构的上电极电性连接，所述第二导电插塞至少贯穿所述层间介质层及所述隔离层并与对应的所述接触插塞电性连接。
13.如权利要求12所述的半导体器件，其特征在于，所述第二导电插塞位于所述隔离层中的部分在沿垂直于厚度方向上的截面宽度沿靠近所述衬底的方向逐渐减小。
14.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底中形成有浅沟槽隔离结构，所述衬底具有存储区及外围电路区；
形成位线结构、栅极结构、节点接触结构及接触插塞于所述衬底上，所述位线结构及所述节点接触结构位于所述存储区，且所述节点接触结构排布在所述位线结构的两侧，所述栅极结构及所述接触插塞位于所述外围电路区，且所述接触插塞排布在所述栅极结构的两侧；以及，
形成隔离层于所述衬底上，所述隔离层覆盖所述位线结构、栅极结构、节点接触结构及接触插塞的顶部，以电性隔离相邻的所述节点接触结构及相邻的接触插塞，且所述外围电路区的隔离层的厚度大于所述存储区的隔离层的厚度。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，形成所述隔离层后，单独刻蚀位于所述存储区的隔离层，以使所述外围电路区的隔离层的厚度大于所述存储区的隔离层的厚度。
16.如权利要求15所述的半导体器件的形成方法，其特征在于，单独刻蚀位于所述存储区的隔离层的步骤包括：
形成掩模层于所述外围电路区的隔离层上，并以所述掩模层为掩模刻蚀所述存储区的隔离层；以及，
去除所述掩模层。
17.如权利要求16所述的半导体器件的形成方法，其特征在于，所述掩模层的材料为光阻材料或介质材料。
18.如权利要求14所述的半导体器件的形成方法，其特征在于，形成所述隔离层之后，还包括：
形成电容结构于所述存储区的隔离层上，所述电容结构的下电极电性连接所述节点接触结构；以及
形成层间介质层于所述电容结构及所述外围电路区的隔离层上。
19.如权利要求18所述的半导体器件的形成方法，其特征在于，形成所述层间介质层之后，还包括：
形成第一导电插塞及第二导电插塞于所述层间介质层中，所述第一导电插塞及所述第二导电插塞分别位于所述存储区及所述外围电路区，所述第一导电插塞至少贯穿所述层间介质层并与对应的所述电容结构的上电极电性连接，所述第二导电插塞至少贯穿所述层间介质层及所述隔离层并与对应的所述接触插塞电性连接。
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