CN112436007A - 半导体器件及其制备方法 - Google Patents
半导体器件及其制备方法 Download PDFInfo
- Publication number
- CN112436007A CN112436007A CN202011321131.1A CN202011321131A CN112436007A CN 112436007 A CN112436007 A CN 112436007A CN 202011321131 A CN202011321131 A CN 202011321131A CN 112436007 A CN112436007 A CN 112436007A
- Authority
- CN
- China
- Prior art keywords
- layer
- dielectric layer
- substrate
- protective layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000010410 layer Substances 0.000 claims abstract description 395
- 239000011241 protective layer Substances 0.000 claims abstract description 88
- 239000000758 substrate Substances 0.000 claims abstract description 84
- 239000003990 capacitor Substances 0.000 claims abstract description 69
- 238000003860 storage Methods 0.000 claims abstract description 49
- 230000002093 peripheral effect Effects 0.000 claims abstract description 47
- 229910052751 metal Inorganic materials 0.000 claims abstract description 44
- 239000002184 metal Substances 0.000 claims abstract description 44
- 239000011229 interlayer Substances 0.000 claims abstract description 38
- 229910044991 metal oxide Inorganic materials 0.000 claims description 44
- 150000004706 metal oxides Chemical class 0.000 claims description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 24
- 239000010703 silicon Substances 0.000 claims description 24
- 230000008093 supporting effect Effects 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 3
- -1 silicon nitride hydride Chemical class 0.000 claims description 3
- VGRSPALDTNRXMC-UHFFFAOYSA-N [B].[N].[Si] Chemical compound [B].[N].[Si] VGRSPALDTNRXMC-UHFFFAOYSA-N 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 abstract description 5
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 abstract description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- CFOAUMXQOCBWNJ-UHFFFAOYSA-N [B].[Si] Chemical compound [B].[Si] CFOAUMXQOCBWNJ-UHFFFAOYSA-N 0.000 description 2
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 2
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 2
- 235000011114 ammonium hydroxide Nutrition 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- 229910002370 SrTiO3 Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供了一种半导体器件及其制备方法，衬底具有存储区及外围电路区，所述衬底的外围电路区内具有金属布线层；电容结构位于衬底的存储区上，保护层覆盖电容结构的外壁并延伸覆盖衬底的外围电路区；层间介质层覆盖至少部分保护层，第一电连接件至少贯穿保护层并与电容结构的上电极电性连接，第二电连接件至少贯穿层间介质层及保护层并与金属布线层电性连接。保护层可以完全包裹住所述电容结构，能够较好地防止所述电容结构被外界的水汽或信号侵扰，同时也能够更好地将电容结构与其他金属层隔离开，防止信号串扰，提高了器件的寿命低和可靠性；并且，保护层是未被刻蚀的一整层膜，应力较小，降低了保护层破裂的可能性。
Description
技术领域
本发明涉及技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
存储器，例如动态随机存储器(Dynamic Random Access Memory，DRAM)，其通常具有存储单元阵列，所述存储单元阵列中包括多个呈阵列式排布的存储单元。所述存储器还具有多条位线结构，每一位线结构分别与相应的存储单元电性连接，并且所述存储器还包括电容结构，所述电容结构用于存储代表存储信息的电荷，以及所述存储单元可通过一节点接触结构电性连接所述电容结构，从而实现各个存储单元的存储功能。
然而，现有的存储器中的电容结构容易受到外界侵扰，寿命和可靠性难以进一步提高。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法，以解决现有的电容结构容易被外界侵扰，寿命低和可靠性的问题。
为了达到上述目的，本发明提供了一种半导体器件，包括：
衬底，具有存储区及外围电路区，所述衬底的外围电路区内具有金属布线层；
电容结构，位于所述衬底的存储区上，包括依次堆叠于所述衬底上的下电极、金属氧化物层及上电极；
保护层，覆盖所述电容结构的外壁并延伸覆盖所述衬底的外围电路区；
层间介质层，覆盖所述保护层，所述层间介质层中具有第一电连接件及第二电连接件，所述第一电连接件至少贯穿所述层间介质层及所述保护层并与所述上电极电性连接，所述第二电连接件至少贯穿所述层间介质层及所述保护层并与所述金属布线层电性连接。
可选的，所述电容结构还包括若干支撑件，所述支撑件横向支撑所述下电极的侧壁，所述金属氧化物层顺形地覆盖所述下电极及所述支撑件的表面。
可选的，在所述电容结构的侧壁上，所述支撑件至少相对于所述下电极向外凸出。
可选的，所述上电极与所述保护层之间形成有导电层。
可选的，所述导电层还延伸至覆盖所述衬底的部分外围电路区。
可选的，所述导电层的外壁完全被所述保护层覆盖。
可选的，所述导电层包括依次形成于所述上电极上的间隙填充层及低电阻层，所述低电阻层覆盖所述间隙填充层。
可选的，所述层间介质层包括依次堆叠在所述保护层上的第一介质层及第二介质层，所述第一介质层的顶面与所述保护层覆盖所述电容结构的部分的顶面齐平。
可选的，所述第一电连接件贯穿所述第二介质层及所述保护层并与所述上电极电性连接，所述第二电连接件包括第一部分及第二部分，所述第一部分贯穿所述第一介质层及所述保护层并与所述金属布线层电性连接，所述第二部分贯穿所述第二介质层并与所述第一部分电性连接。
可选的，所述第二电连接件的所述第一部分的顶面与所述第一介质层的顶面齐平，所述第一电连接件的顶面以及所述第二电连接件的所述第二部分的顶面与所述第二介质层的顶面齐平。
可选的，所述保护层的材料包括氮化硅、氮氢化硅、氮氧化硅、碳氮化硅及硅硼氮中的一种或多种。
本发明还提供了一种半导体器件的制备方法，其特征在于，包括：
提供衬底，所述衬底中具有存储区及外围电路区，所述衬底的外围电路区内具有金属布线层；
在所述衬底的存储区上形成电容结构，所述电容结构包括依次堆叠于所述衬底上的下电极、金属氧化物层及上电极；
在所述电容结构上形成保护层，所述保护层覆盖所述电容结构的外壁并延伸覆盖所述衬底的外围电路区；
在所述保护层上形成所述层间介质层，所述层间介质层中具有第一电连接件及第二电连接件，所述第一电连接件至少贯穿所述层间介质层及所述保护层并与所述上电极电性连接，所述第二电连接件至少贯穿所述层间介质层及所述保护层并与所述金属布线层电性连接。
可选的，形成所述电容结构的步骤包括：
形成堆叠结构于所述衬底上；
刻蚀所述堆叠结构直至显露出所述衬底，以在所述堆叠结构中形成开口，所述开口位于所述存储区；
在所述开口中形成所述下电极；
去除至少部分所述堆叠结构；
在所述下电极上形成金属氧化物层，所述金属氧化物层顺形地覆盖所述下电极、剩余的所述堆叠结构及所述衬底的表面；
在所述金属氧化物层上形成上电极，所述上电极顺形地覆盖所述金属氧化物层；
去除所述外围电路区的所述金属氧化物层及所述上电极，所述存储区中的下电极、剩余的金属氧化物层及上电极构成所述电容结构。
可选的，所述堆叠结构包括堆叠的至少一层支撑层及牺牲层，去除至少部分所述堆叠结构时，去除所述牺牲层及所述支撑层的部分横向宽度，剩余的所述支撑层构成支撑件；
以及，形成所述金属氧化物层时，所述金属氧化物层还顺形地覆盖所述支撑件的表面。
可选的，在所述电容结构的侧壁上，所述支撑件至少相对于所述下电极向外凸出。
可选的，在所述金属氧化物层上形成所述上电极之后，形成所述保护层之前，还包括：
在所述上电极上形成间隙填充层，所述间隙填充层顺形地覆盖所述上电极；
在所述间隙填充层上形成低电阻层，所述低电阻层覆盖所述间隙填充层。
可选的，在所述保护层上形成所述层间介质层的步骤包括：
在所述保护层上形成第一介质层，所述第一介质层的顶面与所述保护层的顶面齐平；
在所述第一介质层中形成第二电连接件的第一部分，所述第一部分贯穿所述第一介质层及所述保护层并与所述金属布线层电性连接；
在所述第一介质层上形成第二介质层，所述第一介质层及所述第二介质层构成所述层间介质层；以及，
在所述第二介质层中形成第一电连接件及第二电连接件的第二部分，所述第一电连接件贯穿所述第二介质层及所述保护层并与所述上电极电性连接，所述第二部分贯穿所述第二介质层并与所述第一部分电性连接。
在本发明提供的半导体器件及其制备方法中，衬底具有存储区及外围电路区，所述衬底的外围电路区内具有金属布线层；电容结构位于衬底的存储区上，保护层覆盖电容结构的外壁并延伸覆盖衬底的外围电路区；层间介质层覆盖至少部分保护层，第一电连接件至少贯穿保护层并与电容结构的上电极电性连接，第二电连接件至少贯穿层间介质层及保护层并与金属布线层电性连接。本发明中，保护层覆盖电容结构的外壁并延伸覆盖衬底的外围电路区，由此可以完全包裹住所述电容结构，能够较好地防止所述电容结构被外界的水汽或信号侵扰，同时也能够更好地将电容结构与其他金属层隔离开，防止信号串扰，提高了器件的寿命低和可靠性；并且，保护层是未被刻蚀的一整层膜，应力较小，降低了保护层破裂的可能性。
附图说明
图1为本发明实施例提供的半导体器件的制备方法的流程图；
图2～图16为本发明实施例提供的半导体器件的制备方法的相应步骤对应的结构示意图，其中，图16为本发明实施例提供的半导体器件的结构示意图；
其中，附图标记为：
100-衬底；201a-存储节点接触结构；201b-焊盘；202-金属布线层；300-堆叠结构；301-刻蚀阻挡层；302-第一牺牲层；303-第一支撑层；304-第二牺牲层；305-第二支撑层；303a-第一支撑件；305a-第二支撑件，400-开口；500-电容结构；501-下电极；502-金属氧化物层；503-上电极；601-间隙填充层；602-低电阻层；603-保护层；700-层间介质层；701-第一介质层；702-第二介质层；801-第二电连接件；801a-第一部分，801b-第二部分；802-第一电连接件；
R1-存储区；R2-外围电路区。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图16为本实施例提供的半导体器件的结构示意图。如图16所示，本实施例提供了一种半导体器件，所述半导体器件包括衬底100、电容结构500、保护层603、层间介质层700及支撑件。
具体而言，所述衬底100具有存储区R1及外围电路区R2，所述存储区R1用于形成存储单元，所述外围电路区R2用于形成控制所述存储单元的外围电路。
所述衬底100可以是多层结构，所述多层结构包括硅基底和形成于所述硅基底上的电介质层。所述存储区R1的电介质层中形成有多个存储节点接触结构201a，每个所述存储节点接触结构201a可以穿过所述电介质层电性连接至所述硅基底中。所述存储节点接触结构201a可以是下插塞和上插塞的层叠体。下插塞可以包括硅插塞，上插塞可以包括金属插塞。
所述存储区R1的电介质层中还形成有焊盘201b，所述焊盘201b用于将所述存储节点接触结构201a引出，本实施例中，所述焊盘201b位于所述存储区R1靠近所述外围电路区R2的边界上，但不应以此为限。
尽管未示出，但是所述存储区R1的硅基底中还可以形成掩埋字线和位线。所述掩埋字线可以形成在所述硅基底中，所述位线可以形成在所述存储节点接触结构201a之间。
所述外围电路区R2的电介质层中形成有金属布线层202。所述金属布线层202可以通过接触插塞(未示出)电性连接至硅基底。尽管未示出，但是在所述金属布线层202中也可以形成晶体管。晶体管的源极/漏极区可以电性连接至所述金属布线层202。可以通过与形成所述存储节点接触结构201a的上插塞相同的工艺来形成所述金属布线层202。
所述衬底100上还形成有刻蚀阻挡层301，所述刻蚀阻挡层301用于在制备所述电容结构500时作为保护所述衬底100的表面，防止所述衬底100的表面损伤。本实施例中，所述刻蚀阻挡层301为图形化的膜层。
进一步地，所述电容结构500位于所述衬底100的存储区R1上，包括依次堆叠于所述衬底100上的下电极501、金属氧化物层502及上电极503。
其中，所述下电极501具有多个，每个所述下电极501均位于一个所述存储节点接触结构201a上并穿过所述刻蚀阻挡层301与对应的存储节点接触结构201a电性连接。本实施例中，所述下电极501呈柱状，作为可选实施例，所述下电极501也可以呈桶状。
所述支撑件包括第一支撑件303a及第二支撑件305a，用于横向支撑所述下电极501的侧壁，防止所述下电极501倒伏。进一步地，所述第一支撑件303a位于所述第二支撑件305a下方，所述第一支撑件303a用于横向支撑所述下电极501的中部区域，所述第二支撑件305a用于横向支撑所述下电极501的顶部区域。为了具有更佳的支撑效果且不过多增加面积，所述第二支撑件305a的厚度大于所述第一支撑件303a，但不应以此为限。
当然，所述支撑件不限于具有两个，还可以具有一个、三个或五个等，可以适所述下电极501的高度进行调整。
应理解，所述刻蚀阻挡层301也可以充当支撑件，用于横向支撑所述下电极501的底部区域。
请继续参阅图16，所述金属氧化物层502顺形地覆盖所述下电极501、所述第一支撑件303a、所述第二支撑件305a以及部分所述刻蚀阻挡层301的表面，所述上电极503位于所述金属氧化物层502上并覆盖所述金属氧化物层502，同时，所述上电极503还填充相邻的所述下电极501之间的间隙。
进一步，所述第一支撑件303a及所述第二支撑件305a的横向宽度X1大于距离最远的两个所述下电极501之间的距离X2。如此一来，在所述电容结构500的侧壁上，所述第一支撑件303a及所述第二支撑件305a相对于所述下电极501向外凸出，由于所述金属氧化物层502是顺形地覆盖所述下电极501、第一支撑件303a及所述第二支撑件305a的表面的，所以，所述金属氧化物层502及所述上电极503并非是平整的膜层，而是呈现凹凸不平的特征。当所述第一支撑件303a及所述第二支撑件305a的横向宽度X1较大时，在所述电容结构500的侧壁上，所述第一支撑件303a及所述第二支撑件305a甚至可以相对所述上电极503向外凸出。
请继续参阅图16，所述电容结构500上还形成有导电层，所述导电层包括依次形成于所述上电极503上的间隙填充层601及低电阻层602，所述间隙填充层601及所述低电阻层602堆叠后覆盖所述上电极503，所述间隙填充层601可以填充所述上电极503表面由于凹凸不平形成的狭窄间隙(图中未示出，实际情况中存在)而不留空隙，所述低电阻层602可以降低所述上电极503的电阻。
进一步地，所述间隙填充层601及所述低电阻层602还延伸至覆盖所述衬底100的部分外围电路区R2。
请继续参阅图16，所述保护层603位于所述低电阻层602上，所述保护层603覆盖所述低电阻层602并延伸覆盖所述外围电路区R2中的刻蚀选择层。也即是说，所述保护层603顺形地形成于所述衬底100的表面，使得所述保护层603可以覆盖所述低电阻层602的顶面、所述间隙填充层601及所述低电阻层602的侧壁以及所述外围电路区R2中裸露的刻蚀选择层。可以理解的是，由于所述间隙填充层601及所述低电阻层602的外壁完全被所述保护层603覆盖，所述保护层603可以完全将所述电容结构500包裹在内，从而能够较好地防止所述电容结构500被外界的水汽或信号侵扰，同时也能够更好地将电容结构500的电极与其他金属层隔离开，防止信号串扰，提高了器件的寿命低和可靠性。
进一步地，由于所述上电极503表面不平整，即使覆盖了所述间隙填充层601及所述低电阻层602之后，所述低电阻层602的表面仍然可能是不平整的，导致所述保护层603在某些应力集中的地方容易破裂。本实施例中，所述保护层603是未被刻蚀的一整层膜，应力较小，降低了保护层603破裂的可能性。
请继续参阅图16，所述层间介质层700位于所述保护层603上，所述层间介质层700包括第一介质层701及第二介质层702，所述第一介质层701及第二介质层702依次堆叠在所述保护层603上，从而包裹住整个器件结构，为整个器件结构提供整体的保护和隔离。所述第一介质层701的顶面与所述保护层603覆盖所述电容结构500的部分的顶面齐平，所述第二介质层702的顶面高于所述保护层603的顶面。本实施例中，所述保护层603的材料包括氮化硅、氮氢化硅、氮氧化硅、碳氮化硅及硅硼氮中的一种或多种。
进一步地，所述半导体器件还包括第一电连接件802及第二电连接件801，所述第一电连接件802贯穿所述第一介质层701、所述保护层603并与所述低电阻层602电性连接，所述第二电连接件801贯穿所述第二介质层702、第一介质层701、所述保护层603及所述刻蚀阻挡层301并与所述金属布线层202电性连接。如此，即可通过所述第一电连接件802及所述第二电连接件801将所述上电极503及所述金属布线层202引出，而所述下电极501则通过所述焊盘201b引出。
请继续参阅图16，所述第二电连接件801包括电性连接的第一部分801a及第二部分801b，所述第一部分801a位于所述第一介质层701中，并贯穿所述第二介质层702及所述刻蚀阻挡层301与所述金属布线层202电性连接，所述第二部分801b位于所述第二介质层702中，并贯穿所述第二介质层702后与所述第一部分801a电性连接。本实施例中，所述第一电连接件802与所述第二部分801b是同步制备而成的，从而简化了制备工艺。
请继续参阅图16，本实施例中，所述第二电连接件801的所述第一部分801a的顶面与所述第一介质层701的顶面齐平，所述第一电连接件802的顶面以及所述第二电连接件801的所述第二部分801b的顶面与所述第二介质层702的顶面齐平。
基于此，如图1所示，本实施例还提供了一种半导体器件的制备方法，包括：
步骤S100：提供衬底100，所述衬底100中具有存储区R1及外围电路区R2，所述衬底100的外围电路区R2内具有金属布线层202；
步骤S200：在所述衬底100的存储区R1上形成电容结构500，所述电容结构500包括依次堆叠于所述衬底100上的下电极501、金属氧化物层502及上电极503；
步骤S300：在所述电容结构500上形成保护层603，所述保护层603覆盖所述电容结构500的外壁并延伸覆盖所述衬底100的外围电路区R2；
步骤S400：在所述保护层603上形成所述层间介质层700，所述层间介质层700中具有第一电连接件802及第二电连接件801，所述第一电连接件802至少贯穿所述层间介质层700及所述保护层603并与所述上电极503电性连接，所述第二电连接件801至少贯穿所述层间介质层700及所述保护层603并与所述金属布线层202电性连接。
图2～图16为本实施例提供的半导体器件的制备方法的相应步骤对应的结构示意图，接下来，将结合图2～图16对本实施例提供的半导体器件的制备方法进行详细描述。
首先，请参阅图2，执行步骤S100，提供衬底100，所述衬底100中具有存储区R1及外围电路区R2。
所述衬底100包括硅基底和形成于所述硅基底上的电介质层。可以在所述存储区R1的电介质层中形成多个存储节点接触结构201a，每个所述存储节点接触结构201a可以穿过所述电介质层电性连接至所述硅基底中。所述存储节点接触结构201a可以是下插塞和上插塞的层叠体。下插塞可以包括硅插塞，上插塞可以包括金属插塞。
类似的，还可以在所述存储区R1的电介质层中形成焊盘201b，所述焊盘201b用于将所述存储节点接触结构201a引出，本实施例中，所述焊盘201b位于所述存储区R1靠近所述外围电路区R2的边界上，但不应以此为限。
尽管未示出，在形成所述存储节点接触结构201a及所述焊盘201b之前，还可以在所述存储区R1的硅基底中形成掩埋字线和位线。所述掩埋字线可以形成在所述硅基底中，所述位线可以形成在所述存储节点接触结构201a之间。
进一步，还可以在所述外围电路区R2的电介质层中形成金属布线层202。所述金属布线层202可以通过接触插塞(未示出)电性连接至硅基底。尽管未示出，但是在所述金属布线层202中也可以形成晶体管。晶体管的源极/漏极区可以电性连接至所述金属布线层202。本实施例中，所述存储节点接触结构201a的上插塞与所述金属布线层202可以同步形成，从而简化制备工艺。
进一步地，请参阅图3，执行步骤S200，形成堆叠结构300于所述衬底100上，所述堆叠结构300可以包括刻蚀停止层、第一牺牲层302、第一支撑层303、第二牺牲层304和第二支撑层305，它们由下至上依次堆叠在所述衬底100上。所述第一牺牲层302和所述第二牺牲层304可以是例如氧化硅或含锗的氧化物。
所述第一牺牲层302的厚度可以大于或等于所述第二牺牲层304的厚度，可以使用诸如化学气相沉积(CVD)或物理气相沉积(PVD)的沉积工艺来形成所述第一牺牲层302和所述第二牺牲层304。
所述刻蚀停止层可以由对所述衬底100和所述第一牺牲层302具有刻蚀选择性的材料形成，本实施例中，所述刻蚀停止层为氮化硅或氮氧化硅。
所述第一支撑层303和所述第二支撑层305可以由对所述第一牺牲层302和所述第二牺牲层304具有刻蚀选择性的材料形成，所述第一支撑层303和所述第二支撑层305的材料可以包括氮化硅或碳氮化硅(SiCN)。所述第二支撑层305的厚度可以大于或等于所述第一支撑层303的厚度。
请参阅图4，刻蚀所述堆叠结构300直至显露出所述衬底100，以在所述堆叠结构300中形成开口400，所述开口400位于所述存储区R1，且一个所述开口400对应一个所述存储节点接触结构201a。所述开口400可以具有高纵横比，例如，所述开口400可以具有至少5:1、10:1或更大的高纵横比。
请参阅图5，在所述开口400中形成所述下电极501。所述下电极501可以填充每个所述开口400，也可以仅顺形地覆盖所述开口400的内壁。也即，所述下电极501可以为柱状或桶状。所述下电极501的材料可以为多晶硅、金属、金属氮化物、导电金属氧化物、金属硅化物、贵金属或其组合；所述下电极501的材料可以为包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、钨(W)或氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)及其组合中的一种或多种。在本实施例中，所述下电极501为氮化钛(TiN)。
请参阅图5及图6，可以在所述第二支撑层305上形成支撑件掩模层(未示出)。所述支撑件掩模层可以包括光致抗蚀剂或非晶碳。所述支撑件掩模层可以暴露所述第二支撑层305的一些表面。然后使用所述支撑件掩模层来刻蚀所述第二支撑层305的一部分。刻蚀过后，剩余的所述第二支撑层305构成第二支撑件305a。
所述第二支撑件305a可以接触所述下电极501的上侧壁，从而横向支撑所述下电极501的上侧壁。所述第二牺牲层304的一部分可以被所述第二支撑件305a遮挡，另一部分暴露出。
请参阅图6及图7，去除所述第二牺牲层304。例如，可以通过湿法刻蚀工艺来去除所述第二牺牲层304。湿法刻蚀的刻蚀剂例如是HF、NH4F/NH4OH、H2O2、HCl、HNO3和H2SO4。
当所述第二牺牲层304由氧化硅形成时，可以通过使用含氢氟酸的刻蚀剂来去除所述第二牺牲层304。当去除所述第二牺牲层304时，对所述第二牺牲层304具有刻蚀选择性的第二支撑件305a不被去除，而是保留。因此，由于相邻的下电极501由所述第二支撑件305a支撑，因此可以防止所述下电极501塌陷。
请参阅图7及图8，刻蚀所述第一支撑层303的一部分，剩余的所述第一支撑层303构成第一支撑件303a。所述第一支撑件303a可以接触所述下电极501的中部侧壁，从而横向支撑所述下电极501的中部侧壁。所述第一牺牲层302的一部分可以被所述第一支撑件303a遮挡，另一部分暴露出。
请参阅图7及图8，在形成所述第一支撑件303a之后，可以去除所述第一牺牲层302。例如，可以通过湿法刻蚀工艺去除所述第一牺牲层302。湿法刻蚀的刻蚀剂例如是HF、NH4F/NH4OH、H2O2、HCl、HNO3和H2SO4的一种或多种。
例如，当所述第一牺牲层302由氧化硅形成时，可以通过使用含氢氟酸的化学物的湿法刻蚀工艺来去除所述第一牺牲层302。当去除所述第一牺牲层302时，对所述第一牺牲层302具有刻蚀选择性的第二支撑件305a和第一支撑件303a可以不被去除，而是保留。因此，由于相邻的下电极501的侧壁由所述第二支撑件305a和第一支撑件303a支撑，因此可以防止下电极501塌陷。
当去除所述第一牺牲层302时，所述刻蚀停止层可以防止所述衬底100被损坏。
本实施例中，所述第一支撑件303a及所述第二支撑件305a的横向宽度X1大于距离最远的两个所述下电极501之间的距离X2。如此一来，所述第一支撑件303a及所述第二支撑件305a相对于所述下电极501向外凸出，从而能够支撑到边缘的所述下电极501。
请继续参阅图8，当去除了所述第二牺牲层304和所述第一牺牲层302时，可以暴露所述下电极501的整个外壁。所述下电极501的顶部可以由所述第二支撑件305a支撑，中间部分可以由所述第一支撑件303a支撑，底部可以由所述刻蚀停止层支撑。
请参阅图9，在所述下电极501上形成金属氧化物层502，所述金属氧化物层502顺形地覆盖所述下电极501、第一支撑件303a、第二支撑件305a及所述刻蚀停止层的所有暴露的表面。所述金属氧化物层502是介电常数较高的高k材料，高k材料例如是氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或锶钛氧化物SrTiO3等。在可选实施例中，所述金属氧化物层502可以由包括两层或更多层上述高k材料的复合形成。
本实施例中，所述金属氧化物层502的材料为由氧化锆材料，氧化锆材料具有良好的泄漏电流特性，同时充分降低金属氧化物层502的厚度(EOT)。例如，所述金属氧化物层502可以包括ZAZ(ZrO2/Al2O3/ZrO2)结构或HAH(HfO2/Al2O3/HfO2)结构。
请参阅图10，在所述金属氧化物层502上形成上电极503，所述上电极503顺形地覆盖所述金属氧化物层502。所述上电极503可以填充相邻的所述下电极501之间的间隙。所述上电极503的材料可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)或其组合。所述上电极503可以使用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)或原子层沉积(ALD)来形成。
去除所述外围电路区R2的所述金属氧化物层502及所述上电极503，所述存储区R1中的下电极501、剩余的金属氧化物层502及上电极503构成所述电容结构500。
请参阅图11，在所述上电极503上形成导电层。具体而言，首先形成间隙填充层601，所述间隙填充层601顺形地覆盖所述上电极503，然后在所述间隙填充层601上形成低电阻层602，所述低电阻层602覆盖所述间隙填充层601。本实施例中，所述间隙填充层601的材料可以包括硅锗(SiGe)，所述低电阻层602的材料可以包括氮化钨(WN)。所述间隙填充层601及所述低电阻层602共同构成所述导电层。作为可选实施例，所述导电层也可仅有一个膜层，例如仅有间隙填充层601或仅有所述低电阻层602，此处不再过多赘述。
请继续参阅图11及图12，本实施例中，形成所述间隙填充层601及所述低电阻层602时，所述间隙填充层601及所述低电阻层602是整面沉积的，所以所述间隙填充层601及所述低电阻层602整面覆盖所述存储区R1及所述外围电路区R2。然而，如图12所示，通过刻蚀工艺去除所述外围电路区R2的部分所述间隙填充层601及所述低电阻层602，刻蚀完成之后，所述外围电路区R2中的所述间隙填充层601及所述低电阻层602还保留有一部分，使得所述间隙填充层601及所述低电阻层602堆叠后覆盖所述电容结构500并延伸至覆盖所述外围电路区R2的部分所述刻蚀阻挡层301。
请参阅图13，执行步骤S300，在所述低电阻层602上形成保护层603，所述保护层603覆盖所述低电阻层602并延伸覆盖所述外围电路区R2的所述刻蚀阻挡层301，也即是说，所述保护层603是整面沉积在所述衬底100上的。所述保护层603的材料为非导电材料，例如，所述保护层603可以是未掺杂的多晶硅(Poly Si)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、硅硼氮(SiBN)或其组合。由于所述保护层603是未被刻蚀的一整层膜，应力较小，降低了所述保护层603破裂的可能性；并且，所述保护层603可以完全包裹住所述电容结构500，能够较好地防止所述电容结构500被外界的水汽或信号侵扰，同时，所述保护层603包裹住所述间隙填充层601及所述低电阻层602的侧壁，防止所述间隙填充层601及所述低电阻层602暴露出，也能够更好地将电容结构500与其他金属层隔离开，防止信号串扰，提高了器件的寿命低和可靠性。
请参阅图14～图16，执行步骤S400，在所述保护层603上形成所述层间介质层700，所述层间介质层700覆盖至少部分所述保护层603。
具体而言，请参阅图14，在所述保护层603上形成第一介质层701，所述第一介质层701覆盖部分所述保护层603，并露出所述电容结构500上的所述保护层603，如此一来，所述第一介质层701的顶面与所述保护层603覆盖所述电容结构500的部分的顶面齐平。
请参阅图15及图16，在所述第一介质层701中形成第二电连接件801的第一部分801a，所述第一部分801a贯穿所述第一介质层701、所述保护层603及所述刻蚀阻挡层301并与所述金属布线层202电性连接。
请参阅图16，在所述第一介质层701上形成第二介质层702，使得所述第二介质层702完全覆盖所述保护层603，且所述第二介质层702的顶面高于所述保护层603的顶面。所述第一介质层701及所述第二介质层702构成所述层间介质层700。
在所述第二介质层702中形成第一电连接件802及第二电连接件801的第二部分801b，所述第一电连接件802贯穿所述第二介质层702及所述保护层603并与所述上电极503电性连接，所述第二部分801b贯穿所述第二介质层702并与所述第一部分801a电性连接。所述第一部分801a及所述第二部分801b构成所述第二电连接件801。
综上，在本发明提供的半导体器件及其制备方法中，衬底具有存储区及外围电路区，所述衬底的外围电路区内具有金属布线层；电容结构位于衬底的存储区上，保护层覆盖电容结构的外壁并延伸覆盖衬底的外围电路区；层间介质层覆盖至少部分保护层，第一电连接件至少贯穿保护层并与电容结构的上电极电性连接，第二电连接件至少贯穿层间介质层及保护层并与金属布线层电性连接。本发明中，保护层覆盖电容结构的外壁并延伸覆盖衬底的外围电路区，由此可以完全包裹住所述电容结构，能够较好地防止所述电容结构被外界的水汽或信号侵扰，同时也能够更好地将电容结构与其他金属层隔离开，防止信号串扰，提高了器件的寿命低和可靠性；并且，保护层是未被刻蚀的一整层膜，应力较小，降低了保护层破裂的可能性。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (17)
1.一种半导体器件，其特征在于，包括：
衬底，具有存储区及外围电路区，所述衬底的外围电路区内具有金属布线层；
电容结构，位于所述衬底的存储区上，包括依次堆叠于所述衬底上的下电极、金属氧化物层及上电极；
保护层，覆盖所述电容结构的外壁并延伸覆盖所述衬底的外围电路区；
层间介质层，覆盖所述保护层，所述层间介质层中具有第一电连接件及第二电连接件，所述第一电连接件至少贯穿所述层间介质层及所述保护层并与所述上电极电性连接，所述第二电连接件至少贯穿所述层间介质层及所述保护层并与所述金属布线层电性连接。
2.如权利要求1所述的半导体器件，其特征在于，所述电容结构还包括若干支撑件，所述支撑件横向支撑所述下电极的侧壁，所述金属氧化物层顺形地覆盖所述下电极及所述支撑件的表面。
3.如权利要求1所述的半导体器件，其特征在于，在所述电容结构的侧壁上，所述支撑件至少相对于所述下电极向外凸出。
4.如权利要求3所述的半导体器件，其特征在于，所述上电极与所述保护层之间形成有导电层。
5.如权利要求4所述的半导体器件，其特征在于，所述导电层还延伸至覆盖所述衬底的部分外围电路区。
6.如权利要求4或5所述的半导体器件，其特征在于，所述导电层的外壁完全被所述保护层覆盖。
7.如权利要求4或5所述的半导体器件，其特征在于，所述导电层包括依次形成于所述上电极上的间隙填充层及低电阻层，所述低电阻层覆盖所述间隙填充层。
8.如权利要求1所述的半导体器件，其特征在于，所述层间介质层包括依次堆叠在所述保护层上的第一介质层及第二介质层，所述第一介质层的顶面与所述保护层覆盖所述电容结构的部分的顶面齐平。
9.如权利要求8所述的半导体器件，其特征在于，所述第一电连接件贯穿所述第二介质层及所述保护层并与所述上电极电性连接，所述第二电连接件包括第一部分及第二部分，所述第一部分贯穿所述第一介质层及所述保护层并与所述金属布线层电性连接，所述第二部分贯穿所述第二介质层并与所述第一部分电性连接。
10.如权利要求9所述的半导体器件，其特征在于，所述第二电连接件的所述第一部分的顶面与所述第一介质层的顶面齐平，所述第一电连接件的顶面以及所述第二电连接件的所述第二部分的顶面与所述第二介质层的顶面齐平。
11.如权利要求1所述的半导体器件，其特征在于，所述保护层的材料包括氮化硅、氮氢化硅、氮氧化硅、碳氮化硅及硅硼氮中的一种或多种。
12.一种半导体器件的制备方法，其特征在于，包括：
提供衬底，所述衬底中具有存储区及外围电路区，所述衬底的外围电路区内具有金属布线层；
在所述衬底的存储区上形成电容结构，所述电容结构包括依次堆叠于所述衬底上的下电极、金属氧化物层及上电极；
在所述电容结构上形成保护层，所述保护层覆盖所述电容结构的外壁并延伸覆盖所述衬底的外围电路区；
在所述保护层上形成所述层间介质层，所述层间介质层中具有第一电连接件及第二电连接件，所述第一电连接件至少贯穿所述层间介质层及所述保护层并与所述上电极电性连接，所述第二电连接件至少贯穿所述层间介质层及所述保护层并与所述金属布线层电性连接。
13.如权利要求12所述的半导体器件的制备方法，其特征在于，形成所述电容结构的步骤包括：
形成堆叠结构于所述衬底上；
刻蚀所述堆叠结构直至显露出所述衬底，以在所述堆叠结构中形成开口，所述开口位于所述存储区；
在所述开口中形成所述下电极；
去除至少部分所述堆叠结构；
在所述下电极上形成金属氧化物层，所述金属氧化物层顺形地覆盖所述下电极、剩余的所述堆叠结构及所述衬底的表面；
在所述金属氧化物层上形成上电极，所述上电极顺形地覆盖所述金属氧化物层；
去除所述外围电路区的所述金属氧化物层及所述上电极，所述存储区中的下电极、剩余的金属氧化物层及上电极构成所述电容结构。
14.权利要求12所述的半导体器件的制备方法，其特征在于，所述堆叠结构包括堆叠的至少一层支撑层及牺牲层，去除至少部分所述堆叠结构时，去除所述牺牲层及所述支撑层的部分横向宽度，剩余的所述支撑层构成支撑件；
以及，形成所述金属氧化物层时，所述金属氧化物层还顺形地覆盖所述支撑件的表面。
15.如权利要求14所述的半导体器件的制备方法，其特征在于，在所述电容结构的侧壁上，所述支撑件至少相对于所述下电极向外凸出。
16.如权利要求15所述的半导体器件的制备方法，其特征在于，在所述金属氧化物层上形成所述上电极之后，形成所述保护层之前，还包括：
在所述上电极上形成间隙填充层，所述间隙填充层顺形地覆盖所述上电极；
在所述间隙填充层上形成低电阻层，所述低电阻层覆盖所述间隙填充层。
17.如权利要求12所述的半导体器件的制备方法，其特征在于，在所述保护层上形成所述层间介质层的步骤包括：
在所述保护层上形成第一介质层，所述第一介质层的顶面与所述保护层的顶面齐平；
在所述第一介质层中形成第二电连接件的第一部分，所述第一部分贯穿所述第一介质层及所述保护层并与所述金属布线层电性连接；
在所述第一介质层上形成第二介质层，所述第一介质层及所述第二介质层构成所述层间介质层；以及，
在所述第二介质层中形成第一电连接件及第二电连接件的第二部分，所述第一电连接件贯穿所述第二介质层及所述保护层并与所述上电极电性连接，所述第二部分贯穿所述第二介质层并与所述第一部分电性连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011321131.1A CN112436007A (zh) | 2020-11-23 | 2020-11-23 | 半导体器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011321131.1A CN112436007A (zh) | 2020-11-23 | 2020-11-23 | 半导体器件及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112436007A true CN112436007A (zh) | 2021-03-02 |
Family
ID=74692864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011321131.1A Pending CN112436007A (zh) | 2020-11-23 | 2020-11-23 | 半导体器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112436007A (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113078116A (zh) * | 2021-03-29 | 2021-07-06 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
| CN113097140A (zh) * | 2021-03-29 | 2021-07-09 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
| CN113130495A (zh) * | 2021-04-13 | 2021-07-16 | 福建省晋华集成电路有限公司 | 半导体器件及其形成方法 |
| TWI814309B (zh) * | 2022-03-28 | 2023-09-01 | 華邦電子股份有限公司 | 半導體結構及其製造方法 |
| US12048138B2 (en) | 2021-03-29 | 2024-07-23 | Changxin Memory Technologies, Inc. | Method for preparing semiconductor structure and semiconductor structure |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160336311A1 (en) * | 2015-05-11 | 2016-11-17 | SK Hynix Inc. | Semiconductor device including capacitor and method for manufacturing the same |
| CN110970402A (zh) * | 2018-09-29 | 2020-04-07 | 长鑫存储技术有限公司 | 电容器阵列结构、半导体器件及其制备方法 |
| CN213782018U (zh) * | 2020-11-23 | 2021-07-23 | 福建省晋华集成电路有限公司 | 半导体器件 |
-
2020
- 2020-11-23 CN CN202011321131.1A patent/CN112436007A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160336311A1 (en) * | 2015-05-11 | 2016-11-17 | SK Hynix Inc. | Semiconductor device including capacitor and method for manufacturing the same |
| CN110970402A (zh) * | 2018-09-29 | 2020-04-07 | 长鑫存储技术有限公司 | 电容器阵列结构、半导体器件及其制备方法 |
| CN213782018U (zh) * | 2020-11-23 | 2021-07-23 | 福建省晋华集成电路有限公司 | 半导体器件 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113078116A (zh) * | 2021-03-29 | 2021-07-06 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
| CN113097140A (zh) * | 2021-03-29 | 2021-07-09 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
| CN113078116B (zh) * | 2021-03-29 | 2024-01-23 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
| US12048138B2 (en) | 2021-03-29 | 2024-07-23 | Changxin Memory Technologies, Inc. | Method for preparing semiconductor structure and semiconductor structure |
| CN113130495A (zh) * | 2021-04-13 | 2021-07-16 | 福建省晋华集成电路有限公司 | 半导体器件及其形成方法 |
| CN113130495B (zh) * | 2021-04-13 | 2023-05-19 | 福建省晋华集成电路有限公司 | 半导体器件及其形成方法 |
| TWI814309B (zh) * | 2022-03-28 | 2023-09-01 | 華邦電子股份有限公司 | 半導體結構及其製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112436007A (zh) | 半导体器件及其制备方法 | |
| KR102367394B1 (ko) | 캐패시터 구조체 및 이를 포함하는 반도체 소자 | |
| JP7128154B2 (ja) | 半導体装置 | |
| US7002199B2 (en) | Semiconductor device using high-dielectric-constant material and method of manufacturing the same | |
| KR102247015B1 (ko) | 캐패시터를 포함하는 반도체 장치 및 그의 제조 방법 | |
| KR101944479B1 (ko) | 반도체 장치의 캐패시터 및 캐패시터의 제조 방법 | |
| US8343844B2 (en) | Method for manufacturing capacitor of semiconductor device and capacitor of semiconductor device manufactured thereby | |
| US9129849B2 (en) | Stacked capacitor structure and a fabricating method for fabricating the same | |
| KR102557019B1 (ko) | 반도체 메모리 소자 | |
| US20070045703A1 (en) | Semiconductor device and method for fabricating the same | |
| US11929207B2 (en) | Semiconductor device and method for fabricating the same | |
| KR20050001832A (ko) | 커패시터를 구비하는 반도체 소자 및 그 형성 방법 | |
| US20080179652A1 (en) | Semiconductor memory device and method of manufacturing the same | |
| US20240234315A9 (en) | Semiconductor devices including lower electrodes including inner protective layer and outer protective layer | |
| CN213782018U (zh) | 半导体器件 | |
| CN111009491A (zh) | 半导体装置及其制造方法 | |
| US7592219B2 (en) | Method of fabricating capacitor over bit line and bottom electrode thereof | |
| KR100558010B1 (ko) | 금속 전극을 갖는 캐패시터 및 그 제조방법 | |
| US11974424B2 (en) | Memory device and method of forming the same | |
| CN214797421U (zh) | 半导体器件 | |
| US20240206154A1 (en) | Semiconductor device and method for fabricating the same | |
| CN113130495B (zh) | 半导体器件及其形成方法 | |
| TWI795025B (zh) | 記憶體元件及其形成方法 | |
| CN116406226A (zh) | 半导体器件 | |
| CN116033736A (zh) | 存储器组件及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20210302 |
|
| RJ01 | Rejection of invention patent application after publication |