TWI814309B - 半導體結構及其製造方法 - Google Patents

Abstract

一種半導體結構，包括基底、第一支撐層與多個支撐柱。基底包括監控區。監控區包括第一區與第二區。第一支撐層位在第一區與第二區中，且位在基底上方。多個支撐柱位在第二區中。多個支撐柱穿過第一支撐層且彼此互不相連。每個支撐柱朝基底延伸。

Description

半導體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種可提升結構強度的半導體結構及其製造方法。

在半導體結構的製程中，常會設置監控區來監控半導體元件的狀態。舉例來說，在含有動態隨機存取記憶體(dynamic random access memory，DRAM)元件的半導體結構的製程中，會在監控區與DRAM元件中形成相對應的支撐層。如此一來，可利用監控區中的支撐層的厚度來監控DRAM元件區中的狀態。然而，若監控區中的支撐層發生崩裂(crack)，則無法有效地監控DRAM元件區中的狀態。因此，如何防止監控區中的支撐層崩裂為目前持續努力的目標。

本發明提供一種半導體結構及其製造方法，其可有效地提升半導體結構的結構強度，以防止監控區中的支撐層崩裂。

本發明提出一種半導體結構，包括基底、第一支撐層與多個支撐柱。基底包括監控區。監控區包括第一區與第二區。第一支撐層位在第一區與第二區中，且位在基底上方。多個支撐柱位在第二區中。多個支撐柱穿過第一支撐層且彼此互不相連。每個支撐柱朝基底延伸。

本發明提出一種半導體結構的製造方法，包括以下步驟。提供基底。基底包括監控區。監控區包括第一區與第二區。在第一區與第二區中的基底上方形成第一支撐層。在第二區中形成多個支撐柱。多個支撐柱穿過第一支撐層且彼此互不相連。每個支撐柱朝基底延伸。

基於上述，在本發明所提出的半導體結構及其製造方法中，由於多個支撐柱穿過監控區中的第一支撐層且彼此互不相連，因此可有效地提升半導體結構的結構強度，以防止監控區中的第一支撐層崩裂。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1H為根據本發明的一些實施例的半導體結構的製造流程剖面圖。圖2根據本發明的一些實施例的半導體結構的上視圖。此外，圖1A至圖1H為沿著圖2中的I-I’剖面線的剖面圖。圖3A至圖3F為根據本發明的一些實施例的半導體結構的監控區的上視圖。在本實施例的上視圖中，省略剖面圖中的部分構件，以清楚說明上視圖中的各構件之間的位置關係。

請照圖1A與圖2，提供基底100。基底100可為半導體基底，如矽基底。在基底100中可具有隔離結構、摻雜區及/或埋入式字元線等所需的構件(未示出)，於此省略其說明。基底100包括監控區R1。監控區R1可位在切割道上或晶片區的非元件區中。監控區R1包括第一區R11與第二區R12。在圖2中，以虛線劃分第一區R11與第二區R12，第二區R12可圍繞第一區R11。第一區R11可為中央區，且第二區R12可為周邊區。基底100更包括記憶胞區R2。在一些實施例中，記憶胞區R2可為DRAM的記憶胞區。記憶胞區R2可位在晶片區的元件區中。

請照圖1A，可在監控區R1與記憶胞區R2中的基底100上形成介電層102。在一些實施例中，介電層102可為多層結構。介電層102的材料例如是氧化物(如，氧化矽)、氮化物(如，氮化矽)或其組合。另外，可在監控區R1中的介電層102上形成著陸層104。著陸層104的材料例如是鎢。

可在記憶胞區R2中的基底100上形成位元線106。位元線106可位在介電層102中。位元線106的材料例如是鎢等導電材料。在一些實施例中，可在位元線106與基底100之間形成位元線接觸窗(未示出)，於此省略其說明。另外，可在位元線106的兩側形成多個接觸窗108。接觸窗108可用以電性連接至DRAM元件的儲存節點(如，電容器)。接觸窗108可位在介電層102中，且可突出於介電層102的頂面。接觸窗108可為單層結構或多層結構。接觸窗108的材料例如是導電材料，如鎢、摻雜多晶矽或其組合。接著，可在介電層102上形成終止層110。終止層110可覆蓋著陸層104與接觸窗108。終止層110的材料例如是氮化物(如，氮化矽)。終止層110的形成方法例如是化學氣相沉積法。

然後，可依序在終止層110上形成介電材料層112、支撐材料層114、介電材料層116與支撐材料層118。介電材料層112的材料例如是氧化物(如，氧化矽)。支撐材料層114的材料例如是氮化物(如，氮化矽)。介電材料層116的材料例如是氧化物(如，氧化矽)。支撐材料層118的材料例如是氮化物(如，氮化矽)。介電材料層112、支撐材料層114、介電材料層116與支撐材料層118可分別藉由化學氣相沉積法來形成。

請參照圖1B，可在監控區R1中的支撐材料層118、介電材料層116、支撐材料層114、介電材料層112與終止層110中形成開口OP1，且可在記憶胞區R2中的支撐材料層118、介電材料層116、支撐材料層114、介電材料層112與終止層110中形成開口OP2。開口OP1可暴露出著陸層104。開口OP2可暴露出接觸窗108。開口OP1與開口OP2的形成方法例如是藉由微影製程與蝕刻製程對支撐材料層118、介電材料層116、支撐材料層114、介電材料層112與終止層110進行圖案化。

請參照圖1C，可共形地在支撐材料層118上以及開口OP1與開口OP2中形成支撐材料層120。位在監控區R1中的支撐材料層120可具有開口OP3，且位在記憶胞區R2中的支撐材料層120可具有開口OP4。支撐材料層120的材料例如是氮化鈦(TiN)等導電材料。支撐材料層120的形成方法例如是化學氣相沉積法。

請參照圖1D，可形成填入開口OP3與開口OP4的填充層122。此外，填充層122可位在支撐材料層120上與支撐材料層118上方。填充層122的材料例如是氧化物(如，氧化矽)。接著，可在填充層122上形成硬罩幕層124。硬罩幕層124可為單層結構或多層結構。硬罩幕層124的材料例如是碳、氮氧化矽(SiON)或其組合。填充層122與硬罩幕層124的形成方法例如是化學氣相沉積法。然後，可在硬罩幕層124上形成圖案化光阻層126。圖案化光阻層126可藉由微影製程來形成。

請參照圖1E，可先利用圖案化光阻層126作為罩幕，對硬罩幕層124進行圖案化，而形成經圖案化的硬罩幕層124。接著，可移除圖案化光阻層126。然後，再利用經圖案化的硬罩幕層124作為罩幕，移除部分填充層122、部分支撐材料層120與部分支撐材料層118，而形成開口OP5。開口OP5可暴露出部分介電材料層116。部分填充層122、部分支撐材料層120與部分支撐材料層118的移除方法例如是乾式蝕刻法。藉此，可在第一區R11與第二區R12中的基底100上方形成支撐層118a，且可同時在記憶胞區R2中的位元線106上方形成支撐層118b。此外，部分支撐層118b可位在位元線106的正上方。在一些實施例中，支撐層118a與支撐層118b可彼此分離。另外，經圖案化的硬罩幕層124可在形成開口OP5的製程中被消耗掉或可藉由額外進行的蝕刻製程來移除。在一些實施例中，在形成開口OP5的製程中，可移除部分介電材料層116。

請參照圖1F，可藉由濕式蝕刻製程移除填充層122以及第二區R12與記憶胞區R2中的介電材料層116。藉此，可在第一區R11中形成介電層116a，且可形成暴露出支撐材料層114的開口OP6。開口OP6可連通於開口OP4。由於穿過支撐材料層120的開口OP5可暴露出位在記憶胞區R2的邊緣與內部的介電材料層116(圖1E)，所以上述濕式蝕刻製程可對記憶胞區R2中的介電材料層116進行側向蝕刻與由上至下的蝕刻。此外，由於穿過支撐材料層120的開口OP5僅暴露出位在監控區R1的邊緣的介電材料層116，所以上述濕式蝕刻製程僅對監控區R1中的介電材料層116進行側向蝕刻。因此，上述濕式蝕刻製程對記憶胞區R2中的介電材料層116的移除速率可高於上述濕式蝕刻製程對監控區R1中的介電材料層116的移除速率。如此一來，在完全移除記憶胞區R2中的介電材料層116之後，監控區R1中的部分介電材料層116未被完全移除，而形成介電層116a。在一些實施例中，上述濕式蝕刻製程更可移除第一區R11中的部分介電材料層116，而形成空隙G1。空隙G1可位在介電層116a與支撐材料層120之間。

請參照圖1G，可移除部分支撐材料層114。藉此，可在第一區R11與第二區R12中形成支撐層114a，且可同時在記憶胞區R2中形成支撐層114b。支撐層114a位在支撐層118a與基底100之間。支撐層114b位在支撐層118b與位元線106之間。此外，部分支撐層114b可位在位元線106的正上方。部分支撐材料層114的移除方法例如是乾式蝕刻法。接著，可以移除位在支撐層118a與支撐層118b上方的支撐材料層120。藉此，可在第二區R12中形成多個支撐柱120a，且可在記憶胞區R2中的多個接觸窗108上形成多個電極120b。多個支撐柱120a穿過支撐層118a。此外，多個支撐柱120a更可穿過支撐層114a與終止層110。多個支撐柱120a圍繞第一區R11且彼此互不相連(圖2)。每個支撐柱120a朝基底100延伸。電極120b可用以作為電容器的電極。多個電極120b可穿過支撐層118b。另外，多個電極120b更可穿過支撐層114b與終止層110。多個電極120b可彼此互不相連(圖2)。每個電極120b可朝基底100延伸。位在支撐層118a與支撐層118b上方的支撐材料層120的移除方法例如是對支撐材料層120進行乾式蝕刻製程。在一些實施例中，可藉由上述乾式蝕刻製程來調整電極120b的高度。

請參照圖1H，可藉由濕式蝕刻製程移除第二區R12與記憶胞區R2中的介電材料層112。藉此，可在第一區R11中形成介電層112a，可在支撐層114b與終止層110之間形成開口OP7，且部分OP6可暴露出終止層110。開口OP7可連通於開口OP6與開口OP4。由於穿過支撐層118b的開口OP6可暴露出位在記憶胞區R2的邊緣與內部的介電材料層112(圖1G)，所以上述濕式蝕刻製程可對記憶胞區R2中的介電材料層112進行側向蝕刻與由上至下的蝕刻。此外，由於穿過支撐層118a的開口OP6僅暴露出位在監控區R1的邊緣的介電材料層112，所以上述濕式蝕刻製程僅對監控區R1中的介電材料層112進行側向蝕刻。因此，上述濕式蝕刻製程對記憶胞區R2中的介電材料層112的移除速率可高於上述濕式蝕刻製程對監控區R1中的介電材料層112的移除速率。如此一來，在完全移除記憶胞區R2中的介電材料層112之後，監控區R1中的部分介電材料層112未被完全移除，而形成介電層112a。在一些實施例中，上述濕式蝕刻製程更可移除第一區R11中的部分介電料層112，而形成空隙G2。空隙G2可位在介電層112a與支撐柱120a之間。在一些實施例中，上述濕式蝕刻製程更可移除第一區R11中的部分介電層116a，而使得空隙G1的寬度大於空隙G2的寬度。

在形成上述半導體結構10之後，還可進行其他後續的製程。舉例來說，可在記憶胞區R2中的電極120b上形成絕緣層(未示出)與另一電極(未示出)，以形成DRAM元件的電容器。此外，上述形成電容器的製程為所屬技術領域具有通常知識者所週知，故於此省略其說明。

以下，藉由圖1H與圖2來說明本實施例的半導體結構10。請參照圖1H與圖2，半導體結構10包括基底100、支撐層118a與多個支撐柱120a。在一些實施例中，半導體結構10可為含有DRAM元件的半導體結構。基底100包括監控區R1。監控區R1可位在切割道上或晶片區的非元件區中。在一些實施例中，晶片區的非元件區可為無功能性的區域。監控區R1包括第一區R11與第二區R12，第二區R12可圍繞第一區R11。

支撐層118a位在第一區R11與第二區R12中，且位在基底100上方。位在第一區R11中的支撐層118a與位在第二區R12中的支撐層118a可彼此相連(圖2)。支撐層118a可位在所有相鄰兩個支撐柱120a之間。

多個支撐柱120a位在第二區R12中。在一些實施例中，在第一區R11中不具有支撐柱120a。多個支撐柱120a穿過支撐層118a。多個支撐柱120a可直接接觸支撐層118a。多個支撐柱120a圍繞第一區R11且彼此互不相連。每個支撐柱120a朝基底100延伸。支撐柱120a可具有開口OP3，藉此支撐柱120a的形狀可為杯狀。在一些實施例中，支撐柱120a的上視圖案可為橢圓形(圖2與圖3A至圖3D)。在另一些實施例中，如圖3E與圖3F所示，支撐柱120a的上視圖案可為條狀。此外，多個支撐柱120a的排列方式並不限於圖2中的排列方式。在另一些實施例中，多個支撐柱120a的排列方式亦可為圖3A至圖3F中的任一種排列方式。舉例來說，多個支撐柱120a可排列成單環(圖3E)或多環(圖2、圖3A至圖3D與圖3F)。此外，相鄰兩環中的支撐柱120a可彼此交錯(圖3A)或彼此對準(圖3B)。

半導體結構10更可包括支撐層114a與終止層110。支撐層114a位在第一區R11與第二區R12中，且位在支撐層118a與基底100之間。此外，支撐層114a的上視圖案可類似於圖2中的支撐層118a的上視圖案，且位在第一區R11中的支撐層114a與位在第二區R12中的支撐層114a可彼此相連。終止層110位在第一區R11與第二區R12中，且位在支撐層114a與基底100之間。另外，終止層110的上視圖案可類似於圖2中的支撐層118a的上視圖案，且位在第一區R11中的終止層110與位在第二區R12中的終止層110可彼此相連。多個支撐柱120a可穿過支撐層114a與終止層110。多個支撐柱120a可直接接觸支撐層114a與終止層110。由於多個支撐柱120a穿過監控區R1中的支撐層114a，因此可有效地提升半導體結構10的結構強度，以防止監控區R1中的支撐層114a崩裂。

半導體結構10更可包括介電層116a與介電層112a。介電層116a位在第一區R11中，且位在支撐層118a與支撐層114a之間。介電層112a位在第一區R11中，且位在支撐層114a與終止層110之間。在一些實施例中，介電層116a與介電層112a可不位在第二區R12中。此外，在相鄰的介電層116a與支撐柱120a之間可具有空隙G1。在相鄰的介電層112a與支撐柱120a之間可具有空隙G2。在一些實施例中，空隙G1的寬度可大於空隙G2的寬度。

半導體結構10更可包括著陸層104。著陸層104可位在終止層110與基底100之間。多個支撐柱120a可連接至著陸層104。在一些實施例中，支撐柱120a可直接接觸著陸層104。

此外，基底100更可包括記憶胞區R2。在一些實施例中，記憶胞區R2可為DRAM的記憶胞區。記憶胞區R2可位在晶片區的元件區中。半導體結構更可包括位元線106、多個接觸窗108、支撐層118b與多個電極120b位在記憶胞區R2中。位元線106位在基底100上。多個接觸窗108位在位元線106的兩側。部分支撐層118b可位在位元線106上方。支撐層118b可位在相鄰兩個電極120b(如，電極120b1與電極120b2)之間，且支撐層118b可不位在另外兩個相鄰的電極120b(如，電極120b1與電極120b3)之間。多個電極120b位在多個接觸窗108上。多個電極120b可穿過支撐層118b。多個電極120b可彼此互不相連(圖2)。每個電極120b可朝基底100延伸。電極120b可具有開口OP4，藉此電極120b的形狀可為杯狀。在一些實施例中，電極120b的上視圖案可為橢圓形(圖2)。

半導體結構10更可包括支撐層114b位在記憶胞區R2中。部分支撐層114b可位在支撐層118b與位元線106之間。支撐層114b可位在相鄰兩個電極120b(如，電極120b1與電極120b2)之間，且支撐層114b可不位在另外兩個相鄰的電極120b(如，電極120b1與電極120b3)之間。終止層110更可位在記憶胞區R2中。部分終止層110可位在支撐層114b與位元線106之間。多個電極120b可穿過支撐層114b與終止層110。電極120b可電性連接至所述接觸窗108。在一些實施例中，在記憶胞區R2中，在部分終止層110的正上方可不具有支撐層118b與支撐層114b。

半導體結構10更可包括介電層102。介電層102位在基底100上。著陸層104與部分終止層110可位在介電層102上。位元線106可位在介電層102中。接觸窗108可位在介電層102中，且可突出於介電層102的頂面。

基於上述實施例可知，在半導體結構10及其製造方法中，由於多個支撐柱120a穿過監控區R1中的支撐層118a且彼此互不相連，因此可有效地提升半導體結構10的結構強度，以防止監控區R1中的支撐層118a崩裂。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:半導體結構 100:基底 102, 112a, 116a:介電層 104:著陸層 106:位元線 108:接觸窗 110:終止層 112, 116:介電材料層 114, 118, 120:支撐材料層 114a, 114b, 118a, 118b:支撐層 120a:支撐柱 120b:電極 122:填充層 124:硬罩幕層 126:圖案化光阻層 G1, G2:空隙 OP1~OP7:開口 R1:監控區 R2:記憶胞區 R11:第一區 R12:第二區

圖1A至圖1H為根據本發明的一些實施例的半導體結構的製造流程剖面圖。 圖2根據本發明的一些實施例的半導體結構的上視圖。 圖3A至圖3F為根據本發明的一些實施例的半導體結構的監控區的上視圖。

10:半導體結構

100:基底

102,112a,116a:介電層

104:著陸層

106:位元線

108:接觸窗

110:終止層

114a,114b,118a,118b:支撐層

120a:支撐柱

120b:電極

G1,G2:空隙

OP3,OP4,OP6,OP7:開口

R1:監控區

R2:記憶胞區

R11:第一區

R12:第二區

Claims (15)

1. 一種半導體結構，包括：基底，包括監控區，其中所述監控區包括第一區與第二區；第一支撐層，位在所述第一區與所述第二區中，且位在所述基底上方；以及多個支撐柱，位在所述第二區中，其中多個所述支撐柱穿過所述第一支撐層且彼此互不相連，且每個所述支撐柱朝所述基底延伸，其中位於所述第一區的所述第一支撐層的面積相等於所述第一區的面積。
2. 如請求項1所述的半導體結構，其中所述監控區位在切割道上或晶片區的非元件區中。
3. 如請求項1所述的半導體結構，其中在所述第一區中不具有所述支撐柱。
4. 如請求項1所述的半導體結構，其中位在所述第一區中的所述第一支撐層與位在所述第二區中的所述第一支撐層彼此相連。
5. 如請求項1所述的半導體結構，其中所述第二區圍繞所述第一區。
6. 如請求項1所述的半導體結構，其中所述支撐柱的形狀包括杯狀。
7. 如請求項1所述的半導體結構，更包括： 第二支撐層，位在所述第一區與所述第二區中，且位在所述第一支撐層與所述基底之間；以及終止層，位在所述第一區與所述第二區中，且位在所述第二支撐層與所述基底之間，其中多個所述支撐柱穿過所述第二支撐層與所述終止層。
8. 如請求項7所述的半導體結構，其中位在所述第一區中的所述第二支撐層與位在所述第二區中的所述第二支撐層彼此相連，且位在所述第一區中的所述終止層與位在所述第二區中的所述終止層彼此相連。
9. 如請求項7所述的半導體結構，更包括：第一介電層，位在所述第一區中，且位在所述第一支撐層與所述第二支撐層之間；以及第二介電層，位在所述第一區中，且位在所述第二支撐層與所述終止層之間。
10. 如請求項9所述的半導體結構，其中所述第一介電層與所述第二介電層不位在所述第二區中。
11. 如請求項9所述的半導體結構，其中在相鄰的所述第一介電層與所述支撐柱之間具有第一空隙，且在相鄰的所述第二介電層與所述支撐柱之間具有第二空隙。
12. 如請求項11所述的半導體結構，其中所述第一空隙的寬度大於所述第二空隙的寬度。
13. 如請求項1所述的半導體結構，其中所述基底更包括記憶胞區，且所述半導體結構更包括：位元線，位在所述記憶胞區中的所述基底上；多個接觸窗，位在所述記憶胞區中，且位在所述位元線的兩側；第二支撐層，位在所述記憶胞區中，其中部分所述第二支撐層位在所述位元線上方；多個電極，位在所述記憶胞區中，且位在多個所述接觸窗上，其中多個所述電極穿過所述第二支撐層，多個所述電極彼此互不相連，且每個所述電極朝所述基底延伸；第三支撐層，位在所述記憶胞區中，其中部分所述第三支撐層位在所述第二支撐層與所述位元線之間；以及終止層，位在所述記憶胞區中，其中部分所述終止層位在所述第三支撐層與所述位元線之間，其中多個所述電極穿過所述第三支撐層與所述終止層。
14. 一種半導體結構的製造方法，包括：提供基底，包括監控區，其中所述監控區包括第一區與第二區；在所述第一區與所述第二區中的所述基底上方形成第一支撐層；以及 在所述第二區中形成多個支撐柱，其中多個所述支撐柱穿過所述第一支撐層且彼此互不相連，且每個所述支撐柱朝所述基底延伸，其中位於所述第一區的所述第一支撐層的面積相等於所述第一區的面積。
15. 如請求項14所述的半導體結構的製造方法，其中所述基底更包括記憶胞區，且所述半導體結構的製造方法更包括：在所述記憶胞區中的所述基底上形成位元線；在所述位元線的兩側形成多個接觸窗；在所述記憶胞區中的所述位元線上方形成第二支撐層，其中所述第二支撐層與所述第一支撐層同時形成；以及在所述記憶胞區中的多個所述接觸窗上形成多個電極，其中多個所述電極穿過所述第二支撐層，多個所述電極彼此互不相連，且每個所述電極朝所述基底延伸。