CN114078854A - 半导体器件及其形成方法 - Google Patents
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Abstract
本发明涉及一种半导体器件及其形成方法，半导体器件包括：衬底，衬底包括单元区域和外围区域；形成在单元区域和外围区域的衬底上的第一层间绝缘层和第二层间绝缘层，第一层间绝缘层和第二层间绝缘层沿垂直于衬底的方向间隔排布；柱状电容阵列，柱状电容阵列包括间隔排布的柱状电容，柱状电容形成在单元区域的第一层间绝缘层和第二层间绝缘层中；接触结构，接触结构形成在外围区域的第一层间绝缘层和第二层间绝缘层中。在本发明中，通过在第一层间绝缘层和第二层间绝缘层中设置接触结构，可以有效缩短接触结构的连接路径，从而有效利用了柱状电容阵列的空间，进而提高了半导体器件中各个结构的排布密度，改善了半导体器件的集成度。
Description
技术领域
本发明涉及半导体器件技术领域，特别是涉及一种半导体器件及其形成方法。
背景技术
随着移动设备的不断发展，手机、平板电脑、可穿戴设备等带有电池供电的移动设备被越来越多地应用于生活中，存储器作为移动设备中必不可少的元件，人们对存储器的小体积、集成化提出了巨大的需求。
目前，动态随机存储器(Dynamic Random Access Memory，DRAM)以其快速的传输速度被广泛应用于移动设备中。但是，随着体积的不断微缩，动态随机存储器中的柱状存储电容的尺寸也在不断缩小，因此，现在的器件结构和布线方式的密度较低，已无法满足日益提高的集成度需求。
发明内容
基于此，有必要针对柱状存储电容的结构强度不佳的问题，提供一种半导体器件及其形成方法。
一种半导体器件，包括：
衬底，所述衬底包括单元区域和外围区域；
形成在所述单元区域和所述外围区域的所述衬底上的第一层间绝缘层和第二层间绝缘层，所述第一层间绝缘层和所述第二层间绝缘层沿垂直于所述衬底的方向间隔排布；
柱状电容阵列，所述柱状电容阵列包括间隔排布的柱状电容，所述柱状电容形成在所述单元区域的所述第一层间绝缘层和所述第二层间绝缘层中；
接触结构，所述接触结构形成在所述外围区域的所述第一层间绝缘层和所述第二层间绝缘层中。
在其中一个实施例中，所述接触结构包括互连的第一接触结构和第二接触结构，所述第一接触结构或所述第二接触结构通过贯穿所述第一层间绝缘层或所述第二层间绝缘层实现互连。
在其中一个实施例中，所述第一接触结构和所述第二接触结构垂直互连或错位互连。
在其中一个实施例中，还包括位于所述柱状电容阵列边缘的外围结构，所述外围结构形成在所述第一层间绝缘层和所述第二层间绝缘层中。
在其中一个实施例中，所述外围结构为周向闭合或断续结构。
一种半导体器件的形成方法，包括：
提供衬底，所述衬底包括单元区域和外围区域；
在所述衬底上形成第一层间绝缘层和第二层间绝缘层，所述第一层间绝缘层和所述第二层间绝缘层沿垂直于所述衬底的方向间隔排布；
在所述外围区域的所述第一层间绝缘层和所述第二层间绝缘层中形成接触结构；
在所述单元区域的所述第一层间绝缘层和所述第二层间绝缘层中形成柱状电容阵列，所述柱状电容阵列包括间隔排布的柱状电容。
在其中一个实施例中，所述在所述外围区域的所述第一层间绝缘层和所述第二层间绝缘层中形成接触结构，包括：
在所述外围区域的所述第一层间绝缘层和所述第二层间绝缘层中形成互连的第一接触结构和第二接触结构；
其中，所述第一接触结构或所述第二接触结构通过贯穿所述第一层间绝缘层或所述第二层间绝缘层实现互连。
在其中一个实施例中，所述在所述外围区域的所述第一层间绝缘层和所述第二层间绝缘层中形成互连的第一接触结构和第二接触结构，包括：
在所述外围区域的所述第一层间绝缘层和所述第二层间绝缘层中形成垂直互连或错位互连的第一接触结构和第二接触结构。
在其中一个实施例中，还包括：
在所述第一层间绝缘层和所述第二层间绝缘层中形成外围结构，所述外围结构位于所述柱状电容阵列边缘。
在其中一个实施例中，所述在所述第一层间绝缘层和所述第二层间绝缘层中形成外围结构，包括：
在所述第一层间绝缘层和所述第二层间绝缘层中形成周向闭合或断续的外围结构。
上述一种半导体器件，包括：衬底，所述衬底包括单元区域和外围区域；形成在所述单元区域和所述外围区域的所述衬底上的第一层间绝缘层和第二层间绝缘层，所述第一层间绝缘层和所述第二层间绝缘层沿垂直于所述衬底的方向间隔排布；柱状电容阵列，所述柱状电容阵列包括间隔排布的柱状电容，所述柱状电容形成在所述单元区域的所述第一层间绝缘层和所述第二层间绝缘层中；接触结构，所述接触结构形成在所述外围区域的所述第一层间绝缘层和所述第二层间绝缘层中。在本发明中，通过在第一层间绝缘层和第二层间绝缘层中设置接触结构，可以有效缩短接触结构的连接路径，从而有效利用了柱状电容阵列的空间，进而提高了半导体器件中各个结构的排布密度，改善了半导体器件的集成度。
附图说明
图1为一实施例的半导体器件的剖面示意图；
图2为一实施例的第一电极层和外围结构的俯视示意图；
图3为另一实施例的半导体器件的剖面示意图；
图4为一实施例的半导体器件的形成方法的流程图；
图5为另一实施例的半导体器件的形成方法的流程图；
图6为步骤S310后的半导体器件的剖面示意图；
图7为步骤S320后的半导体器件的剖面示意图；
图8为步骤S330中形成接触金属层后的半导体器件的剖面示意图；
图9为步骤S330后的半导体器件的剖面示意图；
图10为步骤S340后的半导体器件的剖面示意图；
图11为步骤S350后的半导体器件的剖面示意图；
图12为步骤S370后的半导体器件的剖面示意图；
图13为步骤S511后的半导体器件的剖面示意图；
图14为步骤S512后的半导体器件的剖面示意图；
图15为步骤S400后的半导体器件的剖面示意图；
图16为步骤S500后的半导体器件的剖面示意图；
图17为步骤S420后的半导体器件的剖面示意图；
图18为步骤S430后的半导体器件的剖面示意图；
图19为图18的半导体器件的单元区域的俯视示意图；
图20为步骤S610后的半导体器件的剖面示意图。
元件标号说明：
单元区域：100A；外围区域：100B；接触节点：110；第一掩膜层：120；第二掩膜层：130；第三掩膜层：140；第四掩膜层：150；柱状电容阵列：200；第一电极层：210；第二沟槽：211；电容介质层：220；第二电极层：230；外围结构：500；第一沟槽：510；电极填充层：600；接触结构：700；中间金属层：710；第一接触结构：720；第一接触结构沟槽：721；接触金属层：722；第二接触结构：730；第一层间绝缘层：741；第二层间绝缘层：742；支撑层：750；第三层间绝缘层：760；第三接触结构：800；第四接触结构：900
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体地实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
图1为一实施例的半导体器件的剖面示意图，参考图1，在本实施例中，半导体器件包括衬底、第一层间绝缘层741、第二层间绝缘层742、柱状电容阵列200和接触结构700。
具体地，衬底包括单元区域100A和外围区域100B，衬底的材料可以为单晶硅、多晶硅、绝缘体上硅(SOI)等，或者本领域技术人员已知的其他材料。进一步地，单元区域100A与外围区域100B可以通过衬底中的浅沟槽隔离结构(未图示)相隔离，以防止漏电流等现象，从而提高半导体器件的可靠性。
第一层间绝缘层741和第二层间绝缘层742形成在单元区域100A和外围区域100B的衬底上，第一层间绝缘层741和第二层间绝缘层742沿平行于衬底的方向间隔排布。具体地，第一层间绝缘层741和第二层间绝缘层742的材料可以为低K介质，低K介质是指介电常数或等于4的介质材料，例如可以为氧化硅等。
进一步地，第一层间绝缘层741的表面和/或第二层间绝缘层742的表面还可以形成有支撑层750，支撑层750的延伸方向与衬底表面的方向相平行，从而为第一层间绝缘层741和第二层间绝缘层742提供支撑。第一层间绝缘层741和第二层间绝缘层742的厚度界定出后续所形成的支撑层750的高度，因此，第一层间绝缘层741和第二层间绝缘层742的厚度可根据所需形成的支撑层750的高度位置进行调整。
柱状电容阵列200，柱状电容阵列200包括间隔排布的柱状电容，柱状电容形成在单元区域100A的第一层间绝缘层741和第二层间绝缘层742中。其中，柱状电容阵列200用于存储数据，以实现存储器的数据存储功能。
接触结构700，接触结构700形成在外围区域100B的第一层间绝缘层741和第二层间绝缘层742中。第一层间绝缘层741和第二层间绝缘层742延伸覆盖整个外围区域100B的表面，从而将接触结构700完全覆盖。
在本实施例中，通过在第一层间绝缘层741和第二层间绝缘层742中设置接触结构700，可以有效缩短接触结构700的连接路径，从而有效利用了柱状电容阵列200的空间，进而提高了半导体器件中各个结构的排布密度，改善了半导体器件的集成度。
在其中一个实施例中，接触结构700包括互连的第一接触结构720和第二接触结构730，第一接触结构720或第二接触结构730通过贯穿第一层间绝缘层741或第二层间绝缘层742实现互连。示例性地，第一接触结构720和第二接触结构730的材料可以为钨等导电金属材料，且第一接触结构720和第二接触结构730的材料可以相同，也可以不同。
进一步地，第一层间绝缘层741中远离衬底的一侧还形成有中间金属层710，中间金属层710的表面与第一层间绝缘层741的表面相齐平。中间金属层710和接触结构700在垂直于衬底的方向上依次交替设置，即，垂直于衬底的方向上依次排列有第一接触结构720、一中间金属层710、第二接触结构730及另一中间金属层710。第一接触结构720和第二接触结构730通过中间金属层710实现互连，第一接触结构720贯穿第一层间绝缘层741以向上连接至中间金属层710，第二接触结构730贯穿第二层间绝缘层742和支撑层750以向下连接至同一中间金属层710，从而试下拿第一接触结构720和第二接触结构730的互连。
在本实施例中，通过设置中间金属层710，不仅可以有效缩短接触结构700中的第一接触结构720和第二接触结构730的长度，以减小接触结构700的整体阻值，还可以使接触结构700在平行于衬底的平面内具有一定的长度，从而缩短单元区域100A和外围区域100B在水平面内的连接路径的长度。
需要说明的是，在其他实施例中，也可以设置三个或三个以上层间绝缘层，且每两个相邻的层间绝缘层之间均形成有支撑层750，以适配深宽比较高的柱状存储电容结构，提高更强的支撑能力，从而防止柱状存储电容的结构损伤，进一步提升半导体器件的结构稳定性。当设置多个支撑层750时，可以使多个支撑层750在垂直方向上等距设置，从而确保第一电极层210受力均匀。
再进一步地，多个支撑层750的厚度可以不同，示例性地，可以使位于顶部和底部的支撑层750较厚，且位于中部的支撑层750较薄。而且，各个支撑层750的材料可以相同，例如均为氧化硅或氮化硅；各个支撑层750的材料也可以不完全相同，例如其中一个支撑层750的材料为氧化硅，其余支撑层750的材料为氮化硅。
在其中一个实施例中，第一接触结构720和第二接触结构730垂直互连或错位互连。具体地，垂直互连是指第一接触结构720在衬底上的投影的中心与第二垂直结构在衬底上的投影的中心相重合，错位互连是指第一接触结构720在衬底上的投影的中心与第二垂直结构在衬底上的投影的中心不相重合，如图1中所示的即为错位互连的第一接触结构720和第二接触结构730。
在其中一个实施例中，柱状电容阵列200包括第一电极层210、电容介质层220和第二电极层230，其中，第一电极层210、电容介质层220和第二电极层230均设置于单元区域100A。
第一电极层210，设置于衬底上，第一电极层210包括呈阵列式排布的多个柱状结构。进一步地，本实施例的第一电极层210的柱状结构具有垂直于衬底的方向上贯通的空腔，示例性地，空腔可以为但不限于圆柱形孔、倒梯形孔、矩形孔等。示例性地，第一电极层210的柱状结构的内壁可以为不规则形貌，如弧形或波浪形，本实施例不具体限制第一电极层210的柱状结构的形状。其中，第一电极层210的材料可以为多晶硅或金属，也可以为金属与氮化钛的层叠结构，还可以为零掺杂和/或掺杂的多晶硅。
进一步地，半导体器件的支撑层750连接至第一电极层210的多个柱状结构的外壁，以维持第一电极层210的结构稳定。在图1所示的实施例中，半导体器件包括两个支撑层750，其中一个支撑层750设于第一电极层210的多个柱状结构的顶部，另一个支撑层750位于第一电极层210的多个柱状结构的中部。
电容介质层220，覆盖第一电极层210的内表面和外表面。具体地，电容介质层220的材料为介电常数大于7的高K介质层，示例性地，电容介质层220的材料可以为金属氧化物。进一步地，电容介质层220也可以为叠层结构，例如为氧化铪和氧化锆的两层结构，以进一步提升存储器电容的性能。通过将电容介质层220设置在第一电极层210的内表面和外表面上，可以有效提升第一电极层210的表面的利用率，以形成更大电极面积的柱状存储电容。
第二电极层230，覆盖电容介质层220的表面。具体地，第二电极层230设置于电容介质层220的内表面和外表面，即，第二电极既可以在第一电极层210的柱状结构的第一电极层210的内部与电容介质层220共同构成柱状存储电容，还可以在第一电极层210的柱状结构的第一电极层210的外部与电容介质层220共同构成柱状存储电容。其中，第二电极层230可以为单层或叠层结构，当第二电极层230为单层结构时，第二电极层230的材料可以为多晶硅或金属，当第二电极层230为叠层结构时，第二电极层230可以由金属和氮化钛共同构成。
因此，在本实施例中，第一电极层210、电容介质层220和第二电极层230可以在每个第一电极层210的柱状结构处形成一个双面的柱状存储电容，并进而构成柱状存储电容阵列。在本实施例中，第一电极层210、电容介质层220和第二电极层230共同用于形成柱状电容阵列200，即，形成了具有较大存储容量的双面柱状电容结构。
在其中一个实施例中，继续参考图1，半导体器件还包括电极填充层600，电极填充层600覆盖第二电极层230的表面，且充满第二电极层230构成的间隙。具体地，电极填充层600覆盖第二电极层230的表面上，并充满第二电极层230之间的间隙，即，电极填充层600填充满相邻的第一电极层210的柱状结构之间的间隙。进一步地，电极填充层600的材料可以为未掺杂多晶硅或者掺杂多晶硅，掺杂多晶硅例如可以为硼掺杂多晶硅。电极填充层600可以避免第二电极层230与外部环境接触，以防止第二电极层230的氧化或腐蚀现象，从而提高了第二电极层230的稳定性，进而改善了半导体器件的可靠性。
在其中一个实施例中，继续参考图1，衬底中还形成有多个接触节点110，第一电极层210的柱状结构的底部与单元区域100A中的接触节点110一一对应连接，第一接触结构720与外围区域100B中的接触节点110连接。具体地，在单元区域100A的衬底中形成有多个呈阵列式排布的接触节点110，接触节点110在衬底上的投影与第一电极层210中的多个柱状结构在衬底上的投影相重合，以使各个第一电极层210的柱状结构的底部与单元区域100A中的接触节点110电性连接，从而使接触节点110与第一电极层210电性连接。在外围区域100B的衬底中还形成有导电结构，第一层间绝缘层741和第二层间绝缘层742中的第一接触结构720与外围区域100B中的接触节点110电性连接，以从接触节点110获取控制信号。
在其中一个实施例中，继续参考图1，半导体器件还包括位于柱状电容阵列200边缘的外围结构500，外围结构500形成在第一层间绝缘层741和第二层间绝缘层742中。
进一步地，外围结构500的顶部与第一电极层210的顶部相齐平，通过使外围结构500的顶部与第一电极层210的顶部相齐平，可以提升外围结构500对第一电极层210的顶部的支撑力，防止半导体器件制备时顶部坍塌。进一步地，外围结构500的底部可以向下延伸至衬底表面，以使外围结构500的高度与柱状存储电容阵列的高度相同，其中，高度是指器件结构沿垂直于衬底的方向上的尺寸。在其他实施例中，也可以使外围结构500的高度高于柱状存储电容结构的高度，或使外围结构500的高度为柱状存储电容结构的高度的1/2、2/3等，但等高设置的外围结构500和柱状存储电容阵列可以在较小占用器件内部体积的前提下，获得较好的支撑效果，从而有效提高柱状存储电容结构的可靠性。外围结构500可以为柱状存储电容的制备和使用过程提供稳定的保护，从而有效提升柱状存储电容制备过程中的稳定性和可靠性，从而提高半导体器件的制备良率和使用寿命。
在其中一个实施例中，环形的外围结构500的环宽大于或等于第一电极层210的柱状结构的内径的2倍。具体地，在本实施例的制备过程中，在对外围结构500进行填充时，第一电极层210的柱状结构的顶部也为开放状态，即，填充外围结构500的同时也会对第一电极层210的柱状结构中的空腔进行填充，但是，第一电极层210的柱状结构中的空腔需要用于形成柱状存储电容，因此，填充外围结构500后还需要对第一电极层210的柱状结构中的空腔中的填充物进行清理，以防止对柱状存储电容性能的影响。
可以理解的是，上述清理步骤会造成工艺步骤复杂，还存在影响器件性能的风险，因此，应当尽量避免填充物进入空腔中。在本实施例中，通过设置外围结构500的环宽大于或等于第一电极层210的柱状结构的内径的2倍，可以使第一电极层210的柱状结构的顶部的开口在填充过程中被快速封闭，从而使填充物无法继续进入空腔，进而降低了空腔中的填充物的含量，改善了工艺步骤的复杂度。
进一步地，可以使外围结构500的环宽等于第一电极层210的柱状结构的内径的2倍。示例性地，图2为一实施例的第一电极层210和外围结构500的俯视示意图，为了便于说明，图2中仅示出了第一电极层210和外围结构500，参考图2，可以使第一电极层210的柱状结构的直径d1为40nm，并使外围结构500的环宽d2为80nm。通过本实施例的设置方式，可以使外围结构500以较小的结构体积实现需要的保护效果。需要说明的是，若柱状存储电容结构的尺寸进一步缩小，或柱状存储电容的深宽比进一步提高，需要使外围结构500的环宽更大，以确保其支撑效果，例如使外围结构500的环宽等于第一电极层210的柱状结构的内径的3倍或4倍。
在其中一个实施例中，外围结构500为周向闭合或断续结构。其中，继续参考图2，周向闭合是指，将外围结构500沿平行于衬底的方向剖开，外围结构500的剖面为一个闭合环形。在本实施例中，通过设置外围结构500为周向闭合结构，可以使半导体器件在各个方向上获得受力均匀的支撑，从而避免单侧的柱状存储电容损伤。在其他实施例中，断续结构是指外围结构500在其环形的延伸方向上间断式设置，例如，若柱状存储电容阵列中的排布密度为渐变式变化的，则可以在柱状存储电容排列较稀疏的一侧不设置外围结构500，而仅在柱状存储电容排列较密集的一侧设置外围结构500，以形成一U形结构的外围结构500，从而减小外围结构500的体积，提供一集成度更高的半导体器件。
图3为另一实施例的半导体器件的剖面示意图，参考图3，在本实施例中，半导体器件还包括第三接触结构800和第四接触结构900。第三接触结构800的底部与第二电极层230连接，第四接触结构900的底部与接触结构700连接；其中，第四接触结构900的顶部与第三接触结构800的顶部相齐平。在本实施例中，第四接触结构900通过第二电极层230电连接至柱状存储电容，第三接触结构800通过接触结构700点连接至外围区域100B的接触节点110。进一步地，若第二电极层230表面还填充有电极填充层600，则第四接触结构900通过电极填充层600和第二电极层230电连接至柱状存储电容。
图4为一实施例的半导体器件的形成方法的流程图，参考图4，在本实施例中，半导体器件的形成方法包括步骤S100至S400。
S100：提供衬底，衬底包括单元区域100A和外围区域100B。其中，衬底的材料可以为单晶硅、多晶硅、绝缘体上硅(SOI)等，或者本领域技术人员已知的其他材料。衬底划分为单元区域100A和外围区域100B，衬底的单元区域100A和外围区域100B中均形成有接触节点110，且在单元区域100A的衬底中的多个接触节点110呈阵列式排布。
S200：在衬底上形成第一层间绝缘层741和第二层间绝缘层742，第一层间绝缘层741和第二层间绝缘层742沿平行于衬底的方向间隔排布。
S300：在外围区域100B的第一层间绝缘层741和第二层间绝缘层742中形成接触结构700。
S400：在单元区域100A的第一层间绝缘层741和第二层间绝缘层742中形成柱状电容阵列200，柱状电容阵列200包括间隔排布的柱状电容。
在其中一个实施例中，步骤S200可以通过化学气相沉积、旋涂等工艺在衬底的表面上形成第一层间绝缘层741和第二层间绝缘层742。为了提升对柱状存储电容的支撑能力，可以在第一层间绝缘层741的表面和/或第二层间绝缘层742的表面形成支撑层750，以进一步提升支撑力。即，可以在衬底上交替层叠依次形成第一层间绝缘层741、一个支撑层750、第二层间绝缘层742和另一个支撑层750。其中，支撑层750一方面可以用于对后续形成的第一电极层210进行底部支撑，另一方面还可以用于隔离衬底中的元件和待形成的柱状存储电容等元件。
进一步地，可以采用热氧化工艺形成支撑层750，支撑层750的材料包含但不限于氮化硅，第一层间绝缘层741和第二层间绝缘层742的材料包含但不限于氧化硅。第一层间绝缘层741和第二层间绝缘层742的厚度界定出后续所形成的支撑层750的高度，因此，第一层间绝缘层741和第二层间绝缘层742的厚度可根据所需形成的支撑层750的高度位置进行调整。
在其他实施例中，为了对第一电极层210进行更好的支撑，可以设置三个或四个支撑层750。在最终形成半导体器件后，去除单元区域100A的全部第一层间绝缘层741和第二层间绝缘层742，并保留外围区域100B的第一层间绝缘层741和第二层间绝缘层742。
在其中一个实施例中，半导体器件的形成方法中的步骤S300包括：在外围区域100B的第一层间绝缘层741和第二层间绝缘层742中形成互连的第一接触结构720和第二接触结构730；其中，第一接触结构720或第二接触结构730通过贯穿第一层间绝缘层741或第二层间绝缘层742实现互连。进一步地，步骤在外围区域100B的第一层间绝缘层741和第二层间绝缘层742中形成互连的第一接触结构720和第二接触结构730包括：在外围区域100B的第一层间绝缘层741和第二层间绝缘层742中形成垂直互连或错位互连的第一接触结构720和第二接触结构730。
在一些实施例中，可以先在衬底上形成第一层间绝缘层741和第二层间绝缘层742，再在外围区域100B的第一层间绝缘层741和第二层间绝缘层742中形成接触结构700。
图5为另一实施例的半导体器件的形成方法的流程图，参考图5，在另一些实施例中，步骤S200和步骤S300可以交叉执行，例如先形成第一层间绝缘层741，并在第一层间绝缘层741中形成部分接触结构700，之后在形成第二层间绝缘层742，并在第一层间绝缘层741中形成剩余的接触结构700，采用交叉执行的方法更便于形成结构层次较多、电学性能更好的接触结构700。参考图5，在本实施例中，步骤S200和步骤S300共包括步骤S310至S370。
S310：在第一层间绝缘层741的表面形成图形化的第一掩膜层120。图6为步骤S310后的半导体器件的剖面示意图，参考图6，在步骤S310后，第一掩膜层120形成有开口，开口暴露部分第一层间绝缘层741，且开口在垂直于衬底方向上的投影与外围区域100B中的接触节点110相重合，第一掩膜层120用于形成第一接触结构沟槽721。需要说明的是，第一掩膜层120可以为光阻掩膜层，也可以为硬掩模层，本申请实施例不具体限定第一掩膜层120的材料，在其他步骤中形成的掩膜层与本步骤的第一掩膜层120的材料可以相同，也可以不同，本申请实施例也不做具体限定，在其他步骤中将不再进行赘述。
S320：通过图形化的第一掩模层蚀刻第一层间绝缘层741至接触节点110的表面，并去除剩余的第一掩膜层120。图7为步骤S320后的半导体器件的剖面示意图，参考图7，在步骤S320后，第一层间绝缘层741中形成有沿竖直方向贯通的第一接触结构沟槽721，且第一接触结构沟槽721在水平面内的尺寸小于接触节点110的尺寸。
S330：在第一接触结构沟槽721中和第一层间绝缘层741的面形成接触金属层722，并去除第一层间绝缘层741表面的接触金属层722，剩余的接触金属层722作为第一接触结构720。图8为步骤S330中形成接触金属层722后的半导体器件的剖面示意图，图9为步骤S330后的半导体器件的剖面示意图，参考图8至图9，在步骤S330后，第一接触结构沟槽721中完全填充有第一接触结构720，从而实现了对接触节点110的信号引出。其中，第一接触结构720的材料可以是但不限于钨。
S340：在第一层间绝缘层741的表面形成图形化的第二掩膜层130。图10为步骤S340后的半导体器件的剖面示意图，参考图10，在步骤S340后，第二掩膜层130中形成有开口，开口暴露第一接触结构720的顶部和部分第一层间绝缘层741，且第二掩膜层130中的开口在水平面内的尺寸大于接触节点110的尺寸和第一接触结构720的尺寸，通过形成较大的开口，可以在后续步骤中形成较大尺寸的中间电极层，从而提高接触结构700的接触可靠性，并降低接触电阻。
S350：通过图形化的第二掩膜层130蚀刻第一层间绝缘层741和第一接触结构720至设定深度，并去除剩余的第二掩膜层130。图11为步骤S350后的半导体器件的剖面示意图，参考图11，在步骤S350后，第一层间绝缘层741中形成一与待形成的中间金属层710的尺寸和厚度相当的沟槽。
S360：在第一层间绝缘层741的沟槽中填充中间金属层710，并在第一层间绝缘层741的表面形成支撑层750和第二层间绝缘层742。
S370：重复前述步骤S310至S360，以在外围区域100B形成第二接触结构730和另一中间金属层710。
通过上述步骤S310至S370，可以形成如图12所示的包括第一接触结构720、第二接触结构730和两个中间金属层710的接触结构700，通过本实施例的接触结构700的形成方法，不仅可以有效缩短接触结构700中的接触结构700长度，以减小接触结构700的整体阻值，还可以使接触结构700在平行于衬底的平面内具有一定的长度，从而缩短单元区域100A和外围区域100B在水平面内的连接路径的长度。
在其中一个实施例中，步骤S400前还包括步骤S500：在第一层间绝缘层741和第二层间绝缘层742中形成外围结构500，外围结构500位于柱状电容阵列200边缘。具体地，在其中一个实施例中，步骤S500包括步骤S510至S520。
S510：在第一层间绝缘层741和第二层间绝缘层742中形成第一沟槽510和多个第二沟槽211，多个第二沟槽211呈阵列式排布，第一沟槽510围绕多个第一沟槽510的整体外轮廓环形设置。
具体地，第一沟槽510用于形成外围结构500，多个第二沟槽211用于形成柱状电容阵列200，在本实施例中，通过一个步骤同时形成外围结构500沟槽和柱状电容阵列200的沟槽，可以简化制备步骤，从而实现更高的制备效率。当半导体器件包括第一层间绝缘层741和第二层间绝缘层742和支撑层750时，在第一层间绝缘层741和第二层间绝缘层742和支撑层750中形成第一沟槽510和多个第二沟槽211，多个第二沟槽211呈阵列式排布，第一沟槽510围绕多个第一沟槽510的整体外轮廓环形设置。
在其中一个实施例中，步骤S510可以包括步骤S511至S512。
S511：在支撑层750表面形成图形化的第三掩膜层140。图13为步骤S511后的半导体器件的剖面示意图，参考图13，在步骤S511后，第三掩膜层140暴露出部分支撑层750。
S512：通过图形化的第三掩膜层140蚀刻第一层间绝缘层741、第二层间绝缘层742和支撑层750至衬底表面，以形成第一沟槽510和多个第二沟槽211。其中，多个第二沟槽211呈阵列式排布，第一沟槽510围绕多个第一沟槽510的整体外轮廓环形设置。具体地,以图形化的第三掩膜层140为掩膜，对多个支撑层750、第一层间绝缘层741和第二层间绝缘层742进行刻蚀，以去除单元区域100A的部分支撑层750、部分第一层间绝缘层741和部分第二层间绝缘层742，并在单元区域100A中形成多个第二沟槽211，然后去除图形化的第三掩膜层140。
图14为步骤S512后的半导体器件的剖面示意图，参考图14，在步骤S512后，在单元区域100A上的第一层间绝缘层741、第二层间绝缘层742与支撑层750内形成多个第二沟槽211。进一步地，所有的第二沟槽211呈六方密堆积排布。再进一步地，第二沟槽211可以为倒梯形孔、矩形孔等，其内壁例如可以为弧形，在本实施例中不做具体限制。此外，本实施例中，外围区域100B上还保留有支撑层750、第一层间绝缘层741和第二层间绝缘层742，以在后续柱状存储电容形成的工艺步骤中保护外围区域100B的衬底。
可以理解的是，由于需要在交替层叠的支撑层750、第一层间绝缘层741和第二层间绝缘层742中形成第二沟槽211，进而在后续可在第二沟槽211的底璧和内壁上形成具有多个柱状结构的第一电极层210，因此，可以通过增加第一层间绝缘层741和/或第二层间绝缘层742的厚度，以增大后续所形成的柱状存储电容的第一电极层210的高度，从而增加柱状存储电容的第一电极层210的表面积，进而提高形成的柱状存储电容的电容值。
S520：在第一沟槽510中形成外围结构500。
具体地，图16为步骤S500后的半导体器件的剖面示意图，参考图16，在步骤S500后，外围结构500可在沉积工艺的基础上结合平坦化工艺形成。例如，首先，采用物理气相沉积或化学气相沉积等工艺形成外围结构500材料层于第一沟槽510中；然后，执行平坦化工艺以去除器件顶部的外围结构500材料层，以形成平坦的外围结构500材料层。
在本实施例中，外围结构500的材料可以为氧化硅、氮化硅、氮氧化硅、碳氮化硅中的至少一种，可以理解的是，上述外围结构500的材料具有较高的强度，因此，通过设置外围结构500可以提升半导体器件的使用时的整体强度，避免器件失效。进一步地，外围结构500还可以在制备过程中对器件结构进行保护，从而防止柱状存储电容的失效，以提升柱状存储电容制备过程中的稳定性和可靠性，进而提高半导体器件的制备良率。
在其中一个实施例中，步骤S400包括步骤S410至S450，以形成柱状电容阵列200。
S410：在第一沟槽510和第二沟槽211中形成第一电极层210，第一电极层210包括多个柱状结构。
具体地，图15为步骤S400后的半导体器件的剖面示意图，参考图15，在步骤S410后，在第一沟槽510和第二沟槽211的内壁和底璧上形成第一电极层210。第一电极层210形成于第二沟槽211中的部分的形貌与第二沟槽211的形貌相同，从而形成第一电极层210中的多个柱状结构。可以理解的是，先在沟槽中形成的第一电极层210可以隔离外围结构500与第一层间绝缘层741和第二层间绝缘层742之间的界面，防止去除多余的外围结构500的材料时对第一层间绝缘层741和第二层间绝缘层742造成损伤，从而提高半导体器件的可靠性，因此，在本实施例中，将步骤S410设置于步骤S520之前。
进一步地，第一电极层210可在沉积工艺的基础上结合平坦化工艺形成。例如，首先，采用物理气相沉积或化学气相沉积等工艺形成电极材料层于支撑层750的表面上、以及第一沟槽510和第二沟槽211中；然后，执行平坦化工艺以去除电极材料层中位于支撑层750上方的部分，从而只保留第一沟槽510和第二沟槽211中的电极材料层，以构成具有多个柱状结构的第一电极层210。
在本实施例中，单元区域100A的接触节点110通过第二沟槽211暴露出来，从而使形成的第一电极层210的第一电极层210的柱状结构的底部能够与接触节点110电性连接。其中，第一电极层210的材料可以为多晶硅或金属。当第一电极层210的材料为金属时，还可以采用氮化钛和Ti层叠结构；当第一电极层210为多晶硅时，可以为零掺杂和/或掺杂的多晶硅。
S420：在外围结构500材料层的表面形成图形化的第四掩膜层150。具体地，图17为步骤S420后的半导体器件的剖面示意图，参考图17，在步骤S420后，第四掩膜层150中形成多个开口，且每个开口在衬底上的投影与多个柱状结构在衬底上的投影均部分重合，以去除各个的第一层间绝缘层741和第二层间绝缘层742并保留各个的支撑层750，第四掩膜层150中的多个开口用于在后续步骤中形成多个电容打开孔，以去除单元区域100A剩余的第一层间绝缘层741和第二层间绝缘层742。
S430：通过图形化的第四掩膜层150蚀刻去除单元区域100A的全部第一层间绝缘层741和第二层间绝缘层742和部分支撑层750，并去除高于第一电极层210的外围结构500材料层，剩余的外围结构500材料层作为外围结构500。
具体地，图18为步骤S430后的半导体器件的剖面示意图，图19为图18的半导体器件的单元区域100A的俯视示意图，在步骤S430后，在单元区域100A中形成了电容打开孔，参考图19，在本实施例中每个电容打开孔用于打开3个柱状结构的电容孔，且电容打开孔暴露部分衬底。在其他实施例中，每个电容打开孔也可以用于打开4个或4个以上的电容孔。
参考图18，通过电容打开孔可以去除单元区域100A的全部第一层间绝缘层741、全部第二层间绝缘层742和部分支撑层750，从而在后续步骤中沉积电容介质层220和第二电极层230，以形成双面的柱状存储电容，增大柱状存储电容的容值。剩余的支撑层750横向连接第一电极层210的多个柱状结构的外壁，以对第一电极层210进行支撑。具体地，顶部的支撑层750位于第一电极层210的多个柱状结构的顶部外围，中部的支撑层750位于第一电极层210的多个柱状结构的中间部位，以对第一电极层210进行有效的支撑。
S440：在第一电极层210的内表面和外表面形成电容介质层220。
S450：在电容介质层220的表面形成第二电极层230。
具体地，电容介质层220覆盖第一电极层210的第一电极层210的柱状结构的内表面和外表面，以充分利用第一电极层210的内表面和外表面，构成具有较大电极表面积的柱状存储电容。进一步地，电容介质层220的材料可以为金属氧化物等高K介质材料。进一步地，电容介质层220可以为叠层结构，例如氧化铪-氧化锆的双重结构。第二电极层230在对应第一电极层210的柱状结构的内部和第一电极层210的柱状结构的外部均能够与电容介质层220以及第一电极层210构成柱状存储电容。
进一步地，可以采用化学气相沉积工艺或原子层沉积工艺在第一电极层210的内表面和外表面以及各个支撑层750暴露出的表面形成电容介质层220；并在电容介质层220的内表面和外表面形成第二电极层230。本实施例中，电容介质层220和第二电极层230还依次延伸覆盖在外围区域100B上保留的支撑层750的表面上。
在其中一个实施例中，半导体器件的形成方法还包括步骤S600。
S600：在第二电极层230的表面形成电极填充层600，电极填充层600充满第二电极层230构成的间隙。
具体地，继续参考图1，图1即为步骤S600后的半导体器件的剖面示意图。可以采用化学气相沉积工艺在第二电极层230的表面形成电极填充层600，以使电极填充层600填满第二电极层230之间的间隙。进一步地，电极填充层600的材料可以为未掺杂或者硼掺杂的多晶硅。
在其中一个实施例中，半导体器件的形成方法还包括步骤S700。
S700：在第二电极层230上形成第二接触结构730，并在接触结构700上形成第三接触结构800，第二接触结构730和第三接触结构800同时形成。
具体地，在形成第三接触结构800前，还包括步骤S610：去除外围区域100B的电极填充层600，图20为步骤S610后的半导体器件的剖面示意图。进一步地，继续参考图3，图3即为步骤S700后的半导体器件的剖面示意图，可以先在电极填充层600、外围结构500和支撑层750的顶部形成第三层间绝缘层760，并在第三层间绝缘层760的表面形成图形化的第五掩膜层，第五掩膜层中形成有多个开口，开口暴露部分第三层间绝缘层760，部分开口在垂直方向上与位于顶部的中间金属层710部分重合，另一部分开口在垂直方向上与电极填充层600部分重合；之后，通过图形化的第五掩膜层蚀刻第一层间绝缘层741和第二层间绝缘层742，以形成接触沟槽；然后，可以采用电镀或溅射工艺向各个接触沟槽中填充金属导电材料，并进一步通过化学机械平坦化工艺去除多余的金属导电材料，从而形成第四接触结构900和第三接触结构800。
应该理解的是，虽然图4至图5的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图4至图5中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括单元区域和外围区域；
形成在所述单元区域和所述外围区域的所述衬底上的第一层间绝缘层和第二层间绝缘层，所述第一层间绝缘层和所述第二层间绝缘层沿垂直于所述衬底的方向间隔排布；
柱状电容阵列，所述柱状电容阵列包括间隔排布的柱状电容，所述柱状电容形成在所述单元区域的所述第一层间绝缘层和所述第二层间绝缘层中；
接触结构，所述接触结构形成在所述外围区域的所述第一层间绝缘层和所述第二层间绝缘层中。
2.根据权利要求1所述的半导体器件，其特征在于，所述接触结构包括互连的第一接触结构和第二接触结构，所述第一接触结构或所述第二接触结构通过贯穿所述第一层间绝缘层或所述第二层间绝缘层实现互连。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一接触结构和所述第二接触结构垂直互连或错位互连。
4.根据权利要求1所述的半导体器件，其特征在于，还包括位于所述柱状电容阵列边缘的外围结构，所述外围结构形成在所述第一层间绝缘层和所述第二层间绝缘层中。
5.根据权利要求1所述的半导体器件，其特征在于，所述外围结构为周向闭合或断续结构。
6.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底包括单元区域和外围区域；
在所述衬底上形成第一层间绝缘层和第二层间绝缘层，所述第一层间绝缘层和所述第二层间绝缘层沿垂直于所述衬底的方向间隔排布；
在所述外围区域的所述第一层间绝缘层和所述第二层间绝缘层中形成接触结构；
在所述单元区域的所述第一层间绝缘层和所述第二层间绝缘层中形成柱状电容阵列，所述柱状电容阵列包括间隔排布的柱状电容。
7.根据权利要求6所述的形成方法，其特征在于，所述在所述外围区域的所述第一层间绝缘层和所述第二层间绝缘层中形成接触结构，包括：
在所述外围区域的所述第一层间绝缘层和所述第二层间绝缘层中形成互连的第一接触结构和第二接触结构；
其中，所述第一接触结构或所述第二接触结构通过贯穿所述第一层间绝缘层或所述第二层间绝缘层实现互连。
8.根据权利要求7所述的形成方法，其特征在于，所述在所述外围区域的所述第一层间绝缘层和所述第二层间绝缘层中形成互连的第一接触结构和第二接触结构，包括：
在所述外围区域的所述第一层间绝缘层和所述第二层间绝缘层中形成垂直互连或错位互连的第一接触结构和第二接触结构。
9.根据权利要求6所述的形成方法，其特征在于，还包括：
在所述第一层间绝缘层和所述第二层间绝缘层中形成外围结构，所述外围结构位于所述柱状电容阵列边缘。
10.根据权利要求9所述的形成方法，其特征在于，所述在所述第一层间绝缘层和所述第二层间绝缘层中形成外围结构，包括：
在所述第一层间绝缘层和所述第二层间绝缘层中形成周向闭合或断续的外围结构。
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