WO2023206839A1 - 半导体结构及其制备方法 - Google Patents

半导体结构及其制备方法 Download PDF

Info

Publication number
WO2023206839A1
WO2023206839A1 PCT/CN2022/108345 CN2022108345W WO2023206839A1 WO 2023206839 A1 WO2023206839 A1 WO 2023206839A1 CN 2022108345 W CN2022108345 W CN 2022108345W WO 2023206839 A1 WO2023206839 A1 WO 2023206839A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
silicon
semiconductor structure
sacrificial
sacrificial layer
Prior art date
Application number
PCT/CN2022/108345
Other languages
English (en)
French (fr)
Inventor
李晓杰
Original Assignee
长鑫存储技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 长鑫存储技术有限公司 filed Critical 长鑫存储技术有限公司
Priority to US18/152,193 priority Critical patent/US20230345699A1/en
Publication of WO2023206839A1 publication Critical patent/WO2023206839A1/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to the field of semiconductor technology, and in particular, to a semiconductor structure and a preparation method thereof.
  • Dynamic random access memory is a semiconductor memory that writes and reads data at high speed and randomly, and is widely used in data storage equipment or devices. Dynamic random access memory is composed of multiple repeated storage cells. Each storage unit usually includes a capacitor and a transistor. The capacitor stores data information, and the transistor controls the reading of data information in the capacitor. Among them, the capacitor is usually arranged vertically on the substrate. As the integration level of the semiconductor structure continues to increase, the capacitor has a larger aspect ratio, which is not conducive to the preparation of the capacitor.
  • the arrangement mode of the capacitors is converted from a vertical arrangement to a horizontal arrangement.
  • horizontally arranged capacitors can easily cause deformation of the semiconductor structure and affect the yield of the semiconductor structure.
  • Multiple rows of silicon pillar structures and support structures are formed in the stacked structure located on the second area.
  • the multiple rows of silicon pillar structures are spaced apart along the first direction.
  • Each row of the silicon pillar structures includes spaces and is parallel to the A plurality of silicon pillars on the base, the plurality of silicon pillars in the multi-column silicon pillar structure are distributed in multiple layers; the support structure connects any adjacent silicon pillars;
  • the method for manufacturing a semiconductor structure provided by embodiments of the present disclosure has the following advantages:
  • a support structure is also formed, and the support structure is used to connect any adjacent silicon columns.
  • the silicon columns can be prevented from deforming due to their own weight, and the strength of the multi-column silicon column structure can be improved. This can prevent the silicon pillar structure from tilting or bending when preparing the capacitor structure, thereby improving the yield of the semiconductor structure.
  • Figure 1 is a process flow diagram of a method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • Figure 4 is a schematic structural diagram after forming a mask layer in the method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • Figure 7 is a cross-sectional view along the A-A direction in Figure 6;
  • Figure 10 is a schematic structural diagram after forming a second sacrificial layer in the method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • Figure 11 is a cross-sectional view along the A-A direction in Figure 10;
  • Figure 13 is a cross-sectional view along the A-A direction in Figure 12;
  • Figure 14 is a schematic structural diagram after forming a second trench in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • Figure 15 is a cross-sectional view along the A-A direction in Figure 14;
  • Figure 16 is a schematic structural diagram after forming a third trench in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • Figure 17 is a cross-sectional view along the A-A direction in Figure 16;
  • Figure 18 is a schematic structural diagram after forming an insulating layer in the method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • Figure 19 is a cross-sectional view along the A-A direction in Figure 18;
  • Figure 20 is a schematic structural diagram after forming a support structure in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • Figure 21 is a cross-sectional view along the A-A direction in Figure 20;
  • Figure 22 is a schematic structural diagram after forming a photoresist strip in the method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • Figure 23 is a cross-sectional view along the A-A direction in Figure 22;
  • Figure 27 is a cross-sectional view along the A-A direction in Figure 26;
  • Figure 28 is a schematic structural diagram after forming a capacitor structure in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • Figure 32 is a schematic structural diagram of the method for preparing a semiconductor structure provided by an embodiment of the present disclosure after removing part of the first interconnect layer and the capacitor structure;
  • Figure 37 is a cross-sectional view along the A-A direction in Figure 36;
  • a support structure is formed while forming multiple layers and columns of silicon pillars, and the support structure is used to connect any adjacent silicon pillars, so that , can prevent the silicon pillars from deforming due to their own weight, improve the strength of the multi-column silicon pillar structure, and thus prevent the silicon pillar structure from tilting or bending when preparing the capacitor structure, improving the yield of the semiconductor structure.
  • Figure 1 is a flow chart of a method for preparing a semiconductor structure provided by an embodiment of the present disclosure.
  • Figures 2 to 41 are schematic diagrams of various stages of the method for preparing a semiconductor structure. The method for preparing a semiconductor structure will be described in detail below in conjunction with Figures 2 to 41. introduction.
  • an embodiment of the present disclosure provides a method for manufacturing a semiconductor structure, including the following steps:
  • Step S100 Provide a substrate, which includes a first region and a second region connected to the first region.
  • a substrate 10 provides a support for supporting a film layer thereon.
  • the substrate 10 may be a semiconductor substrate.
  • the substrate 10 may be a silicon substrate, a germanium substrate, a silicon carbide (SiC) substrate, a silicon germanium (SiGe) substrate, a germanium on insulator (Germanium on Insulator, GOI for short) substrate or a silicon on insulator (Silicon on Insulator).
  • SOI silicon on Insulator
  • first area and the second area can be understood as the first area and the second area being arranged side by side. Continuing to refer to FIG. 3 for their structure, it can also be understood that the first area is arranged around the second area.
  • first region and the second region it is possible to define the L1 region in Figure 3 as the first region, and define the L2 in Figure 3 as the second region.
  • Multiple layers of initial silicon layers 21 and multiple layers of first initial sacrificial layers 22 are sequentially stacked and alternately arranged in a direction perpendicular to the substrate 10 , and the first initial sacrificial layers 22 are arranged on the substrate 10 .
  • the number of the initial silicon layer 21 and the first initial sacrificial layer 22 can be set according to actual needs.
  • the initial silicon layer 21 and the first initial sacrificial layer 22 can be formed through a deposition process, where the deposition process can include chemical vapor deposition (Chemical Vapor Deposition, CVD for short), physical vapor deposition (Physical Vapor Deposition) , referred to as PVD) or atomic layer deposition (Atomic Layer Deposition, referred to as ALD), etc.
  • CVD chemical vapor deposition
  • PVD physical vapor deposition
  • ALD atomic layer deposition
  • the first initial sacrificial layer 22 also provides a certain supporting effect to the initial silicon layer 21, ensuring the normal progress of the preparation process of the semiconductor structure.
  • a second mask pattern is formed in the layer 90, wherein the second mask pattern includes a plurality of second protrusions 91 and second openings 92 located between adjacent second protrusions 91, along which the plurality of second protrusions 91
  • the second protrusions 91 are spaced apart in the second direction, and each second protrusion 91 extends along the first direction, wherein all the second openings 92 are located above the second area to avoid forming the second opening 92 above the first area.
  • a multi-column silicon column structure is formed above the second region, and one end of the multi-column silicon column structure is connected to the stacked structure 20 remaining above the first region to provide support for the multi-column silicon column structure, thereby improving the performance of the multi-column silicon column structure. stability.
  • Step S350 Remove the remaining first sacrificial layer and the second sacrificial layer located on the second area to form a multi-column silicon pillar structure.
  • a Selective CoC (Conductive on Conductive) ALD process can be used to selectively form only a certain thickness of metal on each silicon pillar 31 to form the first electrode layer 111 .
  • a Selective CoC (Conductive on Conductive) ALD process can be used to selectively form only a certain thickness of metal on each silicon pillar 31 to form the first electrode layer 111 .
  • the silicon pillar 31 can be supported on both the horizontal and vertical planes, which improves the bearing capacity of the silicon pillar 31 and avoids the silicon pillar 31 from being damaged by the capacitor structure 110. Deformation occurs due to pressure, which improves the yield of the semiconductor structure.
  • the method of preparing the semiconductor structure further includes:
  • the first interconnection layer is used to connect the second electrode layers 113 of all capacitor structures together, so that all capacitor structures are arranged in parallel, so that the capacitance of the semiconductor structure is equal to the sum of the capacitances of all capacitor structures. After the capacitor structures are connected in parallel The total current is equal to the sum of the currents of each capacitor structure. In this way, the storage capacity of the semiconductor structure can be increased and the performance of the semiconductor structure can be improved.
  • an etching liquid or an etching gas is used to remove part of the first interconnection layer 130 and part of the capacitor structure 110 to expose the upper surface of the uppermost silicon pillar 31 .
  • etching liquid or etching gas is used to continue to remove the support structure 40 to expose the filling area, that is, to expose the second trench and the third trench.
  • an epitaxial layer 140 is formed on the surface of the silicon pillar 31 exposed in the filling area using an epitaxial process, and the epitaxial layer 140 forms a second gap 150 between adjacent capacitor structures 110, wherein, The material of the epitaxial layer includes silicon. It should be noted that the epitaxial layer 140 is an area outside the dotted line.
  • the method for preparing the semiconductor structure further includes: oxidizing the epitaxial layer so that the Silicon reacts with oxygen to form oxide to form oxide layer 160 .
  • a high-temperature oxidation process can be directly used in the deposition equipment to oxidize the epitaxial layer.
  • the volume of the second gap can be reduced, thereby better ensuring that the spaces between multiple capacitor structures located on the same silicon pillar can be electrical insulation.
  • the thickness of the oxide layer is greater than the thickness of the first electrode layer 111 and less than the sum of the thicknesses of the first electrode layer 111 and the dielectric layer 112. In this way, it is reserved for the formation of the second interconnection layer 170.
  • the space ensures the interconnection of the second electrode layer 113 of the capacitor structure 110 and also ensures the electrical insulation between multiple capacitor structures 110 located on the same silicon pillar 31 .
  • the remaining first mask layer located on the first region may also be removed.
  • the second interconnection layer fills the second gap 150 and is connected to the first interconnection layer 130 , to form the interconnect layer 200.
  • the material of the second interconnection layer 170 includes polysilicon.
  • multiple capacitor structures can be arranged in parallel, thereby increasing the storage capacity of the capacitor structure and improving the performance of the semiconductor structure.
  • the method of preparing the semiconductor structure further includes:
  • Remove the first sacrificial layer within the stacked structure located on the first region illustratively, form a third photoresist layer (not shown in the figure) on the semiconductor structure located on the second region, and then use etching gas Or the etching liquid removes the first sacrificial layer 24 located on the first region, exposing the silicon layer 23 located on the first region.
  • an active pillar is formed on the silicon layer located on the first region.
  • the active pillar includes a channel and a source electrode and a drain electrode located on both sides of the channel, wherein the types of doped ions of the source electrode and the drain electrode can be the same.
  • the type of doping ions in the channel is different from the type of doping ions in the source.
  • the type of doping ions in the channel may be P-type ions, and the types of doping ions in the source and drain are It can be an N-type ion.
  • the type of doping ions in the channel is N-type ions, and the type of doping ions in the source and drain electrodes may be P-type ions.
  • a fourth light beam may be formed on the semiconductor structure located in the second region and on the partial stacked structure located in the first region.
  • Resist layer (not shown in the figure), the fourth photoresist layer can block part of the stack structure and the semiconductor structure located on the second area, and then use dry etching or wet etching to remove the semiconductor structure located on the first area part of the first sacrificial layer in the stacked structure to expose part of the silicon layer located on the first region; and then use a plasma doping process to expose part of the silicon layer located on the first region for ion doping to form a trench channel; after that, remove the fourth photoresist layer, and form a fifth photoresist layer covering the channel, and then use dry etching or wet etching to remove the remaining first sacrificial layer to expose The remaining silicon layer located on the first region is then exposed using a plasma doping process for ion doping
  • the plurality of word lines 180 are spaced apart in a direction perpendicular to the substrate 10 , and each word line 180 extends along the first direction and is connected to active pillars located on the same layer. That is, each word line 180 is used to connect active pillars on the same layer.
  • the channel of the source column is not limited to.
  • the method of preparing the semiconductor structure further includes: forming an isolation layer 210 wrapping each bit line 190 and each word line 180 on the first region.
  • the material of the isolation layer 210 may include silicon oxide or silicon nitride.

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本公开提供一种半导体结构及其制备方法，涉及半导体结构技术领域，用于解决半导体结构易发生变形的技术问题，该制备方法包括：提供具有第一区域和第二区域的基底；在基底上形成堆叠结构；在位于第二区域上的堆叠结构内形成多列硅柱结构和支撑结构，多列硅柱结构沿第一方向间隔设置，每列硅柱结构包括间隔且平行于基底的多个硅柱，多列硅柱结构中的多个硅柱呈多层分布；支撑结构连接任意相邻的硅柱。本公开在形成呈多层多列的硅柱的同时也形成支撑结构，利用支撑结构连接任意相邻的硅柱，如此，可以防止硅柱因自身的重量发生变形，提高多列硅柱结构的强度，进而可以防止在制备电容结构时硅柱结构发生倾斜或者弯曲，提高了半导体结构的良率。

Description

半导体结构及其制备方法
本公开要求于2022年04月26日提交中国专利局、申请号为202210447115.X、申请名称为“半导体结构及其制备方法”的中国专利申请的优先权，其全部内容通过引用结合在本公开中。
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
动态随机存取存储器(dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。动态随机存取存储器由多个重复的存储单元组成，每个存储单元通常包括电容器和晶体管，电容器存储数据信息，晶体管控制电容器中的数据信息的读取。其中，电容器通常垂直设置在基底上，随着半导体结构的集成度不断提高，致使电容器具有较大纵横比，不利于电容器的制备。
为了提高半导体结构的集成度，相关技术中，将电容器的设置方式从垂直设置转换为水平设置，但是，水平设置的电容器容易致使半导体结构发生变形，影响半导体结构的良率。
发明内容
本公开实施例的第一方面提供一种半导体结构的制备方法，其包括：提供基底，所述基底包括第一区域以及与所述第一区域连接的第二区域；
在所述基底上形成堆叠结构；
在位于所述第二区域上的所述堆叠结构内形成多列硅柱结构和支撑结构，多列硅柱结构沿第一方向间隔设置，每列所述硅柱结构包括间隔且平行于所述基底的多个硅柱，多列所述硅柱结构中的多个硅柱呈多层分布；所述支撑结构连接任意相邻的所述硅柱；
形成环绕每个所述硅柱的电容结构。
与现有技术相比，本公开实施例提供的半导体结构的制备方法具有如下优点：
在形成呈多层多列的硅柱的同时也形成支撑结构，利用支撑结构连接任意相邻的硅柱，如此，可以防止硅柱因自身的重量发生变形，提高多列硅柱结构的强度，进而可以防止在制备电容结构时硅柱结构发生倾斜或者弯曲，提高了半导体结构的良率。
本公开实施例的第二方面提供一种半导体结构，该半导体结构通过第一方面提供 的半导体结构的制备方法制得。
除了上面所描述的本公开实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本公开实施例提供的半导体结构及其制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体结构的制备方法的工艺流程图；
图2为本公开实施例提供的半导体结构的制备方法中形成堆叠结构后的结构示意图；
图3为沿图2中A-A方向的剖视图；
图4为本公开实施例提供的半导体结构的制备方法中形成掩膜层后的结构示意图；
图5为沿图4中A-A方向的剖视图；
图6为本公开实施例提供的半导体结构的制备方法中形成第一光刻胶层后的结构示意图；
图7为沿图6中A-A方向的剖视图；
图8为本公开实施例提供的半导体结构的制备方法中形成条状体后的结构示意图；
图9为沿图8中A-A方向的剖视图；
图10为本公开实施例提供的半导体结构的制备方法中形成第二牺牲层后的结构示意图；
图11为沿图10中A-A方向的剖视图；
图12为本公开实施例提供的半导体结构的制备方法中形成第二光刻胶层后的结构示意图；
图13为沿图12中A-A方向的剖视图；
图14为本公开实施例提供的半导体结构的制备方法中形成第二沟槽后的结构示意图；
图15为沿图14中A-A方向的剖视图；
图16为本公开实施例提供的半导体结构的制备方法中形成第三沟槽后的结构示意图；
图17为沿图16中A-A方向的剖视图；
图18为本公开实施例提供的半导体结构的制备方法中形成绝缘层后的结构示意图；
图19为沿图18中A-A方向的剖视图；
图20为本公开实施例提供的半导体结构的制备方法中形成支撑结构后的结构示意图；
图21为沿图20中A-A方向的剖视图；
图22为本公开实施例提供的半导体结构的制备方法中形成光刻胶条后的结构示意图；
图23为沿图22中A-A方向的剖视图；
图24为本公开实施例提供的半导体结构的制备方法中去除第二牺牲层后的结构示意图；
图25为沿图24中A-A方向的剖视图；
图26为本公开实施例提供的半导体结构的制备方法中去除第一牺牲层后的结构示意图；
图27为沿图26中A-A方向的剖视图；
图28为本公开实施例提供的半导体结构的制备方法中形成电容结构后的结构示意图；
图29为图26中B区域的放大示意图；
图30为本公开实施例提供的半导体结构的制备方法中形成第一互连层后的结构示意图；
图31为沿图30中A-A方向的剖视图；
图32为本公开实施例提供的半导体结构的制备方法中去除部分第一互连层和电容结构后的结构示意图；
图33为沿图32中A-A方向的剖视图；
图34为本公开实施例提供的半导体结构的制备方法中去除支撑结构后的结构示意图；
图35为沿图34中A-A方向的剖视图；
图36为本公开实施例提供的半导体结构的制备方法中形成外延层后的结构示意图；
图37为沿图36中A-A方向的剖视图；
图38为本公开实施例提供的半导体结构的制备方法中形成氧化硅层后的结构示意图；
图39为沿图38中A-A方向的剖视图；
图40为本公开实施例提供的半导体结构的制备方法中形成第二互连层后的结构示意图；
图41为沿图40中A-A方向的剖视图；
图42为本公开实施例提供的半导体结构的结构示意图。
具体实施方式
正如背景技术所述，相关技术中，在制备水平电容结构时存在硅柱发生的变形的问题，经发明人研究发现，出现这种问题的主要原因是：在制备成阵列分布的多个硅柱时，相邻的硅柱之间并不存在支撑结构，致使硅柱在自身的重力的作用下发生倾斜或者弯曲，进而降低半导体结构的良率。
基于上述的技术问题，本公开实施例提供的半导体结构及其制备方法中，通过在形成呈多层多列的硅柱的同时也形成支撑结构，利用支撑结构连接任意相邻的硅柱，如此，可以防止硅柱因自身的重量发生变形，提高多列硅柱结构的强度，进而可以防止在制备电容结构时硅柱结构发生倾斜或者弯曲，提高了半导体结构的良率。
为了使本公开实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本公开保护的范围。
图1为本公开实施例提供的半导体结构的制备方法的流程图，图2-图41为半导体结构的制备方法的各个阶段的示意图，下面结合图2-图41对半导体结构的制备方法进行详细的介绍。
参考图1，本公开实施例提供一种半导体结构的制备方法，包括如下的步骤：
步骤S100：提供基底，基底包括第一区域以及与第一区域连接的第二区域。
参考图2和图3，基底10提供支撑，用于支撑其上的膜层。基底10可以为半导体基底。示例性的，基底10可以为硅基底、锗基底、碳化硅(SiC)基底、锗化硅(SiGe)基底、绝缘体上锗(Germanium on Insulator，简称GOI)基底或者绝缘体上硅(Silicon on Insulator，简称SOI)基底等。
其中，基底10包括第一区域和与第一区域连接的第二区域，其中，第一区域用于形成晶体管、字线或者位线等半导体器件，第二区域用于形成电容结构。
需要说明的是，第一区域与第二区域连接，可以理解为第一区域和第二区域并排设置，其结构继续参考图3，也可以理解为第一区域围绕第二区域设置。为了便于对第一区域和第二区域进行清晰的表达，不妨将图3中L1区域定义为第一区域，将图3中L2定义为第二区域。
步骤S200：在基底上形成堆叠结构。
示例性地，继续参考图3，在基底10上形成层叠且交替设置的初始硅层21和第一初始牺牲层22，即，在基底10上形成多层初始硅层21和多层第一初始牺牲层22，多层初始硅层21和多层第一初始牺牲层22构成堆叠结构20。
多层初始硅层21和多层第一初始牺牲层22沿垂直于基底10的方向依次层叠且交替设置，且第一初始牺牲层22设置在基底10上。其中，初始硅层21和第一初始牺牲层22的个数可以依据实际需求进行设置。
在一些可能的实现方式中，初始硅层21和第一初始牺牲层22可以通过沉积工艺形成，其中，沉积工艺可以包括化学气相沉积(Chemical Vapor Deposition，简称CVD)、物理气相沉积(Physical Vapor Deposition，简称PVD)或者原子层沉积(Atomic Layer Deposition，简称ALD)等。
在另一些可能的实现方式中，第一初始牺牲层22通过外延工艺(Epitaxy，简称EPI)形成，如此，可以避免第一初始牺牲层22与初始硅层21之间晶格不匹配的问题。第一初始牺牲层22的材质包括锗化硅，使得第一初始牺牲层22与初始硅层21具有较大的刻蚀选择比，以便于后续的工艺有选择性地去除第一牺牲层，减少对硅层的刻蚀。
此外，第一初始牺牲层22还给初始硅层21提供一定的支撑作用，保证了半导体结构的制备工艺的正常进行。
参考图4和图5，为了便于在位于第二区域上的堆叠结构内形成多列硅柱结构和支撑结构，本实施例在堆叠结构20上形成初始掩膜层50，如此以初始掩膜层50为掩膜，对位于第二区域上的堆叠结构20进行图形化处理。
其中，初始掩膜层50可以单一膜层，也可以为叠层结构。当初始掩膜层50为叠层结构时，初始掩膜层50可以包括第一初始掩膜层51和第二初始掩膜层52，第一初始掩膜层51设置在堆叠结构20上，第二初始掩膜层52设置在第一初始掩膜层51上，如此，可以将掩膜图案先转移到第二初始掩膜层52内，然后以具有掩膜图案的第二初始掩膜层52作为掩膜，刻蚀第一初始掩膜层51，以将掩膜图案转移到第一初始掩膜层51上，最后，再以具有掩膜图案的第一初始掩膜层51作为掩膜，刻蚀堆叠结构20。如此可以提高掩膜图案的转移过程中的精准性，提高半导体结构的制备精度。
其中，第一初始掩膜层51的材质可以包括氧化硅，但不仅限于此。第二初始掩膜层52的材质可以包括氮化硅，但不仅限于此。
步骤S300：在位于第二区域上的堆叠结构内形成多列硅柱结构和支撑结构，多列硅柱结构沿第一方向间隔设置，每列硅柱结构包括间隔且平行于基底的多个硅柱，多列硅柱结构中的多个硅柱呈多层分布；支撑结构连接任意相邻的硅柱。
在一种可能的示例中，步骤S310：刻蚀部分堆叠结构，形成多个沿第一方向间隔设置的第一沟槽，多个第一沟槽将堆叠结构分割为多列条状体，每列条状体包括层叠且交替设置的硅层和第一牺牲层；其中，第一沟槽的长度方向与第一方向相互垂直，且结构如图8和图9所示。
示例性地，参考图6和图7，可以在初始掩膜层50上形成第一光刻胶层60，比如，可以利用涂覆的工艺在第二初始掩膜层52形成第一光刻胶层60，之后，采用曝光、显影或者刻蚀的方式，在第一光刻胶层60内形成第一掩膜图案。其中，第一掩膜图案包括多个第一凸起以及位于相邻的第一凸起之间的第一开口，多个第一凸起沿第一方向间隔设置，且每个第一凸起沿第二方向延伸，第二方向与第一方向相互垂直。
第一方向为图6中的Y方向，第二方向为图6中的X方向，如此，可以保证后续形成硅柱的延伸方向与基底相互平行，进而可以形成的三维堆叠的存储单元，与相关技术中二维存储单元相比，可以在有效的面积内设置更多的存储单元，进而提高了半导体结构的存储容量。
参考图8和图9，通过干法刻蚀或者湿法刻蚀，去除暴露在第一开口内的初始掩膜层50和堆叠结构20，保留下来堆叠结构20构成多列条状体25，多列条状体25沿第一方向间隔设置，相邻的两列条状体25之间构成第一沟槽70，且每个第一沟槽70沿第二方向延伸。
也就是说，被保留下来的第一初始牺牲层22构成第一牺牲层24，被保留下来的初始硅层21构成硅层23，以使得每列条状体25均包括层叠且交替设置的硅层23和第一牺牲层24。被保留下来的初始掩膜层50构成多列掩膜层55，多列掩膜层55与多列条状体25一一对应设置，每列掩膜层55均包括层叠且交替设置的第一掩膜层53和第二掩膜层54。
步骤S320：在每个第一沟槽内形成第二牺牲层。
参考图10和图11，在第一沟槽70内沉积形成第二牺牲层80，第二牺牲层80还延伸至第一沟槽70外，并覆盖在多列掩膜层55和多列条状体25的顶面上。
示例性地，通过化学气相沉积(Chemical Vapor Deposition，简称CVD)、物理气相沉积(Physical Vapor Deposition，简称PVD)或者原子层沉积(Atomic Layer Deposition，简称ALD)等工艺，在第一沟槽70内形成第二牺牲层80。第二牺牲层80的厚度方向与第一沟槽70的深度方向相同，均为垂直于基底10的方向。
在本实施例中，第二牺牲层80的材质包括氧化硅但不仅限于此。
步骤S330：刻蚀部分第二牺牲层，以在第二牺牲层内形成多个第二沟槽，第二沟槽暴露出基底的部分顶面；以及去除部分第一牺牲层，以在每个第一牺牲层内形成多个间隔设置的第三沟槽，第三沟槽与第二沟槽连通形成填充区。
示例性地，参考图12和图13，可以利用涂覆的工艺在第二牺牲层80形成第二光刻胶层90，之后，采用曝光、显影或者刻蚀的方式，在第二光刻胶层90内形成第二掩膜图案，其中，第二掩膜图案包括多个第二凸起91和位于相邻第二凸起91之间的第二开口92，多个第二凸起91沿第二方向间隔设置，且每个第二凸起91沿第一方向延伸，其中，全部第二开口92位于第二区域的上方，避免在第一区域上方形成第二开口92，如此，可以保证在第二区域上方形成多列硅柱结构，并使得多列硅柱结构的一端与保留在第一区域上方的堆叠结构20连接，以为多列硅柱结构提供支撑，提高了多列硅柱结构的稳定性。
之后，参考图14和图15，采用干法刻蚀或者湿法刻蚀，去除暴露在第二开口92内的第二牺牲层80，以在第二牺牲层80内形成多个第二沟槽81，第二沟槽81的深度方向垂直于基底10，且第二沟槽81暴露出基底10的部分顶面。
以图14所示的方位为例，多个第二沟槽81呈多行多列排布，每行中包括数个第二沟槽81，该数个第二沟槽81沿第二方向间隔设置。
在第一方向上，每个第二沟槽81的侧壁为相邻列条状体25的相对的表面，如此，可以使每个第二沟槽81均暴露出第一牺牲层24的部分，以便于后续能够有选择性地去除部分第一牺牲层24，保证了半导体结构的制备工艺的正常进行。
之后，参考图16和图17，继续利用干法刻蚀或者湿法刻蚀，去除暴露在第二沟槽81内的第一牺牲层24，以在每个第一牺牲层24内形成多个间隔设置的第三沟槽26，第三沟槽26与第二沟槽81相互连通以形成填充区，其中，第三沟槽26的深度方向与第一方向相同，并在第一方向上，贯穿第一牺牲层24。
最后，可以去除第二光刻胶层90和位于掩膜层55上的第二牺牲层80。
步骤S340：在填充区内形成支撑结构，支撑结构包括多个呈矩形阵列排布的支撑柱，每个支撑柱用于连接相邻的硅柱。
示例性地，参考图18和图19，利用沉积工艺形成绝缘层41，绝缘层41填充满填充区，并覆盖在条状体25和掩膜层55的顶面上，其中，绝缘层41可以与第二掩膜层54的材质相同，比如，绝缘层41的材质包括氮化硅。
之后，通过化学机械研磨工艺(Chemical Mechanical Polishing，简称CMP)去除位于条状体25和掩膜层55顶面的绝缘层41，暴露出掩膜层55的顶面。
参考图20和图21，利用化学机械研磨工艺继续去除部分厚度掩膜层55，比如，可以去除第二掩膜层54，保留位于条状体25上的第一掩膜层53，保留在填充区内的绝缘层41构成支撑结构40，其中，支撑结构40可以包括多个呈矩形阵列排布的支撑柱，其中，位于行方向上的支撑柱用于支撑在第一方向上相邻的硅柱，位于列方向上的支撑柱用于支撑在第三方向上相邻的硅柱，如此，可以使得硅柱在水平面和垂直面上均具有支撑，防止硅柱发生变形，提高了半导体结构的良率。
步骤S350：去除位于第二区域上的剩余的第一牺牲层和第二牺牲层，形成多列硅柱结构。
示例性地，参考图22和图23，形成光刻胶条100，光刻胶条100位于第一区域上，且光刻胶条100沿第一方向延伸，光刻胶条100沿垂直于硅柱的方向延伸，也就是说，光刻胶条100沿第一方向延伸。
之后，参考图24至图27，去除位于第二区域上的剩余的第一牺牲层24和剩余的第二牺牲层80，形成多列硅柱结构30。比如，可以先去除位于相邻条状体25之间的第二牺牲层80，之后再去除剩余的第一牺牲层24。
需要说明的是，位于第二区域上方的硅层23可以称为硅柱31，位于第一区域上方的硅层23用于形成有源柱。此外，在此步骤还需要去除位于硅层23上的剩余的第一掩膜层53。
步骤S400：形成环绕每个硅柱的电容结构。
示例性地，参考图28和图29，在暴露的各硅柱31上依次形成环绕该硅柱31的第一电极层111、介质层112和第二电极层113，任意相邻的第二电极层113之间具有第一间隙120。
在一示例中，可以通过Selective CoC(Conductive on Conductive)ALD工艺，有选择性地仅在各个硅柱31上形成一定厚度的金属，以形成第一电极层111。如此，可以避免金属填充满硅柱31与支撑结构40所限定出区域，避免再采用刻蚀工艺去除部分的金属，进而可以简化电容结构的制备工艺，从而降低半导体结构的制备工艺的生产成本。
在本实施例中，介质层112具有高介电常数，如此，可以保证电容结构的性能。其中，具有高k介电常数的材料可以包括氧化铪(HfO 2)、氧化铪硅(HfSiO 2)、氧化镧(LaO)、氧化锆(ZrO 2)、氧化锆硅(ZrSiO 2)、氧化钽(Ta 2O 5)、氧化钛(TiO 2)、氧化钡锶钛(BaSrTiO 3)、氧化钡钛(BaTiO 3)、氧化锶钛(SrTiO 3)、氧化锂(Li 2O)、氧化铝(Al 2O 3)、氧化铅钪钽(PbScTaO)、铌酸铅锌(PbZnNbO 3)或其组合。
在形成电容结构的过程中，鉴于支撑结构40的设置，可以使得硅柱31在水平面和垂直面上均具有支撑，提高了硅柱31的承载力，避免了硅柱31因电容结构110的施压而发生变形，提高了半导体结构的良率。
在一些实施例中，在形成环绕每个硅柱的电容结构的步骤之后，半导体结构的制备方法还包括：
参考图30和图31，利用沉积工艺形成第一互连层130，其中，第一互连层130包裹全部的电容结构110，并填充满第一间隙120，第一互连层130的材质包括多晶硅。
第一互连层用于将全部电容结构的第二电极层113连接在一起，使得全部的电容 结构为并联设置，进而使得半导体结构的电容量等于全部电容结构的电容之和，电容结构并联之后的总电流等于各个电容结构的电流之和，如此，可以增加半导体结构的存储容量，提高了半导体结构的性能。
之后，继续参考图31，利用刻蚀液或者刻蚀气体，去除部分第一互连层130和部分电容结构110，暴露出位于最上层的硅柱31的上表面。
参考图32和图33，利用刻蚀液或者刻蚀气体，继续去除支撑结构40，以将填充区暴露出来，也就是说，将第二沟槽和第三沟槽暴露出来。
参考图34和图35，利用外延工艺在暴露在填充区内的硅柱31的表面上形成外延层140，且外延层140在相邻的电容结构110之间围成第二间隙150，其中，外延层的材质包括硅。需要说明的是，外延层140为虚线以外的区域。
之后，参考图36和图37，在通过外延工艺形成外延层的步骤之后，在形成第二互连层的步骤之前，半导体结构的制备方法还包括：氧化处理外延层，以使外延层中的硅与氧气发生反应形成氧化物，以形成氧化层160。
在此步骤中，可以直接在沉积设备中采用高温氧化处理工艺，氧化处理外延层，如此，可以缩小第二间隙的体积，进而可以更好地保证位于同一硅柱上的多个电容结构之间的电性绝缘。
在本实施例中，氧化层的厚度大于第一电极层111的厚度，并小于第一电极层111和介质层112的厚度之和，如此，即可以为第二互连层170的形成预留空间，保证了电容结构110的第二电极层113的互连，也可以保证位于同一硅柱31上的多个电容结构110之间的电性绝缘。
需要说明的是，在氧化处理外延层的步骤之前，还可以去除位于第一区域上的剩余的第一掩膜层。
待形成外延层140和氧化层160之后，参考图38和图39，利用沉积工艺形成第二互连层170，第二互连层填充满第二间隙150，并与第一互连层130连接，以形成互连层200。其中，第二互连层170的材质包括多晶硅。
本实施例通过第一互连层130和第二互连层170的设置，可以实现多个电容结构的并联设置，进而增加了电容结构的存储容量，提高了半导体结构的性能
在一些实施例中，在形成第二互连层的步骤之后，半导体结构的制备方法还包括：
去除位于第一区域上的堆叠结构内的第一牺牲层，示例性地，在位于第二区域上的半导体结构上形成第三光刻胶层(图中未示出)，然后利用刻蚀气体或者刻蚀液去除位于第一区域上的第一牺牲层24，将位于第一区域上的硅层23暴露出来。
之后，在位于第一区域上的硅层形成有源柱，有源柱包括沟道以及位于沟道两侧的源极和漏极，其中，源极和漏极的掺杂离子的类型可以相同，沟道的掺杂离子的类型与源极的掺杂离子的类型不同，在一示例中，沟道的掺杂离子的类型可以为P型离子，源极和漏极的掺杂离子的类型可以为N型离子。在另一示例中，沟道的掺杂离子的类型为N型离子，源极和漏极的掺杂离子的类型可以为P型离子。
本实施例中，可以通过离子扩散或者等离子体掺杂工艺(Plasma doping system，简称PALD)来分段形成有源柱的源极、漏极和沟道。
形成有源柱的工艺并不仅限于上述的描述，还可以通过如下的工艺步骤：示例性 地，可以在位于第二区域的半导体结构上和位于第一区域上的部分堆叠结构上形成第四光刻胶层(图中未示出)，第四光刻胶层可以遮挡部分堆叠结构和位于第二区域上的半导体结构，之后采用干法刻蚀或者湿法刻蚀，去除位于第一区域上的堆叠结构内的部分第一牺牲层，以暴露出位于第一区域上的部分硅层；然后利用等离子体掺杂工艺暴露出位于第一区域上的部分硅层进行离子掺杂，以形成沟道；之后，去除第四光刻胶层，并再形成覆盖沟道的第五光刻胶层，之后，采用干法刻蚀或者湿法刻蚀，去除剩余的第一牺牲层，以暴露出位于第一区域上的剩余硅层，之后，利用等离子体掺杂工艺暴露出位于第一区域上的剩余硅层进行离子掺杂，以形成源极和漏极。需要说明的是，上述的工艺也可以先形成源极和漏极，之后再形成沟道，至于有源柱中的源极、漏极和沟道的形成顺序，本实施例不做具体的限定。
待形成有有源柱之后，在第一区域上形成多条位线190和多条字线180，其结构可以参考图40和图41。
多条位线190沿第一方向间隔设置，且每条位线190沿垂直于基底10的方向延伸，并连接同一列有源柱；在一示例中，位线190可以连接同一列有源柱的源极，相应地，电容结构110可以与有源柱的漏极连接。在另一示例中，位线190可以连接同一列有源柱的漏极，相应地，电容结构110可以与有源柱的源极连接。
多条字线180沿垂直于基底10的方向间隔设置，且每条字线180沿第一方向延伸，并连接位于同一层有源柱，即，每条字线180用于连接同一层的有源柱的沟道。
为了实现相邻的位线190和字线180之间的绝缘设置，半导体结构的制备方法还包括：在第一区域上形成包裹各个位线190和各个字线180的隔离层210。其中，隔离层210的材质可以包括氧化硅或者氮化硅。
本公开实施例还提供一种半导体结构，其结构请参考图42，该半导体结构通过上述任一实施例中的半导体结构的制备方法制得，因此该半导体结构具有上述实施例中的有益效果，本实施例在此不再多加赘述。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (17)

  1. 一种半导体结构的制备方法，包括如下步骤：
    提供基底，所述基底包括第一区域以及与所述第一区域连接的第二区域；
    在所述基底上形成堆叠结构；
    在位于所述第二区域上的所述堆叠结构内形成多列硅柱结构和支撑结构，多列硅柱结构沿第一方向间隔设置，每列所述硅柱结构包括间隔且平行于所述基底的多个硅柱，多列所述硅柱结构中的多个硅柱呈多层分布；所述支撑结构连接任意相邻的所述硅柱；
    形成环绕每个所述硅柱的电容结构。
  2. 根据权利要求1所述的半导体结构的制备方法，其中，在位于所述第二区域上的所述堆叠结构内形成多列硅柱结构和支撑结构的步骤，包括：
    刻蚀部分所述堆叠结构，形成多个沿第一方向间隔设置的第一沟槽，多个所述第一沟槽将所述堆叠结构分割为多列条状体，每列条状体包括层叠且交替设置的硅层和第一牺牲层；其中，所述第一沟槽的长度方向与所述第一方向相互垂直；
    在每个所述第一沟槽内形成第二牺牲层；
    刻蚀部分所述第二牺牲层，以在所述第二牺牲层内形成多个第二沟槽，所述第二沟槽暴露出所述基底的部分顶面；以及去除部分所述第一牺牲层，以在每个所述第一牺牲层内形成多个间隔设置的第三沟槽，所述第三沟槽与所述第二沟槽连通形成填充区；
    在所述填充区内形成支撑结构，所述支撑结构包括多个呈矩形阵列排布的支撑柱，每个支撑柱用于连接相邻的所述硅柱；
    去除位于所述第二区域上的剩余的第一牺牲层和第二牺牲层，形成多列硅柱结构。
  3. 根据权利要求2所述的半导体结构的制备方法，其中，在所述基底上形成堆叠结构的步骤之后，在位于所述第二区域上的所述堆叠结构内形成多列硅柱结构和支撑结构的步骤之前，所述制备方法包括：
    在所述堆叠结构上形成初始掩膜层，所述初始掩膜层包括层叠设置的第一初始掩膜层和第二初始掩膜层，所述第一初始掩膜层设置在所述堆叠结构上。
  4. 根据权利要求3所述的半导体结构的制备方法，其中，刻蚀部分所述堆叠结构的步骤包括：
    在所述第二初始掩膜层上形成具有第一掩膜图案的第一光刻胶层，所述第一掩膜图案包括多个第一凸起以及位于相邻的所述第一凸起之间的第一开口，多个所述第一凸起沿所述第一方向间隔设置，且每个所述第一凸起沿第二方向延伸，所述第二方向与所述第一方向相互垂直；
    去除暴露在所述第一开口内的所述初始掩膜层和所述堆叠结构，保留下来所述堆叠结构构成多列所述条状体，被保留下来的所述初始掩膜层构成多列掩膜层，多列所述掩膜层与多列所述条状体一一对应设置。
  5. 根据权利要求4所述的半导体结构的制备方法，其中，在每个所述第一沟槽内形成第二牺牲层的步骤包括：
    所述第二牺牲层还覆盖在所述掩膜层的顶面上。
  6. 根据权利要求5所述的半导体结构的制备方法，其中，刻蚀部分所述第二牺牲层的步骤，包括：
    在所述第二牺牲层上形成具有第二掩膜图案的第二光刻胶层，所述第二掩膜图案包括多个间隔设置第二凸起以及位于相邻的所述第二凸起之间的第二开口，多个所述第二凸起沿所述第二方向间隔设置，且每个所述第二凸起沿所述第一方向延伸，其中，全部所述第二开口位于所述第二区域的上方；
    去除暴露在所述第二开口内的所述第二牺牲层，以在所述第二牺牲层内形成多个第二沟槽，所述第二沟槽暴露出所述第一牺牲层的部分；
    去除部分暴露在所述第二沟槽内的所述第一牺牲层，以在每个所述第一牺牲层内形成多个间隔设置的第三沟槽；
    去除所述第二光刻胶层和位于所述掩膜层上的所述第二牺牲层。
  7. 根据权利要求6所述的半导体结构的制备方法，其中，在所述填充区内形成支撑结构的步骤，包括：
    在填充区内形成绝缘层，所述绝缘层延伸至所述填充区外，并覆盖所述条状体和所述第二牺牲层的顶面上；
    去除位于所述条状体和所述第二牺牲层的顶面的绝缘层，以及去除部分厚度所述掩膜层，保留在所述填充区内的绝缘层构成所述支撑结构。
  8. 根据权利要求7所述的半导体结构的制备方法，其中，去除位于所述第二区域上的剩余的第一牺牲层和第二牺牲层，形成多列硅柱结构的步骤，包括：
    形成光刻胶条，所述光刻胶条位于所述第一区域上，且所述光刻胶条沿所述第一方向延伸；
    去除位于所述第二区域上的剩余的第一牺牲层以及剩余的所述第二牺牲层，形成多列硅柱结构。
  9. 根据权利要求1-8任一项所述的半导体结构的制备方法，其中，形成环绕每个所述硅柱的电容结构的步骤，包括：
    在暴露的各所述硅柱上依次形成环绕该硅柱的第一电极层、介质层和第二电极层，任意相邻的所述第二电极层之间具有第一间隙；其中，所述介质层具有高介电常数。
  10. 根据权利要求9所述的半导体结构的制备方法，其中，形成环绕每个所述硅柱的电容结构的步骤之后，所述制备方法还包括：
    形成第一互连层，所述第一互连层包裹全部的所述电容结构，并填充满所述第一间隙；
    去除部分所述第一互连层和部分所述电容结构，暴露出位于最上层的硅柱的上表面；
    去除所述支撑结构；
    在暴露出来的硅柱的表面上形成外延层，且所述外延层在相邻的电容结构之间围成第二间隙；
    形成第二互连层，所述第二互连层填充满所述第二间隙，并与所述第一互连层连接。
  11. 根据权利要求10所述的半导体结构的制备方法，其中，在暴露出来的硅柱的 表面上形成外延层的步骤之后，在形成第二互连层，所述第二互连层填充满所述第二间隙，并与所述第一互连层连接的步骤之前，所述制备方法还包括：
    氧化处理所述外延层，以在所述外延层的表面上形成氧化层，所述氧化层用于实现相邻电容结构的电性绝缘。
  12. 根据权利要求11所述的半导体结构的制备方法，其中，所述氧化层的厚度大于第一电极层的厚度，并小于所述第一电极层和所述介质层的厚度之和。
  13. 根据权利要求11所述的半导体结构的制备方法，其中，形成第二互连层的步骤之后，所述制备方法还包括：
    去除位于所述第一区域的堆叠结构内的第一牺牲层；
    通过等离子掺杂工艺，在位于所述第一区域上的硅层形成有源柱，所述有源柱包括沟道以及位于所述沟道两侧的源极和漏极。
  14. 根据权利要求13所述的半导体结构的制备方法，其中，通过离子掺杂工艺，在位于所述第一区域上的所述硅层形成有源柱的步骤之后，所述制备方法还包括：
    在所述第一区域上形成多条位线和多条字线，每条所述位线沿垂直于所述基底的方向延伸，并连接同一列所述有源柱；每条字线沿第一方向延伸，并连接位于同一层所述有源柱。
  15. 根据权利要求1-8任一项所述的半导体结构的制备方法，其中，在所述基底上形成堆叠结构的步骤，包括：
    在所述基底上形成层叠且交替设置的初始硅层和第一初始牺牲层，所述第一初始牺牲层通过外延工艺形成，且所述第一初始牺牲层的材质包括锗化硅。
  16. 根据权利要求10所述的半导体结构的制备方法，其中，所述第一互连层和所述第二互连层的材质均包括多晶硅。
  17. 一种半导体结构，所述半导体结构通过权利要求1-16任一项所述的半导体结构的制备方法制得。
PCT/CN2022/108345 2022-04-26 2022-07-27 半导体结构及其制备方法 WO2023206839A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US18/152,193 US20230345699A1 (en) 2022-04-26 2023-01-10 Semiconductor structure and method for manufacturing same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202210447115.XA CN117015231A (zh) 2022-04-26 2022-04-26 半导体结构及其制备方法
CN202210447115.X 2022-04-26

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/152,193 Continuation US20230345699A1 (en) 2022-04-26 2023-01-10 Semiconductor structure and method for manufacturing same

Publications (1)

Publication Number Publication Date
WO2023206839A1 true WO2023206839A1 (zh) 2023-11-02

Family

ID=88517105

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2022/108345 WO2023206839A1 (zh) 2022-04-26 2022-07-27 半导体结构及其制备方法

Country Status (2)

Country Link
CN (1) CN117015231A (zh)
WO (1) WO2023206839A1 (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109616474A (zh) * 2017-09-29 2019-04-12 三星电子株式会社 半导体存储器件
CN113889473A (zh) * 2020-07-01 2022-01-04 爱思开海力士有限公司 存储器件
CN114068426A (zh) * 2020-07-30 2022-02-18 美光科技公司 用于半导体装置的沟道和体区域形成
CN114171520A (zh) * 2020-09-11 2022-03-11 三星电子株式会社 半导体存储器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109616474A (zh) * 2017-09-29 2019-04-12 三星电子株式会社 半导体存储器件
CN113889473A (zh) * 2020-07-01 2022-01-04 爱思开海力士有限公司 存储器件
CN114068426A (zh) * 2020-07-30 2022-02-18 美光科技公司 用于半导体装置的沟道和体区域形成
CN114171520A (zh) * 2020-09-11 2022-03-11 三星电子株式会社 半导体存储器件

Also Published As

Publication number Publication date
CN117015231A (zh) 2023-11-07

Similar Documents

Publication Publication Date Title
JP3079021B2 (ja) 半導体コンデンサ構造体および形成方法
JP5679628B2 (ja) 半導体装置及びその製造方法
CN114582809B (zh) 电容器的制作方法、电容器以及存储器
US8581315B2 (en) Semiconductor device having cylindrical lower electrode of capacitor and manufacturing method thereof
US20230171947A1 (en) Semiconductor structure and manufacturing method thereof
US20230187482A1 (en) Method of manufacturing semiconductor structure and semiconductor structure
WO2023206839A1 (zh) 半导体结构及其制备方法
WO2022205711A1 (zh) 半导体结构的制备方法及半导体结构
WO2023015642A1 (zh) 半导体结构的制作方法及半导体结构
WO2021169797A1 (zh) 半导体结构制备方法和半导体结构
WO2022028175A1 (zh) 一种存储器的形成方法和存储器
US20230345699A1 (en) Semiconductor structure and method for manufacturing same
WO2023206812A1 (zh) 半导体结构及其制备方法、存储器
WO2023097901A1 (zh) 半导体结构及其制作方法
WO2024012084A1 (zh) 半导体结构的制作方法及半导体结构
WO2024060322A1 (zh) 半导体结构及其制作方法、存储器
WO2023206803A1 (zh) 半导体结构及半导体结构的制作方法
WO2022134503A1 (zh) 半导体结构的制备方法
EP4086959B1 (en) Preparation method for semiconductor structure and semiconductor structure
US20230028597A1 (en) Preparation method for semiconductor structure, semiconductor structure and semiconductor memory
WO2023029392A1 (zh) 半导体结构及其形成方法
WO2024012104A1 (zh) 一种半导体结构的制作方法及其结构
EP4290552A1 (en) Capacitor manufacturing method, capacitor and memory
WO2023201849A1 (zh) 半导体结构及其形成方法
US20240015948A1 (en) Integrated circuit device and method of manufacturing the same