WO2024012084A1 - 半导体结构的制作方法及半导体结构 - Google Patents

半导体结构的制作方法及半导体结构 Download PDF

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WO2024012084A1
WO2024012084A1 PCT/CN2023/097729 CN2023097729W WO2024012084A1 WO 2024012084 A1 WO2024012084 A1 WO 2024012084A1 CN 2023097729 W CN2023097729 W CN 2023097729W WO 2024012084 A1 WO2024012084 A1 WO 2024012084A1
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WO
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layer
active
word line
semiconductor structure
trench
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PCT/CN2023/097729
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English (en)
French (fr)
Inventor
郭帅
Original Assignee
长鑫存储技术有限公司
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to, but is not limited to, a method of manufacturing a semiconductor structure and a semiconductor structure.
  • the present disclosure provides a method for manufacturing a semiconductor structure and a semiconductor structure.
  • a first aspect of the present disclosure provides a method for manufacturing a semiconductor structure, including:
  • a plurality of initial active layers are formed, each of the initial active layers extends along a first direction, and the plurality of initial active layers are arrayed above the substrate along a second direction and a third direction, and the first direction, the second direction is parallel to the top surface of the substrate, and the third direction is perpendicular to the top surface of the substrate;
  • each word line extends along the third direction, each word line intersects the initial active layer arranged along the third direction, and covers the initial active layer along the third direction. Part of the sidewalls of the initial active layer arranged in the direction;
  • a capacitor structure is formed on a side of the active layer away from the active step, and the capacitor structure is contact-connected with each of the active layers;
  • Bit lines extending along the third direction are formed, and each bit line corresponds to each of the active steps.
  • a second aspect of the present disclosure provides a semiconductor structure, the semiconductor structure comprising:
  • a plurality of active layers each active layer extends along a first direction, a plurality of active layers are arrayed above the substrate along a second direction and a third direction, the first direction, the The second direction is parallel to the top surface of the substrate, the adjacent active layers in the third direction have length differences, and the first ends of the plurality of active layers form a plurality of active steps.
  • the second ends of the active layers are aligned;
  • a plurality of word lines each word line extending along the third direction, each word line intersecting the active layer arranged along the third direction and covering the active layer arranged along the third direction Part of the sidewall of the active layer;
  • a capacitive structure in the first direction, the capacitive structure is arranged on a side of the active layer away from the active step, and the capacitive structure is contact-connected with each of the active layers;
  • each bit line extends along the third direction, and each bit line is correspondingly disposed on each of the active steps.
  • the number of stacked layers of the memory in the formed semiconductor structure can be controlled by adjusting the number of stacked layers of the stacked structure, so that the semiconductor structure has an ever-increasing storage density and overcomes the problems faced by semiconductors.
  • the problem that storage density is difficult to continue to increase due to chip size shrinkage provides a new direction for the development of semiconductor chips.
  • FIG. 1 is a flowchart of a method of fabricating a semiconductor structure according to an exemplary embodiment.
  • FIG. 2 is a schematic diagram of forming a stacked structure on a substrate according to an exemplary embodiment.
  • FIG. 3 is a cross-sectional view along the line A-A in FIG. 2 .
  • FIG. 4 is a schematic diagram of forming a first trench according to an exemplary embodiment.
  • FIG. 5 is a cross-sectional view along the line A-A in FIG. 4 .
  • FIG. 6 is a schematic diagram of forming a first isolation layer according to an exemplary embodiment.
  • FIG. 7 is a cross-sectional view taken along line A-A in FIG. 6 .
  • FIG. 8 is a cross-sectional view of the B-B section in FIG. 6 .
  • FIG. 9 is a schematic diagram of forming a word line slot according to an exemplary embodiment.
  • FIG. 10 is a cross-sectional view along the line A-A in FIG. 9 .
  • FIG. 11 is a cross-sectional view taken along line B-B in FIG. 9 .
  • FIG. 12 is a cross-sectional view of the A-A section illustrating the formation of the gate oxide layer according to an exemplary embodiment.
  • FIG. 13 is a cross-sectional view of the B-B section illustrating the formation of the gate oxide layer according to an exemplary embodiment.
  • FIG. 14 is a cross-sectional view of the A-A section illustrating the formation of the gate conductive layer according to an exemplary embodiment.
  • FIG. 15 is a cross-sectional view of a B-B section illustrating formation of gate conductivity according to an exemplary embodiment.
  • FIG. 16 is a schematic diagram of forming a word line according to an exemplary embodiment.
  • FIG. 17 is a schematic diagram of forming a stepped groove according to an exemplary embodiment.
  • FIG. 18 is a cross-sectional view taken along line B-B in FIG. 17 .
  • FIG. 19 is a schematic diagram of forming a second isolation layer according to an exemplary embodiment.
  • FIG. 20 is a schematic diagram of forming a second trench according to an exemplary embodiment.
  • FIG. 21 is a cross-sectional view of the COD cross section of FIG. 20 .
  • FIG. 22 is a cross-sectional view along the line E-E of FIG. 21 .
  • FIG. 23 is a cross-sectional view of the E-E section illustrating the formation of a capacitor structure according to an exemplary embodiment.
  • FIG. 24 is a cross-sectional view of a COD section where the first opening is formed according to an exemplary embodiment.
  • Fig. 25 is a cross-sectional view along the line E-E of Fig. 24 .
  • FIG. 26 is a cross-sectional view of the E-E section illustrating the formation of the lower electrode layer according to an exemplary embodiment.
  • FIG. 27 is a cross-sectional view of the E-E section illustrating the formation of a high-K dielectric layer according to an exemplary embodiment.
  • FIG. 28 is a cross-sectional view of the E-E section illustrating the formation of the upper electrode layer according to an exemplary embodiment.
  • 29 is a cross-sectional view of a COD cross-section forming a capacitor structure according to an exemplary embodiment.
  • FIG. 30 is a cross-sectional view of a COD section illustrating the formation of word line contact holes and bit line trenches according to an exemplary embodiment.
  • Fig. 31 is a cross-sectional view taken along line E-E of Fig. 30 .
  • FIG. 32 is a cross-sectional view illustrating a COD cross-section forming word line contact plugs and bit lines, according to an exemplary embodiment.
  • Fig. 33 is a cross-sectional view taken along line E-E of Fig. 32 .
  • FIG. 34 is a partial enlarged view of area A in FIG. 33 .
  • FIG. 35 is a partial enlarged view of area B in FIG. 33 .
  • FIG. 36 is a partial enlarged view of area C in FIG. 33 .
  • DRAM Dynamic Random Access Memory
  • Exemplary embodiments of the present disclosure provide a method for manufacturing a semiconductor structure and a semiconductor structure.
  • the number of stacked layers of a memory in the formed semiconductor structure can be controlled by adjusting the number of stacked layers of the stacked structure in the manufacturing method, so that the semiconductor structure has continuous
  • the increased storage density overcomes the problem that the storage density of semiconductor chips is difficult to continue to increase due to shrinkage in size, and provides a new direction for the development of semiconductor chips.
  • FIG. 1 shows a flow chart of a method for manufacturing a semiconductor structure according to an exemplary embodiment of the present disclosure.
  • Figures 2-36 are schematic diagrams of various stages of a method of manufacturing a semiconductor structure. The manufacturing method of the semiconductor structure will be introduced below with reference to Figures 2-36.
  • the semiconductor structure is a dynamic random access memory (DRAM) as an example for introduction below.
  • DRAM dynamic random access memory
  • this embodiment is not limited to this.
  • the semiconductor structure in this embodiment can also be other structures. .
  • an exemplary embodiment of the present disclosure provides a method for manufacturing a semiconductor structure, including the following steps:
  • Step S110 Provide a substrate.
  • the substrate 100 may be a semiconductor substrate.
  • the semiconductor substrate may include a silicon substrate, a germanium (Ge) substrate, a silicon germanium (SiGe) substrate, an SOI (Silicon-on-insulator) substrate or a GOI (Germanium-on-Insulator) substrate. germanium) substrate, etc.
  • the semiconductor substrate can be doped with ions.
  • the semiconductor substrate can be a P-type doped substrate or an N-type doped substrate.
  • the substrate 100 is a silicon crystal substrate.
  • Step S120 Form a plurality of initial active layers. Each initial active layer extends along a first direction.
  • the plurality of initial active layers are arrayed above the substrate along a second direction and a third direction.
  • the first direction and the second direction Parallel to the top surface of the substrate, the third direction is perpendicular to the top surface of the substrate.
  • the stacked structure 200 includes active material layers 210 and isolation material layers 220 alternately stacked along the third direction D3.
  • the active material layer 210 is deposited by any deposition process in sputtering.
  • the active material layer 210 covers the top surface of the substrate 100.
  • the material of the active material layer 210 may include a semiconductor material or other materials such as gallium arsenide and other group III-V compounds.
  • the semiconductor material can be silicon (Si), germanium (Ge), or at least one of silicon germanium (GeSi) and silicon carbide (SiC).
  • the semiconductor material can also be silicon on insulator (SOI) or germanium on insulator (GOI). at least one of them.
  • the material of the active material layer 210 includes single crystal silicon or polycrystalline silicon.
  • an isolation material layer 220 is then deposited through any of the above deposition processes.
  • the isolation material layer 220 covers the top surface of the active material layer 210, and the material of the isolation material layer 220 may include nitride, such as silicon nitride.
  • the active material layer 210 and the isolation material layer 220 are alternately stacked in the third direction D3.
  • the active material layer 210 and the isolation material layer 220 can be alternately stacked from 2 to 1024 layers or more.
  • the active material layer 210 and the isolation material layer 220 may be alternately stacked with 48 layers, 64 layers, 128 layers, 256 layers, or 512 layers, etc.
  • both the top structure and the bottom structure of the stacked structure 200 are isolation material layers 220.
  • the stacked structure 200 is etched to form a plurality of first trenches 310 .
  • the first trenches 310 extend along the first direction D1, and the plurality of first trenches 310 divide each active material layer 210 into a plurality of initial active layers 211 spaced apart in the second direction D2.
  • a first mask layer may be formed on the top surface of the stacked structure 200, and the stacked structure 200 may be etched according to the first mask layer to form a plurality of first trenches 310.
  • Each first trench 310 extends along the first direction D1, and the first trench 310 extends in the third direction D3 and penetrates each active material layer 210.
  • the retained portion of each active material layer 210 is divided into a plurality of initial active layers 211 spaced apart in the second direction D2 .
  • the initial active layers 211 are arrayed along the second direction D2 and the third direction D3.
  • first trench 310 Two adjacent initial active layers 211 in the second direction D2 are separated by the first trench 310 and are adjacent in the third direction D3.
  • the two initial active layers 211 are separated by a remaining layer of isolation material 220 .
  • the first trench 310 extends in the third direction D3 and exposes the top surface of the bottom isolation material layer 220 of the stacked structure 200 .
  • the first trench 310 may penetrate the stacked structure 200 in the third direction D3.
  • the following steps are also included: forming a bottom support layer 110 through any of the above deposition processes, and the bottom support layer 110 is disposed on the substrate 100 and between stacked structures 200.
  • the material of the stacked structure 200 includes an insulating material, and the stacked structure 200 is electrically isolated from the substrate 100 through the bottom support layer 110 .
  • the material of the bottom support layer 110 may include silicon nitride.
  • the stacked structure 200 is defined with step areas 201 , and in the first direction D1 , adjacent step areas 201 are spaced apart.
  • Step S130 Form a plurality of word lines, each word line extends along the third direction, each word line intersects the initial active layer arranged along the third direction, and covers a portion of the initial active layer arranged along the third direction. side walls.
  • an isolation material is deposited through any of the above deposition processes, so that the isolation material fills the first trench 310 to form a first isolation layer. 240.
  • the material of the first isolation layer 240 includes silicon nitride.
  • a second mask layer is then formed on the top surfaces of the first isolation layer 240 and the isolation material layer 220.
  • the film layer is etched to remove part of the first isolation layer 240 and part of the isolation material layer 220 to form a plurality of word line trenches 501.
  • the plurality of word line slots 501 are arranged in multiple columns along the second direction D2.
  • Each word line trench 501 extends along the third direction D3, exposing part of the sidewalls of the plurality of initial active layers 211 arranged along the third direction D3.
  • the etching process selected has a high etching selectivity ratio for the initial active layer 211 to avoid damage to the initial active layer 211 caused by the etching process. , thereby ensuring the structural integrity of the initial active layer 211, which is beneficial to improving the yield of the formed semiconductor structure.
  • a gate oxide layer 510 is then deposited through an atomic layer deposition process.
  • the gate oxide layer 510 covers the portion of the initial active layer 211 exposed by the word line trench 501 The side walls and the groove walls of the word line groove 501.
  • the material of the gate oxide layer 510 includes silicon oxide or silicon oxynitride.
  • any one of the chemical vapor deposition process, the physical vapor deposition process, the atomic layer deposition process or the sputtering process can be used to deposit and form the gate.
  • the gate conductive layer 520 covers the gate oxide layer 510 and fills the unfilled areas of the word line trench 501 .
  • the material of the gate conductive layer 520 may include at least one of metal titanium (Titanium) or its alloy, metal tantalum (Tantalum) or its alloy, metal tungsten (Tungsten) or its alloy.
  • the gate oxide layer 510 and the gate conductive layer 520 located in the same word line trench 501 together form the word line 500.
  • a word line 500 is formed in each word line slot 501 correspondingly, and the plurality of word lines 500 are arranged in multiple columns along the second direction D2.
  • a column of word lines 500 arranged along the second direction D2 is provided on each side of the step region 201 . That is, the step region 201 is located in two adjacent columns of word lines. Between 500.
  • Step S140 Etch multiple initial active layers.
  • the initial active layers that intersect the same word line have length differences in the first direction, and form active steps at the first end of the initial active layer.
  • multiple initial active layers 211 are etched to form an active step 212 at the first end of the initial active layer 211, including:
  • the step region 201 is etched to remove part of the structure of the initial active layer 211 , part of the isolation material layer 220 and the first isolation located in the step region 201 .
  • the partial structure of the layer 240 forms a step groove 320 in the step area 201 .
  • the stepped groove 320 includes a plurality of sub-grooves 350 arranged in sequence. For example, as shown in FIG. Groove 322...Nth sub-trench 32N, and along the direction away from the substrate 100, the groove widths of the plurality of sub-trenches 350 increase in steps.
  • the ladder groove 320 divides the retained initial active layer 211 , the isolation material layer 220 and the first isolation layer 240 into independently arranged ladder structures 600 .
  • two stepped structures 600 are arranged oppositely on both sides of the stepped groove 320.
  • the stepped structures 600 extend into the step area 201.
  • each stepped structure 600 includes a plurality of stepped layers 610 sequentially arranged along the third direction D3.
  • Each stepped layer 610 includes a partial structure of the initial active layer 211 arranged along the second direction D2.
  • Each stepped layer 610 also includes a partial structure of the isolation material layer 220 and a partial structure of the first isolation layer 240.
  • the adjacent step layers 610 have a length difference in the first direction D1. Therefore, the initial active layers 211 arranged in the third direction D3 have a length difference, that is, they intersect with the same word line 500.
  • the initial active layer 211 has a length difference in the first direction D1.
  • the first end of the initial active layer 211 forms an active step 212
  • the first end of the initial active layer 211 is an end of the initial active layer 211 close to the step groove 320 .
  • Step S150 Remove part of the structure of each initial active layer, and the retained part of the structure of each initial active layer forms an active layer, and the active layer retains active steps.
  • the stepped structure 600 includes a first area 601 close to the stepped trench 320 and a second area 602 far away from the stepped trench 320 , and the word line 500 is located in the first area 601 .
  • the second isolation layer 270 is deposited and formed through any of the above deposition processes.
  • the second isolation layer 270 fills the step groove 320 and covers the top surface of the first isolation layer 240 and the top surface of the retained isolation material layer 220 .
  • a third mask layer may be formed covering the top surface of the second isolation layer 270 .
  • a second trench 330 is formed in the second area. The second groove 330 extends along the second direction D2.
  • each initial active layer 211 forms the active layer 230
  • the trench walls of the second trench 330 expose each active layer 230 part structure.
  • the initial active layer 211 is etched along the first direction D1 based on the second trench 330 to remove the initial active layer 211 located in the second region 602 .
  • a first opening 340 extending along the first direction D1 is formed at each position where the initial active layer 211 is removed.
  • the first opening 340 is connected to the second trench 330 , and the initial active layer 211 located in the first region 601 is retained.
  • Active layer 230 is formed.
  • the etching process for forming the first opening 340 the etching process has a high etching selectivity ratio for the isolation material layer 220 and the first isolation layer 240.
  • Step S160 Form a capacitor structure on the side of the active layer away from the active step, and the capacitor structure is in contact with each active layer.
  • a capacitor structure 700 is formed in the second trench 330 .
  • the lower electrode layer 710 can be deposited using any one of a chemical vapor deposition process, a physical vapor deposition process, an atomic layer deposition process, or sputtering.
  • the lower electrode layer 710 covers the trench wall of the second trench 330 and the active layer 230 exposed by the trench wall of the second trench 330 .
  • the material of the lower electrode layer 710 includes one or two compounds of metal nitride and metal silicide, such as titanium nitride (Ti 2 N 2 ), titanium silicide (TiSi 2 ), nickel silicide (Ni 2 Si ), titanium silicon nitride (TiSixNy), etc.
  • a high-K (dielectric constant) dielectric layer 720 is then deposited through any of the above-mentioned deposition processes, and the high-K dielectric layer 720 covers the lower electrode layer 710 .
  • the material of the high-K dielectric layer 720 may include metal silicate or metal silicon oxide.
  • the material of the high-K dielectric layer 720 may include tantalum oxide (Ta 2 O 5 ), titanium oxide (TiO 2 ), zirconium oxide (ZrO 2 ), aluminum oxide (Al 2 O 3 ), hafnium silicon oxide (HfSiO 2 ) or at least one of hafnium oxide (HfO 2 ).
  • an upper electrode layer 730 is then deposited and formed through any of the above deposition processes.
  • the upper electrode layer 730 covers the high-K dielectric layer 720 and fills the unfilled area in the second trench 330 .
  • the material of the upper electrode layer 730 may include at least one of metal titanium (Titanium) or its alloy, metal tantalum (Tantalum) or its alloy, metal tungsten (Tungsten) or its alloy.
  • the lower electrode layer 710 , the high-K dielectric layer 720 and the upper electrode layer 730 together form a capacitor structure 700 , and the capacitor structure 700 is disposed in the second trench 330 away from the active step 212 .
  • the process is more controllable, and the yield of the semiconductor structure can be improved.
  • forming the capacitor structure 700 in the second trench 330 and the first opening 340 includes the following steps:
  • a lower electrode layer 710 is deposited and formed through any of the above deposition processes.
  • the lower electrode layer 710 covers the sidewalls of the first opening 340 and the groove walls of the second trench 330 .
  • a high-K dielectric layer 720 is deposited through any of the above deposition processes, and the high-K dielectric layer 720 covers the lower electrode layer 710 .
  • an upper electrode layer 730 is deposited and formed through any of the above deposition processes.
  • the upper electrode layer 730 covers the high-K dielectric layer 720 and fills the unfilled area of the first opening 340 and the third Two unfilled areas of trench 330.
  • the lower electrode layer 710, the high-K dielectric layer 720 and the upper electrode layer 730 together form a capacitor structure 700.
  • the lower electrode layer 710 located in the first opening 340 , the high-K dielectric layer 720 and the upper electrode layer 730 constitute the horizontal portion 740 of the capacitor structure 700 , and each horizontal portion 740 is in contact with each active layer 230 .
  • the capacitor structure 700 formed in this example includes a horizontal portion 740, which increases the proportion of the capacitor structure 700 in the semiconductor structure and improves the storage capacity of the semiconductor structure.
  • a third isolation layer 280 can be deposited through any of the above deposition processes.
  • the third isolation layer 280 covers the top surface of the capacitor structure 700 to prevent capacitance.
  • the materials of structure 700 are exposed to the process environment and become contaminated.
  • the material of the third isolation layer 280 may include silicon oxide or silicon oxynitride.
  • Step S170 Form bit lines extending along the third direction, each bit line corresponding to each active step.
  • a fourth mask layer is formed, and the fourth mask layer exposes part of the top surface of the third isolation layer 280 located in the step region 201 .
  • the step area 201 is then etched according to the fourth mask layer to remove part of the third isolation layer 280 , part of the second isolation layer 270 and part of the isolation material layer 220 , and form multiple layers in the step area 201 .
  • Each bit line slot 801 extends along the third direction D3.
  • each bit line slot 801 and each active step 212 are arranged in one-to-one correspondence.
  • Each bit line slot 801 exposes its corresponding active step 212. part of the top surface.
  • the bit line barrier layer 810 can then be deposited using any one of chemical vapor deposition, physical vapor deposition, atomic layer deposition, or sputtering. Referring to FIG. 36 , the bit line blocking layer 810 covers the trench walls of the bit line trench 801 and the top surface of the active step 212 exposed by the bit line trench 801 .
  • the material of the bit line barrier layer 810 may include at least one of silicon oxide or silicon oxynitride.
  • bit line conductive layer 820 is deposited through any of the above deposition processes.
  • the bit line conductive layer 820 covers the bit line barrier layer 810 and fills the bit line trench 801. the unfilled area.
  • bit line conductive layer 820 The material may include at least one of metal titanium (Titanium) or its alloy, metal tantalum (Tantalum) or its alloy, metal tungsten (Tungsten) or its alloy.
  • bit line barrier layer 810 and the bit line conductive layer 820 located in the same bit line slot 801 form a bit line 800 .
  • the bit line barrier layer 810 is disposed between the bit line conductive layer 820 and the active step 212 to prevent the material of the bit line conductive layer 820 from diffusing into the active layer 230 and causing contamination of other devices in the semiconductor structure. .
  • the manufacturing method of this embodiment forms a memory stacked in a vertical direction on a substrate.
  • the memory of a semiconductor structure has an increaseable number of stacked layers, and can form a larger number of memories on the same area of deposition, thus satisfying the semiconductor requirements.
  • the manufacturing method of this embodiment rationally plans the process steps, first forming the word line, and then forming the capacitor structure and bit line.
  • the process steps are few and the process is simple, which can improve the yield rate of the semiconductor structure.
  • this embodiment is a further explanation of the above embodiment.
  • the manufacturing method of the semiconductor structure in this embodiment includes all the steps in the above embodiment.
  • the manufacturing method of the semiconductor structure in this embodiment also includes the following steps:
  • a plurality of word line contact plugs 900 are formed.
  • the plurality of word line contact plugs 900 are connected to the plurality of word lines 500 in a one-to-one correspondence.
  • the word line contact plugs 900 are disposed corresponding thereto. on the top of word line 500.
  • word line contact plugs 900 and bit lines 800 are formed in the same process.
  • bit line trench 801 As shown in Figures 30 and 31, first, in the process of forming the bit line trench 801, part of the third isolation layer 280, part of the second isolation layer 270 and part of the isolation material layer 220 located above the word line 500 are removed by etching.
  • a plurality of word line contact holes 901 are formed on the word line 500.
  • the plurality of word line contact holes 901 correspond to the plurality of word lines 500 one-to-one, and each word line contact hole 901 exposes the top surface of its corresponding word line 500 .
  • barrier material is simultaneously deposited to cover the hole walls of the word line contact holes 901 to form the first barrier layer 910 .
  • conductive material is simultaneously deposited to fill the unfilled areas of the word line contact holes 901 to form a contact portion 920 located in the same word line contact hole 901 .
  • a barrier layer 910 and contact 920 together form word line contact plug 900.
  • the word line contact plug 900 is used to lead out the word line 500 and connect it to other electronic devices or circuits.
  • this embodiment provides a semiconductor structure.
  • the semiconductor structure includes a substrate 100, a plurality of active layers 230, a plurality of A word line 500, a capacitor structure 700, and a plurality of bit lines 800.
  • Each active layer 230 extends along the first direction D1.
  • a plurality of active layers 230 are arrayed above the substrate 100 along the second direction D2 and the third direction D3.
  • the first direction D1 and the second direction D2 are parallel to the substrate 100.
  • On the top surface of the third direction D3, adjacent active layers 230 have a length difference. Referring to FIG.
  • first ends of the plurality of active layers 230 form a plurality of active steps 212 , and second ends of the plurality of active layers 230 are aligned.
  • the first end of the active layer 230 is the end where the active step 212 is provided, and the second end of the active layer 230 is the end away from the active step 212 in the first direction D1.
  • each word line 500 extends along the third direction D3 , and each word line 500 intersects the active layer 230 arranged along the third direction D3 and covers the active layer 230 arranged along the third direction D3 . Part of the sidewall of the active layer 230 arranged in the third direction D3.
  • the capacitive structure 700 is disposed on a side of the active layer 230 away from the active step 212, and the capacitive structure 700 is in contact with each active layer 230.
  • Each bit line extends along the third direction D3, and each bit line 800 is correspondingly disposed on each active step 212.
  • the capacitor structure 700 includes a plurality of horizontal portions 740 extending along the first direction D1 , each horizontal portion 740 and a third portion of the active layer 230 Two-terminal connection. In this way, the proportion of the capacitor structure 700 in the semiconductor structure is increased, the application space of the semiconductor structure is fully utilized, and the storage capacity of the semiconductor structure is increased.
  • a plurality of word lines 500 are arranged in multiple columns along the second direction D2.
  • a plurality of active steps 212 and a plurality of bit lines 800 are located between two adjacent columns of word lines 500 .
  • the semiconductor structure further includes a plurality of word line contact plugs 900, and the plurality of word line contact plugs 900 are respectively connected to the plurality of word lines 500.
  • the word line contact plug 900 is disposed on the top surface of the corresponding word line 500 .
  • the semiconductor structure provided by this embodiment has a continuously increasing storage density in the direction perpendicular to the top surface of the substrate, overcoming the problem that the storage density is difficult to continue to increase due to the shrinkage of the size of semiconductor chips, and providing information for the development of semiconductor chips. a new direction.
  • the number of stacked layers of the memory in the formed semiconductor structure can be controlled by adjusting the number of stacked layers of the stacked structure, so that the semiconductor structure has an ever-increasing storage density and overcomes the problems faced by semiconductors.
  • the problem that storage density is difficult to continue to increase due to chip size shrinkage provides a new direction for the development of semiconductor chips.

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Abstract

公开了一种半导体结构的制作方法及半导体结构，该半导体结构的制作方法包括提供衬底。形成多个初始有源层，初始有源层沿第一方向延伸，多个初始有源层沿第二方向、第三方向阵列，第一方向、第二方向平行于衬底的顶面，第三方向垂直于衬底的顶面。形成多个字线，每个字线沿第三方向延伸，每个字线覆盖沿第三方向排列的初始有源层的部分侧壁。在初始有源层的第一端形成有源台阶。去除每个初始有源层的部分结构形成有源层，有源层保留有源台阶；形成电容结构；形成位线。

Description

半导体结构的制作方法及半导体结构
本公开基于申请号为202210823711.3、申请日为2022年07月14日、申请名称为“半导体结构的制作方法及半导体结构”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及但不限于一种半导体结构的制作方法及半导体结构。
背景技术
在半导体芯片领域，根据摩尔定律，半导体芯片中的半导体器件每增加一倍，半导体芯片的性能也会随之翻一番。为了提高半导体芯片的性能，其特征尺寸不断微缩、集成度不断提高，但受到光刻工艺的限制，半导体芯片的尺寸缩小存在极限。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供了一种半导体结构的制作方法及半导体结构。
本公开的第一方面提供了一种半导体结构的制作方法，包括：
提供衬底；
形成多个初始有源层，每个所述初始有源层沿第一方向延伸，多个所述初始有源层沿第二方向、第三方向在所述衬底上方阵列，所述第一方向、所述第二方向平行于所述衬底的顶面，所述第三方向垂直于所述衬底的顶面；
形成多个字线，每个所述字线沿所述第三方向延伸，每个所述字线与沿所述第三方向排列的所述初始有源层相交，并覆盖沿所述第三方向排列的所述初始有源层的部分侧壁；
刻蚀多个所述初始有源层，与同一所述字线相交的所述初始有源层在所述第一方向具有长度差，在所述初始有源层的第一端形成有源台阶；
去除每个所述初始有源层的部分结构，被保留的每个所述初始有源层的部分结构形成有源层，所述有源层保留所述有源台阶；
在所述有源层的远离所述有源台阶的一侧形成电容结构，所述电容结构和每个所述有源层接触连接；
形成沿所述第三方向延伸的位线，每个所述位线与每个所述有源台阶对应。
本公开的第二方面提供了一种半导体结构，所述半导体结构包括：
衬底；
多个有源层，每个所述有源层沿第一方向延伸，多个所述有源层沿第二方向、第三方向在所述衬底上方阵列，所述第一方向、所述第二方向平行于所述衬底的顶面，在所述第三方向上相邻的所述有源层具有长度差，多个所述有源层的第一端形成多个有源台阶，多个所述有源层的第二端对齐；
多个字线，每个所述字线沿所述第三方向延伸，每个所述字线和沿所述第三方向排列的所述有源层相交，并覆盖沿所述第三方向排列的所述有源层的部分侧壁；
电容结构，在所述第一方向上，所述电容结构设置在所述有源层的远离所述有源台阶一侧，所述电容结构和每个所述有源层接触连接；
多个位线，每个所述位线沿所述第三方向延伸，每个所述位线对应设置在每个所述有源台阶上。
本公开提供的半导体结构的制作方法及半导体结构中，通过调整堆叠结构的堆叠层数能够控制形成的半导体结构中存储器的堆叠层数，以使半导体结构具有可不断增加的存储密度，克服了半导体芯片因尺寸微缩导致存储密度难以继续增加的问题，为半导体芯片的发展提供了新的方向。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的半导体结构的制作方法的流程图。
图2是根据一示例性实施例示出的在衬底上形成堆叠结构的示意图。
图3是图2的A-A截面的剖面图。
图4是根据一示例性实施例示出的形成第一沟槽的示意图。
图5是图4的A-A截面的剖面图。
图6是根据一示例性实施例示出的形成第一隔离层的示意图。
图7是图6的A-A截面的剖面图。
图8是图6的B-B截面的剖面图。
图9是根据一示例性实施例示出的形成字线槽的示意图。
图10是图9的A-A截面的剖面图。
图11是图9的B-B截面的剖面图。
图12是根据一示例性实施例示出的形成栅氧层的A-A截面的剖面图。
图13是根据一示例性实施例示出的形成栅氧层的B-B截面的剖面图。
图14是根据一示例性实施例示出的形成栅导电层的A-A截面的剖面图。
图15是根据一示例性实施例示出的形成栅导电的B-B截面的剖面图。
图16是根据一示例性实施例示出的形成字线的示意图。
图17是根据一示例性实施例示出的形成阶梯槽的示意图。
图18是图17的B-B截面的剖面图。
图19是根据一示例性实施例示出的形成第二隔离层的示意图。
图20是根据一示例性实施例示出的形成第二沟槽的示意图。
图21是图20的COD截面的剖面图。
图22是图21的E-E截面的剖面图。
图23是根据一示例性实施例示出的形成电容结构的E-E截面的剖面图。
图24是根据一示例性实施例示出的形成第一开口的COD截面的剖面图。
图25是图24的E-E截面的剖面图。
图26是根据一示例性实施例示出的形成下电极层的E-E截面的剖面图。
图27是根据一示例性实施例示出的形成高K介质层的E-E截面的剖面图。
图28是根据一示例性实施例示出的形成上电极层的E-E截面的剖面图。
图29是根据一示例性实施例示出的形成电容结构的COD截面的剖面图。
图30是根据一示例性实施例示出的形成字线接触孔和位线槽的COD截面的剖面图。
图31是图30的E-E截面的剖面图。
图32是根据一示例性实施例示出的形成字线接触插塞和位线的COD截面的剖面图。
图33是图32的E-E截面的剖面图。
图34是图33中A区域的局部放大图。
图35是图33中B区域的局部放大图。
图36是图33中C区域的局部放大图。
附图标记：
100、衬底；110、底部支撑层；200、堆叠结构；201、台阶区；210、有源材料层；211、初始有源层；212、有源台阶；220、隔离材料层；230、有源层；240、第一隔离层；270、第二隔离层；280、第三隔离层；310、第一沟槽；320、阶梯槽；321、第一子沟槽；322、第二子沟槽；32N、第N子沟槽；330、第二沟槽；340、第一开口；350、子沟槽；500、字线；501、字线槽；510、栅氧层；520、栅导电层；600、阶梯结构；601、第一区域；602、第二区域；610、阶梯层；700、电容结构；710、下电极层；720、高K介质层；730、上电极层；740、水平部；800、位线；801、位线槽；810、位线阻挡层；820、位线导电层；900、字线接触插塞；901、字线接触孔；910、第一阻挡层；920、接触部；
D1、第一方向；D2、第二方向；D3、第三方向。
具体实施方式
下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
目前，动态随机存取存储器(Dynamic Random Access Memory，DRAM)芯片通常为平面结构，平面结构的动态随机存取存储器的尺寸已经减小到极限，难以继续微缩延续摩尔定律的有效 性，因此，动态随机存取存储器开始由平面结构向三维结构方向发展。
本公开示例性实施例提供了一种半导体结构的制作方法及半导体结构，可以通过调整制作方法中堆叠结构的堆叠层数控制形成的半导体结构中存储器的堆叠层数，以使半导体结构具有可不断增加的存储密度，克服了半导体芯片因尺寸微缩导致存储密度难以继续增加的问题，为半导体芯片的发展提供了新的方向。
本公开示例性的实施例中提供一种半导体结构的制作方法，如图1-图36所示，图1示出了根据本公开一示例性的实施例提供的半导体结构的制作方法的流程图，图2-图36为半导体结构的制作方法的各个阶段的示意图。下面结合图2-图36对半导体结构的制作方法进行介绍。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
如图1所示，本公开一示例性的实施例提供的一种半导体结构的制作方法，包括如下的步骤：
步骤S110：提供衬底。
如图2所示，衬底100可以为半导体衬底。半导体衬底可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等。半导体衬底中可以掺杂离子，例如，半导体衬底可以为P型掺杂衬底，也可以为N型掺杂衬底。在本实施例中，衬底100为硅晶衬底。
步骤S120：形成多个初始有源层，每个初始有源层沿第一方向延伸，多个初始有源层沿第二方向、第三方向在衬底上方阵列，第一方向、第二方向平行于衬底的顶面，第三方向垂直于衬底的顶面。
在本实施例中，可以采用以下实施方式：
首先，形成堆叠结构200。堆叠结构200包括沿第三方向D3交替堆叠的有源材料层210和隔离材料层220。
如图2和图3所示，可以选用化学气相沉积工艺(Chemical Vapor Deposition，CVD)、物理气相沉积工艺(Physical Vapor Deposition，PVD)、原子层沉积工艺(Atomic Layer Deposition，ALD)或溅镀(sputtering)中的任一种沉积工艺沉积形成有源材料层210。有源材料层210覆盖衬底100的顶面，有源材料层210的材料可以包括半导体材料或者有源材料层210的材料还可以为其它的材料例如砷化镓等Ⅲ-Ⅴ族化合物。半导体材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)中的至少一种，半导体材料也可以是绝缘体上硅(SOI)、绝缘体上锗(GOI)中的至少一种。本实施例中，有源材料层210的材料包括单晶硅或多晶硅。
如图2和图3所示，然后，通过上述任一种沉积工艺沉积形成隔离材料层220。隔离材料层220覆盖有源材料层210的顶面，隔离材料层220的材料可以包括氮化物例如氮化硅。
依次重复上述形成有源材料层210和隔离材料层220的步骤，在衬底100上形成堆叠结构200。如图2和图3所示，有源材料层210和隔离材料层220在第三方向D3上交替堆叠，有源材料层210和隔离材料层220可以交替堆叠2层～1024层或更多层。例如，有源材料层210和隔离材料层220可以交替堆叠48层、64层、128层、256层或512层等。在本实施例中，在第三方向D3上，堆叠结构200的顶层结构和底部结构都是隔离材料层220。
如图4和图5所示，参照图2和图3，刻蚀堆叠结构200，形成多条第一沟槽310。第一沟槽310沿第一方向D1延伸，多条第一沟槽310将每层有源材料层210划分成在第二方向D2上间隔设置的多个初始有源层211。
比如，可以在堆叠结构200的顶面上形成第一掩膜层，根据第一掩膜层刻蚀堆叠结构200，形成多条第一沟槽310。每条第一沟槽310沿第一方向D1延伸，且第一沟槽310在第三方向D3上延伸并贯穿每层有源材料层210。如图4和图5所示，参照图2和图3，每层有源材料层210被保留的部分被划分成在第二方向D2上间隔设置的多个初始有源层211。初始有源层211沿第二方向D2、第三方向D3阵列，在第二方向D2上相邻的两个初始有源层211被第一沟槽310隔开，在第三方向D3上相邻的两个初始有源层211被保留的隔离材料层220隔开。在本实施例中，第一沟槽310在第三方向D3上延伸并暴露出堆叠结构200的最底层的隔离材料层220的顶面。在其他实施例中，第一沟槽310可以在第三方向D3上贯穿堆叠结构200。
如图2和图3所示，在本实施例中，在形成堆叠结构200之前，还包括以下步骤：通过上述任一种沉积工艺形成底部支撑层110，底部支撑层110设置在衬底100和堆叠结构200之间。其中，堆叠结构200的材料包括绝缘材料，堆叠结构200通过底部支撑层110和衬底100电性隔离。例如，底部支撑层110的材料可以包括氮化硅。
参照图2，在本实施例中，堆叠结构200定义有台阶区201，且在第一方向D1上，相邻的台阶区201间隔设置。
步骤S130：形成多个字线，每个字线沿第三方向延伸，每个字线与沿第三方向排列的初始有源层相交，并覆盖沿第三方向排列的初始有源层的部分侧壁。
形成字线500之前，如图6、图7和图8所示，参照图4和图5，通过上述任一种沉积工艺沉积隔离材料，使隔离材料填充第一沟槽310形成第一隔离层240。本实施例中，第一隔离层240的材料包括氮化硅。
如图9、图10和图11所示，参照图6、图7和图8，然后，于第一隔离层240和隔离材料层220的顶面上形成第二掩膜层，根据第二掩膜层刻蚀去除部分第一隔离层240和部分隔离材料层220，形成多个字线槽501。多个字线槽501沿第二方向D2排成多列。每个字线槽501沿第三方向D3延伸，暴露出沿第三方向D3排列的多个初始有源层211的部分侧壁。本实施例中，刻蚀第一隔离层240和隔离材料层220的制程中，选用的刻蚀工艺对初始有源层211具有高刻蚀选择比，避免刻蚀制程造成初始有源层211损伤，从而确保初始有源层211的结构完整，有利于提高形成的半导体结构的良率。
如图12和图13所示，参照图10和图11，然后，通过原子层沉积工艺沉积形成栅氧层510，栅氧层510覆盖被字线槽501暴露出的初始有源层211的部分侧壁以及字线槽501的槽壁。栅氧层510的材料包括氧化硅或氮氧化硅。
如图14、图15和图16所示，参照图12和图13，接着，可以选用化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或溅镀中的任一种沉积工艺沉积形成栅导电层520。栅导电层520覆盖栅氧层510并填充字线槽501未被填充的区域。栅导电层520的材料可以包括金属钛(Titanium)或其合金、金属钽(Tantalum)或其合金、金属钨(Tungsten)或其合金中的至少一种。位于同一字线槽501中的栅氧层510和栅导电层520共同形成字线500。
参照图14和图16所示，每个字线槽501中对应形成有字线500，多个字线500沿第二方向D2排成多列。参照图15和图16所示，在第一方向D1上，台阶区201的两侧各设置一列沿第二方向D2排列的字线500，也即，台阶区201位于相邻的两列字线500之间。
步骤S140：刻蚀多个初始有源层，与同一字线相交的初始有源层在第一方向具有长度差，在初始有源层的第一端形成有源台阶。
在本实施例中，刻蚀多个初始有源层211，在初始有源层211的第一端形成有源台阶212，包括：
如图17和图18所示，参照图15和图16，刻蚀台阶区201，刻蚀去除位于台阶区201的初始有源层211的部分结构、隔离材料层220的部分结构以及第一隔离层240的部分结构，在台阶区201形成阶梯槽320。在第三方向D3上，阶梯槽320包括依次设置的多个子沟槽350，例如，如图18所示，阶梯槽包括沿第三方向D3依次设置的第一子沟槽321、第二子沟槽322…第N子沟槽32N，并且，沿远离衬底100的方向，多个子沟槽350的槽宽阶梯式递增。
如图17和图18所示，阶梯槽320将被保留的初始有源层211、隔离材料层220和第一隔离层240划分成独立设置的阶梯结构600。在第一方向D1上，阶梯槽320的两侧相对设置两个阶梯结构600，如图18所示，阶梯结构600延伸到台阶区201中。
如图17和图18所示，每个阶梯结构600包括沿第三方向D3顺序设置的多层阶梯层610。每层阶梯层610包括沿第二方向D2排列的初始有源层211的部分结构，每层阶梯层610还包括隔离材料层220的部分结构以及第一隔离层240的部分结构。在第三方向D3上，相邻的阶梯层610在第一方向D1具有长度差，因此，在第三方向D3上排列的初始有源层211具有长度差，也即，与同一字线500相交的初始有源层211在第一方向D1具有长度差。初始有源层211的第一端形成有源台阶212，初始有源层211的第一端是初始有源层211靠近阶梯槽320的一端。
步骤S150：去除每个初始有源层的部分结构，被保留的每个初始有源层的部分结构形成有源层，有源层保留有源台阶。
如图18所示，在第一方向D1上，阶梯结构600包括靠近阶梯槽320的第一区域601和远离阶梯槽320的第二区域602，字线500位于第一区域601。
本实施例中，去除每个初始有源层211的部分结构，可以采用以下实施方式：
如图19所示，参照图17，通过上述任一种沉积工艺沉积形成第二隔离层270。第二隔离层270填充阶梯槽320并覆盖第一隔离层240的顶面以及被保留的隔离材料层220的顶面。
如图20、图21和图22所示，参照图18和图19，可以形成第三掩膜层，第三掩膜层覆盖第二隔离层270的顶面。根据第三掩膜层沿第二方向D2刻蚀阶梯结构600的第二区域602，去除每个初始有源层211的部分结构、隔离材料层220的部分结构并去除部分第一隔离层240，在第二区域形成第二沟槽330。第二沟槽330沿第二方向D2延伸。
在一些示例中，参照图23，形成第二沟槽330之后，每个初始有源层211被保留的部分形成有源层230，第二沟槽330的槽壁暴露出每个有源层230的部分结构。
在另一些示例中，去除每个初始有源层211的部分结构，形成第二沟槽330之后，还执行了以下步骤：
如图24和图25所示，参照图21和图22，基于第二沟槽330沿第一方向D1刻蚀初始有源层211，去除位于第二区域602的初始有源层211。在每个初始有源层211被去除的位置形成沿第一方向D1延伸的第一开口340，第一开口340和第二沟槽330连通，位于第一区域601的初始有源层211被保留形成有源层230。其中，形成第一开口340的刻蚀制程中，刻蚀工艺对隔离材料层220和第一隔离层240具有高刻蚀选择比。
步骤S160：在有源层的远离有源台阶的一侧形成电容结构，电容结构和每个有源层接触连接。
在一些示例中，如图23所示，参照图22，于第二沟槽330中形成电容结构700。
首先，可以选用化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或溅镀中的任一种沉积工艺沉积形成下电极层710。下电极层710覆盖第二沟槽330的槽壁以及第二沟槽330的槽壁暴露出的有源层230。下电极层710的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Ti2N2)、硅化钛(TiSi2)、硅化镍(Ni2Si)、硅氮化钛(TiSixNy)等。
如图23所示，然后，通过上述任一种沉积工艺沉积形成高K(介电常数)介质层720，高K介质层720覆盖下电极层710。高K介质层720的材料可以包括金属硅酸盐或金属氧化硅。示例性的，高K介质层720的材料可以包括氧化钽(Ta2O5)、氧化钛(TiO2)、氧化锆(ZrO2)、氧化铝(Al2O3)氧化铪硅(HfSiO2)或氧化铪(HfO2)中的至少一种。
如图23所示，参照图22，接着，通过上述任一种沉积工艺沉积形成上电极层730，上电极层730覆盖高K介质层720并填充第二沟槽330中未被填充的区域。上电极层730的材料可以包括金属钛(Titanium)或其合金、金属钽(Tantalum)或其合金、金属钨(Tungsten)或其合金中的至少一种。
如图23所示，参照图22，下电极层710、高K介质层720和上电极层730共同形成电容结构700，电容结构700远离有源台阶212设置在第二沟槽330中。
本示例形成电容结构700的工艺步骤少，工艺制程的可控性更高，能够提高半导体结构的良率。
在另一些示例中，如图26、图27、图28和图29所示，参照24和图25，于第二沟槽330和第一开口340中形成电容结构700，包括以下步骤：
首先，如图26所示，通过上述任一种沉积工艺沉积形成下电极层710，下电极层710覆盖第一开口340的侧壁以及第二沟槽330的槽壁。
然后，如图27所示，通过上述任一种沉积工艺沉积形成高K介质层720，高K介质层720覆盖下电极层710。
接着，如图28所示，参照图27，通过上述任一种沉积工艺沉积形成上电极层730，上电极层730覆盖高K介质层720，并填充第一开口340未被填充的区域以及第二沟槽330未被填充的区域。
如图28、图29和图34所示，参照24和图25，下电极层710、高K介质层720和上电极层730共同形成电容结构700，位于第一开口340中的下电极层710、高K介质层720以及上电极层730构成电容结构700的水平部740，每个水平部740和每个有源层230接触连接。
本示例形成的电容结构700包括水平部740，增加了半导体结构中电容结构700的占比，提高了半导体结构的存储能力。
在本实施例中，参照图30所示，形成电容结构700之后，可以通过上述任一种沉积工艺沉积形成第三隔离层280，第三隔离层280覆盖电容结构700的顶面，以防止电容结构700的材料暴露在制程环境中被污染。第三隔离层280的材料可以包括氧化硅或氮氧化硅。
步骤S170：形成沿第三方向延伸的位线，每个位线与每个有源台阶对应。
参照图30和图31所示，首先，形成第四掩膜层，第四掩膜层暴露出位于台阶区201的第三隔离层280的部分顶面。
参照图30、图31所示，然后，根据第四掩膜层刻蚀台阶区201，去除部分第三隔离层280、部分第二隔离层270以及部分隔离材料层220，在台阶区201形成多个位线槽801。每个位线槽801沿第三方向D3延伸，参照图36，每个位线槽801和每个有源台阶212一一对应设置，每个位线槽801暴露出与其对应的有源台阶212的部分顶面。
如图32、图33所示，接着，可以选用化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或溅镀中的任一种沉积工艺沉积形成位线阻挡层810。参照图36，位线阻挡层810覆盖位线槽801的槽壁以及被位线槽801暴露出的有源台阶212的顶面。位线阻挡层810的材料可以包括氧化硅或氮氧化硅中的至少一种。
如图32和图33所示，参照图30和图31，接着，通过上述任一种沉积工艺沉积形成位线导电层820，位线导电层820覆盖位线阻挡层810并填充位线槽801中未被填充的区域。位线导电层820的 材料可以包括金属钛(Titanium)或其合金、金属钽(Tantalum)或其合金、金属钨(Tungsten)或其合金中的至少一种。
如图32和图33所示，位于同一位线槽801中的位线阻挡层810和位线导电层820形成位线800。参照图36，位线阻挡层810设置在位线导电层820和有源台阶212之间，以防止位线导电层820的材料扩散到有源层230中，避免造成半导体结构中的其它器件污染。
本实施例的制作方法，在衬底上形成在垂直方向上堆叠的存储器，半导体结构的存储器具有可增加的堆叠层数，能够在相同面积的沉积上形成更多数量的存储器，从而满足了半导体领域对高容量存储器的发展需求。
本实施例的制作方法，合理规划制程步骤，先形成字线，再形成电容结构和位线，制程步骤少且制程简单，能够提高半导体结构的良品率。
根据一个示例性实施例，本实施例是对上述实施例的进一步说明，本实施例中的半导体结构的制作方法包括上述实施例中的全部步骤，另外，本实施例的半导体结构的制作方法，还包括以下步骤：
参照图32、图33和图35，形成多个字线接触插塞900，多个字线接触插塞900分别和多个字线500一一对应连接，字线接触插塞900设置在与其对应的字线500的顶面上。
在本实施例中，字线接触插塞900和位线800在同一制程中形成。
如图30和图31所示，首先，在形成位线槽801的制程中，刻蚀去除位于字线500上方的部分第三隔离层280、部分第二隔离层270以及部分隔离材料层220，在字线500上形成多个字线接触孔901。多个字线接触孔901和多个字线500一一对应，每个字线接触孔901暴露出与其对应的字线500的顶面。
参照图32、图33和图35，然后，在形成位线阻挡层810的制程中，同时沉积阻挡材料覆盖字线接触孔901的孔壁，形成第一阻挡层910。
参照图33和图35，然后，在形成位线导电层820的制程中，同时沉积导电材料填充字线接触孔901未被填充的区域，形成接触部920，位于同一字线接触孔901中第一阻挡层910和接触部920共同形成字线接触插塞900。字线接触插塞900用于将字线500引出和其它的电子器件或电路连接。
根据一示例性实施例，本实施例提供了一种半导体结构，如图32、图33、图34、图35和图36所示，半导体结构包括衬底100、多个有源层230、多个字线500、电容结构700以及多个位线800。每个有源层230沿第一方向D1延伸，多个有源层230沿第二方向D2、第三方向D3在衬底100上方阵列，第一方向D1、第二方向D2平行于衬底100的顶面，在第三方向D3上相邻的有源层230具有长度差。参照图18，多个有源层230的第一端形成多个有源台阶212，多个有源层230的第二端对齐。在本实施例中，有源层230的第一端是设置有源台阶212的一端，在第一方向D1上，有源层230的第二端是远离有源台阶212的一端。
如图32和图33所示，参照图14和图15，每个字线500沿第三方向D3延伸，每个字线500和沿第三方向D3排列的有源层230相交，并覆盖沿第三方向D3排列的有源层230的部分侧壁。在第一方向D1上，电容结构700设置在有源层230的远离有源台阶212一侧，电容结构700和每个有源层230接触连接。每个位线沿第三方向D3延伸，每个位线800对应设置在每个有源台阶212上。
在一些实施例中，如图32、图33和图34所示，电容结构700包括多个水平部740，水平部740沿第一方向D1延伸，每个水平部740和有源层230的第二端连接。如此，增加了半导体结构中电容结构700的占比，充分利用了半导体结构的应用空间，从而增加了半导体结构的存储能力。
在一些实施例中，如图32所示，参照图14和图18，多个字线500沿第二方向D2排成多列。多个有源台阶212以及多个位线800位于相邻的两列字线500之间。
在一些实施例中，如图32所示、图33和图35所示，半导体结构还包括多个字线接触插塞900，多个字线接触插塞900分别和多个字线500一一对应连接，字线接触插塞900设置在与其对应的字线500的顶面上。
本实施例提供的半导体结构，在垂直于衬底的顶面的方向上，具有可不断增加的存储密度，克服了半导体芯片因尺寸微缩导致存储密度难以继续增加的问题，为半导体芯片的发展提供了新的方向。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
工业实用性
本公开提供的半导体结构的制作方法及半导体结构中，通过调整堆叠结构的堆叠层数能够控制形成的半导体结构中存储器的堆叠层数，以使半导体结构具有可不断增加的存储密度，克服了半导体芯片因尺寸微缩导致存储密度难以继续增加的问题，为半导体芯片的发展提供了新的方向。

Claims (15)

  1. 一种半导体结构的制作方法，所述半导体结构的制作方法包括：
    提供衬底(100)；
    形成多个初始有源层(211)，每个所述初始有源层(211)沿第一方向(D1)延伸，多个所述初始有源层(211)沿第二方向(D2)、第三方向(D3)在所述衬底(100)上方阵列，所述第一方向(D1)、所述第二方向(D2)平行于所述衬底(100)的顶面，所述第三方向(D3)垂直于所述衬底(100)的顶面；
    形成多个字线(500)，每个所述字线(500)沿所述第三方向(D3)延伸，每个所述字线(500)与沿所述第三方向(D3)排列的所述初始有源层(211)相交，并覆盖沿所述第三方向(D3)排列的所述初始有源层(211)的部分侧壁；
    刻蚀多个所述初始有源层(211)，与同一所述字线(500)相交的所述初始有源层(211)在所述第一方向(D1)具有长度差，在所述初始有源层(211)的第一端形成有源台阶(212)；
    去除每个所述初始有源层(211)的部分结构，被保留的每个所述初始有源层(211)的部分结构形成有源层(230)，所述有源层(230)保留所述有源台阶(212)；
    在所述有源层(230)的远离所述有源台阶(212)的一侧形成电容结构(700)，所述电容结构(700)和每个所述有源层(230)接触连接；
    形成沿所述第三方向(D3)延伸的位线(800)，每个所述位线(800)与每个所述有源台阶(212)对应。
  2. 根据权利要求1所述的半导体结构的制作方法，其中，形成多个初始有源层(211)，包括：
    形成堆叠结构(200)，所述堆叠结构(200)包括沿所述第三方向(D3)交替堆叠的有源材料层(210)和隔离材料层(220)；
    刻蚀所述堆叠结构(200)，形成多条第一沟槽(310)，所述第一沟槽(310)沿所述第一方向(D1)延伸，多条所述第一沟槽(310)将每层所述有源材料层(210)划分成在所述第二方向(D2)上间隔设置的多个所述初始有源层(211)。
  3. 根据权利要求2所述的半导体结构的制作方法，其中，形成多个字线(500)，包括：
    于所述第一沟槽(310)中形成第一隔离层(240)；
    去除部分所述第一隔离层(240)和部分所述隔离材料层(220)，形成多个字线槽(501)，每个所述字线槽(501)沿所述第三方向(D3)延伸，暴露出沿所述第三方向(D3)排列的所述初始有源层(211)的部分侧壁，多个所述字线槽(501)沿所述第二方向(D2)排成多列；
    于每个所述字线槽(501)中形成所述字线(500)，多个所述字线(500)沿所述第二方向(D2)排成多列。
  4. 根据权利要求3所述的半导体结构的制作方法，其中，于每个所述字线槽(501)中形成所述字线(500)，包括：
    形成栅氧层(510)，所述栅氧层(510)覆盖被所述字线槽(501)暴露出的所述初始有源层(211)的部分侧壁以及所述字线槽(501)的槽壁；
    形成栅导电层(520)，所述栅导电层(520)覆盖所述栅氧层(510)并填充所述字线槽(501)未被填充的区域；
    位于同一所述字线槽(501)中的所述栅氧层(510)和所述栅导电层(520)共同形成所述字线(500)。
  5. 根据权利要求3或4所述的半导体结构的制作方法，其中，所述堆叠结构(200)定义有台阶区(201)，所述台阶区(201)位于相邻的两列所述字线(500)之间，刻蚀多个所述初始有源层(211)，包括：
    刻蚀去除位于所述台阶区(201)的所述初始有源层(211)的部分结构、所述隔离材料层(220)的部分结构以及所述第一隔离层(240)的部分结构，形成阶梯槽(320)；
    在所述第三方向(D3)上，所述阶梯槽(320)包括依次设置的多个子沟槽(350)，多个所述子沟槽(350)的槽宽阶梯式递增，在第一方向(D1)上，刻蚀被保留的所述初始有源层(211)、所述隔离材料层(220)和所述第一隔离层(240)在所述阶梯槽(320)的两侧形成相对设置的阶梯结构(600)，每个所述阶梯结构(600)包括沿所述第三方向(D3)顺序设置的多层阶梯层(610)，相邻的所述阶梯层(610)在所述第一方向(D1)具有长度差，每层所述阶梯层(610)包括沿所述第二方向(D2)排列的所述初始有源层(211)的部分结构，以使与同一所述字线(500)相交的所述初始有源层(211)在所述第一方向(D1)具有长度差。
  6. 根据权利要求5所述的半导体结构的制作方法，其中，所述半导体结构的制作方法，还包括：
    去除每个所述初始有源层(211)的部分结构并去除部分所述隔离材料层(220)和部分所述第一 隔离层(240)，形成第二沟槽(330)，所述第二沟槽(330)沿所述第二方向(D2)延伸，所述第二沟槽(330)的槽壁暴露出每个所述初始有源层(211)的部分结构。
  7. 根据权利要求6所述的半导体结构的制作方法，其中，在所述第一方向(D1)上，所述阶梯结构(600)包括靠近所述阶梯槽(320)的第一区域(601)和远离所述阶梯槽(320)的第二区域(602)，所述字线(500)位于所述第一区域(601)；
    去除每个所述初始有源层(211)的部分结构，包括：
    基于所述第二沟槽(330)沿所述第一方向(D1)刻蚀所述初始有源层(211)，去除位于所述第二区域(602)的所述初始有源层(211)，在每个所述初始有源层(211)被去除的位置形成沿所述第一方向(D1)延伸的第一开口(340)，位于所述第一区域(601)的所述初始有源层(211)被保留形成所述有源层(230)。
  8. 根据权利要求7所述的半导体结构的制作方法，其中，基于所述第二沟槽(330)沿所述第一方向(D1)刻蚀所述初始有源层(211)的过程中，所述初始有源层(211)相对所述隔离材料层(220)和所述第一隔离层(240)具有高刻蚀选择比。
  9. 根据权利要求7或8所述的半导体结构的制作方法，其中，在所述有源层(230)的远离所述有源台阶(212)的一侧形成电容结构(700)，包括：
    形成下电极层(710)，覆盖所述第一开口(340)的侧壁以及所述第二沟槽(330)的槽壁；
    形成高K介质层(720)，覆盖所述下电极层(710)；
    形成上电极层(730)，覆盖所述高K介质层(720)，并填充所述第一开口(340)未被填充的区域以及所述第二沟槽(330)未被填充的区域。
  10. 根据权利要求5-9中任一项所述的半导体结构的制作方法，其中，形成沿所述第三方向(D3)延伸的位线(800)，包括：
    于所述阶梯槽(320)中形成第二隔离层(270)；
    去除部分所述第二隔离层(270)以及部分所述隔离材料层(220)，形成多个位线槽(801)，每个所述位线槽(801)沿所述第三方向(D3)延伸，每个所述位线槽(801)和每个所述有源台阶(212)一一对应设置，每个所述位线槽(801)暴露出与其对应的所述有源台阶(212)的部分顶面；
    形成位线阻挡层(810)，所述位线阻挡层(810)覆盖所述位线槽(801)的槽壁以及被所述位线槽(801)暴露出的所述有源台阶(212)的顶面；
    形成位线导电层(820)，所述位线导电层(820)覆盖所述位线阻挡层(810)并填充所述位线槽(801)中未被填充的区域；
    位于同一所述位线槽(801)中的所述位线阻挡层(810)和所述位线导电层(820)形成所述位线(800)。
  11. 根据权利要求1-10中任一项所述的半导体结构的制作方法，其中，所述半导体结构的制作方法，还包括：
    形成多个字线接触插塞(900)，多个所述字线接触插塞(900)分别和多个所述字线(500)一一对应连接，所述字线接触插塞(900)设置在与其对应的所述字线(500)的顶面上。
  12. 一种半导体结构，所述半导体结构包括：
    衬底(100)；
    多个有源层(230)，每个所述有源层(230)沿第一方向(D1)延伸，多个所述有源层(230)沿第二方向(D2)、第三方向(D3)在所述衬底(100)上方阵列，所述第一方向(D1)、所述第二方向(D2)平行于所述衬底(100)的顶面，在所述第三方向(D3)上相邻的所述有源层(230)具有长度差，多个所述有源层(230)的第一端形成多个有源台阶(212)，多个所述有源层(230)的第二端对齐；
    多个字线(500)，每个所述字线(500)沿所述第三方向(D3)延伸，每个所述字线(500)和沿所述第三方向(D3)排列的所述有源层(230)相交，并覆盖沿所述第三方向(D3)排列的所述有源层(230)的部分侧壁；
    电容结构(700)，在所述第一方向(D1)上，所述电容结构(700)设置在所述有源层(230)的远离所述有源台阶(212)一侧，所述电容结构(700)和每个所述有源层(230)接触连接；
    多个位线(800)，每个所述位线(800)沿所述第三方向(D3)延伸，每个所述位线(800)对应设置在每个所述有源台阶(212)上。
  13. 根据权利要求12所述的半导体结构，其中，所述电容结构(700)包括多个水平部(740)，所述水平部(740)沿所述第一方向(D1)延伸，每个所述水平部(740)和所述有源层(230)的第二端连接。
  14. 根据权利要求12或13所述的半导体结构，其中，多个所述字线(500)沿所述第二方向(D2)排成多列，多个所述有源台阶(212)以及多个位线(800)位于相邻的两列所述字线(500)之间。
  15. 根据权利要求12-14中任一项所述的半导体结构，其中，所述半导体结构还包括：
    多个字线接触插塞(900)，多个所述字线接触插塞(900)分别和多个所述字线(500)一一对应连接，所述字线接触插塞(900)设置在与其对应的所述字线(500)的顶面上。
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