CN117460246A - 半导体结构的制作方法及半导体结构 - Google Patents
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Abstract
本公开提供一种半导体结构的制作方法及半导体结构，涉及半导体技术领域，半导体结构的制作方法包括，提供衬底；形成多个初始有源层，初始有源层沿第一方向延伸，多个初始有源层沿第二方向、第三方向阵列，第一方向、第二方向平行于衬底的顶面，第三方向垂直于衬底的顶面；形成多个字线，每个字线沿第三方向延伸，每个字线覆盖沿第三方向排列的初始有源层的部分侧壁；在初始有源层的第一端形成有源台阶；去除每个初始有源层的部分结构形成有源层，有源层保留有源台阶；形成电容结构；形成位线。在本公开中，半导体结构具有可不断增加的存储密度，克服了半导体芯片因尺寸微缩导致存储密度难以继续增加的问题，为半导体芯片的发展提供了新的方向。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。
背景技术
在半导体芯片领域，根据摩尔定律，半导体芯片中的半导体器件每增加一倍，半导体芯片的性能也会随之翻一番。为了提高半导体芯片的性能，其特征尺寸不断微缩、集成度不断提高，但受到光刻工艺的限制，半导体芯片的尺寸缩小存在极限。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供了一种半导体结构的制作方法及半导体结构。
本公开的第一方面提供了一种半导体结构的制作方法，所述半导体结构的制作方法包括：
提供衬底；
形成多个初始有源层，每个所述初始有源层沿第一方向延伸，多个所述初始有源层沿第二方向、第三方向在所述衬底上方阵列，所述第一方向、所述第二方向平行于所述衬底的顶面，所述第三方向垂直于所述衬底的顶面；
形成多个字线，每个所述字线沿所述第三方向延伸，每个所述字线与沿所述第三方向排列的所述初始有源层相交，并覆盖沿所述第三方向排列的所述初始有源层的部分侧壁；
刻蚀多个所述初始有源层，与同一所述字线相交的所述初始有源层在所述第一方向具有长度差，在所述初始有源层的第一端形成有源台阶；
去除每个所述初始有源层的部分结构，被保留的每个所述初始有源层的部分结构形成有源层，所述有源层保留所述有源台阶；
在所述有源层的远离所述有源台阶的一侧形成电容结构，所述电容结构和每个所述有源层接触连接；
形成沿所述第三方向延伸的位线，每个所述位线与每个所述有源台阶对应。
其中，形成多个初始有源层，包括：
形成堆叠结构，所述堆叠结构包括沿所述第三方向交替堆叠的有源材料层和隔离材料层；
刻蚀所述堆叠结构，形成多条第一沟槽，所述第一沟槽沿所述第一方向延伸，多条所述第一沟槽将每层所述有源材料层划分成在所述第二方向上间隔设置的多个所述初始有源层。
其中，形成多个字线，包括：
于所述第一沟槽中形成第一隔离层；
去除部分所述第一隔离层和部分所述隔离材料层，形成多个字线槽，每个所述字线槽沿所述第三方向延伸，暴露出沿所述第三方向排列的所述初始有源层的部分侧壁，多个所述字线槽沿所述第二方向排成多列；
于每个所述字线槽中形成所述字线，多个所述字线沿所述第二方向排成多列。
其中，于每个所述字线槽中形成所述字线，包括：
形成栅氧层，所述栅氧层覆盖被所述字线槽暴露出的所述初始有源层的部分侧壁以及所述字线槽的槽壁；
形成栅导电层，所述栅导电层覆盖所述栅氧层并填充所述字线槽未被填充的区域；
位于同一所述字线槽中的所述栅氧层和所述栅导电层共同形成所述字线。
其中，所述堆叠结构定义有台阶区，所述台阶区位于相邻的两列所述字线之间，刻蚀多个所述初始有源层，包括：
刻蚀去除位于所述台阶区的所述初始有源层的部分结构、所述隔离材料层的部分结构以及所述第一隔离层的部分结构，形成阶梯槽；
在所述第三方向上，所述阶梯槽包括依次设置的多个子沟槽，多个所述子沟槽的槽宽阶梯式递增，在第一方向上，刻蚀被保留的所述初始有源层、所述隔离材料层和所述第一隔离层在所述阶梯槽的两侧形成相对设置的阶梯结构，每个所述阶梯结构包括沿所述第三方向顺序设置的多层阶梯层，相邻的所述阶梯层在所述第一方向具有长度差，每层所述阶梯层包括沿所述第二方向排列的所述初始有源层的部分结构，以使与同一所述字线相交的所述初始有源层在所述第一方向具有长度差。
其中，所述半导体结构的制作方法，还包括：
去除每个所述初始有源层的部分结构并去除部分所述隔离材料层和部分所述第一隔离层，形成第二沟槽，所述第二沟槽沿所述第二方向延伸，所述第二沟槽的槽壁暴露出每个所述初始有源层的部分结构。
其中，在所述第一方向上，所述阶梯结构包括靠近所述阶梯槽的第一区域和远离所述阶梯槽的第二区域，所述字线位于所述第一区域；
去除每个所述初始有源层的部分结构，包括：
基于所述第二沟槽沿所述第一方向刻蚀所述初始有源层，去除位于所述第二区域的所述初始有源层，在每个所述初始有源层被去除的位置形成沿所述第一方向延伸的第一开口，位于所述第一区域的所述初始有源层被保留形成所述有源层。
其中，基于所述第二沟槽沿所述第一方向刻蚀所述初始有源层的过程中，所述初始有源层相对所述隔离材料层和所述第一隔离层具有高刻蚀选择比。
其中，在所述有源层的远离所述有源台阶的一侧形成电容结构，包括：
形成下电极层，覆盖所述第一开口的侧壁以及所述第二沟槽的槽壁；
形成高K介质层，覆盖所述下电极层；
形成上电极层，覆盖所述高K介质层，并填充所述第一开口未被填充的区域以及所述第二沟槽未被填充的区域。
其中，形成沿所述第三方向延伸的位线，包括：
于所述阶梯槽中形成第二隔离层；
去除部分所述第二隔离层以及部分所述隔离材料层，形成多个位线槽，每个所述位线槽沿所述第三方向延伸，每个所述位线槽和每个所述有源台阶一一对应设置，每个所述位线槽暴露出与其对应的所述有源台阶的部分顶面；
形成位线阻挡层，所述位线阻挡层覆盖所述位线槽的槽壁以及被所述位线槽暴露出的所述有源台阶的顶面；
形成位线导电层，所述位线导电层覆盖所述位线阻挡层并填充所述位线槽中未被填充的区域；
位于同一所述位线槽中的所述位线阻挡层和所述位线导电层形成所述位线。
其中，所述半导体结构的制作方法，还包括：
形成多个字线接触插塞，多个所述字线接触插塞分别和多个所述字线一一对应连接，所述字线接触插塞设置在与其对应的所述字线的顶面上。
本公开的第二方面提供了一种半导体结构，所述半导体结构包括：
衬底；
多个有源层，每个所述有源层沿第一方向延伸，多个所述有源层沿第二方向、第三方向在所述衬底上方阵列，所述第一方向、所述第二方向平行于所述衬底的顶面，在所述第三方向上相邻的所述有源层具有长度差，多个所述有源层的第一端形成多个有源台阶，多个所述有源层的第二端对齐；
多个字线，每个所述字线沿所述第三方向延伸，每个所述字线和沿所述第三方向排列的所述有源层相交，并覆盖沿所述第三方向排列的所述有源层的部分侧壁；
电容结构，在所述第一方向上，所述电容结构设置在所述有源层的远离所述有源台阶一侧，所述电容结构和每个所述有源层接触连接；
多个位线，每个所述位线沿所述第三方向延伸，每个所述位线对应设置在每个所述有源台阶上。
其中，所述电容结构包括多个水平部，所述水平部沿所述第一方向延伸，每个所述水平部和所述有源层的第二端连接。
其中，多个所述字线沿所述第二方向排成多列，多个所述有源台阶以及多个位线位于相邻的两列所述字线之间。
其中，所述半导体结构还包括：
多个字线接触插塞，多个所述字线接触插塞分别和多个所述字线一一对应连接，所述字线接触插塞设置在与其对应的所述字线的顶面上。
本公开提供的半导体结构的制作方法及半导体结构中，通过调整堆叠结构的堆叠层数能够控制形成的半导体结构中存储器的堆叠层数，以使半导体结构具有可不断增加的存储密度，克服了半导体芯片因尺寸微缩导致存储密度难以继续增加的问题，为半导体芯片的发展提供了新的方向。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的半导体结构的制作方法的流程图。
图2是根据一示例性实施例示出的在衬底上形成堆叠结构的示意图。
图3是图2的A-A截面的剖面图。
图4是根据一示例性实施例示出的形成第一沟槽的示意图。
图5是图4的A-A截面的剖面图。
图6是根据一示例性实施例示出的形成第一隔离层的示意图。
图7是图6的A-A截面的剖面图。
图8是图6的B-B截面的剖面图。
图9是根据一示例性实施例示出的形成字线槽的示意图。
图10是图9的A-A截面的剖面图。
图11是图9的B-B截面的剖面图。
图12是根据一示例性实施例示出的形成栅氧层的A-A截面的剖面图。
图13是根据一示例性实施例示出的形成栅氧层的B-B截面的剖面图。
图14是根据一示例性实施例示出的形成栅导电层的A-A截面的剖面图。
图15是根据一示例性实施例示出的形成栅导电的B-B截面的剖面图。
图16是根据一示例性实施例示出的形成字线的示意图。
图17是根据一示例性实施例示出的形成阶梯槽的示意图。
图18是图17的B-B截面的剖面图。
图19是根据一示例性实施例示出的形成第二隔离层的示意图。
图20是根据一示例性实施例示出的形成第二沟槽的示意图。
图21是图20的COD截面的剖面图。
图22是图21的E-E截面的剖面图。
图23是根据一示例性实施例示出的形成电容结构的E-E截面的剖面图。
图24是根据一示例性实施例示出的形成第一开口的COD截面的剖面图。
图25是图24的E-E截面的剖面图。
图26是根据一示例性实施例示出的形成下电极层的E-E截面的剖面图。
图27是根据一示例性实施例示出的形成高K介质层的E-E截面的剖面图。
图28是根据一示例性实施例示出的形成上电极层的E-E截面的剖面图。
图29是根据一示例性实施例示出的形成电容结构的COD截面的剖面图。
图30是根据一示例性实施例示出的形成字线接触孔和位线槽的COD截面的剖面图。
图31是图30的E-E截面的剖面图。
图32是根据一示例性实施例示出的形成字线接触插塞和位线的COD截面的剖面图。
图33是图32的E-E截面的剖面图。
图34是图33中A区域的局部放大图。
图35是图33中B区域的局部放大图。
图36是图33中C区域的局部放大图。
附图标记：
100、衬底；110、底部支撑层；200、堆叠结构；201、台阶区；210、有源材料层； 211、初始有源层；212、有源台阶；220、隔离材料层；230、有源层；240、第一隔离层； 270、第二隔离层；280、第三隔离层；310、第一沟槽；320、阶梯槽；321、第一子沟槽； 322、第二子沟槽；32N、第N子沟槽；330、第二沟槽；340、第一开口；500、字线；501、字线槽；510、栅氧层；520、栅导电层；600、阶梯结构；601、第一区域；602、第二区域；610、阶梯层；700、电容结构；710、下电极层；720、高K介质层；730、上电极层； 740、水平部；800、位线；801、位线槽；810、位线阻挡层；820、位线导电层；900、字线接触插塞；901、字线接触孔；910、第一阻挡层；920、接触部；
D1、第一方向；D2、第二方向；D3、第三方向。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
目前，动态随机存取存储器(Dynamic Random Access Memory，DRAM)芯片通常为平面结构，平面结构的动态随机存取存储器的尺寸已经减小到极限，难以继续微缩延续摩尔定律的有效性，动态随机存取存储器开始由平面结构向三维结构方向发展。
本公开示例性实施例提供了一种半导体结构的制作方法及半导体结构，可以通过调整制作方法中堆叠结构的堆叠层数控制形成的半导体结构中存储器的堆叠层数，以使半导体结构具有可不断增加的存储密度，克服了半导体芯片因尺寸微缩导致存储密度难以继续增加的问题，为半导体芯片的发展提供了新的方向。
本公开示例性的实施例中提供一种半导体结构的制作方法，如图1所示，图1示出了根据本公开一示例性的实施例提供的半导体结构的制作方法的流程图，图2-图36为半导体结构的制作方法的各个阶段的示意图，下面结合图2-图36对半导体结构的制作方法进行介绍。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
如图1所示，本公开一示例性的实施例提供的一种半导体结构的制作方法，包括如下的步骤：
步骤S110：提供衬底。
参照图2所示，衬底100可以为半导体衬底，半导体衬底可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或 GOI(Germanium-on-Insulator，绝缘体上锗)衬底等。半导体衬底中可以掺杂离子，例如，半导体衬底可以为P型掺杂衬底，也可以为N型掺杂衬底。在本实施例中，衬底100为硅晶衬底。
步骤S120：形成多个初始有源层，每个初始有源层沿第一方向延伸，多个初始有源层沿第二方向、第三方向在衬底上方阵列，第一方向、第二方向平行于衬底的顶面，第三方向垂直于衬底的顶面。
在本实施例中，可以采用以下实施方式：
首先，形成堆叠结构200，堆叠结构包括沿第三方向D3交替堆叠的有源材料层210和隔离材料层220。
如图2、图3所示，可以选用化学气相沉积工艺(Chemical Vapor Deposition，CVD)、物理气相沉积工艺(Physical Vapor Deposition，PVD)、原子层沉积工艺(AtomicLayer Deposition，ALD)或溅镀(sputtering)中的任一种沉积工艺沉积形成有源材料层210，有源材料层210覆盖衬底100的顶面，有源材料层210的材料可以包括半导体材料，半导体材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；半导体材料也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者有源材料层210的材料还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，有源材料层210的材料包括单晶硅或多晶硅。
如图2、图3所示，然后，通过上述任一种沉积工艺沉积形成隔离材料层220，隔离材料层220覆盖有源材料层210的顶面，隔离材料层220的材料可以包括氮化物，例如，隔离材料层220的材料包括氮化硅。
依次重复上述形成有源材料层210和隔离材料层220的步骤，在衬底100上形成堆叠结构200。如图2、图3所示，有源材料层210和隔离材料层220在第三方向D3上交替堆叠，有源材料层210和隔离材料层220可以交替堆叠2层～1024层或更多层。例如，有源材料层210和隔离材料层220可以交替堆叠48层、64层、128层、256层或512 层等。在本实施例中，在第三方向D3上，堆叠结构200的顶层结构和底部结构都是隔离材料层220。
如图4、图5所示，参照图2、图3，刻蚀堆叠结构200，形成多条第一沟槽310，第一沟槽310沿第一方向D1延伸，多条第一沟槽310将每层有源材料层210划分成在第二方向D2上间隔设置的多个初始有源层211。
比如，可以在堆叠结构200的顶面上形成第一掩膜层(图中未示出)，根据第一掩膜层刻蚀堆叠结构200，形成多条第一沟槽310，每条第一沟槽310沿第一方向D1延伸，且第一沟槽310在第三方向D3上延伸并贯穿每层有源材料层210，如图4、图5所示，参照图2、图3，每层有源材料层210被保留的部分被划分成在第二方向D2上间隔设置的多个初始有源层211。如图4、图5所示，初始有源层211沿第二方向D2、第三方向D3阵列，在第二方向D2上相邻的两个初始有源层211被第一沟槽310隔开，在第三方向D3上相邻的两个初始有源层211被保留的隔离材料层220隔开。在本实施例中，第一沟槽310在第三方向D3上延伸并暴露出堆叠结构200的最底层的隔离材料层220 的顶面。在其他实施例中，第一沟槽310可以在第三方向D3上贯穿堆叠结构200。
如图2、图3所示，在本实施例中，在形成堆叠结构200之前，还包括以下步骤：通过上述任一种沉积工艺形成底部支撑层110，底部支撑层110设置在衬底100和堆叠结构200之间。其中，堆叠结构200的材料包括绝缘材料，堆叠结构200通过底部支撑层110和衬底100电性隔离。例如，底部支撑层110的材料可以包括氮化硅。
参照图2，在本实施例中，堆叠结构200定义有台阶区201，在第一方向D1上，相邻的台阶区201间隔设置。
步骤S130：形成多个字线，每个字线沿第三方向延伸，每个字线与沿第三方向排列的初始有源层相交，并覆盖沿第三方向排列的初始有源层的部分侧壁。
形成字线500之前，如图6、图7、图8所示，参照图4、图5，通过上述任一种沉积工艺沉积隔离材料，隔离材料填充第一沟槽310形成第一隔离层240。本实施例中，第一隔离层240的材料包括氮化硅。
然后，如图9、图10、图11所示，参照图6、图7、图8，于第一隔离层240和隔离材料层220的顶面上形成第二掩膜层(图中未示出)，根据第二掩膜层刻蚀去除部分第一隔离层240和部分隔离材料层220，形成多个字线槽501，多个字线槽501沿第二方向D2 排成多列。每个字线槽501沿第三方向D3延伸，暴露出沿第三方向D3排列的多个初始有源层211的部分侧壁。本实施例中，刻蚀第一隔离层240和隔离材料层220的制程中，选用的刻蚀工艺对初始有源层211具有高刻蚀选择比，避免刻蚀制程造成初始有源层211 损伤，确保初始有源层211的结构完整，有利于提高形成的半导体结构的良率。
如图12、图13所示，参照图10、图11，然后，通过原子层沉积工艺沉积形成栅氧层510，栅氧层510覆盖被字线槽501暴露出的初始有源层211的部分侧壁以及字线槽501 的槽壁。栅氧层510的材料包括氧化硅或氮氧化硅。
如图14、图15、图16所示，参照图12、图13，接着，可以选用化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或溅镀中的任一种沉积工艺沉积形成形成栅导电层520，栅导电层520覆盖栅氧层510并填充字线槽501未被填充的区域。栅导电层520 的材料可以包括金属钛(Titanium)或其合金、金属钽(Tantalum)或其合金、金属钨(Tungsten)或其合金中的至少一种。位于同一字线槽501中的栅氧层510和栅导电层520共同形成字线500。
参照图14、图16所示，每个字线槽501中对应形成有字线500，多个字线500沿第二方向D2排成多列。参照图15、图16所示，在第一方向D1上，台阶区201的两侧各设置一列沿第二方向D2排列的字线500。也即，台阶区201位于相邻的两列字线500之间。
步骤S140：刻蚀多个初始有源层，与同一字线相交的初始有源层在第一方向具有长度差，在初始有源层的第一端形成有源台阶。
在本实施例中，刻蚀多个初始有源层211，在初始有源层211的第一端形成有源台阶 212，包括：
如图17、图18所示，参照图15、图16，刻蚀台阶区201，刻蚀去除位于台阶区201 的初始有源层211的部分结构、隔离材料层220的部分结构以及第一隔离层240的部分结构，在台阶区201形成阶梯槽320。在第三方向D3上，阶梯槽320包括依次设置的多个子沟槽，例如，如图18所示，阶梯槽包括沿第三方向D3依次设置的第一子沟槽321、第二子沟槽322…第N子沟槽32N。并且，沿远离衬底100的方向，多个子沟槽的槽宽阶梯式递增。
如图17、图18所示，阶梯槽320将被保留的初始有源层211、隔离材料层220和第一隔离层240划分成独立设置的阶梯结构600，在第一方向D1上，阶梯槽320的两侧相对设置两个阶梯结构600，如图18所示，阶梯结构600延伸到台阶区201中。
如图17、图18所示，每个阶梯结构600包括沿第三方向D3顺序设置的多层阶梯层610，每层阶梯层610包括沿第二方向D2排列的初始有源层211的部分结构，每层阶梯层 610还包括隔离材料层220的部分结构以及第一隔离层240的部分结构。在第三方向 D3上，相邻的阶梯层610在第一方向D1具有长度差，因此，在第三方向D3上排列的初始有源层211具有长度差，也即，与同一字线500相交的初始有源层211在第一方向D1 具有长度差。初始有源层211的第一端形成有源台阶212，初始有源层211的第一端是初始有源层211靠近阶梯槽320的一端。
步骤S150：去除每个初始有源层的部分结构，被保留的每个初始有源层的部分结构形成有源层，有源层保留有源台阶。
如图18所示，在第一方向D1上，阶梯结构600包括靠近阶梯槽320的第一区域601和远离阶梯槽320的第二区域602，字线500位于第一区域601。
本实施例中，去除每个初始有源层211的部分结构，可以采用以下实施方式：
如图19所示，参照图17，通过上述任一种沉积工艺沉积形成第二隔离层270，第二隔离层270填充阶梯槽320并覆盖第一隔离层240的顶面以及被保留的隔离材料层 220的顶面。
如图20、图21、图22所示，参照图18、图19，可以形成第三掩膜层(图中未示出)，第三掩膜层覆盖第二隔离层270的顶面，根据第三掩膜层沿第二方向D2刻蚀阶梯结构600 的第二区域602，去除每个初始有源层211的部分结构、隔离材料层220的部分结构并去除部分第一隔离层240，在第二区域形成第二沟槽330，第二沟槽330沿第二方向D2延伸。
在一些示例中，参照图23，形成第二沟槽330之后，每个初始有源层211被保留的部分形成有源层230，第二沟槽330的槽壁暴露出每个有源层230的部分结构。
在另一些示例中，去除每个初始有源层211的部分结构，形成第二沟槽330之后，还执行了以下步骤：
如图24、图25所示，参照图21、图22，基于第二沟槽330沿第一方向D1刻蚀初始有源层211，去除位于第二区域602的初始有源层211，在每个初始有源层211被去除的位置形成沿第一方向D1延伸的第一开口340，第一开口340和第二沟槽330连通，位于第一区域601的初始有源层211被保留形成有源层230。其中，形成第一开口340的刻蚀制程中，刻蚀工艺对隔离材料层220和第一隔离层240具有高刻蚀选择比。
步骤S160：在有源层的远离有源台阶的一侧形成电容结构，电容结构和每个有源层接触连接。
在一些示例中，如图23所示，参照图22，于第二沟槽330中形成电容结构700。
首先，可以选用化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或溅镀中的任一种沉积工艺沉积形成下电极层710，下电极层710覆盖第二沟槽330的槽壁以及第二沟槽330的槽壁暴露出的有源层230。下电极层710的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Ti2N2)，硅化钛(TiSi2)，硅化镍(Ni2Si)，硅氮化钛(TiSixNy)等。
如图23所示，然后，通过上述任一种沉积工艺沉积形成高K介质层720，高K介质层720覆盖下电极层710。高K介质层720的材料可以包括金属硅酸盐或金属氧化硅。示例性的，高K介质层720的材料可以包括氧化钽(Ta2O5)、氧化钛(TiO2)、氧化锆(ZrO2)、氧化铝(Al2O3)氧化铪硅(HfSiO2)或氧化铪(HfO2)中的至少一种。
如图23所示，参照图22，接着，通过上述任一种沉积工艺沉积形成上电极层730，上电极层730覆盖高K介质层720并填充第二沟槽330中未被填充的区域。上电极层730 的材料可以包括金属钛(Titanium)或其合金、金属钽(Tantalum)或其合金、金属钨(Tungsten) 或其合金中的至少一种。
如图23所示，参照图22，下电极层710、高K介质层720和上电极层730共同形成电容结构700，电容结构700远离有源台阶212设置在第二沟槽330中。
本示例形成电容结构700的工艺步骤少，工艺制程的可控性更高，能够提高半导体结构的良率。
在另一些示例中，如图26、图27、图28、图29所示，参照24、图25，于第二沟槽 330和第一开口340中形成电容结构700，包括以下步骤：
首先，如图26所示，通过上述任一种沉积工艺沉积形成下电极层710，下电极层710覆盖第一开口340的侧壁以及第二沟槽330的槽壁。
然后，如图27所示，通过上述任一种沉积工艺沉积形成高K介质层720，高K介质层720覆盖下电极层710。
接着，如图28所示，参照图27，通过上述任一种沉积工艺沉积形成上电极层730，上电极层730覆盖高K介质层720，并填充第一开口340未被填充的区域以及第二沟槽330 未被填充的区域。
如图28、图29、图34所示，参照24、图25，下电极层710、高K介质层720和上电极层730共同形成电容结构700，位于第一开口340中的下电极层710、高K介质层720 以及上电极层730构成电容结构700的水平部740，每个水平部740和每个有源层230接触连接。
本示例形成的电容结构700包括水平部740，增加了半导体结构中电容结构700的占比，提高了半导体结构的存储能力。
在本实施例中，形成电容结构700之后，参照图30所示，可以通过上述任一种沉积工艺沉积形成第三隔离层280，第三隔离层280覆盖电容结构700的顶面，以防止电容结构700的材料暴露在制程环境中被污染，第三隔离层280的材料可以包括氧化硅或氮氧化硅。
步骤S170：形成沿第三方向延伸的位线，每个位线与每个有源台阶对应。
首先，参照图30、图31所示，形成第四掩膜层(图中未示出)，第四掩膜层暴露出位于台阶区201的第三隔离层280的部分顶面。
然后，参照图30、图31所示，根据第四掩膜层刻蚀台阶区201，去除部分第三隔离层280、部分第二隔离层270以及部分隔离材料层220，在台阶区201形成多个位线槽801，每个位线槽801沿第三方向D3延伸，参照图36，每个位线槽801和每个有源台阶212一一对应设置，每个位线槽801暴露出与其对应的有源台阶212的部分顶面。
接着，如图32、图33所示，可以选用化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或溅镀中的任一种沉积工艺沉积形成位线阻挡层810，参照图36，位线阻挡层810覆盖位线槽801的槽壁以及被位线槽801暴露出的有源台阶212的顶面。位线阻挡层810的材料可以包括氧化硅或氮氧化硅中的至少一种。
接着，如图32、图33所示，参照图30、图31，通过上述任一种沉积工艺沉积形成位线导电层820，位线导电层820覆盖位线阻挡层810并填充位线槽801中未被填充的区域。位线导电层820的材料可以包括金属钛(Titanium)或其合金、金属钽(Tantalum) 或其合金、金属钨(Tungsten)或其合金中的至少一种。
如图32、图33所示，位于同一位线槽801中的位线阻挡层810和位线导电层820 形成位线800。参照图36，位线阻挡层810设置在位线导电层820和有源台阶212之间，以防止位线导电层820的材料扩散到有源层230中，避免造成半导体结构中的其它器件污染。
本实施例的制作方法，在衬底上形成在垂直方向上堆叠的存储器，半导体结构的存储器具有可增加的堆叠层数，能够在相同面积的沉积上形成更多数量的存储器，满足了半导体领域对高容量存储器的发展需求。
本实施例的制作方法，合理规划制程步骤，先形成字线，再形成电容结构和位线，制程步骤少且制程简单，能够提高半导体结构的良品率。
根据一个示例性实施例，本实施例是对上述实施例的进一步说明，本实施例中的半导体结构的制作方法包括上述实施例中的全部步骤，另外，本实施例的半导体结构的制作方法，还包括以下步骤：
参照图32、图33、图35，形成多个字线接触插塞900，多个字线接触插塞900分别和多个字线500一一对应连接，字线接触插塞900设置在与其对应的字线500的顶面上。
在本实施例中，字线接触插塞900和位线800在同一制程中形成。
首先，如图30、图31所示，在形成位线槽801的制程中，刻蚀去除位于字线500 上方的部分第三隔离层280、部分第二隔离层270以及部分隔离材料层220，在字线 500上形成多个字线接触孔901(图中未示出)，多个字线接触孔901和多个字线500 一一对应，每个字线接触孔901暴露出与其对应的字线500的顶面。
然后，参照图32、图33、图35，在形成位线阻挡层810的制程中，同时沉积阻挡材料覆盖字线接触孔901的孔壁，形成第一阻挡层910。
然后，参照图33、图35，在形成位线导电层820的制程中，同时沉积导电材料填充字线接触孔901未被填充的区域，形成接触部920，位于同一字线接触孔901中第一阻挡层910和接触部920共同形成字线接触插塞900。字线接触插塞900用于将字线 500引出和其它的电子器件或电路连接。
根据一示例性实施例，本实施例提供了一种半导体结构，如图32、图33、图34、图35、图36所示，半导体结构包括衬底100、多个有源层230、多个字线500、电容结构700 以及多个位线800。每个有源层230沿第一方向D1延伸，多个有源层230沿第二方向D2、第三方向D3在衬底100上方阵列，第一方向D1、第二方向D2平行于衬底100的顶面，在第三方向D3上相邻的有源层230具有长度差，参照图18，多个有源层230的第一端形成多个有源台阶212，多个有源层230的第二端对齐。在本实施例中，有源层230的第一端是设置有源台阶212的一端，在第一方向D1上，有源层230的第二端是远离有源台阶212的一端。
如图32、图33所示，参照图14、图15，每个字线500沿第三方向D3延伸，每个字线500和沿第三方向D3排列的有源层230相交，并覆盖沿第三方向D3排列的有源层230 的部分侧壁。在第一方向D1上，电容结构700设置在有源层230的远离有源台阶212一侧，电容结构700和每个有源层230接触连接。每个位线沿第三方向D3延伸，每个位线 800对应设置在每个有源台阶212上。
在一些实施例中，如图32、图33、图34所示，电容结构700包括多个水平部740，水平部740沿第一方向D1延伸，每个水平部740和有源层230的第二端连接。增加了半导体结构中电容结构700的占比，充分利用的半导体结构的应用空间，增加了半导体结构的存储能力。
在一些实施例中，如图32所示，参照图14、图18，多个字线500沿第二方向D2排成多列，多个有源台阶212以及多个位线800位于相邻的两列字线500之间。
在一些实施例中，如图32所示、图33、图35所示，半导体结构还包括多个字线接触插塞900，多个字线接触插塞900分别和多个字线500一一对应连接，字线接触插塞900 设置在与其对应的字线500的顶面上。
本实施例提供的半导体结构，在垂直于衬底的顶面的方向上，具有可不断增加的存储密度，克服了半导体芯片因尺寸微缩导致存储密度难以继续增加的问题，为半导体芯片的发展提供了新的方向。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (15)
1.一种半导体结构的制作方法，其特征在于，所述半导体结构的制作方法包括：
提供衬底；
形成多个初始有源层，每个所述初始有源层沿第一方向延伸，多个所述初始有源层沿第二方向、第三方向在所述衬底上方阵列，所述第一方向、所述第二方向平行于所述衬底的顶面，所述第三方向垂直于所述衬底的顶面；
形成多个字线，每个所述字线沿所述第三方向延伸，每个所述字线与沿所述第三方向排列的所述初始有源层相交，并覆盖沿所述第三方向排列的所述初始有源层的部分侧壁；
刻蚀多个所述初始有源层，与同一所述字线相交的所述初始有源层在所述第一方向具有长度差，在所述初始有源层的第一端形成有源台阶；
去除每个所述初始有源层的部分结构，被保留的每个所述初始有源层的部分结构形成有源层，所述有源层保留所述有源台阶；
在所述有源层的远离所述有源台阶的一侧形成电容结构，所述电容结构和每个所述有源层接触连接；
形成沿所述第三方向延伸的位线，每个所述位线与每个所述有源台阶对应。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成多个初始有源层，包括：
形成堆叠结构，所述堆叠结构包括沿所述第三方向交替堆叠的有源材料层和隔离材料层；
刻蚀所述堆叠结构，形成多条第一沟槽，所述第一沟槽沿所述第一方向延伸，多条所述第一沟槽将每层所述有源材料层划分成在所述第二方向上间隔设置的多个所述初始有源层。
3.根据权利要求2所述的半导体结构的制作方法，其特征在于，形成多个字线，包括：
于所述第一沟槽中形成第一隔离层；
去除部分所述第一隔离层和部分所述隔离材料层，形成多个字线槽，每个所述字线槽沿所述第三方向延伸，暴露出沿所述第三方向排列的所述初始有源层的部分侧壁，多个所述字线槽沿所述第二方向排成多列；
于每个所述字线槽中形成所述字线，多个所述字线沿所述第二方向排成多列。
4.根据权利要求3所述的半导体结构的制作方法，其特征在于，于每个所述字线槽中形成所述字线，包括：
形成栅氧层，所述栅氧层覆盖被所述字线槽暴露出的所述初始有源层的部分侧壁以及所述字线槽的槽壁；
形成栅导电层，所述栅导电层覆盖所述栅氧层并填充所述字线槽未被填充的区域；
位于同一所述字线槽中的所述栅氧层和所述栅导电层共同形成所述字线。
5.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述堆叠结构定义有台阶区，所述台阶区位于相邻的两列所述字线之间，刻蚀多个所述初始有源层，包括：
刻蚀去除位于所述台阶区的所述初始有源层的部分结构、所述隔离材料层的部分结构以及所述第一隔离层的部分结构，形成阶梯槽；
在所述第三方向上，所述阶梯槽包括依次设置的多个子沟槽，多个所述子沟槽的槽宽阶梯式递增，在第一方向上，刻蚀被保留的所述初始有源层、所述隔离材料层和所述第一隔离层在所述阶梯槽的两侧形成相对设置的阶梯结构，每个所述阶梯结构包括沿所述第三方向顺序设置的多层阶梯层，相邻的所述阶梯层在所述第一方向具有长度差，每层所述阶梯层包括沿所述第二方向排列的所述初始有源层的部分结构，以使与同一所述字线相交的所述初始有源层在所述第一方向具有长度差。
6.根据权利要求5所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法，还包括：
去除每个所述初始有源层的部分结构并去除部分所述隔离材料层和部分所述第一隔离层，形成第二沟槽，所述第二沟槽沿所述第二方向延伸，所述第二沟槽的槽壁暴露出每个所述初始有源层的部分结构。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，在所述第一方向上，所述阶梯结构包括靠近所述阶梯槽的第一区域和远离所述阶梯槽的第二区域，所述字线位于所述第一区域；
去除每个所述初始有源层的部分结构，包括：
基于所述第二沟槽沿所述第一方向刻蚀所述初始有源层，去除位于所述第二区域的所述初始有源层，在每个所述初始有源层被去除的位置形成沿所述第一方向延伸的第一开口，位于所述第一区域的所述初始有源层被保留形成所述有源层。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，基于所述第二沟槽沿所述第一方向刻蚀所述初始有源层的过程中，所述初始有源层相对所述隔离材料层和所述第一隔离层具有高刻蚀选择比。
9.根据权利要求7所述的半导体结构的制作方法，其特征在于，在所述有源层的远离所述有源台阶的一侧形成电容结构，包括：
形成下电极层，覆盖所述第一开口的侧壁以及所述第二沟槽的槽壁；
形成高K介质层，覆盖所述下电极层；
形成上电极层，覆盖所述高K介质层，并填充所述第一开口未被填充的区域以及所述第二沟槽未被填充的区域。
10.根据权利要求5所述的半导体结构的制作方法，其特征在于，形成沿所述第三方向延伸的位线，包括：
于所述阶梯槽中形成第二隔离层；
去除部分所述第二隔离层以及部分所述隔离材料层，形成多个位线槽，每个所述位线槽沿所述第三方向延伸，每个所述位线槽和每个所述有源台阶一一对应设置，每个所述位线槽暴露出与其对应的所述有源台阶的部分顶面；
形成位线阻挡层，所述位线阻挡层覆盖所述位线槽的槽壁以及被所述位线槽暴露出的所述有源台阶的顶面；
形成位线导电层，所述位线导电层覆盖所述位线阻挡层并填充所述位线槽中未被填充的区域；
位于同一所述位线槽中的所述位线阻挡层和所述位线导电层形成所述位线。
11.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法，还包括：
形成多个字线接触插塞，多个所述字线接触插塞分别和多个所述字线一一对应连接，所述字线接触插塞设置在与其对应的所述字线的顶面上。
12.一种半导体结构，其特征在于，所述半导体结构包括：
衬底；
多个有源层，每个所述有源层沿第一方向延伸，多个所述有源层沿第二方向、第三方向在所述衬底上方阵列，所述第一方向、所述第二方向平行于所述衬底的顶面，在所述第三方向上相邻的所述有源层具有长度差，多个所述有源层的第一端形成多个有源台阶，多个所述有源层的第二端对齐；
多个字线，每个所述字线沿所述第三方向延伸，每个所述字线和沿所述第三方向排列的所述有源层相交，并覆盖沿所述第三方向排列的所述有源层的部分侧壁；
电容结构，在所述第一方向上，所述电容结构设置在所述有源层的远离所述有源台阶一侧，所述电容结构和每个所述有源层接触连接；
多个位线，每个所述位线沿所述第三方向延伸，每个所述位线对应设置在每个所述有源台阶上。
13.根据权利要求12所述的半导体结构，其特征在于，所述电容结构包括多个水平部，所述水平部沿所述第一方向延伸，每个所述水平部和所述有源层的第二端连接。
14.根据权利要求12所述的半导体结构，其特征在于，多个所述字线沿所述第二方向排成多列，多个所述有源台阶以及多个位线位于相邻的两列所述字线之间。
15.根据权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：
多个字线接触插塞，多个所述字线接触插塞分别和多个所述字线一一对应连接，所述字线接触插塞设置在与其对应的所述字线的顶面上。
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