KR20230075875A - 반도체 장치 - Google Patents

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KR20230075875A
KR20230075875A KR1020210162508A KR20210162508A KR20230075875A KR 20230075875 A KR20230075875 A KR 20230075875A KR 1020210162508 A KR1020210162508 A KR 1020210162508A KR 20210162508 A KR20210162508 A KR 20210162508A KR 20230075875 A KR20230075875 A KR 20230075875A
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electrodes
contact plug
electrode
substrate
semiconductor device
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KR1020210162508A
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박정민
임한진
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삼성전자주식회사
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Abstract

반도체 장치는 기판 상에 형성된 제1 콘택 플러그, 상기 제1 콘택 플러그의 상면에 접촉하며, 상기 기판의 상면에 수직한 수직 방향으로 연장된 필라(pillar) 형상을 갖는 제1 전극, 상기 제1 전극의 저면 및 상면과 각각 동일한 높이에 형성된 저면 및 상면을 갖고 상기 수직 방향으로 연장된 필라 형상을 가지며, 상기 기판 상면에 평행한 수평 방향으로 상기 제1 전극과 이격된 제2 전극, 및 상기 제1 및 제2 전극들의 측벽들을 커버하는 유전막을 포함하는 커패시터, 상기 제1 및 제2 전극들의 측벽들에 형성된 상기 유전막의 부분들 사이에 형성된 절연성 분리막, 및 상기 제2 전극의 상면에 접촉하는 제2 콘택 플러그를 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게, 본 발명은 디램(DRAM) 장치에 관한 것이다.
최근 상기 디램(Dynamic random access memory: DRAM) 장치의 미세화로 인해 커패시터 또한 미세화되고 있다. 이에 따라, 상기 커패시터를 형성하는 과정에서 공간 마진(margin) 부족으로 인해 전극 및/또는 유전막이 제대로 형성되지 않을 수 있으며, 이는 상기 커패시터의 특성 열화를 초래할 수 있다.
본 발명의 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는데 있다.
상기한 일 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 형성된 제1 콘택 플러그, 상기 제1 콘택 플러그의 상면에 접촉하며, 상기 기판의 상면에 수직한 수직 방향으로 연장된 필라(pillar) 형상을 갖는 제1 전극, 상기 제1 전극의 저면 및 상면과 각각 동일한 높이에 형성된 저면 및 상면을 갖고 상기 수직 방향으로 연장된 필라 형상을 가지며, 상기 기판 상면에 평행한 수평 방향으로 상기 제1 전극과 이격된 제2 전극, 및 상기 제1 및 제2 전극들의 측벽들을 커버하는 유전막을 포함하는 커패시터, 상기 제1 및 제2 전극들의 측벽들에 형성된 상기 유전막의 부분들 사이에 형성된 절연성 분리막, 및 상기 제2 전극의 상면에 접촉하는 제2 콘택 플러그를 포함할 수 있다.
상기한 일 과제를 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치는 기판 상에 형성되어, 상기 기판의 상면에 평행한 수평 방향으로 서로 이격된 복수의 제1 콘택 플러그들, 상기 제1 콘택 플러그들의 상면에 각각 접촉하며, 상기 기판의 상면에 수직한 수직 방향으로 연장된 필라 형상을 갖는 제1 전극들, 상기 수직 방향으로 연장된 필라 형상을 가지며, 상기 수평 방향으로 상기 제1 전극들과 이격된 제2 전극들, 상기 제1 및 제2 전극들의 측벽들을 커버하는 유전막, 상기 제1 및 제2 전극들의 측벽들에 형성된 상기 유전막의 부분들 사이에 형성된 절연성 분리막, 및 상기 제2 전극들의 상면에 각각 접촉하는 제2 콘택 플러그들을 포함할 수 있으며, 상기 제1 및 제2 전극들은 상기 수평 방향을 따라 교대로 배치될 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 형성된 액티브 패턴, 상기 액티브 패턴 상부에 매립되어 상기 기판의 상면에 평행한 제1 방향으로 연장된 게이트 구조물, 상기 제1 액티브 패턴의 중앙부 상면에 접촉하며, 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장된 비트 라인 구조물, 상기 액티브 패턴의 일 단부 상에 형성된 콘택 플러그 구조물, 상기 콘택 플러그 구조물의 상부 측벽 및 상기 비트 라인 구조물의 상부 측벽을 커버하는 층간 절연 구조물, 상기 콘택 플러그 구조물 및 상기 층간 절연 구조물 상에 형성되며, 상기 콘택 플러그 구조물의 상면에 접촉하며, 상기 기판의 상면에 수직한 수직 방향으로 연장된 필라 형상을 갖는 제1 전극, 상기 제1 전극의 저면 및 상면과 각각 동일한 높이에 형성된 저면 및 상면을 갖고 상기 수직 방향으로 연장된 필라 형상을 가지며, 상기 기판 상면에 평행한 수평 방향으로 상기 제1 전극과 이격된 제2 전극, 및 상기 제1 및 제2 전극들의 측벽들을 커버하는 유전막을 포함하는 커패시터, 상기 제1 및 제2 전극들의 측벽들에 형성된 상기 유전막의 부분들 사이에 형성된 절연성 분리막, 및 상기 제2 전극의 상면에 접촉하는 콘택 플러그를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 전극들을 하나의 공정을 통해 동시에 형성할 수 있으며, 이에 따라 전극들을 형성하는 공정의 마진이 개선될 수 있고, 상기 반도체 장치의 제조 공정 효율이 향상될 수 있다.
도 1 내지 도 5는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6 및 도 7은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 23은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 24는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 게이트 구조물 및 그 형성 방법, 및 이를 포함하는 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
이하의 발명의 상세한 설명에서는, 기판 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 상기 기판 상면에 평행하고 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다.
도 1 내지 도 5는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(10) 상에 제1 콘택 플러그(20)를 형성한 후, 제1 콘택 플러그(20)의 측벽을 둘러싸는 제1 층간 절연막(30)을 형성할 수 있다.
기판(10)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(10)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
기판(10) 상에는 각종 소자들(도시되지 않음), 예를 들어, 액티브 패턴, 게이트 구조물, 비트 라인 구조물, 소스/드레인 층 등이 형성될 수 있다. 이때, 상기 각종 소자들은 제1 층간 절연막(30)에 의해 커버될 수 있으며, 제1 콘택 플러그(20)는 상기 소스/드레인 층에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그(20)는 기판(10) 상에 제1 콘택 플러그 막(도시되지 않음) 및 상기 제1 콘택 플러그 막을 부분적으로 커버하는 식각 마스크(도시되지 않음)를 순차적으로 형성한 후, 상기 식각 마스크를 사용하는 식각 공정을 수행함으로써 형성될 수 있으며, 이후 기판(10) 상에 제1 콘택 플러그(20)의 상면 및 측벽을 커버하는 제1 층간 절연막(30)을 형성할 수 있다.
이와는 달리, 제1 콘택 플러그(20)는 기판(10) 상에 제1 리세스(도시되지 않음)를 포함하는 제1 층간 절연막(30)을 형성하고, 상기 제1 리세스를 채우는 제1 콘택 플러그 막(도시되지 않음)을 충분한 높이로 형성한 후, 제1 층간 절연막(30)의 상면이 노출될 때까지 상기 제1 콘택 플러그 막의 상부를 평탄화함으로써 형성될 수도 있다.
제1 콘택 플러그(20)는 기판(10) 상면에 평행한 수평 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 콘택 플러그(20)는 예를 들어, 텅스텐(W), 알루미늄(Al), 구리 등과 같은 금속을 포함할 수 있으며, 제1 층간 절연막(30)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 2를 참조하면, 제1 콘택 플러그(20) 및 제1 층간 절연막(30) 상에 몰드막(도시하지 않음)을 형성하고, 이들을 부분적으로 식각하여 제1 콘택 플러그(20)의 상면 및 제1 층간 절연막(30)의 상면을 부분적으로 노출시키는 개구를 형성할 수 있다.
이후, 상기 몰드막 상에 상기 개구를 채우는 전극막(도시하지 않음)을 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 전극막의 상부를 평탄화함으로써 제1 및 제2 전극들(42, 44)을 형성할 수 있다. 즉, 상기 전극막을 패터닝함으로써 제1 및 제2 전극들(42, 44)을 형성할 수 있다. 이때, 제1 전극(42)은 제1 콘택 플러그(20)의 상면에 접촉할 수 있고, 제2 전극(44)은 제1 층간 절연막(30)의 상면에 접촉할 수 있으며, 제1 및 제2 전극들(42, 44)의 저면 및 상면은 서로 동일한 높이에 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 전극들(42, 44)은 기판(10) 상면에 수직한 수직 방향으로 연장된 필라(pillar) 형상을 가질 수 있다.
제1 및 제2 전극들(42, 44)은 상기 수평 방향을 따라 서로 이격되도록 각각 복수 개로 형성될 수 있으며, 이들은 상기 수평 방향을 따라 교대로 배치될 수 있다.
상기 전극막은 금속 또는 금속 질화물을 포함할 수 있으며, 이에 따라 제1 및 제2 전극들(42, 44)은 서로 동일한 물질을 포함할 수 있다.
이후, 상기 몰드막은 예를 들어, 습식 식각 공정을 수행함으로써 제거될 수 있다.
도 3을 참조하면, 제1 층간 절연막(30) 상에 제1 및 제2 전극들(42, 44)을 커버하는 유전막(50)을 형성할 수 있다.
예시적인 실시예들에 있어서, 유전막(50)은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 통해 형성될 수 있으며, 이에 따라 유전막(50)은 제1 층간 절연막(30) 및 제1 및 제2 전극들(42, 44) 상에서 균일하고 얇은 두께를 가지도록 형성될 수 있다. 일 실시예에 있어서, 유전막(50)은 약 5
Figure pat00001
이상 약 60
Figure pat00002
이하의 두께를 가질 수 있다.
유전막(50)은 2원계 금속 산화물(AO2) 또는 3원계 금속 산화물(ABO3)을 포함(A 및 B는 금속)할 수 있다. 예시적인 실시예들에 있어서, 유전막(50)은 예를 들어, 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 하프늄지르코늄 산화물(HfZrO3), 스트론튬티타늄 산화물(SrTiO3), 바륨티타늄 산화물(BaTiO3) 또는 비스무트철 산화물(BiFeO3)를 포함할 수 있다.
도 4를 참조하면, 유전막(50)을 이방성 식각하여 제1 및 제2 전극들(42, 44)의 상면 및 제1 층간 절연막(30)의 상면을 노출시킬 수 있다. 이에 따라, 유전막(50)의 제1 및 제2 전극들(42, 44)의 측벽을 커버하는 부분들이 서로 이격될 수 있으며, 유전막(50)의 상면은 제1 및 제2 전극들(42, 44)의 상면과 동일한 높이에 형성될 수 있다.
이때, 제1 및 제2 전극들(42, 44), 및 유전막(50)은 함께 커패시터(60)를 형성할 수 있다.
이후, 제1 및 제2 전극들(42, 44)의 상면, 유전막(50)의 측벽 및 상면, 및 제1 층간 절연막(30)의 상면을 커버하는 절연성 분리막(70)을 형성할 수 있다.
절연성 분리막(70)은 제1 및 제2 전극들(42, 44)의 측벽들에 형성된 유전막(50)의 부분들 사이를 채우도록 형성될 수 있다. 이에 따라, 절연성 분리막(70)은 제1 층간 절연막(30)의 상면과 접촉할 수 있으며, 절연성 분리막(70)의 저면은 제1 및 제2 전극들(42, 44)의 저면과 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 절연성 분리막(70)은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 통해 형성될 수 있다.
절연성 분리막(70)은 5eV 이상의 밴드갭(band gap)을 가지는 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 절연성 분리막(70)은 예를 들어, 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 마그네슘 산화물(MgO2), 베릴륨 산화물(BeO) 또는 TOSZ(Tonen SilaZene)를 포함할 수 있다.
도 5를 참조하면, 절연성 분리막(70) 상에 제2 층간 절연막(80)을 형성한 후, 제2 층간 절연막(80) 및 절연성 분리막(70)을 관통하여 제2 전극(44)의 상면에 접촉하는 제2 콘택 플러그(90)를 형성할 수 있다.
제2 콘택 플러그(90)는 절연성 분리막(70) 상에 제2 리세스(도시되지 않음)를 포함하는 제2 층간 절연막(80)을 형성하고, 상기 제2 리세스를 채우는 제2 콘택 플러그 막(도시되지 않음)을 충분한 높이로 형성한 후, 제2 층간 절연막(80)의 상면이 노출될 때까지 상기 제2 콘택 플러그 막의 상부를 평탄화함으로써 형성될 수 있다.
제2 콘택 플러그(90)는 상기 수평 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제2 층간 절연막(80)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 콘택 플러그(90)는 예를 들어, 텅스텐(W), 알루미늄(Al), 구리 등과 같은 금속 또는 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함할 수 있다.
이후, 제2 콘택 플러그(90)의 상면에 접촉하는 배선을 추가로 형성함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
상기 배선은 제2 콘택 플러그(90)는 예를 들어, 텅스텐(W), 알루미늄(Al), 구리 등과 같은 금속 또는 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함할 수 있다.
전술한 바와 같이, 제1 및 제2 전극들(42, 44)은 상기 전극막을 패터닝함으로써 형성될 수 있다. 즉, 제1 및 제2 전극들(42, 44)은 별도의 공정을 통해 각각 형성되지 않고, 하나의 공정을 통해 동시에 형성될 수 있다. 이에 따라, 제1 및 제2 전극들(42, 44)을 형성하는 공정의 마진(margin)이 개선될 수 있으며, 상기 반도체 장치의 제조 공정 효율이 향상될 수 있다. 이때, 제1 콘택 플러그(20)의 상면과 접촉하는 제1 전극(42) 및 제2 콘택 플러그(90)의 저면과 접촉하는 제2 전극(44)은 하부 전극 및 상부 전극 역할을 각각 수행할 수 있다.
한편, 제1 및 제2 전극들(42, 44)은 상기 수평 방향을 따라 이격되어 교대로 배치될 수 있으며, 이에 따라 유전막(50)은 제1 층간 절연막(30) 및 제1 및 제2 전극들(42, 44) 상에서 균일하고 얇은 두께를 가지도록 형성될 수 있다. 또한, 유전막(50)은 절연성 분리막(70)에 의해 제1 및 제2 전극들(42, 44)의 측벽을 커버하는 부분들이 서로 이격될 수 있으며, 이에 따라 유전막(50)의 두께는 더욱 얇아질 수 있다. 더불어, 제1 및 제2 전극들(42, 44)은 상기 수직 방향으로 연장된 필라 형상을 가질 수 있고, 유전막(50)의 상면은 제1 및 제2 전극들(42, 44)의 상면과 동일한 높이에 형성될 수 있으며, 이에 따라 유전막(50)의 제1 및 제2 전극들(42, 44)의 측벽을 커버하는 부분들은 큰 면적을 가질 수 있다. 즉, 유전막(50)의 제1 및 제2 전극들(42, 44)의 측벽을 커버하는 부분들이 큰 면적과 얇은 두께를 가질 수 있으므로, 커패시터(60)의 정전 용량이 증가할 수 있다.
또한, 유전막(50)의 제1 및 제2 전극들(42, 44)의 측벽과 접촉하는 부분들이 얇은 두께를 가지더라도, 이들 사이에 형성된 절연성 분리막(70)에 의해 제1 및 제2 전극들(42, 44) 간의 누설 전류(leakage current)가 방지될 수 있다.
전술한 공정들을 통해 제조된 상기 반도체 장치는 다음과 같은 구조적 특성을 가질 수 있다.
상기 반도체 장치는 기판(10) 상에 형성된 제1 콘택 플러그(20), 기판(10) 상에 형성되어 제1 콘택 플러그(20)의 측벽을 커버하는 제1 층간 절연막(30), 제1 콘택 플러그(20)의 상면에 접촉하며, 상기 수직 방향으로 연장된 필라 형상을 갖는 제1 전극(42), 제1 전극(42)의 저면 및 상면과 각각 동일한 높이에 형성된 저면 및 상면을 갖고 상기 수직 방향으로 연장된 필라 형상을 가지며, 상기 수평 방향으로 제1 전극(42)과 이격된 제2 전극(44), 및 제1 및 제2 전극들(42, 44)의 측벽들을 커버하는 유전막(50)을 포함하는 커패시터(60), 제1 및 제2 전극들(42, 44)의 측벽들에 형성된 유전막(50)의 부분들 사이에 형성된 절연성 분리막(70), 절연성 분리막(70) 상에 형성된 제2 층간 절연막(80), 및 제2 층간 절연막(80) 및 절연성 분리막(70)을 관통하여 제2 전극(44)의 상면에 접촉하는 제2 콘택 플러그(90)를 포함할 수 있다.
유전막(50)은 절연성 분리막(70)에 의해 제1 및 제2 전극들(42, 44)의 측벽을 커버하는 부분들이 서로 이격될 수 있다.
도 6 및 도 7은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 6을 참조하면, 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 유전막(50) 상에 절연성 분리막(70)을 형성할 수 있다.
이때, 유전막(50)은 제1 및 제2 전극들(42, 44)의 상면을 커버할 수 있으며, 유전막(50)의 제1 및 제2 전극들(42, 44)의 측벽을 커버하는 부분들은 서로 연결될 수 있다. 이에 따라, 절연성 분리막(70)은 제1 층간 절연막(30)의 상면과 접촉하지 않을 수 있다.
도 7을 참조하면, 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제2 층간 절연막(80), 절연성 분리막(70) 및 유전막(50)을 관통하여 제2 전극(44)의 상면에 접촉하는 제2 콘택 플러그(90)를 형성할 수 있다.
한편, 유전막(50)의 제1 및 제2 전극들(42, 44)의 측벽을 커버하는 부분들이 서로 연결될 수 있으며, 이에 따라 이들은 절연성 분리막(70)에 의해 서로 이격되지 않을 수 있다. 하지만, 유전막(50)의 제1 및 제2 전극들(42, 44)의 측벽을 커버하는 부분들 대부분이 여전히 얇은 두께를 가지므로, 커패시터(60)의 정전 용량은 여전히 증가할 수 있다. 또한, 유전막(50)의 제1 및 제2 전극들(42, 44)의 측벽을 커버하는 부분들 대부분 사이에 절연성 분리막(70)이 형성될 수 있으므로, 절연성 분리막(70)에 의해 제1 및 제2 전극들(42, 44) 간의 누설 전류가 여전히 방지될 수 있다.
도 8 내지 도 23은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 8, 10, 12, 16, 19 및 21은 평면도들이고, 도 9, 11, 13-15, 17-18, 20 및 22-23은 대응하는 평면도들을 A-A'선 및 B-B'선으로 각각 절단한 단면들을 포함한다.
상기 반도체 장치 제조 방법은 도 1 내지 도 5를 참조로 설명한 반도체 장치의 제조 방법을 디램(DRAM) 장치의 제조 방법에 적용한 것이다. 이에 따라, 상기 반도체 장치의 제조 방법에 대한 중복적인 설명은 생략한다.
도 8 및 도 9를 참조하면, 기판(100) 상에 액티브 패턴(105)을 형성하고, 이의 측벽을 커버하는 소자 분리 패턴(110)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
액티브 패턴(105)은 기판(100)의 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 액티브 패턴(105)은 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
소자 분리 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 상기 제1 리세스 내부에 게이트 구조물(150)을 형성할 수 있다. 게이트 구조물(150)은 상기 제1 리세스에 의해 노출된 액티브 패턴(105)의 표면 상에 형성된 게이트 절연막(120), 게이트 절연막(120) 상에 형성되어 상기 제1 리세스의 하부를 채우는 게이트 전극(130), 및 게이트 전극(130) 상에 형성되어 상기 제1 리세스의 상부를 채우는 게이트 마스크(140)를 포함할 수 있다. 이때, 게이트 구조물(150)은 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
일 실시예에 있어서, 게이트 절연막(120)은 상기 제1 리세스에 의해 노출된 액티브 패턴(105)의 표면에 대한 열산화 공정을 통해 형성될 수 있다.
게이트 절연막(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 전극(130)은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속이나, 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 게이트 마스크(140)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 10 및 도 11을 참조하면, 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 구조물(150) 상에 절연막 구조물(190)을 형성할 수 있다.
절연막 구조물(190)은 순차적으로 적층된 제1 내지 제3 절연막들(160, 170, 180)을 포함할 수 있으며, 제1 및 제3 절연막들(160, 180)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 절연막(170)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 절연막 구조물(190)을 패터닝하고, 이를 식각 마스크로 사용하여 하부의 액티브 패턴(105), 소자 분리 패턴(110), 및 게이트 구조물(150)에 포함된 게이트 마스크(140)를 부분적으로 식각함으로써 제1 개구(210)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정 후 잔류하는 절연막 구조물(190)은 상부에서 보았을 때, 원 형상 혹은 타원 형상을 가질 수 있으며, 기판(100) 상에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 절연막 구조물들(190)은 서로 인접하는 액티브 패턴들(105)의 서로 대향하는 제3 방향(D3)으로의 말단들과 기판(100) 상면에 수직한 수직 방향으로 오버랩될 수 있다.
도 12 및 도 13을 참조하면, 절연막 구조물(190), 제1 개구(210)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 구조물(150) 상에 제1 도전막, 제1 배리어 막, 제2 도전막 및 제1 마스크 막을 순차적으로 적층할 수 있으며, 이들은 함께 도전 구조물 막을 형성할 수 있다. 이때, 상기 제1 도전막은 제1 개구(210)를 채울 수 있다.
상기 제1 도전막은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 상기 제1 배리어 막은 예를 들어, 티타늄 실리콘 질화물(TiSiN)과 같은 금속 실리콘 질화물을 포함할 수 있으며, 상기 제2 도전막은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있고, 상기 제1 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 상기 도전 구조물 막 상에 식각 저지막 및 제1 캐핑막을 순차적으로 적층한 후, 상기 제1 캐핑막을 식각하여 제1 캐핑 패턴(385)을 형성할 수 있으며, 이를 식각 마스크로 사용하여 상기 식각 저지막, 상기 제1 마스크 막, 상기 제2 도전막, 상기 제1 배리어 막 및 상기 제1 도전막을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑 패턴(385)은 제2 방향(D2)으로 각각 연장되고 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 식각 공정을 수행함에 따라서, 제1 개구(210) 상에는 순차적으로 적층된 제1 도전 패턴(255), 제1 배리어 패턴(265), 제2 도전 패턴(275), 제1 마스크(285), 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있으며, 제1 개구(210) 바깥의 절연막 구조물(190)의 제2 절연막(180) 상에는 순차적으로 적층된 제3 절연 패턴(185), 제1 도전 패턴(255), 제1 배리어 패턴(265), 제2 도전 패턴(275), 제1 마스크(285), 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있다.
이하에서는, 순차적으로 적층된 제1 도전 패턴(255), 제1 배리어 패턴(265), 제2 도전 패턴(275), 제1 마스크(285), 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 함께 비트 라인 구조물(395)로 지칭하기로 한다. 예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 기판(100)의 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 14를 참조하면, 비트 라인 구조물(395)이 형성된 기판(100) 상에 제1 스페이서 막을 형성한 후, 상기 제1 스페이서 막 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
상기 제1 스페이서 막은 제2 절연막(170) 상에 형성된 비트 라인 구조물(395) 부분 아래의 제3 절연 패턴(185)의 측벽도 커버할 수 있으며, 상기 제5 절연막은 제1 개구(210)의 나머지 부분을 모두 채울 수 있다.
상기 제1 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있고, 상기 제4 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 제5 절연막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 예를 들어, 인산(H2PO3), SC1 및 불산(HF)을 식각액으로 사용하는 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제1 개구(210) 내에 형성된 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제1 스페이서 막의 표면 대부분, 즉 제1 개구(210) 내에 형성된 부분 이외의 상기 제1 스페이서 막 부분이 모두 노출될 수 있으며, 제1 개구(210) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제4 및 제5 절연 패턴들(410, 420)을 형성할 수 있다.
이후, 상기 노출된 제1 스페이서 막 표면 및 제1 개구(210) 내에 형성된 제4 및 제5 절연 패턴들(410, 420) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(395)의 측벽을 커버하는 제2 스페이서(430)를 상기 제1 스페이서 막 표면, 및 제4 및 제5 절연 패턴들(410, 420) 상에 형성할 수 있다. 상기 제2 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 캐핑 패턴(385) 및 제2 스페이서(430)를 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 액티브 패턴(105) 상면을 노출시키는 제2 개구(440)를 형성할 수 있으며, 제2 개구(440)에 의해 소자 분리 패턴(110)의 상면 및 게이트 마스크(140)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 캐핑 패턴(385)의 상면 및 제2 절연막(170)의 상면에 형성된 상기 제1 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(395)의 측벽을 커버하는 제1 스페이서(400)가 형성될 수 있다. 또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(160, 170)도 부분적으로 제거되어 비트 라인 구조물(395) 하부에 각각 제1 및 제2 절연 패턴들(165, 175)로 잔류할 수 있다. 비트 라인 구조물(395) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(165, 175, 185)은 함께 절연 패턴 구조물(195)을 형성할 수 있다.
도 15를 참조하면, 제1 캐핑 패턴(385) 상면, 제2 스페이서(430)의 외측벽, 제4 및 제5 절연 패턴들(410, 420) 상면 일부, 및 제2 개구(440)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 마스크(140)의 상면에 제3 스페이서 막을 형성한 후, 상기 제3 스페이서 막을 이방성 식각하여 비트 라인 구조물(395)의 측벽을 커버하는 제3 스페이서(450)를 형성할 수 있다. 상기 제3 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
비트 라인 구조물(395)의 측벽에 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들(400, 430, 450)은 함께 예비 스페이서 구조물(460)로 지칭될 수 있다.
이후, 제2 개구(440)를 채우는 제2 캐핑 패턴(480)을 기판(100) 상에 충분한 높이로 형성한 후, 제1 캐핑 패턴(385)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다. 예시적인 실시예들에 있어서, 제2 캐핑 패턴(480)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 비트 라인 구조물들(395)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 제2 캐핑 패턴(480)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 16 및 도 17을 참조하면, 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 복수의 제3 개구들을 포함하는 제2 마스크(도시되지 않음)를 제1 및 제2 캐핑 패턴들(385, 480) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 제2 캐핑 패턴(480)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제3 개구들은 상기 수직 방향으로 게이트 구조물(150)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 기판(100) 상에는 비트 라인 구조물들(395) 사이에 게이트 구조물(150)의 게이트 마스크(140) 상면을 노출시키는 제4 개구가 형성될 수 있다.
상기 제2 마스크를 제거한 후, 상기 제4 개구를 채우는 하부 콘택 플러그 막을 충분한 높이로 형성한 후, 제1 및 제2 캐핑 패턴들(385, 480)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다. 이에 따라, 상기 하부 콘택 플러그 막은 비트 라인 구조물들(395) 사이에서 제1 방향(D1)으로 연장되며 제2 방향(D2)을 따라 서로 이격된 복수의 하부 콘택 플러그들(475)로 변환될 수 있다. 또한, 비트 라인 구조물들(395) 사이에서 제2 방향(D2)으로 연장되는 제2 캐핑 패턴(480)이 하부 콘택 플러그들(475)에 의해 제2 방향(D2)을 따라 서로 이격되는 복수의 부분들로 분리될 수 있다.
상기 하부 콘택 플러그 막은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 18을 참조하면, 하부 콘택 플러그(475)의 상부를 제거하여 비트 라인 구조물(395)의 측벽에 형성된 예비 스페이서 구조물(460)의 상부를 노출시킨 후, 노출된 예비 스페이서 구조물(460)의 제2 및 제3 스페이서들(430, 450)의 상부를 제거할 수 있다.
이후, 하부 콘택 플러그(475)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(475)의 상면은 제2 및 제3 스페이서들(430, 450)의 최상면보다 낮아질 수 있다.
이후, 비트 라인 구조물(395), 예비 스페이서 구조물(460), 제2 캐핑 패턴(480), 및 하부 콘택 플러그(475) 상에 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(395)의 제1 방향(D1)으로의 각 양 측벽에 형성된 예비 스페이서 구조물(460)의 상부를 커버하는 제4 스페이서(490)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(475)의 상면이 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(475)의 상면에 금속 실리사이드 패턴(500)을 형성할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴(500)은 제1 및 제2 캐핑 패턴들(385, 480), 제4 스페이서(490), 및 하부 콘택 플러그(475) 상에 제1 금속막을 형성하고 열처리한 후, 상기 제1 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다. 금속 실리사이드 패턴(500)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
도 19 및 도 20을 참조하면, 기판(100) 상에 형성된 제1 및 제2 캐핑 패턴들(385, 480), 제4 스페이서(490), 금속 실리사이드 패턴(500) 및 하부 콘택 플러그(475) 상에 제2 배리어 막(530)을 형성한 후, 제2 배리어 막(530) 상에 비트 라인 구조물들(395) 사이의 공간을 채우는 제2 금속막(540)을 형성할 수 있다.
이후, 제2 금속막(540) 상부에 대한 평탄화 공정을 추가적으로 수행할 수도 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 21 및 도 22를 참조하면, 제2 금속막(540) 및 제2 배리어 막(530)을 패터닝함으로써 상부 콘택 플러그(549)가 형성될 수 있으며, 상부 콘택 플러그(549) 사이에는 제5 개구(547)가 형성될 수 있다.
제5 개구(547)는 제2 금속막(540) 및 제2 배리어 막(530)뿐만 아니라, 제1 및 제2 캐핑 패턴들(385, 480), 제4 스페이서(490), 식각 저지 패턴(365) 및 제1 마스크(285)도 함께 부분적으로 제거함으로써 형성될 수 있으며, 이에 따라 제2 스페이서(430)의 상면을 노출시킬 수 있다.
제5 개구(547)가 형성됨에 따라서, 제2 금속막(540) 및 제2 배리어 막(530)은 각각 제2 금속 패턴(545) 및 이의 하면을 커버하는 제2 배리어 패턴(535)으로 변환될 수 있으며, 이들은 함께 상부 콘택 플러그(549)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(549)는 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(549)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(100)의 상에서 순차적으로 적층된 하부 콘택 플러그(475), 금속 실리사이드 패턴(500), 및 상부 콘택 플러그(549)는 함께 콘택 플러그 구조물을 형성할 수 있다.
도 23을 참조하면, 노출된 제2 스페이서(430)를 제거하여, 제5 개구(547)에 연통하는 에어 갭(435)를 형성할 수 있다. 제2 스페이서(430)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 제2 방향(D2)으로 연장되는 비트 라인 구조물(395)의 측벽에 형성된 제2 스페이서(430)는 제5 개구(547)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 제5 개구(547)에 의해 노출되어 상부 콘택 플러그(549)에 의해 커버되지 않는 제2 스페이서(430) 부분뿐만 아니라, 상부 콘택 플러그(549)에 의해 커버된 부분까지 모두 제거될 수 있다.
이후, 제5 개구(547)를 채우는 층간 절연 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연 구조물은 순차적으로 적층된 제6 및 제7 절연막들(550, 560)을 포함할 수 있다. 제6 절연막(550)은 갭필 특성이 낮은 절연 물질을 사용하여 형성될 수 있으며, 이에 따라 제5 개구(547) 하부의 에어 갭(435)이 채워지지 않고 잔류할 수 있다. 이때, 에어 갭(435)은 에어 스페이서(435)로 지칭될 수도 있으며, 제1 및 제3 스페이서들(400, 450)과 함께 스페이서 구조물(465)을 형성할 수 있다. 즉, 에어 갭(435)은 공기를 포함하는 스페이서일 수 있다. 제7 절연막(560)은 예를 들어, 실리콘 산화물과 같은 산화물 혹은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 콘택 플러그 구조물 및 상기 층간 절연 구조물 상에 커패시터(630) 및 절연성 분리막(640)을 형성하고, 절연성 분리막(640) 상에 층간 절연막(650)을 형성한 후, 층간 절연막(650) 및 절연성 분리막(640)을 관통하는 콘택 플러그(660)를 형성할 수 있다.
커패시터(630)는 상기 콘택 플러그 구조물의 상면에 접촉하는 제1 전극(612), 콘택 플러그(660)의 저면과 접촉하는 제2 전극(614), 및 제1 및 제2 전극들(612, 614)의 측벽들을 커버하는 유전막(620)을 포함할 수 있다.
이후, 콘택 플러그(660)의 상면에 접촉하는 배선을 추가로 형성함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.
상기 반도체 장치는 기판(100) 상에 형성된 액티브 패턴(105), 액티브 패턴(105) 상부에 매립되어 제1 방향(D1)으로 연장된 게이트 구조물(150), 제1 액티브 패턴(105)의 중앙부 상면에 접촉하며, 제2 방향(D2)으로 연장된 비트 라인 구조물(395), 액티브 패턴(105)의 일 단부 상에 형성된 상기 콘택 플러그 구조물, 상기 콘택 플러그 구조물의 상부 측벽 및 비트 라인 구조물(395)의 상부 측벽을 커버하는 상기 층간 절연 구조물, 상기 콘택 플러그 구조물 및 상기 층간 절연 구조물 상에 형성되며, 상기 콘택 플러그 구조물의 상면에 접촉하며, 상기 수직 방향으로 연장된 필라 형상을 갖는 제1 전극(612), 제1 전극(612)의 저면 및 상면과 각각 동일한 높이에 형성된 저면 및 상면을 갖고 상기 수직 방향으로 연장된 필라 형상을 가지며, 상기 수평 방향으로 제1 전극(612)과 이격된 제2 전극(614), 및 제1 및 제2 전극들(612, 614)의 측벽들을 커버하는 유전막(620)을 포함하는 커패시터(630), 제1 및 제2 전극들(612, 614)의 측벽들에 형성된 유전막(620)의 부분들 사이에 형성된 절연성 분리막(640), 및 제2 전극(614)의 상면에 접촉하는 콘택 플러그(660)을 포함할 수 있다. 나아가, 상기 반도체는 소자 분리 패턴(110), 절연 패턴 구조물(195), 스페이서 구조물(465), 제4 스페이서(490), 및 층간 절연막(650)을 더 포함할 수 있다.
유전막(620)의 상면은 제1 및 제2 전극들(612, 614)의 상면과 동일한 높이에 형성될 수 있으며, 유전막(620)의 제1 및 제2 전극들(612, 614)의 측벽을 커버하는 부분들은 절연성 분리막(640)에 의해 서로 이격될 수 있다.
절연성 분리막(640)의 저면은 제1 및 제2 전극들(612, 614)의 저면과 동일한 높이에 형성될 수 있으며, 절연성 분리막(640)은 상기 층간 절연 구조물의 상면과 접촉할 수 있다.
액티브 패턴(105)은 제3 방향(D3)으로 연장되고, 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 게이트 구조물(150)은 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성되고, 비트 라인 구조물(395)은 제1 방향(D1)으로 서로 이격되도록 복수 개로 형성될 수 있다.
상기 콘택 플러그 구조물은 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 이에 따라 커패시터(630)는 제1 및 제2 방향들(D1, D2)을 따라 복수 개로 형성될 수 있다.
도 24는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 일부 구성 요소를 제외하고는 도 23을 참조로 설명한 반도체 장치와 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 중복적인 설명은 생략한다.
한편, 상기 반도체 장치는 도 7을 참조로 설명한 반도체 장치를 디램(DRAM) 장치에 적용한 것이다. 이에 따라, 상기 반도체 장치에 대한 중복적인 설명은 생략한다.
유전막(620)은 제1 및 제2 전극들(612, 614)의 상면을 커버할 수 있으며, 유전막(620)의 제1 및 제2 전극들(612, 614)의 측벽을 커버하는 부분들은 서로 연결될 수 있다. 이에 따라, 절연성 분리막(640)은 상기 층간 절연 구조물의 상면과 접촉하지 않을 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 100: 기판 20: 제1 콘택 플러그
30: 제1 층간 절연막 42, 612: 제1 전극
44, 614: 제2 전극 50, 620: 유전막
60, 630: 커패시터 구조물 70, 650: 절연성 분리막
80: 제2 층간 절연막 90: 제2 콘택 플러그
105: 액티브 패턴 110: 소자 분리 패턴
120: 게이트 절연 패턴 130: 게이트 전극
140: 게이트 마스크 150: 게이트 구조물
160, 170, 180: 제1 내지 제3 절연막
165, 175, 185, 410, 420: 제1 내지 제5 절연 패턴
190: 절연막 구조물 195: 절연 패턴 구조물
210, 440, 547: 제1, 제2, 제5 개구
255, 275: 제1, 제2 도전 패턴 265, 535: 제1, 제2 배리어 패턴
285: 제1 마스크 365: 식각 저지 패턴
385, 480: 제1, 제2 캐핑 패턴
395: 비트 라인 구조물
400, 430, 450, 490: 제1 내지 제4 스페이서
435: 에어 스페이서 460: 예비 스페이서 구조물
465: 스페이서 구조물 470: 하부 콘택 플러그 막
475, 549: 하부, 상부 콘택 플러그
500: 금속 실리사이드 패턴 540: 제2 금속막
545: 제2 금속 패턴 550, 560: 제6, 제7 절연막
610: 전극막 650: 층간 절연막
660: 콘택 플러그

Claims (20)

  1. 기판 상에 형성된 제1 콘택 플러그;
    상기 제1 콘택 플러그의 상면에 접촉하며, 상기 기판의 상면에 수직한 수직 방향으로 연장된 필라(pillar) 형상을 갖는 제1 전극;
    상기 제1 전극의 저면 및 상면과 각각 동일한 높이에 형성된 저면 및 상면을 갖고 상기 수직 방향으로 연장된 필라 형상을 가지며, 상기 기판 상면에 평행한 수평 방향으로 상기 제1 전극과 이격된 제2 전극; 및
    상기 제1 및 제2 전극들의 측벽들을 커버하는 유전막을 포함하는 커패시터;
    상기 제1 및 제2 전극들의 측벽들에 형성된 상기 유전막의 부분들 사이에 형성된 절연성 분리막; 및
    상기 제2 전극의 상면에 접촉하는 제2 콘택 플러그를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 유전막은 상기 제1 및 제2 전극들의 상면을 커버하며,
    상기 제2 콘택 플러그는 상기 유전막을 관통하는 반도체 장치.
  3. 제2항에 있어서, 상기 유전막의 상기 제1 및 제2 전극들의 측벽을 커버하는 부분들은 서로 연결된 반도체 장치.
  4. 제2항에 있어서, 상기 절연성 분리막은 상기 유전막의 상면을 커버하며,
    상기 제2 콘택 플러그는 상기 절연성 분리막 및 상기 유전막을 관통하는 반도체 장치.
  5. 제1항에 있어서, 상기 유전막의 상면은 상기 제1 및 제2 전극들의 상면과 동일한 높이에 형성된 반도체 장치.
  6. 제5항에 있어서, 상기 유전막의 상기 제1 및 제2 전극들의 측벽을 커버하는 부분들이 상기 절연성 분리막에 의해 서로 이격된 반도체 장치.
  7. 제6항에 있어서, 상기 절연성 분리막의 저면은 상기 제1 및 제2 전극들의 저면과 동일한 높이에 형성된 반도체 장치.
  8. 제5항에 있어서, 상기 절연성 분리막은 상기 제1 전극의 상면을 커버하며,
    상기 제2 콘택 플러그는 상기 절연성 분리막을 관통하는 반도체 장치.
  9. 제1항에 있어서, 상기 커패시터 상에 형성된 층간 절연막을 더 포함하며,
    상기 제2 콘택 플러그는 상기 층간 절연막을 관통하는 반도체 장치.
  10. 제1항에 있어서, 상기 제2 콘택 플러그의 상면에 접촉하는 배선을 더 포함하는 반도체 장치.
  11. 제10항에 있어서, 상기 제2 콘택 플러그 및 상기 배선은 불순물이 도핑된 실리콘-게르마늄 또는 금속을 포함하는 반도체 장치.
  12. 제1항에 있어서, 상기 유전막은 2원계 금속 산화물(AO2) 또는 3원계 금속 산화물(ABO3)을 포함(A 및 B는 금속)하는 반도체 장치.
  13. 제12항에 있어서, 상기 유전막은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 하프늄지르코늄 산화물(HfZrO3), 스트론튬티타늄 산화물(SrTiO3), 바륨티타늄 산화물(BaTiO3) 또는 비스무트철 산화물(BiFeO3)를 포함하는 반도체 장치.
  14. 제1항에 있어서, 상기 절연성 분리막은 5eV 이상의 밴드갭(band gap)을 가지는 물질을 포함하는 반도체 장치.
  15. 제14항에 있어서, 상기 절연성 분리막은 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 마그네슘 산화물(MgO2), 베릴륨 산화물(BeO) 또는 TOSZ(Tonen SilaZene)를 포함하는 반도체 장치.
  16. 기판 상에 형성되어, 상기 기판의 상면에 평행한 수평 방향으로 서로 이격된 복수의 제1 콘택 플러그들;
    상기 제1 콘택 플러그들의 상면에 각각 접촉하며, 상기 기판의 상면에 수직한 수직 방향으로 연장된 필라 형상을 갖는 제1 전극들;
    상기 수직 방향으로 연장된 필라 형상을 가지며, 상기 수평 방향으로 상기 제1 전극들과 이격된 제2 전극들;
    상기 제1 및 제2 전극들의 측벽들을 커버하는 유전막;
    상기 제1 및 제2 전극들의 측벽들에 형성된 상기 유전막의 부분들 사이에 형성된 절연성 분리막; 및
    상기 제2 전극들의 상면에 각각 접촉하는 제2 콘택 플러그들을 포함하며,
    상기 제1 및 제2 전극들은 상기 수평 방향을 따라 교대로 배치된 반도체 장치.
  17. 제16항에 있어서, 상기 유전막은 상기 제1 및 제2 전극들의 상면을 커버하며,
    상기 제2 콘택 플러그들은 상기 유전막을 관통하는 반도체 장치.
  18. 제17항에 있어서, 상기 유전막의 상기 제1 및 제2 전극들의 측벽을 커버하는 부분들은 서로 연결된 반도체 장치.
  19. 기판 상에 형성된 액티브 패턴;
    상기 액티브 패턴 상부에 매립되어 상기 기판의 상면에 평행한 제1 방향으로 연장된 게이트 구조물;
    상기 제1 액티브 패턴의 중앙부 상면에 접촉하며, 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장된 비트 라인 구조물;
    상기 액티브 패턴의 일 단부 상에 형성된 콘택 플러그 구조물;
    상기 콘택 플러그 구조물의 상부 측벽 및 상기 비트 라인 구조물의 상부 측벽을 커버하는 층간 절연 구조물;
    상기 콘택 플러그 구조물 및 상기 층간 절연 구조물 상에 형성되며,
    상기 콘택 플러그 구조물의 상면에 접촉하며, 상기 기판의 상면에 수직한 수직 방향으로 연장된 필라 형상을 갖는 제1 전극;
    상기 제1 전극의 저면 및 상면과 각각 동일한 높이에 형성된 저면 및 상면을 갖고 상기 수직 방향으로 연장된 필라 형상을 가지며, 상기 기판 상면에 평행한 수평 방향으로 상기 제1 전극과 이격된 제2 전극; 및
    상기 제1 및 제2 전극들의 측벽들을 커버하는 유전막을 포함하는 커패시터;
    상기 제1 및 제2 전극들의 측벽들에 형성된 상기 유전막의 부분들 사이에 형성된 절연성 분리막; 및
    상기 제2 전극의 상면에 접촉하는 콘택 플러그를 포함하는 반도체 장치.
  20. 제19항에 있어서, 상기 액티브 패턴은 상기 기판 상면에 평행하고 상기 제1 및 제2 방향들과 예각을 이루는 제3 방향으로 연장되고, 상기 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 게이트 구조물은 상기 제2 방향으로 서로 이격되도록 복수 개로 형성되고, 상기 비트 라인 구조물은 상기 제1 방향으로 서로 이격되도록 복수 개로 형성된 반도체 장치.
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