TWI831664B - ３ｄ鐵電記憶體裝置 - Google Patents
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Abstract
一種三維鐵電隨機存取記憶體裝置包括電容器結構、存取電晶體、導電接墊、位於導電接墊上的接觸插塞及位於接觸插塞上的位元線，電容器結構包括：第一電容器電極，位於基板上，第一電容器電極在與基板的上表面實質上垂直的垂直方向上延伸；鐵電圖案，環繞第一電容器電極的側壁；以及第二電容器電極，環繞且接觸鐵電圖案的外側壁，第二電容器電極在垂直方向上彼此間隔開，存取電晶體包括：通道層，位於第一電容器電極上；閘極絕緣層，環繞通道層的外側壁；以及閘極電極，環繞閘極絕緣層的外側壁，導電接墊位於通道層上。
Description
[相關申請案的交叉參考]
本申請案主張於2022年6月21日在韓國智慧財產局(Korean Intellectual Property Office，KIPO)提出申請的韓國專利申請案第10-2022-0075431號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念的一些實例性實施例是有關於一種3D鐵電記憶體裝置。
鐵電隨機存取記憶體(ferroelectric random access memory，FeRAM)裝置或鐵電場效電晶體(ferroelectric field effect transistor，FeFET)可用作較動態隨機存取記憶體(dynamic random access memory，DRAM)裝置更簡單的記憶體裝置、以及作為快閃記憶體裝置的非揮發性記憶體裝置。近年來，為了具有高整合度，已經開發了三維(3-dimensional，3D)FeRAM裝置，然而，需要一種製造3D FeRAM裝置的增強方法。
本發明概念的一些實例性實施例提供一種具有增強的電性特性的3D鐵電記憶體裝置。
根據本發明概念的一些實例性實施例，提供一種3D FeRAM裝置。所述3D FeRAM裝置可包括電容器結構、存取電晶體、導電接墊、位於導電接墊上的接觸插塞及位於接觸插塞上的位元線，電容器結構包括：第一電容器電極，位於基板上，第一電容器電極在與基板的上表面實質上垂直的垂直方向上延伸；鐵電圖案，環繞第一電容器電極的側壁；以及第二電容器電極，環繞且接觸鐵電圖案的外側壁，第二電容器電極在垂直方向上彼此間隔開，存取電晶體包括：通道層，位於第一電容器電極上；閘極絕緣層，環繞通道層的外側壁；以及閘極電極，環繞閘極絕緣層的外側壁，導電接墊位於通道層上。
根據本發明概念的一些實例性實施例，提供一種3D FeRAM裝置。所述3D FeRAM裝置可包括電容器結構、存取電晶體、導電接墊及電性連接至導電接墊的位元線，電容器結構包括：第一電容器電極，位於基板上，第一電容器電極在與基板的上表面實質上垂直的垂直方向上彼此間隔開；鐵電圖案，覆蓋第一電容器電極中的每一者的上表面、下表面及側壁；以及第二電容器電極，在垂直方向上延伸穿過第一電容器電極，存取電晶體包括：通道，位於第二電容器電極上；閘極絕緣層，環繞通道的外側壁；以及閘極電極，環繞閘極絕緣層的外側壁，導電接墊位於通道上。
根據本發明概念的一些實例性實施例，存在一種3D FeRAM裝置。所述3D FeRAM裝置可包括：第一電容器電極，位於基板上，第一電容器電極在與基板的上表面實質上垂直的垂直方向上彼此間隔開；第二電容器電極，在垂直方向上延伸穿過第一電容器電極；鐵電圖案，位於第二電容器電極的側壁上，鐵電圖案接觸第一電容器電極的側壁；閘極電極，位於第一電容器電極中的最上部的一個第一電容器電極上；通道層，延伸穿過閘極電極且接觸第二電容器電極的上表面，通道層具有杯形狀；填充層，包括側壁及下表面，填充層的側壁及下表面被通道層覆蓋；導電接墊，接觸通道層的上表面及填充層的上表面；閘極絕緣層，環繞通道層的外側壁及導電接墊的側壁，閘極絕緣層接觸閘極電極的側壁；接觸插塞，位於導電接墊上；以及位元線，位於接觸插塞上。
根據一些實例性實施例的3D FeRAM裝置可具有增強的整合度，且位元線與存取電晶體之間的電性連接可得到增強。
100:基板
110:第一層間絕緣層
120:蝕刻終止層
130:第一絕緣層
135:第一絕緣圖案
140:第一犧牲層
150:第一電極層
155:閘極電極/第一電極
160:第一孔/孔
170:第一閘極絕緣層
175:第一閘極絕緣圖案
182:第二電極/第二電容器電極
184:第一通道/通道
190:第一填充層
200:第一導電接墊
210:第二層間絕緣層
220:開口
230:間隙
240:第一鐵電圖案
250:第一電容器電極/第三電極
260:第二絕緣圖案
270:第三層間絕緣層
280:接觸插塞
290:第四層間絕緣層
300:位元線
310:第四電極層
315:第三電容器電極/第四電極
320:第二鐵電層
330:第四電容器電極/第五電極
340:第二孔
350:第二閘極絕緣層
360:第二通道層
370:第二填充層
380:第二導電接墊
400:第五層間絕緣層
410:第六層間絕緣層
450:第三填充層
500:第二犧牲圖案
A-A':線
D1:第一方向
D2:第二方向
D3:第三方向
圖1及圖2分別是示出根據一些實例性實施例的3D鐵電隨機存取記憶體(3D FeRAM)裝置的平面圖及剖視圖。
圖3至圖16是示出根據一些實例性實施例的製造3D FeRAM裝置的方法的平面圖及剖視圖。
圖17是示出根據一些實例性實施例的3D FeRAM裝置的剖視圖。
圖18及圖19分別是示出根據一些實例性實施例的3D FeRAM裝置的平面圖及剖視圖。
圖20至圖25是示出根據一些實例性實施例的製造3D FeRAM裝置的方法的平面圖及剖視圖。
圖26是示出根據一些實例性實施例的3D FeRAM裝置的剖視圖。
藉由參考附圖詳細闡述本發明概念的一些實例性實施例，將更清晰地理解本發明概念的以上及其他特徵。
在下文中，在說明書中(且未必在申請專利範圍中)，可將與基板的上表面實質上平行且彼此交叉的兩個方向分別定義為第一方向D1及第二方向D2，且可將與基板的上表面實質上垂直的方向定義為第三方向D3。在一些實例性實施例中，第一方向D1與第二方向D2可彼此實質上垂直。
圖1及圖2分別是示出根據一些實例性實施例的3D鐵電隨機存取記憶體(3D FeRAM)裝置的平面圖及剖視圖。
參考圖1及圖2，所述3D FeRAM裝置可包括位於基板100上的第一電容器結構、第一存取電晶體、第一填充層190、第一導電接墊200、接觸插塞280及/或位元線300。
所述3D FeRAM裝置可更包括第一絕緣圖案135及/或第二絕緣圖案260、第一層間絕緣層至第四層間絕緣層110、210、270及/或290、及/或蝕刻終止層120。
基板100可包含半導體材料(例如，矽、鍺、矽-鍺等)及/或III-V族化合物半導體(例如GaP、GaAs、GaSb等)。在一些實例性實施例中，基板100可為絕緣體上矽(silicon-on-insulator，SOI)基板及/或絕緣體上鍺(germanium-on-insulator，GOI)基板。
第一層間絕緣層110及/或蝕刻終止層120可堆疊於基板100上。第一層間絕緣層110可包含氧化物(例如，氧化矽)，且蝕刻終止層120可包含金屬氧化物(例如，氧化鋁)。
可在基板100上形成各種類型的電路圖案(例如，電晶體、接觸插塞、配線等)，基板100可被第一層間絕緣層110覆蓋。
第一電容器結構可包括第二電極182及/或第三電極250、及/或位於第二電極182及/或第三電極250之間的第一鐵電圖案240。第二電極182及/或第三電極250亦可分別被稱為第二電容器電極182及/或第一電容器電極250。
在一些實例性實施例中，第一電容器電極250可在第二方向D2上延伸，且多個第一電容器電極250可在第三方向D3上彼此間隔開。在第三方向D3上設置的第一電容器電極250可形成第一電容器電極組，且多個第一電容器電極組可在第一方向D1上彼此間隔開。第一電容器電極250可包含例如金屬、金屬氮化物、
金屬矽化物等，且第二絕緣圖案260可包含氧化物(例如，氧化矽)。
第一鐵電圖案240可覆蓋第一電容器電極250的上表面及/或下表面及/或第一電容器電極250的面對第二電容器電極182的側壁。第一鐵電圖案240可包含被摻雜例如鋯(Zr)、矽(Si)、鋁(Al)、釔(Y)、釓(Gd)、鑭(La)、鈧(Sc)、鍶(Sr)等的氧化鉿。
第一絕緣圖案135可在第三方向D3上形成於第一電容器電極250中的相鄰的第一電容器電極250之間，且可接觸覆蓋第一電容器電極250的上表面及/或下表面的第一鐵電圖案240。第一絕緣圖案135可包含氧化物(例如，氧化矽)。
在一些實例性實施例中，第二電容器電極182可在第三方向D3上延伸穿過第一電容器電極250，及/或多個第二電容器電極182可在第二方向D2上彼此間隔開。亦即，可在第二方向D2上穿過第一電容器電極組來設置多個第二電容器電極182。
在一些實例性實施例中，第二電容器電極182可具有杯形狀，及/或第二電容器電極182的下表面可接觸蝕刻終止層120的上表面。第二電容器電極182的外側壁的一部分可接觸第一鐵電圖案240。在一些實例性實施例中，第二電容器電極182可包含被摻雜例如n型雜質的多晶矽。
第一填充層190可具有在第三方向D3上延伸的柱形狀，且第一填充層190的下表面及側壁的一部分可被具有杯形狀的第
二電容器電極182覆蓋。第一填充層190可包含氧化物(例如，氧化矽)及/或絕緣氮化物(例如，氮化矽)。
第一存取電晶體可包括第一電極155、延伸穿過第一電極155的第一通道184、及/或第一閘極絕緣圖案175，第一閘極絕緣圖案175位於第一通道184的外側壁上及/或第一電極155的面對第一通道184的側壁上。第一電極155亦可被稱為閘極電極155。
在一些實例性實施例中，閘極電極155可在第一電容器結構上在第二方向D2上延伸，且多個閘極電極155可藉由第二絕緣圖案260而在第一方向D1上彼此間隔開。閘極電極155中的每一者或一或多者可用作3D FeRAM裝置中的字元線。閘極電極155可包含例如被摻雜n型雜質的多晶矽、金屬、金屬氮化物、金屬矽化物等。
在一些實例性實施例中，第一通道184可具有環形狀，且可接觸具有杯形狀的第二電容器電極182的上表面。第一通道184的內側壁可接觸第一填充層190的側壁的一部分。
在一些實例性實施例中，第一通道184的下表面可與閘極電極155的下表面實質上共面。作為另外一種選擇，第一通道184的下表面可高於或低於閘極電極155的下表面。圖2示出第一通道184的下表面高於閘極電極155的下表面。
在一些實例性實施例中，第一通道184的上表面可與閘極電極155的上表面實質上共面。作為另外一種選擇，第一通道184的上表面可高於或低於閘極電極155的上表面。圖2示出第一
通道184的上表面低於閘極電極155的上表面。
在一些實例性實施例中，第一通道184的上表面可與第一填充層190的上表面實質上共面。作為另外一種選擇，第一通道184的上表面可高於或低於第一填充層190的上表面。圖2示出第一通道184的上表面低於第一填充層190的上表面。
在一些實例性實施例中，第一通道184可包含未經摻雜的多晶矽及/或被輕度摻雜p型雜質的多晶矽。
第一閘極絕緣圖案175可不僅接觸第一通道184的外側壁且亦接觸第二電容器電極182的外側壁的一部分。亦即，第二電容器電極182的外側壁的處於第一鐵電圖案240中在第三方向D3上相鄰的第一鐵電圖案240之間的高度處的部分可接觸第一閘極絕緣圖案175。第一閘極絕緣圖案175可包含氧化物(例如，氧化矽)。
第一導電接墊200可接觸第一通道184的上表面及/或第一填充層190的上表面，及/或第一導電接墊200的側壁可被第一閘極絕緣圖案175覆蓋。第一導電接墊200可包含被摻雜例如n型雜質的多晶矽。
分別位於第一通道184之上及之下的第一導電接墊200及/或第二電容器電極182中的每一者或一或多者可用作第一存取電晶體的源極/汲極。
第二層間絕緣層至第四層間絕緣層210、270及/或290可依序堆疊於第一絕緣圖案135中的最上部的一個第一絕緣圖案
135、第一導電接墊200及/或第一閘極絕緣圖案175上，且可包含氧化物(例如，氧化矽)。
接觸插塞280可延伸穿過第二層間絕緣層210及/或第三層間絕緣層270，且可接觸第一導電接墊200的上表面。
位元線300可形成於第三層間絕緣層270上，且可延伸穿過第四層間絕緣層290。在一些實例性實施例中，位元線300可在第一方向D1上延伸，且可接觸在第一方向D1上設置的接觸插塞280的上表面。多條位元線300可在第二方向D2上彼此間隔開。
接觸插塞280及位元線300可包含金屬(例如，鎢、銅、鋁、鈦、鉭等)、金屬氮化物及/或金屬矽化物。
在3D FeRAM裝置中，第一電容器結構可形成於第一存取電晶體之下，且第一電容器結構可包括在第三方向D3上設置的多個第一電容器電極250。因此，相較於包括一個電容器以及一個第一存取電晶體的3D FeRAM裝置而言，所述3D FeRAM裝置可具有增強的整合度。
如下面參考圖3至圖16所示，可減少或防止由於錯位而導致的第一通道184與位元線300之間的電性連接故障。
圖3至圖16是示出根據一些實例性實施例的製造3D FeRAM裝置的方法的平面圖及剖視圖。具體而言，圖3、圖5、圖9、圖11、圖13及圖15是平面圖，圖4、圖6至圖8、圖10、圖12、圖14及圖16分別是沿對應的平面圖的線A-A'截取的剖視
圖。
參考圖3及圖4，可在基板100上依序堆疊第一層間絕緣層110、蝕刻終止層120及/或第一絕緣層130，可在第一絕緣層130上交替且重複地形成第一犧牲層140與第一絕緣層130，可在第一絕緣層130中的最上部的一個第一絕緣層130上形成第一電極層150，及/或可在第一電極層150上形成第一絕緣層130。
第一犧牲層140可包含相對於第一絕緣層130具有蝕刻選擇性的材料(例如，例如氮化矽等絕緣氮化物)。
圖4示出堆疊於基板100上的三個第一犧牲層140，然而，本發明概念可能並非僅限於此，且多個第一犧牲層140可堆疊於基板100上。
可在基板100上形成各種類型的電路圖案(例如，電晶體、接觸插塞、配線等)，基板100可被第一層間絕緣層110覆蓋。
參考圖5及圖6，舉例而言，可實行乾法蝕刻製程以形成穿過第一絕緣層130、第一犧牲層140及/或第一電極層150的孔160，孔160可暴露出蝕刻終止層120的上表面。
在一些實例性實施例中，多個孔160可被形成為在第一方向D1及第二方向D2上彼此間隔開且可界定第一孔陣列。
可在第一孔160的底部及側壁以及第一絕緣層130中的最上部的一個第一絕緣層130的上表面上形成第一閘極絕緣層170，且可對第一閘極絕緣層170進行各向異性蝕刻。
因此，可減小或移除第一閘極絕緣層170的位於第一孔
160的底部及第一絕緣層130中的最上部的一個第一絕緣層130的上表面上的部分，且只有第一閘極絕緣層170的位於第一孔160的側壁上的部分可保留下來。
參考圖7，可在第一閘極絕緣層170的內側壁、蝕刻終止層120的被暴露出的上表面及第一絕緣層130中的最上部的一個第一絕緣層130的上表面上形成第二電極層，且可在第二電極層上形成第二犧牲層以填充第一孔160的剩餘部分。
在一些實例性實施例中，第二電極層可包含被摻雜例如n型雜質的多晶矽，且第二犧牲層可包括例如旋塗硬罩幕(spin-on-hardmask，SOH)、非晶碳層(amorphous carbon layer，ACL)等。
可藉由例如乾法蝕刻製程及/或濕法蝕刻製程減小或移除第二犧牲層的上部部分以形成第二犧牲圖案500。在一些實例性實施例中，第二犧牲圖案500的上表面可與第一電極層150的下表面實質上共面。作為另外一種選擇，第二犧牲圖案500的上表面可高於或低於第一電極層150的下表面。
可藉由例如濕法蝕刻製程減小或移除第二電極層的上部部分(具體而言，第二電極層的高於第二犧牲圖案500的上表面的部分)以形成第二電極182。
參考圖8，可在第二電極182的上表面及/或第二犧牲圖案500的上表面、第一閘極絕緣層170的內側壁的未被第二電極182覆蓋的上部部分、及/或第一絕緣層130中的最上部的一個第
一絕緣層130的上表面上形成第一通道層，且可對第一通道層進行各向異性蝕刻。
因此，可在第一閘極絕緣層170的內側壁的上部部分上形成第一通道184，且可暴露出第二犧牲圖案500的上表面。
在一些實例性實施例中，第一通道184可包含未經摻雜的多晶矽及/或被輕度摻雜p型雜質的多晶矽。
參考圖9及圖10，可藉由例如灰化製程及/或剝除製程減小或移除被暴露出的第二犧牲圖案500以暴露出第二電極182的表面。
可在第二電極182、第一通道184及/或第一絕緣層130中的最上部的一個第一絕緣層130上形成第一填充層190以填充第一孔160的剩餘部分，且可對第一填充層190實行平坦化製程直至第一絕緣層130中的最上部的一個第一絕緣層130的上表面為止。因此，可在第一孔160中形成在第三方向D3上延伸的第一填充層190、覆蓋第一填充層190的側壁的下部部分及下表面的第二電極182、覆蓋第一填充層190的側壁的上部部分的第一通道184、及/或覆蓋第二電極182的外側壁及/或第一通道184的外側壁的第一閘極絕緣層170。
平坦化製程可包括例如化學機械拋光(chemical mechanical polishing，CMP)製程及/或回蝕製程。
可分別在第一方向D1及第二方向D2上在第一孔160中設置第一通道184以界定第一通道陣列。第一通道陣列可包括在
第一方向D1排列的多個第一通道行，且所述多個第一通道行中的每一者或一或多者可包括在第二方向D2上設置的多個第一通道184。
參考圖11及圖12，可減小或移除第一填充層190的上部部分及/或第一通道184的上部部分以形成第一凹槽，且可在第一凹槽中形成第一導電接墊200。
在一些實例性實施例中，可藉由例如乾法蝕刻製程及/或濕法蝕刻製程減小或移除第一填充層190的上部部分，及/或可藉由例如乾法蝕刻製程及/或濕法蝕刻製程減小或移除第一通道184的上部部分，使得第一通道184的最上表面可低於第一填充層190的上表面。作為另外一種選擇，第一通道184的最上表面可與第一填充層190的上表面實質上共面或者高於第一填充層190的上表面。
在一些實例性實施例中，第一通道184的上表面的高度可實質上等於或相似於第一電極層150的上表面的高度。
可藉由以下操作來形成第一導電接墊200：在第一通道184、第一填充層190、第一閘極絕緣層170及/或第一絕緣層130中的最上部的一個第一絕緣層130上形成第一導電接墊層以填充第一凹槽，以及對第一導電接墊層進行平坦化直至暴露出第一絕緣層130中的最上部的一個第一絕緣層130的上表面為止。
可分別在第一方向D1及第二方向D2上在第一通道184上設置多個第一導電接墊200以界定第一導電接墊陣列。
參考圖13及圖14，可在第一絕緣層130中的最上部的一個第一絕緣層130、第一導電接墊200及/或第一閘極絕緣層170上形成第二層間絕緣層210，且例如，可實行乾法蝕刻製程以形成穿過第二層間絕緣層210、第一絕緣層130、第一犧牲層140及/或第一電極層150的開口220，進而暴露出蝕刻終止層120的上表面。
在一些實例性實施例中，開口220可在第二方向D2上延伸，且多個開口220可在第一方向D1上彼此間隔開。開口220中的每一者或一或多者可在第一方向D1上形成於第一通道行中的相鄰的第一通道行之間。
隨著開口220形成，第一絕緣層130、第一犧牲層140及第一電極層150可在第一方向D1上分別被劃分成第一絕緣圖案135、第一犧牲圖案及/或第一電極155。
舉例而言，可實行濕法蝕刻製程來移除藉由開口220而被暴露出的第一犧牲圖案，以形成間隙230。
隨著第一犧牲圖案被減小或移除，第一閘極絕緣層170的外側壁可藉由間隙230而被部分地暴露出，且亦可減小或移除第一閘極絕緣層170的藉由間隙230而被暴露出的部分。
因此，間隙230可在與基板100的上表面實質上平行的水平方向上擴大，且可減小或移除第一閘極絕緣層170的與間隙230鄰近的部分，使得在第三方向D3上延伸的第一閘極絕緣層170可被劃分成多個第一閘極絕緣圖案175。另外，第二電極182的外
側壁可被部分地暴露出。
參考圖15及圖16，可在第一絕緣圖案135的藉由間隙230而被暴露出的下表面及上表面、第一閘極絕緣圖案175的藉由間隙230而被暴露出的下表面及上表面以及第二電極182的藉由間隙230而被暴露出的外側壁、第一絕緣圖案135的藉由開口220而被暴露出的側壁、第一電極155的藉由開口220而被暴露出的側壁及蝕刻終止層120的藉由開口220而被暴露出的上表面、以及第二層間絕緣層210的上表面上形成第一鐵電層，且可在第一鐵電層上形成第三電極層以填充間隙230的剩餘部分。
舉例而言，可對第三電極層及第一鐵電層實行濕法蝕刻製程以在間隙230中形成覆蓋第二電極182的下表面及/或上表面以及側壁的第三電極250及第一鐵電圖案240。
可在開口220中形成第二絕緣圖案260。
再次參考圖1及圖2，可在第二層間絕緣層210及第二絕緣圖案260上形成第三層間絕緣層270，且可穿過第二層間絕緣層210及/或第三層間絕緣層270形成接觸插塞280以接觸第一導電接墊200的上表面。
可分別在第一方向D1及/或第二方向D2上在第一導電接墊200上設置多個接觸插塞280以界定接觸插塞陣列。接觸插塞陣列可包括在第一方向D1上設置的多個接觸插塞行，且所述多個接觸插塞行中的每一者或一或多者可包括在第二方向D2上設置的多個接觸插塞280。
可在第三層間絕緣層270及接觸插塞280上形成第四層間絕緣層290，且可穿過第四層間絕緣層290形成位元線300以接觸接觸插塞280的上表面。
在一些實例性實施例中，位元線300可在第一方向D1上延伸，且可與接觸插塞行中的每一者或一或多者中所包括的一個接觸插塞280接觸。
藉由以上製程，可製成3D FeRAM裝置。
如上所示，可在第一孔160的側壁上形成第一閘極絕緣層170，可在第一閘極絕緣層170的內側壁上形成第二電極182及/或第一通道184，可減小或移除第一通道184的上部部分以形成第一凹槽，及/或可在第一凹槽中形成第一導電接墊200。另外，可在第一導電接墊200上形成接觸插塞280及/或位元線300。
舉例而言，若在基板100上形成位元線300，在位元線300上形成用於形成第一存取電晶體及/或第一電容器結構的層結構，藉由蝕刻製程減小或移除層結構以形成暴露出位元線300的孔，且在孔中形成通道，則在蝕刻製程期間，可能會發生錯位，使得孔無法暴露出位元線300，且因此可能會發生通道與位元線300之間的電性連接故障。
然而，在一些實例性實施例中，在第一孔160中形成第一通道184及第一導電接墊200之後，位元線300可被形成為經由接觸插塞280電性連接至通道184，使得由於錯位而導致的第一通道184與位元線300之間的電性連接故障可減少或消除。
另外，相較於藉由相應的製程形成第一閘極絕緣層170、第二電極182及/或第一通道184而言，可在第一孔160中形成第一閘極絕緣層170、第二電極182及/或第一通道184，使得形成第一閘極絕緣層170、第二電極182及/或第一通道184可變得相對簡單及容易。
圖17是示出根據一些實例性實施例的3D FeRAM裝置的剖視圖，圖17可對應於圖2。
除了包括第一閘極絕緣層170而非第一閘極絕緣圖案175之外，此3D FeRAM裝置可實質上相同於或相似於圖1及圖2所示3D FeRAM裝置。
參考圖17，所述3D FeRAM裝置可在第二電極182的側壁、第一通道184的側壁及/或第一導電接墊200的側壁上包括在第三方向D3上延伸的第一閘極絕緣層170而非在第三方向D3上彼此間隔開的第一閘極絕緣圖案175。
可藉由不移除第一閘極絕緣層170的藉由間隙230而被暴露出的部分來製造此3D FeRAM裝置。
由於所述3D FeRAM裝置包括第一閘極絕緣層170而非第一閘極絕緣圖案175，因此第一閘極絕緣層170及/或第一鐵電圖案240可在與基板100的上表面實質上平行的水平方向上堆疊於第二電極182及/或第三電極250之間。
圖18及圖19分別是示出根據一些實例性實施例的3D FeRAM裝置的平面圖及剖視圖。
除了一些元件之外，此3D FeRAM裝置可實質上相同於或相似於圖1及圖2所示3D FeRAM裝置。因此，相同的參考編號指代相同的元件，且因此此處將省略其重複闡釋。
參考圖18及圖19，所述3D FeRAM裝置可包括第二電容器結構、第二存取電晶體、第二填充層370、第二導電接墊380、接觸插塞280及/或位元線300。
第二電容器結構可包括第四電極315及/或第五電極330、以及位於第四電極315及/或第五電極330之間的第二鐵電層320。第四電極315及/或第五電極330亦可分別被稱為第三電容器電極315及/或第四電容器電極330。
在一些實例性實施例中，第三電容器電極315可在第二方向D2上延伸，且多個第三電容器電極315可在第三方向D3上彼此間隔開。在第三方向D3上設置的第三電容器電極315可形成第三電容器電極組，且多個第三電容器電極組可藉由第二絕緣圖案260而在第一方向D1上彼此間隔開。第三電容器電極315可包含被摻雜例如n型雜質的多晶矽。
在一些實例性實施例中，第四電容器電極330可在第三方向D3上延伸穿過第三電容器電極315，且多個第四電容器電極330可在第二方向D2上彼此間隔開。亦即，可在第二方向D2上穿過第三電容器電極組設置多個第四電容器電極330。
在一些實例性實施例中，第四電容器電極330可具有柱形狀，且第四電容器電極330的下表面及側壁可被第二鐵電層320
覆蓋。在一些實例性實施例中，第四電容器電極330可包含例如被摻雜n型雜質的多晶矽、金屬、金屬氮化物、金屬矽化物等。
第二存取電晶體可包括第一電極155、延伸穿過第一電極155的第二通道層360、及/或位於第一通道184的外側壁及第一電極155的面對第一通道184的側壁上的第二閘極絕緣層350。第一電極155亦可被稱為閘極電極155，且可用作3D FeRAM裝置中的字元線。
在一些實例性實施例中，第二通道層360可具有杯形狀，且可接觸第四電容器電極330的上表面。另外，第二通道層360的內側壁可接觸第二填充層370的側壁的一部分。
第二導電接墊380可接觸第二通道層360的上表面及/或第二填充層370的上表面，且第二導電接墊380的側壁可被第二閘極絕緣層350覆蓋。
分別位於第二存取電晶體中所包括的第二通道層360之上及之下的第二導電接墊380及/或第四電容器電極330中的每一者或一或多者可用作第二存取電晶體的源極/汲極。
圖20至圖25是示出根據一些實例性實施例的製造3D FeRAM裝置的方法的平面圖及剖視圖。具體而言，圖21及圖23是平面圖，且圖20、圖22及圖24至圖25分別是沿對應的平面圖的線A-A'截取的剖視圖。
此方法可包括與參考圖1至圖16所示的製程實質上相同或相似的製程，且因此此處將省略其重複闡釋。
參考圖20，可實行與參考圖3及圖4所示的製程實質上相同或相似的製程。
然而，可形成第四電極層310來代替第一犧牲層140，且可不形成第一電極層150及/或第一電極層150上的第一絕緣層130。
參考圖21及圖22，可實行與參考圖5及圖6所示的製程實質上相同或相似的製程。
然而，可不在第一孔160中形成第一閘極絕緣層170，且可在第一孔160的側壁及/或蝕刻終止層120的藉由第一孔160而被暴露出的上表面上形成第二鐵電層320。
另外，可在第二鐵電層320上形成第五電極330以填充第一孔160的剩餘部分。
參考圖23及圖24，可在第一絕緣層130中的最上部的一個第一絕緣層130、第二鐵電層320及/或第五電極330上形成第一電極層150，且可在第一電極層150上形成第二層間絕緣層210。
可穿過第二層間絕緣層210及第一電極層150形成第二孔340以暴露出第二鐵電層320的上表面及/或第五電極330的上表面，可在第二孔340的側壁上形成第二閘極絕緣層350，及/或可在第二閘極絕緣層350的內側壁及/或第五電極330的上表面上形成第二通道層360。可在第二通道層360上形成第二填充層370以填充第二孔340的剩餘部分。
參考圖25，可實行與參考圖11及圖12所示的製程實質
上相同或相似的製程。
因此，可減小或移除第二填充層370的上部部分及第二通道層360的上部部分以形成第二凹槽，且可在第二凹槽中形成第二導電接墊380。
在一些實例性實施例中，第二導電接墊380的下表面可與第一電極層150的上表面實質上共面。作為另外一種選擇，第二導電接墊380的下表面可高於或低於第一電極層150的上表面。
再次參考圖18及圖19，像參考圖13及圖14所示的製程一樣，可在第二層間絕緣層210、第二導電接墊380及/或第二閘極絕緣層350上形成第三層間絕緣層270，且例如，可實行乾法蝕刻製程以形成穿過第二層間絕緣層210及/或第三層間絕緣層270、第一絕緣層130、第四電極層310及/或第一電極層150的開口220，進而暴露出蝕刻終止層120的上表面。
隨著開口220形成，第一絕緣層130、第四電極層310及/或第一電極層150可在第一方向D1上分別被劃分成第一絕緣圖案135、第四電極315及/或第一電極155。
可在開口220中形成第二絕緣圖案260。
可實行與參考圖1及圖2所示的製程實質上相同或相似的製程。
因此，可在第三層間絕緣層270及/或第二絕緣圖案260上形成第五層間絕緣層400，且可穿過第三層間絕緣層270及/或第五層間絕緣層400形成接觸插塞280以接觸第二導電接墊380
的上表面。
可在第五層間絕緣層400及/或接觸插塞280上形成第六層間絕緣層410，且可穿過第五層間絕緣層400形成位元線300以接觸接觸插塞280的上表面。
藉由以上製程，可製成3D FeRAM裝置。
圖26是示出根據一些實例性實施例的3D FeRAM裝置的剖視圖，圖26可對應於圖19。
除了更包括被第五電極330覆蓋的第三填充層450之外，此3D FeRAM裝置可實質上相同於或相似於圖18及圖19所示3D FeRAM裝置。
參考圖26，第五電極330可具有杯形狀而非柱形狀，且第三填充層450可形成於由第五電極330界定的空間中。
第三填充層450的下表面及側壁可被第五電極330覆蓋。第三填充層450可包含氧化物(例如，氧化矽)及/或絕緣氮化物(例如，氮化矽)。
儘管已經參考本發明概念的一些實例性實施例示出及闡述了本發明概念，但對於此項技術中具有通常知識者而言將顯而易見的是，在不背離由以下申請專利範圍所述的本發明概念的精神及範圍的條件下，可對其進行形式及細節上的各種潤飾。
100:基板
110:第一層間絕緣層
120:蝕刻終止層
135:第一絕緣圖案
155:閘極電極/第一電極
170:第一閘極絕緣層
175:第一閘極絕緣圖案
182:第二電極/第二電容器電極
184:第一通道/通道
190:第一填充層
200:第一導電接墊
210:第二層間絕緣層
240:第一鐵電圖案
250:第一電容器電極/第三電極
260:第二絕緣圖案
270:第三層間絕緣層
280:接觸插塞
300:位元線
A-A':線
D1:第一方向
D2:第二方向
D3:第三方向
Claims (10)
- 一種三維鐵電隨機存取記憶體裝置，包括： 電容器結構，包括 第一電容器電極，位於基板上，所述第一電容器電極在與所述基板的上表面實質上垂直的垂直方向上延伸， 鐵電圖案，環繞所述第一電容器電極的側壁，以及 多個第二電容器電極，環繞且接觸所述鐵電圖案的外側壁，所述第二電容器電極在所述垂直方向上彼此間隔開； 存取電晶體，包括 通道層，位於所述第一電容器電極上， 閘極絕緣層，環繞所述通道層的外側壁，以及 閘極電極，環繞所述閘極絕緣層的外側壁； 導電接墊，位於所述通道層上； 接觸插塞，位於所述導電接墊上；以及 位元線，位於所述接觸插塞上。
- 如請求項1所述的三維鐵電隨機存取記憶體裝置，其中所述閘極絕緣層環繞所述導電接墊的側壁。
- 如請求項1所述的三維鐵電隨機存取記憶體裝置，其中所述導電接墊包含被摻雜雜質的多晶矽。
- 如請求項1所述的三維鐵電隨機存取記憶體裝置，更包括填充層， 其中所述通道層具有杯形狀，且 其中所述填充層的下表面及側壁被所述通道層覆蓋。
- 如請求項4所述的三維鐵電隨機存取記憶體裝置，其中所述填充層的上表面高於所述通道層的最上表面。
- 如請求項1所述的三維鐵電隨機存取記憶體裝置，其中所述通道層的上表面低於所述閘極電極的上表面。
- 如請求項1所述的三維鐵電隨機存取記憶體裝置，更包括填充層， 其中所述第一電容器電極具有杯形狀，且 其中所述填充層的下表面及側壁被所述第一電容器電極覆蓋。
- 如請求項1所述的三維鐵電隨機存取記憶體裝置，其中所述第二電容器電極中的每一者在第二方向上延伸且所述第二電容器電極在相同的高度在第一方向上彼此間隔開，所述第一方向與所述第二方向實質上平行於所述基板的所述上表面且彼此交叉，並且 其中所述第一電容器電極包括在所述第二方向上彼此間隔開的多個第一電容器電極。
- 一種三維鐵電隨機存取記憶體裝置，包括： 電容器結構，包括 多個第一電容器電極，位於基板上，所述第一電容器電極在與所述基板的上表面實質上垂直的垂直方向上彼此間隔開， 鐵電圖案，覆蓋所述第一電容器電極中的每一者的上表面、下表面及側壁，以及 第二電容器電極，在所述垂直方向上延伸穿過所述第一電容器電極； 存取電晶體，包括 通道，位於所述第二電容器電極上， 閘極絕緣層，環繞所述通道的外側壁，以及 閘極電極，環繞所述閘極絕緣層的外側壁； 導電接墊，位於所述通道上；以及 位元線，電性連接至所述導電接墊。
- 一種三維鐵電隨機存取記憶體裝置，包括： 多個第一電容器電極，位於基板上，所述第一電容器電極在與所述基板的上表面實質上垂直的垂直方向上彼此間隔開； 第二電容器電極，在所述垂直方向上延伸穿過所述第一電容器電極； 鐵電圖案，位於所述第二電容器電極的側壁上，所述鐵電圖案接觸所述第一電容器電極的側壁； 閘極電極，位於所述第一電容器電極中的最上部的一個第一電容器電極上； 通道層，延伸穿過所述閘極電極且接觸所述第二電容器電極的上表面，所述通道層具有杯形狀； 填充層，包括側壁及下表面，所述填充層的所述側壁及所述下表面被所述通道層覆蓋； 導電接墊，接觸所述通道層的上表面及所述填充層的上表面； 閘極絕緣層，環繞所述通道層的外側壁及所述導電接墊的側壁，所述閘極絕緣層接觸所述閘極電極的側壁； 接觸插塞，位於所述導電接墊上；以及 位元線，位於所述接觸插塞上。
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