TW202205641A - 記憶體裝置及其製造方法 - Google Patents

記憶體裝置及其製造方法 Download PDF

Info

Publication number
TW202205641A
TW202205641A TW110107435A TW110107435A TW202205641A TW 202205641 A TW202205641 A TW 202205641A TW 110107435 A TW110107435 A TW 110107435A TW 110107435 A TW110107435 A TW 110107435A TW 202205641 A TW202205641 A TW 202205641A
Authority
TW
Taiwan
Prior art keywords
layer
back gate
data storage
bit line
source line
Prior art date
Application number
TW110107435A
Other languages
English (en)
Other versions
TWI763343B (zh
Inventor
林孟漢
漢中 賈
王聖禎
楊豐誠
林佑明
林仲德
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202205641A publication Critical patent/TW202205641A/zh
Application granted granted Critical
Publication of TWI763343B publication Critical patent/TWI763343B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

在實施例中，一種記憶裝置包括：在第一方向上延伸的源極線；在第一方向上延伸的位元線；位於源極線與位元線之間的背閘極，背閘極在第一方向上延伸；圍繞背閘極的通道層；在第二方向上延伸的字元線，第二方向垂直於第一方向；以及沿著字元線延伸的資料儲存層，資料儲存層位於字元線與通道層之間，資料儲存層位於字元線與位元線之間，資料儲存層位於字元線與源極線之間。

Description

三維記憶體裝置及方法
在電子應用（例如包括無線電、電視、手機及個人計算裝置）的積體電路中使用半導體記憶體。半導體記憶體包括兩大類別。一個類別是揮發性記憶體；另一類別是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體（random access memory，RAM），隨機存取記憶體可被進一步劃分成兩個子類別：靜態隨機存取記憶體（static random access memory，SRAM）及動態隨機存取記憶體（dynamic random access memory，DRAM）。由於SRAM及DRAM在斷電時將丟失其所儲存的資訊，因此SRAM及DRAM二者皆是揮發性的。
另一方面，非揮發性記憶體可保存其所儲存的資料。一種類型的非揮發性半導體記憶體是鐵電隨機存取記憶體（ferroelectric random access memory，FeRAM）。FeRAM的優點包括寫入/讀取速度快且尺寸小。
以下揭露提供用於實施本發明的不同特徵的許多不同實施例或實例。以下闡述構件及排列的具體實例以簡化本揭露。當然，這些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
根據各種實施例，三維記憶陣列由具有背閘極的可程式化薄膜電晶體（thin film transistor，TFT）形成。TFT的資料儲存層設置在TFT的背閘極與字元線之間。在TFT的寫入操作（例如，擦除或程式化操作）期間，對TFT的背閘極施加偏壓，由此增加在寫入操作期間在TFT的資料儲存層兩端施加的寫入電壓。增加在寫入操作期間在資料儲存層兩端施加的寫入電壓可幫助提高寫入操作的速度及準確性。因此可改善記憶陣列的效能。
圖1是隨機存取記憶體50的方塊圖。隨機存取記憶體50包括記憶陣列52、列解碼器54及行解碼器56。記憶陣列52、列解碼器54及行解碼器56可各自為同一半導體晶粒的部分，或者可為不同半導體晶粒的部分。舉例而言，記憶陣列52可為第一半導體晶粒的部分，而列解碼器54及行解碼器56可為第二半導體晶粒的部分。
記憶陣列52包括記憶胞58、字元線62、位元線64B及源極線64S。記憶胞58排列成列及行。字元線62、位元線64B及源極線64S電性連接至記憶胞58。字元線62是沿著記憶胞58的列延伸的導線。位元線64B及源極線64S是沿著記憶胞58的行延伸的導線。
列解碼器54可為例如靜態互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）解碼器、偽N型金屬氧化物半導體（pseudo N type metal oxide semiconductor，NMOS）解碼器等。在操作期間，列解碼器54藉由開啟列的字元線62而在記憶陣列52的列中選擇期望的記憶胞58。行解碼器56可為例如靜態CMOS解碼器、偽NMOS解碼器等，且可包括寫入器驅動器、感測放大器、其組合等。在操作期間，行解碼器56自位於選定列中的記憶陣列52的行選擇期望的記憶胞58，且利用位元線64B及源極線64S自選定記憶胞58讀取資料或將資料寫入至選定記憶胞58。
圖2A及圖2B是記憶陣列52的各種視圖。圖2A是記憶陣列52的電路圖。圖2B是記憶陣列52的一部分的三維視圖，且結合圖2A來闡述。記憶陣列52的每一記憶胞58是包括可程式化TFT的快閃記憶胞。
圖2A及2B示出三個垂直方向D1 、D2 及D3 ，為示出清晰起見，隨後的圖參考所述三個垂直方向。第一方向D1 平行於下伏基底的主表面。第二方向D2 垂直於第一方向D1 ，且平行於下伏基底的主表面。第三方向D3 垂直於第一方向D1 、第二方向及下伏基底的主表面。
在一些實施例中，記憶陣列52是快閃記憶體（flash memory）陣列，例如非或快閃記憶體（NOR flash memory）陣列。在一些實施例中，記憶陣列52是另一類型的非揮發性記憶陣列，例如磁阻式隨機存取記憶體（magnetoresistive random-access memory，MRAM）陣列、電阻式隨機存取記憶體（resistive random-access memory，RRAM）陣列等。記憶胞58中的每一者皆是包括TFT 68的快閃記憶胞。每一TFT 68的閘極電性連接至相應的字元線62，每一TFT 68的第一源極/汲極區電性連接至相應的位元線64B，且每一TFT 68的第二源極/汲極區電性連接至相應的源極線64S（其各自電性連接至接地）。記憶陣列52的同一列中的記憶胞58共享共用字元線62，而記憶陣列52的同一行中的記憶胞共享共用位元線64B及共用源極線64S。
記憶陣列52包括多條水平排列的導線（例如，字元線62），字元線62中的每一者設置於介電層72之間。字元線62在第一方向D1 上延伸。字元線62可具有階梯排列形式，使得下部字元線62長於上部字元線62且在橫向上延伸超過上部字元線62的端點。舉例而言，在圖2B中，示出字元線62的多個堆疊層，其中最頂部字元線62T是最短的線且最底部字元線62B是最長的線。字元線62的相應的長度在朝下伏基底延伸的方向上增大。以此種方式，可自記憶陣列52上方觸及每一字元線62的一部分，使得導電接觸窗可被形成至每一字元線62的被暴露的部分。
位元線64B及源極線64S是垂直排列的導線。位元線64B及源極線64S在第三方向D3 上延伸。在位元線64B及源極線64S中的相鄰的位元線64B與源極線64S之間設置有隔離區74且隔離區74將所述相鄰的位元線64B與源極線64S隔離開。每一記憶胞58的邊界由一對的位元線64B與源極線64S以及相交的字元線62共同界定。在相鄰的TFT 68（例如，相鄰的位元線64B及源極線64S對）之間設置有隔離區76且隔離區76將相鄰的TFT 68隔離開。儘管圖2A及圖2B示出位元線64B相對於源極線64S的特定佈置，然而應理解，在其他實施例中，可對位元線64B及源極線64S的佈置進行翻轉。
記憶陣列52更包括半導體條帶82及穿隧條帶84。穿隧條帶84接觸字元線62。半導體條帶82設置於穿隧條帶84與隔離區74之間。在此實施例中，半導體條帶82亦設置在穿隧條帶84與位元線64B及源極線64S中的每一者之間。在另一實施例（下面針對圖20A至圖20C更詳細論述）中，半導體條帶82設置在隔離區74與位元線64B及源極線64S中的每一者之間。.
半導體條帶82為記憶胞58的TFT 68提供通道區，且亦可被稱為通道層。舉例而言，當藉由對應的字元線62施加適當的電壓（例如，高於對應的TFT 68的相應的臨限電壓）時，半導體條帶82的與字元線62相交的一部分可使得電流能夠自位元線64B流動至對應的源極線64S（例如，在第一方向D1 上）。在所示實施例中，每一半導體條帶82接觸每一對應的字元線62的一個表面，因此為TFT 68提供平的通道區。在另一實施例中，字元線62被形成為使得每一半導體條帶82接觸每一對應的字元線62的多個表面，因此為TFT 68提供三維通道區。
穿隧條帶84可藉由在穿隧條帶84兩端施加適當的電壓而在兩個不同方向中的一者上極化，且亦可被稱為資料儲存層。依據穿隧條帶84的特定部分的極化方向而定，對應的TFT 68的臨限電壓會發生變化，且可儲存數位值（例如，0或1）。舉例而言，當穿隧條帶84的一部分具有第一電性極化方向時，對應的TFT 68可具有相對低的臨限電壓，且當穿隧條帶84的所述部分具有第二電性極化方向時，對應的TFT 68可具有相對高的臨限電壓。所述兩個臨限電壓之間的差可被稱為臨限電壓偏移。較大的臨限電壓偏移使得讀取儲存於對應的記憶胞58中的數位值更容易（例如，更不容易出現錯誤）。在一些實施例中，穿隧條帶84是由高介電常數（high-k）鐵電材料形成，且因此，記憶陣列52亦可被稱為鐵電隨機存取記憶體（FeRAM）陣列。
為對特定記憶胞58執行寫入操作，在穿隧條帶84的與記憶胞58對應的一部分兩端施加寫入電壓。可例如藉由對與記憶胞58對應的字元線62、位元線64B及源極線64S施加適當的電壓來施加寫入電壓。藉由在穿隧條帶84的所述部分兩端施加寫入電壓，可改變穿隧條帶84的所述部分的極化方向。因此，對應的TFT 68的對應的臨限電壓可自低臨限電壓切換至高臨限電壓（或者可自高臨限電壓切換至低臨限電壓），使得數位值可被儲存於記憶胞58中。由於字元線62與位元線64B在記憶陣列52中相交，因此可選擇個別的記憶胞58並對所述個別的記憶胞58進行寫入。
為對特定記憶胞58執行讀取操作，對與記憶胞58對應的字元線62施加讀取電壓（低臨限電壓與高臨限電壓之間的電壓）。依據穿隧條帶84的對應的部分的極化方向而定，可導通或可不導通記憶胞58的TFT 68。因此，位元線64B可藉由源極線64S放電或者不放電（例如，至接地），進而確定儲存於記憶胞58中的數位值。由於字元線62與位元線64B在記憶陣列52中相交，因此可選擇個別的記憶胞58且可自所述個別的記憶胞58進行讀取。
如下文將更詳細論述，將形成延伸穿過隔離區74的背閘極（圖2A及圖2B中未示出，參見圖20A至圖20C）。在記憶胞58的寫入操作期間，施加寫入電壓亦包括對與記憶胞58對應的背閘極施加偏壓。對背閘極施加偏壓會使得跨在與記憶胞58對應的部分穿隧條帶84所施加的寫入電壓增加。增加在寫入操作期間施加的寫入電壓有助於提高寫入操作的速度及準確性。此外，由於施加偏壓，因此在寫入操作期間施加至字元線62、位元線64B及源極線64S的電壓可降低，以降低記憶陣列52的列解碼器及/或行解碼器的複雜性。在讀取操作期間不使用背閘極，而在讀取操作期間背閘極可保持浮置。
圖3A至圖20C是根據一些實施例的在製造記憶陣列52中的中間階段的各種視圖。記憶陣列52的每一記憶胞58是包括可程式化TFT 68（參見圖20A至圖20C）的快閃記憶胞。圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A、圖19A及圖20A是三維視圖。圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B、圖14B、圖15B、圖16B、圖17B、圖18B、圖19B及圖20B是沿著圖19A中的參考橫截面B-B示出的剖視圖。圖20C是沿著圖19A中的參考橫截面C-C示出的剖視圖。記憶陣列52的一部分被示出。為使圖示清晰起見，有一些特徵並未繪示出來（例如字元線的階梯排列形式（參見圖2B））。
在圖3A及圖3B中，提供基底102。基底102可為半導體基底（例如塊狀半導體、絕緣體上半導體（semiconductor-on-insulator，SOI）基底等），所述半導體基底可為經摻雜的（例如，使用p型摻質或n型摻質）或未經摻雜的。基底102可為晶圓，例如矽晶圓。一般而言，SOI基底是形成於絕緣體層上的半導體材料層。絕緣體層可為例如掩埋氧化物（buried oxide，BOX）層、氧化矽層等。絕緣體層設置於基底（通常是矽或玻璃基底）上。亦可使用其他基底，例如多層式基底（multilayered substrate）或梯度基底（gradient substrate）。在一些實施例中，基底102的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。基底102可包含介電材料。舉例而言，基底102可為介電基底，或者可包括位於半導體基底上的介電層。用於基底102的可接受的介電材料包括：氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽等。在一些實施例中，基底102由碳化矽形成。
在基底102之上形成多層堆疊104。多層堆疊104包括交替的介電層106與犧牲層108。介電層106由第一介電材料形成，而犧牲層108由第二介電材料形成。介電材料可各自選自基底102的候選介電材料。
多層堆疊104將在後續處理中被圖案化。如此一來，介電層106的介電材料及犧牲層108的介電材料二者相對於基底102的蝕刻具有高蝕刻選擇性。圖案化的介電層106將用來隔離隨後形成的TFT。圖案化的犧牲層108亦可被稱為虛擬層，且將在後續處理中選擇性地被TFT的字元線所取代。如此一來，犧牲層108的第二介電材料相對於介電層106的第一介電材料的蝕刻亦具有高蝕刻選擇性。在基底102由碳化矽形成的實施例中，介電層106可由氧化矽形成，且犧牲層108可由氮化矽形成。亦可使用相對於彼此具有可接受的蝕刻選擇性的介電材料的其他組合。
多層堆疊104的每一層可藉由可接受的沈積製程（例如化學氣相沈積（chemical vapor deposition，CVD）、原子層沈積（atomic layer deposition，ALD）等）形成多層堆疊。每一層的厚度可介於約40奈米至約50奈米的範圍內。在一些實施例中，介電層106被形成為與犧牲層108不同的厚度。舉例而言，介電層106可被形成為較厚於介電層106。在所示實施例中，多層堆疊104包括五層介電層106及四層犧牲層108。應理解，多層堆疊104可包括其他數量的介電層106及犧牲層108。多層堆疊104可具有介於約1000奈米至約10000奈米範圍內的總高度H1 。
如以下將更詳細論述，圖4A至圖11B示出使用多重圖案化製程來形成TFT的特徵中的一些特徵的製程。多重圖案化製程可為雙重圖案化製程、四重圖案化製程等。圖4A至圖11B示出雙重圖案化製程。在雙重圖案化製程中，使用第一蝕刻製程在多層堆疊104的部分中圖案化出溝渠110A（參見圖4A及圖4B），且在溝渠110A中形成TFT的第一子集的特徵。接著使用第二蝕刻製程在多層堆疊104的其他部分中圖案化出溝渠110B（參見圖8A及圖8B），且在溝渠110B中形成TFT的第二子集的特徵。使用多重圖案化製程形成TFT的特徵使得每一圖案化製程能夠以低圖案密度來執行之，此可有助於減少缺陷同時仍使記憶陣列52能夠具有充足的記憶胞密度。此外，使用多重圖案化製程形成TFT的特徵亦使得多層堆疊104的每一圖案化部分能夠避免具有過大的縱橫比，藉以改善所得記憶陣列的結構穩定性。
在圖4A及圖4B中，在多層堆疊104中圖案化出溝渠110A。在所示實施例中，溝渠110A延伸穿多餘多層堆疊104並暴露出基底102。在另一實施例中，溝渠110A延伸穿多餘多層堆疊104的一些層但並非所有層。溝渠110A可使用可接受的微影技術（photolithography technique）及蝕刻技術（例如使用對多層堆疊104具有選擇性的蝕刻製程（例如，以較基底102的材料快的速率選擇性地移除介電層106及犧牲層108的介電材料））來圖案化。所述蝕刻可為任何可接受的蝕刻製程，例如反應性離子蝕刻（reactive ion etch，RIE）、中性束蝕刻（neutral beam etch，NBE）、類似蝕刻或其組合。所述蝕刻可為非等向性的。在基底102由碳化矽形成、介電層106由氧化矽形成、且犧牲層108由氮化矽形成的實施例中，可藉由使用與氫氣（H2 ）或氧（O2 ）氣混合的氟系氣體（例如，C4 F6 ）的乾式蝕刻來形成溝渠110A。在圖案化之後，多層堆疊104的相應部分設置在溝渠110A中的相應溝渠之間。多層堆疊104的每一部分在第二方向D2 （參見圖2A及圖2B）上具有寬度W1 ，寬度W1 可介於約50奈米至約500奈米的範圍內。此外，多層堆疊104的每一部分在第二方向D2 上以分隔距離S1 分隔開，分隔距離S1 可介於約50奈米至約200奈米的範圍內。
在圖5A及圖5B中，將溝渠110A擴大以形成側壁凹槽112A。具體而言，被溝渠110A暴露出的犧牲層108的部分的側壁相對於被溝渠110A暴露出的介電層106的部分側壁凹陷，以形成側壁凹槽112A。儘管所示出的犧牲層108的側壁是直的，然而側壁可以是凹的或凸的。側壁凹槽112A可藉由可接受的蝕刻製程（例如對犧牲層108的材料具有選擇性的蝕刻製程（例如，以較介電層106及基底102的材料快的速率選擇性地移除犧牲層108的材料））來形成之。所述蝕刻可為等向性的。在基底102由碳化矽形成、介電層106由氧化矽形成、且犧牲層108由氮化矽形成的實施例中，可藉由使用磷酸（H3 PO4 ）的濕法蝕刻來擴大溝渠110A。在另一實施例中，可使用對犧牲層108的材料具有選擇性的乾式蝕刻。
在形成側壁凹槽112A之後，側壁凹槽112A具有在第二方向D2 （參見圖2A及圖2B）上延伸超過介電層106的側壁的深度D4 。在側壁凹槽112A到達期望的深度D4 之後，可使用定時蝕刻製程來停止側壁凹槽112A的蝕刻。舉例而言，側壁凹槽112A可具有介於約10奈米至約60奈米範圍內的深度D4 。形成側壁凹槽112A可將犧牲層108的寬度減小約5%至約30%。繼續進行前面的實例，在蝕刻之後，犧牲層108可在第二方向D2 上具有寬度W2 ，寬度W2 可介於約50奈米至約450奈米的範圍內。
在圖6A及圖6B中，在側壁凹槽112A中形成導電特徵114A（例如，金屬線），因此完成取代犧牲層108的第一部分的製程。導電特徵114A可各自包括一或多個層（例如晶種層、膠層、阻擋層、擴散層、填充層等）。在一些實施例中，導電特徵114A各自包括晶種層114AS （或阻擋層）及主層114AM 。每一晶種層114AS 沿著位於對應的側壁凹槽112A內的對應的主層114AM 的三個側（例如，頂表面、側壁及底表面）延伸。晶種層114AS 由有助於生長或有助於黏著隨後沈積的材料的第一導電材料（例如金屬氮化物（例如氮化鈦、氮化鉭、氮化鉬、氮化鋯、氮化鉿等））形成。主層114AM 可由第二導電材料（例如金屬（例如鎢、釕、鉬、鈷、鋁、鎳、銅、銀、金、其合金等））形成。晶種層114AS 的材料是對介電層106的材料具有良好黏著性的材料，且主層114AM 的材料是對晶種層114AS 的材料具有良好黏著性的材料。在介電層106由氧化物（例如氧化矽）形成的實施例中，晶種層114AS 可由氮化鈦或氮化鉭形成，而主層114AM 可由鎢形成。晶種層114AS 及主層114AM 的材料可藉由可接受的沈積製程（例如化學氣相沈積（CVD）、原子層沈積（ALD）等）形成。可執行可接受的蝕刻製程（例如乾式蝕刻（例如，反應性離子蝕刻（RIE）、中性束蝕刻（NBE）、類似蝕刻）、濕法蝕刻、類似蝕刻或其組合）自介電層106的側壁及基底102的頂表面移除多餘材料。所述蝕刻可為非等向性的。導電特徵114A中的每一者可具有與犧牲層108相似的總厚度（以上針對圖3A及圖3B進行論述）且可具有與側壁凹槽112A的深度D4 （以上針對圖5A及圖5B進行論述）相似的總寬度。每一晶種層114AS 可具有介於約1奈米至約10奈米範圍內的厚度，且每一主層114AM 可具有介於約15奈米至約35奈米範圍內的厚度，晶種層114AS 的厚度大於主層114AM 的厚度。
在圖7A及圖7B中，在溝渠110A中形成穿隧條帶116A及隔離區118A。具體而言，在每一溝渠110A中形成一個穿隧條帶116A及一個隔離區118A。在此處理步驟中沒有形成半導體條帶。確切而言，如以下將更詳細論述，將在隨後的處理步驟中經由隔離區118A中的開口形成半導體條帶。
穿隧條帶116A是由可接受的材料形成以用於儲存數位值。在一些實施例中，穿隧條帶116A是由例如氧化鉿鋯（HfZrO）；氧化鋯（ZrO）；摻雜有鑭（La）、矽（Si）、鋁（Al）等的氧化鉿（HfO）；未經摻雜的氧化鉿（HfO）；或類似材料等高介電常數鐵電材料形成。在一些實施例中，穿隧條帶116A包含一或多種低介電常數介電材料，例如氮化矽、氧化矽、氮氧化矽或類似材料。可藉由可接受的沈積製程（例如ALD、CVD、物理氣相沈積（PVD）等）形成穿隧條帶116A的材料。在一些實施例中，穿隧條帶116A是由藉由ALD沈積的HfZrO形成。
隔離區118A由可接受的材料形成，以用於保護及電性隔離下伏穿隧條帶116A。用於隔離區118A的可接受的介電材料包括氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或者其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽或類似材料。隔離區118的材料可藉由可接受的沈積製程（例如ALD、CVD、可流動化學氣相沈積（flowable CVD，FCVD）或類似製程）來形成。在一些實施例中，隔離區118A由氧化物（例如藉由FCVD沈積的氧化矽）形成。
穿隧條帶116A及隔離區118A可藉由沈積、蝕刻及平坦化的組合來形成。例如，在多層堆疊104上及溝渠110A中（例如，在導電特徵114A的側壁及介電層106的側壁上）共形地沈積穿隧層。具體而言，穿隧層沿著介電層106的側壁及導電特徵114A的側壁（例如，被溝渠110A暴露的晶種層114AS 及主層114AM 的側壁）延伸。可選地非等向性地蝕刻穿隧層，以移除溝渠110A底部處的部分的穿隧層，因而暴露出基底102，且沿著方向D2 （參見圖2A及圖2B）將在水平方向上相鄰的TFT的穿隧條帶分隔開。然後，在穿隧層上及溝渠110A的剩餘部分中共形地沈積隔離材料。然後對各層應用移除製程，以移除最頂部介電層106/犧牲層108之上的多餘材料。移除製程可為平坦化製程，例如化學機械研磨（CMP）、回蝕、其組合或類似製程。保留在溝渠110A中的部分的穿隧層及隔離材料分別形成穿隧條帶116A及隔離區118A。平坦化製程暴露出最頂部介電層106/犧牲層108，使得在平坦化製程之後，隔離區118A、穿隧條帶116A及最頂部介電層106/犧牲層108的頂表面共面（在製程變異內）。
在圖8A及圖8B中，在多層堆疊104中圖案化出溝渠110B。在所示實施例中，溝渠110B延伸穿過多層堆疊104且暴露出基底102。在另一實施例中，溝渠110B延伸穿過多層堆疊104的一些層但並非所有層。可使用可接受的微影技術及蝕刻技術（例如使用對多層堆疊104具有選擇性的蝕刻製程（例如，以較基底102的材料快的速率選擇性地移除介電層106及犧牲層108的介電材料））來圖案化出溝渠110B。所述蝕刻可為任何可接受的蝕刻製程，且在一些實施例中，可類似於用於形成溝渠110A的蝕刻（以上針對圖4A及圖4B論述）。
在圖案化之後，多層堆疊104的相應的部分設置在相應的一對溝渠110A、110B之間。多層堆疊104的每一部分在第二方向D2 （參見圖2A及圖2B）上具有寬度W3 ，寬度W3 可介於約50奈米至約500奈米的範圍內。此外，多層堆疊104的每一部分在第二方向D2 上被分隔開分隔距離S2 ，分隔距離S2 可介於約50奈米至約200奈米的範圍內。當圖案化出溝渠110B時，可能發生未對準。當發生未對準時，多層堆疊104的圖案化部分不會全部具有相同的寬度W3 。當沒有發生未對準時，多層堆疊104的圖案化部分具有相同的寬度W3 。
在圖9A及圖9B中，將溝渠110B擴大以形成側壁凹槽112B。具體而言，移除犧牲層108的剩餘部分以形成側壁凹槽112B。側壁凹槽112B因此暴露出導電特徵114A的側壁（例如，晶種層114AS 的側壁）。側壁凹槽112B可藉由可接受的蝕刻製程（例如對犧牲層108的材料具有選擇性的蝕刻製程（例如，以較介電層106及基底102的材料快的速率選擇性地移除犧牲層108的材料））來形成。所述蝕刻可為任何可接受的蝕刻製程，且在一些實施例中，可類似於用於形成側壁凹槽112A的蝕刻（以上針對圖5A及圖5B論述）。
在形成側壁凹槽112B之後，側壁凹槽112B具有在第二方向D2 （參見圖2A及圖2B）上延伸超過介電層106的側壁的深度D5 。在側壁凹槽112B達到期望的深度D5 之後，可使用定時蝕刻製程來停止側壁凹槽112B的蝕刻。如上所述，當圖案化出溝渠110B時，可能會發生未對準。當發生未對準時，深度D5 不同於（例如，大於或小於）深度D4 （以上針對圖5A及圖5B論述）。當沒有發生未對準時，深度D5 相似於深度D4 。
在圖10A及圖10B中，在側壁凹槽112B中形成導電特徵114B，因此完成取代犧牲層108的第二部分的製程。導電特徵114B可由選自導電特徵114A的同一組候選材料的材料來形成，其可使用選自形成導電特徵114A的材料的同一組候選方法的方法來形成。導電特徵114A與導電特徵114B可由相同的材料形成，或者可包含不同的材料。在一些實施例中，導電特徵114B各自包括晶種層114BS （或阻擋層）及主層114BM 。晶種層114BS 及主層114BM 可分別具有與晶種層114AS 及主層114AM 相似的厚度。在一些實施例中，晶種層114AS 與晶種層114BS 由相似的材料形成，在此種情況下，晶種層114AS 及晶種層114BS 可在形成期間合併，使得其之間不存在可辨別的界面。在另一實施例中，晶種層114AS 及晶種層114BS 由不同材料形成，在此種情況下，晶種層114AS 及晶種層114BS 可在形成期間不合併，使得其之間存在可辨別的界面。如上所述，當圖案化出溝渠110B時，可能會發生未對準。當發生未對準時，主層114AM 具有沿著第二方向D2 （參見圖2A及圖2B）與主層114BM 不同的寬度。當沒有發生未對準時，主層114AM 具有沿著第二方向D2 與主層114BM 相同的寬度。在橫向上每一晶種層114AS 、114BS 的部分設置在主層114AM 與主層114BM 之間。
導電特徵114A及導電特徵114B被統稱為記憶陣列52的字元線114。相鄰的導電特徵114A及導電特徵114B對彼此實體接觸，且彼此電性耦合。因此，每對導電特徵114A、114B用作單個字元線114。
在圖11A及圖11B中，在溝渠110B中形成穿隧條帶116B及隔離區118B。具體而言，在每一溝渠110B中形成一個穿隧條帶116B及一個隔離區118B。在此處理步驟中沒有形成半導體條帶。確切而言，如將在下面更詳細論述，將在隨後的處理步驟中經由隔離區118B中的開口形成半導體條帶。
穿隧條帶116B可由選自穿隧條帶116A的同一組候選材料的材料形成，且可使用選自形成穿隧條帶116A的材料的同一組候選方法的方法形成。穿隧條帶116A與穿隧條帶116B可由相同的材料形成，或者可包含不同的材料。穿隧條帶116A及穿隧條帶116B被統稱為穿隧條帶116。穿隧條帶116的厚度可介於約2奈米至約20奈米的範圍內。
隔離區118B可由選自隔離區118A的同一組候選材料的材料形成，且可使用選自形成隔離區118A的材料的同一組候選方法的方法形成。隔離區118A與隔離區118B可由相同的材料形成，或者可包含不同的材料。隔離區118A及隔離區118B被統稱為隔離區118。隔離區118的厚度可介於約42奈米至約192奈米的範圍內。
穿隧條帶116B及隔離區118B可藉由沈積、蝕刻及平坦化的組合來形成。例如，穿隧條帶116B及隔離區118B可藉由與用於形成穿隧條帶116A及隔離區118A的步驟相似的步驟（以上針對圖7A及圖7B進行論述）形成。
在圖12A及圖12B中，形成延伸穿過隔離區118的導線（包括位元線120B及源極線120S）。位元線120B及源極線120S是導電柱，且亦可被稱為位元線柱及源極線柱。每一TFT將包括位元線120B及源極線120S。位元線120B及源極線120S亦充當TFT的源極/汲極區。如此一來，將在隨後的處理步驟中形成與位元線120B/源極線120S接觸的包括TFT的通道區的半導體條帶，使得位元線120B/源極線120S鄰接TFT的通道區。
做為形成位元線120B/源極線120S的實例，穿過隔離區118形成開口。可使用對隔離區118具有選擇性的蝕刻製程（例如，以較穿隧條帶116的材料快的速率選擇性地移除隔離區118的材料）形成開口。例如，可藉由使用氨（NH3 ）及氟化氫（HF）氣體的乾式蝕刻穿過隔離區118形成開口，所述乾式蝕刻可使用具有位元線120B/源極線120S的圖案的蝕刻罩幕來執行。然後在開口中形成襯裡（例如擴散阻擋層、黏著層等）以及主層。襯裡可由導電材料（例如鈦、氮化鈦、鉭、氮化鉭等）形成，其可藉由例如原子層沈積（ALD）、化學氣相沈積（CVD）、物理氣相沈積（PVD）等共形沈積製程來沈積。在一些實施例中，襯裡可包括黏著層，且黏著層的至少一部分可被處理以形成擴散阻擋層。主層可由導電材料（例如鎢、鈷、釕、鋁、鎳、銅、銅合金、銀、金等）形成，其可藉由ALD、CVD、PVD等來沈積。在一些實施例中，位元線120B/源極線120S包括由氮化鈦形成的襯裡及由鎢形成的主層。然後，對各個層應用移除製程，以移除位元線120B/源極線120S的位於隔離區118、穿隧條帶116及最頂部介電層106/字元線114之上的多餘材料。移除製程可為平坦化製程，例如化學機械研磨（CMP）、回蝕、其組合或類似製程。開口中的剩餘材料形成位元線120B/源極線120S。平坦化製程暴露出最頂部介電層106/字元線114，使得在平坦化製程之後，位元線120B/源極線120S、隔離區118、穿隧條帶116及最頂部介電層106/字元線114的頂表面共面（在製程變化內）。
如下文將更詳細論述，圖13A至圖19B示出部分的隔離區118被TFT的剩餘特徵取代的製程。具體而言，以TFT的隔離區136（參見圖16A及圖16B）、半導體條帶138（參見圖17A及圖17B）及背閘極144（參見圖19A及19B）來取代部分的隔離區118。半導體條帶138包括TFT的通道區。隔離區136圍繞背閘極144且將背閘極144與半導體條帶138（例如通道區）分隔開。隔離區118的剩餘部分沿方向D1 （參見圖2A及圖2B）將在水平方向上相鄰的TFT的特徵分隔開。如上所述，背閘極144用於在TFT的寫入操作（例如，擦除或程式化操作）期間提供偏壓。背閘極144亦可在寫入操作期間，有助於控制半導體條帶138（特別是半導體條帶138的遠離字元線114的部分）的表面電位。
在圖13A及圖13B中，移除隔離區118的部分以形成開口130。可使用對隔離區118具有選擇性的蝕刻製程（例如，以較穿隧條帶116及位元線120B/源極線120S的材料快的速率選擇性地移除隔離區118的材料）形成開口130。例如，可藉由使用氨（NH3 ）及氟化氫（HF）氣體的乾式蝕刻穿過隔離區118形成開口130，所述乾式蝕刻可使用具有開口130的圖案的蝕刻罩幕來執行。
在圖14A及圖14B中，在開口130中以及最頂部介電層106/字元線114、隔離區118及位元線120B/源極線120S上共形地沈積半導體層132。隨後將半導體層132圖案化以形成包括TFT的通道區的半導體條帶。半導體層132由例如氧化銦鎵鋅（IGZO）、氧化銦錫（ITO）、氧化銦鎵鋅錫（IGZTO）、氧化鋅（ZnO）、多晶矽、非晶矽等用於為TFT提供通道區的可接受的材料形成。可藉由可接受的沈積製程（例如ALD、CVD、PVD或類似製程）來形成半導體層132的材料。在一些實施例中，半導體層132是藉由ALD沈積的IGZTO。半導體層132可具有介於約9奈米至約11奈米範圍內的厚度。
在圖15A及圖15B中，在半導體層132上及開口130中共形地沈積介電層134。介電層134可由選自介電層106的同一組候選材料的材料形成，且可使用選自形成介電層106的材料的同一組候選方法的方法形成。介電層106與介電層134可由相同的材料形成，或者可包含不同的材料。在一些實施例中，介電層134是氧化物（例如藉由ALD沈積的氧化矽）。在另一實施例中，介電層134可由高介電常數鐵電材料（例如選自穿隧條帶116的同一組候選材料的材料）形成。介電層134可具有介於約1奈米至約100奈米範圍內的厚度。
在圖16A及圖16B中，將介電層134圖案化以在開口130中形成隔離區136。使用半導體層132做為蝕刻停止層，在介電層134上執行合適的蝕刻製程。蝕刻製程對介電層134具有選擇性（例如，以較半導體層132的材料快的速率選擇性地移除介電層134的材料）。所述蝕刻可為非等向性的。蝕刻製程會移除介電層134的水平部分，因此使開口130延伸穿過介電層134且暴露出半導體層132。在蝕刻製程之後，隔離區136包括介電層134的剩餘垂直部分。
在圖17A及圖17B中，將半導體層132圖案化以在開口130中形成半導體條帶138。使用隔離區136做為蝕刻罩幕，在半導體層132上執行合適的蝕刻製程。蝕刻製程對半導體層132具有選擇性（例如，以較介電層134及穿隧條帶116的材料快的速率選擇性地移除半導體層132的材料）。所述蝕刻可為非等向性的。蝕刻製程會移除半導體層132的未被隔離區136遮蔽的水平部分，因此使開口130延伸穿過半導體層132且暴露出穿隧條帶116。
可選地，開口130可進一步延伸穿過穿隧條帶116及基底102。如下文將更詳細論述，在一些實施例中，記憶陣列52嵌置在另一半導體裝置中。具體而言，記憶陣列52可形成在半導體裝置的內線連結構中。在此種實施例中，開口130延伸穿過穿隧條帶116及基底102，使得隨後形成的背閘極可連接至內連線結構的下伏在記憶陣列52之下的金屬化層。可使用隔離區136及半導體條帶138做為蝕刻罩幕，在穿隧條帶116及基底102上執行合適的蝕刻製程。蝕刻製程對穿隧條帶116及基底102具有選擇性（例如，以較隔離區136及半導體條帶138的材料快的速率選擇性地移除穿隧條帶116及基底102的材料）。所述蝕刻可為非等向性的。在一些實施例中，蝕刻製程包括多次蝕刻。例如，可執行第一蝕刻以使開口130延伸穿過穿隧條帶116，且可執行第二蝕刻以使開口130延伸穿過基底102。
在圖18A及圖18B中，在開口130中以及最頂部介電層106/字元線114、隔離區118、位元線120B/源極線120S、隔離區136及半導體條帶138上形成導電層142。導電層142可由導電材料（例如鎢、鈷、釕、鋁、鎳、銅、銅合金、銀、金等）形成，其可藉由ALD、CVD、PVD等來沈積。導電層142可共形地沈積。在一些實施例中，導電層142是鎢層。
在圖19A及圖19B中，在導電層142上執行移除製程以形成背閘極144。移除製程會移除位於最頂部介電層106/字元線114、隔離區118、位元線120B/源極線120S、隔離區136及半導體條帶138之上的導電層142的多餘材料。移除製程亦可移除可能存留在最頂部介電層106/字元線114、隔離區118及位元線120B/源極線120S之上的半導體層132（參見圖14A及圖14B）及/或介電層134（參見圖15A及圖15B）的多餘材料。移除製程可為平坦化製程，例如化學機械研磨（CMP）、回蝕、其組合或類似製程。位於開口130中的導電層142的剩餘材料形成背閘極144。背閘極144是設置在位元線120B與源極線120S之間且與之平行的導電柱。平坦化製程暴露出最頂部介電層106/字元線114，使得在平坦化製程之後，最頂部介電層106/字元線114、隔離區118、位元線120B/源極線120S、隔離區136、半導體條帶138及背閘極144的頂表面共面（在製程變化內）。
在圖20A、圖20B及圖20C中，在中間結構之上形成內連線結構160。內連線結構160可包括例如位於介電材料164中的金屬化圖案162（圖20A中未示出，參見圖20B及圖20C）。介電材料164可包括一或多個介電層，例如一或多個低介電常數（low-k，LK）或超低介電常數（extra low-K，ELK）介電材料層。金屬化圖案162可為形成在所述一或多個介電層中的金屬內連線（例如，導線162L、導通孔162V等）。內連線結構160可藉由例如單鑲嵌製程、雙鑲嵌製程等鑲嵌製程來形成。內連線結構160的金屬化圖案162電性連接至位元線120B/源極線120S，且對TFT 68進行內連以形成功能記憶體。
圖21A至圖21D是根據一些實施例的記憶陣列52的俯視圖。示出內連線結構的一些特徵。圖21A示出內連線結構的第一水平高度處的導通孔（例如，圖20B及圖20C中的第一水平高度導通孔162V1 ）。圖21B示出內連線結構的第一水平高度處的導線（例如，圖20B及圖20C中的第一水平高度導線162L1 ）。圖21C示出內連線結構的第二水平高度處的導通孔（例如，圖20B及圖20C中的第二水平高度導通孔162V2 ）。圖21D示出內連線結構的第二水平高度處的導線（例如，圖20B及圖20C中的第二水平高度導線162L2 ）。
參考圖21A，導通孔162V1 位於位元線120B/源極線120S之上且連接至位元線120B/源極線120S。在俯視圖中，位元線120B及源極線120S沿著記憶陣列52的列及行以交替圖案形成。當字元線114（參見圖20B及圖20C）被激活時，以交替圖案形成位元線120B及源極線120S有助於避免相鄰的位元線120B/源極線120S短路。在此實施例中，相鄰的位元線120B及相鄰的源極線120S沿著第一方向D1 （參見圖2A及圖2B）彼此橫向對準。在一些實施例中，每一導通孔162V1 的中心與相應的下伏位元線120B/源極線120S的中心橫向對準。
參考圖21B，導線162L1 位於導通孔162V1 之上且連接至導通孔162V1 。導線162L1 在第一方向D1 （參見圖2A及圖2B）上延伸，且使與下伏位元線/源極線的內連橫向偏移。換言之，連接至位元線120B（參見圖21A）的導線162L1 沿著第二方向D2 （參見圖2A及圖2B）相對於連接至源極線120S（參見圖21A）的導線162L1 橫向偏移。
參考圖21C，導通孔162V2 位於導線162L1 之上且連接至導線162L1 。由於導線162L1 使與下伏位元線/源極線的內連橫向偏移，因此每一導通孔162V2 的中心相對於相應的下伏位元線/源極線的中心及相應的下伏導通孔162V1 的中心橫向偏移。導通孔162V2 可大於導通孔162V1 （例如，具有較其大的寬度）。
參考圖21D，導線162L2 位於導通孔162V2 之上且連接至導通孔162V2 。導線162L2 包括位元線內連線162B（其連接至位元線120B，參見圖21A）及源極線內連線162S（其連接至源極線120S，參見圖21A）。由於導線162L1 （參見圖21C）與下伏位元線/源極線的內連橫向偏移，因此位元線內連線162B及源極線內連線162S可為在第二方向D2 （參見圖2A及圖2B）上延伸的直的導電段。
圖22A及圖22B是根據一些實施例的記憶陣列52的俯視圖。示出內連線結構的一些特徵。圖22A示出內連線結構的第一水平高度處的導通孔（例如，圖20B及圖20C中的第一水平高度導通孔162V1 ）。圖22B示出內連線結構的第一水平高度處的導線（例如，圖20B及圖20C中的第一水平高度導線162L1 ）。
參考圖22A，在此實施例中，位元線120B及源極線120S以交錯佈局形成。換言之，位元線120B及源極線120S仍以交替圖案形成，但相鄰的位元線120B及相鄰的源極線120S亦沿著第一方向D1 （參見圖2A及圖2B）彼此橫向偏移。導通孔162V1 位於位元線120B/源極線120S之上且連接至位元線120B/源極線120S。
參考圖22B，導線162L1 位於導通孔162V1 之上且連接至導通孔162V1 。導線162L1 包括位元線內連線162B（其連接至位元線120B，參見圖22A）及源極線內連線162S（其連接至源極線120S，參見圖22A）。由於位元線120B及源極線120S以交錯佈局形成，因此橫向內連線可自內連線結構中省略，且因此位元線內連線162B及源極線內連線162S可形成在內連線結構的位於位元線120B/源極線120S之上的最低水平高度處。
在以上針對圖3A至圖20C闡述的實施例中，記憶陣列52形成在基底102（例如介電基底）之上。在一些實施例中，記憶陣列52被形成為獨立裝置（例如，記憶體晶粒）的部分，所述獨立裝置藉由裝置封裝與其他裝置（例如，邏輯晶粒）整合於一起。在一些實施例中，記憶陣列52嵌置於另一裝置（例如邏輯晶粒）中。在此種實施例中，可省略基底102，或者基底102可為下伏層，例如下伏介電層、下伏半導體基底或類似下伏層。
圖23A、圖23B及圖24是根據一些實施例的半導體裝置200的剖視圖。沿著與圖20B相似的橫截面示出圖23A及圖23B。沿著與圖20C相似的橫截面示出圖24。圖23、圖24A及圖24B是簡化圖，且為使圖示清晰起見，省略一些特徵。半導體裝置200包括邏輯區200L及記憶體區200M。在記憶體區200M中形成有記憶體裝置（例如，快閃記憶體），且在邏輯區200L中形成有邏輯裝置（例如，邏輯電路）。舉例而言，在記憶體區200M中可形成有記憶陣列52（參見圖1），且在邏輯區200L中可形成有列解碼器54及行解碼器56（參見圖1）。記憶體區200M可設置於邏輯區200L的邊緣處，或者邏輯區200L可環繞記憶體區200M。
邏輯區200L與記憶體區200M形成於同一半導體基底202之上。半導體基底202可為經摻雜的或未經摻雜的矽或者絕緣體上半導體（SOI）基底的主動層。半導體基底202可包含例如以下其他半導體材料：鍺；化合物半導體，包括碳化矽、鎵砷、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，例如多層式基底或梯度基底。
在半導體基底202的主動表面處形成有裝置204。裝置204可為主動裝置或被動裝置。舉例而言，電性構件可為藉由任何合適的形成方法形成的電晶體、二極體、電容器、電阻器等。對裝置204進行內連以形成半導體裝置200的記憶體裝置及邏輯裝置。
在半導體基底202上形成有一或多個層間介電（inter-layer dielectric，ILD）層206，且形成有電性連接至裝置204的導電特徵（例如接觸插塞208）。ILD層206可由例如以下任何合適的介電材料形成：氧化物，例如氧化矽、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、摻雜硼的磷矽酸鹽玻璃（boron-doped phosphosilicate glass，BPSG）等；氮化物，例如氮化矽；或類似材料。可藉由任何可接受的沈積製程（例如旋轉塗佈（spin coating）、物理氣相沈積（PVD）、化學氣相沈積（CVD）、類似製程或其組合）形成ILD層。可藉由任何合適的製程（例如沈積、鑲嵌（例如，單鑲嵌、雙鑲嵌等）、類似製程或其組合）形成ILD層中的導電特徵。
在半導體基底202之上形成有內連線結構210。內連線結構210對裝置204進行內連，以在邏輯區200L及記憶體區200M中的每一者中形成積體電路。內連線結構210包括多個金屬化層M1至M5。儘管示出五個金屬化層，然而應理解，可包括更多或更少的金屬化層。金屬化層M1至M5中的每一者包括位於介電層中的金屬化圖案。金屬化圖案連接至半導體基底202的裝置204，且分別包括形成於一或多個金屬間介電（inter-metal dielectric，IMD）層中的金屬線L1至L5及金屬通孔V1至V5。內連線結構210可藉由鑲嵌製程（例如單鑲嵌製程、雙鑲嵌製程等）形成。在一些實施例中，接觸插塞208亦是金屬化圖案的部分，例如最下層的金屬通孔V1的部分。
在此實施例中，記憶陣列52形成於內連線結構210中。記憶陣列52可形成於金屬化層M1至M5中的任意一者中，且被示出為形成於中間金屬化層M4中，但記憶陣列52亦可形成於下部金屬化層M1至M3或上部金屬化層M5中。記憶陣列52電性連接至裝置204。舉例而言，上覆在記憶陣列52之上的金屬化層（例如，金屬化層M5）可含有與記憶陣列52的源極線120S及位元線120B（參見圖24）的內連線。類似地，下伏在記憶陣列52之下的金屬化層（例如，金屬化層M3）可含有與記憶陣列的背閘極144（參見圖23A及圖23B）的內連線。
在一些實施例中，內連線結構210可藉由先形成位於記憶陣列52下方的層（例如，金屬化層M1至M3）來形成。接著可在金屬化層M3上形成記憶陣列52，其中基底102是位於金屬化層M3的IMD上的蝕刻停止層。在形成記憶陣列52之後，可例如藉由以下方式形成金屬化層M4的其餘部分：沈積金屬化層M4的IMD並將金屬化層M4的IMD平坦化，且接著形成金屬線L4及金屬通孔V4。接著可形成上覆在記憶陣列52上的層（例如，金屬化層M5）。
以與上面針對圖17A及圖17B所論述相似的方式，藉由使背閘極144的開口延伸穿過穿隧條帶116及基底102，背閘極144連接至下伏導線。在圖23A的實施例中，多個背閘極144連接至單個下伏導線（例如，背閘極內連線212），且因此多個背閘極144可連接至單個裝置204（例如單個電晶體）並由其控制。在圖23B的實施例中，每一背閘極144連接至不同的下伏導線（例如，背閘極內連線212），且因此每一背閘極144可連接至其本身的裝置204（例如，其本身的電晶體）並由其控制。換言之，每一背閘極144可為連接至下伏背閘極內連線212的唯一背閘極144，或者可為連接至下伏背閘極內連線212的多個背閘極144中的一者。
實施例可達成多個優點。背閘極144在寫入操作期間有助於控制半導體條帶138（特別是半導體條帶138的遠離字元線114的部分）的表面電位。例如，背閘極144的材料（例如，鎢）的功函數有助於降低半導體條帶138的表面電位。寫入操作的視窗因此可變寬。此外，在寫入操作期間，可對背閘極144施加偏壓，由此增加在寫入操作期間跨在對應的穿隧條帶116施加的寫入電壓。因此可改善記憶陣列52的效能。
在實施例中，一種方法包括：在一對第一介電層之間形成字元線；在第一介電層的側壁及字元線的側壁上沈積資料儲存層；在資料儲存層上形成第一隔離區；在第一隔離區中圖案化出第一開口；以及在第一開口中形成通道層及背閘極，所述背閘極被通道層圍繞。
在所述方法的一些實施例中，形成通道層及背閘極包括：在第一開口的第一部分中形成通道層；以及在形成通道層之後，在第一開口的第二部分中形成背閘極。在所述方法的一些實施例中，形成通道層包括：在第一開口中沈積半導體層；在半導體層之上沈積第二介電層；以第一蝕刻製程將第二介電層圖案化以形成第二隔離區，第一蝕刻製程以半導體層做為蝕刻停止層；以及以第二蝕刻製程將半導體層圖案化以形成通道層，第二蝕刻製程以第二隔離區做為蝕刻罩幕。在一些實施例中，所述方法更包括：在將半導體層圖案化之後，使第一開口延伸穿過資料儲存層。在所述方法的一些實施例中，形成背閘極包括：在通道層之上及第一開口中沈積導電層；以及移除位於通道層之上的部分的導電層，背閘極包括保留在第一開口中的部分的導電層。在所述方法的一些實施例中，導電層由鎢形成。在所述方法的一些實施例中，形成字元線包括：在多層堆疊中蝕刻出第一溝渠，所述多層堆疊包括第一介電層及位於第一介電層之間的犧牲層；以第一導電特徵取代被第一溝渠暴露出的犧牲層的第一部分；在多層堆疊中蝕刻出第二溝渠；以及以第二導電特徵取代被第二溝渠暴露出的犧牲層的第二部分，字元線包括第一導電特徵及第二導電特徵。在所述方法的一些實施例中，沈積資料儲存層包括：在多層堆疊中蝕刻出第二溝渠之前，在第一溝渠中沈積資料儲存層。
在實施例中，一種裝置包括：在第一方向上延伸的源極線；在第一方向上延伸的位元線；位於源極線與位元線之間的背閘極，背閘極在第一方向上延伸；圍繞背閘極的通道層；在第二方向上延伸的字元線，第二方向垂直於第一方向；以及沿著字元線延伸的資料儲存層，資料儲存層位於字元線與通道層之間，資料儲存層位於字元線與位元線之間，資料儲存層位於字元線與源極線之間。
在一些實施例中，所述裝置更包括：圍繞背閘極的隔離區，所述隔離區將背閘極與通道層分隔開。在所述裝置的一些實施例中，資料儲存層包含鐵電材料，且背閘極、位元線、源極線及字元線中的每一者包括金屬。在所述裝置的一些實施例中，背閘極延伸穿過通道層。在一些實施例中，所述裝置更包括：位於源極線之上且連接至源極線的源極線內連線；位於位元線之上且連接至位元線的位元線內連線；以及位於背閘極之下且連接至背閘極的背閘極內連線。在所述裝置的一些實施例中，背閘極是連接至背閘極內連線的唯一背閘極。在所述裝置的一些實施例中，背閘極是連接至背閘極內連線的多個背閘極中的一者。
在實施例中，一種裝置包括：在第一方向上延伸的背閘極；圍繞背閘極的隔離區；圍繞隔離區的通道層；接觸通道層的資料儲存層；以及在第二方向上延伸的字元線，第二方向垂直於第一方向，字元線包括第一主層、第二主層及晶種層，晶種層在橫向上設置在第一主層與第二主層之間，第一主層接觸資料儲存層。
在一些實施例中，所述裝置更包括：在第一方向上延伸的源極線，所述源極線接觸資料儲存層；以及在第一方向上延伸的位元線，所述位元線接觸資料儲存層，其中背閘極、隔離區及通道層中的每一者設置在位元線與源極線之間。在一些實施例中，所述裝置更包括：位於源極線之上且連接至源極線的源極線內連線；位於位元線之上且連接至位元線的位元線內連線；以及位於背閘極之下且連接至背閘極的背閘極內連線。在所述裝置的一些實施例中，第一主層與第二主層具有不同的寬度。在所述裝置的一些實施例中，第一主層與第二主層具有相同的寬度。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露做為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
50:隨機存取記憶體 52:記憶陣列 54:列解碼器 56:行解碼器 58:記憶胞 62、114:字元線 62B:最底部字元線 62T:最頂部字元線 64B、120B:位元線 64S、120S:源極線 68:TFT 72、106、134:介電層 74、76、118、118A、118B、136:隔離區 82、138:半導體條帶 84、116、116A、116B:穿隧條帶 102:基底 104:多層堆疊 108:犧牲層 110A、110B:溝渠 112A、112B:側壁凹槽 114A、114B:導電特徵 114AM 、114BM :主層 114AS 、114BS :晶種層 130:開口 132:半導體層 142:導電層 144:背閘極 160、210:內連線結構 162:金屬化圖案 162B:位元線內連線 162L、162L1 、162L2 :導線 162S:源極線內連線 162V、162V1 、162V2 :導通孔 164:介電材料 200:半導體裝置 200L:邏輯區 200M:記憶體區 202:半導體基底 204:裝置 206:層間介電（ILD）層 208:接觸插塞 212:背閘極內連線 D1 :垂直方向/第一方向 D2 :垂直方向/第二方向 D3 :垂直方向/第三方向 D4 、D5 :深度 H1 :總高度 L1、L2、L3、L4、L5:金屬線 M1、M2、M3、M4、M5:金屬化層 S1 、S2 :分隔距離 V1、V2、V3、V4、V5:金屬通孔 W1 、W2 、W3 :寬度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是隨機存取記憶體的方塊圖。
圖2A及圖2B是記憶陣列的各種視圖。
圖3A至圖20C是根據一些實施例的在製造記憶陣列中的中間階段的各種視圖。
圖21A至圖21D是根據一些實施例的記憶陣列的俯視圖。
圖22A及圖22B是根據一些實施例的記憶陣列的俯視圖。
圖23A、圖23B及圖24是根據一些實施例的半導體裝置的剖視圖。
52:記憶陣列
102:基底
106:介電層
114:字元線
114A、114B:導電特徵
114AM 、114BM :主層
114AS 、114BS :晶種層
116:穿隧條帶
136:隔離區
138:半導體條帶
144:背閘極

Claims (20)

  1. 一種記憶體的製造方法，包括： 在一對第一介電層之間形成字元線； 在所述第一介電層的側壁及所述字元線的側壁上沈積資料儲存層； 在所述資料儲存層上形成第一隔離區； 在所述第一隔離區中圖案化出第一開口；以及 在所述第一開口中形成通道層及背閘極，所述背閘極被所述通道層圍繞。
  2. 如請求項1所述的記憶體的製造方法，其中形成所述通道層及所述背閘極包括： 在所述第一開口的第一部分中形成所述通道層；以及 在形成所述通道層之後，在所述第一開口的第二部分中形成所述背閘極。
  3. 如請求項2所述的記憶體的製造方法，其中形成所述通道層包括： 在所述第一開口中沈積半導體層； 在所述半導體層之上沈積第二介電層； 以第一蝕刻製程將所述第二介電層圖案化以形成第二隔離區，所述第一蝕刻製程以所述半導體層做為蝕刻停止層；以及 以第二蝕刻製程將所述半導體層圖案化以形成所述通道層，所述第二蝕刻製程以所述第二隔離區做為蝕刻罩幕。
  4. 如請求項3所述的記憶體的製造方法，更包括： 在將所述半導體層圖案化之後，使所述第一開口延伸穿過所述資料儲存層。
  5. 如請求項2所述的記憶體的製造方法，其中形成所述背閘極包括： 在所述通道層之上及所述第一開口之中沈積導電層；以及 移除位於所述通道層之上的部分的所述導電層，所述背閘極包括保留在所述第一開口中的部分的所述導電層。
  6. 如請求項5所述的記憶體的製造方法，其中所述導電層由鎢形成。
  7. 如請求項1所述的記憶體的製造方法，其中形成所述字元線包括： 在多層堆疊中蝕刻出第一溝渠，所述多層堆疊包括所述第一介電層以及位於所述第一介電層之間的犧牲層； 以第一導電特徵取代被所述第一溝渠暴露出的所述犧牲層的第一部分； 在所述多層堆疊中蝕刻出第二溝渠；以及 以第二導電特徵取代被所述第二溝渠暴露出的所述犧牲層的第二部分，所述字元線包括所述第一導電特徵及所述第二導電特徵。
  8. 如請求項7所述的記憶體的製造方法，其中沈積所述資料儲存層包括： 在所述多層堆疊中蝕刻出所述第二溝渠之前，在所述第一溝渠中沈積所述資料儲存層。
  9. 一種記憶裝置，包括： 源極線，在第一方向上延伸； 位元線，在所述第一方向上延伸； 背閘極，位於所述源極線與所述位元線之間，所述背閘極在所述第一方向上延伸； 通道層，圍繞所述背閘極的； 字元線，在第二方向上延伸，所述第二方向垂直於所述第一方向；以及 資料儲存層，沿著所述字元線延伸，所述資料儲存層位於所述字元線與所述通道層之間，所述資料儲存層位於所述字元線與所述位元線之間，所述資料儲存層位於所述字元線與所述源極線之間。
  10. 如請求項9所述的記憶裝置，更包括： 隔離區，圍繞所述背閘極，所述隔離區將所述背閘極與所述通道層分隔開。
  11. 如請求項9所述的記憶裝置，其中所述資料儲存層包含鐵電材料，且其中所述背閘極、所述位元線、所述源極線及所述字元線中的每一者包括金屬。
  12. 如請求項9所述的記憶裝置，其中所述背閘極延伸穿過所述通道層。
  13. 如請求項9所述的記憶裝置，更包括： 源極線內連線，位於所述源極線之上且連接至所述源極線； 位元線內連線，位於所述位元線之上且連接至所述位元線；以及 背閘極內連線，位於所述背閘極之下且連接至所述背閘極。
  14. 如請求項13所述的記憶裝置，其中所述背閘極是連接至所述背閘極內連線的唯一背閘極。
  15. 如請求項13所述的記憶裝置，其中所述背閘極是連接至所述背閘極內連線的多個背閘極中的一者。
  16. 一種記憶裝置，包括： 背閘極，在第一方向上延伸； 隔離區，圍繞所述背閘極； 通道層，圍繞所述隔離區； 資料儲存層，接觸所述通道層；以及 字元線，在第二方向上延伸，所述第二方向垂直於所述第一方向，所述字元線包括第一主層、第二主層及晶種層，所述晶種層在橫向上設置在所述第一主層與所述第二主層之間，所述第一主層接觸所述資料儲存層。
  17. 如請求項16所述的記憶裝置，更包括： 源極線，在所述第一方向上延伸，所述源極線接觸所述資料儲存層；以及 位元線，在所述第一方向上延伸，所述位元線接觸所述資料儲存層，其中所述背閘極、所述隔離區及所述通道層中的每一者設置在所述位元線與所述源極線之間。
  18. 如請求項17所述的記憶裝置，更包括： 源極線內連線，位於所述源極線之上且連接至所述源極線； 位元線內連線，位於所述位元線之上且連接至所述位元線；以及 背閘極內連線，位於所述背閘極之下且連接至所述背閘極。
  19. 如請求項16所述的記憶裝置，其中所述第一主層與所述第二主層具有不同的寬度。
  20. 如請求項16所述的記憶裝置，其中所述第一主層與所述第二主層具有相同的寬度。
TW110107435A 2020-07-30 2021-03-03 記憶體裝置及其製造方法 TWI763343B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063058628P 2020-07-30 2020-07-30
US63/058,628 2020-07-30
US17/112,606 US11495618B2 (en) 2020-07-30 2020-12-04 Three-dimensional memory device and method
US17/112,606 2020-12-04

Publications (2)

Publication Number Publication Date
TW202205641A true TW202205641A (zh) 2022-02-01
TWI763343B TWI763343B (zh) 2022-05-01

Family

ID=77155584

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110107435A TWI763343B (zh) 2020-07-30 2021-03-03 記憶體裝置及其製造方法

Country Status (7)

Country Link
US (3) US11495618B2 (zh)
EP (1) EP3945585A1 (zh)
JP (1) JP2022027622A (zh)
KR (1) KR102606555B1 (zh)
CN (1) CN113675214B (zh)
DE (1) DE102020133671A1 (zh)
TW (1) TWI763343B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI805480B (zh) * 2022-09-08 2023-06-11 力晶積成電子製造股份有限公司 半導體裝置的製造方法
TWI819648B (zh) * 2022-06-10 2023-10-21 旺宏電子股份有限公司 積體電路結構以及記憶體元件的製造方法
TWI831664B (zh) * 2022-06-21 2024-02-01 南韓商三星電子股份有限公司 ３ｄ鐵電記憶體裝置
TWI841319B (zh) 2022-12-19 2024-05-01 南亞科技股份有限公司 包含複數個閘極電極的半導體結構

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11532640B2 (en) * 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a three-dimensional memory
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11495618B2 (en) 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
US11716856B2 (en) * 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
KR20230011748A (ko) * 2021-07-14 2023-01-25 삼성전자주식회사 반도체 소자 및 이를 포함하는 메모리 시스템

Family Cites Families (126)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1152386A (en) 1913-06-27 1915-08-31 William T Smith Internal-combustion engine.
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP2008277543A (ja) 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
JP2009016400A (ja) 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
JP5305980B2 (ja) 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011023687A (ja) 2009-07-21 2011-02-03 Toshiba Corp 不揮発性半導体記憶装置
JP2011060958A (ja) 2009-09-09 2011-03-24 Toshiba Corp 半導体装置及びその製造方法
CN107293322B (zh) 2010-02-07 2021-09-21 芝诺半导体有限公司 含导通浮体晶体管、并具有永久性和非永久性功能的半导体存储元件及操作方法
KR101102548B1 (ko) 2010-04-30 2012-01-04 한양대학교 산학협력단 비휘발성 메모리장치 및 그 제조 방법
KR101660432B1 (ko) 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
JP2012009512A (ja) * 2010-06-22 2012-01-12 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2012227326A (ja) * 2011-04-19 2012-11-15 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
KR20130066950A (ko) 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
US8847302B2 (en) 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
TWI488265B (zh) * 2012-07-11 2015-06-11 Powerchip Technology Corp 立體垂直式記憶體的製作方法
KR20140024632A (ko) * 2012-08-20 2014-03-03 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
CN104112748B (zh) 2013-04-19 2016-12-28 中国科学院微电子研究所 存储器件及其制造方法和存取方法
US9240420B2 (en) 2013-09-06 2016-01-19 Sandisk Technologies Inc. 3D non-volatile storage with wide band gap transistor decoder
US20160284811A1 (en) 2013-11-04 2016-09-29 Massachusetts Institute Of Technology Electronics including graphene-based hybrid structures
KR102161781B1 (ko) 2014-02-03 2020-10-05 삼성전자주식회사 수직형 메모리 장치
JP2015149413A (ja) 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
KR20150118648A (ko) 2014-04-14 2015-10-23 삼성전자주식회사 불 휘발성 메모리 장치
US9015561B1 (en) 2014-06-11 2015-04-21 Sandisk Technologies Inc. Adaptive redundancy in three dimensional memory
US9263143B2 (en) 2014-07-14 2016-02-16 Macronix International Co., Ltd. Three dimensional memory device and data erase method thereof
US9576975B2 (en) 2014-08-26 2017-02-21 Sandisk Technologies Llc Monolithic three-dimensional NAND strings and methods of fabrication thereof
US10014317B2 (en) 2014-09-23 2018-07-03 Haibing Peng Three-dimensional non-volatile NOR-type flash memory
TW201624708A (zh) 2014-11-21 2016-07-01 半導體能源研究所股份有限公司 半導體裝置及記憶體裝置
WO2016093947A1 (en) * 2014-12-09 2016-06-16 Sandisk Technologies Llc Three-dimensional memory structure having a back gate electrode
US9355727B1 (en) 2014-12-09 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory structure having a back gate electrode
EP3038141B1 (en) 2014-12-23 2019-08-28 IMEC vzw Method of reading a memory cell of a vertical ferroelectric memory device
US9818848B2 (en) 2015-04-29 2017-11-14 Yale University Three-dimensional ferroelectric FET-based structures
JP2016225614A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
US20190148286A1 (en) * 2015-09-21 2019-05-16 Monolithic 3D Inc. Multi-level semiconductor device and structure with memory
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
KR102435524B1 (ko) 2015-10-21 2022-08-23 삼성전자주식회사 반도체 메모리 장치
US9502265B1 (en) * 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
EP3913631A1 (en) 2015-11-25 2021-11-24 Sunrise Memory Corporation Three-dimensional vertical nor flash thin film transistor strings
JP2017103328A (ja) 2015-12-01 2017-06-08 株式会社東芝 半導体装置及びその製造方法
US10128264B2 (en) 2016-01-21 2018-11-13 SK Hynix Inc. Semiconductor device
KR102550575B1 (ko) 2016-01-26 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102594494B1 (ko) * 2016-02-17 2023-10-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
SG10201701689UA (en) 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
KR20170119158A (ko) 2016-04-18 2017-10-26 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
US9601497B1 (en) 2016-04-28 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory and method of manufacturing the same
US9997631B2 (en) 2016-06-03 2018-06-12 Taiwan Semiconductor Manufacturing Company Methods for reducing contact resistance in semiconductors manufacturing process
CN109863575B (zh) 2016-08-26 2024-01-30 日升存储公司 三维阵列中电容耦接非易失性薄膜晶体管串
US20180083018A1 (en) 2016-09-19 2018-03-22 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
DE102017113967A1 (de) 2016-09-26 2018-03-29 Sandisk Technologies Llc Adaptiver betrieb von 3-d-speicher
CN106158877B (zh) * 2016-09-30 2019-04-02 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
KR102653527B1 (ko) 2016-11-09 2024-04-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US20220005821A1 (en) * 2017-02-04 2022-01-06 Monolithic 3D Inc. 3d memory semiconductor device and structure
CN110268523A (zh) * 2017-02-04 2019-09-20 三维单晶公司 3d半导体装置及结构
KR102346409B1 (ko) 2017-03-08 2021-12-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 쓰루 어레이 컨택 구조
US10312239B2 (en) * 2017-03-16 2019-06-04 Toshiba Memory Corporation Semiconductor memory including semiconductor oxie
US20180315794A1 (en) 2017-04-26 2018-11-01 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
KR101933307B1 (ko) * 2017-05-17 2019-03-15 연세대학교 산학협력단 3 차원 비휘발성 메모리 소자 및 이의 제조 방법
US10043819B1 (en) 2017-05-17 2018-08-07 Macronix International Co., Ltd. Method for manufacturing 3D NAND memory using gate replacement, and resulting structures
KR20180131118A (ko) * 2017-05-31 2018-12-10 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법
EP3646379A4 (en) 2017-06-29 2020-07-01 Micron Technology, Inc. STORAGE ARRANGEMENTS WITH VERTICAL ALTERNATING LAYERS OF INSULATING MATERIAL AND STORAGE CELLS AND METHOD FOR PRODUCING A STORAGE ARRANGEMENT WITH STORAGE CELLS THAT INDIVIDUALLY INCLUDE A TRANSISTOR AND A CAPACITOR
US10665604B2 (en) * 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
US10566519B2 (en) 2017-08-18 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a flat bottom electrode via (BEVA) top surface for memory
JP6563988B2 (ja) 2017-08-24 2019-08-21 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
US10346088B2 (en) 2017-09-29 2019-07-09 Intel Corporation Method and apparatus for per-deck erase verify and dynamic inhibit in 3d NAND
CN109698162A (zh) 2017-10-20 2019-04-30 萨摩亚商费洛储存科技股份有限公司 三维存储元件及其制造方法
US10777566B2 (en) 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
KR102565002B1 (ko) 2017-11-21 2023-08-08 삼성전자주식회사 3차원 반도체 메모리 장치
TWI643318B (zh) 2017-12-01 2018-12-01 旺宏電子股份有限公司 記憶體元件及其操作方法
TWI643317B (zh) 2017-12-01 2018-12-01 旺宏電子股份有限公司 記憶體元件及其製作方法
WO2019125352A1 (en) 2017-12-18 2019-06-27 Intel Corporation Three-dimensional integrated circuit memory cell having a ferroelectric field effect transistor with a floating gate
KR102626137B1 (ko) 2018-02-02 2024-01-18 선라이즈 메모리 코포레이션 3-차원 수직 nor 플래시 박막 트랜지스터 스트링들
US10256247B1 (en) 2018-02-08 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with silicided word lines, air gap layers and discrete charge storage elements, and method of making thereof
JP2019164868A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
US20190312050A1 (en) 2018-04-10 2019-10-10 Macronix International Co., Ltd. String select line gate oxide method for 3d vertical channel nand memory
KR102528754B1 (ko) 2018-04-19 2023-05-03 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 장치 및 그 형성 방법
US11362140B2 (en) 2018-06-29 2022-06-14 Intel Corporation Word line with air-gap for non-volatile memories
CN110707006B (zh) 2018-07-09 2023-10-17 日升存储公司 锑掺杂的硅和硅锗膜的原位制备的方法
US10664746B2 (en) 2018-07-17 2020-05-26 Macronix International Co., Ltd. Neural network system
US10784278B2 (en) 2018-07-30 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US10741576B2 (en) 2018-08-20 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device containing drain-select-level air gap and methods of making the same
US11380709B2 (en) 2018-09-04 2022-07-05 Sandisk Technologies Llc Three dimensional ferroelectric memory
JP2020043119A (ja) * 2018-09-06 2020-03-19 キオクシア株式会社 半導体装置
US10629608B2 (en) 2018-09-26 2020-04-21 Macronix International Co., Ltd. 3D vertical channel tri-gate NAND memory with tilted hemi-cylindrical structure
US10651182B2 (en) 2018-09-28 2020-05-12 Intel Corporation Three-dimensional ferroelectric NOR-type memory
US11437521B2 (en) 2018-10-09 2022-09-06 Micron Technology, Inc. Methods of forming a semiconductor device
US10685971B2 (en) 2018-10-15 2020-06-16 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
TW202030859A (zh) 2018-10-26 2020-08-16 美商蘭姆研究公司 三端子記憶體元件的自對準垂直集成
EP3891780A4 (en) 2018-12-07 2022-12-21 Sunrise Memory Corporation METHODS OF FORMING NETWORKS OF MULTILAYER VERTICAL NOR TYPE MEMORY CHAINS
KR20200070610A (ko) 2018-12-10 2020-06-18 삼성전자주식회사 수직형 메모리 장치
KR102644533B1 (ko) 2018-12-12 2024-03-07 삼성전자주식회사 수직형 반도체 소자
KR102658194B1 (ko) 2018-12-21 2024-04-18 삼성전자주식회사 반도체 장치
US10923502B2 (en) 2019-01-16 2021-02-16 Sandisk Technologies Llc Three-dimensional ferroelectric memory devices including a backside gate electrode and methods of making same
TWI692038B (zh) 2019-01-25 2020-04-21 旺宏電子股份有限公司 三維堆疊半導體裝置及其製造方法
TWI681548B (zh) 2019-02-12 2020-01-01 旺宏電子股份有限公司 立體記憶體元件及其製作方法
JP2020150199A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
JP2020155543A (ja) 2019-03-19 2020-09-24 キオクシア株式会社 半導体記憶装置
US11069697B1 (en) * 2019-04-08 2021-07-20 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10910393B2 (en) 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
US11069598B2 (en) 2019-06-18 2021-07-20 Micron Technology, Inc. Memory arrays and methods used in forming a memory array and conductive through-array-vias (TAVs)
US10868042B1 (en) 2019-06-28 2020-12-15 Sandisk Technologies Llc Ferroelectric memory device containing word lines and pass gates and method of forming the same
KR20210015172A (ko) 2019-08-01 2021-02-10 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US11239254B2 (en) 2019-08-02 2022-02-01 Sandisk Technologies Llc Three-dimensional memory device containing epitaxial ferroelectric memory elements and methods for forming the same
KR20210025162A (ko) 2019-08-26 2021-03-09 삼성전자주식회사 불휘발성 메모리 장치, 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법
US11211395B2 (en) 2019-08-30 2021-12-28 Macronix International Co., Ltd. 3D memory array having select lines
KR20210028521A (ko) * 2019-09-04 2021-03-12 삼성전자주식회사 수직형 비휘발성 메모리 장치 및 수직형 비휘발성 메모리 장치의 프로그램 방법
US11398496B2 (en) 2020-04-27 2022-07-26 Sandisk Technologies Llc Three-dimensional memory device employing thinned insulating layers and methods for forming the same
US11171157B1 (en) 2020-05-05 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a MFMIS memory device
US11574929B2 (en) 2020-05-28 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. 3D ferroelectric memory
US11335671B2 (en) 2020-05-28 2022-05-17 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
US11839080B2 (en) 2020-05-28 2023-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D memory with graphite conductive strips
US11532640B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a three-dimensional memory
US11695073B2 (en) 2020-05-29 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array gate structures
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
CN114097082A (zh) * 2020-06-23 2022-02-25 汉阳大学校产学协力团 设置有背栅的三维快闪存储器
US11653500B2 (en) 2020-06-25 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array contact structures
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11600520B2 (en) 2020-06-26 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Air gaps in memory array structures
US11532343B2 (en) 2020-06-26 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including dummy regions
US11444069B2 (en) 2020-06-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. 3D semiconductor package including memory array
US11640974B2 (en) 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures
US11729987B2 (en) 2020-06-30 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array source/drain electrode structures
US11569165B2 (en) * 2020-07-29 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array, semiconductor device including the same, and manufacturing method thereof
US11527553B2 (en) 2020-07-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11495618B2 (en) 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI819648B (zh) * 2022-06-10 2023-10-21 旺宏電子股份有限公司 積體電路結構以及記憶體元件的製造方法
TWI831664B (zh) * 2022-06-21 2024-02-01 南韓商三星電子股份有限公司 ３ｄ鐵電記憶體裝置
TWI805480B (zh) * 2022-09-08 2023-06-11 力晶積成電子製造股份有限公司 半導體裝置的製造方法
TWI841319B (zh) 2022-12-19 2024-05-01 南亞科技股份有限公司 包含複數個閘極電極的半導體結構

Also Published As

Publication number Publication date
CN113675214A (zh) 2021-11-19
EP3945585A1 (en) 2022-02-02
US20220037361A1 (en) 2022-02-03
TWI763343B (zh) 2022-05-01
US20230076806A1 (en) 2023-03-09
DE102020133671A1 (de) 2022-02-03
US20220367517A1 (en) 2022-11-17
US11495618B2 (en) 2022-11-08
CN113675214B (zh) 2024-04-30
JP2022027622A (ja) 2022-02-10
US12022659B2 (en) 2024-06-25
KR20220015298A (ko) 2022-02-08
KR102606555B1 (ko) 2023-11-24

Similar Documents

Publication Publication Date Title
TWI763343B (zh) 記憶體裝置及其製造方法
US11910616B2 (en) Three-dimensional memory device and method
US11532640B2 (en) Method for manufacturing a three-dimensional memory
US11716855B2 (en) Three-dimensional memory device and method
TWI759074B (zh) 半導體元件及其製造方法
US11985830B2 (en) Three-dimensional memory device and method
TWI763347B (zh) 三維記憶體裝置及其形成方法
US20220367516A1 (en) Three-Dimensional Memory Device and Method
US20230027039A1 (en) Three-Dimensional Memory Device and Method