TWI643318B

TWI643318B - 記憶體元件及其操作方法

Info

Publication number: TWI643318B
Application number: TW106142088A
Authority: TW
Inventors: 賴二琨; 龍翔瀾
Original assignee: 旺宏電子股份有限公司
Priority date: 2017-12-01
Filing date: 2017-12-01
Publication date: 2018-12-01
Also published as: TW201926643A

Abstract

一種記憶體元件，包括一週邊電路部分及位於週邊電路上的一陣列部分。陣列部分包括一底導電層；位於底導電層上的一隔離層；位於隔離層上的一半導體基材；位於半導體基材上的一多層堆疊結構；位於一第一貫穿開口之側壁上的一通道層；以及一記憶層。底導電層與半導體基材是藉由隔離層電性絕緣。多層堆疊結構包括位於半導體基材上的第一絕緣層；位於第一絕緣層上的第一導電層；位於第一絕緣層之上的複數個第二絕緣層；及與第二絕緣層交錯堆疊的複數個第二導電層。第二導電層是絕緣於第一導電層。第一貫穿開口暴露半導體基材。通道層電性接觸半導體基材。記憶層位於通道層與第一導電層之間，以及通道層與第二導電層之間。第一貫穿開口穿過多層堆疊結構以暴露出半導體基材。

Description

記憶體元件及其操作方法

本揭露書是有關於一種非揮發性記憶體(Non-Volatile Memory，NVM)元件及其製作方法。特別是有關於一種垂直通道記憶體元件及其操作方法。

非揮發性記憶體元件具有存入元件中的資料不會因為電源供應的中斷而消失的特性，因而成為目前普遍被用來儲存資料的記憶體元件之一。快閃記憶體是一種典型的非揮發性記憶體技術。

具有垂直通道的非揮發性記憶體元件，例如垂直通道NAND快閃記憶體，一般包括一半導體基材；複數絕緣層和多晶矽層交錯堆疊在半導體基材上所形成的多層堆疊結構；依序在穿過多層堆疊結構之貫穿開口的側壁上所形成的記憶層(例如矽-矽氧化物-氮化矽-矽氧化物-矽(SONOS)記憶層、間隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(BE-SONOS)記憶層、或電荷捕捉記憶體(charge trapping memory))以及多晶矽通道層；以及在記憶層、通道層以及多晶矽層上定義出的複數個記憶胞。記憶胞是藉由通道層與作為底部共用源極線的半導體基材電性連接。其中，底部共用源極線可用來進行非揮發性記憶體元件的區塊抹除(block erase)操作。

然而，由於傳統的非揮發性記憶體元件之基材可作為底部共用源極線，並具有形成於基材的摻雜區，阻值偏高。加上，摻雜區與基材之間的接合介面會產生寄生電容，不僅會增加功率消耗而且會對訊號產生干擾以及時間延遲(RC delay)，進而降低記憶體元件寫入/讀取操作的可靠度以及元件速度。此外，由於傳統的基材可以是一矽基材，傳統之非揮發性記憶體元件之陣列部分及週邊電路部分可能以並排的方式配置於一相同平面上，如此晶片的面積仍然太大。

因此，有需要提供一種垂直通道快閃記憶體元件，來解決習知技術所面臨的問題。

本發明的一個面向是有關於根據本揭露之一實施例的一種記憶體元件，包括一週邊電路部分及位於週邊電路上的一陣列部分。陣列部分包括一底導電層；位於底導電層上的一隔離層；位於隔離層上的一半導體基材；以及位於半導體基材上的一多層堆疊結構；位於一第一貫穿開口之側壁上的一通道層；以及一記憶層。底導電層與半導體基材是藉由隔離層電性絕緣。多層堆疊結構包括位於半導體基材上的第一絕緣層；位於第一絕緣層上的第一導電層；位於第一絕緣層之上的複數個第二絕緣層；及與第二絕緣層交錯堆疊的複數個第二導電層。第二導電層是絕緣於第一導電層。第一貫穿開口暴露半導體基材。通道層電性接觸半導體基材。記憶層位於通道層與第一導電層之間，以及通道層與第二導電層之間。第一貫穿開口穿過多層堆疊結構以暴露出半導體基材。

本發明的另一個面向是有關於根據本揭露之一實施例的記憶體元件的操作方法。此一記憶體元件的操作方法包括：依據一選定的操作模式，藉由控制底導電層的電位，調整半導體基材之電特性，其中選定的操作模式為寫入、讀取或抹除。

100、200‧‧‧記憶體元件

100a、200a‧‧‧週邊電路部分

100b、200b‧‧‧陣列部分

101‧‧‧介電層

102‧‧‧底導電層

103‧‧‧隔離層

104‧‧‧半導體基材

104a‧‧‧頂面

107‧‧‧記憶層

108‧‧‧通道層

108a‧‧‧底面

110‧‧‧多層堆疊結構

110a‧‧‧第一貫穿開口

110b‧‧‧第二貫穿開口

111‧‧‧第一導電層

112-114‧‧‧第二導電層

121‧‧‧第一絕緣層

122-125‧‧‧第二絕緣層

129‧‧‧間隙壁介電層

130‧‧‧空氣間隙

131‧‧‧銲墊

133‧‧‧金屬插塞

134‧‧‧基材連接線

135‧‧‧介電填充物

137‧‧‧記憶胞

138、139‧‧‧內連線

141‧‧‧金氧半導體結構

143、243‧‧‧底閘極連接線

1041‧‧‧第一井

1042‧‧‧第二井

L1、L2、L3‧‧‧反轉層

Vcc‧‧‧邏輯供應電壓

為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下：第1圖繪示根據本發明的一實施例的記憶體元件的剖面示意圖。

第2圖繪示根據本發明的另一實施例的記憶體元件的剖面示意圖。

第3A圖繪示根據本發明的一實施例的記憶體元件在進行讀取操作時的部分放大示意圖。

第3B圖繪示根據本發明的一實施例的記憶體元件在進行抹除操作時的部分放大示意圖。

本發明是提供一種記憶體元件及其操作方法，可改善習知記憶體元件晶片面積大以及底部共同源極線與底部基材所產生的電阻偏高的問題。為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

第1圖繪示根據本發明的一實施例的記憶體元件100的剖面示意圖。記憶體元件100係一種垂直通道NAND快閃記憶體元件。

請參照第1圖，記憶體元件100可包括一週邊電路部分100a及一陣列部分100b。陣列部分100b配置於週邊電路部分上。週邊電路部分100b可包括一金氧半導體結構 (Complementary Metal-Oxide-Semiconductor structure)141。陣列部分100a可包括一底導電層102、一隔離層103、一半導體基材104及一多層堆疊結構110。隔離層103位於底導電層102上。半導體基材104位於隔離層103上。多層堆疊結構110提供於半導體基材104上。介電層101可配置於底導電層102與週邊電路部分100a之間。介電層101的厚度可以是0至2000埃(Angstrom,A)。介電層101是選擇性設置的。由於有層間介電層(ILD layer)(亦即是介電層101)設置於週邊電路部分100a上，底導電層102並不會與底部的金氧半導體形成短路。底導電層102的長度可等於或大於半導體基材104的長度。亦即，底導電層102的一邊緣可對齊於半導體基材104的一邊緣，或者底導電層102的一邊緣可對超過半導體基材104的一邊緣。

在本發明的一些實施例中，介電層101可由介電材料所製成，介電材料例如是矽氧化物、矽氮化物(silicon nitride，SiN)、矽氮氧化物(silicon oxynitride,SiON)、矽酸鹽或上述之任一組合。底導電層102可由導電材料所製成，例如多晶矽、p型或n型摻雜之半導體材料、金屬或上述之任一組合。隔離層103可由介電材料所製成，介電材料例如是矽氧化物、矽氮化物、矽氮氧化物、高介電常數材料(high-k material)、矽酸鹽或上述之任一組合。半導體基材104可由p型摻雜、n型摻雜或未摻雜的半導體材料，例如是多晶矽、鍺(germanium,Ge)或其他合適的半導體材料所製成。在本實施例中，半導體基材104是由p型之輕度摻雜的多晶矽或未摻雜的多晶矽所製成。在本揭露的一些實施例中，底導電層102、隔離層103及半導體基材104可藉由低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，製作而成。若底導電層102是多晶矽(N+或P+)，隔離層103的形成可藉由氧化底導電層102以形成一氧化物層。

多層堆疊結構110可包括一第一絕緣層121、一第一導電層111、複數個第二絕緣層122-125以及與第二絕緣層122-125交錯堆疊的複數個第二導電層112-114所製成。第一絕緣層121、第一導電層111、第二絕緣層122-125及第二導電層112-114係相互平行，並且沿著Z軸方向彼此交錯堆疊在於半導體基材104上，如第1圖所示。在本實施例之中，第一絕緣層121及第二絕緣層125分別是位於多層堆疊結構110的頂層以及位於多層堆疊結構110的最底層，而第一絕緣層121是與半導體基材104直接接觸，並使半導體基材104與第一導電層111電性隔離。第一貫穿開口110a穿過多層堆疊結構110，並暴露一部分的半導體基材104。在本揭露的一些實施例中，第一導電層111及第二導電層112-114可以是由多晶矽、金屬或其他合適的導電材質，及高介電常數材料所構成。在本實施例之中，第一導電層111及第二導電層112-114是由金屬層，例如氮化鈦/鎢(TiN/W)、氮化鉭/鎢(TaN/W)、氮化鉭/銅(TaN/Cu)以及其他可能的材料，以及高介電常數材料，例如氧化鋁(Al₂O₃)、二氧化鉿(HfO2)、二氧化鋯(ZrO₂)以及其他材料所構成。第一導電層111及第二導電層 112-114的材料可以相同。

在本揭露的一些實施例中，第一絕緣層121及第二絕緣層122-125可由介電材料所製成，介電材料例如是矽氧化物、矽氮化物、矽氮氧化物、矽酸鹽或上述之任一組合。在本實施例中，第一絕緣層121及第二絕緣層122-125是由矽氧化物所製作而成。第一絕緣層121及第二絕緣層122-125的材料可以相同。在本揭露的一些實施例中，第一絕緣層121、第二絕緣層122-125、第一導電層111、第二導電層112-114可藉由低壓化學氣相沉積(LPCVD)製程，製作而成。

在本發明的一些實施例中，底導電層102的厚度可典型地為400至600埃或者是200至2000埃。隔離層103的厚度範圍可以是介於20埃至500埃之間，較佳是介於20-100埃。半導體基材104的厚度可介於200埃至2000埃之間。絕緣層121的厚度可介於50埃至500埃之間，較佳為200埃。

在本揭露的一些實施例中，多個第一貫穿開口110a可藉由蝕刻製程所形成。蝕刻製程可包括以圖案化硬罩幕層(未繪示)為蝕刻罩幕，藉由非等向蝕刻製程(anisotropic etching process)，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，對多層堆疊結構110進行蝕刻。藉以在多層堆疊結構110之中形成沿著Z軸方向向下延伸，且截面形狀實質為圓形的貫穿孔(第一貫穿開口110a)，將位於第一貫穿開口110a之底面的一部分半導體基材104，以及用來作為第一貫穿開口110a之側壁的一部分第一絕緣層121、第一導電層111、第二導電層112及第二絕緣層122-125暴露出來。

通道層108配置於至少一第一貫穿開口110a的至少一側壁上，並電性接觸於半導體基材104。記憶層107配置於通道層108與第一導電層111之間，以及通道層108與第二導電層112-114。在本揭露中，通道層108的底面108a比半導體基材104之頂面104a低。然而，應理解的是，半導體基材104及通道層108之配置並不限於此。在第一貫穿開口110a的底部並沒有形成(例如是藉由選擇性磊晶成長(Selective Epitaxial Growth,SEG)製程)接觸於半導體基材104的接觸插塞。通道層108可直接接觸於半導體基材104。

在本發明的一些實施中，記憶層107的形成包括下述部驟：首先形成具有，例如氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide，ONO)、氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化矽-氮化矽-氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO)結構的複合層(但不以此為限)，形成於第一貫穿開口110a的側壁。通道層108可由半導體材料所構成，例如是矽、鍺或其他摻雜或無摻雜之半導體材質。在本實施例中，通道層108係由無摻雜的多晶矽所構成。

複數個記憶胞137可定義於第二導電層112與113、記憶層107、及通道層108之間的交叉點，以形成多層堆疊結構110中的記憶胞陣列。

記憶體元件100可更包括絕緣材料109，例如二氧化矽、至少一空氣間隙(air gap)130、銲墊131、至少一第二貫穿開口110b、間隙壁介電層(dielectric spacer)129、金屬插塞133、介電填充物135、內連線138及139、及基材連接線134。空氣間隙130形成於第一貫穿開口110a中。銲墊131形成於絕緣材料109中，以與通道層108形成電性接觸。第二貫穿開口110b穿過多層堆疊結構110。間隙壁介電層129形成於第二貫穿開口110b的側壁上。金屬插塞133形成於第二貫穿開口110b中。介電填充物135形成於半導體基材104及多層堆疊結構110上。內連線138及139分別形成於銲墊131及金屬插塞133上。基材連接線134配置於半導體基材104上。

金屬插塞133電性接觸於半導體基材104且藉由間隙壁介電層129電性絕緣於第一導電層111及第二導電層112-114。基材連接線134電性接觸於半導體基材104且藉由介電填充物135電性絕緣於第一導電層111與第二導電層112-114。半導體基材104可包括n型摻雜或p型摻雜的第一井1041及第二井1042。金屬插塞133及基材連接線134可分別配置於第一井1041及第二井1042上，且分別電性接觸於第一井1041及第二井1042。在本實施例中，第一井1041是使用n型摻雜物所摻雜(N+井)，第二井1042是使用p型摻雜物所摻雜(P+井)。在本發明的一些實施例中，金屬插塞133可作為記憶體元件100的源極線。而位於記憶體陣列中由第一導電層111、第二導電層112-113、記憶層107和記憶胞陣列之通道層108所形成的記憶胞137，可經由位元線(未繪示)耦接至解碼器，例如行解碼器或列解碼器或(未繪示)。

在一實施例中，底閘極連接線143可形成於金氧半導體結構141上，以電性接觸底導電層141。可透過底閘極連接線143由金氧半導體結構141之源極或汲極施加一電壓於底導電層102。內連線138及139、基材連接線134與底閘極連接線143可由導電材料所製作而成。

相較於陣列部分與週邊電路部分以並排的方式配置於相同平面上的比較例而言，由於本揭露之陣列部分100b可堆疊於週邊電路部分100a上，記憶元件之面積可減少。再者，本揭露之記憶元件100已具有底導電層102，並不需要進行一選擇性磊晶成長製程以改善抹除的功能，相較於需要進行一選擇性磊晶成長製程的比較例而言，能降低熱預算(thermal budget)，並使得記憶元件100的形成方法可更為簡易。

第2圖繪示根據本發明的另一實施例的記憶體元件200的剖面示意圖。此實施例與第1圖之實施例的不同之處在於底閘極連接線243。因此，其他類似之處於此不再重複描述。

請參照第2圖，記憶體元件200包括週邊電路部分200a及位於週邊電路部分200a上的陣列部分200b。底閘極連接線243穿過介電填充物135以電性接觸底導電層102。底導電層102的高度可大於多層堆疊結構110的高度。一電壓可由一電源(未繪示)藉由配置於底導電層102上的底閘極連接線243供應至底導電層102。為了提供著陸區給底閘極連接線243，底導電層102的長度可大於半導體基材104的長度，且底導電層102的一邊緣可超過半導體基材104的一邊緣。

本揭露提供一種用於操作記憶體元件的方法，如下列表一所示。

記憶體元件(例如是記憶體元件100)的操作方法可包括依據所選操作模式(例如是寫入(program)、讀取(read)、抹除(erase))藉由使用控制器(未繪示)控制底閘極(例如是底導電層102)的電位，調整半導體基材104的電特性。控制器可為一狀態機(state machine)，決定所選的操作模式應為寫入、讀取或抹除。

在一實施例中，當所選操作模式是「寫入」時，施加至所選位元線(selected bit linew(BL))的電壓可以是0伏特(V)；施加至未選位元線(unselected BL)的電壓可以是用於禁止的正向邏輯供應電壓(Vcc)；供應至所選串列選擇線(selected string select line(SSL))的電壓可以是正向邏輯供應電壓；施加至未選串列選擇線(unselected SSL)的電壓可以是0伏特；施加至電性耦接於目標記憶胞(例如是記憶胞137)之字元線(WLn，例如是第二導電層113)的電壓可以是約20伏特的寫入電壓(Vpgm)；施加至另一位元線(WLn-1，例如是第二導電層112)的電壓可以是約8伏特的導通電壓(Vpass)；施加至接地選擇線(ground select layer(GSL)，例如是第一導電層111)的電壓可以是0伏特；施加至基材連接線(例如是基材連接線134)的電壓可以是0伏特；施加至源極線(例如是金屬插塞133)的電壓可以是0伏特；施加至底閘極(例如是底導電層102)的電壓可以是0伏特。

當所選操作模式是「讀取」時，施加至所選位元線的電壓可以是正向邏輯供應電壓；施加至未選位元線的電壓可以是0伏特；供應至所選串列選擇線的電壓可以是正向邏輯供應電壓；施加至未選串列選擇線的電壓可以是0伏特；施加至電性耦接於目標記憶胞(例如是記憶胞137)之字元線(WLn，例如是第二導電層113)的電壓可以是參考電壓(Vref)；施加至另一位元線(WLn-1，例如是第二導電層112)的電壓可以是導通電壓；施加至接地選擇線(例如是第一導電層111)的電壓可以是正向邏輯供應電壓；施加至基材連接線(例如是基材連接線134)的電壓可以是0伏特，或者基材連接線可以為浮接(floating)；施加至源極線(例如是金屬插塞133)的電壓可以是0伏特；施加至底閘極(例如是底導電層102)的電壓可以是正向邏輯供應電壓。

當所選操作模式是「抹除」時，所選位元線可以為浮接；未選位元線可以為浮接；所選串列選擇線可以為浮接；未選串列選擇線可以為浮接；施加至電性耦接於目標記憶胞(例如是記憶胞137)之字元線(WLn，例如是第二導電層113)的電壓可以是0伏特；施加至另一位元線(WLn-1，例如是第二導電層112)的電壓可以是0伏特；接地選擇線(例如是第一導電層111)可以為浮接；施加至基材連接線(例如是基材連接線134)的電壓可以是20伏特；源極線(例如是金屬插塞133)可以為浮接；施加至底閘極(例如是底導電層102)的電壓可以是負向邏輯供應電壓，或者底閘極(例如是底導電層102)可以為浮接。

請參照第3A圖，記憶體元件(例如是記憶體元件100)之所選操作模式是讀取。在本實施例中，半導體基材104是一p型摻雜基材，一正向邏輯供應電壓施加於作為接地選擇線的第一導電層111，且一正向邏輯供應電壓施加於作為底閘極的底導電層102。由於藉由第一導電層111可在半導體基材104中產生由電子所形成的第一反轉層(first inversion layer)L1，藉由底導電層102可在半導體基材104中產生由電子所形成的第二反轉層L2，由第一導電層111與底導電層102所形成之雙閘極結構可加強n+反轉層，以降低通道之電阻，且相較於不具有底導電層作為底閘極層的比較例而言，本揭露之記憶體元件的讀取速度能夠更快。

請參照第3B圖，記憶體元件(例如是記憶體元件100) 之所選操作模式是抹除。在本實施例中，半導體基材104是一p型摻雜基材，作為接地選擇線的第一導電層111為浮接，且一反向邏輯供應電壓(-Vcc)施加於作為底閘極的底導電層102。正向邏輯供應電壓及反向邏輯供應電壓的極性不同。藉由施加至底導電層102的反向邏輯供應電壓，在半導體基材104中產生由電洞所形成的第三反轉層L3。由於可施加反向邏輯供應電壓至底導電層102，可增加在半導體基材104中所產生的電洞，可增加在半導體基材104中的p型摻雜物濃度，且相較於不具有底導電層作為底閘極的比較例而言，本揭露之記憶體元件的抹除速度能夠更快。可選擇性地施加反向邏輯供應電壓至底導電層。在一些實施例中，底導電層102亦可以為浮接。

再者，由於本揭露之底導電層102可增強抹除功能，並不需要為了較佳的抹除功能而在記憶體元件中進行一選擇性磊晶成長製程。換言之，由選擇性磊晶成長製程所造成的高熱預算可被降低，且相較於需要進行選擇性磊晶成長製程的比較例而言，本揭露之記憶體元件的製造方法可較為簡易。

第一導電層111可在半導體基材104中產生由電子所形成的第一反轉層(first inversion layer)L1，藉由底導電層102可在半導體基材104中產生由電子所形成的第二反轉層L2，由第一導電層111與底導電層102所形成之雙閘極結構可加強n+反轉層，以降低通道之電阻，且相較於不具有底導電層作為底閘極層的比較例而言，本揭露之記憶體元件的讀取速度能夠更快。

在一比較例之中，記憶體元件可使用N+底源極線(N+ lower source line)作為基材及底共用源極線來取代矽基材，以降低在底部共用源極線之中所產生之寄生電容所導致的訊號干擾。如此，可使用閘極引發汲極漏電流(gate induced drain leakage)的方式進行抹除操作，閘極引發汲極漏電流需要在靠近底選擇閘極層之處產生電洞流以增加本體電位。然而，使用N+底源極線並利用閘極引發汲極漏電流的方式進行抹除操作的速度是低於使用基材進行抹除操作的速度，且閘極引發汲極漏電流恐造成可靠度變差。

相較於使用N+底源極線作為基材及底部源極選擇線以取代矽基板，並使用閘極引發汲極漏電流進行抹除操作的比較例而言，本揭露中由於不需要使用閘極引發汲極漏電流進行抹除操作，通道的電阻可以較低。再者，由於不需要施加太大的負偏壓(例如是-13伏特至-20伏特)至源極線，可降低許多的電荷幫浦電路(charge pumping circuitry)。

根據上述實施例，本發明是在提供一種記憶體元件及其操作方法。記憶體元件包括一週邊電路部分及位於週邊電路上或重疊於週邊電路部分的一陣列部分。陣列部分包括一底導電層；位於底導電層上的一隔離層；位於隔離層上的一半導體基材；位於半導體基材上且其中定義有多個記憶胞的一多層堆疊結構；以及提供為電性連接記憶胞以形成複數個記憶胞串列之複數個通道層，垂直穿過多層堆疊並接觸於半導體基材。

由於，本發明之實施例所提供的記憶體元件係採用摻雜的多晶矽作為半導體基材，週邊電路部分可配置於陣列部分之下，且週邊電路部分與陣列部分可堆疊在一起。因此，相較於週邊電路部分及陣列部分不能堆疊在一起的比較例而言，本揭露之晶片面積可大幅減少。再者，由於本揭露之實施例是採用底導電層改善抹除及讀取的功能，作為底部共同源極線之半導體基材的電位不儘可藉由第一導電層所控制，還能夠藉由底導電層所控制。換言之，底導電層及第一導電層皆可控制半導體基材的電特性。因此，抹除及讀取的功能皆能獲得增強，且記憶體元件之操作可靠度及元件速度可受到改善。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種記憶體元件，包括：一週邊電路部分以及一陣列部分，其中該陣列部分位於該週邊電路部分上，其中該陣列部分包括：一底導電層；一隔離層，位於底導電層上；一半導體基材，位於隔離層上，其中該底導電層與該半導體基材是藉由該隔離層電性絕緣；一多層堆疊結構，位於半導體基材上；其中該多層堆疊結構包括：一第一絕緣層，位於該半導體基材上；一第一導電層，位於該第一絕緣層上；複數個第二絕緣層，位於該第一絕緣層之上；以及複數個第二導電層，與該些第二絕緣層交錯堆疊，且該些第二導電層是絕緣於該第一導電層；一通道層，位於至少一第一貫穿開口之至少一側壁上，且電性接觸並直接接觸該半導體基材，其中該第一貫穿開口穿過該多層堆疊結構以暴露出該半導體基材；以及一記憶層，位於該通道層與該第一導電層之間，以及該通道層與該些第二導電層之間。
如申請專利範圍第1項所述之記憶體元件，其中該底導電層是多晶矽、p型之半導體材料、n型摻雜之半導體材料、金屬或上述之任一組合。
如申請專利範圍第1項所述之記憶體元件，其中該底導電層的厚度是介於400埃(Å)至600埃的範圍中。
如申請專利範圍第1項所述之記憶體元件，其中該半導體基材是配置於該底導電層及該第一導電層之間。
如申請專利範圍第1項所述之記憶體元件，更包括：一間隙壁介電層(dielectric spacer)，位於一第二貫穿開口的至少一側壁上，其中該第二貫穿開口穿過該多層堆疊結構，將該半導體基材暴露於外；一金屬插塞，位於該第二貫穿開口中，與該半導體基材電性接觸，且藉由該間隙壁介電層與該第一導電層及該些第二導電層電性隔離；一絕緣材料填充該第一貫穿開口，並在該第一貫穿開口中形成至少一空氣間隙(air gap)；以及一銲墊(bond pad)，位於該絕緣材料上，並且與該通道層接觸。
一種如申請專利範圍第1項所述之記憶體元件的操作方法，包括：藉由控制該底導電層的電位，依據一選定的操作模式調整該半導體基材之電特性，其中該選定的操作模式為寫入、讀取或抹除。
如申請專利範圍第6項所述之記憶體元件的操作方法，其中該選定的操作模式是讀取，且調整該半導體基材之電特性的步驟更包括：施加一第一正向邏輯供應電壓至該底導電層；以及施加一第二正向邏輯供應電壓至該第一導電層。
如申請專利範圍第7項所述之記憶體元件的操作方法，其中在分別施加該第一正向邏輯供應電壓及該第二正向邏輯供應電壓至該底導電層及該第一導電層之後，該半導體基材中形成有一第一反轉層及一第二反轉層，且該第一反轉層及該第二反轉層是由電子所形成。
如申請專利範圍第6項所述之記憶體元件的操作方法，其中該選定的操作模式是抹除，且調整該半導體基材之電特性的步驟更包括：施加一反向邏輯供應電壓至該底導電層；以及使該第一導電層為浮接。
如申請專利範圍第6項所述之記憶體元件的操作方法，其中該選定的操作模式是抹除，且調整該半導體基材之電特性的步驟更包括：使該底導電層為浮接；以及使該第一導電層為浮接。