CN106935587A - 存储器元件及其制作方法 - Google Patents

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Abstract

本发明公开了一种具有多个存储单元的存储器元件及其制作方法。该存储器元件包括由多个由导电条带所构成的多个叠层结构。其中，这些导电条带是被多个绝缘条带所分隔。包含浮置栅极的数据储存结构是沿着叠层结构中的导电条带设置。垂直通道膜设置于叠层结构的侧壁上。多个存储单元中的多个存储单元具有位于垂直通道膜中的通道，和位于导电条带中的控制栅极。隧穿氧化层位于垂直通道膜和浮置栅极之间。浮置栅极可以和叠层结构中的导电条带共平面，或位于叠层结构中的导电条带之间。

Description

存储器元件及其制作方法
技术领域
本发明是有关于一种高密度存储器元件。特别是一种内部具有多层存储单元平面层(multiple planes of memory cells)用来提供三维立体阵列的存储器元件及其制作方法。
本申请案是与美国编号14/637,204，申请日为2015年3月3日，标题为“U-SHAPED VERTICAL THIN-CHANNEL MEMORY”，代理人案号为(Attorney Docket No.2147-1B)，的未公告共同申请案相关。其中该申请案将通过引用并入(incorporated by reference)的方式，将此申请案全文收载于本发明内容之中。
背景技术
高密度存储器元件已被设计维包含快闪存储单元或其他存储单元的阵列形式。在一些案例中，这些存储单元包含可被安排在立体架构中的薄膜晶体管。
在一些案例中，立体存储器元件包括多个NAND存储单元串行的叠层结构(stacks of NAND strings of memory cells)。这些叠层结构包括多个被绝缘材料分开的有源串行(active strips)。立体存储器元件包括多个包含有多条字线结构、多个串行选择结构和多个接地选择结构的阵列。而这个阵列直交排列在这些叠层结构上方。存储单元则形成于这些叠层结构的有源串行与字线结构之间的交叉位置(cross-points)上。
其中一种存储单元被称为电荷捕捉存储单元(charge trapping memorycell)是使用电何捕捉介电层(dielectric charge trapping layer)。典型的电荷捕捉存储单元是由包含源极、漏极和栅极的场效晶体管所组成。其中，源极和漏极被通道分离；栅极介由电荷捕捉结构和通道分离。电荷捕捉结构包括隧穿介电层(tunnel dielectric layer)、电荷捕捉介电层和阻挡介电层(blocking dielectric layer)。根据传统电荷捕捉存储器的设计，其是一种硅-硅氧化物-氮化硅-硅氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)元件。其中，元件的源极、漏极和通道皆是形成在硅本体(silicon body)中；隧穿介电层是由硅氧化物所构成；电荷捕捉介电层是由氮化硅所构成；阻挡介电层是由硅氧化物所构成；且栅极包括多晶硅。
另一种存储单元被称为浮栅存储单元(floating gate memory cell)，浮栅存储单元具有包括浮置栅极和控制栅极的双栅极金属-氧化物-半导体场效晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)结构。浮栅存储单元可通过以浮置栅极来捕捉电子，并修饰浮栅存储单元的阈值电压的方式，来进行写入而代表一个逻辑电位(logic level)。其中，阈值电压是施加于控制栅极以使双栅极金属-氧化物-半导体场效晶体管导通的电压。
制作浮栅存储器元件的工艺比制作电荷捕捉存储器元件的工艺还要复杂。特别是制作浮栅存储单元立体阵列的工艺。例如在制作浮栅存储器元件的浮置栅极时，例如在进行如美国编号第专利案所述的自对准金属-氧化物-半导体场效晶体管(Self-Aligned MOS，SAMOS)工艺时，可能需要额外的掩模。以氮化硅为基底的电荷捕捉存储器元件在工艺整合和制作方法上相对较不复杂。因为氮化硅本身就是一种绝缘膜，不需要额外掩模来对氮化硅进行图案化。在立体架构中，这是降低工艺整合复杂度的优势。
因此，有需要提供立体集成电路存储器一种浮置栅结构以降低其制造的复杂程度。
发明内容
提供一种包含多个存储单元的存储器元件。此存储器元件包括由多个由导电条带(conductive strips)所构成的多个叠层结构。其中，这些导电条带是被多个绝缘条带(insulating strips)所分隔。包含浮置栅极的数据储存结构是沿着叠层结构中的导电条带设置。垂直通道膜设置于叠层结构的侧壁上。前述多个存储单元中的多个存储单元具有位于垂直通道膜中的通道，和位于导电条带中的控制栅极。隧穿氧化层位于垂直通道膜和浮置栅极之间。栅极层间介电材料(inter-gate dielectric material)位于导电条带和浮置栅极之间，并且位于绝缘条带和浮置栅极之间。浮置栅极可与叠层结构中的导电条带共平面(coplanar)，或者位于叠层结构中的导电条带之间。浮置栅极可具有小于20纳米的厚度。浮置栅极包括一种导电材料。位于某一导电条带叠层结构(stack of conductive strips)中的一特定浮置栅极，与位于同一叠层结构中垂直邻接于此一特定浮置栅极的其他浮置栅极相互隔离。
多个存储单元中的多个存储单元具有位于多个导电条带中的多个特定导电条带中的控制栅极，以及位于这些特定导电条带的第一侧边上的多个浮置栅极。多个存储单元中的多个邻接存储单元具有位于这些特定导电条带中的多个控制栅极，以及位于这些特定导电条带中与第一侧边相反的第二侧边上浮的多个置栅极。
在一些实施例中，垂直通道膜连接至位于多个叠层结构下方的基材。且多个垂直通道膜中的两个相邻垂直通道膜，位于多个叠层结构中的两相邻叠层结构之上，并经由位于两相邻叠层结构之间的焊垫，于两个相邻垂直通道膜远离基材的末端相互连接。存储器元件包括一或多个位于叠层结构上的图案化导电层，每一个图案化导电层包括一条位线以及用来将位线连接至焊垫的层间连接器(interlayer connectors)。
在另一些实施例中，垂直通道膜包括位于多个叠层结构中的二相邻叠层结构中的第一叠层结构和第一叠层结构上的第一和第二垂直通道膜。第一垂直通道膜包含第一焊垫位于第一叠层结构的上方，及第一垂直通道膜的顶端。第二垂直通道膜包含第二焊垫位于第二叠层结构的上方，及第二垂直通道膜的顶端。第一和第二垂直通道膜在远离焊垫的两末端相互连接，以形成电流通路，由位于第一叠层结结构上方的第一焊垫连通至位于第二叠层结结构上方的第二焊垫。存储器元件包括一或多个位于叠层结构上的图案化导电层，其包括一条位线、一条源极线以及层间连接器，用来将位线连接至位于第一叠层结结构上方的第一焊垫；以及用来将源极线连接至位于第二叠层结结构上方的第二焊垫。
存储器元件可以包括一种固态介电材料，位于多个叠层结构的二相邻叠层结构侧壁上的两垂直通道膜之间。存储器元件可以包括一空隙(gap)，位于多个叠层结构的二相邻叠层结构侧壁上的两垂直通道膜之间。
同时提供制作此处所述的存储器元件的方法。其包含不需要刻蚀掩模即能形成浮置栅极的自对准工艺。
浮置栅极的技术优势，例如此处所述的技术，包括接近理想状态的增量阶梯脉冲写入(Incremental Stepped Pulse Programming，ISPP)，其斜率接近1；而以氮化硅为基底的电荷捕捉存储器元件的增量阶梯脉冲写入的斜率通常小于0.8。浮栅NAND存储器元件相对较容易擦除，且具有较低的擦除饱和阈值电压(erase saturation threshold voltage)，其值小于-5V。因此，原则上浮栅NAND存储器元件比起以氮化硅为基底的电荷捕捉存储器元件，具有较大的写入/擦除存储器操作裕度。
本发明的其他目的、特征和优点可见于下述实施例和权利要求范围，并配合所附图式，作详细说明如下：
附图说明
图1是根据本发明的一实施例所绘示的立体NAND存储器元件的简化结构透视图。
图2是根据本发明的另一实施例所绘示的立体NAND存储器元件的简化结构透视图。
图3至图9、图10A和图10B是根据本发明的一实施例绘示制作具有浮栅存储单元的单栅极垂直通道(Single Gate Vertical Channel，SVGC)立体NAND存储器元件的工艺结构透视图。
图11是根据本发明的一实施例绘示具有底部源极结构的浮栅存储单元的单栅极垂直通道立体NAND存储器元件的布局图。
图12、图13、图14和图15是根据本发明的一实施例绘示具有底部源极结构的浮栅存储单元的单栅极垂直通道立体NAND存储器元件的结构透视图。
图16、图17、图18、图19、图20和图21是根据本发明的一实施例绘示具有U型结构的浮栅存储单元的单栅极垂直通道立体NAND存储器元件的结构透视图。
图22是根据本发明的另一实施例绘示具有U型结构的浮栅存储单元的单栅极垂直通道立体NAND存储器元件的布局图。
图23是根据本发明的一实施例绘示制作具有浮栅存储单元的单栅极垂直通道立体NAND存储器元件的方法流程图。
图24是根据本发明的一实施例绘示包括具有包括浮置栅极的数据储存结构的立体存储器阵列的集成电路存储器的简化方块图。
图25至图31是根据本发明的另一实施例绘示制作具有浮栅存储单元的单栅极垂直通道立体NAND存储器元件的方法流程图。
图32是根据本发明的另一实施例绘示具有底部源极结构的浮栅存储单元的单栅极垂直通道立体NAND存储器元件的结构透视图。
图33是根据本发明的又一实施例绘示具有底部源极结构的浮栅存储单元的单栅极垂直通道立体NAND存储器元件的结构透视图。
图34是根据本发明的另一实施例绘示具有U型结构的浮栅存储单元的单栅极垂直通道立体NAND存储器元件的结构透视图。
图35是根据本发明的又一实施例绘示具有U型结构的浮栅存储单元的单栅极垂直通道立体NAND存储器元件的布局图。
【符号说明】
101、102、201、202、1601、1602、1603、3401、3402、3403：叠层结构
110：基材
151、251、941、942、943、951、952、953、961、3241、3242、3243、3251、3252、3253、3261：存储单元
301、302、303、304、2511x、2512x、2513x、2521x、2522x、2523x、2531x、2532x、2533x：绝缘条带
311、312、313、321、322、323、331、332、333、2511、2512、2513、2514、2521、2522、2523、2524、2531、2532、2533、2534：导电条带
311a、311b、312a、312b、313a、313b、545、546、547、2511a、2511b、2512a、2512b、2745、2746、2747：横向凹室
3131a、3131b、921a、921b、922a、922b、931a、931b、932a、932b、3121a、3121b、3122a、3122b、3131a、3131b、3132a、3132b：垂直通道膜
540、2740：栅极层间介电材料
551a、551b、552a、552b、553a、553b、2751a、2751b、2752a、2752b、2753a、2753b、FG：浮置栅极
550、2750、3550：浮置栅极材料
745、2945：隧穿氧化层
750、2950：薄膜半导体层
755、2955：薄膜半导体层的顶部表面
860、3060：绝缘填料
865、3065：空隙
901、902、911、912、3101、3102、3111、3112：刻蚀孔
931c、3131c：焊垫的末端
921、922、931、932、3121、3122、3131、3132：垂直通道结构
1101、1102、1103、1111、1112、1113、3201、3202、3203、3211、3212、3213：绝缘结构
1201、1202、1211、1212、3311、1611、1612、1613、1621、1622、1623、1631、1632、1633、1641、1642、1643、3301、3302、3311、3312、3411、3412、3413、3421、3422、3423、3431、3432、3433、3441、3442、3443：焊垫
1251、1252、1253、1254、1711、1721、1731、1741、1713、1723、1733、1743、1750、3511、3513、3521、3523、3531、3533、3541、3543：接触插塞
1261、1262、1263、1264、1281、1282、1283、1284、1811、1821、1831、1841、1850、1813、1823、1833、1843、1850、2011、2021、2031、2041、2013、2023、2033、2043：层间连接器
1271、1272、1273、1274、1911、1921、1931、1941、1913、1923、1933、1943：栓柱
1501、1502、1503、1504、2101、2102、2103、2104、2105、2106、2107、2108、2109、2110、2012、2013、2014、3501、3502、3503、3504、3505、3506、3507、3508、3509、3510：位线
1600、3400：绝缘层
1605：薄膜半导体层的一部分
1950：源极参考导线
2150：电流路径
2301：形成由多个导电条带所构成的多个叠层结构。其中，这些导电条带被多个绝缘条带所分隔。
2302：沿着叠层结构中的导电条带形成包含浮置栅极的数据储存结构。
2303：在叠层结沟的侧壁上形成多个垂直通道膜。
2304：形成存储单元使其具有位于垂直通道膜中的通道，以及于导电条带中形成控制栅极。
2401：集成电路存储器
2405：输入/输数据总线
2410：控制逻辑
2420：偏压安排供应电压
2430：总线
2440：串行选择线SSL/接地选择线GSL译码器
2445：串行选择线SSL/接地选择线GSL
2450：偶数/奇数阶层译码器
2460：存储器阵列
2465：全局位线
2470：全局位线列译码器
2475、2485：数据线
2480：感测放大器和写入缓冲电路
2490：多重数据缓冲区
2491：输入/输出电路
2493：数据路径
3320：氮化硅材料
A-A’：字线层
CG：控制栅极
WL：字线
P：间距
具体实施方式
有关本发明的技术实施例并配合所附图式，作详细说明如下。必须注意的视其并非用以将本发明的技术限定在特定的结构或方法实施例中。相反的，前述技术也可采用其他特征、元件、方法和实施例来实施。较佳实施例的提出，仅是用以说明本发明的技术手段，而非用以限定本发明的权利要求范围。该技术领域中具有通常知识者接可在不脱离本发明的精神范围内，进行润饰并提出与下述内容实不同的其他实施例。在不同实施例中，相同元件将以相同的元件符号表示。
图1是根据本发明的一实施例所绘示的立体NAND存储器元件的简化结构透视图。此存储器元件包括由多条导电条带(例如，321、322、323、331、332和333)所构成的多个叠层结构(例如，101和102)。其中，这些导电条带是被多个绝缘条带(例如，301、302、303和304)所分隔。包括浮置栅极(例如，FG)的数据储存结构，是沿着叠层结构中的导电条带设置，即沿着X轴方向设置。在本实施例中，浮置栅极(例如，FG)是与叠层结构中的导电条带共平面，并位于导电条带的侧边的横向凹室之中。栅极层间介电材料(例如，540)位于导电条带和浮置栅极之间，位于绝缘条带和浮置栅极之间，并且位于横向凹室之中。例如，位于导电条带的侧边的横向凹室的深度可以介于30纳米至50纳米之间，以容纳栅极层间介电材料和浮置栅极。有关横向凹室的特征将于图4至图6进一步详述。垂直通道膜(例如，931a和931b)设置于叠层结构的侧壁上。隧穿氧化层(例如，745)位于垂直通道膜和浮置栅极之间。前述多个存储单元中的多个存储单元(例如，151)具有位于垂直通道膜中的通道，以及位于导电条带中的控制栅极。
位于数据储存结构中的浮置栅极可以包括导电材料，例如薄层多晶硅材料或金属材料。其中，金属材料可以增进写入饱和度(programmingsaturation)。假如工艺许可，可使用下述金属材料，例如，高功函数金属(例如氮化钛(TiN))，或者超高功函数金属，例如铷(Ru)、铱(Ir)、二氧化铱(IrO2)亦或铂(Pt)。相反的，电荷捕捉存储单元中的电荷捕捉介电层包则含有非导电材料，例如氮化硅。在制作集成电路的过程中，氮化硅通常用来作为绝缘层和化学势垒层，用以隔离不同结构，或作为刻蚀掩模。栅极层间介电材料可以包括典型的硅氧化物-氮化硅-硅氧化物(oxide-nitride-oxide，ONO)多晶硅层间介电层(inter-poly dielectric)；或者也可以和高介电系数(high-K)材料，例如氧化铪(HfO2)或的氧化铝(Al2O3)，结合。其中，高介电系数材料具有金属掺质，例如铷、铑(La)、铱，用来稳定高介电系数材料。
垂直通道膜可以连接至位于叠层结构下方的基材(例如，110)。且多个垂直通道膜中两相邻垂直通道膜(例如，931a和931b)，位于多个叠层结构中的两相邻叠层结构(例如，101和102)之上，并经由位于两相邻叠层结构之间的焊垫(例如，1211)，于两相邻垂直通道膜远离基材的末端相互连接。垂直通道膜可以是薄层多晶硅膜，或其他半导体材质，例如硅锗(SiGe)、碳化硅(SiC)等。
存储器元件可以包括一或多个位于叠层结构上的图案化导电层，其包括一条位线以及用来将位线连接至焊垫的层间连接器，将于图21进一步详述。
存储器元件可以包括一种固态介电材料(例如，860)，位于多个叠层结构的二相邻叠层结构侧壁上的两垂直通道膜之间。存储器元件可以包括一个空隙(例如，865)，位于多个叠层结构的二相邻叠层结构侧壁上的两垂直通道膜之间。
图2是根据本发明的另一实施例所绘示的立体NAND存储器元件的简化结构透视图。此存储器元件包括由多条导电条带(例如，2521、2522、2523、2524、2531、2532、2533和2534)所构成的多个叠层结构(例如，201和202)。其中，这些导电条带是被多个绝缘条带(例如，2521x、2522x、2523x、2531x、2532x和2533x)所分隔。包括浮置栅极(例如，FG)的数据储存结构，是沿着叠层结构中的导电条带设置，即沿着X轴方向设置。在本实施例中，浮置栅极(例如，FG)是位于叠层结构中的导电条带之间，并位于导电条带的侧边的横向凹室之中。栅极层间介电材料(例如，2740)位于导电条带和浮置栅极之间，位于绝缘条带和浮置栅极之间，并且位于横向凹室之中。例如，位于绝缘条带的侧边的横向凹室的深度可以介于30纳米至50纳米之间，以容纳栅极层间介电材料和浮置栅极。有关横向凹室的特征将于图26至图28进一步详述。垂直通道膜(例如，3131a和3131b)设置于叠层结构的侧壁上。隧穿氧化层(例如，2945)位于垂直通道膜和浮置栅极之间。前述多个存储单元中的多个存储单元(例如，251)具有位于垂直通道膜中的通道，以及位于导电条带中的控制栅极。此处所述的栅极层间介电材料和浮置栅极的材料和图1所述者相同。
垂直通道膜可以连接至位于叠层结构下方的基材(例如，210)。且多个垂直通道膜中两相邻垂直通道膜(例如，3131a和3131b)，位于多个叠层结构中的两相邻叠层结构(例如，201和202)之上，并经由位于两相邻叠层结构之间的焊垫(例如，3311)，于两相邻垂直通道膜远离基材的末端相互连接。存储器元件可以包括一或多个位于叠层结构上的图案化导电层，其包括一条位线以及用来将位线连接至焊垫的层间连接器，将于图21进一步详述。
存储器元件可以包括一种固态介电材料(例如，3060)，位于多个叠层结构的二相邻叠层结构侧壁上的两垂直通道膜之间。存储器元件可以包括一个空隙(例如，3065)，位于多个叠层结构的二相邻叠层结构侧壁上的两垂直通道膜之间。一层氮化硅材料(例如，3320)位于叠层结构的导电条带的底部层和基材210之间。
图3至图9、图10A和图10B是根据本发明的一实施例绘示制作具有浮栅存储单元的单栅极垂直通道立体NAND存储器元件的工艺结构透视图。图3绘示在基材上形成由多个导电条带所构成的多个叠层结构之后的工艺阶段。其中，多个导电条带被多个绝缘条带所分隔。
为了形成如图3所绘示的结构，被多层绝缘材料所分隔的多层第一导电材料层形成在基材上。其中第一导电材料可例如，掺杂多晶硅，或其他适于用来制作字线的材料。在本发明的一些实施例之中，第一导电材料可以是p型重掺杂的多晶硅(P+多晶硅)或其他可选用来形成数据储存结构的材料。在本实施例之中，一层可用来提供拉伸应力的氮化硅层沉积在最顶层。当对前述结构进行刻蚀而形成具有较高深宽比和窄线的叠层结构时，此一材料层可以增进叠层结构的均匀性并减少弯曲现象发生。绝缘材料层可以包括以该技术领域中已知的不同方法所沉积的二氧化硅。绝缘材料层也可以包括其他绝缘材质以及上述绝缘材质的组合。在本实施例之中，所有绝缘材料层皆是由相同材料所构成。在其他实施例之中，不同绝缘材料层可以因应个别的设计目标，采用个不同的材料。在形成上述材质层之后，进行图案化刻蚀工艺，以形成多个由导电条带所构成的多个叠层结构。其中，多个导电条带被多个绝缘条带所分隔。
图3是绘示在刻蚀前述材质层以定义出多个由导电条带所构成的多个叠层结构之后的工艺阶段。例如定义出由被绝缘条带301、302、303和304所分隔的导电条带311、312和313所构成的叠层结构101；以及定义出由被绝缘条带301、302、303和304所分隔的导电条带321、322和323所构成的叠层结构102。这些叠层结构包括构建来作为字线由导电条带(例如，311、312、313、321、322和323)所形成的多个中间平面层(WLs)。虽然未明白绘示，但这些叠层结构包括用来作为串行选择线(SSL)的导电条带顶部平面层和用来作为接地选择线(GSL)的导电条带底部平面层。另外存储器可以包括多对的第一叠层结构和第二叠层结构。其中，第一叠层结构可以包括用来作为串行选择线(SSL)的导电条带顶部平面层；第二叠层结构可以包括用来作为接地选择线(GSL)的导电条带顶部平面层；使位于第一叠层结构和第二叠层结构上的一对垂直通道在分别远离串行选择线和接地选择线一端彼此连接。多个中间平面层可以包括叠层结构中编号由0到N-1的N个平面层。虽然此处未明白绘示，但导电条带仍可能与通过形成叠层结构的图案化工艺所定义的焊垫连接。
图4至图6是绘示沿着叠层结构中的导电条带，即沿着X轴方向，形成包含浮置栅极的数据储存结构的工艺阶段。图4是绘示刻蚀导电条带藉以于导电条带侧边形成横向凹室之后的工艺阶段。例如横向凹室311a和311b形成于导电条带311的两侧；横向凹室312a和312b形成于导电条带312的两侧；以及横向凹室313a和313b形成于导电条带313的两侧。
图5是绘示制造流程中，在横向凹室(例如，545、546和547)中的导电条带和绝缘条带的表面沉积栅极层间介电材料(例如，540)，并且在在横向凹室中的栅极层间介电材料上沉积浮置栅极材料(例如，550)之后的工艺阶段。其中，有关栅极层间介电材料和浮置栅极材料的描述，请参照图1。
图6是绘示在制造流程中，应用自对准工艺垂直地隔离浮置栅之后的工艺阶段。其中，自对准工艺不需要使用刻蚀掩模。自对准工艺包括以等向性多晶硅刻蚀(isotropic poly etch)对图5所绘示的结构进行刻蚀，藉以在特定的横向凹室中形成浮置栅极，与位于垂直邻接于此特定横向凹室的其他横向凹室中的浮置栅极隔离。例如，位于特定的横向凹室312b中的浮置栅极552b，与位于垂直邻接此特定横向凹室312b的横向凹室311b和313b中的浮置栅极551b和553b隔离。
浮置栅极(例如，552a和552b)，因此沿着叠层结构中的导电条带(例如，312)，即沿着X轴方向，形成。且与叠层结构中的导电条带(例如，312)即沿着Z轴方向共平面。同样的，浮置栅极(例如，551a和551b)，因此沿着叠层结构中的导电条带(例如，311)，即沿着X轴方向，形成。且与叠层结构中的导电条带(例如，311)即沿着Z轴方向共平面。浮置栅极(例如，553a和553b)，因此沿着叠层结构中的导电条带(例如，313)，即沿着X轴方向，形成。且与叠层结构中的导电条带(例如，313)即沿着Z轴方向共平面。
图7是绘示制造流程中，在多个叠层结构的叠层结构侧壁上形成垂直通道膜之后的工艺阶段。为了形成图7所绘示的结构，先在多个叠层结构的叠层结构侧壁上沉积隧穿氧化层(例如，745)。其中，此叠层结构侧壁包括位于导电条带叠层结构中横向侧壁内的浮置栅极侧壁。隧穿氧化层(例如，745)可以包括传统的隧穿氧化材料，例如二氧化硅，势垒工程隧穿氧化材料(barrier engineered tunnel oxide)或能隙工程隧穿氧化材料(bandgapengineered tunnel oxide)。
接着，在隧穿氧化层(例如，745)上沉积薄膜半导体层(例如，750)。薄膜半导体层750中的材料，包含通过材料，例如硅，以及掺杂浓度(例如无掺杂或轻掺杂)的选择，所采用的半导体。使其至少适于在叠层结构之间的区域中，用来作为存储单元的垂直串行通道区。薄膜半导体层750的厚度可以小于等于10纳米(nm)。薄膜半导体层750可以是多晶硅薄膜，或其他半导体材料，例如硅锗、碳化硅等。
图8是绘示制造流程中，以绝缘填料(例如，860)，例如二氧化硅，填满位于叠层结构中薄膜半导体层750侧壁的内部表面之间，并至少在相互邻接的导电条带中间层的区域中形成空气间隙(例如，865)之后的工艺阶段。在填充步骤之后，可以进行回蚀或平坦化步骤，例如化学机械研磨，藉以将薄膜半导体层(例如，750)的顶部表面(例如，755)暴露出来。
图9是绘示制造流程中，刻蚀垂直通道膜和数据储存结构，藉以定义出多个具有位于垂直通道膜中的通道的存储单元，以及定义出多个位于导电条带中的控制栅极之后的工艺阶段。此一结构包括，由多个导电条带所组成的多个叠层结构，例如包含导电条带311、312和313的第一叠层结构；包含导电条带321、322和323的第二叠层结构；以及包含导电条带331、332和333的第二叠层结构。为了形成如图9所绘示的结构，进行一个位线缺刻(bit line cut)刻蚀，藉以在X轴方向将多个浮置栅极FG隔离。位线缺刻包括刻蚀孔(例如，901、902、911和912)位于叠层结构之间，穿过薄膜半导体层(例如，750)和包含有浮置栅极(FG)的数据储存结构。位线缺刻刻蚀是一种非选择性刻蚀，可同时刻蚀硅氧化物层和多晶硅层。
形成刻蚀孔(例如，901、902、911和912)的结果，使多个垂直通道结构(例如，921、922、931和932)因此形成。多个垂直通道结构中之一者包括位于相邻叠层结构上的垂直通道膜以及位于垂直通道结构中两垂直通道膜之间的绝缘填料(例如，860参见图8)。例如，垂直通道结构921、922、931和932中分别包括垂直通道膜921a和921b、922a和922b，931a和931b、以及932a和932b。如图9所绘示，垂直通道结构(例如，921、922、931和932)排列成蜂窝状布局。因此，垂直通道结构的每一行，从垂直通道结构的相邻行往行的排列方向(例如，Y轴方向)偏移。这种蜂窝状排列方式有助于位线以更密集的间距形成于其上方。绝缘填料填充于垂直通道结构之间的刻蚀孔以形成绝缘结构(例如，1101、1102、1103、1111、1112和1113参见图11)。
图10A是更详细地绘示图9中的叠层结构。在本实施例中，刻蚀孔(例如，901)延伸穿过包括绝缘条带(例如，301、302、303和304)和导电条带(例如，311、312和313)的硅氧化物层和多晶硅层，藉以将上方形成有由多个导电条带所构成的叠层结构的底部基材暴露于外(参见图12)，或将上方形成有由多个导电条带所构成的叠层结构的绝缘层暴露于外(参见图16)。
多个存储单元中之一者的浮置栅极被隔离在立体结构中。例如，存储单元951中的浮置栅极FG在Z轴方向被顶部和底部的栅极层间介电材料540所隔离；在Y轴方向被左边和右边的栅极层间介电材料540所隔离；在X轴方向，前方被位于刻蚀孔901中的绝缘结构1011(参见图11)所隔离；后方被位于刻蚀孔902中的另一绝缘结构1012所隔离。
图10B是绘示图10A所绘示的叠层结构在字线层(例如，A-A’)的X-Y平面上所作的结构剖面图。如图10B的实施例所绘示，多个存储单元中的存储单元(例如，941和942)位于由多个导电条带所构成的多个叠层结构中，其具有位于特定导电条带(例如，313)之中的控制栅极(例如，CG)，并具有位于该特定导电条带(例如，313)的第一侧边上的浮置栅极(例如，553a)。邻接存储单元(例如，951和952)具有位于特定导电条带(例如，313)中的控制栅极(例如，CG)，以及位于特定导电条带(例如，313)中与第一侧边相反的第二侧边上的浮置栅极(例如，553b)。
图11是根据本发明的一实施例绘示具有底部源极结构的浮栅存储单元的单栅极垂直通道立体NAND存储器元件的布局图。图11是绘示通过位于立体区块中的栅极层间介电材料，并与用来作为字线(WLs)的导电条带交错的XY平面。此一结构剖面图通过区块中的某一层，藉以绘示位于垂直通道结构之间的绝缘填料布局。其中，绝缘填料是用来提供绝缘结构(例如，1101、1102、1103、1111、1112和1113)，以沿着导电条带隔离相邻存储单元的通道。此布局图中绘示有多个导电条带313、323和333。每一个导电条带位于一个彼此分开的导电条带叠层结构中。
多个存储单元中的存储单元(例如，941、942和943)位于由多个导电条带所构成的多个叠层结构中，其具有位于特定导电条带(例如，313)中的控制栅极(例如，CG)，以及位于该特定导电条带(例如，313)的第一侧边上的浮置栅极FG(例如，553a)。邻接存储单元(例如，951、952和953)具有位于特定导电条带(例如，313)中的控制栅极(例如，CG)的，且具有位于该特定导电条带(例如，313)中与第一侧边相反的第二侧边上的浮置栅极(例如，553b)。存储单元(例如，941、942和943)位于沿着Y轴方向排列成行的多个存储单元行之中。邻接存储单元(例如，951、952和953)则是分别位于沿着行排列方向的多个相邻的存储单元行之中。例如存储单元941位于沿着行排列方向的一存储单元行中；邻接存储单元951和952则是分别位于沿着行排列方向的二相邻存储单元行之中。另一个存储单元943位于沿着行排列方向的一存储单元行中；邻接存储单元952和953则是分别位于沿着行排列方向的相邻二存储单元行之中。
栅极层间介电材料(例如，540)位于导电条带(例如，313)和浮置栅极(例如，553a和553b)之间。隧穿氧化层(例如，745)位于浮置栅极(例如，553a和553b)和薄膜半导体层(例如，750)之间。位于垂直通道结构之中的绝缘填料(例如，860)，将位于二相邻叠层结构之间的存储单元(例如，951和961)分离。其中，存储单元951包含薄膜半导体层，其位于具有导电条带313的导电条带叠层结构的侧壁上；存储单元961包含薄膜半导体层，其位于具有导电条带323的导电条带叠层结构的侧壁上。
沿着导电条带的第一侧边设置的存储单元(例如，存储单元941、942和943)，以相同的间距P在X轴方向沿着导电条带313的第一侧边排列。同时，沿着导电条带的第一侧边相反的第二侧边设置的存储单元(例如，存储单元951、952和953)，以均匀的间距P在X轴方向沿着导电条带313的第一侧边排列。在本实施例中，位于导电条带的第一侧边的存储单元，在X轴方向，从位于导电条带的第二侧边的存储单元起算，偏移了二分之一均匀间距P/2。这造成了歪斜的布局，并容许具有更密集间距的位线以形成于其上方。可根据导电条带叠层结构以及上述叠层结构的侧壁结构的工艺需要来选择间距P在X轴方向的长度。在一些实施例中，间距P的长度可以是介于约50纳米至约100纳米之间。字线在Y轴方向的间矩WLP可为约300纳米。
垂直通道膜的厚度可以小于10纳米，或是介于约5纳米至约15纳米之间。隧穿氧化层的厚度可以小于7纳米，或是介于约6纳米至约10纳米之间。浮置栅极的厚度可以小于20纳米，或是介于约10纳米至约30纳米之间。栅极层间介电材料的厚度可以小于15纳米，或是介于约12纳米至约22纳米之间。
图12、图13、图14和图15是根据本发明的一实施例绘示具有底部源极结构的浮栅存储单元的单栅极垂直通道立体NAND存储器元件的结构透视图。图12、图13、图14和图15是绘示制造流程中，形成位于相邻叠层结构之间的焊垫；及在叠层结构上形成一或多个图案化导电层之后的工艺步骤。包括形成一条位线以及用来将位线连接至焊垫的层间连接器。
图12是绘示制造流程中，形成位于相邻叠层结构之间，位于垂直通道薄膜(例如，921a、921b、931a，和931b)远离基材(例如，110)的末端的焊垫(例如，1201、1202、1211和1212)之后的工艺步骤。其中，多个垂直通道薄膜中位于两相邻叠层结构之间的一对垂直通道薄膜是经由此焊垫相互连接。
制造流程中的这个步骤包括形成接触插塞(plugs)(例如，1251、1252、1253和1254)阵列，通过层间介电层(未绘示)，落着(landing)在焊垫(例如，1211、1201、1212和1202)上方。此一工艺可以包括形成层间介电层，例如位于阵列上方的硅氧化物层，其厚度可以介于约100纳米至约500纳米之间。之后，形成穿过层间介电层的接触窗(vias)，将焊垫上方的落着区暴露于外。接触插塞可以包括多晶硅接触插塞，或其他可使用于垂直通道结构的顶部表面上方的合适导电材质。接触插塞(例如，1251、1252、1253和1254)提供焊垫(例如，1211、1201、1212和1202)电性连接。
图13是绘示制造流程中，在接触插塞(例如，1251、1252、1253和1254)上形成层间连接器(例如，1261、1262、1263和1264)之后的结构。层间连接器包括钨插塞，或位于层间介电层(未绘示)上方的层间介电层之中的其他金属材料。在本实施例中，层间连接器(例如，1261、1262、1263和1264)对准并电性连接多晶硅接触插塞(例如，1251、1252、1253和1254)。在本实施例中，可采用无边介氮化硅工艺(borderless silicon nitride process)或其他可对下方多晶硅接触插塞提供较佳电性接触的技术来进行对准。在其他实施例中，可以使用其他材料的组合或采用单一的内连插塞(interconnection plug)来制作层间连接器。
制造流程中的这个步骤包括形成包含有与层间连接器(例如，1261、1262、1263和1264)接触的栓柱(例如，1271、1272、1273和1274)的第一图案化导电层。栓柱(例如，1271、1272、1273和1274)提供NAND串行内部连接，穿过图案化导电层连接到如下所述位于上方的图案化导电层。
图14是绘示制造流程中，形成层间连接器(例如，1281、1282、1283和1284)，以通过栓柱(例如，1271、1272、1273和1274)使NAND串行连接至位于上方的图案化导电层之后的结构。层间连接器(例如，1281、1282、1283和1284)可以具有在X轴方向宽度较窄(例如，约20纳米)的椭圆形或瘦长外形，以例于连接至上方位元线的较密图案。
图15是绘示在层间连接器(例如，1281、1282、1283和1284)上形成第二图案化导电层之后的结构。在本实施例中，第二图案化导电层包括位线1501、1502、1503和1504分别连接到焊垫1211、1201、1212和1202。这些位线可以采用自对准双图案化(Self-Aligned Double Patterning，SADP)工艺来进行图案化，以达到较窄间距的目的。
图16、图17、图18、图19、图20和图21是根据本发明的一实施例绘示具有U型结构的浮栅存储单元的单栅极垂直通道立体NAND存储器元件的结构透视图。图16、图17、图18、图19、图20和图21是绘示制造流程中，在两相邻叠层结构中的第一叠层结构上形成第一焊垫，以及在第二叠层结构上形成第二焊垫之后的结构。其中，位于第一和第二叠层结构侧壁上的第一和第二垂直通道膜是在远离第一和第二焊垫的末端相互连接。包含此两相邻叠层结构的导电条带叠层结构是位于一绝缘层1600上。此绝缘层1600可包含位于半导体基材上的硅氧化物或其他介电材料。此一制作流程也包括在多个叠层结构上形成一或多个导电层，其包括一条位线一条源极线以及一个层间连接器。此层间连接器是用来将位线连接至位于第一叠层结结构上方的第一焊垫；以及用来将源极线连接至位于第二叠层结结构上方的第二焊垫。
图16是绘示进行图案化刻蚀工艺，分割位于叠层结构上的薄膜半导体层750以形成连接阵列之后的结构。在图案化刻蚀工艺之后，薄膜半导体层750被分割成位于第一叠层结构(例如，1601和1603)上方的第一垂直通道膜(例如，921a和931a)、用来将第一垂直通道膜连接到位线的第一焊垫(例如，1611、1621、1631、1641、1613、1623、1633和1643)、位于第二叠层结构(例如，1602)上方的第二垂直通道膜(例如，921b和931b)、经由薄膜半导体层750的一部分(例如，1605)将第二垂直通道膜连接到源极线的第二焊垫(例如，1612、1622、1632和1642)。第一及第二焊垫的宽度可足以覆盖位于叠层结构侧壁上的垂直通道膜、隧穿氧化层和浮置栅极。虽未绘示于图16中，但第一叠层结构(例如，1603)包括用来作为串行选择线(SSL)的导电条带顶部平面层；第二叠层结构(例如，1602)包括用来作为接地选择线(GSL)的导电条带底部平面层。
如图16的实施例所绘示，在一行垂直通道结构中的一个垂直通道结构，其包含位于多个叠层结构中的两相邻叠层结构中的第一和第二叠层结构1603和1602上方的第一和第二垂直通道膜931a和931b。第一垂直通道膜931a包括位于第一叠层结构1603上方，第一垂直通道膜931a的顶部末端的第一焊垫(例如，1613)；第二垂直通道膜931b包括位于第二叠层结构1602上方，第二垂直通道膜931b的顶部末端的第二焊垫(例如，1612)。第一和第二垂直通道膜931a和931b在远离第一和第二焊垫的末端(例如，931c)彼此连接，以形成电流通路，由位于第一叠层结结构上方的第一焊垫1613连通至位于第二叠层结结构上方的第二焊垫1612。
同样地，在相邻一行的垂直通道结构中的一个垂直通道结构，其包含位于多个叠层结构中的两相邻叠层结构中的第一和第二叠层结构1601和1602上方的第一和第二垂直通道膜921a和921b。第一垂直通道膜921a包括位于第一叠层结构1601上方，第一垂直通道膜921a的顶部末端的第一焊垫(例如，1621)；第二垂直通道膜921b包括位于第二叠层结构1602上方，第二垂直通道膜921b的顶部末端的第二焊垫(例如，1622)。第一和第二垂直通道膜921a和921b在远离第一和第二焊垫的末端(例如，921c)彼此连接，以形成电流通路，由位于第一叠层结结构上方的第一焊垫1621连通至位于第二叠层结结构上方的第二焊垫1622。
图17是绘示制造流程中，形成第一接触插塞(例如，1711、1721、1731、1741、1713、1723、1733和1743)通过层间介电层(未绘示)，落着在第一焊垫(例如，1611、1621、1631、1641、1613、1623、1633和1643)上方；以及形成第二接触插塞(例如，1750)通过层间介电层(未绘示)，落着在第二焊垫1650上方之后的结构。此一工艺可以包括形成层间介电层，例如位于阵列上方的硅氧化物层，其厚度可以介于约100纳米至约500纳米之间。之后，形成穿过层间介电层的接触窗，将焊垫上方的落着区暴露于外。第一和第二接触插塞可以包括多晶硅接触插塞，或其他可使用于垂直通道结构的顶部表面上方的合适导电材质。第一和第二接触插塞提供第一和第二焊垫电性连接。
图18是绘示制造流程中，在接触插塞(例如，1711、1721、1731、1741、1750、1713、1723、1733和1743)上形成层间连接器(例如，1811、1821、1831、1841、1850、1813、1823、1833和1843)之后的结构。层间连接器包括钨插塞，或位于层间介电层(未绘示)上方的层间介电层之中的其他金属材料。在本实施例中，层间连接器对准并电性连接多晶硅接触插塞(例如，1711、1721、1731、1741、1750、1713、1723、1733和1743)。在本实施例中，可采用无边介氮化硅工艺或其他可对下方多晶硅接触插塞提供较佳电性接触的技术来进行对准。在其他实施例中，可以使用其他材料的组合或采用单一的内连插塞来制作层间连接器。
图19是绘示形成包含源极参考导线1950和栓柱(例如，1911、1921、1931、1941、1913、1923、1933和1943)的第一图案化导电层，与层间连接器(例如，1811、1821、1831、1841、1813、1823、1833和1843)接触。源极参考导线1950经由层间连接器1850和NAND串行的接地选择线GSL端连接；在一些阵列结构中，可以被操作成为共同源极线。栓柱(例如，1911、1921、1931、1941、1913、1923、1933和1943)提供NAND串行内联机，通过第一图案化导电层连接至如下所述位于上方的图案化导电层。
图20是绘示在形成层间连接器(例如，2011、2021、2031、2041、2013、2023、2033和2043)以通过栓柱(例如，1911、1921、1931、1941、1913、1923、1933和1943)将NAND串行连接至位于上方的图案化导电层之后的结构。层间连接器(例如，2011、2021、2031、2041、2013、2023、2033和2043)可以具有在X轴方向宽度较窄(例如，约20纳米)的椭圆形或瘦长外形，以例于连接至上方位元线的较密图案。
图21是绘示在层间连接器(例如，2011、2021、2031、2041、2013、2023、2033和2043)上形成第二图案化导电层之后的结构。如图21所绘示的实施例，第二图案化导电层包括位线2101、2102、2103和2104分别连接到焊垫1211、1201、1212和1202。这些位线可以采用自对准双图案化工艺来进行图案化，以达到较窄间距的目的。
如图21所绘示的实施例，连接到位于NAND串行的接地选择线GSL和串行选择线SSL上的垂直通道膜(例如，931b参见图17)的薄膜半导体层750的一部分1605，通过层间连接器连接到第一图案化导电层作为源极参考线的源极参考导线1950。连接至NAND串行的接地选择线GSL和串行选择线SSL的焊垫1611和1613经由层间连接器连接至第一位线2101。连接至NAND串行的接地选择线GSL和串行选择线SSL的焊垫1621和1623经由层间连接器连接至第一位线2102。连接至NAND串行的接地选择线GSL和串行选择线SSL的焊垫1631和1633经由层间连接器连接至第一位线2103。连接至NAND串行的接地选择线GSL和串行选择线SSL的焊垫1641和1643经由层间连接器连接至第一位线2104。
绘示于图21的电流路径2150是绘示具有浮置栅极的U型NAND串行的电流。其中，U型NAND串行是连接于源极参考导线1950和第一位线2101之间。
图22是根据本发明的另一实施例绘示具有U型结构的浮栅存储单元的单栅极垂直通道立体NAND存储器元件的布局图。有关图11的描述，一般也适用于图22。
图22是绘示位于包括构建来作为字线的导电条带313、323和323的多个导电条带叠层结构上的位线(例如，2101-2110)，并绘示位于包括导电条带323的导电条带叠层结构上的源极参考导线1950。接触插塞1711和1713将位于叠层结构1601和1603侧壁上的垂直通道结构沿着行排列方向(例如，Y轴方向)算起第一行中的垂直通道膜，连接至位线2010。同样地，接触插塞1721和1723将位于叠层结构1601和1603侧壁上的垂直通道结构沿着行排列方向(例如，Y轴方向)算起第二行中的垂直通道膜，连接至位线2012。接触插塞1731和1733将位于叠层结构1601和1603侧壁上的垂直通道结构沿着行排列方向(例如，Y轴方向)算起第二行中的垂直通道膜，连接至位线2013。接触插塞1741和1743将位于叠层结构1601和1603侧壁上的垂直通道结构沿着行排列方向(例如，Y轴方向)算起第二行中的垂直通道膜，连接至位线2014。
虽然在图21中，接触插塞是位于位线(例如，2101-2104)的下方，但为了清楚说明，图22的上视图仍将接触插塞绘示于图中。另外，接触插塞(例如，1711、1721、1731、1741、1713、1723、1733和1743参见图17)是分别位于第一焊垫(例如，1611、1621、1631、1641、1613、1623、1633和1643参见图16)上。且第一焊垫宽度足已足以覆盖位于叠层结构侧壁上的垂直通道膜、隧穿氧化层和浮置栅极，如图21所绘示。
图23是根据本发明的一实施例绘示制作具有浮栅存储单元的单栅极垂直通道立体NAND存储器元件的方法流程图。此一方法包括在基材上定义出用来形成具有如图1和图2所绘示的结构的立体存储器区块(3Dmemory blocks)的区域。此一方法包括形成多个适于作为字线的导电材料层。其中，这些导电材料层被多个绝缘层所分隔，且具有多个刻蚀沟道，藉以定义出由多个导电条带(例如，321-323参见图1；2521-2524参见图2)所构成的多个叠层结构(例如，101和102参见图1；201和202参见图2)。其中，这些导电条带被多个绝缘条带所分隔(参见步骤2301)。在一些实施例之中，此一方法包括通过，例如在基材上沉积一层氧化硅层或其他介电材料或上述材料的组合，于基材上形成一绝缘层。本发明包括，在绝缘层(例如，1600参见图16；3400参见图34)上方形成多个由导电条带所构成的叠层结构。
此一方法包括沿着叠层结构中的导电条带形成包含浮置栅极的数据储存结构(参见步骤2302)。在一些实施例之中，先刻蚀这些导电条带，藉以于导电条带的侧边形成，并于横向凹室中形成浮置栅极，使浮置栅极位于叠层结构中的导电条带之间。其中，位于一特定横向凹室中的浮置栅极，与位于垂直邻接于此一特定横向凹室的其他横向凹室中的其他浮置栅极相互隔离，如图3至图6所述。在另一些实施例中，是刻蚀绝缘条带，藉以在这些绝缘条带的侧边形成横向凹室。浮置栅极是形成于叠层结构中的导电条带之间，并位于横向凹室之中。其中，位于一特定横向凹室中的浮置栅极与位于垂直邻接于此一特定横向凹室的其他横向凹室中的浮置栅极相互隔离，如图3至图6所述。
此一方法包括在由多个导电条带所构成的多个叠层结构的侧壁上形成多个垂直通道膜。其中，这些导电条带被多个绝缘条带所分隔(参见步骤2303)。如图9和图29所述，将固态介电材料(例如，860)形成于多个叠层结构的二相邻叠层结构侧壁上的两垂直通道膜之间，余留一个空隙(例如，865)在位于多个叠层结构的二相邻叠层结构侧壁上的两垂直通道膜之间。此一方法包括形成存储单元使其具有位于垂直通道膜中的通道，以及于导电条带中形成控制栅极(参见步骤2304)，如图9和图31所述。
在一些实施例之中，如图12至图15所述，垂直通道膜可以连接至位于多个叠层结构下方的基材。且多个垂直通道膜中的两个相邻垂直通道膜，位于多个叠层结构中的两相邻叠层结构之上，并经由位于两相邻叠层结构之间的焊垫，于两个相邻垂直通道膜远离基材的末端相互连接。此一方法包括形成一或多个位于叠层结构上的图案化导电层，其包括一条位线以及用来将位线连接至焊垫的层间连接器。
在另一些实施例之中，如图16至图21所述，垂直通道膜包括位于多个叠层结构中的二相邻叠层结构中的第一叠层结构和第一叠层结构上方的第一和第二垂直通道膜。第一垂直通道膜包含第一焊垫位于叠层结构的上方，第一垂直通道膜的顶端。第二垂直通道膜包含第二焊垫位于叠层结构的上方，第二垂直通道膜的顶端。第一和第二垂直通道膜在远离焊垫的末端相互连接，以形成电流通路，由位于第一叠层结结构上方的第一焊垫连通至位于第二叠层结结构上方的第二焊垫。此一方法包括形成一或多个位于叠层结构上的图案化导电层，其包括一条位线一条源极线以及一个层间连接器。此层间连接器是用来将位线连接至位于第一叠层结结构上方的第一焊垫；以及用来将源极线连接至位于第二叠层结结构上方的第二焊垫。
图24是根据本发明的一实施例绘示包括具有包括浮置栅极的数据储存结构的立体存储器阵列的集成电路存储器2401的简化方块图。集成电路存储器2401包括存储器阵列2460，其包括由多个导电条带所构成的多个叠层结构，以及包含浮置栅极的数据储存结构。其中，这些导电条带是被多个绝缘条带所分隔；数据储存结构是沿着叠层结构中的导电条带设置。集成电路存储器2401包括垂直通道膜设置于叠层结构的侧壁上、多个存储单元具有位于垂直通道膜中的通道，以及位于导电条带中的控制栅极。在一些实施例之中，浮置栅极与叠层结构中的导电条带共平面，其中浮置栅极是形成于叠层结构中的导电条带之间。在另一实施例之中，浮置栅极是形成于叠层结构中的导电条带之间。
串行选择线SSL/接地选择线GSL译码器2440耦接至排列于存储器阵列2460中的多条串行选择线SSL/接地选择线GSL 2445。偶数/奇数阶层译码器2450耦接至多条偶数/奇数字线2455。全局位线列译码器2470耦接至多条沿着存储器阵列2460的列方向排列的全局位线2465，用以从存储器阵列2460中读取数据或将数据写入其中。地址经由总线2430从控制逻辑2410供应至译码器2470、译码器2440和译码器2450。在本实施例中，感测放大器和写入缓冲电路2480是经由第一数据线2475耦接至列译码器2470。电路2480中的写入缓冲区可以储存多重写入(multiple-levelprogramming)的程序代码或作为程序代码的数值，藉以标示所选择的位线是处于写入或抑制状态。列译码器2470可以包括一电路用来选择性地将写入或抑制电压施加到存储器中的位线，以响应位于写入缓冲区中的数据数值。
被感测放大器和写入缓冲电路所感应的数据，经由第二数据线2485提供至多重数据缓冲区(multi-level data buffer)2490，然后经由数据路径2493耦接至输入/输出电路2491。在本实施例中，输入数据也被提供至多重数据缓冲区2490，用来支持对阵列中的独立双栅存储单元的每一独立侧边进行多重写入操作。
输入/输出电路2491将数据驱动至集成电路存储器2401外部的目标。输入/输出数据和控制讯号是经由位于输入/输出电路2491、控制逻辑2410及集成电路存储器2401上的输入/输出端口，或集成电路存储器2401的其他内部外部数据源之间的输入/输数据总线2405来移动。集成电路存储器2401的其他内部外部数据源，例如通用处理器或特殊应用电路，或被存储器阵列2460所支持用来提供系统整合芯片(system-on-a-chip)功能的组合模块。
在图24所绘示的实施例中，控制逻辑2410使用偏压安排状态机(biasarrangement state machine)来控制通过方块2420的电压供应器或供应源所产生或提供的供给电压，例如，读取、擦除、验证和写入偏压，的应用。控制逻辑2410耦接至多重数据缓冲区2490和存储器阵列2460。控制逻辑2410包括控制多重写入操作的逻辑。
在浮栅存储单元中，电压的状态代表逻辑电位。存储单元中浮置栅极所累积的电荷，是电子移动进出浮置栅极的结果，可显示电压状态。在浮栅存储单元中写入一个0电位，通常代表写入；在浮栅存储单元中写入一个1电位，通常代表擦除。
例如对所选的一个浮栅存储单元进行写入操作时，控制逻辑2410施加一个字线端写入电压(word line-side program voltage)，例如10V-24V(增量步进脉冲写入(Incremental Step Pulse Programming，ISPP)的步进脉冲)，给耦接到所选浮栅存储单元的控制栅极的一条字线；同时施加约10V的通路电压(pass voltage)至未被选取的浮栅存储单元。为了选择选浮栅存储单元来进行写入，控制逻辑2410施加一个通道端写入电压(channel-sideprogram voltage)，例如0V，给耦接到所选浮栅存储单元的位线，将电子从位线移动至浮置栅极。在对所选浮栅存储单元进行写入时，为了抑制未被选取的浮栅存储单元，控制逻辑2410会施加一个比前述通道端写入电压还高的通道端写入电压，例如3.3V，给耦接到未被选取的浮栅存储单元的位线，以推升位线中通道的电压，使其高到电子无法隧穿通过隧穿氧化层，从位线进入浮置栅。在写入过程中，控制逻辑2410会施加一个开路电压(turn-on voltage)，例如3.3V，给耦接至包含所选浮栅存储单元的浮栅存储单元串行的选择线SSL开关；同时施加一个断路电压(turn-off voltage)，例如0V或稍微负值的电压(-1V)，给耦接至未包含所选浮栅存储单元的浮栅存储单元串行的选择线SSL开关。在写入过程中，控制逻辑2410会施加一个约为0V或-1V的断路电压给接地选择线GSL开关，同时提高源极线偏压至Vcc(例如，3.3V)以提高较佳的抑制效果。
为了擦除对所选浮栅存储单元进行擦除，控制逻辑2410会施加一个字线端写入电压(word line-side erase voltage)，例如约0V，给耦接到所选浮栅存储单元的控制栅极的一条字线；同时施加较高的正偏压，例如约20V，给源极线，使电子自浮置栅极移动到位线。未被选区的浮栅存储单元的位线或端点可以被浮接。
控制逻辑2410可以使用该技术领域中所已知的特殊逻辑电路来实现。在另一些实施例中，控制逻辑包括通用处理器，其可在与用来执行此元件的操作控制的运算程序相同的集成电路中实现。在又一些实施例中，可使用通用处理器和特殊应用电路的组合来实现此一控制逻辑。
图25至图31是根据本发明的另一实施例绘示制作具有浮栅存储单元的单栅极垂直通道立体NAND存储器元件的方法流程图。图25是绘示在基材(未绘示)上形成由多个导电条带所构成的多个叠层结构之后的工艺阶段。其中，多个导电条带被多个绝缘条带所分隔。
为了形成如图25所绘示的结构，被多层第一导电材料，例如掺杂多晶硅，或其他适于用来制作字线的材料，形成在基材上。其中，第一导电材料被多层绝缘材料所分隔。在本发明的一些实施例之中，图25所述的导电材料和绝缘材料层可以参照图3所述的导电材料和绝缘材料层。在形成上述材质层之后，进行图案化刻蚀工艺，以形成多个由导电条带所构成的多个叠层结构。其中，多个导电条带被多个绝缘条带所分隔。
图25是绘示在刻蚀前述材质层以定义出多个由导电条带所构成的多个叠层结构之后的工艺阶段。例如定义出由被绝缘条带2511x、2512x和2513x所分隔的导电条带2511、2512、2513和2514所构成的叠层结构201；以及定义出由被绝缘条带2521x、2522x和2523x所分隔的导电条带2521，2522、2523和2524所构成的叠层结构202。这些叠层结构包括构建来作为字线由导电条带(例如，2511、2512、2513、2514、2521、2522、2523和2524)的多个中间平面层(WLs)。虽然未明白绘示，但这些叠层结构包括用来作为串行选择线(SSL)的导电条带顶部平面层和用来作为接地选择线(GSL)的导电条带底部平面层。另外存储器可以包括多对的第一叠层结构和第二叠层结构。其中，第一叠层结构可以包括用来作为串行选择线(SSL)的导电条带顶部平面层；第二叠层结构可以包括用来作为接地选择线(GSL)的导电条带顶部平面层；使位于第一叠层结构和第二叠层结构上的一对垂直通道在分别远离串行选择线和接地选择线一端彼此连接。多个中间平面层可以包括叠层结构中编号由0到N-1的N个平面层。虽然此处未明白绘示，但导电条带仍可能与通过形成叠层结构的图案化工艺所定义的焊垫连接。
图26至图28是绘示沿着叠层结构中的导电条带，即沿着X轴方向，形成包含浮置栅极的数据储存结构的工艺阶段。图26是绘示刻蚀绝缘条带藉以于绝缘条带侧边形成横向凹室之后的工艺阶段。例如横向凹室2511a和2511b形成于绝缘条带2511x的两侧；横向凹室2512a和2512b形成于绝缘条带2512x的两侧；以及横向凹室2513a和2513b形成于绝缘条带2513x的两侧。
图27是绘示制造流程中，在横向凹室(例如，2745、2746和2747)中的导电条带和绝缘条带的表面沉积栅极层间介电材料(例如，2740)，并且在在横向凹室中的栅极层间介电材料上沉积浮置栅极材料(例如，2750)之后的工艺阶段。其中，有关栅极层间介电材料和浮置栅极材料的描述，请参照图1。
图28是绘示在制造流程中，应用自对准工艺垂直地隔离浮置栅之后的工艺阶段。其中，自对准工艺不需要使用刻蚀掩模。自对准工艺包括以等向性多晶硅刻蚀对图27所绘示的结构进行刻蚀，藉以在特定的横向凹室中形成浮置栅极，与位于垂直邻接于此特定横向凹室的其他横向凹室中的浮置栅极隔离。例如，位于特定的横向凹室2512b中的浮置栅极2752b，与位于垂直邻接于此特定横向凹室2512b的横向凹室2511b和2513b中的浮置栅极2751b和2753b隔离。
浮置栅极(例如，2752a和2752b)，因此沿着叠层结构中的导电条带(例如，2512和2513)，即沿着X轴方向，形成。且沿着Z轴方向位于叠层结构中的导电条带(例如，2512和2513)之间。同样的，浮置栅极(例如，2751a和2751b)，沿着叠层结构中的导电条带(例如，2511和2512)，即沿着X轴方向，形成。且沿着Z轴方向位于叠层结构中的导电条带(例如，2511和2512)之间。浮置栅极(例如，2753a和2753b)，沿着叠层结构中的导电条带(例如，2513和2514)，即沿着X轴方向，形成。且沿着Z轴方向位于叠层结构中的导电条带(例如，2513和2514)之间。
图29是绘示制造流程中，在多个叠层结构的叠层结构侧壁上形成垂直通道膜之后的工艺阶段。为了形成图29所绘示的结构，先在多个叠层结构的叠层结构侧壁上沉积隧穿氧化层(例如，2945)。其中，此叠层结构侧壁包括位于导电条带叠层结构中横向侧壁内的浮置栅极侧壁。隧穿氧化层(例如，2945)可以包括传统的隧穿氧化材料，例如二氧化硅，势垒工程隧穿氧化材料或能隙工程隧穿氧化材料。
接着，在隧穿氧化层(例如，2945)上沉积薄膜半导体层(例如，2950)。薄膜半导体层2950中的材料，包含通过材料，例如硅，以及掺杂浓度(例如无掺杂或轻掺杂)的选择，所采用的半导体。使其至少适于在叠层结构之间的区域中，用来作为存储单元的垂直串行通道区。薄膜半导体层2950的厚度可以小于等于10纳米。薄膜半导体层2950可以是多晶硅薄膜，或其他半导体材料，例如硅锗、碳化硅等。
图30是绘示制造流程中，以绝缘填料(例如，3060)，例如二氧化硅，填满位于叠层结构中薄膜半导体层2950侧壁内部表面之间，并至少在相互邻接的导电条带中间层的区域中形成空气间隙(例如，3065)之后的工艺阶段。在填充步骤之后，可以进行回蚀或平坦化步骤，例如化学机械研磨，藉以将薄膜半导体层(例如，2950)的顶部表面(例如，2955)暴露出来。
图31是绘示制造流程中，刻蚀垂直通道膜和数据储存结构，藉以定义出多个具有位于垂直通道膜中的通道的存储单元，以及定义出多个位于导电条带中的控制栅极之后的工艺阶段。此一结构包括，由多个导电条带所组成的多个叠层结构，例如包含被绝缘条带2511x、2512x和2513x所分隔的导电条带2511、2512和2513的第一叠层结构；包含被绝缘条带2521x、2522x和2523x所分隔的导电条带2521、2522和2523的第二叠层结构；以及包含被绝缘条带2531x、2532x和2533x所分隔的导电条带2531、2532和2533的第三叠层结构。为了形成如图31所绘示的结构，进行一个位线缺刻刻蚀。位线缺刻包括位于叠层结构之间的刻蚀孔(例如，3101、3102、3111和3112)，穿过薄膜半导体层(例如，2950)和包含有浮置栅极(FG)的数据储存结构。位线缺刻刻蚀是一种非选择性刻蚀，可同时刻蚀硅氧化物层和多晶硅层。
形成刻蚀孔(例如，3101、3102、3111和3112)的结果，使多个垂直通道结构(例如，3121、3122、3131和3132)因此形成。多个垂直通道结构中之一者，包括位于相邻叠层结构上的垂直通道膜以及位于垂直通道结构中两垂直通道膜之间的绝缘填料(例如，3060参见图30)。例如，垂直通道结构3121、3122、3131和3132分别包括垂直通道膜3121a和3121b、3122a和3122b、3131a和3131b以及3132a和3132b。如图31所绘示，垂直通道结构(例如，3121、3122、3131和3132)排列成蜂窝状布局。因此，垂直通道结构的每一行，从垂直通道结构的相邻行沿着行的排列方向(例如，Y轴方向)偏移。这种蜂窝状排列方式有助于位线以更密集的间距形成于其上方。绝缘填料填充于垂直通道结构之间的刻蚀孔以形成绝缘结构(例如，3201、3202、3203、3211、3212和3213参见图32)。
图32是根据本发明的一实施例绘示具有底部源极结构的浮栅存储单元的单栅极垂直通道立体NAND存储器元件的布局图。图32是绘示通过绝缘材料的XY平面。其中，绝缘材料包括立体区块的导电叠层结构中，用来分隔作为字线(WLs)的导电条带的绝缘条带。此一结构剖面图通过区块中的某一层，绘示用来提供绝缘结构(例如，1101、1102、1103、1111、1112和1113)藉以沿着导电条带隔离相邻存储单元的通道的绝缘填料的布局。此布局图中绘示有多个导电条带313、323和333。每一个导电条带位于由多个导电条带所构成的叠层结构中。此一结构剖面图通过区块中的一绝缘层，藉以绘示位于垂直通道结构之间的绝缘填料布局。其中，绝缘填料是用来提供绝缘结构(例如，3201、3202、3203、3211、3212和3213)，以沿着叠层结构中的导电条带隔离相邻存储单元的通道。其中，绝缘结构和绝缘条带对准相同的方向，例如X轴方向。此布局图中绘示有多个绝缘条带2513x、2523x和2533x。每一个绝缘条带都位于一个彼此分开的导电条带叠层结构中。其中，导电条带被绝缘条带隔离。
多个存储单元中的存储单元(例如，3241、3242和3243)位于由导电条带所构成的多个叠层结构中，其具有位于特定导电条带(例如，2514)中的控制栅极(例如，CG)，以及位于特定导电条带(例如，2514)的第一侧边上的浮置栅极FG(例如，2753a参见图28和图31)。邻接存储单元(例如，3251、3252和3253)具有位于特定导电条带(例如，313)中的控制栅极(例如，CG)，以及位于特定导电条带(例如，2514)中与第一侧边相反的第二侧边上的浮置栅极(例如，2753b参见图28和图31)。如图31所绘示，特定导电条带2514位于绝缘条带2513x上方。存储单元(例如，3241、3242和3243)位于沿Y轴方向排列成行的多个存储单元行之中。邻接存储单元(例如，3251、3252和3253)则是位于沿着行排列方向的多个相邻存储单元行之中。例如存储单元3241位于沿着行排列方向的一存储单元行中；邻接存储单元3251和3252则是分别位于沿着行排列方向的二相邻存储单元行之中。另一个存储单元3243位于沿着行排列方向的一存储单元行中；邻接存储单元3252和3253则是位于沿着行排列方向的的二相邻存储单元行之中。
栅极层间介电材料(例如，2740)位于导电条带(例如，2513)和浮置栅极(例如，2753a和2753b)之间，如图32所绘示，且同时位于导电条带(例如，2514和2513)、上下浮置栅极(例如，2753a和2753b)之间，如图28所绘示。隧穿氧化层(例如，2945)位于浮置栅极(例如，2753a和2753b)和薄膜半导体层(例如，2950)之间。位于垂直通道结构之中的绝缘填料(例如，3060)，将位于二相邻叠层结构之间的存储单元(例如，3251和3261)分离。其中，存储单元3251包含薄膜半导体层，其位于具有绝缘条带2513x的导电条带叠层结构的侧壁上；存储单元3261包含薄膜半导体层，其位于具有绝缘条带2523x的导电条带叠层结构的侧壁上。
沿着绝缘条带的第一侧边设置的存储单元(例如，存储单元3241、3242和3243)，以相同的间距P在X轴方向沿着绝缘条带2513x的第一侧边排列。同时，沿着绝缘条带的第一侧边相反的第二侧边设置的存储单元(例如，存储单元3251、3252和3253)，以均匀的间距P在X轴方向沿着绝缘条带2513x的第一侧边排列。在本实施例中，位于绝缘条带的第一侧边的存储单元，在X轴方向，从位于绝缘条带的第二侧边的存储单元起算，偏移了二分之一均匀间距P/2。这造成了歪斜的布局，并容许具有更密集间距的位线以形成于其上方。可根据由导电条带叠层结构以及上述叠层结构的侧壁结构的工艺需要来选择间距P在X轴方向的长度。在一些实施例中，间距P的长度可以是介于约50纳米至约100纳米之间。
图33是根据本发明的又一实施例绘示具有底部源极结构的浮栅存储单元的单栅极垂直通道立体NAND存储器元件的结构透视图。图33是绘示制造流程中，形成位于相邻叠层结构之间，位于垂直通道薄膜(例如，3121a、3121b、3131a，和3131b)远离基材(例如，210)的末端的焊垫(例如，3301、3302、3311和3312)之后的工艺步骤。其中，这些垂直通道膜连接至位于多个叠层结构下方的基材。且多个垂直通道膜中的一对垂直通道膜，位于多个叠层结构中的两相邻叠层结构之上，并经由焊垫相互连接。位于导电条带叠层结构的导电条带底部层和基材210之间的一层氮化硅材料(例如，3320)，可以防止位于基材上的通道下陷。
制造流程中的这个步骤包括形成接触插塞阵列，通过层间介电层(未绘示于图33)，落着在对应的焊垫(例如，3301、3302、3311和3312)上方。有关先前具有底部源极的实施例对于接触插塞阵列(例如，1251、1252、1253和1254参见图12)的描述，一般都可以适用于如图33所绘示的具有底部源极的实施例。差别在于，图12所述的浮置栅极与位于叠层结构的导电条带，在导电条带侧边的横向凹室中共平面。而图33所述的浮置栅极是位于叠层结构的导电条带之间，绝缘条带侧边的横向凹室之中。
相同的，有关位于接触插塞阵列(例如，1251、1252、1253和1254)上方的层间连接器(例如，1261、1262、1263和1264参见图13)、与接触插塞阵列(例如，1251、1252、1253和1254)接触的栓柱(例如，1271、1272、1273和1274参见图13)以及使NAND串行通过栓柱(例如，1271、1272、1273和1274)连接至位于上方的图案化导电层的层间连接器(例如，1281、1282、1283和1284参见图14)，一般都可以适用于如图33所绘示的具有底部源极的实施例。另外，有关包含有位线(例如，1501、1502、1503和1504)的第二图案化导电层以及其与焊垫间的连结的描述，一般都也可以适用于如图33所绘示的具有底部源极的实施例。
图34是根据本发明的另一实施例绘示具有U型结构的浮栅存储单元的单栅极垂直通道立体NAND存储器元件的结构透视图。图34是绘示制造流程中，在两相邻叠层结构中的第一叠层结构上形成第一焊垫，以及在第二叠层结构上形成第二焊垫之后的结构。其中，位于第一和第二叠层结构侧壁上的第一和第二垂直通道膜是在远离第一和第二焊垫的末端相互连接。包含此两相邻叠层结构的导电条带叠层结构是位于一绝缘层3400上。此绝缘层3400可包含位于半导体基材上的硅氧化物或其他介电材料。
图34是绘示进行图案化刻蚀工艺，分割位于叠层结构上的薄膜半导体层2950(参见图29至图30)以形成连接阵列之后的结构。在图案化刻蚀工艺之后，薄膜半导体层2950被分割成位于第一叠层结结构(例如，3401和3403)上方的第一垂直通道膜(例如，3121a和3131a)、用来将第一垂直通道膜连接到位线的第一焊垫(例如，3411、3421、3431、3441、3413、3423、3433和3443)、位于第二叠层结结构(例如，3402)上方的第二垂直通道膜(例如，3121b和3131b)、经由薄膜半导体层2950的一部分(例如，3405)将第二垂直通道膜连接到源极线的第二焊垫(例如，3412、3422、3432和3442)。第一及第二焊垫的宽度可足以覆盖位于叠层结构侧壁上的垂直通道膜、隧穿氧化层和浮置栅极。虽未绘示于图34中，但第一叠层结构(例如，3401和3403)包括用来作为串行选择线(SSL)的导电条带顶部平面层；第二叠层结构(例如，3402)包括用来作为接地选择线(GSL)的导电条带底部平面层。
如图34的实施例所绘示，在一行垂直通道结构中的一个垂直通道结构，其包含位于多个叠层结构中的两相邻叠层结构中的第一和第二叠层结构3403和3402上方的第一和第二垂直通道膜3131a和3131b。第一垂直通道膜3131a包括位于第一叠层结构3403上方，第一垂直通道膜3131a的顶部末端的第一焊垫(例如，3413)；第二垂直通道膜3131b包括位于第二叠层结构3402上方，第二垂直通道膜3131b的顶部末端的第二焊垫(例如，3412)。第一和第二垂直通道膜3131a和3131b在远离第一和第二焊垫的末端(例如，3131c)彼此连接，以形成电流通路，由位于第一叠层结结构上方的第一焊垫3413连通至位于第二叠层结结构上方的第二焊垫3412。
相同的，在一行的垂直通道结构中的一个垂直通道结构，其包含位于多个叠层结构中的两相邻叠层结构中的第一和第二叠层结构3401和3402上方的第一和第二垂直通道膜3121a和3121b。第一垂直通道膜3121a包括位于第一叠层结构3401上方，第一垂直通道膜3121a的顶部末端的第一焊垫(例如，3421)；第二垂直通道膜3121b包括位于第二叠层结构3402上方，第二垂直通道膜3121b的顶部末端的第二焊垫(例如，3422)。第一和第二垂直通道膜3121a和3121b在远离第一和第二焊垫的末端(例如，3421c)彼此连接，以形成电流通路，由位于第一叠层结结构上方的第一焊垫3421连通至位于第二叠层结结构上方的第二焊垫3422。
此一制作流程可以包括形成一或多个位于叠层结构上的图案化导电层，其包括一条位线一条源极线以及一个层间连接器。此层间连接器是用来将位线连接至位于第一叠层结结构上方的第一焊垫；以及用来将源极线连接至位于第二叠层结结构上方的第二焊垫(未绘示于图34)。形成如图17至图21所述具有U型结构的实施例的描述，一般都可以适用于如图34所绘示的具有U型结构的实施例。差别在于，图17至图21所述的浮置栅极与位于叠层结构的导电条带，在导电条带侧边的横向凹室中共平面。而图34所述的浮置栅极是位于叠层结构的导电条带之间，绝缘条带侧边的横向凹室之中。
图35是根据本发明的又一实施例绘示具有U型结构的浮栅存储单元的单栅极垂直通道立体NAND存储器元件的布局图。图32所述的内容一般也适用于图35。
图35是绘示位于用来分隔导电条带(例如，2513和2514、2533和2534、2543和2544如图34所绘示)的绝缘条带(例如，2513x、2523x和2533x)上方的位线(例如，3501-3510)以及位于包含有绝缘条带2523x的导电条带(被绝缘条带分隔)叠层结构上方的源极参考导线CSL 3550。接触插塞3511和3513，将位于叠层结构3401和3403侧壁上的垂直通道结构沿行排列方向(例如，Y轴方向)起算第一行中的垂直通道，连接至位线3501。同样地，接触插塞3521和3523将位于叠层结构3401和3403侧壁上的垂直通道结构沿着行排列方向(例如，Y轴方向)算起第二行中的垂直通道膜，连接至位线3502。接触插塞3531和3533将位于叠层结构3401和3403侧壁上的垂直通道结构沿着行排列方向(例如，Y轴方向)算起第二行中的垂直通道膜，连接至位线3503。接触插塞3541和3543将位于叠层结构3401和3403侧壁上的垂直通道结构沿着行排列方向(例如，Y轴方向)算起第二行中的垂直通道膜，连接至位线3504。
虽然在图35中，接触插塞是位于位线(例如，3501-3510)的下方。另外，接触插塞(例如，3511、3521、3531、3541、3513、3523、3533和3543参见图35)是分别位于第一焊垫(例如，3411、3421、3431、3441、3413、3423、3433和3443参见图34)上。且第一焊垫宽度足已足以覆盖位于叠层结构侧壁上的垂直通道膜、隧穿氧化层和浮置栅极，如图34所绘示。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。必须注意的是，此处所述的工艺步骤和结构并未涵盖制作整体集成电路的完整制造过程。本发明可以和许多目前已知或未来被发展出来的不同集成电路制作技术合并实施。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求范围所界定的为准。

Claims (23)

1.一种具有多个存储单元的存储器元件，包括：
多个叠层结构(stacks)，是由多个导电条带(conductive strips)所构成；其中，这些导电条带是被多个绝缘条带(insulating strips)所分隔；
多个数据储存结构，包含多个浮置栅极沿着这些叠层结构中的这些导电条带设置；
多个垂直通道膜，位于这些叠层结构的多个侧壁上；以及
这些存储单元中的多个存储单元，具有位于这些垂直通道膜中的多个通道，以及位于这些导电条带中的多个控制栅极。
2.根据权利要求1所述的存储器元件，其中这些浮置栅极与这些叠层结构中的这些导电条带共平面(coplanar)。
3.根据权利要求1所述的存储器元件，其中这些浮置栅极位于这些叠层结构中的这些导电条带之间。
4.根据权利要求1所述的存储器元件，更包括：
一隧穿氧化层，位于这些垂直通道膜和这些浮置栅极之间；以及
一栅极层间介电材料(inter-gate dielectric material)层，位于这些导电条带和这些浮置栅极之间，并且位于这些绝缘条带和这些浮置栅极之间。
5.根据权利要求1所述的存储器元件，其中这些存储单元中的多个存储单元，具有位于这些导电条带中的多个特定导电条带中的多个控制栅极，以及位于这些特定导电条带的一第一侧边上的多个浮置栅极；且这些存储单元中的多个邻接存储单元，具有位于这些特定导电条带中的多个控制栅极，以及位于这些特定导电条带中与该第一侧边相反的一第二侧边上的多个浮置栅极。
6.根据权利要求1所述的存储器元件，其中这些垂直通道膜连接至位于这些叠层结构下方的一基材；且多个垂直通道膜中的两个相邻垂直通道膜，位于这些叠层结构中的两相邻叠层结构之上，并经由位于该两相邻叠层结构之间的一焊垫，于这些相邻垂直通道膜远离该基材的多个末端相互连接；
该存储器元件更包括位于这些叠层结构上的一或多个图案化导电层，该一或多个图案化导电层包括一位线以及用来将该位线连接至该焊垫的一层间连接器(interlayer connectors)。
7.根据权利要求1所述的存储器元件，其中这些垂直通道膜包括位于这些叠层结构中的二相邻叠层结构中的一第一叠层结构和一第一叠层结构上的一第一垂直通道膜和一第二垂直通道膜；该第一垂直通道膜包含一第一焊垫位于该第一叠层结构的上方，及该第一垂直通道膜的一顶端；该第二垂直通道膜包含一第二焊垫位于该第二叠层结构的上方，及该第二垂直通道膜的一顶端；该第一垂直通道膜和该第二垂直通道膜在分别远离该第一焊垫及该第二和电的二末端相互连接，以形成一电流通路，由位于该第一叠层结构上方的该第一焊垫连通至位于该第二叠层结结构上方的该第二焊垫；
该存储器元件更包括：位于这些叠层结构上的一或多个图案化导电层，该一或多个图案化导电层包括一位线、一源极线以及一层间连接器，用来将该位线连接至位于该第一叠层结结构上方的该第一焊垫；以及用来将该源极线连接至位于该第二叠层结结构上方的该第二焊垫。
8.根据权利要求1所述的存储器元件，其中这些浮置栅极具有小于20纳米的一厚度。
9.根据权利要求1所述的存储器元件，其中位于这些数据储存结构中的这些浮置栅极包括一导电材料。
10.根据权利要求1所述的存储器元件，其中位于这些叠层结构的一者中的一特定浮置栅极与位于该同一叠层结构中垂直邻接于该特定浮置栅极的多个其他浮置栅极相互隔离。
11.根据权利要求1所述的存储器元件，更包括一固态介电材料，位于这些叠层结构的二相邻叠层结构上的两个垂直通道膜之间。
12.根据权利要求1所述的存储器元件，更包括一空隙(gap)，位于这些叠层结构的二相邻叠层结构上的两个垂直通道膜之间。
13.一种存储器元件的制作方法，包括：
形成由多个导电条带所构成的多个叠层结构；其中，这些导电条带是被多个绝缘条带所分隔；
形成多个数据储存结构，包含多个浮置栅极沿着这些叠层结构中的这些导电条带设置；
形成多个垂直通道膜，位于这些叠层结构的多个侧壁上；以及
形成多个存储单元，具有位于这些垂直通道膜中的多个通道，以及位于这些导电条带中的多个控制栅极。
14.根据权利要求13所述的存储器元件的制作方法，其中这些数据储存结构的形成，包括：
刻蚀这些导电条带以于这些导电条带的多个侧壁上形成多个横向凹室；以及
在这些横向凹室中形成这些浮置栅极，使其与位于这些叠层结构中的这些导电条带共平面。
15.根据权利要求14所述的存储器元件的制作方法，其中位于一特定横向凹室中的一浮置栅极，与位于垂直邻接于该特定横向凹室的多个横向凹室中的多个其他浮置栅极隔离。
16.根据权利要求13所述的存储器元件的制作方法，其中这些数据储存结构的形成，包括：
刻蚀这些导电条带以于这些导电条带的多个侧壁上形成多个横向凹室；以及
在这些横向凹室中形成这些浮置栅极，使其位于这些叠层结构中的这些导电条带之间。
17.根据权利要求16所述的存储器元件的制作方法，其中位于一特定横向凹室中的一浮置栅极，与位于垂直邻接于该特定横向凹室的多个横向凹室中的多个其他浮置栅极隔离。
18.根据权利要求13所述的存储器元件的制作方法，更包括：
刻蚀这些垂直通道膜和这些数据储存结构，藉以定义出多个存储单元，使其具有位于这些垂直通道膜中的多个通道，以及定义出位于这些导电条带中的多个控制栅极；
其中，这些存储单元中的多个存储单元，具有位于这些导电条带中的多个特定导电条带中的多个控制栅极，以及位于这些特定导电条带的一第一侧边上的多个浮置栅极；且这些存储单元中的多个邻接存储单元，具有位于这些特定导电条带中的多个控制栅极，以及位于这些特定导电条带中与该第一侧边相反的一第二侧边上的多个浮置栅极。
19.根据权利要求13所述的存储器元件的制作方法，其中这些垂直通道膜连接至位于这些叠层结构下方的一基材；且多个垂直通道膜中的两个相邻垂直通道膜，位于这些叠层结构中的两相邻叠层结构之上，并经由位于该两相邻叠层结构之间的一焊垫，于这些相邻垂直通道膜远离该基材的多个末端相互连接；
该制作存储器元件的方法更包括：于这些叠层结构上形成一图案化导电层，使该一或多个图案化导电层包括一位线以及用来将该位线连接至该焊垫的一层间连接器。
20.根据权利要求13所述的存储器元件的制作方法，这些垂直通道膜包括位于这些叠层结构中的二相邻叠层结构中的一第一叠层结构和一第一叠层结构上的一第一垂直通道膜和一第二垂直通道膜；该第一垂直通道膜包含一第一焊垫位于该第一叠层结构的上方，及该第一垂直通道膜的一顶端；该第二垂直通道膜包含一第二焊垫位于该第二叠层结构的上方，及该第二垂直通道膜的一顶端；该第一垂直通道膜和该第二垂直通道膜在分别远离该第一焊垫及该第二和电的二末端相互连接，以形成一电流通路，由位于该第一叠层结构上方的该第一焊垫连通至位于该第二叠层结结构上方的该第二焊垫；
该制作存储器元件的方法更包括：于这些叠层结构上形成一或多个图案化导电层，使该一或多个图案化导电层包括一位线、一源极线以及一层间连接器，将该位线连接至位于该第一叠层结结构上方的该第一焊垫；以及将该源极线连接至位于该第二叠层结结构上方的该第二焊垫。
21.根据权利要求13所述的存储器元件的制作方法，其中形成这些叠层结构的步骤包括：
形成多个导电材料层，使这些导电材料层被多个绝缘层所分隔；
于这些导电材料层中刻蚀多个沟道，藉以定义出这些叠层结构。
22.根据权利要求13所述的存储器元件的制作方法，更包括于这些叠层结构的二相邻叠层结构上的两个垂直通道膜之间形成一固态介电材料。
23.根据权利要求13所述的存储器元件的制作方法，更包括于这些叠层结构的二相邻叠层结构上的两个垂直通道膜之间形成一空隙。
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