CN104867930B - 一种储存装置的制造方法 - Google Patents

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Abstract

本发明公开了一种储存装置的制造方法，包括：数层的第一导电材料是被刻蚀以界定在第一组沟槽的左右的第一组叠层的导电条带，于此，一叠层具有大于目标宽度的两倍的宽度。第一储存层是形成于第一组沟槽中的导电条带的侧表面上，而第二导电材料的第一层是形成在第一储存层上面。第一组叠层是被刻蚀以界定在第二组沟槽之间的第二组叠层的导电条带，其中，一叠层具有等于目标宽度的宽度。第二储存层是形成于第二组沟槽中的导电条带的侧表面上，而第二导电材料的第二层是形成在第二储存层上面。

Description

一种储存装置的制造方法
技术领域
本发明是有关于三维(Three-Dimensional，3D)储存装置，且特别是有关于这些储存装置的制造方法。
背景技术
高密度储存装置被设计成包括快闪存储单元或其他型式的存储单元的阵列。于某些例子中，存储单元包括薄膜晶体管，其可被配置成3D架构。
在一个例子中，一种3D储存装置包括被绝缘材料隔开的多个叠层的多晶体有源条带。有源条带可作为位线或字线。3D储存装置可包括多个字线结构，正交地配置在作为位线的多个叠层的有源条带上。或者，3D储存装置可包括多个位线结构，正交地配置在作为字线的多个叠层的有源条带上面。包括电荷储存结构的存储单元，是形成于在多个叠层中的有源条带的侧表面与字线结构或位线结构之间的交点。存储单元的通道区是形成于有源材料条带中。当储存装置中的多个叠层包括更多层的存储单元时，使用小尺寸存储单元(包括垂直栅极(Vertical Gage，VG)3D NAND储存装置)的3D储存装置会在制造这些储存装置时出现挑战。
理想上，欲改善制造这些储存装置的方法。
发明内容
本发明提供一种储存装置的制造方法。与绝缘层交错的第一导电材料的数层是形成于一集成电路基板上。第一导电材料的数层是被刻蚀以界定在第一组沟槽的左右的第一组叠层的导电条带，于此第一组叠层中的一叠层具有大于一目标宽度的两倍的宽度。
如于本发明说明书所使用的一目标宽度，是表示可作为储存装置中的位线的多个叠层的导电条带的一平均宽度。目标宽度实质上可等于一被称为半导体制造技术的已知技艺的′1F′的临界尺寸。如于本发明说明书所使用的″实质上等于″意指在如熟习本项技艺者所理解的半导体制造技术的制造公差之内。例如，临界尺寸可具有在靠近叠层的上端与靠近叠层的底部的导电条带之间的从26nm至33nm的平均值的范围。储存层是形成于在邻近叠层之间的沟槽中，且可作为字线的传导线是被界定在储存层上面。在本发明说明书中，虽然靠近叠层的上端及靠近叠层的底部的沟槽的宽度的平均值的范围可以不同于导电条带的临界尺寸的平均值的范围，但沟槽的宽度亦被称为′1F′。一沟槽与一合成的储存装置中的邻近的叠层的一种结合的宽度可被称为′2F′。
在界定第一组叠层之后，一第一储存层是形成于第一组沟槽的第一组叠层中的导电条带的侧表面上，且一第二导电材料的第一层是形成在第一储存层上面并具有一个与第一储存层共形的表面。
在第一储存层与第二导电材料的第一层形成于第一组沟槽中之后，第一组叠层是被刻蚀，以将第一组叠层中的每个叠层分成导电条带的第二组叠层中。第二组叠层中的每个叠层，是界定在第一组沟槽中的一第一沟槽与第二组沟槽中的一第二沟槽之间。第二组叠层中的一叠层具有实质上等于目标宽度的宽度。
在第二组叠层界定在第二组沟槽之间之后，一第二储存层是形成于第二组沟槽的第二组叠层中的导电条带的侧表面上，且一第二导电材料的第二层是形成在第二储存层上面并具有一与第二储存层共形的表面。
在第二储存层形成于第二组沟槽的第二组叠层中的导电条带的侧表面上，且第二导电材料的第二层是形成在第二储存层上面并具有一与第二储存层共形的表面之后，第二导电材料的第一层是被刻蚀，以界定第一组沟槽中的第一组传导线。第一组沟槽的多条传导线中的传导线是正交地被配置在第一储存层上面，并具有多个与第一储存层共形的表面，以界定在位于第一组叠层中的导电条带的侧表面与第一组沟槽中的第一组传导线之间的交点的接口区域的存储单元。
在多条传导线是被界定在第一组沟槽中之后，第二导电材料的第二层是被刻蚀，以界定一在第二组沟槽中的第二组传导线。第二组沟槽的多条传导线中的传导线是正交地被配置在第二储存层上面，并具有多个与第二储存层共形的表面，以界定在位于第二组叠层中的导电条带的侧表面与第二组沟槽中的第二组传导线之间的交点的接口区域的存储单元。
可形成水平传导线，以将第一组沟槽中的第一组传导线及第二组沟槽中的第二组传导线连接至储存装置中的一列译码器。可形成位线结构，以将第二组叠层的导电条带中的导电条带连接至储存装置中的一行译码器。
亦提供一种实质上如于此所说明的储存装置。
本发明的其他实施样态及优点可在检阅下述附图、详细说明与权利要求范围时获得了解。
附图说明
图1为一种三维(3D)NAND-快闪储存装置的立体图。
图2显示用于制造如同图1的一储存装置的一工艺中的一阶段。
图3显示用于制造如同图1的一储存装置的一工艺中的一第一刻蚀阶段。
图4显示用于制造如同图1的一储存装置的一工艺中的一第一填补阶段。
图5显示在图4所显示的结构上面的一可移除硬性掩模。
图6显示用于制造如同图1的一储存装置的一工艺中的一第二刻蚀阶段。
图7显示用于制造如同图1的一储存装置的一工艺中的一第二填补阶段。
图8显示在图7所显示的结构上面的一可移除硬性掩模。
图9显示一第三刻蚀阶段，用于界定第一组沟槽中的多条传导线。
图10显示在图9所显示的结构上面的一可移除硬性掩模。
图11显示一第四刻蚀阶段，用于界定第二组沟槽中的多条传导线。
图12显示多条连接字线的水平传导线。
图13A至图13B显示用于制造一储存装置的方法的一实施例的简化流程图。
图14为依据一实施例的一集成电路储存装置的简化方块图。
【符号说明】
ML1、ML2、ML3：金属层
102、103、104、105：导电条带
102B、103B、104B、105B：位线结构
109：SSL栅极结构
112、113、114、115：导电条带
112A、113A、114A、115A：位线结构
119：SSL栅极结构
125-1 WL至125-N WL：字线
126、127：接地端选择线GSL
128：源极线
172、173、174、175：层间连接器
200：结构
201：集成电路基板
211、213、215：导电层/第一导电材料
212、214、216：绝缘层
290：第一可移除硬性掩模
310、320、330：第一组叠层的导电条带
311、313：导电条带
312、314、316：绝缘条带
315：导电条带/沟槽
325：沟槽
330：叠层
331、333、335：导电条带
332、334、336：绝缘条带
410：第一储存层
420：第二导电材料的第一层
590：第二可移除硬性掩模
611、613、615：导电条带
612、614、616：绝缘条带
631、633、635：导电条带
632、634、636：绝缘条带
640、642、650、652、660、662：叠层的导电条带
641、651、661：第二沟槽
650：叠层
652、660：叠层
710：第二储存层
720：第二导电材料
890：第三可移除硬性掩模
911、912：第一储存组成物
921、922：第一组传导线
930：孔洞
1090：第四可移除硬性掩模
1111、1112：第二储存组成物
1121、1122：传导线
1130：孔洞
1210、1220：水平传导线
1313、1320至1390：步骤
1400：集成电路
1405：数据输入线
1410：控制器
1420：区块
1430：总线
1440：列译码器
1445：字线
1450：存储器译码器
1455：总线
1460：储存器阵列
1465：位线
1470：行译码器
1475：数据总线
1480：区块
1485：资料线
1490：输出电路
具体实施方式
以下参考图式而提供本发明的实施例的详细说明。下述说明将参照特定构造实施例及方法。吾人应理解到，不存在有意图将本发明限制于详细揭露的实施例及方法，但本发明可通过使用其他特征、元件、方法及实施例而实行。较佳实施例是被描述以说明本发明，而非限制其由权利要求范围所界定的范畴。熟习本项技艺者将认定关于以下说明的各种等效变化。各种实施例中的相同元件通常是以相同的参考数字提及。
图1为一种三维(3D)NAND-快闪储存装置的立体图。图1所显示的装置包括多个与绝缘条带交错的叠层的导电条带。绝缘材料是从此图中被移除以暴露出额外结构。举例而言，绝缘条带是在叠层中的导电条带之间被移除，以及在叠层的导电条带之间被移除。于此说明这个结构的某些细节，作为与基板上的周边电路(未显示)结合，可在半导体基板上被制造的一种三维(3D)储存器阵列的例子。其他多层电路结构亦可通过使用于此所说明的技术而形成。
在图1所显示的例子中，一种多层阵列是形成于一绝缘层上，并包括与多个叠层共形的多条字线125-1 WL至125-N WL(其中奇数页的WL编号下降)。多个叠层包括在多个平面中的导电条带112、113、114及115。相同平面中的导电条带是通过位线结构(例如102B)而电性耦接在一起。
位线结构112A、113A、114A及115A截断导电条带，例如多个叠层中的导电条带112、113、114及115。如显示的，这些位线结构112A、113A、114A及115A被电性连接至不同的位线，用于连接至译码电路以选择在阵列之内的平面。这些位线结构112A、113A、114A及115A可在界定多个叠层的同时被图案化。
位线结构102B、103B、104B及105B截断导电条带，例如导电条带102、103、104及105。如显示的，层间连接器172、173、174、175将位线结构102B、103B、104B及105B电性连接至金属层(例如一金属层ML3)中的不同的位线，用于连接至译码电路以选择在阵列之内的平面。这些位线结构102B、103B、104B及105B可在界定多个叠层的同时被图案化。
任何既定叠层的导电条带被耦接至位线结构112A、113A、114A及115A或位线结构102B、103B、104B及105B，而非两者。一叠半导体位线具有位线端往源极线端方位或源极线端往位线端方位的两个相反方位的其中一个。举例而言，此叠层的导电条带112、113、114及115具有位线端往源极线端方位；而导电条带102、103、104及105的叠层具有源极线端往位线端方位。
此叠层的导电条带112、113、114及115是通过位线结构112A、113A、114A及115A而终止于一端，通过SSL栅极结构119、接地选择线GSL 126、字线125-1 WL至125-N WL、接地选择线GSL 127，且通过源极线128而终止于另一端。此叠层的导电条带112、113、114及115并未到达位线结构102B、103B、104B及105B。
此叠层的导电条带102、103、104及105是通过位线结构102B、103B、104B及105B而终止于一端，通过SSL栅极结构109、接地选择线GSL 127、字线125-N WL至125-1 WL、接地选择线GSL 126，且通过一源极线(被图式的其他部分遮蔽)而终止于另一端。导电条带102、103、104及105的叠层并未到达位线结构112A、113A、114A及115A。
一层的储存材料是被部署在位于导电条带112-115及102-105的表面与多条字线125-1 WL至125-N WL之间的交点的接口区域中。接地选择线GSL 126及GSL 127是与多个叠层共形，类似于字线。
每个叠层的导电条带是通过位线结构而终止于一端并通过一源极线而终止于另一端。举例而言，此叠层的导电条带112、113、114及115是通过位线结构112A、113A、114A及115A而终止于一端，并通过一源极线128而终止在另一端上。位于此图的近端，每隔一个叠层的导电条带是通过位线结构102B、103B、104B及105B而终止，且每隔一个叠层的导电条带是通过分离的源极线而终止。位于此图的远程，每隔一个叠层的导电条带是通过位线结构112A、113A、114A及115A而终止，且每隔一个叠层的导电条带是通过分离的源极线而终止。
位线及串行选择线是形成于金属层ML1、ML2及ML3。位线被耦接至一平面译码器(未显示)。串行选择线被耦接至一串行选择线译码器(未显示)。
接地端选择线GSL 126及127可在界定字线125-1 WL至125-N WL的相同的步骤期间被图案化。接地选择装置是形成于在多个叠层的表面与接地选择线GSL 126及127之间的交点。SSL栅极结构119及109可在界定字线125-1 WL至125-N WL的相同的步骤期间被图案化。串行选择装置是形成于在多个叠层的表面及串行选择(SSL)栅极结构119及109之间的交点。这些设备被耦接至译码电路，用于选择在此阵列中的特定叠层之内的串行。
在图1所显示的例子中，储存器元件是形成于位于导电条带112-115及102-105的表面与多条字线125-1 WL至125-N WL之间的交点的接口区域中。在操作中，当电压经由其中一条字线被施加至一储存器元件的一栅极结构时，在栅极结构之下对应于储存器元件的一存储单元中的一通道区是被导通。于此所说明的技术是针对改善一存储单元中的通道区的性能，其可改善薄膜存储单元的性能，例如使用于图1的3D阵列的那些存储单元。
图2-图9显示用于制造如同图1的一储存装置的一基本工艺中的阶段。在图2-图9所显示的工艺中，第一组叠层的导电条带是被界定在第一组沟槽之间，于此第一组叠层中的每个叠层具有一大于目标宽度的两倍或′2F′的宽度。一第一储存层是形成于沟槽中，而可作为字线的传导线是被界定在第一储存层上面。然后，第一组叠层的导电条带是被刻蚀，以将第一组叠层中的每个叠层分成在第二组沟槽之间的导电条带的第二组叠层，于此第二组叠层中的每个叠层具有一实质上等于目标宽度或′1F′的宽度。接着，于第二组沟槽中形成一第二储存层，且在第二储存层上面界定可作为字线的传导线。
在图2中，一结构200是显示成包括在一集成电路基板(例如201)上的与绝缘层(例如212、214、216)交错的一第一导电材料(例如211、213、215)的数层，由绝缘层及导电层的交错沉积所产生。导电层可通过使用掺杂半导体而譬如在一毯覆式沉积(BlanketDeposition)中形成在一储存装置的一阵列区域中。依据实施例，导电层(例如211、213、215)可通过使用具有N型或P型掺杂的多晶硅或外延单晶硅而被实施。层间绝缘层(例如212、214、216)可譬如通过二氧化硅、其他氧化硅或氮化硅而被实施。这些层可利用各种方法来形成，包括已知技艺可得到的低压化学气相沉积LPCVD工艺。
一第一可移除硬性掩模(例如290)，例如先进图案化薄膜(Advanced PatterningFilm，APF)，是形成在一与绝缘层交错的第一导电材料上，用于图案化在第一组沟槽之间的第一组叠层的导电条带。第一可移除硬性掩模具有分别对应于第一组叠层的导电条带中的叠层与第一组沟槽中的沟槽的掩模区域以及隔开的开放刻蚀区域。
图3显示用于制造如同图1的一储存装置的一工艺中的第一刻蚀阶段。第一导电材料的数层是譬如通过使用第一可移除硬性掩模(例如290，图2)及反应性离子刻蚀(RIE)而在一第一平版印刷图案化步骤中被刻蚀，用于界定在第一组沟槽(例如315、325)之间的第一组叠层的导电条带(例如310、320、330)。例如，一叠层310可包括与绝缘条带312、314及316交错的导电条带311、313及315，而一叠层330可包括与绝缘条带332、334及336交错的导电条带331、333及335。导电条带可通过使用第一导电材料而被实施。在界定第一组叠层的导电条带(例如310、320、330)之后，可移除硬性掩模(例如290)是例如通过使用O2/H2等离子体灰化机而被移除，停止于在可移除硬性掩模下方的一绝缘层。在半导体制造中，等离子体灰化为从一被刻蚀芯片移除光刻胶或可移除硬性掩模的工艺。通过使用一等离子体源，产生一单原子反应物质。氧及氢可被使用作为反应物质。反应物质与光刻胶或可移除硬性掩模结合以形成接着被移除的气体。
第一组叠层中的一叠层可具有大于目标宽度的两倍或′2F′的宽度。如图3的例子所示，叠层(例如310、320、330)具有大于目标宽度的两倍或′2F′的宽度。
当储存装置中的叠层包括更多层的存储单元时，在叠层之间的沟槽都必须更深并具有较高的深宽比。然而，当深宽比变得更高时，在沟槽之间的叠层会具有包括弯曲及倒塌的机械问题。具有一较宽宽度(例如′3F′)的叠层是比具有一更狭小的宽度(例如′1F′)的叠层较不可能经验弯曲或倒塌问题。通过释放叠层的宽度，譬如从1F至3F，可更确实地制造储存装置中的叠层以支持更多层的存储单元。
图4显示用于制造如同图1的一储存装置的一工艺中的第一填补阶段。图4显示使第一储存层(例如410)形成在第一组沟槽(例如315、325)的第一组叠层中的导电条带的侧表面上，以及使一第二导电材料的第一层(例如420)形成在第一储存层(例如410)上面并具有一与第一储存层(例如410)共形的表面上面的结果。第一储存层是以一保形方式被沉积在第一组叠层的导电条带中的叠层上面。第一储存层可通过可包括电荷储存结构的一储存材料的毯覆式沉积而形成。
储存装置中的电荷储存结构可包括从快闪储存器技术得知的多层介电电荷补捉结构，例如ONO(氧化物-氮化物-氧化物)、ONONO(氧化物-氮化物-氧化物-氮化物-氧化物)、SONOS(硅-氧化物-氮化物-氧化物-硅)、BE-SONOS(能隙工程硅-氧化物-氮化物-氧化物-硅)、TANOS(钽氮化物、氧化铝、氮化硅、氧化硅、硅)以及MABE-SONOS(金属-高k带间隙-工程硅-氧化物-氮化物-氧化物-硅)。
第二导电材料的第一层可包括具有N型或P型掺杂的高功函数金属或多晶硅，且用于作为字线的传导线。一金属的功函数(work function)表示需要从金属移除一电子的最小热力学功(亦即，能量)。功函数为一种金属的表面的特性。例如，高功函数金属可包括化学元素TiN、TaN、Pt、W等。高深宽比沉积技术(例如多晶硅的低压力化学气相沉积)可被利用，以完全填满在叠层之间的沟槽，甚至完全填满像具有高深宽比的10毫微米宽那样的非常狭小的沟槽。
图5显示在图4所显示的结构上面的第二可移除硬性掩模(例如590)，例如先进图案化薄膜(Advanced Patterning Film，APF)。第二可移除硬性掩模具有多个掩模区域以及多个隔开的开放刻蚀区域，分别对应于导电条带的第二组叠层中的导电条带的叠层与第二组沟槽中的沟槽。
图6显示用于制造如同图1的一储存装置的工艺中的第二刻蚀阶段。在第一储存层(例如410)与一第二导电材料的第一层(例如420)形成于第一组沟槽(例如315、325)中之后，第一组叠层是譬如通过使用一第二可移除硬性掩模(例如590，图5)及反应性离子刻蚀(Reactive Ion Etching，RIE)而被刻蚀，用于界定在第二组沟槽(例如641、651、661)之间的导电条带的第二组叠层(例如640、642、650、652、660、662)。第一组叠层(例如310)中的每个叠层被分为第二组叠层的导电条带中的两个叠层(例如640、642)。例如，一叠层640可包括与绝缘条带612、614及616交错的导电条带611、613及615，且一叠层662可包括与绝缘条带632、634及636交错的导电条带631、633及635。第二组叠层中的每个叠层(例如642)是被界定在第一组沟槽中的一第一沟槽(例如315)与第二组沟槽中的一第二沟槽(例如641)之间。第二组叠层中的一叠层具有一实质上等于目标宽度或′1F′的宽度。在界定第二组叠层的导电条带(例如640、642、650、652、660、662)之后，例如通过使用O2/H2等离子体灰化机而移除可移除硬性掩模(例如590)，以停止于一在可移除硬性掩模下方的绝缘层。
因为第一组沟槽中的沟槽是在界定第二组叠层的导电条带之前以第一储存层及第二导电材料填满，所以邻近以第一储存层及第二导电材料填满的第一组沟槽中的一沟槽(例如315)的第二组叠层中的两个叠层(例如642、650)，在结构上是比邻近一并未被填满的沟槽的两个叠层更强。因此，可利用较高的深宽比来刻蚀沟槽，且可制造出叠层中的更多层的存储单元。
图7显示用于制造如同图1的一储存装置的工艺中的一第二填补阶段。图7显示使第二储存层(例如710)形成在第二组沟槽(例如641、651、661)的第二组叠层中的导电条带的侧表面上，以及使第二层的第二导电材料(例如720)形成在第二储存层(例如710)上面并具有与第二储存层(例如710)共形的表面的结果。第二储存层是以一种保形方式被沉积在第二组叠层的导电条带中的叠层上面。第二储存层(例如710)可通过可包括电荷储存结构的储存材料的毯覆式沉积而形成，如同于第一储存层(例如410，图4)所说明的。
第二导电材料的第二层可包括具有N型或P型掺杂的高功函数金属或多晶硅，且用于作为字线的传导线。可利用高深宽比沉积技术(例如多晶硅的低压力化学气相沉积)以完全填满在叠层之间的沟槽。
图8显示在图7所显示的结构上面的第三可移除硬性掩模(例如890)。第三可移除硬性掩模具有掩模区域以及隔开的开放刻蚀区域。掩模区域对应于第二组叠层中的导电条带的叠层，以及待被界定在第一组沟槽中的第一组沟槽中的第一组传导线。空间隔开开放刻蚀区域对应于第二导电材料的第一层中的待被移除的导电材料，以及待被移除的第一储存层中的储存材料。
图9显示一第三刻蚀阶段以界定第一组沟槽中的多条传导线。多条传导线可作为供储存装置用的字线。第三刻蚀阶段可利用第三可移除硬性掩模(例如890，图8)，以刻蚀在传导线之间的高深宽比沟槽。多晶硅可通过使用一种对氧化硅或氮化硅上面的多晶硅而言是高度选择性的刻蚀工艺而被刻蚀。在界定第一组沟槽中的多条传导线之后，例如通过使用O2/H2等离子体灰化机而移除可移除硬性掩模(例如890)，以停止于一在可移除硬性掩模下方的绝缘层。
在第二储存层(例如710)形成于第二组沟槽(例如641、651、661)的第二组叠层(例如640、642、650、652、660、662)中的导电条带的侧表面上，且使第二导电材料的第二层(例如720)形成在第二储存层上面并具有一与第二储存层共形的表面之后，第二导电材料的第一层(例如420，图4)是被刻蚀，以界定在第一组沟槽(例如315、325)中的第一组传导线(例如921、922)，第一组传导线是正交地配置在第一组叠层的导电条带上面，并具有与第一储存层(例如410)共形的表面，以界定在位于第一组叠层中的导电条带的侧表面与第一组沟槽中的第一组传导线之间的交点的接口区域的存储单元。
在一个实施例中，于刻蚀第二导电材料的第一层以界定第一组传导线的同时，第一储存层是被刻蚀以界定第一组沟槽中的一第一储存组成物(例如911、912)。第一储存组成物包括如关于储存装置所说明的储存材料，例如电荷储存结构。第一储存组成物是正交地配置在第一组叠层中的导电条带上面，并具有与第一组传导线中的传导线共形的表面。第一储存组成物是被部署于第一组沟槽中的导电条带的侧表面以及第一组传导线中的传导线之间。第二导电材料的第一层中的待移除的导电材料，与在接口区域外部以及在第一组个沟槽中的第一储存层的待移除的储存材料是被移除。
此移除造成在第一组沟槽中的孔洞(例如930)，孔洞位在朝X方向的叠层(例如652、660)之间、位在传导线(例如921、922)之间以及位在朝一Y方向的第一储存组成物(例如911、912)之间。在Z方向，孔洞是与第一组沟槽中的沟槽一样深。因此，第一组传导线中的邻近的传导线(例如921、922)及邻近的第一储存组成物(例如911、912)是被第一组沟槽中的孔洞(例如930)隔开。
图10显示在图9所显示的结构上面的第四可移除硬性掩模(例如1090)。第四可移除硬性掩模具有多个掩模区域及隔开的开放刻蚀区域。掩模区域对应于第二组叠层的导电条带的叠层、第一组沟槽以及在待被界定在第二组沟槽中的第二组沟槽中的第二组传导线。空间隔开开放刻蚀区域对应于第二导电材料的第二层待被移除的部分，以及待被移除第二储存层中的储存材料。
图11显示第四刻蚀阶段，用于界定在第二组沟槽中的多条传导线。多条传导线可作为供储存装置用的字线。第四刻蚀阶段可利用第四可移除硬性掩模(例如1090，图10)，以刻蚀在传导线之间的高深宽比沟槽。多晶硅可通过使用一种对氧化硅或氮化硅上面的多晶硅而言是高度选择性的刻蚀工艺而被刻蚀。在界定第二组沟槽中的多条传导线之后，可移除硬性掩模(例如1090)是例如通过使用O2/H2等离子体灰化机而被移除，以停止于一在可移除硬性掩模下方的绝缘层。
在多条传导线(例如921、922，图9)被界定在第一组沟槽(例如315、325)中之后、第二导电材料的第二层(例如720)被刻蚀以界定在第二组沟槽(例如641、651、661)中的第二组传导线(例如1121，1122)，第二组传导线是正交地配置在第二组叠层的导电条带上面，并具有与第二储存层(例如710)共形的表面，以界定在位于第二组叠层中的导电条带的侧表面与第二组沟槽中的第二组传导线之间的交点的接口区域的存储单元。
在一个实施例中，于第二导电材料的第二层被刻蚀以界定第二组传导线的同时，第二储存层是被刻蚀以界定在第二组沟槽中的一第二储存组成物(例如1111、1112)。第二储存组成物包括如关于储存装置所说明的储存材料，例如电荷储存结构。第二储存组成物是正交地配置在第二组叠层中的导电条带上面，并具有与第二组传导线中的传导线共形的表面。第二储存组成物是被部署于第二组沟槽中的导电条带的侧表面以及第二组传导线中的传导线之间。第二导电材料的第二层中的非必要的导电材料与在接口区域外部以及在第二组沟槽中的第二储存层的非必要的储存材料是被移除。
此移除造成在第二组沟槽中的孔洞(例如1130)，孔洞位在朝一X方向的叠层(例如660、662)之间、位在传导线(例如1121、1122)之间以及位在朝一Y方向的第二储存组成物(例如1111、1112)之间。朝一Z方向，孔洞是与第二组沟槽中的沟槽一样深。因此，第二组传导线中的邻近的传导线(例如1121、1122)及邻近的第二储存组成物(例如1111、1112)是被第二组沟槽中的孔洞(例如1130)隔开。
在一替代实施例中，可利用如图9所显示的第三刻蚀阶段以界定第一组沟槽中的多条传导线，且可利用如图11所显示的第四刻蚀阶段以界定第二组沟槽中的多条传导线。在另一个实施例中，在如与图7相关所说明的第二填补阶段之后，亦可利用单一硬性掩模以界定在第一组沟槽及第二组沟槽中的多条传导线。
图12显示水平传导线(例如1210、1220)，水平传导线连接作为字线的第一组沟槽(例如315、325)中的多条传导线(例如921、922，图9)以及第二组沟槽(例如641、651、661)中的多条传导线(例如1121、1122，图11)。水平传导线可以是多晶硅或金属线，透过停止在图11所显示的结构的叠层的顶端上的一刻蚀工艺而形成。水平传导线可将字线连接至储存装置中的一列译码器(例如1440，图14)。
在与图2-图9相关所说明的实施例中，界定第一组叠层的导电条带，于此第一组叠层中的每个叠层具有大于目标宽度的两倍或′2F′的宽度。在一替代实施例中，第一组叠层中的每个叠层可具有实质上等于目标宽度的七倍或′7F′的宽度。
在替代实施例中，第一储存层接着可形成于第一组沟槽中的沟槽中，且可作为字线的传导线是被界定在第一储存层上面。然后，刻蚀第一组叠层的导电条带，以将第一组叠层中的每个叠层分成在第二组沟槽之间的导电条带的第二组叠层中的两个叠层，于此第二组叠层中的每个叠层具有大于目标宽度的两倍或′2F′的宽度。接着形成一第二储存层于第二组沟槽中，且在第二储存层上面界定可作为字线的传导线。
最后，刻蚀第二组叠层的导电条带，以将第二组叠层中的每个叠层分成在第三组沟槽之间的导电条带的第三组叠层中的两个叠层，于此第三组叠层中的每个叠层具有实质上等于目标宽度或′1F′的宽度。接着形成一第三储存层于第三多个沟槽中，且在第三储存层上面界定可作为字线的传导线。
图13A至图13B显示用于制造一储存装置的方法的一实施例的简化流程图。一与绝缘层交错的第一导电材料的数层是形成于一集成电路基板上(1310)。第一导电材料的数层是譬如通过使用一第一可移除硬性掩模及反应性离子刻蚀(RIE)而被刻蚀，用于界定在第一组沟槽之间的第一组叠层的导电条带，于此第一组叠层中的一叠层具有一大于目标宽度的两倍或′2F′的宽度(1320)。在界定第一组叠层之后，一第一储存层是形成于第一组沟槽的第一组叠层中的导电条带的侧表面上(1330)，然后使一第二导电材料的一第一层形成在第一储存层上面，并具有一与第一储存层共形的表面(1340)。
在第一储存层与第二导电材料的第一层形成于第一组沟槽中之后，譬如使用一第二可移除硬性掩模及反应性离子刻蚀(RIE)来刻蚀第一组叠层，以界定在第二组沟槽之间的第二组叠层的导电条带(1350)。第一组叠层中的每个叠层被分为在第二组叠层的导电条带中的两个叠层。第二组叠层中的每个叠层，是被界定在第一组沟槽中的一第一沟槽与第二组沟槽中的一第二沟槽之间。第二组叠层中的一叠层具有一实质上等于目标宽度或′1F′的宽度。
在第二组叠层被界定在第二组沟槽之间之后，一第二储存层是形成于第二组沟槽的第二组叠层中的导电条带的侧表面上(1360)，然后使一第二导电材料的第二层形成在第二储存层上面，并具有一与第二储存层共形的表面(1370)。
在使第二储存层形成于第二组沟槽的第二组叠层中的导电条带的侧表面上，以及使第二导电材料的第二层形成在第二储存层上面并具有一与第二储存层共形的表面之后，譬如通过使用一第三可移除硬性掩模及反应性离子刻蚀(RIE)来刻蚀第二导电材料的第一层，用于界定第一组沟槽中的第一组传导线(1380)。第一组沟槽的多条传导线中的传导线是被正交地配置在第一组叠层中的导电条带上面，并具有与第一储存层共形的表面，以界定在位于在第一组叠层中的导电条带的侧表面与第一组沟槽中的第一组传导线之间的交点的接口区域的存储单元。
在一个实施例中，于刻蚀第二导电材料的第一层以界定第一组传导线的同时，刻蚀第一储存层是以界定第一组沟槽中的一第一储存组成物。第一储存组成物是被正交地配置在第一组叠层中的导电条带上面，并具有与第一组传导线中的传导线共形的表面。第二导电材料的第一层中的非必要的导电材料，与在接口区域外部以及在第一组沟槽中的第一储存层中的非必要的储存材料是被移除。
在多条传导线被界定在第一组沟槽中之后，譬如通过使用一第四可移除硬性掩模及反应性离子刻蚀(RIE)来刻蚀第二导电材料的第二层，用于界定第二组沟槽中的第二组传导线(1390)。第二组沟槽的多条传导线中的传导线是被正交地配置在第二储存层上面，并具有与第二储存层共形的表面，以界定在位于在第二组叠层中的导电条带的侧表面与第二组沟槽中的第二组传导线之间的交点的接口区域的存储单元。
在一个实施例中，于刻蚀第二导电材料的第二层以界定第二组传导线的同时，刻蚀第二储存层以界定在第二组沟槽中的一第二储存组成物。第二储存组成物是正交地被配置在第二组叠层中的导电条带上面，并具有与第二组传导线中的传导线共形的表面。第二导电材料的第二层中的非必要的导电材料，与在接口区域外部以及在第二组沟槽中的第二储存层中的非必要的储存材料是被移除。
图14为依据一实施例的一集成电路储存装置的简化方块图。集成电路1400包括在一集成电路基板上的一3D储存器阵列1460。储存器阵列1460包括实质上如于此所说明的改良的高深宽比沟槽结构。
一列译码器1440被耦接至多条字线1445，并沿着储存器阵列1460中的列被配置。一行译码器1470被耦接至沿着行被配置在储存器阵列1460中的多条位线1465，用于从储存器阵列1460中的存储单元读取并写入数据。一存储器译码器1450被耦接至总线1455上的储存器阵列1460中的多个存储器。地址是在总线1430上被供应至行译码器1470、列译码器1440及存储器译码器1450。区块1480中的感测放大器及数据输入结构，于此例子中是经由数据总线1475而耦接至行译码器1470。来自感测放大器的感测数据是经由输出数据线1485被供应至输出电路1490。输出电路1490驱动感测数据至集成电路1400外部的目标。输入数据是经由数据输入线1405而从集成电路1400上的输入/输出端，或从集成电路1400内部或外部的其他数据源(例如一通用处理器或特殊用途应用电路，或提供被3D储存器阵列1460所支持的系统单芯片功能的模块的一组合)被供应至区块1480中的数据输入结构。
在图14所显示的例子中，使用一偏压配置状态机的一控制器1410，控制经由区块1420中的电压源(例如读取及写入电压)而产生或提供的偏压配置电源电压的施加。控制器1410可包括多个操作模式，供给多阶储存式单元(Multi-Level Cell，MLC)写入及读取用。控制器1410可通过使用如本领域已知的特殊用途逻辑电路系统而被实施。在替代实施例中，控制器包括一通用处理器，通用处理器可在相同的集成电路上被实施，并执行一计算机程序以控制此装置的操作。在又其他实施例中，特殊用途逻辑电路系统及通用处理器的组合可被利用于控制器的实行。
本技术可被应用至三维(3D)储存装置，包括浮动栅极储存器、电荷捕捉储存器以及其他非易失性储存器。本技术亦可被应用至利用制造上的高深宽比刻蚀的任何集成电路。
虽然本发明是参考上述详细的较佳实施例及例子而揭露，但吾人应理解到这些例子是意图呈现一种说明而非限制的意义。吾人考虑到，熟习本项技艺者将轻易地想起修改及组合，其修改及组合将是在本发明的精神及随附权利要求范围的范畴之内。

Claims (9)

1.一种储存装置的制造方法，包括：
形成与多个绝缘层交错的数层第一导电材料在一集成电路基板上；
刻蚀所述数层第一导电材料以界定在第一组沟槽之间的第一组叠层的导电条带，其中所述第一组叠层中的一叠层具有大于一目标宽度的两倍的宽度；及
刻蚀所述第一组叠层以将所述第一组叠层中的每个叠层分为第二组叠层的导电条带中的两个叠层，其中所述第二组叠层中的每个叠层，是界定在所述第一组沟槽中的一第一沟槽以及第二组沟槽中的一第二沟槽之间，其中所述第二组叠层中的一叠层具有等于所述目标宽度的宽度；
其中所述储存装置中存储单元的通道区系形成于所述第二组叠层中的所述数层第一导电材料的导电条带中。
2.根据权利要求1所述的储存装置的制造方法，更包括：
在界定所述第一组叠层之后并在界定所述第二组叠层之前，
形成一第一储存层在所述第一组沟槽的所述第一组叠层中的导电条带的侧表面上；以及
使第二导电材料的第一层形成在所述第一储存层上面，并具有一与所述第一储存层共形的表面。
3.根据权利要求1所述的储存装置的制造方法，更包括：
形成第二储存层在所述第二组沟槽的所述第二组叠层中的导电条带的侧表面上；以及
使第二导电材料的第二层形成在所述第二储存层上面，并具有一与所述第二储存层共形的表面。
4.根据权利要求2所述的储存装置的制造方法，更包括：
在使一第二储存层形成于所述第二组沟槽的所述第二组叠层中的导电条带的侧表面上，且使所述第二导电材料的第二层形成在所述第二储存层上面，并具有一与所述第二储存层共形的表面之后，
刻蚀所述第二导电材料的所述第一层，以界定所述第一组沟槽中的第一组传导线，所述第一组传导线是正交地配置在所述第一组叠层中的所述导电条带上面，并具有与所述第一储存层共形的表面，以界定在位于在所述第一组叠层中的所述导电条带的侧表面与所述第一组沟槽中的所述第一组传导线之间的交点的接口区域中的存储单元；
刻蚀所述第一储存层以界定所述第一组沟槽中的第一储存组成物，所述第一储存组成物正交地配置在所述第一组叠层中的所述导电条带上面，并具有与所述第一组传导线中的传导线共形的表面；
移除所述第二导电材料的所述第一层中不必要的导电材料，与所述接口区域外部以及在所述第一组沟槽中的所述第一储存层中的不必要的储存材料。
5.根据权利要求3所述的储存装置的制造方法，更包括：
在多条传导线被界定在所述第一组沟槽中之后，刻蚀所述第二导电材料的所述第二层，以界定所述第二组沟槽中的第二组传导线，所述第二组传导线正交地配置在所述第二储存层上面，并具有与所述第二储存层共形的表面，以界定在位于在所述第二组叠层中的所述导电条带的侧表面与所述第二组沟槽中的所述第二组传导线之间的交点的接口区域中的存储单元；
刻蚀所述第二储存层以界定所述第二组沟槽中的第二储存组成物，所述第二储存组成物正交地配置在所述第二组叠层中的所述导电条带上面，并具有与所述第二组传导线中的传导线共形的表面；
移除所述第二导电材料的所述第二层中不必要的导电材料，与所述接口区域外部以及在所述第二组沟槽中的所述第二储存层中的不必要的储存材料。
6.根据权利要求2所述的储存装置的制造方法，更包括：
在形成所述第二导电材料的所述第一层之后，及
在使第二储存层形成于所述第二组沟槽的所述第二组叠层中的导电条带的侧表面上，以及使所述第二导电材料的第二层形成在所述第二储存层上面，并具有一与所述第二储存层共形的表面之后，
通过使用单一硬性掩模刻蚀所述第二导电材料的所述第一层及所述第二层，用于界定所述第一组沟槽中及所述第二组沟槽中的多条传导线，所述多条传导线是正交地配置在所述第一储存层及所述第二储存层上面，并具有与所述第一储存层及所述第二储存层共形的表面，以界定在位于在所述第一组与第二组叠层中的所述导电条带的侧表面与所述多条传导线之间的交点的接口区域中的存储单元；
刻蚀所述第一储存层及所述第二储存层，以界定在所述第一组沟槽及所述第二组沟槽中的一储存组成物，所述储存组成物是正交地配置在所述第一组叠层及所述第二组叠层中的所述导电条带上面，并具有与所述多条传导线中的传导线共形的表面；
移除所述第二导电材料的所述第一层中的过多的导电材料，与所述接口区域外部以及在所述第一组沟槽中的所述第一储存层中的过多的储存材料；及
移除所述第二导电材料的所述第二层中不必要的导电材料，与所述接口区域外部以及在所述第二组沟槽中的所述第二储存层中的不必要的储存材料。
7.根据权利要求1所述的储存装置的制造方法，包括：
形成多条水平传导线，将所述第一组沟槽中的第一组传导线及所述第二组沟槽中的第二组传导线连接至所述储存装置中的一列译码器。
8.根据权利要求1所述的储存装置的制造方法，包括：
形成多个位线结构，将所述第二组叠层的导电条带中的导电条带连接至所述储存装置中的一行译码器。
9.根据权利要求1所述的储存装置的制造方法，其中所述第一组叠层中的所述叠层具有等于所述目标宽度的七倍的宽度。
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