TWI453897B

TWI453897B - 記憶裝置、其製造方法與操作方法

Info

Publication number: TWI453897B
Application number: TW100107232A
Authority: TW
Inventors: Hang Ting Lue; Shih Hung Chen
Original assignee: Macronix Int Co Ltd
Priority date: 2011-03-03
Filing date: 2011-03-03
Publication date: 2014-09-21
Also published as: TW201238033A

Description

記憶裝置、其製造方法與操作方法

本發明係有關於記憶裝置、其製造方法與操作方法，特別係有關於三維垂直閘極記憶裝置、其製造方法與其操作方法。

記憶裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦檔案等等之儲存元件中。隨著應用的增加，對於記憶裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度的記憶裝置。

設計者們開發一種提高記憶裝置密度的方法係使用三維堆疊記憶裝置，藉以達成更高的記憶容量，同時降低每一位元之成本。然而，目前此種記憶裝置的記憶單元尺寸的微縮極限仍大於50 nm，很難有重大的突破。記憶裝置的效能可也能係受到使用的元件材料而有所限制。

本發明係有關於一種記憶裝置、其製造方法與操作方法。記憶裝置具有非常小的微縮尺寸與良好的效能。

根據本發明之一方面，提供一種記憶裝置。記憶裝置包括基底、堆疊結構、通道元件、介電元件、源極元件與位元線。堆疊結構配置於基底上。堆疊結構各包括串列選擇線、字元線、接地選擇線與絕緣線。串列選擇線、字元線與接地選擇線係藉由絕緣線互相分開。通道元件配置於堆疊結構之間。介電元件配置於通道元件與堆疊結構之間。源極元件配置於基底的上表面與通道元件的下表面之間。位元線配置於通道元件的上表面上。

根據本發明之另一方面，提供一種記憶裝置的製造方法。方法包括以下步驟。於基底上配置堆疊結構。堆疊結構各包括串列選擇線、字元線、接地選擇線與絕緣線。串列選擇線、字元線與接地選擇線係藉由絕緣線互相分開。配置通道元件於堆疊結構之間。配置介電元件於通道元件與堆疊結構之間。配置源極元件於基底的上表面與通道元件的下表面之間。配置位元線於通道元件的上表面上。

根據本發明之又另一方面，提供一種記憶裝置的操作方法。方法包括以下步驟。提供記憶裝置。記憶裝置包括基底、堆疊結構、通道元件、介電元件、源極元件與位元線。堆疊結構配置於基底上。堆疊結構各包括串列選擇線、字元線、接地選擇線與絕緣線。串列選擇線、字元線與接地選擇線係藉由絕緣線互相分開。通道元件包括通道線。通道線配置於堆疊結構之間且互相分開。介電元件配置於通道線與堆疊結構之間。源極元件配置於基底的上表面與些通道線的下表面之間。位元線配置於通道線的上表面上。選擇通道線至少之一開啟。

為讓本發明之上述目的、特徵、和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

第1圖至第13圖繪示記憶裝置的一製造實施例。請參照第1圖，於基底2上配置源極元件4。於實施例中，源極元件4可包括源極層或源極線。第1圖至第13圖所示之實施例係以源極元件4為覆蓋基底2的源極層說明。源極元件4可具有N+導電型。於一實施例中，源極元件4係絕緣地配置在基底2上。舉例來說，源極元件4與基底2係藉由一介電結構(未顯示)互相分開。於源極元件4上交錯地堆疊犧牲層6與絕緣層8。犧牲層6係藉由絕緣層8互相分開。犧牲層6可包括氮化物例如氮化矽。絕緣層8可包括氧化物例如氧化矽。絕緣層8中最底的一個可為埋藏氧化層。

圖案化犧牲層6與絕緣層8以形成如第2圖所示的圖案化的結構10、12、14。第一開口16、18係露出源極元件4。請參照第3圖，於第一開口16、18中配置導電材料以形成通道元件20、22。於實施例中，源極元件4係單晶材料，且通道元件20、22係在源極元件4上以選擇性磊晶成長所形成的單晶材料。於一實施例中，源極元件4與通道元件20、22係由單晶矽所構成。在磊晶之前亦可進行清洗步驟以移除源極元件4上的原生氧化層，以形成品質良好的通道元件20、22。

對圖案化的結構10、12、14進行圖案化製程以形成如第4圖所示的第二開口24、26、28與絕緣線30。移除第二開口24、26、28露出的犧牲層6以形成如第5圖所示之露出通道元件20、22的狹縫32。於一實施例中，可利用熱磷酸(H₃ PO₄ )移除犧牲層6(例如氮化矽)。使用的蝕刻製程係具有高的選擇性，因此不會損壞源極元件4(例如單晶矽)與絕緣線30(例如氧化物)。於一實施例中，第5圖所示之氧化物絕緣線30係鄰接在支撐結構(例如第6圖中所示的支撐結構29A例如氧化物)的側壁上，因此有足夠的力量維持結構。請參照第7圖，其繪示一些實施例中記憶裝置的上視圖，週期性環繞的氧化物支撐結構29B幫助支撐氧化物絕緣線30B。

請參照第8圖，於狹縫32露出的通道元件20、22上形成介電元件34。於實施例中，舉例來說，介電元件34可具有多層結構，例如是ONO複合層或ONONO複合層或BE-SONOS複合層(其結構可參考美國申請案號11/419,977，專利號7414889)，或是包括例如由氧化矽與氮化矽交錯堆疊形成的ONO結構。介電元件34亦可為單一材料層，包括氮化矽或氧化矽例如二氧化矽、氮氧化矽。介電元件34可以氣相沉積例如化學氣相沉積的方式形成。請參照第9圖，於狹縫32中填充導電材料36。此外，導電材料36填充第二開口24、26、28。導電材料36也可延伸至通道元件20、22上。

移除導電材料36位於第二開口24、26、28中的部分，留下填充在狹縫32中的導電材料36以形成如第10圖所示的堆疊結構40、42、44、46。請參照第10圖，堆疊結構40、42、44、46各包括例如串列選擇線(SSL)48、字元線(WL)50、接地選擇線(GSL)52與絕緣線54。串列選擇線48、字元線50與接地選擇線52係藉由絕緣線54互相分開。通道元件20與通道元件22在圖案化之後係分別包括如第11圖所示的通道線56、58與通道線60、62。通道線56與58係互相分離。同樣地，通道線60與62係互相分離，如第12圖繪示沿著第11圖AA線段的剖面圖所示。

請參照第13圖，形成位元線64、66於通道線56、58、60、62上。於第13圖所示的記憶裝置中，串列選擇線48、字元線50、接地選擇線52與位元線64、66可包括半導體材料例如多晶矽。串列選擇線48、字元線50、接地選擇線52與位元線64、66也可包括金屬例如鎢，以降低電阻。源極元件4(於此實施例中為覆蓋基底2的源極層)係配置於基底2的上表面68與通道元件20、22(包括例如通道線56、58、60、62)的下表面70、72之間。位元線64、66係配置於通道元件20、22(包括例如通道線56、58、60、62)的上表面74、76上。於一實施例中，通道元件20、22與源極元件4係由單晶矽所構成，具有非常好的導電特性，且之間的電阻低。

第14圖至第19圖繪示記憶裝置的另一製造實施例。請參照第14圖，於基底102上交錯地堆疊絕緣層104與導電層106。絕緣層104可包括氧化物例如氧化矽。絕緣層104中最底的一個可為埋藏氧化層。導電層106可包括金屬或半導體材料例如多晶矽。於實施例中，導電層106係在形成多晶矽層之後進行摻雜(例如P型雜質以提高功函數並抑制閘極注入)所形成。導電層106係藉由絕緣層104互相分開。圖案化絕緣層104與導電層106以形成如第15圖所示的堆疊結構108、110。請參照第15圖，堆疊結構108、110各包括例如串列選擇線112、字元線114、接地選擇線116與絕緣線118。串列選擇線112、字元線114與接地選擇線116係藉由絕緣線118互相分開。堆疊結構108與堆疊結構110之間具有間隙119。於一實施例中，間隙119的寬度W1係大於60 nm。

請參照第16圖，於間隙119露出的基底102與堆疊結構108、110上形成介電元件120。舉例來說，介電元件120具有多層結構，例如是ONO複合層或ONONO複合層或BE-SONOS複合層(其結構可參考美國申請案號11/419,977，專利號7414889)。於一實施例中，介電元件120具有ONO結構，其中介電層122為氧化矽，介電層124為氮化矽，介電層126為氧化矽。於其他實施例中，介電元件120係單一材料層(未顯示)，包括氮化矽或氧化矽例如二氧化矽、氮氧化矽。

請參照第17圖，以導電材料128填充間隙119。導電材料128可延伸至堆疊結構108、110上。於一實施例中，係對導電材料128(例如多晶矽)延伸至堆疊結構108、110上的部分進行摻雜(例如摻雜N型雜質)，以形成摻雜的(例如N+)導電材料130。於摻雜的導電材料130上形成圖案化的罩幕層132，移除摻雜的導電材料130未被罩幕層132遮蔽的部分以形成例如如第18圖所示的位元線134、136、138。並移除導電材料128未被罩幕層132遮蔽的上部分以形成如第18圖所示的通道元件140，其包括例如通道線142、144、146、148。導電材料128留下的底部分係形成如第18圖所示的源極元件154，包括例如源極線150、152。移除罩幕層132以形成如第19圖所示的記憶裝置。

請參照第19圖，源極元件154(其包括源極線150、152)係配置於基底102的上表面156與通道元件140(包括通道線142、144、146、148)的下表面158之間。位元線134、136、138係配置於通道元件140的上表面160上。源極元件154與基底102係藉由介電元件120互相分開。基底102可用作底部閘極(bottom gate)，以降低源極元件154的電阻。舉例來說，源極元件154中位於堆疊結構110同一側邊上、且互相分開之通道線144、146、148下方的源極線152係單一或連續地延伸。舉例來說，位於堆疊結構110相對側邊上之通道線142與144下方的源極線150與152係互相分開。通道線142、144、146、148之長邊(往Y方向延伸)係垂直於源極線150、152之長邊(往Z方向延伸)。

請參照第19圖，於一實施例中，串列選擇線112、字元線114與接地選擇線116係具有第一導電型(例如P型)；位元線134、136、138、源極元件154(包括源極線150、152)與通道元件140(包括例如通道線142、144、146、148)係具有相反於第一導電型的第二導電型(例如N型)。於實施例中，通道元件140的摻雜濃度係小於源極元件154的摻雜濃度。通道元件140的摻雜濃度也可小於位元線134、136、138的摻雜濃度。於一些實施例中，位元線134、136、138與通道元件140係分別具有相反的第一導電型與第二導電型，而形成PN二極體。

請參照第19圖，於一實施例中，串列選擇線112、字元線114、接地選擇線116皆為P+型。串列選擇線112、字元線114、接地選擇線116也可皆為N-型。於另一實施例中，串列選擇線112與字元線114皆為N-型，接地選擇線116則為N+型。於其他實施例中，串列選擇線112為P型，接地選擇線116為N+型，字元線114中鄰近串列選擇線112的一個係N型，鄰近接地選擇線116的一個則係P型。

請參照第19圖，於實施例中，串列選擇線112與接地選擇線116具有大的厚度T1、T2(亦即對應之通道的長度)，係等於、較常係大於字元線114的厚度T3，藉此幫助得到優異的切換功效、低漏電流與高的穿隧能力。於一實施例中，厚度T1、T2係2000，厚度T3係300。絕緣線118中最底部的一個其厚度T4可為2000，其他個的厚度T5可為300。

請參照第19圖，記憶裝置係三維垂直閘極記憶裝置(3D vertical gate memory device)，例如包括反及閘(NAND)型快閃記憶體或反熔絲記憶體等等。記憶裝置在X方向與Z方向上之結構(半間距(half pitch))的尺寸可微縮至30 nm以下，因此係具有非常高的元件密度。

第20圖繪示一實施例中記憶裝置的立體圖。第20圖未繪示例如絕緣線217介於通道線219、221、223之間的部分，換句話說，絕緣線217應該係如串列選擇線224、226、228、230、字元線218、220與接地選擇線222為連續的。請參照第20圖，舉例來說，於一實施例中，串列選擇線224、226、228、230、字元線218、220與接地選擇線222係具有P+導電型；源極元件238與位元線240係具有N+導電型；通道線219、221、223、232、234、236係具有N導電型。操作記憶裝置的方法包括以共用的接觸結構202、204、206施加偏壓於堆疊結構208、210、212、214、216的字元線218、220與接地選擇線222。舉例來說，字元線218係被施加偏壓V_PGM 或V_READ ，字元線220係被施加偏壓V_PASS ，(當寫入時)接地選擇線222係被施加0伏，或者(當讀取時)接地選擇線222係被施加偏壓V_cc 。因此解碼字元線218、220係容易的。於一實施例中，串列選擇線224、226、228、230係分開地解碼。選擇的通道線232係藉由施加正偏壓(+V_cc ，例如+3.3 V)於相對兩側邊上之堆疊結構210、212的串列選擇線226、228而開啟。為了避免干擾其他未被選擇的鄰近的通道線234、236，未被選擇的通道線234、236的一側邊上之堆疊結構208、214的串列選擇線224、230可被施加負偏壓(-V_cc ，例如-3.3 V)，以關閉鄰近的串列選擇線電晶體。遠側的串列選擇線231可簡單地施加0伏或接地。在讀取時可施加正偏壓(例如+V_cc ，例如+5V)於作為底部閘極的基底237，以降低源極元件238的電阻。

第21圖繪示一實施例中記憶裝置的立體圖。第21圖之記憶裝置元件所具有的導電類型類似第20圖之記憶裝置元件所具有的導電類型，因此在此不贅述。請參照第21圖，操作記憶裝置的方法包括以共用的接觸結構302、304、306施加偏壓於堆疊結構308、310、312的字元線314、316與接地選擇線318。舉例來說，字元線314係被施加偏壓V_PGM 或V_READ ，字元線136係被施加偏壓V_PASS ，(當寫入時)接地選擇線318係被施加0伏，或者(當讀取時)接地選擇線318係被施加偏壓V_cc 。選擇的通道線336係以接觸結構326施加正偏壓(例如+3.3 V)於相對兩側邊340、342上之堆疊結構308、310的串列選擇線320、322而開啟。未被選擇而關閉的例如通道線338的相對側邊344、346上之堆疊結構310、312的串列選擇線322、324係施加0伏或接地。開啟用的正偏壓與關閉用的0偏壓係分別施加在例如單一串列選擇線322中鄰近開啟的通道線336的部分與關閉的通道線338的部分。

第22圖繪示一實施例中記憶裝置的立體圖。第22圖之記憶裝置元件所具有的導電類型類似第20圖之記憶裝置元件所具有的導電類型，因此在此不贅述。請參照第22圖，操作記憶裝置的方法包括以共用的接觸結構402施加偏壓於堆疊結構404、406、408、410、412的接地選擇線414。於一實施例中，係將字元線426、428、430、432分成一組例如奇數列的字元線428、432與一組偶數列的字元線426、430，且不同列的組合係個別施加電壓。舉例來說，奇數列的字元線428、432係施加寫入電壓V_PGM 或讀取電壓V_READ ，偶數列的字元線426、430則係施加0伏或接地。於一實施例中，接地選擇線414係被施加正偏壓(例如+3.3 V)。選擇的通道線446係藉由施加正偏壓(例如+3.3 V)於相對兩側邊450、452上之堆疊結構406、408的串列選擇線418、420而開啟。其中堆疊結構406的字元線428係被施加寫入電壓V_PGM 或讀取電壓V_READ ，堆疊結構408的字元線430係被施加0伏。因此係只有選擇到側邊450上之ONONO結構程式化或讀取。因此可達到物理性的兩位元/單元(physically two-bit/cell)。未被選擇的通道線444、448的一側邊上之堆疊結構404、410的串列選擇線416、422可被施加負偏壓(例如-3.3 V)。遠側的串列選擇線424可施加0伏或接地。

第23圖繪示一實施例中記憶裝置的立體圖。第23圖之記憶裝置元件的導電類型類似第20圖之記憶裝置的導電類型，不同處在於位元線502係具有P+導電型。位元線502與通道線512(或通道線514)(N導電型)係形成二極體。於一實施例中，串列選擇線504係被施加正偏壓(例如+3.3V)。字元線506係被施加偏壓V_PGM 或V_READ ，字元線508係被施加偏壓V_PASS ，(當寫入時)接地選擇線510係被施加0伏，或者(當讀取時)接地選擇線510係被施加偏壓V_cc 。於一實施例中，在讀取的過程中，選擇的通道線512下方的源極元件516係施加0伏或接地。未被選擇而關閉的例如通道線514其下方的源極元件518係浮動或施加正的偏壓(例如+V_cc )。由於由位元線502與通道線512(或通道線514)形成的二極體不允許逆向電流，因此未被選擇的源極元件518係無法被讀取的。第24圖顯示一些實施例中建議用以解碼的波形。請參照第24圖，在T1期間，係藉由GSL與未選擇之SL(unselected SL)上的Vcc執行源極線自舉(source line self-boosting)。Vch在記憶胞(cell)C與D舉起。在T2期間，係藉由SSL與未選擇之BL上的Vcc執行位元線自舉。Vch在記憶胞B舉起。由於在BL的PN二極體，記憶胞C舉起的Vch並未漏出。在T3期間，程式化(programming)記憶胞A起始。反轉通道(inversion channel)在T1與T2期間已經形成，即使SSL/GSL關閉，其仍可程式化。此外，記憶胞E為Vpass干擾，若Vpass小於10V時，其並不會造成嚴重的影響。

第25圖顯示一實施例中記憶裝置的配置。底擴散源極線必須週期性地連接至金屬源極線以降低源極電阻。源極線可如建議的佈局展開(fan-out)。或者，源極線可分成偶數/奇數對，以使得陣列具有彈性的選擇性。源極線接觸(contact)可促使側壁ONONO自對準接觸(self-aligned contact;SAC)。擴散位元線係週期性地連接至金屬位元線以降低電阻。每個層次的字元線可被共用或分成偶數/奇數組，並連接至字元線解碼器。頂SSL閘極係連接至SSL解碼器。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

2、102、237．．．基底

4、154、238、516、518．．．源極元件

6．．．犧牲層

8、104．．．絕緣層

10、12、14．．．圖案化的結構

16、18．．．第一開口

20、22、140．．．通道元件

24、26、28．．．第二開口

29A、29B．．．支撐結構

30、30B、54、118、217．．．絕緣線

32．．．狹縫

34、120．．．介電元件

36、128、130．．．導電材料

40、42、44、46、108、110、208、210、212、214、216、308、310、312、404、406、408、410、412．．．堆疊結構

48、112、224、226、228、230、231、320、322、324、416、422、418、420、424、504．．．串列選擇線

50、114、218、220、314、316、426、428、430、432、506、508．．．字元線

52、116、222、318、414、510．．．接地選擇線

56、58、60、62、142、144、146、148、219、221、223、232、234、236、336、338、444、446、448、512、514‧‧‧通道線

64、66、134、136、138、240、502‧‧‧位元線

68、156‧‧‧基底的上表面

70、72、158‧‧‧通道元件的下表面

74、76、160‧‧‧通道元件的上表面

106‧‧‧導電層

119‧‧‧間隙

122、124、126‧‧‧介電層

132‧‧‧罩幕層

150、152‧‧‧源極線

202、204、206、302、304、306、326、402‧‧‧接觸結構

340、342、344、346、450、452‧‧‧通道線的側邊

T1‧‧‧串列選擇線的厚度

T2‧‧‧接地選擇線的厚度

T3‧‧‧字元線的厚度

T4、T5‧‧‧絕緣線的厚度

W1‧‧‧間隙的寬度

第1圖至第13圖繪示記憶裝置的一製造實施例。

第14圖至第19圖繪示記憶裝置的另一製造實施例。

第20圖繪示一實施例中記憶裝置的立體圖。

第21圖繪示一實施例中記憶裝置的立體圖。

第22圖繪示一實施例中記憶裝置的立體圖。

第23圖繪示一實施例中記憶裝置的立體圖。

第24圖顯示一些實施例中用以解碼的波形。

第25圖顯示一實施例中記憶裝置的配置。

102．．．基底

108、110．．．堆疊結構

112．．．串列選擇線

114．．．字元線

116．．．接地選擇線

118．．．絕緣線

120．．．介電元件

134、136、138．．．位元線

140．．．通道元件

142、144、146、148．．．通道線

150、152．．．源極線

154．．．源極元件

156．．．基底的上表面

158．．．通道元件的下表面

160．．．通道元件的上表面

T1．．．串列選擇線的厚度

T2．．．接地選擇線的厚度

T3．．．字元線的厚度

T4、T5．．．絕緣線的厚度

Claims

一種記憶裝置，包括：一基底；複數個堆疊結構，配置於該基底上，其中該些堆疊結構各包括一串列選擇線、一字元線、一接地選擇線與一絕緣線，該串列選擇線、該字元線與該接地選擇線係藉由該絕緣線互相分開；一通道元件，配置於該些堆疊結構之間；一介電元件，配置於該通道元件與該堆疊結構之間；一源極元件，配置於該基底的上表面與該通道元件的下表面之間，且該源極元件與該基底通過該介電元件互相分開；以及一位元線，配置於該通道元件的上表面上。
如申請專利範圍第1項所述之記憶裝置，其中該串列選擇線、該字元線與該接地選擇線係具有一第一導電型，該源極元件、該通道元件與該位元線係具有一第二導電型，該第一導電型與該第二導電型係相反，該通道元件的摻雜濃度係小於該源極元件與該位元線的摻雜濃度。
如申請專利範圍第1項所述之記憶裝置，其中該位元線、該串列選擇線、該字元線與該接地選擇線係具有一第一導電型，該源極元件與該通道元件係具有一第二導電型，該第一導電型與該第二導電型係相反，該通道元件的摻雜濃度係小於該源極元件的摻雜濃度。
如申請專利範圍第1項所述之記憶裝置，其中該通道元件包括多數個通道線，該源極元件包括多數個源極線，該些源極線中位於該堆疊結構同一側邊上之該些通道線下方的一個係連續地延伸，位於該堆疊結構相對側邊上之該些通道線下方的該些源極線係互相分開。
一種記憶裝置的製造方法，包括：於一基底上配置複數個堆疊結構，其中該些堆疊結構各包括一串列選擇線、一字元線、一接地選擇線與一絕緣線，該串列選擇線、該字元線與該接地選擇線係藉由該絕緣線互相分開；配置一通道元件於該些堆疊結構之間；配置一介電元件於該通道元件與該堆疊結構之間；配置一源極元件於該基底的上表面與該通道元件的下表面之間，且該源極元件與該基底通過該介電元件互相分開；以及配置一位元線於該通道元件的上表面上。
如申請專利範圍第5項所述之記憶裝置的製造方法，其中該些堆疊結構之間具有一間隙，該源極元件包括一源極線，該記憶裝置的製造方法包括：於該間隙露出的該基底與該些堆疊結構上形成該介電元件；以一導電材料填充該間隙；以及移除部分的該導電材料以形成該源極線與該通道元件，其中該源極線與該通道元件係配置於該間隙中，該源極線與該基底係藉由該介電元件互相分開。
如申請專利範圍第5項所述之記憶裝置的製造方法，其中該源極元件包括一源極層，覆蓋該基底，該記憶裝置的製造方法包括：於該源極層上交錯堆疊多數個犧牲層與多數個絕緣層；於交錯堆疊的該些犧牲層與該些絕緣層中形成第一開口；於該第一開口露出的該源極層上磊晶形成該通道元件；於交錯堆疊的該些犧牲層與該些絕緣層中形成一第二開口；移除該第二開口露出的該犧牲層以形成露出該通道元件的一狹縫；於該狹縫露出的該通道元件上形成該介電元件；以及於該狹縫中填充一導電材料以形成該串列選擇線、該字元線與該接地選擇線。
一種記憶裝置的操作方法，包括：提供一記憶裝置，包括：一基底；複數個堆疊結構，配置於該基底上，該些堆疊結構各包括一串列選擇線、一字元線、一接地選擇線與一絕緣線，該串列選擇線、該字元線與該接地選擇線係藉由該絕緣線互相分開；一通道元件，包括多數個通道線，該些通道線配置於該些堆疊結構之間且互相分開；一介電元件，配置於該些通道線與該些堆疊結構之間；一源極元件，配置於該基底的上表面與該些通道線的下表面之間；以及一位元線，配置於該些通道線的上表面上；以及選擇該些通道線至少之一開啟。
如申請專利範圍第8項所述之記憶裝置的操作方法，其中該串列選擇線、該字元線與該接地選擇線係具有一第一導電型，該源極元件、該通道線與該位元線係具有一第二導電型，該第一導電型與該第二導電型係相反，開啟該通道線的方法包括：施加一第一偏壓於選擇之該通道線相對兩側邊上之該些堆疊結構的該些串列選擇線。
如申請專利範圍第9項所述之記憶裝置的操作方法，更包括施加一第二偏壓於未被選擇而關閉的該通道線的一側邊上之該堆疊結構的該串列選擇線，其中，關閉的該通道線與開啟的該通道線係共用被施加該第一偏壓的該串列選擇線，該第一偏壓與該第二偏壓係正負相反。