TWI580086B

TWI580086B - 記憶體裝置及其製造方法

Info

Publication number: TWI580086B
Application number: TW104109447A
Authority: TW
Inventors: 賴二琨
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-03-24
Filing date: 2015-03-24
Publication date: 2017-04-21
Also published as: TW201635608A

Description

記憶體裝置及其製造方法

【0001】

本發明是有關於一種記憶體裝置及其製造方法。

【0002】

記憶體裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦檔案等儲存元件中。隨著記憶體製造技術的進步，對於記憶體裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度的記憶體裝置。

【0003】

設計者開發一種提高記憶體裝置密度的方法係使用三維堆疊記憶裝置，以達到更高的記憶容量，同時降低每一位元之成本。然而，由於重複的導體與絕緣體堆疊，三維堆疊記憶體裝置可能會承受較大的字元線電容，因此，如何製造出能有效降低字元線電容的三維堆疊記憶體裝置，係成為本領域之重要課題。

【0004】

本發明係有關於一種記憶體裝置及其製造方法，透過在堆疊結構中插入薄膜電晶體，能有效降低記憶體裝置內的字元線電容。

【0005】

根據本發明，提出一種記憶體裝置，包括一基板、至少一第一堆疊結構以及至少一第二堆疊結構。第一堆疊結構設置於基板上，且包括複數個交錯堆疊之金屬層與氧化層。第二堆疊結構設置於基板上並鄰接於第一堆疊結構，且包括複數個交錯堆疊之半導體層與氧化層。第一堆疊結構之金屬層連接第二堆疊結構之半導體層。

【0006】

根據本發明，提出一種記憶體裝置的製造方法，包括以下步驟。交錯堆疊複數個氧化層與氮化矽層於一基板上。形成至少一第一貫孔穿過氧化層與氮化矽層。依序沉積一電荷儲存層與一通道層於第一貫孔中。沉積一介電結構，以填滿第一貫孔。形成至少一第二貫孔於一預定區域。移除預定區域內的氮化矽層。沉積複數個半導體層於預定區域內的氧化層之間。沉積至少一閘極氧化層於第二貫孔內，且閘極氧化層位於半導體層的表面。填充一閘極結構於第二貫孔。形成一第三貫孔穿過預定區域外的氧化層與氮化矽層。移除預定區域外的氮化矽層。填充金屬材料於預定區域外的氧化層之間，以形成複數個金屬層。

【0007】

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

【0044】

100‧‧‧記憶體裝置
10‧‧‧基板
1‧‧‧第一堆疊結構
11‧‧‧金屬層
12、120、121、122‧‧‧氧化層
13‧‧‧電荷儲存層
14‧‧‧通道層
15‧‧‧介電結構
16‧‧‧遮蔽層
19、190‧‧‧氮化矽層
2‧‧‧第二堆疊結構
21‧‧‧半導體層
23、231‧‧‧閘極氧化層
24‧‧‧閘極結構
31‧‧‧第一貫孔
32‧‧‧第二貫孔
33‧‧‧第三貫孔
51‧‧‧導電結構
52‧‧‧氧化間隔物
61、62‧‧‧導電線
A-A’、B-B’、C-C’、D-D’‧‧‧剖面線
X、Y、Z‧‧‧坐標軸

【0008】

第1圖繪示本發明實施例之記憶體裝置的俯視圖。
第2A圖為第1圖之記憶體裝置沿A-A’線所繪製的剖面圖。
第2B圖為第1圖之記憶體裝置沿B-B’線所繪製的剖面圖。
第2C圖為第1圖之記憶體裝置沿C-C’線所繪製的剖面圖。
第2D圖為第1圖之記憶體裝置沿D-D’線所繪製的剖面圖。
第3A至9圖繪示本發明之記憶體結構的一製造實施例。

【0009】

以下係參照所附圖式詳細敘述本發明之實施例。圖式中相同的標號係用以標示相同或類似之部分。需注意的是，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製，因此並非作為限縮本發明保護範圍之用。

【0010】

第1圖繪示本發明實施例之記憶體裝置100的俯視圖。第2A圖為第1圖之記憶體裝置100沿A-A’線所繪製的剖面圖。第2B圖為第1圖之記憶體裝置100沿B-B’線所繪製的剖面圖。第2C圖為第1圖之記憶體裝置100沿C-C’線所繪製的剖面圖。第2D圖為第1圖之記憶體裝置100沿D-D’線所繪製的剖面圖。本發明實施例之記憶體裝置100包括一基板10、至少一第一堆疊結構1以及至少一第二堆疊結構2。第一堆疊結構1與第二堆疊結構2係設置於基板10上，且第二堆疊結構2鄰接於第一堆疊結構1。

【0011】

如第1、2A圖所示，第一堆疊結構1包括複數個交錯堆疊之金屬層11與氧化層12。第一堆疊結構1可包括至少一第一貫孔31、一電荷儲存層13及一通道層14。第一貫孔31穿過金屬層11與氧化層12，且曝露基板10的部分表面。電荷儲存層13設置於第一貫孔31的側壁。通道層14設置於電荷儲存層13與曝露之基板10的部分表面上。

【0012】

舉例來說，電荷儲存層13可為一氧化矽/氮化矽/氧化矽/氮化矽/氧化矽（ONONO）結構，通道層14可為多晶矽（polysilicon）或氧化銦鎵鋅（Indium Gallium Zinc Oxide, IGZO），但本發明並未限定於此。

【0013】

此外，第一堆疊結構1可包括介電結構15，介電結構15係填滿第一貫孔31。也就是說，介電結構15可設置於通道層14的表面，並填滿第一貫孔31剩餘的空間。

【0014】

在一實施例中，位於第一堆疊結構1之最頂部的氧化層121可作為一硬遮罩（Hard Mask, HM）層，位於第一堆疊結構1之最底部的氧化層122可作為一埋藏氧化（buried oxide）。此外，第一堆疊結構1也可包括遮蔽層（cap layer）16，也就是說，遮蔽層16可覆蓋於氧化層（硬遮罩層）121與介電結構15的上表面。

【0015】

在本發明實施例中，第一堆疊結構1更包括一高介電材料層（未繪示），高介電材料層係設置於金屬層11與氧化層12之間，以形成一高介電金屬閘極（High-κ Metal Gate, HKMG）結構。

【0016】

如第1、2B圖所示，第二堆疊結構2包括複數個交錯堆疊之半導體層21與氧化層12，且第二堆疊結構2之半導體層21係連接第一堆疊結構1之金屬層11。第二堆疊結構2可包括至少一第二貫孔32、至少一閘極氧化層23及一閘極結構24。第二貫孔32穿過半導體層21與氧化層12，且曝露基板10的部分表面。閘極氧化層23設置於第二貫孔32內，且位於半導體層21的表面。閘極結構24填滿第二貫孔32。在一實施例中，閘極氧化層23也可設置於曝露之基板10的部分表面上，例如第2B圖中的閘極氧化層231。

【0017】

如第2C、2D圖所示，在本發明實施例中，記憶體裝置100可包括複數個第一堆疊結構1與第二堆疊結構2。此外，記憶體裝置100更包括至少一導電結構51與至少一氧化間隔物（oxide spacer）52。導電結構51可設置於第一堆疊結構1（或第二堆疊結構2）之間，氧化間隔物52設置於第一堆疊結構1（或第二堆疊結構2）與導電結構51之間。舉例來說，第1、2C、2D圖係繪示兩個第一堆疊結構1與兩個第二堆疊結構2，且導電結構51設置於兩個第一堆疊結構1（或兩個第二堆疊結構2）之間，而氧化間隔物52係分離第一堆疊結構1（或第二堆疊結構2）與導電結構51。導電結構51可為一源極線（source line），用以連接底部的反及閘（NAND）源極側（source side）。

【0018】

在一實施例中，導電結構51例如包括TiN/W或TaN/W，第一堆疊結構1之金屬層11包括TiN/W，第二堆疊結構2之半導體層21包括未摻雜之多晶矽（undoped polysilicon）。以TiN/W為材料製作的導電結構51，可用以減少源極線電阻（resistance）。

【0019】

第3A至9圖繪示本發明之記憶體結構100的一製造實施例。首先，如第3A圖所示，交錯堆疊複數個氧化層120與氮化矽層190於一基板10上。在此，基板10可例如為一P型矽基板。

【0020】

接著，如第3B圖所示，形成至少一第一貫孔31穿過氧化層120與氮化矽層190，且曝露基板10的部分表面，即形成複數個交錯堆疊之氧化層12與氮化矽層19。在本實施例中，位於最頂部的氧化層121可作為一硬遮罩層，位於最底部的氧化層122可作為一埋藏氧化層。此外，可例如以微影蝕刻的方式形成第一貫孔31。

【0021】

如第3C圖所示，依序沉積一電荷儲存層13與一通道層14於第一貫孔31中。在本實施例中，電荷儲存層13例如沉積於第一貫孔31的側壁並曝露基板10的部分表面，通道層14例如沉積於電荷儲存層13與曝露之基板10的部分表面上。此外，電荷儲存層13可為一氧化矽/氮化矽/氧化矽（ONO）結構、一氧化矽/氮化矽/氧化矽/氮化矽/氧化矽（ONONO）結構或一氧化矽/氮化矽/氧化矽/氮化矽/氧化矽/氮化矽/氧化矽（ONONONO）結構。接著，沉積一介電結構15，以填滿第一貫孔31。

【0022】

接著，形成一遮蔽層16於介電結構15與交錯堆疊之氧化層12與氮化矽層19上（即介電結構15與氧化層121）上。在一實施例中，形成遮蔽層16之前可平坦化介電結構15與交錯堆疊之氧化層12與氮化矽層19的上表面。舉例來說，可進行一化學機械研磨（chemical mechanic polish, CMP）製程，並停止於氧化層（硬遮罩層）121。介電結構15可形成空氣間隙（air gap）結構，以降低電容與耦合效應（coupling effect）。

【0023】

第4圖為本製造實施例於此階段的俯視圖。也就是說，第3C圖例如為為第4圖之結構沿A-A’線所繪製的剖面圖。在第4圖中，虛線所圍繞之區域即為第二堆疊結構2之預定區域，虛線外的區域即為第一堆疊結構1之預定區域。也就是說，接續的第5A至5D圖的製程，係於第二堆疊結構2之預定區域內完成。

【0024】

如第5A圖所示，形成至少一第二貫孔32於第二堆疊結構2之預定區域，第二貫孔32穿過氧化層120、氮化矽層190與遮蔽層16，且曝露基板10的部分表面，即形成複數個交錯堆疊之氧化層12與氮化矽層19。類似地，位於最頂部的氧化層121可作為一硬遮罩層，位於最底部的氧化層122可作為一埋藏氧化層。此外，可例如以微影蝕刻的方式形成第二貫孔32。

【0025】

在此，第二貫孔32與第一貫孔31的臨界尺度（critical dimension, CD）可不相同。

【0026】

接著，如第5B圖所示，移除第二堆疊結構2之預定區域內的氮化矽層19。舉例來說，可以化學乾蝕刻（chemical dry etching, CDE）或磷酸（phosphoric acid）（H₃ PO₄ ）移除氮化矽層19。化學乾蝕刻或磷酸對於氧化物具有高度的選擇性，因此，可移除氮化矽層19，但保留氧化層12。

【0027】

如第5C圖所示，沉積半導體層21於氧化層12之間。在此，半導體層21例如包括未摻雜之多晶矽或本質多晶矽（intrinsic polysilicon）。半導體層21可為一通道材料，且被之後形成（即第2B圖）之閘極結構24所控制。

【0028】

接著，如第5D圖所示，沉積至少一閘極氧化層23於第二貫孔32內，且位於半導體層21的表面。在一實施例中，閘極氧化層23也可設置於曝露之基板10的部分表面上，例如第5D圖中的閘極氧化層231。在此，閘極氧化層23的厚度可介於50至500 Å，例如介於300至400 Å。閘極氧化層23可承受更高的字元線電壓操作。

【0029】

第6圖本製造實施例於此階段的俯視圖。也就是說，第5D圖例如為第6圖之結構沿B-B’線所繪製的剖面圖。

【0030】

接著，將閘極結構24填滿第二貫孔32，即可形成如第2B圖所繪示之第二堆疊結構2。在此，閘極結構24可例如包括N+多晶矽或金屬，例如為TiN/W。也就是說，第二堆疊結構2可作為一薄膜電晶體結構，閘極結構24為此薄膜電晶體的閘極，半導體層21為此薄膜電晶體的通道。

【0031】

如第7圖所示，形成一第三貫孔33於第二堆疊結構2之預定區域外（即虛線所圍繞之區域外）。類似地，第三貫孔33穿過氧化層12與氮化矽層19。第8A圖為第7圖之結構沿C-C’線所繪製的剖面圖。第8B圖為第7圖之結構沿D-D’線所繪製的剖面圖。

【0032】

如第7、8A圖所示，移除第一堆疊結構1之預定區域內（即第二堆疊結構2之預定區域外）的氮化矽層19。類似地，可以化學乾蝕刻或磷酸移除氮化矽層19。化學乾蝕刻或磷酸對於氧化物具有高度的選擇性，因此，可移除氮化矽層19，但保留氧化層12。此外，由於磷酸對於多晶矽與氧化物的高度選擇性，在此步驟中也不會對第二堆疊結構2中的半導體層21（即薄膜電晶體的通道）造成損傷。

【0033】

接著，填入金屬材料於氧化層12之間，以形成金屬層11。在此，金屬層11可例如包括TiN/W。此外，在填入金屬材料於氧化層12之間的步驟前，可先填入高介電材料（未繪示），以形成高介電材料層（未繪示）於金屬層11與氧化層12之間。

【0034】

在填入金屬材料於氧化層12之間後，即可形成第一堆疊結構1如第7、8A圖所示，第三貫孔33可分離兩個第一堆疊結構1。類似地，如第7、8B圖所示，第三貫孔33可分離兩個第二堆疊結構2。

【0035】

接著，如第9圖所示，依序形成氧化間隔物52與導電結構51於第三貫孔33中。也就是說，氧化間隔物52係位於第一堆疊結構1（或第二堆疊結構2）與導電結構51之間。在此，導電結構51可例如包括TiN/W或TaN/W。

【0036】

在依序形成氧化間隔物52與導電結構51於第三貫孔33後，即可形成如1圖所繪示之記憶體結構100。也就是說，在依序形成氧化間隔物52與導電結構51於第8A圖之第三貫孔33後，即可形成如2C圖所繪示之結構；在依序形成氧化間隔物52與導電結構51於第8B圖之第三貫孔33後，即可形成如2D圖所繪示之結構。

【0037】

此外，本發明實施例之記憶體裝置100可包括一導電線，導電線設置於第二堆疊結構2上，且電性連接閘極結構24。舉例來說，如第9圖所示，導電線61、62分別設置於兩個堆疊結構2上，以分別控制這兩個堆疊結構2。

【0038】

本發明實施例之記憶體裝置100，可以下列方式操作。首先，選擇部分第二堆疊結構2為一選擇的薄膜電晶體結構，其他的第二堆疊結構2為一非選擇的薄膜電晶體結構。接著，施加一閘極偏壓於選擇的薄膜電晶體結構。在本實施例中，閘極偏壓可介於為2 V至10 V，例如為3.3 V。

【0039】

此外，選擇第一堆疊結構1之複數個金屬層11的其中之一為一選定陣列，其他的金屬層11為非選定陣列。其中，與選定陣列連接之選擇的薄膜電晶體結構的半導體層21係被導通，使選定陣列之金屬層11可通電。在此，金屬層11可作為記憶體裝置100的字元線。

【0040】

舉例來說，如第9圖所示，可藉由導電線61施加一閘極偏壓於部分第二堆疊結構2，導電線62則不施加偏壓。也就是說，電性連接於導電線61的第二堆疊結構2即為選擇的薄膜電晶體結構，電性連接於導電線62的第二堆疊結構2即為非選擇的薄膜電晶體結構。

【0041】

當選定陣列連接於選擇的薄膜電晶體結構，由於選擇的薄膜電晶體結構具有閘極偏壓，其半導體層21係被導通，使選定陣列之金屬層11可通電。當選定陣列連接於非選擇的薄膜電晶體結構，由於非選擇的薄膜電晶體結構不具有閘極偏壓，其半導體層21無法導通，使金屬層11無法通電。

【0042】

因此，可透過第二堆疊結構2（薄膜電晶體結構）決定選定的陣列中的金屬層11是否導通。此外，不需要額外的解碼方式，即可決定選擇的薄膜電晶體結構。這是因為閘極結構24係連接於（反及閘）串列選擇線（SSL），當選擇的串列選擇線為導通（on），位於相同選擇串列的閘極結構24也會導通，使第二堆疊結構2不需要額外的解碼電路。由於僅有連接於選擇的薄膜電晶體結構的金屬層11可通電，因此，能大幅降低金屬層11（字元線）的電容。

【0043】

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧記憶體裝置

1‧‧‧第一堆疊結構

13‧‧‧電荷儲存層

14‧‧‧通道層

15‧‧‧介電結構

2‧‧‧第二堆疊結構

51‧‧‧導電結構

52‧‧‧氧化間隔物

A-A’、B-B’、C-C’、D-D’‧‧‧剖面線

X、Y‧‧‧坐標軸

Claims

【第1項】

一種記憶體裝置，包括：
一基板；
至少一第一堆疊結構，設置於該基板上，該第一堆疊結構包括複數個交錯堆疊之金屬層與氧化層；以及
至少一第二堆疊結構，設置於該基板上，該第二堆疊結構鄰接於該第一堆疊結構，且包括複數個交錯堆疊之半導體層與氧化層，
其中該些金屬層連接該些半導體層。
【第2項】

如申請專利範圍第1項所述之記憶體裝置，其中該第一堆疊結構包括：
至少一第一貫孔，穿過該些金屬層與氧化層，且曝露該基板的部分表面；
一電荷儲存層，設置於該第一貫孔的側壁；及
一通道層，設置於該電荷儲存層與曝露之該基板的部分表面上。
【第3項】

如申請專利範圍第2項所述之記憶體裝置，其中該第一堆疊結構包括：
一介電結構，填滿該第一貫孔。
【第4項】

如申請專利範圍第1項所述之記憶體裝置，其中該第二堆疊結構包括：
至少一第二貫孔，穿過該些半導體層與氧化層，且曝露該基板的部分表面；
至少一閘極氧化層，設置於該第二貫孔內，且位於該些半導體層的表面；及
一閘極結構，填滿該第二貫孔。
【第5項】

如申請專利範圍第4項所述之記憶體裝置，其中該閘極氧化層設置於曝露之該基板的部分表面上。
【第6項】

如申請專利範圍第1項所述之記憶體裝置，更包括：
複數個該第一堆疊結構；及
至少一導電結構，設置於該些第一堆疊結構之間。
【第7項】

一種記憶體裝置的製造方法，包括：
交錯堆疊複數個氧化層與氮化矽層於一基板上；
形成至少一第一貫孔穿過該些氧化層與氮化矽層；
依序沉積一電荷儲存層與一通道層於該第一貫孔中；
沉積一介電結構，以填滿該第一貫孔；
形成至少一第二貫孔於一預定區域；
移除該預定區域內的該些氮化矽層；
沉積複數個半導體層於該預定區域內的該些氧化層之間；
沉積至少一閘極氧化層於該第二貫孔內，且該閘極氧化層位於該些半導體層的表面；
填充一閘極結構於該第二貫孔；
形成一第三貫孔穿過該預定區域外的該些氧化層與氮化矽層；
移除該預定區域外的該些氮化矽層；以及
填充金屬材料於該預定區域外的該些氧化層之間，以形成複數個金屬層。
【第8項】

如申請專利範圍第7項所述之製造方法，更包括：
依序形成一氧化間隔物與一導電結構於該第三貫孔中。
【第9項】

如申請專利範圍第7項所述之製造方法，更包括：
平坦化該介電結構與交錯堆疊之該些氧化層與氮化矽層的上表面；及
形成一遮蔽層於該介電結構與交錯堆疊之該些氧化層與氮化矽層上。
【第10項】

如申請專利範圍第7項所述之製造方法，其中該電荷儲存層係沉積於該第一貫孔的側壁並曝露該基板的部分表面，該通道層沉積於該電荷儲存層與曝露之該基板的部分表面上。