KR102238791B1 - 3차원 메모리 소자를 위한 트렌치 구조 - Google Patents
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Abstract
본 개시는 3차원 메모리 소자의 구조 및 방법을 기술한다. 상기 메모리 소자는 기판; 및 상기 기판 위에서 제1 방향을 따라 연장되는 복수의 워드 라인을 포함한다. 상기 제1 방향은 x 방향을 따FMS다 상기 복수의 워드 라인은 제1 영역에서 계단 구조를 형성한다. 상기 복수의 채널은 제2 영역에 형성되고 그리고 복수의 워드 라인을 관통하여 형성된다. 상기 제2 영역은 영역 경계에서 상기 제1 영역과 인접한다. 상기 메모리 소자는 또한 상기 제1 영역 및 상기 제2 영역에 형성되고 그리고 상기 제 1 방향을 따라 형성된 절연 슬릿을 포함한다. 상기 제 2 방향에서 측정된 상기 제1 영역에서의 절연 슬릿의 제1 폭은 상기 제2 방향에서 측정된 상기 제2 영역에서 절연 슬릿의 제 2 폭보다 크다.
Description
관련 출원에 대한 상호 참조
본 출원은 2017년 3월 7일에 출원된 중국 특허출원 제201710131738.5호의 우선권을 주장하며, 그 내용 전체는 인용에 의해 본 명세서에 포함된다.
플래시 메모리 소자는 급속한 발전을 이루고 있다. 플래시 메모리 소자는 전력을 공급하지 않고도 상당히 오랜 시간 동안 데이터를 저장할 수 있으며, 높은 집적도, 고속 액세스, 용이한 소거 및 다시 쓰기와 같은 장점이 있다. 따라서 플래시 메모리 소자는 자동화 및 제어와 같은 다른 분야에서 널리 사용되고 있다. 더욱 비트 밀도를 향상시키고 비용을 줄이기 위해, 3차원 NAND 플래시 메모리 소자가 개발되었다.
3차원 낸드 플래시 메모리 소자는 대개, 기판 내로, 워드라인을 관통하여 워드라인과 교차하는 복수의 반도체 채널을 갖는, 기판 위에 배열되는 게이트 전극의 스택을 포함한다. 하부(bottom) 게이트 전극은 하부 선택 게이트로서 기능한다. 상부(top) 게이트 전극은 상부 선택 게이트로서 기능한다. 상부 선택 게이트 전극과 하부 게이트 전극 사이의 워드 라인/게이트 전극은 워드 라인으로서 기능한다. 워드 라인과 반도체 채널의 교차점은 메모리 셀을 형성한다. 상부 선택 게이트는 행(row) 선택용 워드 라인에 연결되고 하부 선택 게이트는 열(column) 선택용 비트 라인에 연결된다.
여기서는 3D 메모리 아키텍처 및 그 제조 방법의 실시예를 개시한다.
일부 실시예에서, 슬릿 구조체 레이아웃은 워드 라인 계단 슬릿 개구부(wordline staircase slit opening) 및 어레이 슬릿 개구부(array slit opening)를 포함하는 슬릿 개구부(slit opening)를 포함한다. 슬릿 구조체 레이아웃은 또한 인접한 슬릿 개구들 사이에 위치한 채널 개구를 포함한다. 상기 워드 라인 계단 슬릿 개구부는 어레이 슬릿 개구부와 접한다. 상기 슬릿 개구부의 길이는 측면 방향을 따라 연장되고 상기 슬릿 개구의 폭은 측면 방향에 수직으로 측정된다. 상기 워드 라인 계단 슬릿 개구부의 폭은 상기 어레이 슬릿 개구의 폭보다 크다.
일부 실시예에서, 상기 워드 라인 계단 슬릿 개구부의 폭은 상기 어레이 슬릿 개구의 폭보다 약 10nm 내지 약 50nm만큼 더 크다. 상기 워드 라인 계단 슬릿 개구부의 폭은 균일할 수 있다.
일부 실시예에서, 상기 어레이 슬릿으로부터 더 멀리 떨어진 워드 라인 계단 슬릿 개구브의 단부 구조체는 곡선형 단부 구조체(curved end structure)를 포함한다. 상기 곡선형 단부 구조체는 상기 어레이 슬릿 개구부를 향한 원호를 갖는 원호형 구조체(arc-shaped structure)를 포함할 수 있다.
일부 실시예에서, 워드 라인 계단 슬릿 개구의 폭은 어레이 슬릿 개구로부터 더 멀리 떨어진 단부 구조를 향해 증가한다.
일부 실시예에서, 슬릿 구조체 레이아웃은 또한 상기 워드 라인 계단 슬릿 개구부에 인접하여 형성된 콘택트 구조체(contact structure)와, 어레이 슬릿 개구로부터 가장 멀리 있는 상기 워드 라인 계단 슬릿 개구부의 단부 구조체의 각각의 부분은 약 0.5㎛ 내지 약 2㎛ 만큼 떨어져 있다.
일부 실시예들에서, 반도체 소자는 전술한 슬릿 구조 레이아웃 설계 중 임의의 하나를 포함할 수 있고, 상기 반도체 소자는 기판, 상기 기판 내에 형성된 슬릿 구조체를 포함할 수 있다. 상기 슬릿 구조체는 워드 라인 계단 슬릿 및 어레이 슬릿을 포함한다. 채널은 인접한 슬릿들 사이에 위치할 수 있다. 상기 워드 라인 계단 슬릿은 상기 어레이 슬릿에 인접한다. 상기 워드 라인 계단 슬릿 개구부의 폭은 상기 어레이 슬릿 개구의 폭보다 크고, 상기 폭은 슬릿이 연장되는 방향에 수직인 방향을 따라 측정된다. 일부 실시예에서, 상기 반도체 장치는 3차원 메모리 소자이다.
일부 실시예에서, 본 개시는 반도체 소자를 제조하는 방법을 제공하며, 이 방법은 워드 라인 계단 영역 및 어레이 영역을 갖는 기판을 제공하는 단계를 포함한다. 상기 기판 상에 마스크 패턴을 형성하며, 상기 마스크 패턴은 전술한 슬릿 구조 레이아웃에 대응한다. 상기 마스크 패턴에 따라 상기 기판을 에칭하여 워드 라인 계단 슬릿 및 어레이 슬릿을 형성한다.
상기 개시에 따르면, 본 개시는 슬릿 구조 레이아웃, 반도체 구조체, 및 반도체 구조체를 제조하는 방법을 기술한다. 워드 라인 계단 슬릿의 폭은 배열 슬릿의 폭보다 크다. 슬릿 개구부의 폭은 슬릿 길이의 방향에 수직인 방향을 따라 측정된다. 워드 라인 계단 슬릿 개구부의 증가된 폭으로 인해, 워드 라인 계단 슬릿 개구의 하부 폭도 증가된다. 폭이 증가된 워드 라인 계단 슬릿에 배치된 금속 재료는보다 균일한 금속 배치 및 금속 재료 응집을 방지할 수 있으며, 이는 적어도 상이한 층으로부터 워드 라인 구조체를 효과적으로 분리하고 워드 라인 구조 사이의 단락 전류 또는 누설 전류를 방지하는 이점을 제공한다.
본 명세서에 포함되고 본 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시예를 예시하고, 상세한 설명과 함께 본 개시의 원리를 설명하고 본 기술분야의 통상의 기술자를 본 개시를 실시 및 사용할 수 있게 하는 역할을 한다.
도 1은 예시적인 3차원 메모리 소자를 나타낸다.
도 2a 및 도 2b는 각각 일부 실시예에 따른 3차원 메모리 구조체의 상면(top) 및 단면을 나타낸다.
도 3a 및 도 3b는 각각 일부 실시예에 따른 3차원 메모리 구조의 상면 및 단면을 각각 나타낸다.
도 4a는 일부 실시예에 따른 3차원 메모리 구조체의 상면을 나타낸다.
도 4b-4d는 일부 실시예에 따른 3차원 메모리 구조체의 단면을 나타낸다.
도 5a 및 5b는 일부 실시예에 따른 3차원 메모리 구조체의 단면을나타낸다.
도 6 내지 도 8은 일부 실시예에 따른 3차원 메모리 구조의 상면을 나타낸다.
도 9는 일부 실시예에 따른 3차원 메모리 구조를 형성하기 위한 예시적인 제조 프로세스를 나타낸다.
도 1은 예시적인 3차원 메모리 소자를 나타낸다.
도 2a 및 도 2b는 각각 일부 실시예에 따른 3차원 메모리 구조체의 상면(top) 및 단면을 나타낸다.
도 3a 및 도 3b는 각각 일부 실시예에 따른 3차원 메모리 구조의 상면 및 단면을 각각 나타낸다.
도 4a는 일부 실시예에 따른 3차원 메모리 구조체의 상면을 나타낸다.
도 4b-4d는 일부 실시예에 따른 3차원 메모리 구조체의 단면을 나타낸다.
도 5a 및 5b는 일부 실시예에 따른 3차원 메모리 구조체의 단면을나타낸다.
도 6 내지 도 8은 일부 실시예에 따른 3차원 메모리 구조의 상면을 나타낸다.
도 9는 일부 실시예에 따른 3차원 메모리 구조를 형성하기 위한 예시적인 제조 프로세스를 나타낸다.
구체적인 구성 및 배치가 논의되지만, 이는 예시적인 목적으로만 이루어진 것으로 이해되어야 한다. 본 발명이 속하는 기술분야의 통상의 지식을 가진 자(이하, 당업자)라면 본 개시의 사상 및 범위를 벗어나지 않으면서 다른 구성 및 배치가 사용될 수 있음을 인식할 수 있을 것이다. 본 개시가 다양한 다른 애플리케이션에 채용될 수 있다는 것은 당업자에게 명백할 것이다.
본 명세서에서 "하나의 실시예", "일 실시예", "예시적인 실시예", "일부 실시예" 등에 대한 언급은, 기재된 실시예가 특정한 특징, 구조, 또는 특성을 포함할 수 있음을 나타내지만, 모든 실시예가 반드시 그러한 특정한 특징, 구조 또는 특성을 포함할 필요는 없다는 것에 유의해야 한다. 또한, 이러한 문구는 반드시 동일한 실시예를 가리키는 것은 아니다. 또한, 특정한 특징, 구조 또는 특성이 실시예와 관련하여 기재될 때, 다른 실시예와 관련하여 명시적으로 기재되는지의 여부에 관계없이, 그러한 특징, 구조 또는 특성을 달성하는 것은 당업자의 지식의 범위 내일 것이다.
일반적으로, 용어는 문맥상 사용에 의거하여 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에 사용된 용어 "하나 이상"은, 적어도 부분적으로 문맥에 의존하여, 단수의 의미로 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있거나, 복수의 의미로 특징, 구조 또는 특성을 설명하는 데 사용될 수 있다.
본 개시에서 "상에(on)"와 "위에(above, over)"의 의미는, "상에"는 무엇인가의 "직접적으로 상에"를 의미할 뿐만 아니라 그 사이에 중간 특징부(intermediate feature) 또는 층을 갖는 무엇인가의 "상에"의 의미를 포함하고, "위에(above or over)"는 무엇인가의 "위에"를 의미할 뿐만 아니라 그 사이에 중간 특징부 또는 층이 없는 무엇인가의 "위에"(무엇인가의 직접적으로 상에)의 의미도 포함할 수 있도록, 가장 넓은 방식으로 해석되어야 한다는 것을 쉽게 이해해야 한다.
또한, "아래(beneath, below, lower)", "위(above, upper)" 등과 같은 공간적으로 상대적인 용어는 설명의 편의를 위해, 하나의 요소 또는 특징부의, 도면에 예시된 다른 요소(들) 또는 특징부(들)와의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향 외에 사용 시 또는 동작 시의 소자의 여러 다른 방향을 포함하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 회전되거나 다른 방향으로), 본 명세서에서 사용되는 공간적으로 상대적인 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
본 명세서에 사용되는 바와 같이, 용어 "기판"은 그 위에 후속 재료층이 부가되는 재료를 지칭한다. 기판 자체는 패터닝될 수 있다. 기판 맨 위(top)에 부가된 재료는 패터닝되거나 패터닝되지 않은 채로 있을 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은, 광범위한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성의 재료로부터 만들어질 수 있다.
본 명세서에 사용된 바와 같이, 용어 "층(layer)"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 밑에 있거나(underlying) 위에 있는(overlying) 구조체 전체에 걸쳐 연장될 수 있거나, 하부 또는 상부 구조체의 범위보다 작은 규모를 가질 수 있다. 또한, 층은 연속 구조체(continuous structure)의 두께보다 얇은 두께를 갖는 균질 또는 비균질의 연속 구조체의 영역일 수 있다. 예를 들어, 층은 임의의 수평 평면의 쌍 사이에, 또는 연속 구조체의 상면(top surface)과 하면(bottom surface) 사이에 위치할 수 있다. 층은 수평으로, 수직으로 및/또는 테이퍼형의 표면(tapered surface)을 따라 연장될 수 있다. 기판은 하나의 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고, 및/또는 그 상에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 상호연결층(interconnect layer)은 하나 이상의 도체층 및 콘택트층(콘택트, 상호연결 라인 및/또는 비아가 형성되어 있음) 및 하나 이상의 유전체층을 포함할 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "명목/명목상(nominal/nominally)"은 원하는 값보다 높은 및/또는 낮은 값의 범위와 함께. 제품 또는 프로세스의 설계 단계 중에 설정되는 구성요소 또는 프로세스 작업(process operation)에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 지칭한다. 값의 범위는 제조 프로세스 또는 공차의 약간의 변화로 인한 것일 수 있다. 본원에 사용 된 용어 "약"은 본 반도체 소자와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은 예를 들어, 값의 10-30%(예: 값의 ±10%, ±20% 또는 ±30%) 내에서 변하는 주어진 수량의 값을 나타낼 수 있다.
본 명세서에서 사용된 용어 "3차원 메모리 소자"는 횡으로 배향된(laterally-oriented) 기판 상에 수직 배향된(vertically oriented) 메모리 셀 트랜지스터 스트링(본 명세서에서 "낸드 스트링과 같은 메모리 스트링"으로 지칭됨)을 갖는 반도체 소자를 지칭하므로 메모리 스트링은 기판에 대해 수직 방향으로 연장된다. 본 명세서에서 사용된 용어 "수직/수직으로"는 기판의 측면에 명목상 수직인 것을 의미한다.
3차원 NAND 메모리 산업의 경향은 소자 치수의 축소 및 제조 프로세스의 단순화를 포함한다. 3차원 NAND 메모리 소자에서, 데이터를 저장하기 위한 메모리 셀은 워드 라인(제어 게이트 전극)의 스택과, 스택을 통해 형성된 반도체 채널에 내장된다(embedded). 각각의 워드 라인은 금속 콘택트 비아에 개별적으로 연결되며, 이는 금속 상호연결부, 및 외부 회로(예: 제어 회로)에 더 연결된다. 이는 메모리 셀에 데이터를 기록 및 소거하는 것이 외부 회로에서 제어될 수 있도록 해준다. 따라서, 금속 콘택트 비아의 수는 대개 워드 라인의 수와 동일하다. 저장 용량의 요구가 증가함에 따라, 증가된 수의 워드 라인 및 반도체 채널에 의해 형성되는 수 많은 메모리 셀이 NAND 메모리 소자에 형성된다.
인접한 워드 라인 또는 제어 게이트 전극의 스택은, 스택을 수직으로 관통하여 형성되고 절연 재료로 채워진 깊은 트렌치인 게이트 라인 슬릿에 의해 분리된다. 게이트 라인 슬릿은 워드 라인 계단 영역뿐만 아니라 어레이 영역을 통해 연장 될 수 있다. 따라서, 더 많은 워드 라인에 대한 필요성이 증가함에 따라, 워드 라인 층의 스택 높이가 증가될 수 있고, 이는 더 높은 종횡비(트렌치 높이를 트렌치 폭으로 나눔)를 갖는 게이트 라인 슬릿을 초래한다. 높은 종횡비를 갖는 트렌치는 트렌치 내의 균일한 배치 및/또는 에칭의 어려움으로 인해, 소자 제조 프로세스에서 도전일 수 있다. 예를 들어, 어레이 영역 및 워드 라인 계단 영역은 전형적으로 상이한 재료로 형성된다. 게이트 라인 슬릿이 두 영역을 관통하여 연장됨에 따라, 에칭 프로파일은 상이한 재료에 대한 상이한 에칭 성능으로 인해 변할 수 있다. 에칭 프로파일에서의 변화는 증가된 트렌치 종횡비에 의해 악화될 수 있으며, 이는 배치된 금속을 에칭 백(etching back)함으로써 게이트 전극이 분리된 후에 트렌치의 바닥에 남아있는 추가 금속을 야기 할 수있다. 그리고 금속 잔류로 인한 인접한 게이트 전극 사이의 누전 또는 단락으로 인해 소자 고장이 발생할 수 있다.
본 발명은 게이트 라인 슬릿의 폭이 어레이 영역에서의 폭에 비해 워드 라인 계단 영역에서 증가되는 3차원 NAND 메모리 소자를 기술한다. 개시된 방법 및 구조는 어떠한 추가적인 제조 단계 또는 추가적인 마스크를 없이 3차원 NAND 메모리 소자의 설계 및 제조에 통합될 수 있다. 워드 라인 계단 영역의 상면에서 게이트 라인 슬릿 폭을 증가시키는 것은 게이트 라인 슬릿의 바닥에서 폭을 증가시킬 수있다. 특히, 워드 라인 계단 영역에서 게이트 라인 슬릿 폭을 증가시키는 이점은 균일한 금속 배치를 용이하게 하고 게이트 라인 슬릿의 바닥에서 금속 응집을 피한다. 게이트 라인 슬릿 내에 균일한 금속 배치는 차례로 균일한 게이트 전극 재료를에치백을 제공하고 인접한 게이트 전극 사이의 전류 누설 또는 단락을 방지한다.
본 개시에서, 설명의 편의를 위해, "티어(tier)"는 수직 방향을 따라 실질적으로 동일한 높이의 요소를 지칭하는 데 사용된다. 예를 들어, 워드 라인과 그 하부 게이트 유전체층이 "티어(tier)"로 지칭될 수 있고, 희생층과 그 하부 절연층이 함께 "티어"로 지칭될 수 있고, 워드 라인과 그 하부 절연층이 함께 "티어(tier)"로 지칭될 수 있고, 실질적으로 동일한 높이의 워드 라인들은 "워드 라인의 티어" 또는 이와 유사한 것으로 지칭될 수 있는 등이다.
도 1은 3차원 NAND 플래시 메모리 소자의 블록(100)을 도시한다. 플래시 메모리 소자는 기판(101), 기판(101) 위의 절연층(103), 절연층(103) 위의 하부(bottom) 선택 게이트 전극(104)의 티어 및 하부 선택 게이트 전극(104)의 상면에 적층되는 복수의 티어의 제어 게이트 전극(107)(예: 107-1, 107-2, 107-3)을 포함한다. 플래시 메모리 소자(100)는 또한 제어 게이트 전극(107)의 스택 위의 상부(top) 선택 게이트 전극(109)의 티어, 인접한 하부 선택 게이트 전극(104)들 간의 기판(101)의 부분에 도핑된 소스 라인 영역(120), 및 상부 선택 게이트 전극(109)를 관통하는 반도체 채널(114), 제어 게이트 전극(107), 하부 선택 게이트 전극(104) 및 절연층(103)을 포함한다. 반도체 채널(114)(점선의 타원으로 나타냄)은 반도체 채널(114)의 내면 위체 메모리 필름(113) 및 반도체 채널(114) 내의 메모리 필름(113)에 의해 둘러싸인 코어 충전 필름(115)을 포함한다. 플래시 메모리 소자(100)는 상부 선택 게이트 전극(109) 위에 반도체 채널(114) 상에 배치되고 반도체 채널(114)에 연결된 복수의 비트 라인(111)을 더 포함한다.
복수의 금속 상호연결부(119)는 복수의 금속 콘택트(117)를 통해 게이트 전극(예: 104, 107, 109)에 연결된다. 게이트 전극의 인접한 티어 사이의 절연층은 도 1에 도시되어 있지 않지만, 메모리 기술 분야의 당업자에게는 명백할 것이다. 게이트 전극은 또한 워드 라인으로도 지칭되며, 이는 상부 선택 게이트 전극(109), 제어 게이트 전극(107) 및 하부 선택 게이트 전극(104)을 포함한다.
도 1에서, 예시적인 목적으로, 3개의 티어의 제어 게이트 전극(107-1, 107-2, 107-3)가 하나의 티어의 상부 선택 게이트 전극(109) 및 하나의 티어의 하부 선택 게이트 전극(104)과 함께 도시되어 있다. 각 층의 게이트 전극은 기판(101) 위에 실질적으로 동일한 높이를 갖는다. 각 티어의 게이트 전극은 게이트 전극의 스택을 관통하는 게이트 라인 슬릿(108-1, 108-2)에 의해 분리된다. 동일한 티어 내의 각각의 게이트 전극은 금속 콘택트 비아(117)를 통해 금속 상호연결부(119)에 전도 가능하게 연결된다. 즉, 게이트 전극 상에 형성된 금속 콘택트의 수는 게이트 전극의 수(즉, 상부 선택 게이트 전극(109), 제어 게이트 전극(107) 및 하부 선택 게이트 전극(104) 모두의 합)와 같다. 또한, 동일한 수의 금속 상호연결부가 각각의 금속 콘택트 비아(117)에 연결되도록 형성된다.
예시적인 목적으로, 3차원 NAND 소자에서 유사하거나 동일한 부분은 동일한 요소 번호를 사용하여 표시된다. 그러나, 요소 번호는 단지 상세한 설명에서 관련 부분을 구별하기 위해 사용되며 기능성, 조성 또는 위치에 있어 어떠한 유사성 또는 차이점을 나타내는 것은 아니다. 도 2 및 도 8에 도시된 구조체(200-800)는 3차원 NAND 메모리 소자의 각 부분이다. 메모리 소자의 다른 부분들은 설명의 편의를 위해 도시되지 않았다. 예로서 3차원 NAND 소자를 사용하지만, 다양한 애플리케이션 및 설계에서, 개시된 구조체는 예를 들어 인접한 워드 라인 사이의 누설 전류를 감소시키기 위해 유사하거나 상이한 반도체 소자에 적용될 수 있다. 개시된 구조의 구체적인 애플리케이션은 본 개시의 실시예에 의해 한정되지 않아야 한다. 예시의 목적으로, 본 개시를 설명하기 위해 워드 라인 및 게이트 전극이 상호 교환 가능하게 사용된다. 다양한 실시예에서, 층의 수, 이들 층을 형성하는 방법 및 이들 층을 형성하는 구체적인 순서는 상이한 설계에 따라 달라질 수 있고 본 개시의 실시예에 의해 한정되지 않아야 한다. 유의해야 할 것은, 이들 도면에 도시된 "x" 및 "y" 방향은 명료성을 위한 것이며 한정적인 것이 아니라는 것이다. 도 2a 내지 도 8에 도시된 예시적인 구조체는 3차원 메모리 소자의 일부일 수 있고, 3차원 메모리 소자는 예를 들어, 양의 y 방향, 음의 y 방향, 양의 x 방향, 음의 x 방향, 및/또는 임의 적절한 방향과 같은, 임의의 적절한 방향으로 연장되는 워드 라인 계단 영역을 포함할 수 있다.
도 2a 및 도 2b는 일부 실시예에 따른 3차원 메모리 구조체를 형성하기 위한 예시적인 기판(200)을 나타낸다. 도 2a는 구조체(200)의 평면도(201)이고, 도 2b는 구조체(200)의 2-2' 방향을 따른 단면도(202)이다. 일부 실시예에서, 기판(200)은베이스 기판(210) 및 기판(210) 위의 재료층(240)을 포함한다. 베이스 기판(210)은 후속 구조체를 형성하기 위한 플랫폼을 제공할 수 있다. 재료층(240)은 교대로 배열 된 제1 재료/요소(211)와 제2 재료/요소(212)를 갖는 교호 스택(예: 유전체층 쌍/스택)을 포함할 수 있다. 재료층(240)은 베이스 기판(210) 위에 후속의 워드 라인을 형성하는 데 사용될 수 있다. 예시를 목적으로, 본 개시를 설명하기 위해 4개의 티어/쌍의 제1 재료(211)/제2 재료(212)가 도시되어 있다. 다양한 애플리케이션 및 설계에서, 재료층(240)은 3차원 메모리 소자의 설계에 따라, 함께 적층되는 임의의 적절한 수의 티어/쌍의 제1 재료/제2 재료를 포함할 수 있다. 예를 들어, 재료층(240)은 함께 적층되는, 64개의 티어/쌍의 제1 재료/제2 재료 스택을 함께 포함할 수 있으며, 이는 3차원 메모리 소자에서 64개 티어의 워드 라인을 형성한다.
일부 실시예에서, 베이스 기판(210)은 3차원 메모리 구조체를 형성하기 위한 임의의 적절한 재료를 포함한다. 예를 들어,베이스 기판(210)은 실리콘, 실리콘 게르마늄, 실리콘 카바이드, 절연체 상 실리콘(silicon on insulator, SOI), 절연체 상 게르마늄(germanium on insulator, GOI), 유리, 질화 갈륨, 갈륨 비소 및/또는 다른 적합한 III-V 화합물을 포함할 수 있다.
일부 실시예에서, 재료층(240)은 베이스 기판(210) 위에 (z축을 따라) 수직으로 배치된 절연층(211)(즉, 제1 요소 또는 제1 재료)와 희생층(212)(즉, 제2 요소 또는 제2 재료)의 교호 스택을 포함한다. 예시를 목적으로, 절연층(211) 및 대응하는 하부 희생층(212)은 동일한 티어의 요소 쌍 또는 재료 쌍으로 지칭된다. 일부 실시예에서, 희생층(212)은 후속하여 워드라인을 형성하기 위한 게이트 금속 재료의 배치를 위해 제거된다. 일부 실시예에서, 희생층(212)은 절연층(211)과 다른 임의의 적절한 재료를 포함한다. 예를들어, 희생층(212)은 다결정 실리콘, 실리콘 질화물, 다결정 게르마늄 및/또는 다결정 게르마늄-실리콘을 포함할 수 있다. 일부 실시 예에서, 희생층(212)은 실리콘 질화물을 포함한다. 절연층(211)은 임의의 적절한 절연 재료, 예컨대 실리콘 산화물을 포함할 수 있다. 재료층(240)은 베이스 기판(210) 위에 절연층(211)과 희생층(212)을 번갈아 증착함으로써 형성될 수 있다. 예를 들어, 절연층(211)은 베이스 기판(210) 위에 증착될 수 있고, 희생층(212)은 절연층(210) 위에 배치될 수 있고, 등등이다. 절연층(211) 및 희생층(212)의 증착은 화학 기상 증착(chemical vapor deposition , CVD, 물리 기상 증착(physical vapor deposition, PVD), 플라즈마 강화(plasma-enhanced) CVD(PECVD), 스퍼터링(sputtering), 금속 유기 화학 기상 증착(metal-organic chemical vapor deposition, MOCVD) 및/또는 원자층 증착(atomic layer deposition, ALD)과 같은 임의의 적절한 증착 방법을 포함할 수 있다. 일부 실시예에서, 절연층(211) 및 희생층(212)은 각각 CVD에 의해 형성된다.
예시를 목적으로, 기판(200)은 두 개의 영역, 즉 영역 A 및 B로분할된다. 3차원 메모리 구조체의 후속 제조에서, 워드 라인(게이트 전극)은 기판(200)의 상면에 실질적으로 평행한 수평 방향(예: x축)을 따라 영역 A 및 B를 통해 형성된다. 이하에 논의되는 후속하는 제조 단계 후에, 영역 A에 워드라인 계단 구조체가 후속하여 형성되고, 영역 B에 반도체 채널이 후속하여 형성된다. 유의해야 할 것은, 영역 A 및 B는 설명의 편의상 나타낸 것이고, 기반(200)의 물리적 분할 또는 기판(200)의 치수를 나타내는 것으로 의도되지 않는다는 것이다.
도 3a 및 3b는 일부 실시예에 따른, 3차원 메모리 소자를 형성하기 위한 예시적인 구조체(300)를 나타낸다. 도 3a는 구조체(300)의 평면도(301)이며, 도 3b는 3-3' 방향을 따른 구조체(300)의 단면도(302)이다. 도 3a 및 도 3b로 나타낸 구조체는 "계단 구조체(staircase structure)" 또는 "계단형 공동 구조체(stepped cavity structure)"로 지칭될 수 있다. "계단 구조체", "계단형 공동 구조체" 또는 이와 유사한 용어는 계단형 표면을 갖는 구조를 지칭한다. 본 개시에서, "계단형 표면"은 적어도 두 개의 수평면(예: xy 평면을 따름) 및 적어도 두 개(예: 제1 및 제2) 수직면(예: z축을 따름)을 포함하여, 각각의 수평면이 수평면의 제1 에지로부터 위쪽으로 연장되는 제1 수직면에 인접하고, 수평면의 제2 에지로부터 아래쪽으로 연장되는 제2 수직면에 인접하는 일련의 표면을 지칭한다. "계단(step 또는 staircase)"은 일련의 인접한 표면의 높이에서의 수직 이동을 의미한다.
도 3a 및 3b을 참조하면, 계단 구조체는 다양한 계단형 표면을 가질 수 있으며, 계단 구조체의 수평 단면 형상이 구조체(300)의 상면으로부터의 수직 거리의 함수로서 단계적으로 변화한다(즉, 구조체(300)의 상면). 일부 실시예에서, 구조체(300)는 마스크를 사용하여, 예를 들어 수직 방향(즉, z축)을 따라, 재료층(240)의 절연층(211) 및 희생층(212)을 반복적으로 에칭함으로써 구조체(200)로부터 형성된다. 예시를 목적으로, 에칭 재료층(240)에 의해 형성된 구조체는 베이스 기판(210) 위의 스택(240')으로 지칭된다. 따라서, 도 3a 및 3b에 도시된 바와 같이, 구조체(300)는 복수의 절연층(예: 211-1 내지 211-4) 및 복수의 희생층(예: 212-1 내지 212-4)을 가질 수 있다. 각각의 절연층(211)은 y축을 따라 실질적으로 동일한 길이/형상을 갖는 인접한 하부 절연층과 쌍 또는 티어를 형성할 수 있다. 예를 들어, 절연층(211-1)과 희생층(212-1)은 제1 티어를 형성하고, 절연층(211-2)과 희생층(212-2)은 제2 티어를 형성하는 등등이다. 각 쌍에서의 절연층 및 희생층의 에칭은 하나의 에칭 프로세스 또는 상이한 에칭 프로세스에서 수행될 수 있다. 에칭 프로세스는 예를 들어 산소계 플라즈마를 사용하는 반응성 이온 에칭(reactive ion etching, RIE) 프로세스와 같은 플라즈마 프로세스일 수 있다. 일부 실시예에서, RIE 에칭 프로세스는 예를 들어, 사불화탄소(CF4), 육불화황 (SF6), 플루오로폼(CHF3) 및/또는 다른 적절한 가스와 같은 에칭 가스를 포함할 수있다. 다수의 다른 에칭 방법이 또한 적합할 수 있다. 계단형 표면의 형성 후에, 마스크는 예를 들어 애싱(ashing) 또는 포토레지스트 스트리퍼(photoresist stripper)를 사용하여 제거될 수 있다. 일부 실시예에서, 계단형 표면을 형성하기 위해 다수의 포토 레지스트층 및/또는 다수의 에칭 프로세스가 사용된다. 도 3a에 도시된 바와 같이, 구조체(300)에서, 각 티어의 절연층(즉, 211-1 내지 211-4)은 z축을 따라 노출된다.
도 4a 및 도 4b는 일부 실시예에 따른 3차원 메모리 소자를 형성하기 위한 예시적인 구조체(400)를 도시한다. 도 4a는 구조체(400)의 평면도(401)이고, 도 4b는 4-4' 방향을 따른 구조체(400)의 단면도(402)이다. 도 4c는 4b-4b '방향을 따른 구조체(400)의 단면도(403)이다. 도 4d는 4c-4c '방향을 따른 구조체(400)의 단면도(404)이다. 일부 실시예에서, 구조체(400)는 영역 B에 형성된 복수의 반도체 채널(220)을 포함한다. 반도체 채널(220)은 x축을 따라 어레이로서 분포될 수 있고, 각각의 어레이는 3차원 메모리 소자의 설계/레이아웃에 따른 임의의 적절한 거리일 수 있는 적절한 거리만큼 떨어져 있을 수 있다. 반도체 채널(220)의 어레이 각각은 동일한 수 또는 상이한 수의 반도체 채널(220)을 가질 수 있다. 예시를 목적으로, 도 4a를 참조하면, 본 개시에서, 각각의 어레이는 3x2 어레이 배열을 형성하는, 5개의 반도체 채널(220)을 포함한다. 반도체 채널(220)은 3차원 메모리 소자의 소스 및/또는 드레인의 후속 형성을 위해 실질적으로 z축을 따라 스택(240)을 관통하여 베이스 기판(210) 내로 형성될 수 있다. 반도체 채널(220) 및 후속하여 형성되는 워드 라인은 예를 들어 데이터를 저장하기 위한, 3차원 메모리 소자의 메모리 셀들을 형성할 수 있다.
각각의 반도체 채널(220)은 실질적으로 z축을 따라 기둥의 형상을 가질 수 있고 서로를 둘러싸는 복수의 층을 포함할 수 있다(본 개시의 도면에는 도시되지 않음). 예를 들어, 반도체 채널(220)은 z축을 따라 그리고 실질적으로 반도체 채널(220)의 중심에 위치한 유전체 코어를 포함할 수 있다. 유전체 코어는 반도체 채널 필름에 의해 둘러싸일 수 있다. 반도체 채널 필름은 메모리 필름에 의해 둘러싸일 수 있다. 유전체 코어, 반도체 채널 필름 및 메모리 필름은 각각 하나 이상의 층을 포함할 수 있고, 채널 홀(channel hole)을 함께 채워서 반도체 채널(220)을 형성할 수 있다. 일부 실시예에서, 채널 홀은 마스크를 사용하여 스택(240')을 패터닝함으로써, 그리고 적합한 에칭 프로세스, 예컨대 건식 에칭 및/또는 습식 에칭을 사용하여 패턴닝된 마스크에 의해 노출된 스택(240')의 부분을 에칭함으로써 형성될 수 있다. 채널 홀은 스택(240)을 관통하여 실질적으로 베이스 기판(210) 속으로 들어 갈 수 있다. 채널 홀이 형성된 후에 마스크는 제거될 수 있다.
예를 들어, 메모리 필름은 채널 홀의 측벽 위에 형성되고 채널 홀의 측벽과 접촉할 수 있다. 일부 실시예에서, 메모리 필름은 채널 홀을 둘러싸는 스택(240')으로부터 채널 홀 내의 다른 층을 절연시키기 위해 채널 홀의 측벽 위에 하나 이상의 블록 유전체층을 포함할 수 있다. 메모리 필름은 또한 전하를 포획하고 z축을 따라 복수의 전하 저장 영역(charge storage region)을 형성하기 위해, 블록 유전체층 위에 그에 의해 둘러싸인 저장 유닛 층(storage unit layer)(메모리층)을 포함할 수 있다. 메모리 필름은 또한 메모리층 위에 그에 의해 둘러싸인 터널링층(tunneling layer)(예: 터널링 유전체)을 포함할 수 있다. 전하 터널링은 적절한 전기 바이어스 하에서 터널링층을 통해 수행될 수 있다. 일부 실시예에서, 전하 터널링은 3차원 메모리 소자의 동작에 따라, 핫 캐리어 주입(hot-carrier injection) 또는 파울러 노르트 하임 터널링 유도 전하 전송(Fowler-Nordheim tunneling induced charge transfer)에 의해 수행될 수 있다.
하나 이상의 블록 유전체층은 비교적 높은 유전 상수를 갖는 유전체 금속 산화물층을 포함하는 제1 블록층을 포함할 수 있다. 용어 "금속 산화물"은 금속 원소와, 산소, 질소 및 다른 적합한 원소와 같은 비금속 원소를 포함할 수 있다. 예를 들어, 유전체 금속 산화물 층은 산화 알루미늄, 하프늄 산화물, 란타늄 산화물, 이트륨 산화물, 탄탈륨 산화물, 실리케이트, 질소 도핑된(nitrogen-doped) 화합물, 합금 등을 포함할 수 있다. 제1 블록층은 예를 들어, CVD, ALD, 펄스 레이저 증착(pulsed laser deposition, PLD), 액체원 미스트 화학 증착(liquid source misted chemical deposition) 및/또는 다른 적절한 배치 방법에 의해 배치될 수 있다.
하나 이상의 블록 유전체층은 또한 유전체 금속 산화물 위에 다른 유전체층을 포함하는 제2 블록층을 포함할 수 있다. 다른 유전체층은 유전체 금속 산화물 층과 상이할 수 있다. 다른 유전체층은 실리콘 산화물, 제1 블록층과 상이한 조성을 갖는 유전체 금속 산화물, 실리콘 산질화물, 실리콘 질화물 및/또는 다른 적절한 유전체 재료를 포함할 수 있다. 제2 블록층은 예를 들어, 저압 화학 기상 증착(low pressure chemical vapor deposition, LPCVD), ALD, CVD 및/또는 다른 적절한 배치 방법에 의해 배치될 수 있다. 일부 실시예에서, 하나 이상의 블록 유전체층은 CVD에 의해 형성된 실리콘 산화물을 포함한다.
저장 유닛 층은 하나 이상의 블록 유전체층 위에 순차적으로 형성될 수 있다. 저장 유닛 층은 전하 포획 재료, 예컨대, 유전체 전하 포획 재료(예: 실리콘 질화물) 및/또는 전도성 재료(예: 도핑된 폴리 실리콘)를 포함할 수 있다. 일부 실시예에서, 유전 전하 포획 재료은 실리콘 질화물을 포함하고 CVD, ALD, PVD 및/또는 다른 적절한 방법에 의해 형성될 수 있다.
터널링층은 메모리층 위에 순차적으로 형성될 수 있다. 터널링층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물, 유전체 금속 산질화물, 유전체 금속 실리케이트, 합금 및/또는 다른 적절한 재료를 포함할 수 있다. 터널링층은 CVD, ALD, PVD 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 터널링층은 CVD에 의해 형성된 실리콘 산화물을 포함한다.
반도체 채널 필름은 터널링층 위에 순차적으로 형성될 수 있다. 반도체 채널 필름은 실리콘, 실리콘 게르마늄, 게르마늄, III-V 화합물 재료, II-VI 화합물 재료, 유기 반도체 재료 및/또는 다른 적합한 반도체 재료와 같은 임의의 적절한 반도체 재료의 하나 이상의 층을 포함할 수 있다. 반도체 채널 필름은 금속 유기 화학 기상 증착(MOCVD), LPCVD, CVD 및/또는 다른 적절한 방법과 같은 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 반도체 채널 필름은 CVD를 사용하여 비정질 실리콘층을 증착한 후, 어닐링 프로세스에 의해 비정질 실리콘이 단결정 실리콘으로 변환되도록 하여 형성된다. 일부 실시예에서, 다른 비정질 재료는 결정화되도록 어닐링되어 반도체 채널 필름을 형성할 수 있다.
유전체 코어는 반도체 채널 필름 위에 형성되어 채널 홀의 중심에서 공간을 채울 수 있다. 유전체 코어는 실리콘 산화물 및/또는 유기 실리케이트 유리와 같은 적절한 유전체 재료를 포함할 수 있다. 유전체 코어는 적합한 공형(conformal) 방법(예: LPCVD) 및/또는 자체 평탄화 방법(self-planarizing method)(예: 스핀 코팅)에 의해 형성될 수 있다. 일부 실시예에서, 유전체 코어는 실리콘 산화물을 포함하고 LPCVD에 의해 형성된다.
절연 재료(413)는 반도체 구조체(400)을 형성할 수 있다. 예를 들어, 절연 재료(413)는 영역 A 상에 형성될 수 있고, 절연 재료(413)의 상면은 절연층(211-1)의 상면과 동일 평면에 있을 수 있다. 일부 실시예에서, 절연 재료(413)는 또한 절연층(211-1) 상에 형성되고, 채널(220)은 또한 절연 재료(413)를 관통한다. 절연 재료(413)는 임의의 적절한 절연 재료, 예를 들어 실리콘 산화물을 포함할 수 있다. 절연 재료(413)의 배치는 CVD, PVD, PECVD, 스퍼터링, MOCVD 및/또는 ALD와 같은 임의의 적절한 방법을 포함할 수 있다. 일부 실시예에서, 절연 재료(413)는 CVD에 의해 형성된다. 절연 재료(413)의 상면을 평탄화하기 위해, 예를 들어, 화학적 기계적 연마(chemical mechanical polishing, CMP)와 같은 평탄화 방법이 사용될 수 있다.
구조체(400)는 스택(240')을 복수의 핑거로 분할하기 위해, 실질적으로 x축을 따르는 두 개의 반도체 채널(220) 어레이 사이에 각각 형성된 복수의 절연 트렌치 또는 수직 트렌치를 더 포함하고, 각각의 핑거는 실질적으로 x축을 따라 연장된다. 본 개시에서, "수직"이라는 용어는 "z축을 따르는 것" 또는 "x-y 평면에 실질적으로 직각" 또는 유사한 것을 의미한다. 워드 라인은 후속하여 각각의 핑거에 형성될 수 있다. 수직 트렌치는 y축을 따라 하나 이상의 개구부(opening)를 포함할 수 있다. 일부 실시예에서, 수직 트렌지는 희생층(211)을 금속 게이트 전극 재료로 대체하기 위해 사용될 수 있다. 예를 들어, 게이트 전극 재료가 워드 라인 구조체를 형성하기 위해 인접한 희생층(212) 사이에 배치된 후에, 에치백 프로세스를 사용하여, 상이한 티어로부터의 워드 라인이 전기적으로 절연될 수 있도록 트렌치 내에서 과도한 금속 게이트 전극 재료를 제거하는 데 사용될 수 있다. 트렌치는 이후 적절한 절연 재료로 채워져 절연 스페이서(insulating spacer) 또는 절연 슬릿이라고도 하는 게이트 라인 슬릿을 형성한다. 즉, 인접한 핑거에서 후속하여 형성되는 워드 라인은 절연 재료로 채워진 위치에서 절연될 수 있다.
예시를 목적으로, 두 개의 인접한 수직 트렌치(221, 222)가 본 개시의 도 4a 내지 도 4d에 도시되어 있다. 수직 트렌치(221)는 영역 A 및 B에 각각 형성된 수직 트렌치 (221A 및 221B)를 포함한다. 유사하게, 수직 트렌치(222)는 영역 A 및 B에 각각 형성된 수직 트렌치(222A, 222B)를 포함한다. 2개의 인접한 수직 트렌치(221, 222)는 구조체(400)를 각각의 반도체 채널(220)의 어레이를 포함하는 핑거 1, 2 및 3으로 분할 한다. 수직 트렌치(221A, 222A)는 이후에 형성되는 워드 라인을 상이한 핑거로 분할하기 위해 사용되는 반면, 수직 트렌치의 221B와 222B는 x축을 따라 다른 핑거로 반도체 채널(220)의 어레이를 분할하기 위해 영역 B에 형성된다. 반도체 채널 (220)의 어레이는 각각 핑거 1, 2 및 3에서 후속하여 형성되는 워드 라인을 갖는 메모리 셀을 형성할 수 있다.
수직 트렌치(예: 221 및 222)는, 스택(240') 위에 마스크층을 형성하고 예컨대, 포토 리소그래피를 사용하여 마스크를 패터닝함으로써 형성되어, 패터닝된 마스크층의 수직 트렌치에 대응하는 개구부를 형성할 수 있다. 수직 트렌치가 베이스 기판(210)을 노출할 때까지, 개구부에 의해 노출된 스택(240')의 부분을 제거하기 위해 예컨대, 건식 에칭 및/또는 습식 에칭과 같은 적절한 에칭 프로세스가 수행될 수 있다. 에칭 프로세스는 예를 들어 산소계 플라즈마를 이용한 RIE 프로세스와 같은 플라즈마 프로세스일 수 있다. 일부 실시예들에서, RIE 에칭 프로세스는 예를 들어 CF4, SF6, CHF3 및/또는 다른 적절한 가스와 같은, 에칭 가스를 포함할 수 있다. 다수의 다른 에칭 방법이 또한 적합할 수 있다. 수직 트렌치의 형성 후에 마스크 층이 제거될 수 있다. 일부 실시예에서, 수직 트렌치는 스택(240')의 각각의 티어를 관통하고 스택(240')을 x축을 따라 복수의 핑거로 분할한다. 수직 트렌치는 x축을 따라 전술한 바와 같은 하나 이상의 개구부를 포함할 수 있어서, 각 티어에서 인접한 핑거의 희생층/절연층은 그 사이에서 수직 트렌치의 개구부 (들)를 통해 연결될 수 있다.
도 4c 및 도 4d는 각각 영역 B 및 A의 단면도를 나타내는 라인 4b-4b' 및 4c-4c'로부터의 단면도이다. 도 4c에 도시된 바와 같이, 수직 트렌치(221B, 222B)는 반도체 채널이 형성되는 영역 B에 형성되므로, 절연층(211-1 내지 211-4)과 희생층(212-1 내지 212)의 교호 유전체 스택을 관통하여 형성된다. 전술한 에칭 프로세스는 트렌치가 기판(210)에 도달할 때까지 계속될 수 있다. 영역 A와 B 사이의 재료 조성 차이로 인해, 에칭 프로세스는 이들 영역에서 상이한 에칭 프로파일을 생성한다. 예를 들어, 영역 A에서의 트렌치(221A, 222A)는 실질적으로 절연 재료 및 하나 이상의 계단 구조체를 통해 실질적으로 형성되는 한편, 트렌치(221B, 222B)는 교호하는 유전체 재료의 스택을 통해 형성된다. 전술한 바와 같이, 일부 실시예에서, 절연층(211) 및 절연층(413)은 실리콘 산화물을 포함할 수 있다. 일부 실시예에서, 희생층(212)은 실리콘 질화물을 포함한다. 에칭 프로세스는 실리콘 질화물 재료에 대해 보다 이방성 에칭 프로파일 성능을 야기할 수 있는 습식 에칭 프로세스일 수 있다. 실리콘 질화물 습식 에칭 프로세스를 위한 에칭제는 실리콘 질화물 재료와 반응할 수 있고 에칭하는 동안 측벽을 측벽 에칭으로부터 보호하는 측벽 상에 폴리머 재료 층을 생성할 수 있다. 대조적으로, 실리콘 산화물 습식 에칭 프로세스 동안에는 더 적은 폴리머 재료가 형성되고 더 많은 측면 에칭이 관찰될 수 있으며, 이는 실리콘 산화물 재료에 대한 이방성 에칭 프로파일을 감소시킨다. 결과적으로, 영역 A의 트렌치는 기울어진 측벽을 포함하는 에칭 프로파일을 형성하여, 트렌치 상부의 트렌치 폭이 트렌치 하부의 트렌치 폭보다 더 커지게 한다. 대조적으로, 영역 B의 에칭 프로파일은 실질적으로 수직인 측벽을 나타내고, 이는 상부에서의 트렌치 폭이 하부에서의 트렌치 폭과 실질적으로 동일함을 나타낸다.
도 5a 및 도 5b는 일부 실시예에 따른 3차원 메모리 소자를 형성하기 위한 구조체(500)를 도시한다. 도 5a 및 5b는 희생 재료가 금속 게이트 전극 재료로 대체되고 에치 백 프로세스를 수행하여 게이트 전극 재료의 각 층을 분리하고 워드 라인(532-1 내지 532-3)을 형성한 후의 도 4a 및 도 4b에 도시된 구조체를 나타낸다. 일부 실시예에서, 희생층은 임의의 적절한 에칭 프로세스, 예컨대 건식 에칭 프로세스, 습식 에칭 프로세스, 임의의 다른 적절한 에칭 프로세스 및/또는 이들의 조합에 의해 제거될 수 있다. 희생층이 제거된 후, 수평 트렌치가 절연층 사이에 형성되고, 게이트 전극 재료가 희생층 대신 및 수평 트렌치에 배치된다. 예를 들어, 구조체(500)의 각각의 티어는 각각의 절연층(211) 위에 게이트 금속 재료층을 포함한다. 일부 실시예에서, 구조체(500)는 희생층(212)을 적절한 게이트 전극 금속 재료로 대체하여 충전함으로써 도 4a 내지 도 4d에 도시된 구조체(400)로부터 형성될 수 있다. 게이트 전극 금속 재료는 xy 평면을 따라 각각의 수평 트렌치를 채우고 각각의 절연층(211)을 덮을 수 있다. 게이트 금속 재료층은 에치백 프로세스 후에, 후속하여 형성되는 워드 라인(즉, 게이트 전극)(532-1 내지 532-3)을 위한 기본 재료를 제공할 수 있다. 일부 실시예에서, 게이트 전극 재료는 수직 트렌치 및 수평 트렌치를 적절한 전도성 재료로 충전함으로써 형성될 수 있다. 예를 들어, ALD와 같은 적절한 배치 방법이 사용될 수 있다. 일부 실시예에서, CVD, PVD, PECVD, 다른 적절한 방법 및/또는 이들의 조합이 게이트 전극 재료를 증착시키기 위해 사용될 수 있다.
게이트 전극 재료가 수직 트렌치 및 수평 트렌치 내에 배치된 후에, 에치백 프로세스가 수행되어 상이한 층으로부터의 워드 라인이 전기적으로 절연될 수 있도록 수직 트렌치에서 과도한 게이트 전극 재료를 제거할 수 있다. 영역 B에서의 수직 트렌치의 에칭 프로파일은 균일한 금속 배치를 용이하게 할 수 있고, 결과적으로 트렌치 높이 전체에 걸쳐 게이트 전극 재료의 균일한 에칭백을 제공하는 실질적인 수직 측벽을 나타낸다. 예를 들어, 도 5a에 도시된 바와 같이, 에치백 프로세스 이후에 형성된 형성된 워드 라인(532-1 내지 532-3)의 각 층은 수직 트렌치(221B, 222B)의 측벽으로부터 과도한 게이트 전극 재료가 제거되기 때문에 서로 전기적으로 절연된다. 대조적으로, 영역 A의 트렌치는 경사 측벽을 포함하는 에칭 프로파일을 형성하는데, 이는 트렌치 상부의 트렌치 폭이 트렌치 하부의 트렌치 폭보다 더 크게 한다. 테이퍼진(teapered) 프로파일은 게이트 전극 재료를 트렌치(221A, 222A)에 불균일하게 배치시킨다. 예를 들어, 게이트 전극 재료는 트렌치(221A, 222A)의 바닥에서 응집되는 경향이 있으며, 에치백 프로세스는 트렌치 바닥에서 트렌치 측벽으로부터 과도한 게이트 전극 재료를 완전히 제거하지 못할 수 있다. 트렌치 측벽 상에 남아있는 게이트 전극 재료(점선의 원형 540으로 도시됨)은 워드 라인 구조체의 티어 간에 단락 또는 전류 누설을 야기할 수 있다. 예를 들어, 도 5b에 도시된 바와 같이, 에치백 프로세스 후에 측벽에 남아있는 과도한 게이트 전극 재료로 인해 워드 라인(532-2)이 워드 라인(532-3)에 전기적으로 연결된다.
3차원 NAND 메모리 소자를 완성하기 위해 예시적인 구조체 상에 다른 구조체가 형성되며, 설명의 편의를 위해 다른 구조체의 형성에 관한 세부 사항은 본 개시에서 생략된다. 예를 들어, 각각의 티어의 워드 라인을 외부 회로에 연결하기 위해 각각의 티어에 금속 콘택트 비아가 형성될 수 있다. 일부 실시예에서, 금속 콘택트 비아는 유전체 스택을 패터닝하여 각 티어상의 콘택트 영역을 노출시키는 다수의 콘택 개구부를 형성하고, 콘택트 개구부를 적절한 전도성 재료로 채워 금속 콘택트 비아를 형성함으로써 형성된다. 패터닝 프로세스는 유전체 스택 위에 마스크를 형성하는 단계, 마스크 내의 콘택트 개구부를 정의하기 위해 포토리소그래피 프로세스를 수행하는 단계, 및 워드 라인 계단 영역의 원하는 콘택트 영역이 노출될 때까지 콘택트 개구부 내의 재료를 제거하는 단계를 포함할 수 있다. 각각의 티어의 콘택트 영역은 하나 이상의 워드 라인에 있을 수 있다. 또한, 콘택트 개구부는 적절한 전도성 재료, 예를 들어 텅스텐, 알루미늄 및/또는 구리로 채워질 수 있다.
도 6 내지 도 8은 게이트 라인 슬릿의 폭이 어레이 영역에서의 폭과 비교하여 워드 라인 계단 영역에서 증가된 3차원 NAND 메모리 소자의 평면도를 도시한다. 워드 라인 계단 영역의 상면에서 게이트 라인 슬릿 폭을 증가시키는 것은 게이트 라인 슬릿의 바닥에서 폭을 증가시킬 수 있다. 특히, 워드 라인 계단 영역에서 게이트 라인 슬릿 폭을 증가시키는 이점은 균일한 금속 배치를 용이하게 하고 게이트 라인 슬릿의 바닥에서 금속 응집을 피하는 것이다. 게이트 라인 슬릿 내에 균일한 금속 배치는 결과적으로 균일한 게이트 전극 재료 에치백을 제공하고 인접한 게이트 전극 사이의 전류 누설 또는 단락을 방지한다. 다양한 설계 및 응용에서, 게이트 라인 슬릿의 설계 및 위치는 상이한 설계 규칙에 따라 달라질 수 있으며 본 개시의 실시예에 의해 한정되어서는 안된다.
도 6은 일부 실시예에 따른 3차원 메모리 소자를 형성하기 위한 예시적인 구조체(600)를 나타낸다. 도 6은 워드 라인 계단 영역 A 및 어레이 영역 B를 포함하는 예시적인 구조체(600)의 평면도(601)이다. 영역 A 및 B는 점선으로 표시된 영역 경계(602)에서 서로 인접한다. 영역 B에는 반도체 채널(620)의 어레이가 형성되고 영역 A에는 금속 콘택트 비아(624)의 어레이가 형성된다. 반도체 채널 및 금속 콘택트 비아는 한 쌍의 게이트 라인 슬릿(621, 622) 사이에 형성된다. 게이트 라인 슬릿(621)은 영역 A에 형성된 게이트 라인 슬릿(621A) 및 영역 B에 형성된 게이트 라인 슬릿(621B)을 포함한다. 유사하게, 게이트 라인 슬릿(622)은 영역 A 및 B에 각각 형성된 게이트 라인 슬릿(622A, 622B)을 포함한다. 게이트 라인 슬릿(621A, 621B, 622A, 622B)은 각각 평면도(601)에서와 같이 직사각형 형상을 가질 수 있다. 예시적인 구조체(600)는 또한 다른 구조체 및/또는 특징부를 포함하는데, 단순성 및 명확성을 위해 도 6에 도시되지 않았다.
수직 트렌치의 바닥에서 게이트 전극 재료 응집을 감소시키기 위해, 워드 라인 계단 영역의 게이트 라인 슬릿은 어레이 영역보다 더 큰 폭을 가질 수 있다. 예를 들어, 게이트 라인 슬릿(621B, 622B)은 폭 a를 가지며 게이트 라인 슬릿(621A, 622A)은 폭 a보다 큰 폭 b를 갖는다. 워드 라인 계단 영역에서 게이트 라인 슬릿의 증가된 폭은 습식/건식 에칭 프로세스의 화학 반응물 또는 반응성 이온을 제공하여 트렌치 바닥에 더 쉽게 접근함으로써 트렌치 바닥에서 에칭 속도를 향상시킬 수 있다. 따라서, 더 넓은 개구부는 수직 트렌치의 바닥에서 더 넓은 개구부를 초래할 수 있고, 이는 결과적으로 트렌치 바닥에서 금속 응집 없이 균일한 게이트 전극 재료가 용이하게 처리되도록 한다. 후속 에치백 프로세스 동안, 워드 라인 계단 구조에 배치된 균일한 게이트 전극 재료는 트렌치 측벽 상에 균일한 에치백 속도를 초래하고 상이한 계층으로부터 워드 라인을 전기적으로 절연시킬 수 있다.
도 6에 도시된 예시적인 구조체(600)의 평면도는 직사각형 개구부를 갖는 게이트 라인 슬릿(621A, 622A)을 도시한다. y 방향에서 측정된 게이트 라인 슬릿(621A, 622A)의 폭 "b"는 상이할 수 있다. 예를 들어, 폭 "b"는 다양한 인자에 의해 결정되는 공칭량(nominal amount)만큼 폭 "a"보다 더 클 수 있다. 예를 들어, 폭의 최소 증가는 트렌치 바닥에서의 폭 증가의 최소 증가를 초래할 수 있으며, 따라서 제한된 이점을 제공한다. 한편, 게이트 라인 슬릿이 반도체 채널 및 금속 콘택트 비아에 인접하여 형성됨에 따라, 폭을 증가시키면 게이트 라인 슬릿과 그 인접한 구조체 사이의 분리도 감소하여, 이는 분리를 관통하여 에칭되어 게이트 라인 슬릿과 인접한 구조체 사이의 바람직하지 않은 전기적 접촉을 형성할 위험을 증가시킨다. 또한 게이트 라인 슬릿을 늘리면 더 많은 소자 공간을 차지하므로 소자 밀도에 영향을 미친다. 게이트 라인 슬릿 설계는 구체적인 소자에 대한 공칭 설계를 제공하기 위해 적어도 위의 인자를 고려하고 따져봐야 한다. 일부 실시예에서, 폭 b는 폭보다 약 10nm 내지 약 50nm의 양만큼 클 수 있다. 예를 들어, 폭 b는 약 20nm에 대한 폭 a보다 클 수 있다. 일부 실시예에서, 게이트 라인 슬릿(621A, 622A)은 실질적으로 동일한 폭을 가질 수 있다. 일부 실시예에서, 게이트 라인 슬릿(621A, 622A)은 소자의 요구 및 설계에 따라 상이한 폭을 가질 수 있다. 일부 실시예에서, 유전체 재료 스택의 재료 조성에 따라, 금속 응빚을 감소시키기 위해 폭 "a"는 또한 폭 "b"보다 클 수 있다.
도 7은 일부 실시예에 따른 3차원 메모리 소자를 형성하기 위한 예시적인 구조체(700)를 도시한다. 도 7은 워드 라인 계단 영역 A 및 어레이 영역 B를 포함하는 예시적인 구조체(700)의 평면도(701)이다. 영역 A 및 B는 점선으로 표시된 영역 경계(702)에서 서로 인접한다. 도 6의 예시적인 구조체(600)와 유사하게, 영역 B에 반도체 채널 어레이(720)가 형성되고 영역 A에 금속 콘택트 비아 어레이(724)가 형성된다. 반도체 채널과 금속 콘택트 비아는 한 쌍의 게이트 라인 사이에 형성된다 게이트 라인 슬릿(721)은 영역 A에 형성된 게이트 라인 슬릿(721A) 및 영역 B에 형성된 게이트 라인 슬릿(721B)을 포함한다. 유사하게, 게이트 라인 슬릿(722)은 각각 영역 A 및 B에 형성된 게이트 라인 슬릿(722A, 722B)을 포함한다. 예시적인 구조체(700)는 또한 다른 구조체 및/또는 특징부를 포함하며, 단순성 및 명확성을 위해도 7에 도시되지 않았다.
도 7에 도시된 예시적인 구조체(700)의 평면도는 x 방향으로 연장되는 곡선형 단부를 갖는 직사각형 개구부를 갖는 게이트 라인 슬릿(721A 및 722A)을 도시한다. 직사각형 슬릿의 코너(즉, 서로 직각인 측벽의 연결 부위)에 배치된 게이트 전극 재료는 균일한 배치 및 에칭백을 달성하는 것이 더욱 어렵다. 양 측벽 상의 배치는 실질적으로 동일한 영역에 축적되어 금속 응집을 일으킬 수 있기 때문에 좁은 공간(예: 서로 90°로 위치한 2개의 측벽 사이의 모서리에 형성된 공간)에 금속 응집이 이루어질 수 있다. 곡선형 단부는 응집을 감소시키고 균일한 배치 및 에칭 백을 추가로 개선하여 결과적으로 인접한 워드 라인 구조체를 효과적으로 분리하는 이점을 제공한다. 일부 실시예에서, 게이트 라인 슬릿(721A, 722A)의 각각의 곡선 형 단부(731, 732)는 폭 (b)을 직경으로서 사용하여 게이트 라인 슬릿의 양 측면 (도 7에 도시된 상측 및 하측)을 연결하는 반원일 수 있다. 일부 실시예에서, 곡선형 단부는 구체적인 소자 요구 및 설계 목표에 적합한 곡률 설계 또는 곡선 각도를 갖는 임의의 구조일 수 있다. 예를 들어, 곡선형 단부는 원호형 구조를 포함할 수 있고 원호의 반경은 임의의 적절한 값일 수 있다. 일부 실시예에서, 곡선형 단부(731, 732)는 실질적으로 동일한 곡률 설계를 가질 수 있다. 일부 실시예에서, 곡선형 단부는 상이한 곡률 설계를 가질 수 있다. 일부 실시예에 따라, 유전체 재료 스택의 재료 구성에 따라, 도 6에서의 전술한 실시예들과 유사하게, 폭 "a"는 또한 폭 "b"보다 더 클 수 있어 금속 응집을 감소시킬 수 있다.
도 8은 일부 실시예에 따른 3차원 메모리 소자를 형성하기 위한 예시적인 구조체(800)를 도시한다. 도 8은 워드 라인 계단 영역 A 및 어레이 영역 B를 포함하는 예시적인 구조체(800)의 평면도(801)이다. 영역 A 및 B는 점선으로 표시된 영역 경계(802)에서 서로 인접한다. 도 6 및 도 7 각각에서의 예시적인 구조체(600, 700)와 유사하게, 반도체 채널(820)의 어레이는 영역 B에 형성되고, 금속 콘택트 비아(824)는 영역 A에 형성된다. 반도체 채널 및 금속 콘택트 비아는 한 쌍의 게이트 라인 슬릿(821, 822) 사이에 형성된다. 게이트 라인 슬릿(821)은 영역 A에 형성된 게이트 라인 슬릿(821A) 및 영역 B에 형성된 게이트 라인 슬릿(821B)을 포함한다. 유사하게, 게이트 라인 슬릿(822)은 각각 영역 A 및 B에 형성된 게이트 라인 슬릿(822A, 822B)을 포함한다. 예시적인 구조체(800)는 또한 다른 구조체 및/또는 특징부를 포함하며, 단순성 및 명확성을 위해 도 8에 도시되지 않았다.
도 8에 도시된 예시적인 구조체(800)의 평면도는 곡선형 단부와 함께 개구부가 점진적으로 증가된 게이트 라인 슬릿(821A 및 822A)을 도시한다. 게이트 라인 슬릿의 폭은 x 방향으로 연장될 수록 증가한다. 도 8에 도시된 바와 같이, 게이트 라인 슬릿(821A, 822A)은 영역 A와 B 사이의 경계에 각각 게이트 라인 슬릿(821B, 822B)과 접하고, 반도체 채널(820)에 근접할 수 있다. 따라서, 균일한 증가된 폭을 갖는 것이 아니라 게이트 라인 슬릿(821A, 822A)의 폭을 점차 증가시키는 것은 바람직하지 않은 단락을 야기하거나 반도체 채널(820)의 형상에 영향을 미칠 가능성을 감소시킴으로써 반도체 채널(820)에 영향을 미칠 위험을 감소시킬 수 있다. 도 4a 내지 도 4d에 도시된 바와 같이, 영역 A가 영역 A와 B 사이의 경계로부터 양의 x 방향으로 연장됨에 따라, 하부 워드 라인 계단 구조체의 수가 감소하고 절연 재료(413)의 깊이가 점차 증가한다. 도 8에 도시된 예시적인 구조체(800)는 3차원 메모리 소자의 일부일 수 있고, 3차원 메모리 소자는 예를 들어 음의 y 방향, 양 및/또는 음의 x 방향 및/또는 임의 적절한 방향과 같은, 다른 방향으로 연장되는 워드 라인 계단 영역을 포함할 수 있다. 점차 증가된 게이트 라인 슬릿 개구부는 증가하는 절연 재료(413)의 깊이에 적응하여 x 방향을 따라 트렌치에 균일한 배치 및 에칭백 레이트를 제공하여 금속 응집을 추가로 방지하도록 설계될 수 있다. 도 7에서의 전술한 곡선형 단부와 유사하게, 곡선형 단부는 응집을 감소시키고 균일한 배치 및 에칭백을 추가로 개선하여 인접한 워드 라인 구조를 효과적으로 분리하는 이점을 제공한다. 일부 실시예에서, 게이트 라인 슬릿(821A, 822A)의 각각의 곡선형 단부(831 및 832)는 도 7에서의 전술한 각각의 곡선형 단부(731, 732)와 유사할 수 있다. 일부 실시예에서, 곡선 형 단부(831, 832)는 실질적으로 동일한 곡률 설계를 가질 수 있다. 곡선형 단부는 원호형 구조체를 포함할 수 있고, 원호의 반경은 임의의 적절한 값일 수 있다. 일부 실시예에서, 곡선형 단부는 상이한 곡률 설계를 가질 수 있다. 일부 실시예에서, 게이트 라인 슬릿(821A, 822A)의 단부들 (즉, 영역 경계로부터 x 방향에서 가장 먼 게이트 라인 슬릿들의 부분들) 사이의 수평 거리 "c"(x 방향으로 측정됨) 그리고 마지막 금속 콘택트 비아(x 방향의 영역 경계에서 가장 먼 금속 콘택트 비아)의 단부 부분(x 방향의 영역 경계에서 가장 먼 금속 콘택트 비아의 일부)은 약 0.5㎛와 약 2㎛ 사이다. 일부 실시예에서, 거리는 약 1.5㎛일 수 있다. 도 6에서의 전술한 실시예와 유사하게, 일부 실시예에 따라, 유전체 재료 스택의 재료 조성에 따라, 폭 "a"는 또한 폭 "b"보다 더 클 수 있어, 금속 응집을 감소시킬 수 있다.
도 9는 일부 실시예에 따른 3차원 메모리 소자를 형성하기 위한 예시적인 방법(900)을 나타낸다. 설명을 위해, 방법(900)에 도시된 작업(operation)은 도 2a 내지 도 8과 관련하여 설명된다. 본 개시의 다양한 실시예에서, 방법(900)의 작업은 상이한 순서로 수행되거나 및/또는 변할 수 있다.
작업 902에서, 기판이 제공될 수 있다. 도 2a 및 도 2b는 이 작업에서의 예시적인 기판을 도시한다. 기판은 베이스 기판 및 기판 위의 재료층을 포함할 수 있다. 베이스 기판은 3차원 메모리 구조를 형성하기 위한 임의의 적절한 재료를 포함할 수 있다. 예를 들어, 베이스 기판은 실리콘, 실리콘 게르마늄, 실리콘 카바이드, 실리콘 온 절연체(SOI), 게르마늄 온 절연체(GOI), 유리, 질화 갈륨, 갈륨 비소 및/또는 다른 적합한 III-V 화합물을 포함할 수 있다. 일부 실시예에서, 재료층은 베이스 기판 위에 수직 방향을 따라 배열된, 절연층 및 희생층의 교호 스택을 포함할 수 있다. 일부 실시예에서, 희생층은 실리콘 질화물을 포함하고 절연층은 실리콘 산화물을 포함한다.
작업 904에서, 작업 902에서 제공된 기판으로부터 계단 구조를 갖는 교호 유전체 재료 스택이 형성될 수 있다. 도 2a 및 도 2b에 도시된 바와 같이, 다수의 효호 적층된 절연층/희생층 쌍이 스택 내에 형성될 수 있다. 도 3a 및 도 3b를 참조하면, 계단 구조는 교호 유전체 재료 스택 상에 형성될 수 있다. 또한, 도 4a 및 도 4b에 도시된 바와 같이, 복수의 반도체 채널이 스택을 관통하여 실질적으로 베이스 기판 내로 형성될 수 있다. 반도체 채널은 각각 적어도 유전체 코어, 반도체 채널 필름 및 메모리 필름을 포함할 수 있다. 반도체 채널은 적절한 방법을 사용하여 메모리 필름, 반도체 채널 필름 및 유전체 코어를 순차적으로 증착함으로써 형성될 수 있다.
작업 906에서, 게이트 라인 슬릿은 트렌치를 개방하고 희생층을 제거한 다음, 게이트 전극 재료를 증착 및 에칭함으로써 스택을 관통하여 형성될 수 있다. 또한, 도 4a 및 도 4b를 참조하면, 스택을 관통하는 게이트 라인 슬릿은 수평 방향을 따라 수직 트렌치로부터 형성되어 스택을 복수의 핑거로 분할할 수 있다. 게이트 라인 슬릿 중 적어도 하나는 수평 방향을 따라 하나 이상의 개구부를 포함하여 동일한 티어의 인접한 핑거의 희생층/절연층 쌍을 연결한다. 수직 트렌치는 스택 위에 마스크를 패터닝하고 마스크에 의해 노출된 스택 부분을 에칭함으로써 형성될 수 있다. 유전체 재료가 배치된 후에 스택의 상면을 평탄화하기 위해 리세스 에칭 및/또는 CMP 프로세스가 사용될 수 있다. 워드 라인 상에 금속 콘택트 비아가 형성될 수 있다. 연결된 워드 라인 상에 하나 이상의 금속 콘택트 비아가 형성되어 연결된 워드 라인을 외부 회로와 전도 가능하게 연결시킬 수 있다.
또한, 도 6 내지 도 8을 참조하면, 유전체 스택 구조에서의 에칭 프로세스는 x 방향을 따라 상이한 폭을 갖는 게이트 라인 슬릿을 형성할 수 있다. 일부 실시예에서, 워드 라인 계단 영역에서의 게이트 라인 슬릿의 폭은 어레이 영역에서의 게이트 라인 슬릿의 폭보다 크다. 워드 라인 계단 영역에서 게이트 라인 슬릿의 증가 된 폭은 유전체 스택 구조의 재료 조성에 의해 결정될 수 있고, 화학 반응물 또는 습식/건식 에칭 프로세스의 반응성 이온을 제공함으로써 트렌치의 바닥에서의 에칭 속도를 향상 시키도록 설계하여, 트렌치 바닥에 더 쉽게 접근할 수 있다. 따라서, 더 넓은 개구부는 수직 트렌치의 바닥에서 더 넓은 개구부를 초래할 수 있고, 이는 결과적으로 트렌치 바닥에서 금속 응집 없이 균일한 게이트 전극 재료가 용이하게 처리되도록 한다. 후속 에치백 프로세스 동안, 워드 라인 계단 구조에 배치된 균일한 게이트 전극 재료는 트렌치 측벽 상에 균일한 에치백 속도를 초래하고 상이한 티어로부터 워드 라인을 전기적으로 절연시킬 수 있다. 폭은 예를 들어 워드 라인 계단 영역 및 어레이 영역에서의 재료 조성, 증가된 게이트 라인 슬릿 폭이 반도체 채널에 영향을 미치는 위험, 및 게이트 라인 슬릿 폭 증가에 필요로하는 공간으로 인해 소자 밀도에 미치는 영향과 같은 과 같은 인자의 수를 따져서 결정될 수 있다. 도게이트 라인 슬릿 폭 증가에 필요한 공간.
도 6을 참조하면, 워드 라인 계단 영역에서 게이트 라인 슬릿은 직사각형 개구를 가질 수 있으며, 여기서 y 방향으로 측정된 폭은 어레이 영역에서 게이트 라인 슬릿의 폭보다 클 수 있다. 일부 실시예에서, 워드 라인 계단 영역에서의 게이트 라인 슬릿 폭은 어레이 영역에서의 폭보다 약 10nm 내지 약 50nm 사이의 양만큼 클 수 있다. 예를 들어, 폭 차이는 약 20nm일 수 있다. 일부 실시예에서, 워드 라인 계단 영역에서 게이트 라인 슬릿은 실질적으로 동일한 폭을 가질 수 있다. 일부 실시예에서, 워드 라인 계단 영역의 게이트 라인 슬릿은 소자 요구 및 설계에 따라 다른 폭을 가질 수 있다.
도 7을 참조하면, 게이트 라인 슬릿은 곡선형 단부를 갖는 직사각형 개구부를 가질 수 있다. 곡선형 단부는 게이트 라인 슬릿의 바닥에서의 응집을 감소시키고 균일한 배치 및 에치백을 추가로 개선하여 인접한 워드 라인 구조를 효과적으로 분리하는 이점을 제공한다. 일부 실시예에서, 게이트 라인 슬릿의 곡선형 단부는 게이트 라인 슬릿 폭을 직경으로서 사용하여 (상면에서 볼 때) 게이트 라인 슬릿의 상부 및 하부를 모두 연결하는 반원일 수 있다. 일부 실시예에서, 곡선형 단부는 구체적인 소자 요구 및 설계에 적합한 곡률 설계 또는 곡선 각도를 갖는 임의의 구조일 수 있다. 일부 실시예에서, 워드 라인 계단 영역에 형성된 게이트 라인 슬릿의 곡선형 단부는 실질적으로 동일한 곡률 설계를 가질 수 있다. 일부 실시예에서, 곡선형 단부는 상이한 곡률 설계를 가질 수 있다.
도 8을 참조하면, 워드 라인 계단 영역의 게이트 라인 슬릿은 곡선형 단부에 의해 점차 증가된 개구를 가질 수 있다. 게이트 라인 슬릿의 폭은 x 방향으로 연장 될수록 증가한다. 게이트 라인 슬릿의 폭이 점차 증가함에 따라 바람직하지 않은 단락을 야기하거나 반도체 채널의 형상에 영향을 미칠 가능성을 감소시킴으로써 반도체 채널에 영향을 미칠 위험을 줄일 수 있다. 또한, 점차 증가된 게이트 라인 슬릿 개구는 워드 라인 계단 영역에 형성된 절연 재료의 깊이 증가에 적응하고 x 방향을 따라 트렌치에 균일한 배치 및 에치백 레이트를 제공하여 금속 응집을 추가로 방지하도록 설계될 수 있다. 또한, 워드 라인 계단 영역에서 게이트 라인 슬릿의 단부에서의 곡선형 단부는 응집을 감소시킬 수 있고 균일한 배치 및 에치백을 더욱 향상시켜서 인접 워드 라인 구조를 효과적으로 분리하는 이점을 제공한다. 일부 실시예에서, 워드 라인 계단 구조에서 게이트 라인 슬릿의 곡선형 단부는 실질적으로 유사한 설계를 가질 수 있다. 일부 실시예에서, 곡선형 단부는 상이한 곡률 설계를 가질 수 있다. 일부 실시예에서, 게이트 라인 슬릿의 단부들(영역 경계로부터 가장 먼 곡선 단부상의 지점)와 마지막 금속 콘택트 비아(즉, 영역 경계로부터 가장 먼) 사이의 수평 거리는 약 0.5㎛와 약 2㎛ 사이이다. 일부 실시예에서, 이 거리는 약 1.5㎛일 수 있다.
본 발명은 게이트 라인 슬릿이 어레이 영역의 폭에 비해 워드 라인 계단 영역에서 더 큰 폭을 가질 수 있는 3차원 NAND 메모리 소자를 기술하였다. 워드 라인 계단 영역의 상면에서 게이트 라인 슬릿 폭을 증가시키는 것은 게이트 라인 슬릿의 바닥에서 폭을 증가시킬 수 있다. 특히, 워드 라인 계단 영역에서 게이트 라인 슬릿 폭을 증가시키는 이점은 균일한 금속 증착을 촉진하고 게이트 라인 슬릿의 바닥에서의 금속 응집을 피하는 것이다. 게이트 라인 슬릿 내의 균일한 금속 증착은 결과적으로 균일한 게이트 전극 재료를 에치백하고 인접한 게이트 전극 사이의 전류 누설 또는 단락을 방지한다.
일부 실시예에서, 메모리 소자는 기판 및 기판 위에서 제1 방향을 따라 연장되는 복수의 워드 라인을 포함한다. 제1 방향은 x 방향을 따른다 복수의 워드 라인은 제1 영역에서 계단 구조를 형성한다. 복수의 채널은 제2 영역에 형성되고 그리고 복수의 워드 라인을 관통하여 형성된다. 제2 영역은 영역 경계에서 제1 영역과 인접한다. 메모리 소자는 제2 영역에 형성된 복수의 콘택트 구조체를 더 포함한다. 복수의 콘택트 구조체 중 하나의 접촉 구조체 각각은 복수의 워드 라인의 적어도 하나의 워드 라인에 전기적으로 연결된다. 메모리 소자는 또한 제1 영역 및 제2 영역에 형성되고 그리고 제1 방향을 따라 형성된 절연 슬릿을 포함한다. 제2 방향에서 측정된 제1 영역에서의 절연 슬릿의 제1 폭은 제2 방향에서 측정된 제2 영역에서의 절연 슬릿의 제2 폭보다 크다.
일부 실시예에서, 메모리 소자는 제1 방향을 따라 연장되는 워드 라인 계단 영역을 포함한다. 메모리 소자는 또한 어레이 영역을 포함한다. 메모리 소자는 복수의 슬릿 구조체의 인접한 슬릿 구조체 사이에 형성된 복수의 채널을 더 포함한다. 메모리 소자는 또한 복수의 슬릿 구조를 포함하고, 여기서 각각의 슬릿 구조는 워드 라인 계단 영역 및 어레이 영역에 각각 형성된 제1 슬릿 구조체 및 제2 슬릿 구조체를 포함한다. 제1 슬릿 구조체 및 제2 슬릿 구조체의 폭은 상이하다.
일부 실시예에서, 반도체 소자는 기판 및 기판에 형성된 슬릿을 포함한다. 슬릿은 어레이 슬릿에 인접한 워드 라인 계단 슬릿을 포함한다. 워드 라인 계단 슬릿 및 어레이 슬릿은 각각 워드 라인 계단 및 어레이 영역에 형성된다. 워드 라인 계단 슬릿의 폭은 어레이 슬릿의 폭보다 크다.
구체적인 실시예에 대한 전술한 설명은, 본 발명의 일반적인 개념을 일탈하지 않고, 과도한 실험없이, 다른 이들이 본 기술 분야의 기술 내에서 지식을 적용함으로써, 그러한 구체적인 실시예를 여러 애플리케이션에 대해 용이하게 수정 및/또는 개조할 수 있는 본 개시의 일반적인 성질을 매우 충분히 밝힐 것이다. 따라서, 이러한 개조(adaptation) 및 수정(modification)은 여기에 제시된 교시 및 지침에 기초하여 개시된 실시예의 등가물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 문구 또는 용어는 설명을 위한 것이지 한정하려는 것이 아니므로, 본 명세서의 용어 또는 문구는 교시 및 지침에 비추어 당업자에 의해 해석되어야 하는 것으로 이해해야 한다.
이상에서는 본 개시의 실시예를 특정 기능 및 그 관계의 구현을 나타내는 기능적 요소 블록(functional building block)의 도움으로 설명되었다. 이들 기능적 요소 블록의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 특정 기능 및 그 관계가 적절히 수행되는 한 다른 경계가 정의될 수 있다.
발명의 내용 및 요약 부분은 본 발명자(들)에 의해 고려되는 본 개시의 모든 예시적인 실시예가 아닌 하나 이상의 예시적인 실시예를 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구 범위를 어떠한 방식으로도 제한하려는 것이 아니다.
본 개시의 폭 및 범위는 전술한 예시적인 실시예 중 어느 것에 의해서도 한정되어서는 안되며, 다음의 청구범위 및 그 등가물에 따라서만 정의되어야 한다.
Claims (21)
- 메모리 소자로서,
기판;
상기 기판 위에서 제1 방향을 따라 연장되는 복수의 워드 라인 - 상기 복수의 워드 라인은 제1 영역에서 계단 구조를 형성함-;
제2 영역에 형성되고 그리고 상기 복수의 워드 라인을 관통하여 형성된 복수의 채널 - 상기 제2 영역은 영역 경계에서 상기 제1 영역에 인접함 -; 및
상기 제1 영역 및 상기 제2 영역에 형성되고 그리고 상기 제1 방향을 따라 형성된 절연 슬릿 - 제2 방향에서 측정된 상기 제1 영역에서의 상기 절연 슬릿의 제1 폭은 상기 제2 방향에서 측정된 상기 제2 영역에서의 상기 절연 슬릿의 제2 폭보다 큼 -
을 포함하고,
상기 제1 폭은 상기 제1 방향을 따라서 그리고 상기 영역 경계로부터 멀어질수록 증가하는,
메모리 소자. - 제1항에 있어서,
상기 제1 방향은 상기 기판의 상부면(top surface)에 평행한, 메모리 소자. - 제1항에 있어서,
상기 제2 방향은 상기 제1 방향에 수직인, 메모리 소자. - 제1항에 있어서,
상기 제1 폭은 상기 제2 폭보다 10nm 내지 50nm만큼 큰, 메모리 소자. - 제1항에 있어서,
상기 제1 영역 내의 상기 절연 슬릿은 곡선형 단부 구조체(curved end structure)를 포함하는, 메모리 소자. - 제5항에 있어서,
상기 곡선형 단부 구조체는 원호형 구조체(arc-shaped structure)를 포함하는, 메모리 소자. - 제5항에 있어서,
상기 제1 영역에 형성된 복수의 콘택트 구조체(contact structure)를 더 포함하고, 상기 복수의 콘택트 구조체의 각각의 콘텍트 구조체는 상기 복수의 워드 라인 중 적어도 하나의 워드 라인에 전기적으로 연결되고, 상기 영역 경계로부터 가장 멀리 있는 상기 복수의 콘택트 구조체의 콘택트 구조체와 상기 곡선형 단부 구조체의 각각의 부분은 상기 제1 방향으로 0.5㎛ 내지 2㎛만큼 떨어져 있는, 메모리 소자. - 메모리 소자로서,
제1 방향을 따라 연장되는 워드 라인 계단 영역;
영역 경계에서 상기 워드 라인 계단 영역에 인접하는 어레이 영역; 및
복수의 슬릿 구조체 - 각각의 슬릿 구조체는 상기 워드 라인 계단 영역 및 상기 어레이 영역에 각각 형성된 제1 슬릿 구조체 및 제2 슬릿 구조체를 포함하고, 상기 제1 슬릿 구조체의 폭과 상기 제2 슬릿 구조체의 폭은 상이함 -
를 포함하고,
상기 제1 슬릿 구조체의 폭은 상기 제1 방향을 따라서 그리고 상기 영역 경계로부터 멀어질수록 증가하는,
메모리 소자. - 제8항에 있어서,
상기 복수의 슬릿 구조체는 상기 제1 방향을 따라 연장되고, 폭은 상기 제1 방향에 수직인 제2 방향으로 측정되는, 메모리 소자. - 제8항에 있어서,
상기 제1 슬릿 구조체의 폭은 상기 제2 슬릿 구조체의 폭보다 10nm 내지 50nm만큼 큰, 메모리 소자. - 제8항에 있어서,
상기 복수의 슬릿 구조체의 슬릿 구조체는 곡선형 단부 구조체인, 메모리 소자. - 제11항에 있어서,
상기 곡선형 단부 구조체는 원호형 구조체를 포함하는, 메모리 소자. - 제8항에 있어서,
상기 제1 슬릿 구조체의 폭은 상기 제2 슬릿 구조체의 폭보다 큰, 메모리 소자. - 메모리 소자를 형성하는 방법으로서,
워드 라인 계단 영역 및 어레이 영역을 포함하는 기판을 제공하는 단계 - 상기 워드 라인 계단 영역은 제1 방향을 따라 연장되고, 상기 워드 라인 계단 영역은 영역 경계에서 상기 어레이 영역에 인접함 - ;
상기 기판을 에칭하여 상기 워드 라인 계단 영역에 워드 라인 계단 슬릿을 형성하는 단계; 및
상기 기판을 에칭하여 상기 어레이 영역에 어레이 슬릿을 형성하는 단계 - 상기 워드 라인 계단 슬릿의 폭은 상기 어레이 슬릿의 폭보다 큼 -
를 포함하고,
상기 워드 라인 계단 슬릿의 폭은 상기 제1 방향을 따라서 그리고 상기 영역 경계로부터 멀어질수록 증가하는,
메모리 소자를 형성하는 방법. - 삭제
- 삭제
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