CN112002696B - 3dnand存储器件的结构及其形成方法 - Google Patents

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Abstract

提供了一种3D NAND存储器件的结构和制造方法，所述3D NAND存储器件的结构包括：衬底；所述衬底上的第一堆叠层；所述第一堆叠层上的第二堆叠层；所述第一堆叠层与所述第二堆叠层之间的阻隔层；以及延伸穿过所述第一堆叠层、所述阻隔层和所述第二堆叠层的沟道结构，其中，所述沟道结构包括功能层和由所述功能层围绕的沟道层。

Description

3DNAND存储器件的结构及其形成方法
本申请是申请日为2018年10月26日、申请号为201880002276.X、名称为“3DNAND存储器件的结构及其形成方法”的申请的分案申请。
技术领域
本公开总体涉及半导体技术领域，并且更具体地涉及三维(3D)NAND存储器件的结构及其形成方法。
背景技术
计算机环境范例已经变化为任何时间以及任何地方都能够使用的无处不在的计算系统。归因于此事实，诸如移动电话、数字相机、以及笔记本电脑的便携式电子设备的使用已得到迅速的增张。这些便携式电子设备通常使用具有存储器件的存储系统，存储器件即数据储存器件。数据储存器件用作这些便携式电子设备中的主存储器件或辅助存储器件。从而，诸如存储系统的数字数据储存器的可靠性和性能是关键的。使用存储器件的这些数据储存器件提供极好的稳定性、耐用性、高信息存取速度、以及低功耗。具有这些优点的数据储存器件的范例包括通用串行总线(USB)存储器件、具有各种接口的存储卡、以及固态驱动器(SSD)。
以上提到的数据储存器件可以包括各种闪存部件。两种主要类型的闪存部件以NAND和NOR逻辑门命名，其中NAND类型的闪存可以被以块(或页)进行写入和读取，块通常比整个器件小得多，从而其用于包括移动电话、数字相机、以及固态硬盘驱动器的宽广范围的应用中。NAND闪存的高储存密度，特别是在与NOR闪存相比时，在其市场渗透方面起大的作用。
NAND串拓扑当前已经得到了进一步的发展以实现更大的储存密度。该努力已经导致三维(3D)NAND闪存的发展，三维(3D)NAND闪存中，存储单元在交替的氧化物/金属层的多个对中垂直堆叠在彼此之上。随着3D NAND存储器件在一个堆叠体中增加(scale)更多的氧化物/金属层以提高其容量，变得更难以使用单个蚀刻工艺来在3D存储器件中形成具有实质(substantial)深度的沟道孔。在沟道孔的纵横比增大时，沟道孔蚀刻指数地变慢，并且形成的沟道孔的工艺能力控制，包括无弓形、直的轮廓、关键尺寸(critical dimension，CD)一致性、最小翘曲等，也往往更具挑战性。
为了克服上述瓶颈，发展了双堆栈(dual-deck)或三堆栈高级3D NAND闪存架构。利用连接至彼此的交替的氧化物/金属层的两个或多个堆栈，节点/对的数量可以显著增大到超出工艺能力的限制。
尽管如此，在制造多堆栈3D NAND存储器件中仍然存在许多要克服的工艺问题。例如：(1)形成于堆栈之间的基于多晶硅的堆栈间插塞(IDP)可以遭受ONO(氧化物-氮化物-氧化物)电介质残余问题(称为“L足”缺陷)，该问题还可以包括多层反转的故障。通过使用钨(W)和多晶硅来形成混合IDP层以提高蚀刻测定控制，诸如单元器件的读取/擦除速度和数据保持的电气性能甚至更差；以及(2)通过使用穿过多个堆栈的单个沟道蚀刻，而无IDP形成的介入，单沟道形成(SCF)技术可以解决上述问题。然而，此工艺可能涉及多个堆栈的沟道对准，这可能进一步使堆栈对准/叠盖的工艺窗口变窄。另外，在工艺期间，堆栈中的层对可能容易受到损伤。需要改进以解决高级3D NAND存储器件的制造中的这些问题。
发明内容
根据本公开的一些实施例，提供了一种三维(3D)存储器件的结构及其形成方法。
本公开的一方面提供了一种3D NAND存储器件的结构。所述3D NAND存储器件包括：衬底；所述衬底上的第一堆叠层；所述第一堆叠层上的第二堆叠层；所述第一堆叠层与所述第二堆叠层之间的阻隔层；以及延伸穿过所述第一堆叠层、所述阻隔层和所述第二堆叠层的沟道结构，其中，所述沟道结构包括功能层和由所述功能层围绕的沟道层。
本公开的另一方面提供了一种形成3D存储器件的结构的方法。形成所述3D存储器件的结构的方法包括：在衬底上形成第一堆叠层；形成延伸穿过所述第一堆叠层的第一沟道孔；在所述第一沟道孔和所述第一堆叠层的表面上形成阻隔层；在所述第一沟道孔中形成牺牲层；在所述第一堆叠层和所述牺牲层上形成第二堆叠层；执行第一蚀刻工艺，以形成延伸穿过所述第二堆叠层并与所述第一沟道孔交叠的第二沟道孔，并去除所述第一沟道孔中的所述牺牲层，其中，所述第一沟道孔和所述第二沟道孔至少部分地交叠；去除从所述第二沟道孔暴露的所述阻隔层；以及在所述第一沟道孔和所述第二沟道孔的表面上形成功能层。
在阅读在各个图和图样中示例的优选实施例的以下详细描述之后，对于本领域技术人员来说，本发明的这些和其它目的将无疑地变得显而易见。
附图说明
在联系以下图考虑时，参照本公开的具体实施方式能够更全面地理本公开的各种目的、特征、和优点，下图中，相似的数字标识相似的元件。应当注意，以下图仅是根据各种公开的实施例的用于示例性目的的范例，并且不意图限制本公开的范围。
图1至图10示例了根据本公开的一些实施例的处于加工工艺的某阶段的3D存储器件的示范性结构的示意性结构横截面图；
图11示例了根据本公开的另一些实施例的处于加工工艺的某阶段的3D存储器件的示范性结构的示意性结构横截面图；以及
图12示例了用于形成根据本公开的一些实施例示例的3D存储器件的结构的示范性加工工艺的示意性流程图。
将参照附图描述本公开的实施例。
具体实施方式
现在将详细参照示例于附图中的本发明的示范性实施例，以理解和实现本公开并实现技术效果。能够理解，仅仅作为范例进行了以下描述，而不是为了限制本公开。彼此不相冲突的本公开的各种实施例和实施例中的各种特征能够以各种方式进行组合和重新布置。不脱离本公开的精神和范围，对本领域技术人员来说，本公开的修改、等同或改进是可理解的被并且意图被涵盖于本公开的范围内。
应当注意，申请文件中对“一个实施例”、“实施例”、“范例实施例”、“一些实施例”等的引用指示描述的实施例可以包括特定特征、结构、或特性，但是每一个实施例不必然包括该特定特征、结构、或特性。此外，该短语不必然指相同的实施例。
此外，当联系实施例描述特定特征、结构或特性时，不管是否明确描述，与其它实施例相联系来改变该特征、结构或特性都在本领域技术人员的知识范围内。
通常，至少部分根据上下文中的使用来理解术语学。例如，于此使用的术语“一个或多个”，至少部分取决于上下文，可以用于在单数的意义上描述任何特征、结构、或特性，或可以用于在复数的意义上描述特征、结构或特性的组合。类似地，诸如“一”、“一个”、或“所述”的术语再次可以被理解为传达单数使用或传达复数使用，至少部分取决于上下文。
将易于理解的是，本公开中的“在……上”、“在……以上”、以及“在……之上”的意思应当被以最宽的方式解释，使得“在……上”不仅意指“直接在……(某物)上”，而且也包括“在……(某物)上”且其间具有中间特征或层，并且“在……以上”或“在……之上”不仅意指“在……(某物)以上”或“在……(某物)之上”的意思，而且也能够包括“在……(某物)以上”或“在……(某物)之上”，而其间没有中间特征或层(即，直接在某物上)的意思。
此外，空间上的相对术语，诸如“在……之下”、“在……以下”、“下部的”、“在……以上”、“上部的”等于此可以用于易于描述，以描述如图中示例的一个元件或特征与别的元件(单个或多个)或特征(单个或多个)的关系。
除图中描绘的取向之外，空间上的相对术语还意图涵盖使用或操作中的器件的不同取向。装置可以另外地取向(旋转90度或以其它取向)并且可以同样地相应解释于此使用的空间上的相对描述符。
如于此使用的，术语“衬底”指一种材料，随后的材料层要增加到该材料上。能够对衬底自身进行构图。能够对增加到衬底顶上的材料进行构图，或者增加到衬底顶上的材料能够保持未被构图。此外，衬底能够包括宽广系列的半导体材料，诸如硅、锗、砷化镓、磷化铟等。替代地，衬底能够由诸如玻璃、塑料、或蓝宝石晶片的非导电材料构成。
如于此使用的，术语“层”指包括具有厚度的区域的材料部分。层能够在下覆或上覆结构的整个之上延伸，或可以具有比下覆或上覆结构的广度小的广度。此外，层能够是厚度小于同质或异质连续结构的厚度的该连续结构的区域。例如，层能够位于连续结构的顶部表面和底部表面之间的水平平面的任何对之间，位于连续结构的顶部表面和底部表面处的水平平面的任何对之间。层能够水平地、垂直地、和/或沿着锥形表面延伸。衬底能够是层，能够在其中包括一个或更多层，和/或能够在其上、其以上、和/或其以下具有一个或更多层。层能够包括多个层。例如，互连层能够包括一个或更多导体和接触层(其中，形成了接触部、互连线、和/或通孔)和一个或更多电介质层。
如于此使用的，术语“名义的/名义地”指在产品或工艺的设计阶段期间设定的用于部件或工艺操作的特性或参数的期望或目标值与期望值以上和/或以下的值的范围一起。值的范围能够归因于公差或制造工艺的稍微变化。如于此使用的，术语“大约”指示能够基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”能够指示给定量的值能够在例如该值的10-30％之内(例如，该值的±10％、±20％、或±30％)变化。
根据本公开的一些实施例，提供了三维(3D)存储器件的接合处开口(jointopening)结构及其形成方法以减小工艺难度和3D存储器件中的沟道孔结构的成本。
如于此使用的，术语“3D存储器件”指半导体器件，该半导体器件在横向取向的衬底上具有存储单元晶体管的垂直取向的串(于此称为“存储串”，诸如NAND串)，使得存储串在相对于衬底垂直的方向上延伸。如于此使用的，术语“垂直的/垂直地”意指名义上正交于衬底的横向表面，而术语“水平的/水平地”意指名义上平行于衬底的横向表面。
参照图12，根据本公开的一些实施例示例了用于形成3D存储器件的结构的示范性制造工艺的示意性流程图。图1-10示例了在图10中示出的制造工艺的某阶段的3D存储器件的示范性接合处开口结构的示意性结构横截面图。
如图12中示出的，在S101，第一堆叠层2和绝缘连接层3能够顺序地形成于衬底1的表面上。
如图1中示出的，第一堆叠层2能够形成于衬底1上。第一堆叠层2能够包括多个电介质/栅极线牺牲层对，例如，硅氧化物/氮化物(ON)层对。氧化物/氮化物层对于此也称为“交替的氧化物/氮化物堆叠体”。即，在第一堆叠层2中，多个氧化物层和多个氮化物层在垂直方向上交替。换句话说，除了给定的堆叠体的顶层和底层之外，其它氧化物层中的每一层能够由两个相邻的氮化物层夹住，并且每一个氮化物层能够由两个相邻的氧化物层夹住。
氧化物/氮化物堆叠体中的氧化物层能够均具有相同的厚度或具有不同的厚度。例如，每一个氧化物层的厚度能够在1～100nm的范围中，优选地为大约25nm。类似地，氧化物/氮化物堆叠体中的氮化物层能够均具有相同的厚度或具有不同的厚度。例如，每一个氮化物层的厚度能够在1～100nm的范围中，优选地为大约35nm。
应当注意，在本公开中，氧化物/氮化物堆叠体中的氧化物层和/或氮化物层能够包括任何合适的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素能够包括但不限于W、Co、Cu、Al、掺杂硅、硅化物、或其任何组合。在一些实施例中，氧化物层能够是氧化硅层，并且氮化物层能够是氮化硅层。
第一堆叠层2能够包括任何适合数量的层的氧化物层和氮化物层。在一些实施例中，第一堆叠层2中的氧化物层和氮化物层的层的总数量等于或大于64。在一些实施例中，电介质/栅极线牺牲层对堆叠体的交替堆叠体包括与氧化物/氮化物层对相比具有不同材料和/或厚度的更多氧化物层或更多氮化物层。
如图1中示出的，绝缘连接层3能够形成于第一堆叠层2上，以与要在后面工艺中形成的第二堆叠层连接。在一些实施例中，绝缘连接层3能够由诸如氧化硅的任何适合的绝缘材料和/或电介质材料制成。应当注意，绝缘连接层3的材料能够与第一堆叠层2中的氮化物层的材料不同。
在实施例中，可以给衬底1提供通过注入工艺预先形成的阱区，诸如高电压P阱(HVPW)、高电压N阱(HVNW)、以及深N阱(DNW)等，并且在衬底1与第一堆叠层2之间可以存在其它附加层。为了简化图和不使本公开的本质特征模糊不清，图中将不示出上述阱区和附加层。
参照图12，在S102，在形成第一堆叠层2和绝缘连接层3之后，能够形成第一沟道孔4。如图1中示出的，第一沟道孔4能够完全穿透绝缘连接层3和第一堆叠层2，并且能够延伸到衬底1的表面中，例如大约50-100nm。第一沟道孔4可以通过执行光刻工艺来形成，光刻工艺包括在绝缘连接层3上形成图案掩膜(未示出)。
光刻工艺中使用的图案掩膜可以包括电介质抗反射涂层(DARC)、碳硬掩膜、底部抗反射涂层(BARC)和光刻胶(PR)。第一沟道孔4的图案由光刻胶限定并且然后可以通过形成第一沟道孔4的蚀刻工艺将第一沟道孔4的图案转移到以下的碳硬掩膜和第一堆叠层2。应当注意，本公开中使用的术语“蚀刻工艺”能够指任何适合的蚀刻工艺，包括但不限于湿法蚀刻、干法蚀刻、或其组合，利用可选的灰化和清洁工艺来去除剩余的掩膜层。为了简化图和不使本公开的本质特征模糊不清，图中将不示出上述图案掩膜。
能够通过使用一个或更多沉积工艺来形成第一堆叠层2、绝缘连接层3、和/或上述掩膜层。应当注意，本公开中使用的术语“沉积工艺”能够指任何适合的沉积工艺，包括但不限于化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、和/或其任何适合的组合。
参照图12，在S103，在形成第一沟道孔4之后，能够在衬底1的由第一沟道孔4暴露的表面上形成沟道结构5，如图2中示出的。在一些实施例中，沟道结构5能够是通过使用诸如硅外延生长(SED)工艺的选择性外延工艺形成的单晶硅层或多结晶硅(多晶硅(poly-silicon))层。此工艺可以被调整以控制底部选择栅极的阈值电压。在一些实施例中，沟道结构5可以不直接形成于衬底1的表面上。一个或更多层能够形成于沟道结构5与衬底1之间。即沟道结构5叠盖于衬底1上。另外，可以在形成外延沟道结构5之前和之后分别执行预清洁工艺和注入工艺，以改善Si基沟道结构5的电性质。
在S104，在形成沟道结构5之后，能够在绝缘连接层3的顶部表面和第一沟道孔4的侧壁上形成阻隔层6，如图3中示出的。在实施中，阻隔层6的材料可以是氮化钛(TiN)或钨(W)，但是不限于此。阻隔层6将在后面工艺中用作自对准层，并且阻隔层6也将覆盖沟道结构5的侧壁和暴露的表面以在后面工艺中提供保护。
参照图12，在S105，在形成阻隔层6之后，能够形成牺牲层7以覆盖阻隔层6并填充第一沟道孔4，如图4中示出的。在一些实施例中，牺牲层7的材料可以是具有高沉积速率以快速填充和密封第一沟道孔4并对金属(即，对以下的阻隔层6)具有高的干法蚀刻选择性的任何材料，诸如是硅、氧化硅、氮化硅、氮氧化硅。在一些实施例中，牺牲层7可以具有一个或更多空气间隙。
如图4中示出的，可以去除牺牲层7的在阻隔层6的顶部表面以上的部分，使得牺牲层7的顶部表面能够与阻隔层6的顶部表面齐平。在一些实施例中，可以通过使用在阻隔层6上停止的化学机械工艺(CMP)或蚀刻工艺来去除牺牲层7的在阻隔层6以上的部分。
参照图12，在S106，在形成牺牲层7之后，能够在齐平的第一堆叠层2与牺牲层7上形成第二堆叠层8。类似地，如图5中示出的，第二堆叠层能够包括具有交替的氧化物/氮化物堆叠体的多个氧化物/氮化物(ON)层对。氧化物/氮化物堆叠体中的氧化物层和氮化物层均能够具有相同的厚度或具有不同的厚度。应当注意，在本公开中，氧化物/氮化物堆叠体中的氧化物层和/或氮化物层能够包括任何适合的氧化物材料和/或氮化物材料。例如，氧化物材料和/或氮化物材料的元素能够包括，但不限于，W、Co、Cu、Al、掺杂硅、硅化物、或其任何组合。在一些实施例中，氧化物层能够是氧化硅层，并且氮化物层能够是氮化硅层。
类似地，第二堆叠层8能够包括任何适合的数量的层的氧化物层和氮化物层。在一些实施例中，第二堆叠层2中的氧化物层和氮化物层的层的总数量等于、小于、或大于64。在一些实施例中，交替的导体/电介质堆叠体包括与氧化物/氮化物层对相比具有不同的材料和/或厚度的更多的氧化物层或更多的氮化物层。
参照图12，在S107，在形成第二堆叠层8之后，能够形成第二沟道孔。如图6中示出的，第二沟道孔9能够完全穿透第二堆叠层8并与其下的第一沟道孔4连接。类似地，可以通过执行光刻工艺来形成第二沟道孔9，执行光刻工艺包括在第二堆叠层8上形成图案掩模，例如DARC、碳硬掩膜、BARC和PR(未示出)。第二沟道孔的图案由光刻胶限定并且然后可以被通过形成第一沟道孔4的蚀刻工艺转移至以下的碳硬掩膜和第一堆叠层2。为了与第一沟道孔4连接，第二沟道孔9的限定的图案应当完全或至少部分交叠第一沟道孔4。
应当注意，执行的以形成第二沟道孔9的蚀刻工艺也将去除其下在阻隔层6上的牺牲层7。阻隔层6将在此工艺中用作自对准层和蚀刻停止层，因为使得牺牲层7相对阻隔层6具有高的干法蚀刻选择性(>50:1)。以此方式，由阻隔层6覆盖的第一堆叠层2的氧化物/氮化物堆叠体在蚀刻工艺中将不会受到损伤。因此，解决了现有技术中的氧化物/氮化物堆叠体损伤问题。
另外，在实施例中，使用金属材料作为保护或蚀刻停止层比通过现有技术中已经描述的原位蒸汽生成(in-situ steam generation，ISSG)或原子层沉积(ALD)或热氧化形成的氧化硅好得多，因为其可以提供对其下的沟道结构5的表面和侧壁的更好保护，以在形成第二沟道孔9的蚀刻工艺期间免受等离子损伤。
此外，因为执行的以形成第二沟道孔9的蚀刻工艺通过阻隔层6自对准，所以与在第一堆叠层2和第二堆叠层8之间没有形成基于金属的衬垫的现有技术相比，第二沟道孔9至第一沟道孔4的对准/叠盖工艺窗口可以加倍或甚至为三倍。
两个包含的堆叠体之间的叠盖窗口的显著的增大也可以容许上部第二沟道孔9的直径大于下部第一沟道孔4的直径，如图6中示出的。这还可以提供更大的工艺窗口(现有技术的两倍或三倍)用于后面的沟道打孔工艺，其细节将在以下实施中描述。
参照图12，在S108，在形成第二沟道孔9之后，能够形成暴露的阻隔层6。如图7中示出的，能够完全去除第二沟道孔9和第一沟道孔4的侧壁上的阻隔层6。在一些实施例中，可以通过湿法清洁工艺首先去除阻隔层6上的剩余牺牲层7。然后可以执行等离子干法蚀刻工艺或利用例如稀释的H2O2或SCl(H2O2+氨水+H2O)的化学品的湿法蚀刻工艺，以一旦第一和第二堆叠层2和8的氧化物/氮化物堆叠体由阻隔层6覆盖，就可以容易地去除暴露的阻隔层6而不损伤第一和第二堆叠层2和8的氧化物/氮化物堆叠体。在实施例中，将不去除第一堆叠层2与第二堆叠层8之间的阻隔层6。
参照图12，在S109，在去除阻隔层6之后，能够在第一沟道孔4和第二沟道孔9的侧壁上形成功能层。在实施例中，功能层10提供若干层结构以实现相应的功能，其包括阻挡层11、电荷捕获层12、隧穿层13、电荷输运层14、以及盖层15。如图8中示出的，阻挡层11能够形成于第一堆叠层2和第二堆叠层8，包括第一沟道孔4和第二沟道孔9，的表面上。阻挡层11能够用于阻隔储存于电荷捕获层中的电子电荷的外流并在电荷捕获层与诸如第一和第二堆叠层2、8和阻隔层6的相邻层之间提供电绝缘。在一些实施例中，阻挡层11能够是氧化硅层。在一些实施例中，阻挡层13可以包括高介电常数(高k)电介质(例如，氧化铝)。在一个范例中，阻挡层13是通过使用沉积工艺或通过使用以原位蒸汽生成(ISSG)工艺处理的氮化物层形成的单层或多层氧化物。
电荷捕获层12能够形成于阻挡层11的表面上。电荷捕获层12能够用于储存电子电荷。电荷捕获层12中的电荷的储存或去除能够影响半导体沟道的导通和/或开/关状态。在一些实施例中，电荷捕获层12能够是通过使用沉积工艺形成的氮化物层。在一些其它实施例中，电荷捕获层12也能够是SiN/SiON/SiN或甚至更多层的多层结构。
隧穿层13能够形成于电荷捕获层12上。隧穿层13能够用于通过对电子电荷(电子或空穴)的捕获和/或解捕获(detrapping)进行抑制来进行数据保持。在一些实施例中，隧穿层11能够是通过使用沉积工艺形成的氧化物层。在一些其它实施例中，电荷捕获层12也能够是SiO2/SiON/SiO2或甚至更多层的多层结构。
电荷输运层14能够形成于隧穿层13的表面上。电荷输运层14能够用于输运所需的电子电荷(电子或空穴)，特别是其可以与将在后面的工艺中形成的沟道层合并。电荷输运层14也可以在后面的打孔工艺中用作具有或不具有盖层的牺牲层。在一些实施例中，电荷输运层14能够是通过使用沉积工艺形成的多晶硅层。
盖层15能够形成于电荷输运层14的表面上。盖层15能够用作牺牲层，以电荷输运层14保护阻挡层11、电荷捕获层12以及隧穿层13在随后的打孔工艺中免受损伤。在一些实施例中，盖层15能够是通过使用沉积工艺形成的氧化物层。
参照图12，在S110，在形成功能层10之后，能够去除第一沟道孔4的底部上的沟道结构5的顶部表面上所设置的功能层10的部分，如图9中示出的。此工艺称为打孔工艺。在实施例中，打孔工艺使用盖层15和电荷输运层14的部分作为执行蚀刻工艺的牺牲层，以大的偏置电压向衬底平面提供各向异性蚀刻力并在第一沟道孔的底部处打穿整个功能层10。这样，可以从功能层10暴露沟道结构5，以与将在后面工艺中形成的沟道层连接。在一些其它实施例中，仅使用多晶硅作为蚀刻工艺期间用于保护阻挡层11/电荷捕获层12/隧穿层13的牺牲层。
参照图12，在S111，在打孔工艺之后，能够在功能层10的侧壁上顺序形成第二多晶硅沟道层16并且第二多晶硅沟道层16能够填满暴露沟道结构5的开口。如图10中示出的，能够共形地形成沟道层16以覆盖功能层10的侧壁并与第一堆叠层2的底部处的沟道结构5连接。沟道层16也能够覆盖功能层10的顶部表面并与打孔工艺剩余的电荷输运层14合并。在一些实施例中，沟道层11能够是通过使用沉积工艺形成的厚的多晶硅层。在一些其它实施例中，在第一多晶硅沟道层11发挥其牺牲层的作用用于在蚀刻工艺期间保护阻挡层11/电荷捕获层12/隧穿层13之后，彻底去除第一多晶硅沟道层11，然后，在隧穿层上生长第二多晶硅沟道层16。
如图10中示出的，能够形成填充电介质17以覆盖沟道层16并填满第一沟道孔和第二沟道孔。在一些实施例中，填充电介质17能够是通过使用沉积和/或旋转涂覆工艺并接着使用CMP工艺形成的氧化物层。在一些实施例中，填充电介质17能够包括一个或更多空气间隙18。优选地，空气间隙18可以形成于具有较大直径的第二沟道孔9中。
请注意，在后面的工艺中，交替的氧化物/氮化物(ON)堆叠体2和8中的栅极线牺牲层(氮化物)将被去除并以金属层替代以形成栅极线。此公开中公开的实施例和工艺流程仅示出了金属替代之前的ON堆叠体。3D NAND存储器件的最终产品应被提供有具有交替的氧化物/金属层对的堆叠层。
另外，图7中示出的实施例公开了第一沟道孔4和第二沟道孔9完全交叠的情况。穿过阻隔层6的开口6a的整个侧壁将与第二通道孔9的侧壁对准。然而，在诸如图11中示出的实施例的其它实施例中，第一沟道孔4和第二沟道孔9仅是部分交叠的，并且仅开口6a的侧壁的部分将与第二沟道孔9的侧壁对准。
于此描述的范例的提供(以及以如“诸如”、“例如”、“包括”等以短语表示的项)不应被解释为将所声称的主题限制于特定范例；而是，范例仅是意图示例许多可能方面中的一些。
此外，此公开中使用的词语“第一”、“第二”等不表示任何顺序、数量或重要性，而是仅仅意图在不同的构成之间进行区分。词语“包含”或“包括”等意指该词语前的元件或物体能够覆盖该词语之后列出的元件或物体及它们的等同物，而不排除其它元件或物体。词语“连接”或“链接”等不限于物理或机械连接，而且能够包括电连接，直接的或间接的。
本领域技术人员将容易地观察到可以在保持本发明的教导的同时进行器件和方法的许多修改和更改。因而，以上公开应当被视为仅由所附权利要求的边界和界限限制。

Claims (20)

1.一种形成3D NAND存储器件的结构的方法，包括：
在衬底上形成第一堆叠层；
形成延伸穿过所述第一堆叠层的第一沟道孔；
在所述第一沟道孔和所述第一堆叠层的表面上形成阻隔层；
在所述第一沟道孔中形成牺牲层；
在所述第一堆叠层和所述牺牲层上形成第二堆叠层；
执行第一蚀刻工艺，以形成延伸穿过所述第二堆叠层并至少部分地与所述第一沟道孔交叠的第二沟道孔，并去除所述第一沟道孔中的所述牺牲层，其中，所述开口的侧壁的至少一部分与所述第二沟道孔的侧壁对准，并且其中，所述第二沟道孔的直径大于所述第一沟道孔的直径；
去除所述阻隔层的从所述第二沟道孔暴露的部分以形成开口，其中，所述开口的宽度大于所述第一沟道孔的顶端的宽度；以及
在所述第一沟道孔和所述第二沟道孔的表面上形成功能层。
2.如权利要求1所述的形成3D NAND存储器件的结构的方法，还包括在形成所述阻隔层之前执行硅外延生长工艺，以在从所述第一沟道孔暴露的所述衬底上形成外延结构。
3.如权利要求2所述的形成3D NAND存储器件的结构的方法，还包括执行第二蚀刻工艺，以去除所述功能层的一部分并暴露所述外延结构。
4.如权利要求3所述的形成3D NAND存储器件的结构的方法，还包括在所述第二蚀刻工艺之后，在所述外延结构和所述功能层的表面上形成沟道层。
5.如权利要求4所述的形成3D NAND存储器件的结构的方法，还包括在所述沟道层上形成填充电介质，并且所述填充电介质填满所述第一沟道孔和所述第二沟道孔。
6.如权利要求1所述的形成3D NAND存储器件的结构的方法，其中，所述第一堆叠层和所述第二堆叠层包括电介质/氮化物层对。
7.如权利要求1所述的形成3D NAND存储器件的结构的方法，其中，所述功能层包括阻挡层、电荷捕获层和隧穿层。
8.如权利要求1所述的形成3D NAND存储器件的结构的方法，其中，所述第一沟道孔和所述第二沟道孔完全交叠。
9.如权利要求1所述的形成3D NAND存储器件的结构的方法，其中，所述阻隔层的材料包括氮化钛(TiN)或钨(W)。
10.一种3D NAND存储器件的结构，包括：
衬底；
所述衬底上的第一堆叠层；
延伸穿过所述第一堆叠层的第一沟道孔；
所述第一堆叠层上的第二堆叠层；
延伸穿过所述第二堆叠层的第二沟道孔；
所述第一堆叠层与所述第二堆叠层之间的阻隔层；
穿过所述阻隔层的开口，所述开口的宽度大于所述第一沟道孔的顶端的宽度；以及
延伸穿过所述第一堆叠层、所述阻隔层和所述第二堆叠层的沟道结构，其中，所述沟道结构包括功能层和由所述功能层围绕的沟道层；并且其中，所述沟道结构在所述第一沟道孔、所述开口和所述第二沟道孔中，并且所述开口的侧壁的至少一部分与所述第二沟道孔的侧壁对准，并且其中，所述第二沟道孔的直径大于所述第一沟道孔的直径。
11.如权利要求10所述的3D NAND存储器件的结构，其中，所述第一堆叠层和所述第二堆叠层包括多个氧化物/金属层对。
12.如权利要求10所述的3D NAND存储器件的结构，其中，所述功能层包括阻挡层、电荷捕获层和隧穿层。
13.如权利要求10所述的3D NAND存储器件的结构，其中，所述第一沟道孔和所述第二沟道孔完全交叠，并且所述开口的整个所述侧壁与所述第二沟道孔的所述侧壁对准。
14.如权利要求10所述的3D NAND存储器件的结构，其中，所述第一沟道孔和所述第二沟道孔部分交叠，并且所述开口的所述侧壁的一部分与所述第二沟道孔的所述侧壁对准。
15.如权利要求10所述的3D NAND存储器件的结构，还包括所述沟道层上的填充电介质，并且所述填充电介质填满所述第一沟道孔、所述开口和所述第二沟道孔。
16.如权利要求10所述的3D NAND存储器件的结构，其中，所述阻隔层与氧化硅层的蚀刻速率选择性的比率低于1:100，并且所述阻隔层与氮化硅层的蚀刻速率选择性的比率低于1:100。
17.如权利要求10所述的3D NAND存储器件的结构，其中，所述阻隔层是金属层。
18.如权利要求10所述的3D NAND存储器件的结构，其中，所述阻隔层的材料包括氮化钛(TiN)或钨(W)。
19.如权利要求10所述的3D NAND存储器件的结构，还包括在所述第一沟道孔的底部处的所述衬底上的外延结构。
20.如权利要求19所述的3D NAND存储器件的结构，其中，所述外延结构包括掺杂的离子。
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