CN111180455B - 3d存储器件及其制造方法 - Google Patents

Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件的制造方法包括：在衬底上方形成第一叠层结构；形成穿过第一叠层结构的第一沟道孔；形成覆盖第一沟道孔的内表面的第一替换层；在第一叠层结构上形成第二叠层结构；形成穿过第二叠层结构的第二沟道孔，第二沟道孔与第一沟道孔连通，第一沟道孔的顶端至少有部分在径向上突出于第二沟道孔的底端；形成覆盖第二沟道孔的内表面的第二替换层；以及同步将第一替换层与第二替换层分别转化为第一阻挡氧化层与第二阻挡氧化层，其中，第一阻挡氧化层与第二阻挡氧化层一体成型，从而消除了3D存储器件上下沟道的编程/擦除(PGM/ERS)速度差。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。

为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

在3D存储器件中，一般采用栅叠层结构以及形成在沟道孔中的沟道柱提供选择晶体管和存储晶体管。随着存储容量的扩充，栅叠层结构的层数也越来越多，为了降低沟道孔的刻蚀难度，采用双叠层结构分步形成沟道孔。然而，在分步形成沟道孔后，再在沟道孔中形成阻挡氧化层时，由于工艺限制会使得阻挡氧化层在上下叠层结构交接的部分出现缝隙，造成3D存储器件上下沟道的编程/擦除(PGM/ERS)速度差。因此，希望进一步改进3D存储器件的制造工艺，从而提高3D存储器件的良率。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，通过在沟道孔中形成一体成型的第一阻挡氧化层和第二阻挡氧化层，从而消除了3D存储器件上下沟道的编程/擦除(PGM/ERS)速度差。

根据本发明的一方面，提供了一种3D存储器件的制造方法，包括：在衬底上方形成第一叠层结构；形成穿过所述第一叠层结构的第一沟道孔；形成覆盖所述第一沟道孔的内表面的第一替换层；在所述第一叠层结构上形成第二叠层结构；形成穿过所述第二叠层结构的第二沟道孔，所述第二沟道孔与所述第一沟道孔连通，所述第一沟道孔的顶端至少有部分在径向上突出于所述第二沟道孔的底端；形成覆盖所述第二沟道孔的内表面的第二替换层；以及同步将所述第一替换层与所述第二替换层分别转化为第一阻挡氧化层与第二阻挡氧化层，其中，所述第一阻挡氧化层与所述第二阻挡氧化层一体成型。

优选地，所述第一阻挡氧化层与所述第二阻挡氧化层的厚度相同。

优选地，采用原位氧化工艺同时氧化所述第一替换层与所述第二替换层形成所述第一阻挡氧化层与所述第二阻挡氧化层。

优选地，所述第一替换层与所述第二替换层的材料包括氮化硅，所述第一阻挡氧化层与所述第二阻挡氧化层的材料包括氮氧化硅。

优选地，分别采用原子层沉积工艺形成所述第一替换层与所述第二替换层，所述第一阻挡氧化层与所述第二阻挡氧化层均为原子层沉积层。

优选地，在形成所述第二叠层结构之前，所述制造方法还包括在所述第一沟道孔中填充牺牲层，在形成所述第二替换层之后所述牺牲层被去除，去除所述牺牲层的步骤包括：采用刻蚀工艺穿透位于所述牺牲层表面的第二替换层形成通孔，并经由所述第二沟道孔与所述通孔去除所述牺牲层，其中，在去除所述牺牲层时，所述牺牲层表面剩余的第二替换层被剥离。

优选地，所述衬底包括硅衬底，所述牺牲层的材料包括多晶硅，在去除所述牺牲层的步骤中，位于所述牺牲层与所述衬底之间的所述第一替换层作为刻蚀阻挡层。

优选地，所述第一沟道孔与所述第二沟道孔均为圆台状。

根据本发明的另一方面，提供了一种3D存储器件，包括：衬底；位于所述衬底上方的第一叠层结构；穿过所述第一叠层结构的第一沟道柱；位于所述第一叠层结构上方的第二叠层结构；穿过所述第二叠层结构的第二沟道柱，所述第一沟道柱的顶端至少有部分在径向上突出于所述第二沟道柱的底端，其中，所述第一沟道柱的阻挡氧化层与所述第二沟道柱的阻挡氧化层一体成型。

优选地，所述第一沟道柱的阻挡氧化层与所述第二沟道柱的阻挡氧化层的厚度相同。

优选地，所述第一沟道柱的阻挡氧化层与所述第二沟道柱的阻挡氧化层均为原子层沉积层。

优选地，所述第一沟道柱的阻挡氧化层与所述第二沟道柱的阻挡氧化层均为氮氧化硅层。

优选地，所述第一沟道柱与所述第二沟道柱一体成型。

优选地，所述第一沟道柱与所述第二沟道柱均为圆台状。

根据本发明实施例提供的3D存储器件及其制造方法，通过分别穿过第一叠层结构与第二叠层结构形成对应的第一沟道孔与第二沟道孔，并形成覆盖第一沟道孔内表面的第一替换层以及覆盖第二沟道孔内表面的第二替换层，通过同步将第一替换层与第二替换层分别转化为第一阻挡氧化层与第二阻挡氧化层，使得第一阻挡氧化层与第二阻挡氧化层一体成型，避免了现有技术中第一阻挡氧化层与第二阻挡氧化层在接触界面形成缝隙的现象，从而解决了3D存储器件上下沟道的存在编程/擦除(PGM/ERS)速度差的问题。

因此，根据本发明实施例的3D存储器件及其制造方法提高了产品良率和可靠性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。

图2示出3D存储器件的透视图。

图3a至图3l根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

图4a与图4b示出了常规工艺的制造方法的部分阶段截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至地选择线(Selection Gate for Source,SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。

如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者穿过栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡氧化层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有阻挡氧化层114，从而形成选择晶体管Q1和Q2。

在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和阻挡氧化层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡氧化层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡氧化层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡氧化层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和阻挡氧化层以及存储晶体管M1至M4的半导体层和阻挡氧化层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线SGS偏置到大约零伏电压，使得对应于地选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和阻挡氧化层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和阻挡氧化层114一起，形成选择晶体管Q1和Q2。

沟道柱110穿过栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

串选择晶体管Q1的栅极导体层122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SGD1至SGD4之一)。

存储晶体管M1和M4的栅极导体层121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体层121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。

地选择晶体管Q2的栅极导体层连接成一体。如果地选择晶体管Q2的栅极导体层123由栅线缝隙分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线SGS。

图3a至图3l示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。

该方法开始于已经形成多个阱区的半导体衬底101，如图3a所示，其中，衬底101例如是单晶硅衬底。为了清楚起见，如图3a中并未示出衬底101中的阱区结构。

进一步的，在衬底101上形成第一叠层结构150a，如图3a所示，第一叠层结构150a包括交替堆叠的层间绝缘层151和层间牺牲层152。如下文所述，层间牺牲层152将替换成栅极导体层。在该实施例中，层间绝缘层151例如由氧化硅组成，层间牺牲层152例如由氮化硅组成。

然而本发明实施例并不限于此，本领域技术人员可以根据需要对衬底101、层间绝缘层151以及层间牺牲层152的材料进行其他设置。

进一步的，采用各向异性蚀刻工艺形成穿过第一叠层结构150a的多个第一沟道孔102，如图3b所示。

在该步骤中，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

在本实施例中，多个第一沟道孔102自第一叠层结构150a表面延伸至衬底101中，然而本发明实施例并不限于此，本领域技术人员可以根据需要对多个第一沟道孔102的延伸位置进行其他设置，例如延伸至衬底101表面以并暴露衬底101。

进一步的，覆盖多个第一沟道孔102的内表面(包括底部与侧壁)形成第一替换层141，如图3c所示。

在该步骤中，例如采用原子层沉积(Atomic layer deposition,ALD)工艺形成第一替换层141，其中，第一替换层141与第一叠层结构150a中的层间牺牲层接触，并在第一沟道孔102底部与衬底101接触。

在本实施例中，第一替换层141的材料例如由氮化硅组成。然而本发明实施例并不限于此，本领域技术人员可以根据需要对第一替换层141的材料进行其他设置，例如其他可以被原位氧化工艺氧化的氮化物。

进一步的，在多个第一沟道孔中填充牺牲层142，如与3d所示。

在该步骤中，例如采用化学气相沉积(Chemical Vapor Deposition,CVD)工艺、物理气相沉积(Physical Vapor Deposition,PVD)在第一沟道孔中填充牺牲层142，其中，牺牲层142作为支撑结构将第一沟道孔填满，并且牺牲层142并且与第一替换层141之间具有较高的刻蚀选择比。

在本实施例中，牺牲层142例如由多晶硅材料组成，然而本发明实施例并不限于此，本领域技术人员可以根据需要对牺牲层142的材料进行其他设置。

进一步的，覆盖第一替换层141、牺牲层142以及第一叠层结构150a形成第二叠层结构150b，如图3e所示。其中，第二叠层结构150b与第一叠层结构150a的结构、材料相同，包括交替堆叠的层间绝缘层和层间牺牲层。如下文所述，层间牺牲层将替换成栅极导体层。在该实施例中，层间绝缘层例如由氧化硅组成，层间牺牲层例如由氮化硅组成。

进一步的，采用各向异性蚀刻工艺形成穿过第二叠层结构150b的多个第二沟道孔103，如图3f所示。

在该步骤中，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在第一叠层结构150a的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

在本实施例中，多个第二沟道孔103位于相应的第一沟道孔上方，当刻蚀在到达第一叠层结构150a的表面时，牺牲层142可以通过第二沟道孔103暴露。此外，第二沟道孔103与第一沟道孔在衬底上的正投影重合，使得位于第一沟道孔侧壁与牺牲层142之间的至少部分第一替换层141也可通过第二沟道孔103暴露。

进一步的，覆盖多个第二沟道孔103的内表面(即第二沟道孔103的侧壁和牺牲层142的表面)形成第二替换层143，如图3g所示。

在该步骤中，例如采用ALD工艺形成第二替换层143，其中，第二替换层143与第二叠层结构150b中的层间牺牲层接触，并且与第一替换层141接触。在本实施例中，第二替换层143的材料、厚度均与第一替换层141相同。

进一步的，采用刻蚀工艺经第二沟道孔103去除位于牺牲层142的表面至少部分第二替换层143，形成通孔104以暴露牺牲层142，如图3h所示。其中，该步骤的刻蚀工艺类似与形成沟道柱的SONO(Poly-Si,Oxide,Nitride,Oxide)-Punch工艺。

进一步的，经第二沟道孔与通孔去除牺牲层，以将第一沟道孔与第二沟道孔连通，并暴露第一替换层141，如图3i所示。

在该步骤中，例如采用湿法刻蚀工艺去除牺牲层142，其中，在去除牺牲层142时，由于第二替换层143的厚度较薄，牺牲层142表面剩余的第二替换层143可以直接被剥离去除。

在本实施例中，由于第一替换层141、第二替换层143的材料相同，并与牺牲层142具有较高的刻蚀选择比，因此位于第二沟道孔103侧壁的第二替换层143与位于第一沟道孔102中的第一替换层141被完好的保留，第二替换层143与位于第一沟道孔102中的第一替换层141接触部分的形貌较为平整。此外，第一替换层141还可以作为刻蚀阻挡层保护单晶硅衬底不被损伤。

进一步的，同步将第一替换层141与第二替换层142分别转化为第一阻挡氧化层与第二阻挡氧化层，其中，第一阻挡氧化层与第二阻挡氧化层统称为阻挡氧化层114，如图3j所示。

在该步骤中，例如采用原位氧化工艺在同时氧化第一替换层141与第二替换层142，将氮化硅氧化成氮氧化硅，以形成相应的阻挡氧化层114。由于在上一步骤中，位于第二沟道孔103侧壁的第二替换层143与位于第一沟道孔102中的第一替换层141被完好的保留，第二替换层143与位于第一沟道孔102中的第一替换层141接触部分的形貌较为平整，由于第一阻挡氧化层与第二阻挡氧化层是一体成型，因此在本步骤中形成的阻挡氧化层114形貌平整且厚度相同。

需要说明的是，在实际的制造工艺中，由于第一沟道孔102与第二沟道孔103是分两次形成的，所以实际产品中第一沟道孔102与第二沟道孔103可能存在对准偏差，如图3k所示。其中，第一沟道孔102与第二沟道孔103均为圆台状，且第一沟道孔102的顶端至少有部分在径向上突出于第二沟道孔103的底端。

进一步的，覆盖阻挡氧化层114在第一沟道孔102与第二沟道孔103中依次形成电荷存储层113、隧穿介质层112、沟道层111，从而分别形成第一沟道柱110a与第二沟道柱110b，并将层间牺牲层152替换为栅极导体层，从而形成第一栅叠层结构120a与第二栅叠层结构120b，如图3l与1b所示。

在该步骤中，由于阻挡氧化层114的形貌平整且厚度相同，因此，依次形成电荷存储层113、隧穿介质层112、沟道层111也会具有形貌平整且厚度相同的特点。在实际的制造工艺中，第一沟道柱110a、第二沟道柱110b的形状分别与第一沟道孔102、第二沟道孔103相同，均为圆台状，且第一沟道柱110a的顶端至少有部分在径向上突出于第二沟道柱110b的底端。

如图3a至3l所示，经由本发明实施例的制造工艺形成的3D存储器件包括：衬底101；位于衬底101上方的第一叠层结构120a；穿过第一叠层结构120a的第一沟道柱110a；位于第一叠层结构120a上方的第二叠层结构120b；穿过第二叠层结构120b的第二沟道柱110b，第一沟道柱110a的顶端至少有部分在径向上突出于第二沟道柱110b的底端，其中，第一沟道柱110a的阻挡氧化层114a(第一阻挡氧化层)与第二沟道柱110b的阻挡氧化层114b(第二阻挡氧化层)一体成型。

在本实施例中，第一沟道柱110a与第二沟道柱110b一体成型，第一沟道柱110a与第二沟道柱110b均为圆台状。第一沟道柱的阻挡氧化层114a与第二沟道柱的阻挡氧化层114b的厚度相同。第一沟道柱的阻挡氧化层114a与第二沟道柱的阻挡氧化层114b均为原子层沉积层。第一沟道柱的阻挡氧化层114a与第二沟道柱的阻挡氧化层114b均为氮氧化硅层。

图4a与图4b示出了常规工艺的制造方法的部分阶段截面图。

由图4a与图4b可知，在常规工艺中，需要先覆盖第一叠层结构250中的沟道孔203侧壁与底部形成阻挡层241，然后覆盖阻挡层241填充多晶硅，在形成穿过第二叠层结构250’的沟道孔203后，需要去除填充的多晶硅，并覆盖沟道孔203的底部与侧壁形成替换层242。此时，由于阻挡层241依然覆盖在第一叠层结构250中的沟道孔203侧壁与底部，因此，替换层242在第一叠层结构250与第二叠层结构250’的连接处呈阶梯形貌或者形成缝隙，如图4a中虚框所示。

进一步的，采用氧化工艺将替换层242氧化，作为沟道柱的阻挡氧化层214。由于在上述步骤中，替换层242在第一叠层结构250与第二叠层结构250’的连接处呈阶梯形貌，当完成氧化步骤后，形成的阻挡氧化层214在第一叠层结构250与第二叠层结构250’的连接处具有缝隙与厚度差，如图4b中的虚框处所示。在后续形成沟道柱的步骤中，阻挡氧化层214的缝隙与厚度差会影响沟道柱内部的沟道层形貌，造成3D存储器件上下沟道的编程/擦除(PGM/ERS)速度差。

然而根据本发明实施例提供的3D存储器件的制造方法，通过分别穿过第一叠层结构与第二叠层结构形成对应的第一沟道孔与第二沟道孔，并形成覆盖第一沟道孔内表面的第一替换层以及覆盖第二沟道孔内表面的第二替换层，通过同步将第一替换层与第二替换层分别转化为第一阻挡氧化层与第二阻挡氧化层，使得第一阻挡氧化层与第二阻挡氧化层一体成型，避免了现有技术中第一阻挡氧化层与第二阻挡氧化层在接触界面形成缝隙现象，从而解决了3D存储器件上下沟道的存在编程/擦除(PGM/ERS)速度差的问题。

进一步的，覆盖第二沟道孔103侧壁的阻挡氧化层与覆盖第一沟道孔102侧壁的阻挡氧化层的形成工艺相同，采用了原位氧化工艺同时氧化第一替换层141与第二替换层143(将氮化物氧化成氮氧化物)从而形成了对应的阻挡氧化层。由于采用相同工艺同时对第一替换层141与第二替换层143进行氧化，有利于同步调节工艺参数，使得形成的阻挡氧化层的厚度更加均匀。

进一步的，通过刻蚀工艺去除位于牺牲层142表面的第二替换层143，将牺牲层142暴露，从而经第二沟道孔103与通孔去除牺牲层142。在去除牺牲层142的同时，位于牺牲层142表面剩余的第二替换层143被剥离，而位于第二沟道孔103侧壁的第二替换层143并不会被一同去除，得以保留在第二沟道孔103的侧壁上。

位于本发明实施例提供的3D存储器件沟道孔中的阻挡氧化层的厚度相同，因此在形成的沟道柱后，进一步保证3D存储器件上下叠层结构中的沟道的编程与擦除速度相同。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (14)

1.一种3D存储器件的制造方法，包括：

在衬底上方形成第一叠层结构；

形成穿过所述第一叠层结构的第一沟道孔；

形成覆盖所述第一沟道孔的内表面的第一替换层；

在所述第一叠层结构上形成第二叠层结构；

形成穿过所述第二叠层结构的第二沟道孔，所述第二沟道孔与所述第一沟道孔连通，所述第一沟道孔的顶端至少有部分在径向上突出于所述第二沟道孔的底端；

形成覆盖所述第二沟道孔的内表面的第二替换层；以及

同步将所述第一替换层与所述第二替换层分别转化为第一阻挡氧化层与第二阻挡氧化层，

其中，所述第一阻挡氧化层与所述第二阻挡氧化层一体成型。

2.根据权利要求1所述的制造方法，其中，所述第一阻挡氧化层与所述第二阻挡氧化层的厚度相同。

3.根据权利要求1所述的制造方法，其中，采用原位氧化工艺同时氧化所述第一替换层与所述第二替换层形成所述第一阻挡氧化层与所述第二阻挡氧化层。

4.根据权利要求3所述的制造方法，其中，所述第一替换层与所述第二替换层的材料包括氮化硅，所述第一阻挡氧化层与所述第二阻挡氧化层的材料包括氮氧化硅。

5.根据权利要求3所述的制造方法，其中，分别采用原子层沉积工艺形成所述第一替换层与所述第二替换层，

所述第一阻挡氧化层与所述第二阻挡氧化层均为原子层沉积层。

6.根据权利要求1所述的制造方法，在形成所述第二叠层结构之前，所述制造方法还包括在所述第一沟道孔中填充牺牲层，在形成所述第二替换层之后所述牺牲层被去除，

去除所述牺牲层的步骤包括：采用刻蚀工艺穿透位于所述牺牲层表面的第二替换层形成通孔，并经由所述第二沟道孔与所述通孔去除所述牺牲层，

其中，在去除所述牺牲层时，所述牺牲层表面剩余的第二替换层被剥离。

7.根据权利要求6所述的制造方法，其中，所述衬底包括硅衬底，所述牺牲层的材料包括多晶硅，

在去除所述牺牲层的步骤中，位于所述牺牲层与所述衬底之间的所述第一替换层作为刻蚀阻挡层。

8.根据权利要求1-7任一所述的制造方法，其中，所述第一沟道孔与所述第二沟道孔均为圆台状。

9.一种3D存储器件，采用如权利要求1-8任一项所述的制造方法形成，所述3D存储器件包括：

衬底；

位于所述衬底上方的第一叠层结构；

穿过所述第一叠层结构的第一沟道柱；

位于所述第一叠层结构上方的第二叠层结构；

穿过所述第二叠层结构的第二沟道柱，所述第一沟道柱的顶端至少有部分在径向上突出于所述第二沟道柱的底端。

10.根据权利要求9所述的3D存储器件，其中，所述第一沟道柱的阻挡氧化层与所述第二沟道柱的阻挡氧化层的厚度相同。

11.根据权利要求10所述的3D存储器件，其中，所述第一沟道柱的阻挡氧化层与所述第二沟道柱的阻挡氧化层均为原子层沉积层。

12.根据权利要求9所述的3D存储器件，其中，所述第一沟道柱的阻挡氧化层与所述第二沟道柱的阻挡氧化层均为氮氧化硅层。

13.根据权利要求9所述的3D存储器件，其中，所述第一沟道柱与所述第二沟道柱一体成型。

14.根据权利要求9所述的3D存储器件，其中，所述第一沟道柱与所述第二沟道柱均为圆台状。

Images