CN110137178A - 3d存储器件及其制造方法 - Google Patents
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Abstract
公开了一种3D存储器件及其制造方法，包括：在衬底上形成第一叠层结构；形成贯穿第一叠层结构的第一柱体；在第一叠层结构上形成第二叠层结构；形成贯穿第二叠层结构的第二柱体；去除第一柱体和第二柱体的一部分，形成沟道孔；以及在沟道孔内形成沟道柱，其中，第一柱体至少包括线性氧化层和多晶硅层，第二柱体至少包括线性氧化层；第一柱体和第二柱体的线性氧化层在第一叠层结构和第二叠加结构的边界处断开，且在断开处沟道柱连续延伸。本发明实施例在第一叠层结构内形成线性氧化层和多晶硅层，在第二叠层结构内形成线性氧化层，在刻蚀多晶硅层时两层叠层结构内的线性氧化层可以避免连接处叠层结构受损，从而提高3D存储器件的良率和可靠性。
Description
技术领域
本发明涉及存储器技术领域，特别涉及3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随 着半导体制造工艺的孔径越来越小，存储器件的存储密度越来越高。为 了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储 器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面 积的晶片上可以成倍地提高集成度，并且可以降低成本。
在例如3DNAND闪存的三维存储器件中，存储阵列可包括具有沟 道柱的核心(core)区。沟道柱形成于垂直贯穿三维存储器件的堆叠层 (stack)的沟道孔中。通常通过单次刻蚀来形成堆叠层的沟道孔。但是为 了提高存储密度和容量，三维存储器的层数(tier)继续增大，例如从64 层增长到96层、128层或更多层。在这种趋势下，单次刻蚀的方法在处 理成本上越来越高，在处理能力上越来越没有效率。
对于层数较高的堆叠结构，采用两个至多个叠层结构堆叠实现，在 形成顶层叠层结构之前，底层叠层结构内会形成保护外延层(SEG)的线 性氧化层和支撑顶层叠层结构的多晶硅层。在形成顶层叠层结构后，完 全刻蚀去除多晶硅层和线性氧化层会使两层至多个叠层结构连接处的叠 层结构受损，从而影响后续沟道柱的沉积。
发明内容
鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造 方法，在底层叠层结构内形成线性氧化层和多晶硅层，为顶层叠层结构 提供支撑，在形成顶层叠层结构后，底层叠层结构的线性氧化物层可以 避免刻蚀多晶硅层时外延层受损；两层叠层结构内的线性氧化层可以避 免连接处叠层结构受损影响后续沟道柱的沉积，从而提高3D存储器件 的良率和可靠性。
根据本发明的一方面，提供一种3D存储器件的制造方法，包括：
在衬底上形成第一叠层结构；
形成贯穿第一叠层结构的第一柱体；
在所述第一叠层结构上形成第二叠层结构；
形成贯穿第二叠层结构的第二柱体；
去除所述第一柱体和所述第二柱体的一部分，形成沟道孔；以及
在所述沟道孔内形成沟道柱，
其中，所述第一柱体至少包括线性氧化层，所述第二柱体至少包括 线性氧化层；
所述第一柱体的线性氧化层和第二柱体的线性氧化层在第一叠层结 构和第二叠加结构的边界处断开；
在线性氧化层断开的位置，所述沟道柱连续延伸。
优选地，形成所述第一叠层结构和所述第一柱体的步骤包括：
在所述衬底上交替地沉积多个牺牲层和多个层间绝缘层形成第一叠 层结构；
对所述第一叠层结构进行刻蚀，形成贯穿所述第一叠层结构的第一 沟道孔，所述第一沟道孔延伸至所述衬底，并在所述衬底内部形成硅槽；
在所述硅槽内形成外延层，以及在所述第一沟道孔内形成覆盖所述 外延层的线性氧化层和多晶硅层。
优选地，形成所述第二叠层结构和所述第二柱体的步骤包括：
在所述第一叠层结构上交替地沉积多个牺牲层和多个层间绝缘层形 成第二叠层结构；
对所述第二叠层结构进行刻蚀，形成贯穿所述第一叠层结构的第二 沟道孔，所述第二沟道孔与所述多晶硅层相接触；
在所述第二沟道孔内形成线性氧化层。
优选地，去除所述第一柱体和所述第二柱体的一部分，形成沟道孔 的步骤包括：
去除第二柱体底部的线性氧化层以暴露出所述多晶硅层；
完全去除所述多晶硅层；以及
去除部分所述第一柱体内以及第二柱体侧壁的线性氧化层。
优选地，所述外延层由选自单晶硅、多晶硅中的至少一种组成。
优选地，形成沟道孔后，线性氧化层的厚度为1-2nm。
优选地，所述第一沟道孔和第二沟道孔在所述第一叠层结构和第二 叠层结构的连接处的孔径不同，从而在所述连接处形成沟道窗口。
优选地，所述第一沟道孔在所述第一叠层结构和第二叠层结构的连 接处的孔径大于第二沟道孔在所述第一叠层结构和第二叠层结构的连接 处的孔径。
优选地，形成所述沟道柱的步骤包括：
沿所述第一沟道孔和第二沟道孔的内壁依次沉积形成连续的栅介质 层、电荷存储层和隧穿介质层；
通过所述沟道窗口沿所述沟道柱的顶部向底部进行冲孔，形成贯穿 所述沟道柱底部的通孔，以使所述外延层部分暴露；
沿所述第一沟道孔和第二沟道孔的内壁在所述隧穿介质层的表面进 行沉积形成连续的沟道层；
其中，所述沟道层覆盖所述外延层的暴露表面，与所述外延层相接 触。
优选地，多个所述沟道柱的底端经由所述外延层形成共源极连接。
优选地，所述制造方法还包括：
将第一叠层结构和所述第二叠层结构中的牺牲层替换成栅极导体， 从而形成第三叠层结构和第四叠层结构。
根据本发明的另一方面，提供一种3D存储器件，包括：
衬底；
堆叠于所述衬底上方的第一叠层结构和第二叠层结构，所述第一叠 层结构和第二叠层结构分别包括交替堆叠的多个栅极导体和多个层间绝 缘层；以及
贯穿所述第一叠层结构和第二叠层结构的沟道柱，所述沟道柱包括 栅介质层、电荷俘获层、遂穿绝缘层和沟道层；
线性氧化层，位于所述沟道柱和多个栅极导体之间；
其中，所述线性氧化层在所述第一叠层结构和所述第二叠层结构的 边界处断开，并且，在所述线性氧化层断开的位置，所述沟道柱连续延 伸。
优选地，所述断开的位置为所述第一叠层结构和所述第二叠层结构 的边界。
优选地，所述的3D存储器件还包括：隔离层，位于所述第一叠层 结构和第二叠层结构之间，所述沟道柱连续延伸穿过所述隔离层。
优选地，所述沟道柱与所述衬底之间形成有外延层，所述沟道层部 分覆盖所述外延层。
优选地，所述线性氧化层的厚度为1-2nm。
优选地，所述第一沟道孔和第二沟道孔在所述第一叠层结构和第二 叠层结构的连接处的孔径不同，从而在所述连接处形成沟道窗口。
优选地，所述外延层直接被所述沟道层覆盖的部分与所述沟道窗口 垂直对应。
优选地，所述第一叠层结构和所述第二叠层结构层间绝缘层相接触， 形成隔离层。
优选地，与所述隔离层相接触的所述线性氧化层断开。
优选地，所述线性氧化层、栅介质层、电荷存储层和隧穿介质层部 分覆盖所述外延层，且与部分覆盖所述外延层的所述沟道层相接触。
优选地，多个所述沟道柱的底端经由所述外延层形成共源极连接。
优选地，所述沟道柱与所述多个栅极导体中的多个第一栅极导体形 成多个存储晶体管，与所述多个栅极导体中的第二栅极导体和第三栅极 导体分别形成第一选择晶体管和第二选择晶体管。
优选地，所述第三栅极导体包括位于所述第一叠层结构中距离所述 外延层最近的一层所述栅极导体；所述第二栅极导体包括位于所述第二 叠层结构中距离所述外延层最远的一层所述栅极导体；所述第一栅极导 体位于所述第二栅极导体和所述第三栅极导体之间。
本发明提供的3D存储器件的制造方法，在第一叠层结构内形成线 性氧化层和多晶硅层，然后在第一叠层结构上形成第二叠层结构以及在 第二叠层结构内形成线性氧化层，在刻蚀多晶硅层形成沟道孔时，第一 叠层结构内的线性氧化层可以保护外延层不受损；第一叠层结构和第二 叠层结构内的线性氧化层可以避免连接处叠层结构受损影响后续沟道柱 的沉积，从而提高3D存储器件的良率和可靠性。
进一步地，两层叠层结构内连接处的线性氧化层断开，且用沟道柱 覆盖，保证了沟道柱的连续性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他 目的、特征和优点将更为清楚，在附图中：
图1a和图1b分别示出了3D存储器件的存储单元串的电路图和结 构示意图；
图2示出了3D存储器件的透视图；
图3a至图3h示出根据本发明实施例的3D存储器件制造方法的各 个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中， 相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中 的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描 述。
本发明中描述的“上方”，是指位于基板平面的上方，可以是指材料 之间的直接接触，也可以是间隔设置。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形 成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中 描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理 工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够 理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示 意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以 理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个， 例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连 接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的 多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及 第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL， 第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4 的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅 极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。 栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一 致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层 结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠 层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体 层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介 质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极 导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择 晶体管Q1和Q2。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112 和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包 含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒 的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层 111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂 类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶 体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、 电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代 的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介 质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结 构。在替代的实施例中，沟道柱110的芯部为空心结构，沟道层111、 隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的 叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用 公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多 个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的 步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶 体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管 Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储 晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源 极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于 地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD， 使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2 接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置 于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压， 因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电 荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存 储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选 定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷 量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD， 其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压 相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导 通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态， 因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。 控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2 的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出 3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元 串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计 64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器 件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的 存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以 及公共的栅极导体层121、122和123。栅极导体层121、122和123与 存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼 此采用层间绝缘层隔开，从而形成栅叠层结构的栅极导体120。在图中 未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟 道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、 隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体 管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱 110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅极导体120，并且排列成阵列，同一列的多个沟 道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)， 第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割 成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选 择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成 一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不 同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132， 从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1 至WL4之一)。
地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2 的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的导电 通道131到达互连层132，从而彼此互连，然后经由导电通道133连接 至同一条地选择线GSL。
图3a至3f分别示出根据本发明实施例的3D存储器件制造方法的 各个阶段的截面图。所述截面图沿着图2中的AA线截取。
本实施例的3D存储器件300至少包括两层层叠的叠层结构150，本 实施例以两层叠层结构为例，即包括衬底101和堆叠于衬底101上方的 叠层结构150’和叠层结构150。叠层结构150’和叠层结构150分别包括 交替堆叠的多个栅极导体和多个层间绝缘层，贯穿叠层结构150’和叠层 结构150的多个沟道柱以及位于所述多个沟道柱和多个栅极导体之间的 线性氧化层115，沟道柱包括沟道层111，沟道柱连续延伸穿过叠层结构 150’和叠层结构150的边界。
如图3a所示，示出了本发明实施例的3D存储器件制造方法的基 础结构，该结构的形成步骤包括：在衬底101上交替地沉积多个层间绝 缘层140’和多个牺牲层130’形成堆叠的叠层结构150’；对叠层结构150’ 进行刻蚀，形成贯穿叠层结构150’的柱体10’。在上述叠层结构150’上 交替地沉积多个牺牲层130和多个层间绝缘层140形成第二层叠层结 构150，对叠层结构150进行刻蚀，形成贯穿叠层结构150的多个柱体 10。
在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层140’例如 由氧化硅组成。
具体地，形成柱体10’的步骤包括：对叠层结构150’进行刻蚀，形 成贯穿叠层结构150’的第一沟道孔，其中，第一沟道孔延伸至所述衬底 101，并在所述衬底内部形成硅槽；在所述硅槽内生长有外延层102，在 硅槽内进行选择性外延生长硅或者进行硅的外延沉积生长形成硅外延层 (SEG)；在第一沟道孔内依次沉积形成覆盖外延层102的线性氧化层115和多晶硅层116。
形成柱体10的步骤包括：对叠层结构150进行刻蚀，形成贯穿叠层 结构150的第二沟道孔，所述第二沟道孔与所述多晶硅层116相接触； 在所述第二沟道孔内形成线性氧化层115。
如图3b所示，去除柱体10底部的线性氧化层115，以暴露出所述 多晶硅层116。
如图3c所示，完全去除柱体10’内的多晶硅层116。具体地，通过 湿法刻蚀的方法去除多晶硅层116，在该过程中柱体10’底部的线性外延 层可以保护外延层不受损，同时避免两层叠层结构150和150’连接处的 ON结构受损。
如图3d所示，去除部分柱体10’内以及柱体10侧壁的线性氧化层 115，保留柱体10’底部以及柱体10’和10侧壁的部分线性氧化层115。 柱体10’和10侧壁被保留的线性氧化层115的厚度为1-2nm。
上层叠层结构150柱体10与下层叠层结构150’的柱体10’相连通， 由于上层柱体10和下层柱体10’在形成时，受到硅的特性的影响，沟道 柱110和110’均呈上粗下细的柱形，上下两层叠层结构150和150’的相 连通的柱体10和10’在叠层结构150和叠层结构150’的连接处的孔径 不同，从而在连接处会形成沟道窗口160，连接处的沟道窗口160的口 径较小。
具体地，叠层结构150的层间绝缘层140与叠层结构150’的层间绝 缘层140’相接触，形成隔离层。
如图3e所示，为沟道柱的示意图。本实施例的沟道柱包括紧贴沟道 柱110和110’内壁的沟道侧壁结构ONO以及位于沟道侧壁结构ONO表 面的沟道层111，ONO包括堆叠的隧穿介质层112、电荷存储层113和 栅介质层114。沟道柱110和110’的形成过程包括：柱体10’和柱体10 相连通；沿柱体10’和柱体10的内壁依次沉积形成连续的栅介质层114、 电荷存储层113和隧穿介质层112。
如图3f所示，对沟道柱110和110’进行垂直冲孔。对衬底101表面 的隧穿介质层112、电荷存储层113和栅介质层114进行冲孔，以形成 贯穿沟道柱110’底部的通孔，从而使外延层102部分暴露，便于后续与 沟道层111的连接。冲孔后，外延层102暴露的部分，即通孔所在的位 置与沟道窗口160垂直对应。
如图3g所示，沿沟道柱110和110’内壁在栅介质层114、电荷存储 层113和隧穿介质层112的表面进行沉积形成连续的沟道层111，其中， 沟道层111完全覆盖栅介质层114、电荷存储层113和隧穿介质层112 和外延层102的裸露表面，其中，隧穿介质层112、电荷存储层113和 栅介质层114以及沟道层111均为均匀连续的层结构。且沟道层111通 过通孔与外延层102导通，外延层102连接到共同的源极区。最后，多 个沟道柱110’经由衬底101上的外延层102形成共源极连接。
栅介质层114和隧穿介质层112的示例性材料为氧化硅，电荷存储 层113的示例性材料为氮化硅，形成氧化硅-氮化硅-氧化硅(ONO)结构； 沟道层111示例性材料为多晶硅。但可以理解，这些层可以选择其他材 料。栅介质层114的材料可以包括高K氧化层；电荷存储层113可以是 浮置栅极结构，例如包括多晶硅材料；沟道层111的材料可以包括单晶 硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。
优选地，如图3f所示，将叠层结构150和150’中的牺牲层替换成栅 极导体120，从而形成叠层结构170和170’。
优选地，多个栅极导体120由采用原子层沉积(ALD)的金属层形 成。金属层例如由选自钨、铂、钛中的至少一种或其合金组成。
由此，该3D存储器件的制造方法完成。
参考图3g所示，根据本发明一实施例的一种3D存储器件，包括衬 底101；堆叠于所述衬底101上方的第一叠层结构170’和第二叠层结构 170，所述第一叠层结构170’和第二叠层结构170分别包括交替堆叠的 多个栅极导体120和多个层间绝缘层140；以及贯穿所述第一叠层结构 170’和第二叠层结构170的多个沟道柱110’和110，所述沟道柱包括栅 介质层114、电荷俘获层113、遂穿绝缘层112和沟道层111；线性氧化 层115，位于所述多个沟道柱110’和110和多个栅极导体120之间；其 中，在线性氧化层115断开的位置，所述沟道柱110’和110连续延伸。 所述断开的位置为所述第一叠层结构170’和所述第二叠层结构170的边 界。所述的3D存储器件还包括：隔离层，位于所述第一叠层结构170’ 和第二叠层结构170之间，所述沟道柱110’和110连续延伸穿过所述隔 离层。
所述沟道柱110’与所述衬底101之间形成有外延层102，所述沟道 层部分覆盖所述外延层。
所述线性氧化层115的厚度为1-2nm。
所述沟道柱110’和110在所述第一叠层结构170’和第二叠层结构 170的连接处的孔径不同，从而在所述连接处形成沟道窗口160。
所述外延层102直接被所述沟道层111覆盖的部分与所述沟道窗口 160垂直对应。
所述第一叠层结构170’的所述第二叠层结构的层间绝缘层140相接 触，形成隔离层。
与所述隔离层相接触的所述线性氧化层115断开。
所述线性氧化层115、栅介质层114、电荷存储层113和隧穿介质层 112部分覆盖所述外延层，且与部分覆盖所述外延层102的所述沟道层 相接触。
所述多个沟道柱110’的底端经由所述外延层102形成共源极连接。
所述多个沟道柱110’和110与所述多个栅极导体120中的多个第一 栅极导体121形成多个存储晶体管，与所述多个栅极导体120中的第二 栅极导体122和第三栅极导体123分别形成第一选择晶体管和第二选择 晶体管。
所述第三栅极导体123包括位于所述第一叠层结构170’中距离所述 外延层102最近的一层所述栅极导体120；所述第二栅极导体122包括 位于所述第二叠层结构170中距离所述外延层102最远的一层所述栅极 导体120；所述第一栅极导体121位于所述第二栅极导体122和所述第 三栅极导体123之间。
本发明提供的3D存储器件的制造方法，在第一叠层结构内形成线 性氧化层和多晶硅层，然后在第一叠层结构上形成第二叠层结构以及在 第二叠层结构内形成线性氧化层，在刻蚀多晶硅层形成沟道孔时，第一 叠层结构内的线性氧化层可以保护外延层不受损；第一叠层结构和第二 叠层结构内的线性氧化层可以避免连接处叠层结构受损影响后续沟道柱 的沉积，从而提高3D存储器件的良率和可靠性。
进一步地，两层叠层结构内连接处的线性氧化层断开，且用沟道柱 覆盖，保证了沟道柱的连续性。
3D存储器件的其他细节，例如存储阵列的结构、周边互连等，并非 本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器件可以是3D闪存，例如3DNAND 闪存。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详 细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来 形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人 员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在 以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能 有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了 说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利 要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出 多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (24)
1.一种3D存储器件的制造方法，包括：
在衬底上形成第一叠层结构；
形成贯穿第一叠层结构的第一柱体；
在所述第一叠层结构上形成第二叠层结构；
形成贯穿第二叠层结构的第二柱体；
去除所述第一柱体和所述第二柱体的一部分，形成沟道孔；以及
在所述沟道孔内形成沟道柱，
其中，所述第一柱体至少包括线性氧化层，所述第二柱体至少包括线性氧化层；
所述第一柱体的线性氧化层和第二柱体的线性氧化层在第一叠层结构和第二叠加结构的边界处断开；
在线性氧化层断开的位置，所述沟道柱连续延伸。
2.根据权利要求1所述的制造方法，其中，形成所述第一叠层结构和所述第一柱体的步骤包括：
在所述衬底上交替地沉积多个牺牲层和多个层间绝缘层形成第一叠层结构；
对所述第一叠层结构进行刻蚀，形成贯穿所述第一叠层结构的第一沟道孔，所述第一沟道孔延伸至所述衬底，并在所述衬底内部形成硅槽；
在所述硅槽内形成外延层，以及在所述第一沟道孔内形成覆盖所述外延层的线性氧化层和多晶硅层。
3.根据权利要求2所述的制造方法，其中，形成所述第二叠层结构和所述第二柱体的步骤包括：
在所述第一叠层结构上交替地沉积多个牺牲层和多个层间绝缘层形成第二叠层结构；
对所述第二叠层结构进行刻蚀，形成贯穿所述第一叠层结构的第二沟道孔，所述第二沟道孔与所述多晶硅层相接触；
在所述第二沟道孔内形成线性氧化层。
4.根据权利要求3所述的制造方法，其中，去除所述第一柱体和所述第二柱体的一部分，形成沟道孔的步骤包括：
去除第二柱体底部的线性氧化层以暴露出所述多晶硅层；
完全去除所述多晶硅层；以及
去除部分所述第一柱体内以及第二柱体侧壁的线性氧化层。
5.根据权利要求2所述的制造方法，其中，所述外延层由选自单晶硅、多晶硅中的至少一种组成。
6.根据权利要求1所述的制造方法，其中，形成沟道孔后，线性氧化层的厚度为1-2nm。
7.根据权利要求3所述的制造方法，其中，所述第一沟道孔和第二沟道孔在所述第一叠层结构和第二叠层结构的连接处的孔径不同，从而在所述连接处形成沟道窗口。
8.根据权利要求7所述的制造方法，其中，所述第一沟道孔在所述第一叠层结构和第二叠层结构的连接处的孔径大于第二沟道孔在所述第一叠层结构和第二叠层结构的连接处的孔径。
9.根据权利要求7所述的制造方法，其中，形成所述沟道柱的步骤包括：
沿所述第一沟道孔和第二沟道孔的内壁依次沉积形成连续的栅介质层、电荷存储层和隧穿介质层；
通过所述沟道窗口沿所述沟道柱的顶部向底部进行冲孔，形成贯穿所述沟道柱底部的通孔，以使所述外延层部分暴露；
沿所述第一沟道孔和第二沟道孔的内壁在所述隧穿介质层的表面进行沉积形成连续的沟道层；
其中，所述沟道层覆盖所述外延层的暴露表面，与所述外延层相接触。
10.根据权利要求1所述的制造方法，其中，多个所述沟道柱的底端经由所述外延层形成共源极连接。
11.根据权利要求1所述的制造方法，其中，还包括：
将第一叠层结构和所述第二叠层结构中的牺牲层替换成栅极导体，从而形成第三叠层结构和第四叠层结构。
12.一种3D存储器件，包括：
衬底；
堆叠于所述衬底上方的第一叠层结构和第二叠层结构，所述第一叠层结构和第二叠层结构分别包括交替堆叠的多个栅极导体和多个层间绝缘层；以及
贯穿所述第一叠层结构和第二叠层结构的沟道柱，所述沟道柱包括栅介质层、电荷俘获层、遂穿绝缘层和沟道层；
线性氧化层，位于所述沟道柱和多个栅极导体之间；
其中，所述线性氧化层在所述第一叠层结构和所述第二叠层结构的边界处断开，并且，在所述线性氧化层断开的位置，所述沟道柱连续延伸。
13.根据权利要求12所述的3D存储器件，其中，所述断开的位置为所述第一叠层结构和所述第二叠层结构的边界。
14.根据权利要求13所述的3D存储器件，其中，还包括：
隔离层，位于所述第一叠层结构和第二叠层结构之间，所述沟道柱连续延伸穿过所述隔离层。
15.根据权利要求14所述的3D存储器件，其中，所述沟道柱与所述衬底之间形成有外延层，所述沟道层部分覆盖所述外延层。
16.根据权利要求12所述的3D存储器件，其中，所述线性氧化层的厚度为1-2nm。
17.根据权利要求14所述的3D存储器件，其中，所述第一沟道孔和第二沟道孔在所述第一叠层结构和第二叠层结构的连接处的孔径不同，从而在所述连接处形成沟道窗口。
18.根据权利要求17所述的3D存储器件，其中，所述外延层直接被所述沟道层覆盖的部分与所述沟道窗口垂直对应。
19.根据权利要求14所述的3D存储器件，其中，所述第一叠层结构和所述第二叠层结构层间绝缘层相接触，形成隔离层。
20.根据权利要求19所述的3D存储器件，其中，与所述隔离层相接触的所述线性氧化层断开。
21.根据权利要求15所述的3D存储器件，其中，所述线性氧化层、栅介质层、电荷存储层和隧穿介质层部分覆盖所述外延层，且与部分覆盖所述外延层的所述沟道层相接触。
22.根据权利要求15所述的3D存储器件，其中，多个所述沟道柱的底端经由所述外延层形成共源极连接。
23.根据权利要求15所述的3D存储器件，其中，所述沟道柱与所述多个栅极导体中的多个第一栅极导体形成多个存储晶体管，与所述多个栅极导体中的第二栅极导体和第三栅极导体分别形成第一选择晶体管和第二选择晶体管。
24.根据权利要求23所述的3D存储器件，其中，所述第三栅极导体包括位于所述第一叠层结构中距离所述外延层最近的一层所述栅极导体；所述第二栅极导体包括位于所述第二叠层结构中距离所述外延层最远的一层所述栅极导体；所述第一栅极导体位于所述第二栅极导体和所述第三栅极导体之间。
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