CN109545794A - 3d存储器件及其制造方法 - Google Patents

Abstract

本发明公开了一种3D存储器件及其制造方法。所述3D存储器件包括：衬底；堆叠于所述衬底上方的第一叠层结构和堆叠与所述第一叠层结构上方的第二叠层结构，以及贯穿所述第一叠层结构和所述第二叠层结构的多个沟道柱，其中，所述沟道柱的沟道叠层位于所述第一叠层结构和所述第二叠层结构界面处的至少一部分平整表面上。其制作方法包括：在衬底上形成第一叠层结构；在所述第一叠层结构上形成保护层；形成贯穿所述保护层与第一叠层结构的第一柱体；在所述保护层上形成第二叠层结构；形成贯穿所述第二叠层结构的第二柱体；连通多个所述第一柱体和多个所述第二柱体；去除所述保护层并形成沟道叠层。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比， NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND 结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的沟道柱实现存储单元串的存放。对于层数较高的堆叠结构，沟道柱的形成较为困难，则采用两个至多个叠层结构堆叠实现，但这样也会使上下层的沟道柱错位，在进行 SNON打孔时，会造成层与层连接处的下通道孔的顶层结构受损，从而使得3D存储器件失效。

期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

为了解决上述技术问题，本发明提供了一种改进的3D存储器件及其制造方法，在解决所述损伤问题的基础上更进一步的提高了存储器件的存储容量。

根据本发明第一方面，提供一种3D存储器件，包括：衬底；堆叠于所述衬底上方的第一叠层结构和堆叠与所述第一叠层结构上方的第二叠层结构，所述第一叠层结构和第二叠层结构分别包括交替堆叠的多个导体层和多个层间绝缘层；以及贯穿所述第一叠层结构和所述第二叠层结构的多个沟道柱，其中，所述沟道柱的沟道叠层位于所述第一叠层结构和所述第二叠层结构界面处的至少一部分平整表面上。

优选的，所述3D存储器件还包括：保护层，所述沟道柱的至少一部分位于所述保护层。

优选的，所述沟道叠层包括绝缘层、氧化物层以及金属层。

优选的，所述金属层包括氮化钛或钨。

根据本发明第二方面，提供一种3D存储器件的制造方法，包括：在衬底上形成第一叠层结构；在所述第一叠层结构上形成保护层；形成贯穿所述保护层与第一叠层结构的第一柱体；在所述保护层上形成第二叠层结构；形成贯穿所述第二叠层结构的第二柱体；连通多个所述第一柱体和多个所述第二柱体；去除所述保护层并形成沟道叠层。

优选的，在形成第二叠层结构前，在所述第一柱体内沉积牺牲层，并在所述第二柱体形成后去除所述第一柱体内的牺牲层，其中，所述牺牲层可以充当硬掩膜层，用以保护所述第二叠层结构的层面平整。

优选的，所述保护层的形成方法包括：在所述第一叠层结构上沉积氮化硅-氧化硅的交替堆叠结构。

优选的，在形成所述第一柱体的过程中，所述保护层可充当硬掩膜层，用以保护所述第一叠层结构的顶层。

优选的，所述制造方法还包括：去除所述第一柱体和所述第二柱体的一部分，形成沟道孔；以及沿所述沟道孔内侧壁形成沟道侧壁结构；沿所述侧壁结构外表面形成牺牲层。

优选的，所述牺牲层形成后的步骤包括：对所述牺牲层和沟道侧壁结构进行冲孔；冲孔后对所述牺牲层进行刻蚀；在沟道侧壁结构外表面形成沟道层。

优选的，所述保护层的去除方法包括：在所述通道孔内沉积保护材料；在距沟道孔两侧一定距离的叠层结构中分别刻蚀形成贯穿第一叠层结构、保护层以及第二叠层结构的栅极隔槽。

优选的，所述沟道叠层的形成步骤包括：在所述原保护层所在位置内壁形成绝缘层；在所述绝缘层内壁形成第一层结构；在所述第一层结构内形成第二层结构。

优选的，所述第一层结构的形成方法包括：在所述绝缘层内侧沉积氧化物。

优选的，所述第二层结构的形成方法包括：在所述第一层结构内侧沉积金属钨或氮化钛构成导电层。

本发明的有益效果是，在第一叠层结构和第二叠层结构之间形成了阻挡层，可以保护底层结构的顶层，减少损伤和双层覆盖层的移位；同时顶部牺牲层可以充当硬掩膜层，降低成本。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。

图2示出3D存储器件的透视图。

图3a至3c分别示出现有技术中3D存储器件制造方法的各个阶段的截面图。

图4a至4p分别示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4 的栅极分别连接至字线WL1至WL4的相应字线。

如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112 和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层 111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。在替代的实施例中，沟道柱110的芯部为空心结构，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管 Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2 接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2 的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出 3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计 64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构的栅极导体120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱 110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。

沟道柱110贯穿栅极导体120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。

存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1 至WL4之一)。

地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。

图3a至3c分别示出现有技术中3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。以下结合图3a至图 3c进行详细说明。

现有技术中的3D存储器件300至少包括两层层叠的叠层结构150，本实施例以两层叠层结构为例，即包括衬底101和堆叠于衬底101上方的叠层结构150’和叠层结构150。叠层结构150’和叠层结构150分别包括交替堆叠的多个栅极导体和多个层间绝缘层，以及贯穿叠层结构 150’和叠层结构150的多个沟道柱110’和沟道柱110，沟道柱110’和沟道柱110相连通，包括沟道层111，沟道柱110’和沟道柱110中沟道层 111连续延伸穿过叠层结构150’和叠层结构150的边界。

如图3a所示，示出了现有技术中3D存储器件制造方法的基础结构，该结构的形成步骤包括：在衬底101上交替地沉积多个层间绝缘层140’和多个栅极导体120’形成堆叠的叠层结构150’；对叠层结构150’进行刻蚀，形成贯穿叠层结构150’的柱体10’。在上述叠层结构150’上交替地沉积多个栅极导体120和多个层间绝缘层140形成第二层叠层结构 150，对叠层结构150进行刻蚀，形成贯穿叠层结构150的多个柱体10。

进一步地，上层叠层结构150柱体10与下层叠层结构150’的柱体 10’相连通，由于工艺的作用，上下两层叠层结构150和150’的相连通的柱体10和10’在叠层结构150和叠层结构150’的连接处相互错开一定的距离，从而在连接处会形成沟道窗口。

如图3b所示，为沟道柱的形成示意图。现有技术中的沟道柱包括紧贴沟道柱110和沟道柱110’内壁的沟道侧壁结构ONO以及位于沟道侧壁结构ONO表面的牺牲层116，ONO包括堆叠的隧穿介质层112、电荷存储层113和栅介质层114。沟道柱110和沟道柱110’的形成过程包括：柱体10’和柱体10相连通；沿柱体10’和柱体10的内壁依次沉积形成连续的栅介质层114、电荷存储层113和隧穿介质层112；以及沿隧穿介质层112表面沉积形成牺牲层116。其中，隧穿介质层112、电荷存储层 113和栅介质层114以及牺牲层116均为均匀连续的层结构，牺牲层116 例如为多晶硅。

接着要进行沟道层111的形成，如图3c所示，冲孔后，会在外延层102 表面形成一个通孔，原来通孔附近的隧穿介质层112、电荷存储层113和栅介质层114以及牺牲层116均部分断开，将冲孔后破损的牺牲层116全部刻蚀掉，再在暴露的隧穿介质层112的表面形成沟道层111。如图所示，沿沟道柱110和沟道柱110’内壁在栅介质层114、电荷存储层113和隧穿介质层112的表面进行沉积形成连续的沟道层111，其中，沟道层111完全覆盖隧穿介质层112和外延层102的裸露表面，且沟道层111填满通孔并通过通孔与外延层102导通，外延层102连接到共同的源极区。最后，多个沟道柱110’经由衬底101上的外延层102形成共源极连接。

图4a至图4p分别示出了本发明实施例中3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。以下结合图4a至图4o进行详细说明。

本实施例的3D存储器件400至少包括两层层叠的叠层结构250，本实施例以两层叠层结构为例，即包括衬底201和堆叠于衬底201上方的叠层结构250’和叠层结构250。叠层结构250’和叠层结构250分别包括交替堆叠的多个导体层和多个层间绝缘层，以及贯穿叠层结构250’的多个第一柱体210’和贯穿叠层结构250第二柱体210，所述第一柱体210’和所述第二柱体210相连通，形成沟道孔270。进一步的，本发明实施例的3D 存储器件还包括位于所述第一叠层结构和所述第二叠层结构之间的沟道叠层，用以保护沟道柱的至少一部分位于平整表面上。

优选的，在本发明实施例中，所述柱体包括沟道柱。

进一步的，图4a至4k分别示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

在本发明第一实施例中，如图4a所示，在衬底201上交替地沉积多个第一绝缘层240’和多个第二绝缘层220’，由此构成了本发明所述实施例中的第一叠层结构250’。

优选的，衬底201例如是单晶硅衬底，第一绝缘层240’例如由氧化硅组成。

如图4b所示，在叠层结构250’的顶层上再沉积在所述第一叠层结构上沉积氮化硅-氧化硅的交替堆叠结构形成保护层260，所述保护层覆盖所述第一叠层结构250’，用以对所述第一叠层结构250’进行保护，减小其在接下来的刻蚀等过程中受到的损伤。

优选的，所保护层260的形成材料包括钨或硅化钨。

如图4c所示，对所述第一叠层结构250’和保护层260进行刻蚀，形成贯穿保护层260和叠层结构250’的第一子沟道柱210’。所述第一子沟道柱210’用来安置第一柱体。

进一步地，衬底201上生长有外延层202，在衬底201与柱体210’的接触处进行硅的外延沉积生长形成硅外延层(SEG)。

优选的，所述外延层202的高度应高于第一层220’的上表面，但低于第二层202’的下表面。

如图4d所示，在第一子沟道柱210’内沉积牺牲层，所述牺牲层可以对所述第一子沟道柱210’在侧壁进行保护，减小其在对所述第二叠层结构进行操作的过程中受到的损伤，同时可以充当硬掩膜层，以保持所述第二叠层结构的层面平整。同时对所述第二绝缘层220’进行刻蚀替换，形成导体层221’。

如图4e所示，在所述保护层260上交替地沉积多个第一绝缘层240和多个第二绝缘层220，形成第二层叠层结构250。

进一步的，所述保护层260在所述第二叠层结构的形成过程中可以充当硬掩膜层，以保护所述第二叠层结构的层面平整，和减小所述第一叠层结构的顶层在接下来的刻蚀等工艺中受到的损伤，降低成本。

进一步的，所述沟道柱的至少一部分位于所述保护层上。

本发明所述第一实施例为以双层的叠层结构为例进行的说明。需要理解的是，在所述第二叠层结构上还可以沉积第三、第四等多个其他的叠层结构。其中，所述第一叠层结构与所述第二叠层结构的沉积方式相同，但二者之间的栅极导体和层间绝缘层的层数不一定是相同的，实际操作中可以根据需要进行合适的选择，在此不做限定。

如图4f所示，在此过程中对第二叠层结构250进行刻蚀，形成贯穿第二叠层结构250的第二子沟道柱210。受工艺限制，通常地，所述第二子沟道柱210的下部开口与第一子沟道柱210’顶部开口相互错开有一定距离。同时对所述第二绝缘层220进行刻蚀替换，形成导体层221。

如图4g所示，在此过程中，会移除第一子沟道柱210’内沉积的牺牲层，以便连接所述第一子沟道柱210’与所述第二子沟道柱210，形成贯通所述第一叠层结构与所述第二叠层结构的沟道孔270。

如图4h所示，沿沟道孔270的内壁延伸沉积形成ONO沟道侧壁结构 212。其中，所述ONO结构采用原子沉积法ALD工艺生长，为连续性层结构。

进一步的，所述ONO结构为交替沉积的氧化物-氮化物-氧化物材料，包括堆叠的隧穿介质层、电荷存储层和栅介质层。

如图4i所示，在图4h所示结构的基础上，沿ONO沟道侧壁结构的外表面沉积形成连续的牺牲层211，所述牺牲层的作用是在SONO冲孔过程中对ONOP进行保护。

如图4j所示，对沟道孔270进行垂直冲孔，即对衬底表面的沟道侧壁结构212以及牺牲层211进行冲孔，冲孔后，会在外延层202表面形成一个通孔，原来通孔附近的沟道侧壁结构212以及牺牲层211均部分断开。之后将冲孔后破损的牺牲层211全部刻蚀掉，再在暴露的沟道侧壁结构212 的表面形成沟道层213。如图4k所示，沿沟道孔270内壁在沟道侧壁结构 212的表面进行沉积形成连续的沟道层213，其中，沟道层213完全沟道侧壁结构212的裸露表面，且沟道层213填满通孔并通过通孔与外延层202 导通，外延层202连接到共同的源极区。最后，在沟道孔270内沉积保护材料，例如原子层；以减少在接下来的操作过程中对沟道孔270造成的损伤破坏。

优选的，所述沟道层213包括N型掺杂的多晶硅。

图4l至图4p示出本发明第二实施例所述存储器件的制造方法的各个阶段的截面图。

如图4l所示，在图4k所述工艺的基础上，在距沟道孔两侧一定距离的叠层结构中分别刻蚀形成贯穿第一叠层结构250’、保护层260以及第二叠层结构250的栅极隔槽280。

需特别注意，为更好地突出本发明，在下文附图描述中所述栅极隔槽280未标出，所述附图只包含栅极隔槽280之间的存储器件结构，但这不影响对本发明所述3D存储器件的说明与理解。

如图4m所示，通过所述的栅极隔槽280去除叠层结构250’与叠层结构250之间的保护层260，在叠层结构250’与叠层结构250之间位于沟道孔270的两侧保护层所在位置处遗留空白孔，为后续的沟道叠层的形成提供空间。其中，所述栅极隔槽280也可以去除氮化硅SIN，然后形成栅线 (gate line)。

下述为本发明第二实施例中所述沟道叠层的形成方法，包括：

如图4n所示，沿空白孔的内侧边沿沉积绝缘层291，用以减少所述沟道叠层290与其他存储单元之间可能会发生的干扰等，影响器件质量。

如图4o所示，在绝缘层291内侧壁沉积氧化物形成第一层结构292。

如图4p所示，在第一层结构292构成的空间内内填充金属材料例如钨或氮化钛形成第二层结构293，最终形成所述沟道叠层290。

进一步的，所述沟道叠层290可以充分利用所述保护层的空间密度以提高所述存储器件的存储密度，同时所述沟道柱的至少一部分位于所述沟道叠层290上，所述沟道叠层还可以保护所述沟道柱的至少一部分在平面上。

进一步的，所述第一层结构292为氧化物层；所述第二层结构293为导电层。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (14)

1.一种3D存储器件，包括：

衬底；

堆叠于所述衬底上方的第一叠层结构和堆叠与所述第一叠层结构上方的第二叠层结构，所述第一叠层结构和第二叠层结构分别包括交替堆叠的多个导体层和多个层间绝缘层；以及

贯穿所述第一叠层结构和所述第二叠层结构的多个沟道柱，

其中，所述沟道柱的沟道叠层位于所述第一叠层结构和所述第二叠层结构界面处的至少一部分平整表面上。

2.根据权利要求1所述的3D存储器，其特征在于，所述3D存储器件还包括：保护层，所述沟道柱的至少一部分位于所述保护层。

3.根据权利要求1所述的3D存储器件，其特征在于：所述沟道叠层包括绝缘层、氧化物层以及金属层。

4.根据权利要求3所述的3D存储器件，其特征在于：所述金属层包括氮化钛或钨。

5.一种3D存储器件的制造方法，其特征在于，包括：

在衬底上形成第一叠层结构；

在所述第一叠层结构上形成保护层；

形成贯穿所述保护层与第一叠层结构的第一柱体；

在所述保护层上形成第二叠层结构；

形成贯穿所述第二叠层结构的第二柱体；

连通多个所述第一柱体和多个所述第二柱体；

去除所述保护层并形成沟道叠层。

6.根据权利要求5所述的3D存储器件的制造方法，其特征在于：在形成第二叠层结构前，在所述第一柱体内沉积牺牲层，并在所述第二柱体形成后去除所述第一柱体内的牺牲层，

其中，所述牺牲层可以充当硬掩膜层，用以保护所述第二叠层结构的层面平整。

7.根据权利要求5所述的3D存储器件的制造方法，其特征在于，所述保护层的形成方法包括：在所述第一叠层结构上沉积氮化硅-氧化硅的交替堆叠结构。

8.根据权利要求5所述的3D存储器件的制造方法，其特征在于：在形成所述第一柱体的过程中，所述保护层充当硬掩膜层，用以保护所述第一叠层结构的顶层。

9.根据权利要求5所述的3D存储器件的制造方法，其特征在于，所述制造方法还包括：

去除所述第一柱体和所述第二柱体的一部分，形成沟道孔；以及

沿所述沟道孔内侧壁形成沟道侧壁结构；

沿所述侧壁结构外表面形成牺牲层。

10.根据权利要求9所述的3D存储器件的制造方法，其特征在于，所述牺牲层形成后的步骤包括：

对所述牺牲层和沟道侧壁结构进行冲孔；

冲孔后对所述牺牲层进行刻蚀；

在沟道侧壁结构外表面形成沟道层。

11.根据权利要求5所述的3D存储器件的制造方法，其特征在于，所述保护层的去除方法包括：

在所述通道孔内沉积保护材料；

在距沟道孔两侧一定距离的叠层结构中分别刻蚀形成贯穿第一叠层结构、保护层以及第二叠层结构的栅极隔槽。

12.根据权利要求5所述的3D存储器件的制造方法，其特征在于，所述沟道叠层的形成步骤包括：

在所述原保护层所在位置内壁形成绝缘层；

在所述绝缘层内壁形成第一层结构；

在所述第一层结构内形成第二层结构。

13.根据权利要求15所述的3D存储器件的制造方法，其特征在于，所述第一层结构的形成方法包括：在所述绝缘层内侧沉积氧化物。

14.根据权利要求15所述的3D存储器件的制造方法，其特征在于：所述第二层结构的形成方法包括：在所述第一层结构内侧沉积金属钨或氮化钛构成导电层。