CN111710682B - 三维存储器及其制备方法 - Google Patents
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Abstract
本申请公开了一种三维存储器及其制备方法。三维存储器的制备方法包括:提供衬底；在衬底上形成第一堆叠层；在第一堆叠层上形成阻隔层；在阻隔层上形成第二堆叠层；刻蚀第二堆叠层，以形成贯穿第二堆叠层的第二沟道孔；其中，阻隔层作为刻蚀第二堆叠层的停止层；沿第二沟道孔刻蚀阻隔层及第一堆叠层，以形成与第二沟道孔连通的第一沟道孔。本申请提供的三维存储器的制备方法先形成第一堆叠层与第二堆叠层，再分步刻蚀第一堆叠层及第二堆叠层，以简化形成沟道孔的工艺制程。
Description
技术领域
本申请涉及半导体制造技术领域，尤其涉及一种三维存储器及其制备方法。
背景技术
三维(3Dimension,3D)存储器作为一种典型的垂直沟道式三维存储器，包括衬底以及位于衬底上的堆叠层结构。通常三维存储器中堆叠层数越多，三维存储器的容量越高，因此为了实现三维存储器更高容量，堆叠层数相应的不断增加。
在形成贯穿堆叠层结构的多个沟道孔(channel hole，CH)的过程中，随着堆叠层数的增加，一次刻蚀的难度逐渐增加。传统技术中，采用了双层结构(dual stack)，先堆叠下层结构并刻蚀下层结构以形成下层沟道孔，再堆叠上层结构并刻蚀上层结构以形成与下层沟道孔对应的上层沟道孔。但是，采用双层结构分步堆叠刻蚀的工艺，使得形成沟道孔的工艺制程复杂。
发明内容
本申请提供了一种三维存储器及其制备方法。在制备三维存储器的过程中先形成第一堆叠层、第二堆叠层及位于第一堆叠层与第二堆叠层之间的阻隔层，再分步刻蚀第一堆叠层及第二堆叠层，以简化形成沟道孔的工艺制程；其中，阻隔层作为刻蚀第二堆叠层的停止层。
第一方面，本申请提供了一种三维存储器的制备方法。三维存储器的制备方法包括：
提供衬底；
在所述衬底上形成第一堆叠层；
在所述第一堆叠层上形成阻隔层；
在所述阻隔层上形成第二堆叠层；
刻蚀所述第二堆叠层，以形成贯穿所述第二堆叠层的第二沟道孔；其中，所述阻隔层作为刻蚀所述第二堆叠层的停止层；
沿所述第二沟道孔刻蚀所述阻隔层及所述第一堆叠层，以形成与所述第二沟道孔连通的第一沟道孔。
在一种实施方式中，所述“刻蚀所述第二堆叠层，以形成贯穿所述第二堆叠层的第二沟道孔”包括：
在所述第二堆叠层上形成掩膜层；
在所述掩膜层上形成光刻胶层；
曝光显影，并在所述掩膜层上形成图案化的通孔。
在一种实施方式中，在所述“刻蚀所述阻隔层及所述第一堆叠层”之前，至少部分所述掩膜层位于所述第二堆叠层上，且在所述“刻蚀所述阻隔层及所述第一堆叠层”的过程中，至少部分所述掩膜层用于保护所述第二堆叠层。
在一种实施方式中，所述掩膜层采用的材质包括多晶硅和/或氧化铝。
在一种实施方式中，在所述“刻蚀所述第二堆叠层”之后，且在所述“刻蚀所述阻隔层及所述第一堆叠层”之前，所述制备方法还包括：
沿所述第二沟道孔的轴向方向上形成保护层；所述保护层用于保护所述第二堆叠层。
在一种实施方式中，所述保护层采用的材质包括多晶硅和/或氧化铝。
在一种实施方式中，在所述“沿所述第二沟道孔的轴向方向上形成保护层”之后，所述制备方法还包括：
回刻部分所述保护层，以增加位于所述第一沟道孔侧壁的保护层之间的间隙。
在一种实施方式中，在所述“刻蚀所述阻隔层及所述第一堆叠层”之后，所述制备方法还包括：
刻蚀所述第二沟道孔侧壁的所述保护层。
在一种实施方式中，在所述“刻蚀所述第二沟道孔侧壁的所述保护层”之前，所述制备方法还包括：
刻蚀所述第一沟道孔侧壁的所述第一堆叠层，以扩大所述第一沟道孔的标准尺寸。
在一种实施方式中，所述第一堆叠层包括多层交替堆叠设置第一绝缘层与第一牺牲层，所述第二堆叠层包括多层交替堆叠设置第二绝缘层与第二牺牲层；
且在所述“沿所述第二沟道孔的轴向方向上形成保护层”之后，所述制备方法还包括：
置换所述第一牺牲层、所述第二牺牲层及所述阻隔层为栅极层。
在一种实施方式中，所述阻隔层的介电常数大于所述第一堆叠层与所述第二堆叠层的介电常数。
在一种实施方式中，所述阻隔层采用的材质包括氧化铝或多晶硅。
第二方面，本申请提供一种三维存储器。三维存储器包括：
衬底；
位于所述衬底上多层第一绝缘层与第一栅极层交替堆叠设置的第一堆叠层；
位于所述第一堆叠层上的中间层；
及位于所述中间层上的多层第二绝缘层与第二栅极层交替堆叠设置的第二堆叠层；
其中，所述中间层采用的材质与所述第一栅极层或所述第二栅极层采用的材质相同；
或者，所述中间层采用绝缘材料，且所述中间层采用的材料的刻蚀选择比大于所述第二绝缘层的刻蚀选择比。
在一种实施方式中，所述中间层采用的材料的介电常数大于所述第二绝缘层采用的材料的介电常数。
在一种实施方式中，所述中间层的厚度大于或等于所述第一栅极层的厚度；或者，所述中间层的厚度大于或等于所述第二栅极层的厚度。
在本申请实施例中，先形成第一堆叠层与第二堆叠层，再分步刻蚀第一堆叠层及第二堆叠层。具体地，通过在第一堆叠层与第二堆叠层之间设置阻隔层，阻隔层作为刻蚀第二堆叠层的停止层，使得刻蚀第二堆叠层与第一堆叠层分步刻蚀，不仅避免了一次刻蚀第二堆叠层与第一堆叠层对刻蚀工艺造成的难度，也避免了采用双层结构形成沟道孔时在下层沟道孔内填充牺牲介质，及后续再去除牺牲介质的工艺制程，从而简化了沟道孔的工艺制程，也降低了制备三维存储器的成本。
附图说明
为了更清楚地说明本申请的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以如这些附图获得其他的附图。
图1是本申请提供的三维存储器制备方法的流程示意图；
图2A-图2J是图1所示制备三维存储器部分步骤对应的工艺截面示意图；
图3是图1所示步骤S150的流程示意图；
图4是本申请提供的三维存储器在第一实施例中的部分结构示意图；
图5是本申请提供的三维存储器在第二实施例中的部分结构示意图。
具体实施方式
下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部的实施方式。在不冲突的情况下，本申请的实施方式及实施方式中的特征可以相互组合。基于本申请中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。
传统技术中，在采用了双层结构(dual stack)工艺形成沟道孔的过程中，为了上层结构的正常搭建，需要先在下层结构的沟道孔内填入牺牲介质，例如牺牲多晶硅(Poly)作为基底。在上层结构的沟道孔形成之后，还需要去除已填入下层结构沟道孔内的牺牲介质，以形成贯通整个堆叠层的沟道孔，使得形成沟道孔的工艺制程复杂且成本高。
基于传统三维存储器的制备方法存在的缺陷，本案提供一种三维存储器的制备方法，其在衬底上依次形成第一堆叠层、阻隔层及第二堆叠层。其中，阻隔层作为刻蚀第二堆叠层的停止层，使得第一堆叠层及第二堆叠层能够分步进行刻蚀，无需在下层结构的沟道孔内填入牺牲介质后再沉积上层结构，也无需再去除牺牲介质的工艺制程，从而简化了形成沟道孔的工艺制程。
请一并参阅图1及图2A-图2J。图1是本申请提供的三维存储器的制备方法的流程示意图；图2A-图2J是图1所示制备三维存储器部分步骤对应的工艺截面示意图。本具体实施例中三维存储器可以是但不限于3D NAND存储器。
三维存储器的制备方法，包括但不仅限于S110至S180。S110至S180详细介绍如下。
S110：提供衬底10。
可以理解的，衬底10用于支撑在其上的器件结构。衬底10可以是Si衬底、Ge衬底、SiGe衬底、SOI(Silicon On Insulator，绝缘体上硅)衬底或GOI(Germanium OnInsulator，绝缘体上锗)衬底等。在本申请实施例中，以衬底10为硅衬底为例来进行描写。
S120：在衬底10上形成第一堆叠层20。
其中，第一堆叠层20包括多层交替堆叠设置的第一绝缘层21与第一牺牲层22。如图2A所示，多层第一绝缘层21与多层第一牺牲层22交替设置于衬底10上。第一堆叠层20中的第一绝缘层21和第一牺牲层22采用沉积方式。其中，沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)、物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发或溅射等方法。第一绝缘层21的材料可以是但不限于氧化物材料，第一牺牲层22的材料可以是但不限于氮化物材料。
其中，第一堆叠层20中第一绝缘层21与第一牺牲层22的层数，本领域技术人员能够根据机台的限制及实际工艺需求进行选择，本申请并不限定第一堆叠层20的层数。
S130：在第一堆叠层20上形成阻隔层30。
其中，阻隔层30可以形成于第一绝缘层21的上层，也能够形成于第一牺牲层22的上层。也即，第一堆叠层20最表面的一层能够为第一绝缘层21，也能够为第一牺牲层22，本申请对此并不限定。如图2B所示，在本申请实施例中，以阻隔层30位于第一绝缘层21的上层为例来进行描写。附图中的阻隔层30的厚度仅为示意，不为实际比例。
在一种实施方式中，阻隔层30的刻蚀选择比大于第一绝缘层21及第一牺牲层22。示例性的，阻隔层30的介电常数大于第一绝缘层21及第一牺牲层22的介电常数。介电常数又称电容率或相对电容率，是表征电介质或绝缘材料电性能的一个重要数据，常用ε表示。介电常数表示电介质在电场中贮存静电能的相对能力。其中，介电常数大的材料，隔开离子的能力越强。
在本申请实施例中，阻隔层30的介电常数大于第一绝缘层21及第一牺牲层22，阻隔层30阻挡离子的能力强于第一绝缘层21及第一牺牲层22，使得阻隔层30的刻蚀选择比大于第一绝缘层21及第一牺牲层22，从而使得阻隔层30能够保护下层的第一堆叠层20(第一绝缘层21及第一牺牲层22)。
在一种实施方式中，阻隔层30的材料可以为高介电常数(高k)的材料。高介电常数的材料包括但不仅限于氧化铝、多晶硅、氧化铪、氧化锆或其他材料，使得阻隔层30的刻蚀选择比大于第一堆叠层20。
可以理解的，由于阻隔层30材料的刻蚀选择比较大，因此即使阻隔层30的上层结构出现过刻蚀问题时，阻隔层30能够保护位于阻隔层30下层的第一堆叠层20不被刻蚀，保证第一堆叠层20在后续工艺步骤中同步被刻蚀，从而使得位于阻隔层30的上层结构与位于阻隔层30下层的第一堆叠层20分步刻蚀，提高了三维存储器制备方法的可靠性。
在一种实施方式中，所述阻隔层30采用的材质包括氧化铝或多晶硅。
在此实施方式中，阻隔层30采用常用的高介电常数的氧化铝或多晶硅，氧化铝或多晶硅为高介电常数的材料，使得阻隔层30在具有较小厚度的前提下，也能够有效保护第一堆叠层20，避免在刻蚀阻隔层30上层结构时刻蚀第一堆叠层20，从而有利于减小三维存储器的整体厚度。其中，氧化铝及多晶硅不仅介电常数较高，并且在制备三维存储器中属于常用的材料，使得形成阻隔层30的工艺较常规，降低了形成阻隔层30工艺的难度。
S140：在阻隔层30上形成第二堆叠层40。
其中，第二堆叠层40包括多层交替堆叠设置的第二绝缘层41与第二牺牲层42。第二堆叠层40的最低层能够为第一绝缘层41，也能够为第二牺牲层42，本申请对此并不限定。如图2C所示，在本申请实施例中，以第一绝缘层41位于第二堆叠层40的最底层为例来进行描写。也即，第二堆叠层40中最靠近阻隔层30的一层结构为第一绝缘层41。
其中，第二堆叠层40的层数与第一堆叠层20的层数能够相同，也能够不同，本申请并不限制。如图2C所示，在本申请实施例中，以第一堆叠层20的层数小于第二堆叠层40的层数为例来进行描写。基于第一堆叠层20位于第二堆叠层40的下层结构，在后续刻蚀第一堆叠层20时由于孔道较深，使得刻蚀第一堆叠层20的工艺越困难。在本申请实施例中，第一堆叠层20的层数小于第二堆叠层40的层数，相对地减小了刻蚀第一堆叠层20的负担，从而有利于提高三维存储器制备方法的可靠性。
在一些实施方式中，第二堆叠层40的第二绝缘层41和第二牺牲层42能够采用沉积方式。第二绝缘层41采用的材料与第一绝缘层21采用的材料相同，第二牺牲层42与第一牺牲层22采用的材料相同。
可以理解的，阻隔层30的刻蚀选择比大于第二堆叠层40。示例性的，阻隔层30的介电常数大于第二堆叠层40(第二绝缘层41和第二牺牲层42)的介电常数，阻隔层30阻挡离子的能力强于第二绝缘层41和第二牺牲层42，使得阻隔层30的刻蚀选择比大于第二堆叠层40，从而使得阻隔层30能够作为刻蚀第二堆叠层40过程中的停止层，以避免在刻蚀第二堆叠层40的过程中刻蚀部分第一堆叠层20。
在本申请实施例中，由于阻隔层30材料的刻蚀选择比较大，因此即使第二堆叠层40出现过刻蚀问题时，阻隔层30能够保护位于第一堆叠层20不被刻蚀，保证第一堆叠层20在后续工艺步骤中同步被刻蚀，从而使得位于第二堆叠层40与第一堆叠层20分步刻蚀，提高了三维存储器制备方法的可靠性。
S150：刻蚀第二堆叠层40，以形成贯穿第二堆叠层40的第二沟道孔401；其中，阻隔层30作为刻蚀第二堆叠层40的停止层。
图2E中第二沟道孔401的结构仅为示例，实际结构可以为圆柱形，锥形，环形等，并不为限制。
在本申请实施例中，阻隔层30作为刻蚀第二堆叠层40的停止层，使得在形成贯穿第二沟道孔401的过程中，刻蚀到阻隔层30的表面停止，或者刻蚀到阻隔层30的内部停止，避免了在形成贯穿第二沟道孔401的过程中刻蚀第一堆叠层20，而导致后续刻蚀第一堆叠层20的进程不一致，使得第一堆叠层20在后续工艺中被同步刻蚀，从而保证三维存储器制备方法的可靠性。
可以理解的，在刻蚀第二堆叠层40以形成第二沟道孔401的过程中，为保证第二堆叠层40刻蚀的完整性，一般会对第二堆叠层40过刻蚀，而由于阻隔层30的刻蚀选择比大于第二堆叠层40，使得第二堆叠层40过刻蚀时牺牲部分阻隔层30，而不会刻蚀至位于阻隔层30下方的第一堆叠层20，从而保证后续刻蚀第一堆叠层20的同步进行。如图2E所示，本实施例仅以刻蚀到阻隔层30的内部作为示例。在其他实施例中，也能够刻蚀至阻隔层30的表面，本申请并不限制。
请一并参阅图2A-图2J及图3，图3是图1所示步骤S150的流程示意图。步骤S150包括但不仅限于S151、S152、S153及S154：
S151：在第二堆叠层40上形成掩膜层51。
如图2C所示，掩膜层51采用沉积工艺形成于第二堆叠层40上。其中，在步骤S150后，至少部分掩膜层51仍位于第二堆叠层40上。
在本申请实施例中，由于刻蚀第二堆叠层40以形成第二沟道孔401之后，至少部分掩膜层51仍位于第二堆叠层40上，使得掩膜层51不仅在形成第二沟道孔401的过程中保护第二堆叠层40，在后续刻蚀第一堆叠层20的过程中，掩膜层51也能够保护第二堆叠层40，避免第二堆叠层40被刻蚀，从而提高三维存储器制备方法的可靠性。
在一种实施方式中，掩膜层51采用的材质包括多晶硅和/或氧化铝。
可以理解的，多晶硅及氧化铝的介电常数较大，使得多晶硅及氧化铝阻拦离子的能力较强，从而使得通过等离子刻蚀形成第二沟道孔401的过程中，掩膜层51能够保护第二堆叠层40。并且，在本申请实施例中，掩膜层51采用多晶硅和/或氧化铝，避免采用其他材料，例如碳材料由于形成第二沟道孔401后掩膜层51未完全去除，而导致掩膜层51表面的粘附性差，从而影响后续工艺。
S152：在掩膜层51上形成光刻胶层52。
如图2C所示，光刻胶层52通过涂布光刻胶于掩膜层51的表面形成。光刻胶又称光致抗蚀剂，对大部分可见光敏感，但是对黄光不敏感。光刻胶包括树脂(聚合物材料)、感光剂或溶剂等材料。
其中，在形成光刻胶层52之前，还包括在掩膜层51上形成抗反射层(SION)。抗反射层能够避免后续曝光光刻胶层52的过程中发生干涉效应，从而保证后续曝光显影的均一性。
S153：曝光显影，并在掩膜层51上形成图案化的通孔501。
可以理解的，将光刻胶层52曝光，以使光罩的图形转移到光刻胶层52，使得光刻胶层52形成图案化，再将光刻胶层52的图案化转移至掩膜层51，以使掩膜层51形成图案化的通孔501。如图2D所示，掩膜层51形成图案化的通孔501。
S154：沿图案化的通孔501刻蚀第二堆叠层40，以形成贯穿第二堆叠层40的第二沟道孔401。
可以理解的，在掩膜层51上形成图案化的通孔501，与形成的第二沟道孔401一一对应。如图2E所示，第二沟道孔401自通孔501向下延伸至阻隔层30。
其中，在沿图案化的通孔501刻蚀第二堆叠层40之前，三维存储器的制备方法还包括：去除掩膜层51上的光刻胶层52。在此实施方式中，去除光刻胶层52后再刻蚀第二堆叠层40，避免光刻胶层52的残留干扰后续刻蚀工艺。
如图2E所示，在形成第二沟道孔401后，至少部分掩膜层51位于第二堆叠层40上，从而使得在刻蚀第一堆叠层20的过程中，残留的掩膜层51能够保护第二堆叠层40免受刻蚀。
S160：沿第二沟道孔401的轴向方向上形成保护层60；保护层60用于保护第二堆叠层40。
保护层60采用沉积工艺形成。如图2F所示，保护层60不仅形成于第二沟道孔401的侧壁、底壁，也形成于掩模层的上层。
在一种实施方式中，保护层60的材料可以为高介电常数(高k)的材料。
在此实施方式中，保护层60采用介电常数较高的材料，例如：氧化铝、多晶硅、氧化铪、氧化锆或其他材料，使得保护层60的刻蚀选择比大于第二堆叠层40，从而在刻蚀第一堆叠层20的过程中，保护层60能够保护第二沟道孔401的侧壁免受刻蚀。在本申请实施例中，以保护层60采用多晶硅为例来进行描写。
在一种实施方式中，在步骤S160之后，三维存储器的制备方法还包括：回刻部分保护层60，以增加位于第二沟道孔401侧壁的保护层60之间的间隙。
可以理解的，第二沟道孔401侧壁的保护层60对第二堆叠层40的保护起到关键作用，如果保护层60的厚度较薄，则无法保护第二堆叠层40，而保护层60的厚度过厚，将会导致第二沟道孔401的间隙较小，使得后续刻蚀第一堆叠层20的开口较小，从而影响刻蚀第一堆叠层20工艺制程。
在此实施方式中，先形成一层较厚的保护层60，再回刻部分保护层60，不仅避免了形成的保护层60过厚而使得第二沟道孔401的间隙太小，而干扰后续刻蚀第一堆叠层20，而且避免形成的保护层60较薄而无法有效保护第二堆叠层40。
S170：沿第二沟道孔401刻蚀阻隔层30及第一堆叠层20，以形成与第二沟道孔401连通的第一沟道孔201。
如图2G所示，第一沟道孔201与第二沟道孔401连通，以形成贯穿第一堆叠层20及第二堆叠层40的沟道孔。其中，步骤S170刻蚀阻隔层30及第一堆叠层20能够分步刻蚀，也能够采用同一道制程刻蚀，本申请并不限制。
在本申请实施例中，通过在第一堆叠层20与第二堆叠层40之间设置阻隔层30，阻隔层30作为刻蚀第二堆叠层40的停止层，使得刻蚀第二堆叠层40与第一堆叠层20分步刻蚀，不仅避免了一次刻蚀第二堆叠层40与第一堆叠层20对刻蚀工艺造成的难度，也避免了采用双层结构形成沟道孔时在下层沟道孔内填充牺牲介质，及后续再去除牺牲介质的工艺制程，从而简化了沟道孔的工艺制程，也降低了制备三维存储器的成本。
步骤S170还包括：刻蚀第二沟道孔401底部的保护层60。
可以理解的，在步骤S160中形成的保护层60不仅位于第二沟道孔401的侧壁，也位于第二沟道孔401的底壁，在刻蚀第一堆叠层20之前，刻蚀第二沟道孔401底壁的保护层60，以打开第二沟道孔401，从而有效地刻蚀第一堆叠层20。
在一种实施方式中，刻蚀位于第二沟道孔401底部的阻隔层30，与刻蚀第二沟道孔401底部的保护层60采用同一道工艺制程。
在此实施方式中，刻蚀第二沟道孔401底部的保护层60及阻隔层30采用同一道工艺制程，简化了三维存储器制备工艺的制程。并且，由于阻隔层30与保护层60采用材料的介电常数较大，刻蚀的选择比均较大，使得刻蚀第二沟道孔401底部的保护层60及阻隔层30采用同一道工序时，降低了选择刻蚀介质的困难。
在其他实施方式中，刻蚀位于第二沟道孔401底部的阻隔层30，与刻蚀第二沟道孔401底部的保护层60也能够采用不同的工艺制程，例如在沿第二沟道孔401的轴向方向上形成保护层60之前，三维存储器的制备方法还包括：刻蚀位于第二沟道孔401底部的阻隔层30。
如图2F所示，沿第二沟道孔401底部的阻隔层30被去除，使得位于保护层60接触第一堆叠层20。在此实施方式中，先去除残留的阻隔层30，避免位于第二沟道孔401底部的阻隔层30的厚度不均一，而导致后续刻蚀第一堆叠层20的制程不同步。
进一步地，在步骤S170之前，至少部分掩膜层51位于第二堆叠层40上，且在步骤S170过程中，至少部分掩膜层51用于保护第二堆叠层40。
其中，传统技术中先刻蚀第一堆叠层20形成第一沟道孔201后，再刻蚀第二堆叠层40形成第二沟道孔401的过程中，需要对准以确保形成的第二沟道孔401与第一沟道孔201一一对应，从而形成贯穿整个堆叠层的沟道孔。
在本申请实施例中，在形成上层的第二沟道孔401之后至少部分掩膜层51位于第二堆叠层40上，由于残留的掩膜层51仍然具有图案化的通孔501，从而使得刻蚀第一堆叠层20的过程中，能够直接通过此通孔501沿第二沟道孔401刻蚀第一堆叠层20，无需再次曝光显影，使得刻蚀第一堆叠层20的过程无需对准工艺，简化了形成第一沟道孔201的工艺制程。并且，由于刻蚀第一堆叠层20与刻蚀第二堆叠层40共用同一掩膜层51，能够保证刻蚀的第一沟道孔201与第二沟道孔401一一对应，避免了刻蚀第一堆叠层20及第二堆叠层40因对准不齐，而导致下层第一堆叠层20无法刻蚀的问题，从而提高了制备沟道孔的良率，有利于提高后续在沟道孔内形成结构的可靠性。
S180：刻蚀第二沟道孔401侧壁的保护层60。
结合图2G至图2I所示，在形成第一沟道孔201后，去除第二沟道孔401侧壁的保护层60。可以理解的，在刻蚀第一堆叠层20的过程中，位于第二沟道孔401侧壁的保护层60保护第二堆叠层40免受刻蚀，从而避免扩大第二沟道孔401的标准尺寸。当第一沟道孔201形成后，位于第二沟道孔401侧壁的保护层60被去除，以保证第一沟道孔201与第二沟道孔401侧壁的一致性，从而有利于后续在第一沟道孔201及第二沟道孔401内一并形成存储结构。
在一种实施方式中，在步骤S180之前，制备方法还包括：
刻蚀第一沟道孔201侧壁的第一堆叠层20，以扩大第一沟道孔201的标准尺寸。
由于第一堆叠层20位于第二堆叠层40的下层结构，基于在刻蚀过程中堆叠层的层数越深形成的孔的标准尺寸越小，使得通过第二沟道孔401刻蚀下层第一堆叠层20，以形成的第一沟道孔201的孔径小于上层第二沟道孔401的孔径。
在本申请实施例中，刻蚀第一沟道孔201侧壁的第一堆叠层20，以扩大第一沟道孔201的标准尺寸，避免形成的第一沟道孔201的标准尺寸较小，而影响后续在第一沟道孔201内形成存储结构，从而提高了制备沟道孔的可靠性。如图2H及图2G，图2H中第一沟道孔201的标准尺寸大于图2G中第一沟道孔201的标准尺寸。
其中，采用湿法刻蚀位于第一沟道孔201侧壁的第一堆叠层20，以扩大第一沟道孔201的标准尺寸。
在本申请实施例中，刻蚀第一沟道孔201侧壁的第一堆叠层20在去除第二沟道孔401侧壁的保护层60之前，使得保护层60在刻蚀第一沟道孔201侧壁的过程中能够保护第二沟道孔401的侧壁，避免第二沟道孔401的侧壁被刻蚀而导致第二沟道孔401的标准尺寸偏大，从而提高了制备沟道孔的可靠性。
在一种实施方式中，在步骤S180之后，三维存储器的制备方法还包括：置换第一牺牲层22、第二牺牲层42及阻隔层30为栅极层70。
其中，在置换第一牺牲层22、第二牺牲层42及阻隔层30为栅极层70之前，三维存储器的制备方法还包括：沿沟道孔(第一沟道孔201与第二沟道孔401)形成存储芯柱80。
如图2J所示，在本申请实施例中，第一堆叠层20与第二堆叠层40中的牺牲层(第一牺牲层22与第二牺牲层42)被置换为栅极层70，并且位于第一堆叠层20与第二堆叠层40之间的阻隔层30也被置换为栅极层70。在其他实施例中，在将第一牺牲层22与第二牺牲层42被置换为栅极层70的过程中，阻隔层30也能够不被置换为栅极层70，本申请对此并不限定。
其中，栅极层70的导电性大于第一牺牲层22与第二牺牲层42的导电性能。在一种实施方式中，栅极层70采用金属材料。示例性的，栅极层70采用导电性能较高的金属钨，第一牺牲层22与第二牺牲层42采用导电性较差的氮化硅。
可以理解的，在形成贯穿第一堆叠层20与第二堆叠层40的沟道孔后，将第一牺牲层22与第二牺牲层42置换为栅极层70，避免先沉积栅极层70对第一堆叠层20与第二堆叠层40的刻蚀造成困难。
在去除第一牺牲层22与第二牺牲层42的过程中，阻隔层30一并被去除，从而使得在填充栅极材料的过程中，阻隔层30所在的结构一并被填充栅极材料而形成栅极层70。可以理解的，栅极层70的上层结构与下层结构均为绝缘层。也即阻隔层30的上层结构为第二绝缘层41，下层结构为第一绝缘层21，避免干扰三维存储器的电性连接。
在本申请实施例中，阻隔层30最终被置换为三维存储器的栅极层70，也即阻隔层30作为功能层，避免引入多余的阻隔层30而增加三维存储器的厚度。在其他实施例中，若在去除第一牺牲层22与第二牺牲层42的过程中，阻隔层30未被去除，阻隔层30也能够保留，本申请并不限定。
请继续参阅图4，图4是本申请提供的三维存储器200在第一实施例中的部分结构示意图。其中，本申请提供第一实施例中的三维存储器200能够采用上述三维存储器200的制备方法，也能够不采用上述三维存储器200的制备方法，本申请对此并不限制。
三维存储器200包括依次堆叠设置的衬底210、第一堆叠层220、中间层230及第二堆叠层240。也即，第一堆叠层220位于所述衬底210上，中间层230位于第一堆叠层220上，第二堆叠层240位于中间层230上。其中，第一堆叠层220包括多层交替堆叠设置的第一绝缘层221与第一栅极层222。第二堆叠层240包括多层交替堆叠设置的第二绝缘层241与第二栅极层242。三维存储器200还包括贯穿第一堆叠层220、中间层230及第二堆叠层240的存储芯柱280。
在一种实施方式中，中间层230采用的材质与第一栅极层222或第二栅极层242采用的材质相同。示例性的，中间层230、第一栅极层222或第二栅极层242采用的材质包括金属钨。可以理解的，中间层230、第一栅极层222及第二栅极层242均属于三维存储器200中的栅极层。
在制备的三维存储器200过程中，中间层230作为刻蚀第二堆叠层240的停止层，避免了在刻蚀第二堆叠层240的过程中刻蚀第一堆叠层220，使得第一堆叠层220在后续工艺中被同步刻蚀，从而保证三维存储器200的可靠性。其中，第一栅极层222及第二栅极层242通过置换工艺，分别将原本第一牺牲层及第二牺牲层中的材料(例如氧化硅)置换为栅极材料(例如金属钨)，以形成栅极层。中间层230采用的材质与第一栅极层222或第二栅极层242采用的材质相同，也即在置换栅极层的过程中，中间层230也一并被置换为栅极层。
如图4所示，在一种实施方式中，中间层230的下方接触第一绝缘层221，中间层230的上方接触第二绝缘层241，以使第一堆叠层220、中间层230及第二堆叠层240形成绝缘层与栅极层依次有序堆叠的堆栈层，提高三维存储器200的可靠性。在其他实施方式中，中间层230的下方也能够接触第一栅极层222，或者中间层的上方也能够接触第二栅极层242，本申请对此并不限定。
在本申请实施例中，中间层230不仅作为刻蚀第二堆叠层240的停止层，也作为三维存储器200中的栅极层，也即中间层230最终作为三维存储器200中的功能层，避免引入多余的中间层230而增加三维存储器200的厚度。
在一种实施方式中，中间层230的厚度大于或等于第一栅极层222的厚度。示例性的，在制备三维存储器200的过程中，第一堆叠层220的最上层为第一牺牲层，以使在置换栅极层的过程中，最上层的第一牺牲层与中间层位于同层栅极层，从而使得中间层230的厚度大于第一栅极层222的厚度。在制备三维存储器200的过程中，中间层230接触第一绝缘层221及第二绝缘层241，中间层的厚度能够与置换前的第一牺牲层的厚度相同，以使中间层230的厚度等于第一栅极层222的厚度。
在另一种实施方式中，中间层230的厚度大于或等于第二栅极层242的厚度。示例性的，第二堆叠层240的最下层为第二牺牲层，以使在置换栅极层的过程中，第二堆叠层240最下层的第二牺牲层与中间层位于同层栅极层，从而使得中间层230的厚度大于或等于第二栅极层242的厚度。
在本实施方式中，中间层230的厚度大于或等于第一栅极层222的厚度，或者中间层的厚度大于或等于第二栅极层242的厚度，也即在制备三维存储器200的过程中并不限制第一堆叠层220及第二堆叠层240最上层的结构。
请继续参阅图5，图5是本申请提供的三维存储器200在第二实施例中的部分结构示意图。在本实施例中，中间层230采用绝缘材料。
可以理解的，在此实施例中，中间层230采用绝缘材料，也即在置换栅极层的过程中，中间层230未被置换，以使中间层230仍采用绝缘材料。示例性的，中间层230的下方接触第一栅极层222，中间层230的上方接触第二栅极层242，以使中间层230充当间隔栅极层的绝缘作用。
其中，中间层230采用的材料的刻蚀选择比大于第二绝缘层241的刻蚀选择比。中间层230采用材料的刻蚀选择比大于第二绝缘层241的刻蚀选择比，在三维存储器200的制备过程中，位于中间层230的上层结构出现过刻蚀问题时，中间层230能够保护位于中间层230下层的结构不被刻蚀，保证中间层230的下层结构在后续工艺步骤中同步被刻蚀，从而使得位于中间层230的上层结构与位于中间层230下层的分步刻蚀，提高了三维存储器200的可靠性。
在本申请实施例中，中间层230不仅作为第二堆叠层240的停止层，也作为间隔第一栅极层222与第二栅极层242之间的绝缘层，避免第一栅极层222与第二栅极层242电性连接，从而保证了三维存储器200的可靠性。
示例性的，中间层230采用的材料的介电常数大于第二绝缘层241的介电常数。介电常数又称电容率或相对电容率，是表征电介质或绝缘材料电性能的一个重要数据，常用ε表示。介电常数表示电介质在电场中贮存静电能的相对能力。其中，介电常数大的材料，隔开离子的能力越强。
在本申请实施例中，中间层230的介电常数大于第二绝缘层241的介电常数，中间层230阻挡离子的能力强于第二绝缘层241，使得中间层230的刻蚀选择比大于第二绝缘层241，从而使得中间层230能够保护位于中间层230的下层结构。
以上对本申请实施方式进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施方式的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。
Claims (12)
1.一种三维存储器的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上形成第一堆叠层；
在所述第一堆叠层上形成阻隔层；
在所述阻隔层上形成第二堆叠层；
刻蚀所述第二堆叠层，以形成贯穿所述第二堆叠层的第二沟道孔；其中，所述阻隔层作为刻蚀所述第二堆叠层的停止层；
沿所述第二沟道孔的轴向方向上形成保护层；所述保护层用于保护所述第二堆叠层；
沿所述第二沟道孔刻蚀所述阻隔层及所述第一堆叠层，以形成与所述第二沟道孔连通的第一沟道孔；
刻蚀所述第一沟道孔侧壁的所述第一堆叠层，以扩大所述第一沟道孔的标准尺寸；其中，所述保护层在刻蚀所述第一沟道孔侧壁的过程中保护所述第二沟道孔的侧壁。
2.如权利要求1所述的三维存储器的制备方法，其特征在于，所述“刻蚀所述第二堆叠层，以形成贯穿所述第二堆叠层的第二沟道孔”包括：
在所述第二堆叠层上形成掩膜层；
在所述掩膜层上形成光刻胶层；
曝光显影，并在所述掩膜层上形成图案化的通孔。
3.如权利要求2所述的三维存储器的制备方法，其特征在于，在所述“刻蚀所述阻隔层及所述第一堆叠层”之前，至少部分所述掩膜层位于所述第二堆叠层上，且在所述“刻蚀所述阻隔层及所述第一堆叠层”的过程中，至少部分所述掩膜层用于保护所述第二堆叠层。
4.如权利要求3所述的三维存储器的制备方法，其特征在于，所述掩膜层采用的材质包括多晶硅和/或氧化铝。
5.如权利要求1至4中任一项所述的三维存储器的制备方法，其特征在于，所述保护层采用的材质包括多晶硅和/或氧化铝。
6.如权利要求5所述的三维存储器的制备方法，其特征在于，在所述“沿所述第二沟道孔的轴向方向上形成保护层”之后，所述制备方法还包括：
回刻部分所述保护层，以增加位于所述第二沟道孔侧壁的保护层之间的间隙。
7.如权利要求5所述的三维存储器的制备方法，其特征在于，在所述“刻蚀所述阻隔层及所述第一堆叠层”之后，所述制备方法还包括：
刻蚀所述第二沟道孔侧壁的所述保护层。
8.如权利要求7所述的三维存储器的制备方法，其特征在于，“刻蚀所述第一沟道孔侧壁的所述第一堆叠层，以扩大所述第一沟道孔的标准尺寸”在所述“刻蚀所述第二沟道孔侧壁的所述保护层”之前。
9.如权利要求5所述的三维存储器的制备方法，其特征在于，所述阻隔层的介电常数大于所述第二堆叠层的介电常数。
10.如权利要求9所述的三维存储器的制备方法，其特征在于，所述阻隔层采用的材质包括氧化铝或多晶硅。
11.一种三维存储器，其特征在于，所述三维存储器采用权利要求1至权利要求10中任意一项所述的制备方法制备；所述三维存储器包括：
衬底；
位于所述衬底上多层第一绝缘层与第一栅极层交替堆叠设置的第一堆叠层；
位于所述第一堆叠层上的中间层；
及位于所述中间层上的多层第二绝缘层与第二栅极层交替堆叠设置的第二堆叠层；
其中，所述中间层采用的材质与所述第一栅极层或所述第二栅极层采用的材质相同，所述中间层、所述第一栅极层及所述第二栅极层均采用金属材料。
12.如权利要求11所述的三维存储器，其特征在于，所述中间层的厚度大于或等于所述第一栅极层的厚度；或者，所述中间层的厚度大于或等于所述第二栅极层的厚度。
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