CN111799273A - 一种半导体器件及其制造方法 - Google Patents

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CN111799273A
CN111799273A CN202010526925.5A CN202010526925A CN111799273A CN 111799273 A CN111799273 A CN 111799273A CN 202010526925 A CN202010526925 A CN 202010526925A CN 111799273 A CN111799273 A CN 111799273A
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张中
吴林春
韩玉辉
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Yangtze Memory Technologies Co Ltd
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    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

本发明公开了一种半导体器件及其制造方法，先形成第一堆栈和第一阶梯结构，然后在阶梯区形成贯穿第一堆栈的第一虚拟沟道孔，接着形成第二堆栈和第二阶梯结构，再在阶梯区形成贯穿第二堆栈的第二虚拟沟道孔，最后在第一虚拟沟道孔和第二虚拟沟道孔中填充第一绝缘层。通过两次刻蚀形成阶梯结构，这样虚拟沟道孔也可以分两次刻蚀形成，因而一次只需要刻蚀一半的堆栈层，降低虚拟沟道孔的刻蚀难度，极大改善了底部虚拟沟道孔的尺寸，有利于底部结构的支撑。

Description

一种半导体器件及其制造方法
技术领域
本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件及其制造方法。
背景技术
半导体器件的存储密度的提高与半导体制造工艺的进步密切相关，随着半导体制造工艺的特征尺寸越来越小，半导体器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的半导体器件，比如3D存储器件。为了实现更高的存储密度，3D NAND闪存中堆叠的层数也随之显着增加，譬如，由32层发展到64层，再到96层甚至128层等等。
然而随着三维的半导体器件中堆叠的层数的增加，其制程难度随之增大，比如台阶很难一步刻蚀形成，沟道孔和虚拟沟道孔也很难一次刻蚀形成，因为在刻蚀沟道孔时其下方尺寸会逐渐变小，而虚拟沟道孔主要起支撑堆栈的作用，若底部尺寸太小会导致底部支撑不足的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，旨在解决虚拟沟道孔一次刻蚀时由于底部和顶部的尺寸差异较大，导致在去除栅极牺牲层形成栅极层的过程中底部出现支撑不足的问题。
一方面，本发明提供一种半导体器件的制备方法，包括：
提供衬底，所述衬底包括核心区和阶梯区；
在所述衬底上形成第一堆栈，所述第一堆栈由多个层间绝缘层和多个栅极牺牲层交替层叠而成；
刻蚀位于所述阶梯区的所述第一堆栈形成第一阶梯结构，并形成至少覆盖所述第一阶梯结构的第一介质层；
对位于所述阶梯区的所述第一堆栈，于垂直所述衬底的第一纵向形成贯穿所述第一堆栈的多个第一虚拟沟道孔，并在每个所述第一虚拟沟道孔中填充第一牺牲层；
在所述第一堆栈上形成第二堆栈，所述第二堆栈由多个所述层间绝缘层和多个所述栅极牺牲层交替层叠而成；
刻蚀位于所述阶梯区的所述第二堆栈形成第二阶梯结构，所述第二阶梯结构与所述第一阶梯结构组成连续的阶梯状，并形成至少覆盖所述第二阶梯结构的第二介质层；
对位于所述阶梯区的所述第二堆栈，于所述第一纵向形成贯穿所述第二堆栈的多个第二虚拟沟道孔，所述第二虚拟沟道孔与所述第一虚拟沟道孔各个位置相对应；
去除所述第一虚拟沟道孔内的所述第一牺牲层，并在所述第一虚拟沟道孔与所述第二虚拟沟道孔内填充第一绝缘层。
进一步优选的，所述第一绝缘层包括氮化物、氧化物、氮化物和氧化物的复合材料、以及掺杂碳的绝缘材料其中之一。
进一步优选的，在所述第一堆栈上形成第二堆栈的步骤之前，还包括：
对位于所述核心区的所述第一堆栈，形成在所述第一纵向贯穿所述第一堆栈的多个第一沟道孔，并在每个所述第一沟道孔中填充所述第一牺牲层。
进一步优选的，在刻蚀位于所述阶梯区的所述第二堆栈形成第二阶梯结构的步骤之前，还包括：
对位于所述核心区的所述第二堆栈，于所述第一纵向形成贯穿所述第二堆栈、且与所述第一沟道孔对应的多个第二沟道孔，所述第一沟道孔和第二沟道孔连通形成所述半导体器件的存储沟道孔；
去除所述第一沟道孔内的所述第一牺牲层，并在所述存储沟道孔中形成存储功能层、沟道层、以及填充第二绝缘层。
进一步优选的，还包括：
采用多个栅极层替换所述多个栅极牺牲层；
在所述第一纵向形成贯穿所述第一介质层和/或第二介质层的字线触点，所述字线触点具有与所述栅极层的部分上表面连接的接触端。
另一方面，本发明提供一种半导体器件，包括：
衬底，所述衬底包括核心区和阶梯区；
位于所述衬底上的第一堆栈，所述第一堆栈由多个层间绝缘层和多个栅极层交替层叠而成；
位于所述阶梯区的第一阶梯结构和至少覆盖所述第一阶梯结构的第一介质层；
在垂直所述衬底的第一纵向贯穿所述阶梯区的所述第一堆栈的多个第一虚拟沟道孔；
位于所述第一堆栈上的第二堆栈，所述第二堆栈由多个所述层间绝缘层和多个所述栅极层交替层叠而成；
位于所述阶梯区的第二阶梯结构和至少覆盖所述第二阶梯结构的第二介质层，所述第二阶梯结构与所述第一阶梯结构组成连续的阶梯状；
在所述第一纵向贯穿所述阶梯区的所述第二堆栈的多个第二虚拟沟道孔，所述第二虚拟沟道孔与所述第一虚拟沟道孔各个位置相对应且相连通；
位于所述第一虚拟沟道孔与所述第二虚拟沟道孔内的第一绝缘层；
其中，在所述第一虚拟沟道孔与所述第二虚拟沟道孔相连通处的壁面，形成有横向段差。
进一步优选的，所述第一绝缘层包括氮化物、氧化物、氮化物和氧化物的复合材料、以及掺杂碳的绝缘材料其中之一。
进一步优选的，还包括：在所述第一纵向贯穿所述核心区的所述第一堆栈的多个第一沟道孔。
进一步优选的，还包括：
在所述第一纵向贯穿所述核心区的所述第二堆栈、且与所述第一沟道孔对应的多个第二沟道孔，所述第一沟道孔和第二沟道孔连通形成所述半导体器件的存储沟道孔；
位于所述存储沟道孔中的存储功能层、沟道层、以及填充的第二绝缘层。
进一步优选的，还包括在所述第一纵向贯穿所述第一介质层和/或第二介质层的字线触点，所述字线触点具有与所述栅极层的部分上表面连接的接触端。
本发明的有益效果是：本发明提供的半导体器件及其制造方法，先形成第一堆栈和第一阶梯结构，然后在阶梯区形成贯穿第一堆栈的第一虚拟沟道孔，接着形成第二堆栈和第二阶梯结构，再在阶梯区形成贯穿第二堆栈的第二虚拟沟道孔，最后在第一虚拟沟道孔和第二虚拟沟道孔中填充第一绝缘层。分两次形成阶梯结构，这样虚拟沟道孔也可以分两次刻蚀形成，因而一次只需要刻蚀一半的堆栈层，降低虚拟沟道孔的刻蚀难度，极大改善了底部虚拟沟道孔的尺寸，有利于底部结构的支撑。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1是本发明实施例提供的半导体器件的制造方法的流程示意图；
图2a-2k是图1中半导体器件的制造过程中的剖面结构示意图；
图3是本发明进一步实施例提供的半导体器件的制造方法的流程示意图；
图4a-4e是图3中半导体器件的制造过程中的剖面结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”标称地指垂直于衬底的横向表面。
需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
图1是本发明实施例提供的半导体器件的制造方法的流程示意图，图2a-2k是图1中半导体器件的制造过程中的剖面结构示意图，所述半导体器件的制造方法包括如下步骤S1至S10。
首先，请参阅图1中的S1步骤和图2a。
步骤S1：提供衬底10，所述衬底10包括核心区11和阶梯区12。
在本实施例中，衬底10为半导体衬底，例如可以为硅(Si)、锗(Ge)、SiGe衬底、绝缘体上硅(Silicon on Insulator，SOI)或绝缘体上锗(Germanium On Insulator，GOI)等。在一些实施例中，该半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，还可以为叠层结构，例如Si/SiGe等。衬底10还可以是红宝石衬底、蓝宝石衬底、玻璃衬底等绝缘衬底。
衬底10包括核心区11和阶梯区12，核心区11用于形成半导体的存储阵列，阶梯区12设置在核心区11的外围，用来供存储阵列引出接触部。
请参阅图1中的S2步骤和图2a。
步骤S2:在衬底10上形成第一堆栈20，所述第一堆栈20由多个层间绝缘层201和多个栅极牺牲层202交替层叠而成。
在本实施例中，层间绝缘层201可以为氧化硅，栅极牺牲层202可以是如氮化硅，例如氧化铝、氧化铪、氧化钽等。层间绝缘层201和栅极牺牲层202具有不同的刻蚀选择性。层间绝缘层201和栅极牺牲层202的沉积方法可以采用但不限于化学气相沉积(ChemicalVapor Deposition,CVD)、原子层沉积(Atom Layer Deposition,ALD)，物理气相沉积(Physical Vapor Deposition,PVD)如热氧化、蒸发、溅射等各种方法。
在其他实施例中，衬底10和第一堆栈20之间还可以包括一层氧化层，也可以包括位于氧化层与衬底之间的外延结构。
第一堆栈20中的层间绝缘层201/栅极牺牲层202对的数量可以是32、64、96或128等等，具体的其数量可以根据实际需要进行设定，此处不做限定。
请参阅图1中的S3步骤和图2b。
步骤S3：刻蚀位于阶梯区12的第一堆栈20形成第一阶梯结构21，并形成至少覆盖第一阶梯结构21的第一介质层22。
具体的，可以采用光刻及刻蚀工艺对第一堆栈20进行刻蚀。刻蚀后，可以为第一堆栈20的至少一侧呈阶梯状，也可以为第一堆栈20相对的两侧边缘层阶梯状，还可以为第一堆栈20的各边缘均呈阶梯状。第一阶梯结构21的各个台阶暴露出层间绝缘层201的部分上表面。在其他实施例中，第一阶梯结构21的各个台阶也可以暴露出栅极牺牲层202的部分上表面。
在本实施例中，可以采用PVD、CVD或ALD工艺形成覆盖第一阶梯结构21的第一介质层22，第一介质层22的上表面与第一堆栈20的上表面齐平，具体的，可以在形成第一介质层22后进行化学机械研磨，以使得第一介质层22的上表面与第一堆栈20的上表面相齐平，此时第一堆栈20的第一阶梯结构21被第一介质层22所填充。
在其他实施例中，也可以形成覆盖第一阶梯结构21和第一堆栈20上表面的第一介质层22。
请参阅图1中的S4步骤和图2c-2d。
步骤S4：对位于阶梯区12的第一堆栈20，于垂直衬底10的第一纵向形成贯穿第一堆栈20的多个第一虚拟沟道孔24，并在每个第一虚拟沟道孔24中填充第一牺牲层25。
在本实施例中，步骤S4包括：
1)在第一堆栈20上形成硬掩膜层和光刻胶，对光刻胶进行光刻工艺得到图案化光刻胶，然后基于该图案化光刻胶对该硬掩膜层进行刻蚀，得到具有同样图案的硬掩膜层，即图案化硬掩膜层，该图案化硬掩膜层内形成有定义出第一虚拟沟道孔24的形状及位置的开口图形。需要说明的是，当第一堆栈20的上表面形成有第一介质层22时，该图案化硬掩膜层形成于第一介质层22的上表面；
2)基于所述图案化硬掩膜层刻蚀第一堆栈20以形成垂直于衬底10的第一纵向的第一虚拟沟道孔24，具体地，可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀第一堆栈20。
3)去除该图案化硬掩膜层。
4)可以采用CVD、ALD或PVD工艺于第一虚拟沟道孔24内填充第一牺牲层25。
其中，第一虚拟沟道孔24的数量、形状、及分布情况可以根据所要形成的器件结构的实际需要进行设定，此处不做限定。第一牺牲层25的材料可以是多晶硅。
在本实施例中，第一虚拟沟道孔24沿第一纵向贯穿第一堆栈20并延伸至衬底10内。需要说明的是当衬底10于第一堆栈20之间还有其他层时，第一虚拟沟道孔24沿第一纵向贯穿第一堆栈20以及其他层、并延伸至衬底10内。
请参阅图1的步骤S5和图2e。
步骤S5：在第一堆栈20上形成第二堆栈30，所述第二堆栈30由多个层间绝缘层201和多个栅极牺牲层202交替层叠而成。
在其他实施例中，可以先在第一堆栈20上形成电介质层，然后在该电介质层上形成第二堆栈30。
请参阅图1中的步骤S6和图2f。
步骤S6：刻蚀位于阶梯区12的第二堆栈30形成第二阶梯结构31，所述第二阶梯结构31与第一阶梯结构21组成连续的阶梯状，并形成至少覆盖第二阶梯结构31的第二介质层32。
在本实施例中，步骤S6与上述步骤S3的工艺过程相同。
请参阅图1的步骤S7和图2g。
步骤S7：对位于阶梯区12的第二堆栈30，于第一纵向形成贯穿第二堆栈30的多个第二虚拟沟道孔26，所述第二虚拟沟道孔26与第一虚拟沟道孔24各个位置相对应。
在本实施例中，步骤S7的步骤与上述步骤S4的步骤的工艺过程相同，图案化硬掩膜层的开口位置与第一虚拟沟道孔24对应。
请参阅图1中的步骤S8和图2h-2i。
步骤S8：去除第一虚拟沟道孔24内的第一牺牲层25，并在第一虚拟沟道孔24与第二虚拟沟道孔26内填充第一绝缘层27。
在本实施例中，通过第二虚拟沟道孔26，去除第一虚拟沟道孔24内的第一牺牲层25，然后在第一虚拟沟道孔24和第二虚拟沟道孔26内沉积第一绝缘层27，这样就形成了虚拟沟道柱。
优选的，第一绝缘层27可以是氧化硅，也可以是其他氧化物、氮化物、氮化物和氧化物的复合材料、以及掺杂碳的绝缘材料等。
请参阅图1的步骤S9和图2j。
步骤S9：采用多个栅极层203替换多个栅极牺牲层202。
具体地，在第一纵向形成第一堆栈20和第二堆栈30的多个栅线缝隙，也就是垂直凹槽，然后通过栅线缝隙刻蚀栅极牺牲层202，并沉积栅极层203，栅极层203可以包括导电材料，导电材料不限于钨(W)、钴(Co)、铜(Cu)、铝(AL)、多晶硅、掺杂硅、硅化物或其组合。
请参阅图1中的步骤S10和图2k。
步骤S10：在第一纵向形成贯穿第一介质层22和/或第二介质层32的字线触点28，所述字线触点28具有与栅极层203的部分上表面连接的接触端。
具体地，先在第一介质层22和/或第二介质层32中形成开口(开口位于栅极层203的上方)，然后使用导体材料进行填充，该导体材料不限于钨、钴、铜、铝、掺杂硅、硅化物或以上材料地组合。图2k只示意了部分字线触点，其数量和排列均不受限制。
本实施例提供的半导体器件及其制造方法，两次形成堆栈，且进行两次刻蚀形成第一阶梯结构21和第二阶梯结构31，因而可以分两次垂直刻蚀形成第一虚拟沟道孔24和第二虚拟沟道孔26，那么在3D NAND层数较多的情况下，一次垂直刻蚀的高度减少，降低了刻蚀的难度，也极大改善了底部虚拟沟道孔的尺寸，进而提高了底部的支撑效果。另外，在虚拟沟道孔内填充第一绝缘层27可以避免字线触点28与虚拟沟道孔之间的漏电，而且在形成字线触点的开口时，即使开口很大，字线触点28也不会与虚拟沟道孔之间产生漏电，有利于改善形成字线触点的工艺。
在其他实施例中，若堆栈的层数更多，即3D NAND更高，可以采用本发明的思路，分更多次形成阶梯，从而分更多次来形成垂直的虚拟沟道孔，这里当然也可以是其他类型的通孔，这样可以降低阶梯刻蚀的难度和垂直通孔刻蚀的难度。
图3是本发明进一步实施例提供的半导体器件的制造方法的流程示意图，图4a-4e是图3中半导体器件的制造过程中的剖面结构示意图。首先请参阅图3中的步骤S41和图4a-4b，在第一堆栈20上形成第二堆栈30的步骤S5之前，还包括：
步骤S41：对位于核心区11的第一堆栈20，形成在第一纵向贯穿第一堆栈20的多个第一沟道孔29，并在每个所述第一沟道孔29中填充第一牺牲层25。
在进一步实施例中，步骤S41可以与步骤4同时形成，即同时形成第一虚拟沟道孔24和第一沟道孔29，然后一起填充第一牺牲层25。
请参阅图3中的步骤S51-S52和图4c-4d，在刻蚀位于阶梯区12的第二堆栈30形成第二阶梯结构31的步骤S6之前，还包括：
步骤S51：对位于核心区11的第二堆栈30，于第一纵向形成贯穿第二堆栈30、且与第一沟道孔29对应的多个第二沟道孔33，所述第一沟道孔29和第二沟道孔33连通形成半导体器件的存储沟道孔；
步骤S52：去除第一沟道孔29内的第一牺牲层25，并在存储沟道孔中形成存储功能层、沟道层、以及填充第二绝缘层。
在进一步实施例中，形成第二沟道孔33的工艺与上述步骤S7类似，而步骤S52具体是沿着存储沟道孔的内壁依次沉积形成连续的阻挡绝缘层、电荷俘获层、隧穿绝缘层、以及沟道层，最后在留有的空隙中填充第二绝缘层，图中都省略了存储沟道孔内的具体结构。
其中，阻挡绝缘层和隧穿绝缘层的示例性材料为氧化硅，电荷俘获层的示例性材料为氮化硅，沟道层的示例性结构为多晶硅，以形成氧化硅-氮化硅-氧化硅(ONOP)结构，第二绝缘层的材料可以为氧化物，即可在存储沟道孔内形成(ONOP-OX)结构。
请参阅图4e，经过了步骤S10之后，本发明进一步实施例提供的半导体器件的结构如图4e所示，包括：
包括核心区11和阶梯区12的衬底10，第一堆栈20，位于阶梯区12的第一阶梯结构21和至少覆盖第一阶梯结构21的第一介质层22；在垂直衬底10的第一纵向贯穿阶梯区12的第一堆栈20的多个第一虚拟沟道孔24；
位于第一堆栈20上的第二堆栈30，位于阶梯区12的第二阶梯结构31和至少覆盖第二阶梯结31构的第二介质层32，所述第二阶梯结构31与第一阶梯结构21组成连续的阶梯状；在第一纵向贯穿阶梯区12的第二堆栈30的多个第二虚拟沟道孔26，所述第二虚拟沟道孔26与所第一虚拟沟道24孔各个位置相对应且相连通；
以及位于第一虚拟沟道孔24与第二虚拟沟道孔26内的第一绝缘层27。
其中，在第一虚拟沟道孔24与第二虚拟沟道孔26相连通处的壁面，形成有横向段差，这是由于虚拟沟道孔上下尺寸不均匀造成的。
其中，第一绝缘层27包括氮化物、氧化物、氮化物和氧化物的复合材料、以及掺杂碳的绝缘材料其中之一。
该半导体器件还包括：在第一纵向贯穿核心区11的所述第一堆栈20的多个第一沟道孔29，在第一纵向贯穿核心区11的第二堆栈30、且与第一沟道孔29对应的多个第二沟道孔33，所述第一沟道孔29和第二沟道孔33连通形成半导体器件的存储沟道孔；位于所述存储沟道孔中的存储功能层、沟道层、以及填充的第二绝缘层；
以及在第一纵向贯穿第一介质层22和/或第二介质层32的字线触点28，所述字线触点28具有与栅极层203的部分上表面连接的接触端。
本发明进一步实施例提供的半导体器件及其制造方法，一方面，先后形成第一堆栈20和第二堆栈30，且进行两次刻蚀形成第一阶梯结构21和第二阶梯结构31，因而可以分两次垂直刻蚀形成第一虚拟沟道孔24和第二虚拟沟道孔26，降低了刻蚀的难度，也极大改善了底部虚拟沟道孔的尺寸，进而有利于底部虚拟沟道孔对整体结构的支撑。另外，在虚拟沟道孔内填充第一绝缘层27可以避免字线触点28与虚拟沟道孔之间的漏电，而且在形成字线触点的开口时，有利于改善形成字线触点的工艺。
另一方面，通过多次刻蚀形成了存储沟道孔(包括第一沟道孔29和第二虚拟沟道孔33)，也降低了存储沟道孔的垂直刻蚀难度，同时增加了存储沟道孔底部的支撑效果。
以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供衬底，所述衬底包括核心区和阶梯区；
在所述衬底上形成第一堆栈，所述第一堆栈由多个层间绝缘层和多个栅极牺牲层交替层叠而成；
刻蚀位于所述阶梯区的所述第一堆栈形成第一阶梯结构，并形成至少覆盖所述第一阶梯结构的第一介质层；
对位于所述阶梯区的所述第一堆栈，于垂直所述衬底的第一纵向形成贯穿所述第一堆栈的多个第一虚拟沟道孔，并在每个所述第一虚拟沟道孔中填充第一牺牲层；
在所述第一堆栈上形成第二堆栈，所述第二堆栈由多个所述层间绝缘层和多个所述栅极牺牲层交替层叠而成；
刻蚀位于所述阶梯区的所述第二堆栈形成第二阶梯结构，所述第二阶梯结构与所述第一阶梯结构组成连续的阶梯状，并形成至少覆盖所述第二阶梯结构的第二介质层；
对位于所述阶梯区的所述第二堆栈，于所述第一纵向形成贯穿所述第二堆栈的多个第二虚拟沟道孔，所述第二虚拟沟道孔与所述第一虚拟沟道孔各个位置相对应；
去除所述第一虚拟沟道孔内的所述第一牺牲层，并在所述第一虚拟沟道孔与所述第二虚拟沟道孔内填充第一绝缘层。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一绝缘层包括氮化物、氧化物、氮化物和氧化物的复合材料、以及掺杂碳的绝缘材料其中之一。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述第一堆栈上形成第二堆栈的步骤之前，还包括：
对位于所述核心区的所述第一堆栈，形成在所述第一纵向贯穿所述第一堆栈的多个第一沟道孔，并在每个所述第一沟道孔中填充所述第一牺牲层。
4.根据权利要求3所述的半导体器件的制造方法，其特征在于，在刻蚀位于所述阶梯区的所述第二堆栈形成第二阶梯结构的步骤之前，还包括：
对位于所述核心区的所述第二堆栈，于所述第一纵向形成贯穿所述第二堆栈、且与所述第一沟道孔对应的多个第二沟道孔，所述第一沟道孔和第二沟道孔连通形成所述半导体器件的存储沟道孔；
去除所述第一沟道孔内的所述第一牺牲层，并在所述存储沟道孔中形成存储功能层、沟道层、以及填充第二绝缘层。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，还包括：
采用多个栅极层替换所述多个栅极牺牲层；
在所述第一纵向形成贯穿所述第一介质层和/或第二介质层的字线触点，所述字线触点具有与所述栅极层的部分上表面连接的接触端。
6.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括核心区和阶梯区；
位于所述衬底上的第一堆栈，所述第一堆栈由多个层间绝缘层和多个栅极层交替层叠而成；
位于所述阶梯区的第一阶梯结构和至少覆盖所述第一阶梯结构的第一介质层；
在垂直所述衬底的第一纵向贯穿所述阶梯区的所述第一堆栈的多个第一虚拟沟道孔；
位于所述第一堆栈上的第二堆栈，所述第二堆栈由多个所述层间绝缘层和多个所述栅极层交替层叠而成；
位于所述阶梯区的第二阶梯结构和至少覆盖所述第二阶梯结构的第二介质层，所述第二阶梯结构与所述第一阶梯结构组成连续的阶梯状；
在所述第一纵向贯穿所述阶梯区的所述第二堆栈的多个第二虚拟沟道孔，所述第二虚拟沟道孔与所述第一虚拟沟道孔各个位置相对应且相连通；
位于所述第一虚拟沟道孔与所述第二虚拟沟道孔内的第一绝缘层；
其中，在所述第一虚拟沟道孔与所述第二虚拟沟道孔相连通处的壁面，形成有横向段差。
7.根据权利要求6所述的半导体器件，其特征在于，所述第一绝缘层包括氮化物、氧化物、氮化物和氧化物的复合材料、以及掺杂碳的绝缘材料其中之一。
8.根据权利要求6所述的半导体器件，其特征在于，还包括：在所述第一纵向贯穿所述核心区的所述第一堆栈的多个第一沟道孔。
9.根据权利要求8所述的半导体器件，其特征在于，还包括：
在所述第一纵向贯穿所述核心区的所述第二堆栈、且与所述第一沟道孔对应的多个第二沟道孔，所述第一沟道孔和第二沟道孔连通形成所述半导体器件的存储沟道孔；
位于所述存储沟道孔中的存储功能层、沟道层、以及填充的第二绝缘层。
10.根据权利要求6所述的半导体器件，其特征在于，还包括在所述第一纵向贯穿所述第一介质层和/或第二介质层的字线触点，所述字线触点具有与所述栅极层的部分上表面连接的接触端。
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