CN110875327A - 三维半导体存储器装置及其制造方法、集成电路装置 - Google Patents

三维半导体存储器装置及其制造方法、集成电路装置 Download PDF

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Abstract

提供了集成电路装置及其形成方法。装置可包括：衬底，其包括单元区域和延伸区域；以及导电层，其在竖直方向上堆叠在单元区域上。导电层可延伸到延伸区域上并且可在延伸区域上具有阶梯结构。装置还可包括：竖直结构，其位于衬底上。每个竖直结构可在竖直方向上延伸，并且竖直结构可包括在单元区域上的第一竖直结构和在延伸区域上的第二竖直结构。第一竖直结构可延伸穿过导电层并且可包括第一沟道层，第二竖直结构可处于阶梯结构中并且可包括第二沟道层，并且第二沟道层可在竖直方向上与衬底间隔开。

Description

三维半导体存储器装置及其制造方法、集成电路装置
相关申请的交叉引用
本申请要求于2018年9月4日在韩国知识产权局提交的韩国专利申请No.10-2018-0105507以及美国专利申请No.16/294,425的优先权，其全部公开内容通过引用合并于此。
技术领域
本公开涉及电子领域，并且更具体地，涉及半导体装置。
背景技术
半导体装置的集成密度已经增加，以实现半导体装置的高性能和低制造成本。由于半导体装置的集成密度可能是决定价格的主要因素之一，因此增加集成密度可以是有益的。二维或平面半导体存储器装置的集成密度可能在很大程度上取决于单位存储器单元所占据的面积，使得集成密度可能受到用于形成精细图案的技术水平的影响。
可使用昂贵的设备来形成精细图案，因此已经开发了三维半导体存储器装置以克服二维半导体存储器装置的限制。
发明内容
本发明构思的一些示例实施例提供了使用简化的制造工艺制造的三维半导体存储器装置。
本发明构思的一些示例实施例提供了制造三维半导体存储器装置的方法，该方法可通过简化的制造工艺来执行。
根据本发明构思的一些实施例，集成电路装置可包括：衬底，其包括沿水平方向布置的单元区域和延伸区域；以及多个导电层，其在垂直于水平方向的竖直方向上堆叠在单元区域上。多个导电层可延伸到延伸区域上并且可在延伸区域上具有阶梯结构。集成电路装置还可包括在衬底上的多个竖直结构。多个竖直结构中的每一个可在竖直方向上延伸，并且多个竖直结构可包括在单元区域上的第一竖直结构和在延伸区域上的第二竖直结构。第一竖直结构可延伸穿过多个导电层并且可包括第一沟道层，第二竖直结构可处于多个导电层的阶梯结构中并且可包括第二沟道层，并且第二沟道层可在竖直方向上与衬底间隔开。
根据本发明构思的一些实施例，集成电路装置可包括：衬底，其包括沿水平方向布置的第一区域和第二区域；以及堆叠结构，其位于衬底上。堆叠结构可包括在垂直于水平方向的竖直方向上堆叠在衬底的第一区域上的多个导电层，并且多个导电层可延伸到衬底的第二区域上并且可在衬底的第二区域上具有阶梯结构。集成电路装置还可包括在衬底上的多个竖直结构。多个竖直结构中各自可在竖直方向上延伸。多个竖直结构可包括：第一竖直结构，其位于衬底的第一区域上并延伸穿过多个导电层；第二竖直结构，其位于衬底的第二区域上并延伸穿过多个导电层的阶梯结构；以及第三竖直结构，其在竖直方向上与第二竖直结构重叠并且与第二竖直结构间隔开。
根据本发明构思的一些实施例，集成电路装置可包括：衬底，其包括沿水平方向布置的单元区域和延伸区域；以及堆叠结构，其位于衬底上。堆叠结构可包括在垂直于水平方向的竖直方向上堆叠在单元区域上的多个导电层，并且多个导电层可延伸到延伸区域上并且可在延伸区域上具有阶梯结构。集成电路装置还可包括在衬底上的多个竖直结构。多个竖直结构可包括延伸穿过单元区域上的多个导电层的第一竖直结构和延伸穿过多个导电层的阶梯结构的第二竖直结构，第二竖直结构可包括顺序地堆叠在衬底上的下部和上部，并且第二竖直结构的上部可包括与第二竖直结构的下部不同的材料。
根据本发明构思的一些实施例，形成集成电路装置的方法可包括在包括第一区域和第二区域的衬底上形成下堆叠结构。下堆叠结构可包括与多个下绝缘层交替的多个下牺牲层。方法还可包括在第一区域上形成延伸穿过下堆叠结构的多个下牺牲竖直结构和在第二区域上形成延伸穿过下堆叠结构的多个下虚拟竖直结构，以及在多个下牺牲竖直结构和多个下虚拟竖直结构上形成上堆叠结构。上堆叠结构可包括与多个上绝缘层交替的多个上牺牲层。方法还可包括通过在第二区域上蚀刻上堆叠结构和下堆叠结构的部分在第二区域上形成阶梯结构以及在第一区域上形成延伸穿过上堆叠结构的多个上牺牲竖直结构并在第二区域上形成多个上虚拟竖直结构。多个上牺牲竖直结构可分别直接接触多个下牺牲竖直结构，并且多个上虚拟竖直结构可分别与多个下虚拟竖直结构重叠。另外，方法可包括去除多个下牺牲竖直结构和多个上牺牲竖直结构以形成延伸穿过上堆叠结构和下堆叠结构的多个沟道孔并且在多个沟道孔中分别形成多个沟道结构。
附图说明
图1A示出了根据本发明构思的一些示例实施例的三维半导体存储器装置的等效电路图。
图1B示出了示出根据本发明构思的一些示例实施例的三维半导体存储器装置的平面图。
图2A至图2L示出了沿着图1B的线I-I截取的截面图，这些截面图示出了根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法。
图2M至图2Q示出了沿着图1B的线I-I截取的截面图，并且图2M至图2Q中的每一个示出了根据本发明构思的一些示例实施例的三维半导体存储器装置。
图3A至图3D示出了沿着图1B的线I-I截取的截面图，这些截面图示出了根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法。
图4A至图4F示出了沿着图1B的线I-I截取的截面图，这些截面图示出了根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法。
图5A至图5D示出了沿着图1B的线I-I截取的截面图，这些截面图示出了根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法。
具体实施方式
将描述根据本发明构思的一些示例实施例的三维半导体存储器装置及其制造方法。
如本文中所用的，术语“和/或”包括相关所列项目中的一个或多个的任何和所有组合。
应当理解，“元件A覆盖元件B”(或类似语言)意味着元件A在元件B上，但不一定意味着元件A完全覆盖元件B。还应理解，“并发地形成”是指在大致(但不一定精确的)同一时间在相同的制造步骤中形成。
图1A示出了根据本发明构思的一些示例实施例的三维半导体存储器装置的等效电路图。
参考图1A，三维半导体存储器装置1可包括公共源极线CSL、多条位线BL0至BL2、以及公共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。三维半导体存储器装置1可以是例如竖直NAND闪存装置。
位线BL0至BL2可二维地布置，并且多个单元串CSTR可并联连接到位线BL0至BL2中的一个。单元串CSTR可共同连接到公共源极线CSL。多个单元串CSTR可设置在公共源极线CSL与位线BL0至BL2中的每一个之间。可提供多条公共源极线CSL，并且可二维地布置多条公共源极线CSL。公共源极线CSL可被提供相同的电压或者被彼此独立地电控制。
每个单元串CSTR可包括连接到公共源极线CSL的接地选择晶体管GST、连接到位线BL0至BL2之一的串选择晶体管SST、以及设置在接地选择晶体管GST和串选择晶体管SST之间的多个存储器单元晶体管MCT。接地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可串联连接。
公共源极线CSL可共同连接到接地选择晶体管GST。在公共源极线CSL和位线BL0至BL2之间的多条接地选择线GSL、多条字线WL0至WL3、以及多条串选择线SSL可分别用作接地选择晶体管GST、存储器单元晶体管MCT、和串选择晶体管SST的栅电极。每个存储器单元晶体管MCT可包括数据存储元件，例如，可捕获电荷载流子(例如，电子)的绝缘体。尽管图1A示出了四条字线WL0至WL3位于接地选择线GSL和串选择线SSL之间，但是应当理解，可在接地选择线GSL和串选择线SSL之间提供多于四条字线。
图1B示出了示出根据本发明构思的一些示例实施例的三维半导体存储器装置的平面图。
参考图1B，三维半导体存储器装置1可包括在半导体衬底100上沿第一方向X延伸的多个堆叠结构ST、沿第三方向Z穿透每个堆叠结构ST的多个竖直沟道350和虚拟竖直沟道450、电连接到竖直沟道350并沿第二方向Y延伸的多个位线630、通过金属触点550电连接到堆叠结构ST并沿第二方向Y延伸的多条金属线650、以及在堆叠结构ST之间沿第一方向X延伸并与堆叠结构ST电绝缘的多个公共源极插塞676。
第一方向X和第二方向Y可以是实质上彼此垂直并沿着半导体衬底100延伸的水平方向。第一方向X和第二方向Y可平行于半导体衬底100的上表面。第三方向Z可以是实质上垂直于第一方向X和第二方向Y两者并且从半导体衬底100竖直延伸的竖直方向。
三维半导体存储器装置1可被划分为单元阵列区域CAR和延伸区域EXT。竖直沟道350可设置在单元阵列区域CAR上，并且虚拟竖直沟道450可设置在延伸区域EXT上。位线630可在单元阵列区域CAR上沿着第二方向Y延伸，并且金属线650可在延伸区域EXT上沿着第二方向Y延伸。在一些实施例中，每条位线630和每条金属线650可沿第二方向Y纵向地延伸，如图1B所示。堆叠结构ST和公共源极插塞676可沿着设置在半导体衬底100中的公共源极672在第一方向X上延伸。在一些实施例中，堆叠结构ST和公共源极插塞676中的每一个可沿第一方向X纵向地延伸，如图1B所示。
竖直沟道350可具有沿第三方向Z连续的竖直柱形状。虚拟竖直沟道450可具有沿第三方向Z连续或不连续的竖直柱形状。在一些实施例中，当在横截面中观察时，竖直沟道350可具有U形形状或弯曲的管形状。尽管图1B示出了竖直沟道350和虚拟竖直沟道450在平面图中具有相同的形状和尺寸，但是本发明构思不限于此。在一些实施例中，竖直沟道350和虚拟竖直沟道450可具有不同的形状和尺寸。
图2A至图2L示出了沿着图1B的线I-I截取的截面图，这些截面图示出了根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法。
参考图2A，半导体衬底100可包括单元阵列区域CAR和延伸区域EXT。半导体衬底100可以是具有第一导电类型(例如，P型)的硅晶片。多个模塑牺牲层110和多个模塑介电层120可交替且重复地堆叠在半导体衬底100上，并且可形成第一堆叠件S1。还可在半导体衬底100和最下面的模塑牺牲层110之间形成介电缓冲层105。模塑牺牲层110和模塑介电层120可由相对于彼此具有蚀刻选择性的介电材料形成。介电缓冲层105可由与模塑介电层120的介电材料相同或相似的介电材料形成。例如，模塑牺牲层110可包括氮化硅，并且模塑介电层120和介电层缓冲层105可包括氧化硅。
参考图2B_1和图2B_2，可形成多个第一牺牲柱150以穿透(例如，延伸穿过)第一堆叠件S1。例如，可对第一堆叠件S1执行蚀刻工艺以形成竖直穿透第一堆叠件S1的一个或多个第一竖直孔130，并且还形成竖直穿透第一堆叠件S1的一个或多个第一虚拟竖直孔140，然后，可形成第一牺牲柱150以填充第一竖直孔130和第一虚拟竖直孔140。第一竖直孔130可设置在单元阵列区域CAR上，并且第一虚拟竖直孔140可设置在延伸区域EXT上。第一竖直孔130和第一虚拟竖直孔140可具有中空柱形状，例如中空圆柱形、中空椭圆柱形或中空多边形柱形，并且可暴露半导体衬底100。可通过在第一竖直孔130和第一虚拟竖直孔140中沉积相对于模塑牺牲层110和模塑介电层120具有蚀刻选择性的材料来形成第一牺牲柱150。例如，第一牺牲柱150可包括诸如多晶硅的半导体材料或诸如钨的金属材料。应当理解，这里使用的术语“柱”是指具有各种形状的竖直结构。
在一些实施例中，第一竖直孔130和第一虚拟竖直孔140中的每一个可具有与半导体衬底100的上表面垂直的侧面，并且可沿着第三方向Z具有第一方向X上的均匀宽度，如图2B_1所示。在一些实施例中，第一竖直孔130和第一虚拟竖直孔140中的每一个可具有相对于半导体衬底100的上表面倾斜的侧面，并且可具有第一方向X上的不均匀宽度，该第一方向X上的不均匀宽度沿着第三方向Z增加，如图2B_2所示。
参考图2C，延伸区域EXT上的第一牺牲柱150可用第一无源柱155替换。例如，掩模图案50可形成在单元阵列区域CAR上的第一堆叠件S1上，并且可执行将掩模图案50用作蚀刻掩模以从第一虚拟竖直孔140去除第一牺牲柱150的蚀刻工艺。可将介电材料沉积在去除了第一牺牲柱150的空的第一虚拟竖直孔140中，该沉积可在延伸区域EXT上形成第一无源柱155。掩模图案50可包括例如相对于模塑牺牲层110和模塑介电层120具有蚀刻选择性的光致抗蚀剂或其他材料。第一无源柱155可包括相对于模塑牺牲层110和/或模塑介电层120不具有蚀刻选择性或具有低蚀刻选择性的介电材料。在一些实施例中，模塑牺牲层110可包括氮化硅，模塑介电层120可包括氧化硅，并且第一无源柱155可包括氧化硅、氮化硅、或者它们的组合。在形成第一无源柱155之后，可通过例如灰化工艺或剥离工艺去除掩模图案50。
应当理解，如果两种材料彼此不具有蚀刻选择性或具有低蚀刻选择性，则可通过蚀刻工艺以相同的蚀刻速率或相似的蚀刻速率来蚀刻这两种材料。
参考图2D，可在半导体衬底100上形成第二堆叠件S2。第二堆叠件S2可堆叠在第一堆叠件S1上。第二堆叠件S2可与第一堆叠件S1相同或相似。例如，多个模塑牺牲层110和多个模塑介电层120可交替且重复地堆叠在第一堆叠件S1上，并且可形成第二堆叠件S2。第二堆叠件S2的模塑牺牲层110和模塑介电层120可包括与第一堆叠件S1的模塑牺牲层110和模塑介电层120的材料相同或相似的材料。例如，第二堆叠件S2的模塑牺牲层110可包括氮化硅，并且第二堆叠件S2的模塑介电层120可包括氧化硅。第二堆叠件S2的最下面的模塑介电层120可用作缓冲层。在一些实施例中，第二堆叠件S2的最下面的模塑介电层120可形成为比邻近的其他模塑介电层120厚，如图2D所示。
参考图2E，可在半导体衬底100上形成阶梯结构300。可通过对第一堆叠件S1和第二堆叠件S2执行多个蚀刻工艺并且在蚀刻掩模(例如，图2E中的掩模图案60)上执行多个修整工艺来形成阶梯结构300。例如，可在第二堆叠件S2上涂覆光致抗蚀剂层，然后将光致抗蚀剂层图案化以形成掩模图案60。可执行将掩模图案60用作蚀刻掩模以第一次蚀刻最上面的模塑介电层120和最上面的模塑牺牲层110的蚀刻工艺。掩模图案60可经历修整工艺以减小掩模图案60的尺寸，并且可将减小的掩模图案60用作蚀刻掩模以第二次蚀刻已经蚀刻过的最上面的模塑介电层120和最上面的模塑牺牲层110。在这种情况下，最上面的模塑介电层120和最上面的模塑牺牲层110可用作蚀刻掩模以蚀刻第二最上面的模塑介电层120和第二最上面的模塑牺牲层110。
可多次执行修整工艺和蚀刻工艺以减小(例如，逐渐减小)掩模图案60的尺寸并且重复蚀刻模塑介电层120和模塑牺牲层110。如上所述，由于第一无源柱155相对于模塑介电层120和模塑牺牲层110不具有蚀刻选择性或具有低蚀刻选择性，因此第一无源柱155也可以和第一堆叠件S1的模塑介电层120和模塑牺牲层110一起被蚀刻。在一些实施例中，可以以与第一堆叠件S1的模塑介电层120和模塑牺牲层110的蚀刻速率相同或相似的蚀刻速率来蚀刻第一无源柱155，并且因此第一无源柱155的上表面可与模塑介电层120的上表面共面，如图2E所示。
在本说明书中，阶梯工艺可指一系列的修整工艺和蚀刻工艺。单个阶梯工艺可在整个工艺中使用单个掩模图案(例如，图2E中的掩模图案60)，并且可在完成该单个阶梯工艺之后去除该单个掩模图案。阶梯工艺在例如美国专利申请公开第号中进行了讨论，该专利申请公开的全部内容通过引用合并于此。在一些示例实施例中，可执行单个阶梯工艺以形成沿着第一堆叠件S1和第二堆叠件S2连续延伸的阶梯结构300，如图2E所示。例如，如参考图2B和图2C所述，由于延伸区域EXT上的第一牺牲柱150被包括与模塑介电层120和/或模塑牺牲层110的材料相同或相似的材料的第一无源柱155替换，所以可容易地在第一堆叠件S1的延伸区域EXT上执行蚀刻工艺。因此，可通过对第一堆叠件S1和第二堆叠件S2执行单个阶梯工艺而不是对第一堆叠件S1和第二堆叠件S2分别执行两个阶梯工艺来形成阶梯结构300。即使当在半导体衬底100和第二堆叠件S2之间提供两个或更多个第一堆叠件S1时，也可通过单个阶梯工艺来形成阶梯结构300。在形成阶梯结构300之后，可通过例如灰化工艺或剥离工艺去除掩模图案60。
参考图2F，可在半导体衬底100上形成平坦化的介电层301，平坦化的介电层301覆盖阶梯结构300。平坦化的介电层301可包括例如氧化硅、氮化硅或者它们的组合。阶梯结构300可具有向下倾斜的形状，该向下倾斜的形状沿着从单元阵列区域CAR朝向延伸区域EXT的方向(对应于图1B的第一方向X)延伸。在延伸区域EXT上，模塑牺牲层110可具有未被紧接着叠加在其上的模塑牺牲层110覆盖的端部。例如，在延伸区域EXT上，每个模塑牺牲层110可突出超过紧接着叠加在其上的模塑牺牲层110的端部，如图2F所示。
当执行阶梯工艺时，蚀刻工艺可蚀刻第一无源柱155中的一些的顶端。被蚀刻的第一无源柱155的高度可小于其初始高度。高度可指从半导体衬底100开始在竖直方向(对应于图1B的第三方向Z)上的长度。被蚀刻的第一无源柱155的高度可随着被蚀刻的第一无源柱155和单元阵列区域CAR之间在第一方向X上的距离增加而减小(例如，逐渐减小)，如图2F所示。在阶梯工艺期间未被蚀刻的第一无源柱155可保持其初始高度。类似地，第一牺牲柱150可保持其初始高度。
参考图2G_1和图2G_2，可形成第二竖直孔230和第二虚拟竖直孔240。第二竖直孔230可设置在单元阵列区域CAR上，并且第二虚拟竖直孔240可设置在延伸区域EXT上。例如，第二堆叠件S2可经历蚀刻工艺以形成与第一竖直孔130竖直对齐的第二竖直孔230。第二堆叠件S2和平坦化的介电层301可经历蚀刻工艺以形成与第一虚拟竖直孔140竖直对齐的第二虚拟竖直孔240。可同时形成第二竖直孔230和第二虚拟竖直孔240。第二竖直孔230和第二虚拟竖直孔240可具有中空柱形状，例如中空圆柱形、中空椭圆柱形或中空多边形柱形。在一些实施例中，可并发地形成第二竖直孔230和第二虚拟竖直孔240。
在一些实施例中，第二竖直孔230和第二虚拟竖直孔240中的每一个可具有与半导体衬底100的上表面垂直的侧面，并且可沿着第三方向Z具有第一方向X上的均匀宽度，如图2G_1所示。在一些实施例中，第二竖直孔230和第二虚拟竖直孔240中的每一个可具有相对于半导体衬底100的上表面倾斜的侧面，并且可具有第一方向X上的不均匀宽度，该第一方向X上的不均匀宽度沿着第三方向Z增加，如图2G_2所示。
第二竖直孔230和第二虚拟竖直孔240可形成为其深度等于或大于第二堆叠件S2的高度。例如，第二竖直孔230中的每一个可穿透(例如，延伸穿过)第二堆叠件S2，并且可连续地连接到第二竖直孔230下方的第一竖直孔130中的相应一个。在这种情况下，第二竖直孔230中的每一个可显露(例如，暴露)与第二竖直孔230对应的第一竖直孔130中的第一牺牲柱150中的相应一个。第二虚拟竖直孔240中的一些可穿透第二堆叠件S2的阶梯结构300并且可分别连续地连接到第二虚拟竖直孔240中的所述一些下方的第一虚拟竖直孔140。在这种情况下，第二虚拟竖直孔240中的一些可显露(例如，暴露)与第二虚拟竖直孔240中的所述一些对应的第一虚拟竖直孔140中的第一无源柱155。第二虚拟竖直孔240中的另一些可部分地穿透平坦化的介电层301，并且可不连续地连接到第二虚拟竖直孔240中的所述另一些下方的第一虚拟竖直孔140。在这种情况下，第二虚拟竖直孔240中的另一些可不显露与第二虚拟竖直孔240中的所述另一些对应的第一虚拟竖直孔140中的第一无源柱155。
在一些实施例中，第二虚拟竖直孔240中的一些可延伸穿过第二堆叠件S2并且可分别暴露下面的第一无源柱155，如图2G_1和图2G_2所示。在一些实施例中，第二虚拟竖直孔240中的一些可不延伸穿过平坦化的介电层301并且可分别在第三方向Z上与下面的第一无源柱155间隔开，如图2G_1和图2G_2所示。
参考图2H，第二牺牲柱250可形成在第二竖直孔230中，并且第二无源柱255可形成在第二虚拟竖直孔240中。例如，第二牺牲柱250可形成在第二竖直孔230和第二虚拟竖直孔240两者中，然后可执行与参考图2C所述的工艺相同或相似的工艺，以形成替换第二虚拟竖直孔240中的第二牺牲柱250的第二无源柱255。第二牺牲柱250可包括例如诸如多晶硅的半导体材料或诸如钨的金属材料的材料。在一些实施例中，第二牺牲柱250可包括与第一牺牲柱150的材料相同或相似的材料。第二无源柱255可包括诸如氧化硅、氮化硅或者它们的组合的材料。在一些实施例中，第二无源柱255可包括与第一无源柱155的材料相同或相似的材料。
连续单体可被限定为包括连续地连接到彼此的第一竖直孔130和第二竖直孔230中的第一牺牲柱150和第二牺牲柱250。另一个连续单体可被限定为包括连续地连接到彼此的第一虚拟竖直孔140和第二虚拟竖直孔240中的第一无源柱155和第二无源柱255。不连续单体可被限定为包括未连接到彼此的第一虚拟竖直孔140和第二虚拟竖直孔240中的第一无源柱155和第二无源柱255。可在第一无源柱155和第二无源柱255之间建立一对一的对应关系。例如，第一无源柱155的数量可与第二无源柱255的数量相同。
在一些实施例中，第二牺牲柱250中的每一个可在第三方向Z上与第一牺牲柱150中的相应一个重叠，并且第二无源柱255中的每一个可在第三方向Z上与第一无源柱155中的相应一个重叠，如图2H所示。应当理解，“元件A在一方向上与元件B重叠”(或类似语言)意味着存在至少一条在该方向上延伸并与元件A和元件B两者相交的线。
参考图2I，多个竖直沟道350可形成为穿透第一堆叠件S1和第二堆叠件S2并且与半导体衬底100电连接。例如，可执行蚀刻工艺以选择性地从第一竖直孔130和第二竖直孔230去除第一牺牲柱150和第二牺牲柱250，然后竖直沟道350可填充去除了第一牺牲柱150和第二牺牲柱250的空的第一竖直孔130和第二竖直孔230。如上所述，由于第一牺牲柱150和第二牺牲柱250可包括相对于模塑牺牲层110和模塑介电层120具有蚀刻选择性的材料，因此可以在没有模塑牺牲层110和模塑介电层120的蚀刻损失的情况下选择性地去除第一牺牲柱150和第二牺牲柱250。
每个竖直沟道350可包括沟道层352和围绕沟道层352的存储器层354。存储器层354可包括一个或多个介电层。例如，存储器层354可包括围绕沟道层352的隧道介电层、远离沟道层352的阻挡介电层、以及位于隧道介电层和阻挡介电层之间的电荷存储层。沟道层352可包括例如多晶硅。沟道层352可具有块形状或中空管形状。当沟道层352具有中空管形状时，介电层可填充中空管形状的空的内部。焊盘356可形成在每个竖直沟道350的顶端上。焊盘356可以是导体或杂质(例如，N型杂质)被注入其中的掺杂区域。
彼此竖直对齐的一对第一无源柱155和第二无源柱255可形成虚拟竖直沟道450。例如，竖直沟道350可设置在单元阵列区域CAR上，并且虚拟竖直沟道450可设置在延伸区域EXT上。虚拟竖直沟道450中的一些各自可以是连续单体，而虚拟竖直沟道450中的另一些各自可以是不连续单体。例如，虚拟竖直沟道450中的邻近单元阵列区域CAR的至少一个可以是第一无源柱155和第二无源柱255彼此物理接触的连续单体。相反，虚拟竖直沟道450中的远离单元阵列区域CAR的至少一个可以是第一无源柱155和第二无源柱255彼此物理间隔开的不连续单体。具有这种不连续单体的虚拟竖直沟道450可包括隔离的无源柱(也称为浮动无源柱)或者在第三方向Z上与第一无源柱155间隔开的第二无源柱255。在一些实施例中，距离单元阵列区域CAR最远的一对第一无源柱155和第二无源柱255可在第三方向Z上彼此间隔开，如图2I所示。
第一无源柱155和第二无源柱255可具有相同的介电体结构(dielectric bulkstructure)。在一些实施例中，第一无源柱155和第二无源柱255中的每一个可以是实心结构(solid structure)。在一些实施例中，第一无源柱155和第二无源柱255中的每一个可具有由单个材料层(例如，单个绝缘层)形成的其中没有界面的整体结构(unitarystructure)。
仍然参考图2I，第二无源柱255可具有均匀的高度。相反，第一无源柱155可具有不均匀的高度。例如，第一无源柱155中的一些可具有相同或相似的高度，而第一无源柱155中的另一些可具有随着第一无源柱155与单元阵列区域CAR之间的距离增加而减小(例如，逐渐减小)的高度。具有减小的高度的第一无源柱155可与对应的第二无源柱255间隔开。第一无源柱155和第二无源柱255之间在第三方向Z上的间隔距离可随着第一无源柱155和单元阵列区域CAR之间的距离增加而增加。
第二无源柱255中的一些可穿透平坦化的介电层301和阶梯结构300，并且第二无源柱255中的另一些可穿透平坦化的介电层301并且不穿透阶梯结构300。穿透阶梯结构300的第二无源柱255可直接接触相应的第一无源柱155。不穿透阶梯结构300的第二无源柱255可与相应的第一无源柱155间隔开。
参考图2J，可在模塑介电层120之间形成空间115。例如，可通过使用可选择性地蚀刻模塑牺牲层110的蚀刻剂的蚀刻工艺去除模塑牺牲层110，该去除可形成模塑介电层120之间的空间115。当模塑牺牲层110包括氮化硅时，可通过包含例如磷酸(H3PO4)的蚀刻剂选择性地去除模塑牺牲层110。尽管第一堆叠件S1和第二堆叠件S2具有由于在模塑介电层120之间形成空间115而导致的弱点(例如，部分容易受到诸如下垂或塌陷的影响)，但是虚拟竖直沟道450可用作支撑件以克服该弱点。
参考图2K，电极400可形成在模塑介电层120之间，因此可形成堆叠结构ST。例如，可沉积导电材料以形成填充空间115的电极400。电极400可包括例如多晶硅或金属。例如，电极400可包括钨。当执行工艺以用电极400填充空间115时，虚拟竖直沟道450可支撑阶梯结构300，并且第一堆叠件S1和第二堆叠件S2可不塌陷。
每个电极400可以是图1A中所示的接地选择线GSL、字线WL0至WL3、和串选择线SSL中的一个。每个电极400可包括设置在延伸区域EXT上的焊盘405或该电极400的端部。电极400的焊盘405可在延伸区域EXT上形成阶梯结构300，并且可由虚拟竖直沟道450支撑。
如图1B所示，可通过将杂质(例如，N型杂质)注入到相邻堆叠结构ST之间的半导体衬底100中来形成公共源极672，并且公共源极插塞676可形成为与公共源极672电连接并且沿着堆叠结构ST之间的公共源极672延伸。
参考图2L，位线630可形成在单元阵列区域CAR上，并且金属线650可形成在延伸区域EXT上。例如，层间介电层303可形成在半导体衬底100上并且可覆盖第二堆叠件S2和平坦化的介电层301。可通过沉积例如氧化硅、氮化硅或者它们的组合来形成层间介电层303。在单元阵列区域CAR上，位线触点530可形成为穿透层间介电层303并且与焊盘356连接。在延伸区域EXT上，金属触点550可形成为穿透层间介电层303和平坦化的介电层301并且与电极400的焊盘405连接。金属触点550可进一步穿透电极400的焊盘405上的模塑介电层120。可沉积并图案化导电材料以在层间介电层303上形成位线630和金属线650。位线630可通过位线触点530电连接到竖直沟道350。金属线650可通过金属触点550电连接到电极400的焊盘405。通过上述工艺，可制造三维半导体存储器装置1。
第一无源柱155具有邻近半导体衬底100的下部和与第一无源柱155的下部相对的上部。在一些实施例中，第一无源柱155的下部具有第一方向X上的第一宽度W1，并且第一无源柱155的上部具有第一方向X上的第二宽度W2，第二宽度W2大于第一宽度W1，如图2L所示。第二无源柱255具有邻近第一无源柱155的下部和与第二无源柱255的下部相对的上部。在一些实施例中，第二无源柱255的下部具有第一方向X上的第三宽度W3，并且第二无源柱255的上部具有第一方向X上的第四宽度W4，第四宽度W4大于第三宽度W3，如图2L所示。在一些实施例中，第一无源柱155的第二宽度W2可大于第二无源柱255的第三宽度W3。
图2M至图2Q示出了沿着图1B的线I-I截取的截面图，并且图2M至图2Q中的每一个示出了三维半导体存储器装置1的不同示例。
参考图2M，当通过图2G至图2I中所示的工艺在单元阵列区域CAR上形成竖直沟道350时，第二虚拟竖直孔240可填充有第二无源柱255，每个第二无源柱255具有与竖直沟道350的结构相同或相似的结构。因此，三维半导体存储器装置1可包括虚拟竖直沟道450，每个虚拟竖直沟道450具有异质结构。例如，第一无源柱155可具有介电体结构，并且第二无源柱255可具有与竖直沟道350的结构相同的结构。在一些实施例中，第二无源柱255可包括不同于第一无源柱15的材料。在一些实施例中，可在形成第二无源柱255之前形成第一无源柱155，如参考图2C和2H所述，并且应当理解，可通过不同的工艺形成第一无源柱155和第二无源柱155。
在一些实施例中，沟道层352和存储器层354可形成在每个第二虚拟竖直孔240中，如图2M所示。在一些实施例中，形成在距单元阵列区域CAR最远的第二虚拟竖直孔240中的沟道层352和存储器层354可在第三方向Z上与下面的第一无源柱155和半导体衬底100两者间隔开，如图2M所示。相反，单元阵列区域CAR上的竖直沟道350的沟道层352可直接接触半导体衬底100。在一些实施例中，形成在距单元矩阵区域CAR第二最远的第二虚拟竖直孔240中的沟道层352和存储器层354也可在第三方向Z上与下面的第一无源柱155和半导体衬底100两者间隔开，如图2M所示。在一些实施例中，第一无源柱155可不包括沟道层352。
参考图2N，当通过图2G_1和图2G_2中所示的工艺形成第二竖直孔230和第二虚拟竖直孔240时，所有第二虚拟竖直孔240可形成为使其深度足以使相应的第二虚拟竖直孔240下方的第一无源柱155暴露。在这种情况下，第二无源柱255可直接接触第一无源柱155，同时具有与第一无源柱155的介电体结构相同或相似的介电体结构。然后，三维半导体存储器装置1可包括虚拟竖直沟道450，每个虚拟竖直沟道450具有第一无源柱155和第二无源柱255彼此直接接触的连续单体。
参考图2O，如参考图2M所述，第二虚拟竖直孔240可填充有第二无源柱255，每个第二无源柱255具有与竖直沟道350的结构相同或相似的结构。然后，半导体存储器装置1可包括虚拟竖直沟道450，每个虚拟竖直沟道450具有异质结构和第一无源柱155和第二无源柱255彼此直接接触的连续单体。
在一些实施例中，沟道层352和存储器层354可形成在每个第二虚拟竖直孔240中，如图2O所示。在一些实施例中，形成在距单元阵列区域CAR最远的第二虚拟竖直孔240中的沟道层352可包括在第一水平处的最下端，并且形成在距单元阵列区域CAR第二最远的第二虚拟竖直孔240中的沟道层352可包括在高于第一水平的第二水平处的最下端，如图2O所示。在一些实施例中，形成在距单元阵列区域CAR最远的第二虚拟竖直孔240中的沟道层352的最上端和形成在距单元阵列区域CAR第二最远的第二虚拟竖直孔240中的沟道层352的最上端可处于相同的水平，如图2O所示。
参考图2P，三维半导体存储器装置1可包括虚拟竖直沟道450，并且构成虚拟竖直沟道450的第一无源柱155的数量可多于构成虚拟竖直沟道450的第二无源柱255的数量。数量的差可导致虚拟竖直沟道450中的至少一个可具有双柱或多柱结构，并且虚拟竖直沟道450中的至少一个可具有单柱结构。
例如，当通过参考图2G_1和图2G_2所述的工艺形成第二虚拟竖直孔240时，可不形成仅穿透平坦化的介电层301而不穿透第二堆叠件S2的阶梯结构300的第二虚拟竖直孔240。因此，虚拟竖直沟道450中的至少一个可具有第一无源柱155和第二无源柱255连续地连接到彼此的双柱结构，并且虚拟竖直沟道450中的至少一个可具有仅包括第一无源柱155而不包括第二无源柱255的单柱结构。第一无源柱155和第二无源柱255中的每一个可具有介电体结构。
参考图2Q，与图2P中所示的相同或相似，三维半导体存储器装置1可包括至少一个具有双柱结构的虚拟竖直沟道450和至少一个具有单柱结构的虚拟竖直沟道450。具有双柱结构的虚拟竖直沟道450可包括具有介电体结构的第一无源柱155，并且还可包括具有与竖直沟道350的结构相同的结构的第二无源柱255。具有单柱结构的虚拟竖直沟道450可包括具有介电体结构的单个第一无源柱155。
图3A至图3D示出了沿着图1B的线I-I截取的截面图，这些截面图示出了根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法。
参考图3A，可在阶梯结构300上进一步形成附加的模塑牺牲层112。例如，可执行与参考图2A至图2D所述的那些工艺相同或相似的工艺以在半导体衬底100上形成第一堆叠件S1和第二堆叠件S2，然后可执行与参考图2E所述的阶梯工艺相同或相似的阶梯工艺，以图案化第一堆叠件S1和第二堆叠件S2，这可形成阶梯结构300。在一些示例实施例中，当执行阶梯工艺时，可控制蚀刻目标以形成模塑牺牲层110的端部暴露在延伸区域EXT上的阶梯结构300。各附加的模塑牺牲层112可分别覆盖各模塑牺牲层110的暴露的端部，如图3A所示。
附加的模塑牺牲层112可包括与模塑牺牲层110的材料相同或相似的材料。例如，附加的模塑牺牲层112可包括例如氮化硅。在一些示例实施例中，由于阶梯结构300通过执行一次的阶梯工艺形成，所以可不要求在第一堆叠件S1上形成附加的模具牺牲层112与在第二堆叠件S2上形成附加的模具牺牲层112分开执行。因此，可通过在第一堆叠件S1和第二堆叠件S2上执行的单个工艺(例如，单个沉积工艺)来形成覆盖阶梯结构300的附加的模塑牺牲层112。
参考图3B，可执行与参考图2F至图2I所述的那些工艺相同或相似的工艺，以形成覆盖阶梯结构300的平坦化的介电层301并且在单元阵列区域CAR和延伸区域EXT上形成竖直沟道350和虚拟竖直沟道450。虚拟竖直沟道450中的邻近单元阵列区域CAR的至少一个可具有第一无源柱155和第二无源柱255彼此直接接触的连续单体，并且虚拟竖直沟道450中的远离单元阵列区域CAR的至少一个可具有第一无源柱155和第二无源柱255在第三方向Z上彼此间隔开的不连续单体。第一无源柱155和第二无源柱255可具有相同的介电体结构。
参考图3C，可执行与参考图2J和图2K所述的那些工艺相同或相似的工艺。可选择性地去除模塑牺牲层110以形成空间115，并且可形成电极400以填充空间115。由于附加的模塑牺牲层112包括与模塑牺牲层110的材料相同或相似的材料，所以附加的模塑牺牲层112也可与模塑牺牲层110一起被去除。如参考图3A所述，由于附加的模塑牺牲层112形成在模塑牺牲层110的端部，所以空间115可具有与模塑牺牲层110的端部对应的扩展的端部。因此，电极400的焊盘405可具有增加的厚度。例如，与电极400的其他部分相比，焊盘405可具有升高的顶表面，如图3C所示。
参考图3D，可执行与参考图2L所述的那些工艺相同或相似的工艺以形成位线630，位线630通过穿透层间介电层303的位线触点530电连接到竖直沟道350。此外，该工艺可形成金属线650，金属线650通过穿透层间介电层303的金属触点550电连接到电极400的焊盘405。由于电极400的焊盘405具有增加的厚度，所以当执行蚀刻工艺以形成其中形成金属触点550的接触孔时，焊盘405可具有改善的对于过蚀刻的抗性。因此，可防止接触孔穿透相应的焊盘405并且可防止接触孔延伸到紧接在被穿透的焊盘405下方的其他焊盘405。
虚拟竖直沟道450可具有与图2M至图2Q中所示的虚拟竖直沟道450的结构相同的结构。例如，虚拟竖直沟道450可具有图2M中所示的异质结构、图2N中所示的连续单体、或者图2O中所示的异质结构和连续单体两者。在一些实施例中，虚拟竖直沟道450中的至少一个可具有图2P或图2Q中所示的单柱结构。
图4A至图4F示出了沿着图1B的线I-I截取的截面图，这些截面图示出了根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法。
参考图4A，可执行与参考图2A至图2D所述的那些工艺相同或相似的工艺，以在半导体衬底100上形成第一堆叠件S1和第二堆叠件S2，并且形成分别与第一竖直孔130和第一虚拟竖直孔140竖直对齐的第二竖直孔230和第二虚拟竖直孔240。第二竖直孔230可显露(例如，暴露)第一竖直孔130中的第一牺牲柱150，并且第二虚拟竖直孔240可显露(例如，暴露)第一虚拟竖直孔140中的第一无源柱155。
参考图4B，第二牺牲柱250可形成在第二竖直孔230中，并且第二无源柱255可形成在第二虚拟竖直孔240中。例如，第二牺牲柱250可形成在第二竖直孔230和第二虚拟竖直孔240两者中，然后可执行与参考图2C所述的工艺相同或相似的工艺，使得第二无源柱255可替换第二虚拟竖直孔240中的第二牺牲柱250。因此，单元阵列区域CAR可在其上设置有竖直对齐并彼此接触的第一牺牲柱150和第二牺牲柱250，并且延伸区域EXT可在其上设置有竖直对齐并彼此接触的第一无源柱155和第二无源柱255。第一牺牲柱150和第二牺牲柱250可包括相同或相似的材料，例如多晶硅。第一无源柱155和第二无源柱255可包括相同或相似的材料，例如，氧化硅、氮化硅或者它们的组合。
参考图4C，可执行与参考图2E所述的工艺相同或相似的工艺。可执行阶梯工艺以图案化第一堆叠件S1和第二堆叠件S2，以在半导体衬底100上形成阶梯结构300。当蚀刻模塑介电层120和模塑牺牲层110时，可以以与模塑介电层120和模塑牺牲层110的蚀刻速率相同或相似的蚀刻速率蚀刻第一无源柱155和第二无源柱255。因此，可通过图案化第一堆叠件S1和第二堆叠件S2二者的单个阶梯工艺形成阶梯结构300，并且该单个阶梯工艺还可形成能够支撑阶梯结构300的虚拟竖直沟道450。
虚拟竖直沟道450中的至少一个可仅包括第一无源柱155。例如，距离单元阵列区域CAR最远的虚拟竖直沟道450可仅包括第一无源柱155。虚拟竖直沟道450中的至少一个可包括彼此竖直对齐的一对第一无源柱155和第二无源柱255。例如，最靠近单元阵列区域CAR的虚拟竖直沟道450可包括彼此竖直对齐的第一无源柱155和第二无源柱255，并且可具有第一无源柱155和第二无源柱255彼此直接接触的连续单体。第一无源柱155和第二无源柱255可具有相同的介电体结构。
在一些实施例中，距离单元阵列区域CAR最远的虚拟竖直沟道450可仅包括单个第一无源柱155，并且可不包括第二无源柱255，如图4C所示。在一些实施例中，最靠近单元阵列区域CAR的虚拟竖直沟道450可包括第一无源柱155和第二无源柱255两者，如图4C所示，并且第二无源柱255可在第三方向Z上与第一无源柱155重叠并且可直接接触第一无源柱155，如图4C所示。
虚拟竖直沟道450可具有彼此不同的高度。例如，虚拟竖直沟道450的高度可沿着从单元阵列区域CAR朝向延伸区域EXT的方向(对应于图1B的第一方向X)减小(例如，逐渐减小)。在一些实施例中，最靠近单元阵列区域CAR的虚拟竖直沟道450可具有最大的高度，并且距离单元阵列区域CAR最远的虚拟竖直沟道450可具有最小的高度，如图4C所示。
参考图4D，平坦化的介电层301可形成为覆盖半导体衬底100上的阶梯结构300，并且多个竖直沟道350可形成为穿透第一堆叠件S1和第二堆叠件S2并且与半导体衬底100电连接。例如，可执行蚀刻工艺以从第一竖直孔130和第二竖直孔230中选择性地去除第一牺牲柱150和第二牺牲柱250，然后竖直沟道350可填充去除了第一牺牲柱150和第二牺牲柱250的空的第一竖直孔130和第二竖直孔230。
参考图4E，可执行与参考图2J和图2K所述的那些工艺相同或相似的工艺以选择性地去除模塑牺牲层110以形成空间115，并用导电材料(例如，钨)填充空间115以形成电极400。然后，可获得其中电极400堆叠在模塑介电层120之间的堆叠结构ST。虚拟竖直沟道450可不突出超过阶梯结构300。
参考图4F，可执行与参考图2L所述的那些工艺相同或相似的工艺以形成层间介电层303并形成穿透层间介电层303并且耦接到(例如，电连接到)竖直沟道350的焊盘356的位线触点530。此外，这些工艺可形成穿透层间介电层303和平坦化的介电层301并且耦接到(例如，电连接到)电极400的焊盘405的金属触点550。在层间介电层303上，位线630可形成为与位线触点530连接(例如，电连接)，并且金属线650可形成为与金属触点550连接(例如，电连接)。
图5A至图5D示出了沿着图1B的线I-I截取的截面图，这些截面图示出了根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法。
参考图5A，如参考图4A至4C所述，可执行单个阶梯工艺以图案化第一堆叠件S1和第二堆叠件S2。然后，可在延伸区域EXT上形成阶梯结构300，并且同时，虚拟竖直沟道450可形成为不从阶梯结构300突出。在一些实施例中，虚拟竖直沟道450的上部可不突出超过阶梯结构300的上表面，如图5A所示，因此整个虚拟竖直沟道450可处于阶梯结构300中。单元阵列区域CAR可在其上设置有彼此竖直对齐的第一牺牲柱150和第二牺牲柱250。在一些示例实施例中，当形成阶梯结构300时，模塑牺牲层110的端部可暴露在延伸区域EXT上。
在形成阶梯结构300之后，阶梯结构300可在其上设置有附加的模塑牺牲层112，附加的模塑牺牲层112包括与模塑牺牲层110的材料相同或相似的材料。可通过在第一堆叠件S1和第二堆叠件S2上执行的单个工艺(例如，沉积工艺)来形成附加的模塑牺牲层112。附加的模塑牺牲层112可覆盖模塑牺牲层110的暴露的端部。附加的模塑牺牲层112还可覆盖虚拟竖直沟道450。
参考图5B，如参考图4C和图4D所述，平坦化的介电层301可形成为覆盖阶梯结构300，并且竖直沟道350可形成在单元阵列区域CAR上。例如，可执行蚀刻工艺以从第一竖直孔130和第二竖直孔230中选择性地去除第一牺牲柱150和第二牺牲柱250，然后竖直沟道350可填充去除了第一牺牲柱150和第二牺牲柱250的空的第一竖直孔130和第二竖直孔230。
参考图5C，如参考图4E所述，可选择性地去除模塑牺牲层110以形成空间115。当空间115填充有导电材料(例如，钨)以形成电极400时，可获得其中电极400设置在模塑介电层120之间的堆叠结构ST。当去除模塑牺牲层110时，也可去除附加的模塑牺牲层112以扩展空间115的端部，因此，电极400的焊盘405可具有增加的厚度。
参考图5D，如参考图4F所述，在形成层间介电层303之后，位线触点530可形成为穿透层间介电层303并且与竖直沟道350的焊盘356连接(例如，电连接)，并且金属触点550可形成为穿透层间介电层303和平坦化的介电层301并且与电极400的焊盘405连接(例如，电连接)。在层间介电层303上，位线630可形成为与位线触点530连接(例如，电连接)，并且金属线650可形成为与金属触点550连接(例如，电连接)。
根据本发明构思，尽管增加了在半导体衬底上形成的堆叠件的数量，但是单个阶梯工艺可形成阶梯结构。由于阶梯结构由单个阶梯工艺形成，所以由于工艺数量的减少导致的工艺简化可降低制造成本。
通过所附权利要求和参考附图所述的说明书，与本发明构思和现有技术相比的优点将变得显而易见。在权利要求中明确地要求并且具体地指出本发明构思。然而，通过结合附图参考本说明书可最好地理解本发明构思。在整个说明书中，相同的附图标记表示相同的组件。
本发明构思的该具体实施方式不应被解释为限于这里阐述的实施例，并且旨在本发明构思在不脱离本发明构思的精神和范围的情况下覆盖本发明的各种组合、修改和变化。所附权利要求应被解释为包括其他实施例。

Claims (25)

1.一种集成电路装置，包括：
衬底，其包括沿水平方向布置的单元区域和延伸区域；
多个导电层，其在垂直于所述水平方向的竖直方向上堆叠在所述单元区域上，其中，所述多个导电层延伸到所述延伸区域上并且在所述延伸区域上具有阶梯结构；和
多个竖直结构，其位于所述衬底上，其中，所述多个竖直结构中的每一个在所述竖直方向上延伸，并且所述多个竖直结构包括在所述单元区域上的第一竖直结构和在所述延伸区域上的第二竖直结构，
其中，所述第一竖直结构延伸穿过所述多个导电层并且包括第一沟道层，
其中，所述第二竖直结构处于所述多个导电层的所述阶梯结构中并且包括第二沟道层，并且
其中，所述第二沟道层在所述竖直方向上与所述衬底间隔开。
2.根据权利要求1所述的集成电路装置，其中，所述第一沟道层直接接触所述衬底。
3.根据权利要求1所述的集成电路装置，其中，所述第二竖直结构包括顺序地堆叠在所述衬底上的下部和上部，并且
其中，所述第二竖直结构的所述下部具有包括绝缘材料的整体结构。
4.根据权利要求1所述的集成电路装置，其中，所述第二竖直结构包括顺序地堆叠在所述衬底上的下部和上部，并且
其中，所述第二竖直结构的所述下部没有所述第二沟道层。
5.根据权利要求1所述的集成电路装置，其中，所述多个竖直结构还包括在所述延伸区域上的第三竖直结构和第四竖直结构，
其中，所述第四竖直结构延伸穿过所述多个导电层的所述阶梯结构，并且
其中，所述第三竖直结构与所述第四竖直结构重叠并且在所述竖直方向上与所述第四竖直结构间隔开。
6.根据权利要求5所述的集成电路装置，其中，所述第一竖直结构、所述第二竖直结构和所述第四竖直结构沿着所述水平方向顺序地布置，并且
其中，所述第二竖直结构的所述第二沟道层的最下端处于第一水平，并且所述第四竖直结构的最上端处于低于所述第一水平的第二水平。
7.根据权利要求5所述的集成电路装置，其中，所述第三竖直结构包括第三沟道层，并且
其中，所述第三沟道层在所述竖直方向上与所述多个导电层的所述阶梯结构间隔开。
8.根据权利要求1所述的集成电路装置，其中，所述多个竖直结构还包括在所述延伸区域上的第三竖直结构，并且所述第一竖直结构、所述第二竖直结构和所述第三竖直结构沿着所述水平方向顺序地布置，
其中，所述第三竖直结构延伸穿过所述多个导电层的所述阶梯结构，并且包括在所述竖直方向上与所述衬底间隔开的第三沟道层，并且
其中，所述第二沟道层的最下端处于第一水平，并且所述第三沟道层的最下端处于低于所述第一水平的第二水平。
9.根据权利要求8所述的集成电路装置，其中，所述第二沟道层的最上端和所述第三沟道层的最上端处于相等的水平。
10.根据权利要求8所述的集成电路装置，其中，所述第三竖直结构包括顺序地堆叠在所述衬底上的下部和上部，并且
其中，所述第三竖直结构的所述下部具有包括绝缘材料的整体结构。
11.根据权利要求1所述的集成电路装置，其中，所述第二竖直结构包括顺序地堆叠在所述衬底上并且彼此直接接触的下部和上部，并且
其中，所述第二竖直结构的所述上部的最下端具有所述水平方向上的第一宽度，所述第二竖直结构的所述下部的最上端具有所述水平方向上的第二宽度，并且所述第二宽度宽于所述第一宽度，并且
其中，所述第二沟道层的最下端直接接触所述第二竖直结构的所述下部的最上端。
12.一种集成电路装置，包括：
衬底，其包括沿水平方向布置的第一区域和第二区域；
堆叠结构，其位于所述衬底上，其中，所述堆叠结构包括在垂直于所述水平方向的竖直方向上堆叠在所述衬底的所述第一区域上的多个导电层，并且其中，所述多个导电层延伸到所述衬底的所述第二区域上并且在所述衬底的所述第二区域上具有阶梯结构；和
多个竖直结构，其位于所述衬底上，其中，所述多个竖直结构各自在所述竖直方向上延伸，并且
其中，所述多个竖直结构包括：
第一竖直结构，其位于所述衬底的所述第一区域上，并延伸穿过所述多个导电层；
第二竖直结构，其位于所述衬底的所述第二区域上，并延伸穿过所述多个导电层的所述阶梯结构；和
第三竖直结构，其在所述竖直方向上与所述第二竖直结构重叠并且与所述第二竖直结构间隔开。
13.根据权利要求12所述的集成电路装置，其中，所述第一竖直结构包括直接接触所述衬底的第一沟道层，并且
其中，所述第三竖直结构包括在所述竖直方向上与所述衬底间隔开的第二沟道层。
14.根据权利要求13所述的集成电路装置，其中，所述第一沟道层的最上端和所述第二沟道层的最上端处于相等的水平。
15.根据权利要求12所述的集成电路装置，其中，所述多个竖直结构还包括延伸穿过所述多个导电层的所述阶梯结构的第四竖直结构，
其中，所述第一竖直结构、所述第二竖直结构和所述第四竖直结构沿所述水平方向顺序地布置，并且
其中，所述第二竖直结构的最上端处于第一水平，并且所述第四竖直结构的最上端处于低于所述第一水平的第二水平。
16.根据权利要求12所述的集成电路装置，其中，所述第二竖直结构具有包括第一绝缘材料的整体结构。
17.根据权利要求16所述的集成电路装置，其中，所述第三竖直结构具有包括第二绝缘材料的整体结构。
18.一种集成电路装置，包括：
衬底，其包括沿水平方向布置的单元区域和延伸区域；
堆叠结构，其位于所述衬底上，其中，所述堆叠结构包括在垂直于所述水平方向的竖直方向上堆叠在所述单元区域上的多个导电层，并且其中，所述多个导电层延伸到所述延伸区域上并且在所述延伸区域上具有阶梯结构；和
多个竖直结构，其位于所述衬底上，其中，所述多个竖直结构包括延伸穿过所述单元区域上的所述多个导电层的第一竖直结构和延伸穿过所述多个导电层的所述阶梯结构的第二竖直结构，其中，所述第二竖直结构包括顺序地堆叠在所述衬底上的下部和上部，并且其中，所述第二竖直结构的所述上部包括与所述第二竖直结构的所述下部不同的材料。
19.根据权利要求18所述的集成电路装置，其中，所述第一竖直结构包括第一沟道层，并且
其中，所述第二竖直结构的所述上部包括与所述衬底间隔开的第二沟道层。
20.根据权利要求19所述的集成电路装置，其中，所述第二竖直结构的所述下部具有包括绝缘材料的整体结构。
21.根据权利要求18所述的集成电路装置，其中，所述第一竖直结构包括第一沟道层，并且所述第一沟道层的最下端处于第一水平，并且
其中，所述第二竖直结构包括第二沟道层，并且所述第二沟道层的最下端处于高于所述第一水平的第二水平。
22.根据权利要求21所述的集成电路装置，其中，所述第一沟道层直接接触所述衬底。
23.根据权利要求21所述的集成电路装置，其中，所述第一沟道层的最上端和所述第二沟道层的最上端处于相等的水平。
24.根据权利要求18所述的集成电路装置，其中，所述第二竖直结构的所述上部的最下端具有所述水平方向上的第一宽度，所述第二竖直结构的所述下部的最上端具有所述水平方向上的第二宽度，并且所述第二宽度大于所述第一宽度。
25.根据权利要求18所述的集成电路装置，其中，所述第二竖直结构的所述上部和所述第二竖直结构的所述下部通过不同的工艺形成。
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