KR102626837B1 - 3차원 반도체 메모리 장치, 이의 동작 방법 및 이를 포함하는 전자 시스템 - Google Patents
3차원 반도체 메모리 장치, 이의 동작 방법 및 이를 포함하는 전자 시스템 Download PDFInfo
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Abstract
본 발명은 기판, 상기 기판 상에 제공되며, 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 및 상기 적층 구조체를 관통하는 채널 홀들 내에 제공되며, 상기 기판의 상면에 수직한 방향으로 연장되는 수직 채널 구조체들을 포함하되, 상기 수직 채널 구조체들 각각은 상기 채널 홀들의 내측벽을 컨포멀하게 덮고, 강유전 물질을 포함하는 단일층 구조의 데이터 저장 패턴, 상기 데이터 저장 패턴의 측벽을 덮고, 산화물 반도체 물질을 포함하는 수직 채널 패턴, 상기 수직 채널 패턴의 상면 상의 도전 패드, 및 상기 수직 채널 패턴 및 상기 도전 패드로 둘러싸인 수직 반도체 패턴을 포함하고, 상기 수직 채널 패턴은 상기 기판의 상면과 접촉하는 제1 부분 및 상기 데이터 저장 패턴과 상기 수직 반도체 패턴 사이에 제공되는 제2 부분을 포함하고, 상기 수직 반도체 패턴은 상기 수직 채널 패턴의 상기 제1 부분을 사이에 두고 상기 기판과 서로 이격되는 3차원 반도체 메모리 장치, 이의 제조 방법, 이의 동작 방법 및 이를 포함하는 전자 시스템을 개시한다.
Description
본 발명은 3차원 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 전기적 특성이 개선된 3차원 반도체 메모리 장치, 이의 제조 방법, 이의 동작 방법 및 이를 포함하는 전자 시스템에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 일 기술적 과제는 전기적 특성이 개선된 3차원 반도체 메모리 장치, 이의 제조 방법, 이의 동작 방법 및 이를 포함하는 전자 시스템을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판, 상기 기판 상에 제공되며, 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 및 상기 적층 구조체를 관통하는 채널 홀들 내에 제공되며, 상기 기판의 상면에 수직한 방향으로 연장되는 수직 채널 구조체들을 포함하되, 상기 수직 채널 구조체들 각각은 상기 채널 홀들의 내측벽을 컨포멀하게 덮고, 강유전 물질을 포함하는 단일층 구조의 데이터 저장 패턴, 상기 데이터 저장 패턴의 측벽을 덮고, 산화물 반도체 물질을 포함하는 수직 채널 패턴, 상기 수직 채널 패턴의 상면 상의 도전 패드, 및 상기 수직 채널 패턴 및 상기 도전 패드로 둘러싸인 수직 반도체 패턴을 포함하고, 상기 수직 채널 패턴은 상기 기판의 상면과 접촉하는 제1 부분 및 상기 데이터 저장 패턴과 상기 수직 반도체 패턴 사이에 제공되는 제2 부분을 포함하고, 상기 수직 반도체 패턴은 상기 수직 채널 패턴의 상기 제1 부분을 사이에 두고 상기 기판과 서로 이격될 수 있다.
상기 수직 반도체 패턴은 실리콘 계열 물질을 포함할 수 있다.
상기 기판은 제1 도전형의 불순물이 도핑된 반도체 기판이고, 상기 수직 반도체 패턴은 상기 제1 도전형의 불순물이 도핑된 폴리 실리콘을 포함할 수 있다.
상기 도전 패드는 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 반도체 물질을 포함할 수 있다.
상기 데이터 저장 패턴은 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나를 포함할 수 있다.
상기 수직 채널 패턴은 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질을 포함할 수 있다.
상기 데이터 저장 패턴은 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태를 갖고, 상기 수직 채널 패턴은 하단이 닫힌(closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다.
상기 도전 패드의 적어도 일부는 상기 게이트 전극들 중 최상부의 것과 수평 방향으로 중첩될 수 있다.
상기 수직 채널 패턴의 상기 제1 부분의 일부는 상기 게이트 전극들 중 최하부의 것과 수평 방향으로 중첩될 수 있다.
상기 도전 패드는 폭이 불연속적으로 변하는 단차를 갖고, 상기 도전 패드의 측벽은 상기 층간 절연막들 중 최상부의 것과 접촉할 수 있다.
상기 수직 채널 구조체들 각각은, 상기 수직 반도체 패턴 및 상기 도전 패드로 둘러싸인 공간을 채우는 매립 절연 패턴을 더 포함할 수 있다.
상기 매립 절연 패턴은 폭이 불연속적으로 변하는 단차를 갖고, 상기 단차보다 낮은 레벨에 위치하는 상기 매립 절연 패턴의 하부는 상기 수직 반도체 패턴으로 둘러싸이고, 상기 단차보다 높은 레벨에 위치하는 상기 매립 절연 패턴의 상부는 상기 도전 패드 및 상기 수직 반도체 패턴의 일부로 둘러싸이고, 상기 상부의 폭은 상기 하부의 폭보다 클 수 있다.
상기 도전 패드는 균일한 두께를 갖고, 상기 도전 패드의 하면은 상기 수직 반도체 패턴의 상면 및 상기 매립 절연 패턴의 상면과 공면을 이루고, 상기 게이트 전극들 중 최상부의 것의 하면보다 높은 레벨에 위치할 수 있다.
상기 채널 홀들 각각은 상기 기판의 일부 및 상기 적층 구조체를 관통하는 제1 채널 홀 및 상기 제1 채널 홀과 연결되는 제2 채널 홀을 포함하고, 상기 제1 및 제2 채널 홀들은 서로 연결되는 경계에서 서로 다른 직경을 갖고, 상기 수직 채널 구조체들 각각은 상기 제1 채널 홀 내부를 채우는 제1 구조체 및 상기 제1 구조체 상에 제공되며 상기 제2 채널 홀 내부를 채우는 제2 구조체를 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법은 기판 상에 교대로 적층된 층간 절연막들 및 희생막들을 포함하는 몰드 구조체를 형성하는 것, 상기 몰드 구조체를 관통하는 채널 홀들을 형성하는 것, 상기 채널 홀들 내부에 수직 채널 구조체들을 형성하는 것, 상기 몰드 구조체를 관통하며 일 방향으로 연장되는 라인 형태를 갖는 분리 트렌치를 형성하는 것, 상기 분리 트렌치에 의해 노출된 상기 희생막들을 선택적으로 제거하는 것, 및 상기 희생막들이 제거된 공간을 채우는 게이트 전극들을 형성하는 것을 포함하되, 각각의 상기 수직 채널 구조체들을 형성하는 것은 상기 채널 홀들 각각의 내측벽을 컨포멀하게 덮는 데이터 저장 패턴을 형성하는 것, 상기 데이터 저장 패턴의 측벽을 덮는 수직 채널 패턴을 형성하는 것, 상기 수직 채널 패턴으로 둘러싸인 공간을 채우는 수직 반도체 패턴을 형성하는 것, 및 상기 수직 채널 패턴의 상부 및 상기 수직 반도체 패턴의 상부를 리세스시키는 것 및 리세스된 영역 내에 도핑된 반도체 물질을 채우는 것을 통해 도전 패드를 형성하는 것을 포함하고, 상기 데이터 저장 패턴은 강유전 물질을 포함하는 단일층 구조로 형성되고, 상기 수직 채널 패턴은 산화물 반도체 물질로 형성될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법은 상기 분리 트렌치에 의해 노출되는 상기 기판 내에 공통 소스 영역을 형성하는 것, 및 상기 분리 트렌치의 측벽을 덮는 절연 스페이서 및 상기 절연 스페이서로 둘러싸인 상기 분리 트렌치의 내부 공간을 채우는 공통 소스 플러그를 형성하는 것을 더 포함할 수 있다.
상기 수직 채널 패턴을 형성하는 것은 상기 데이터 저장 패턴의 하부 측벽을 덮고, 상기 기판과 접촉하는 제1 부분을 형성하는 것, 및 상기 제1 부분 상에서 상기 데이터 저장 패턴의 상부 측벽을 컨포멀하게 덮는 제2 부분을 형성하는 것을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 동작 방법은 강유전 물질을 포함하는 단일층 구조의 데이터 저장 패턴, 상기 데이터 저장 패턴의 측벽을 덮고 산화물 반도체 물질을 포함하는 수직 채널 패턴, 상기 수직 채널 패턴의 상면 상의 도전 패드, 및 상기 수직 채널 패턴 및 상기 도전 패드로 둘러싸인 수직 반도체 패턴을 포함하는 스트링들, 상기 스트링들과 수평 방향으로 연결되는 선택 라인들 및 워드 라인들, 및 상기 스트링들과 수직 방향으로 연결되는 비트 라인들을 포함하는 3차원 반도체 메모리 장치에 있어서, 상기 스트링들 중 데이터 저장의 대상이 되는 대상 메모리 셀을 포함하는 대상 스트링과 연결되는 제1 비트 라인에 전원 전압을 인가하는 것, 상기 대상 스트링과 연결되는 적어도 하나의 선택 라인에 상기 전원 전압보다 작은 값의 GIDL 전압을 인가하는 것, 상기 워드 라인들 중 하나인 선택 워드 라인에 프로그램 전압을 인가하는 것, 상기 워드 라인들 중 상기 선택 워드 라인 외의 비선택 워드 라인들 각각에 패스 전압을 인가하는 것, 상기 전원 전압과 상기 GIDL 전압의 차이를 통해 GIDL을 발생시키는 것, 및 홀을 상기 대상 스트링의 채널에 해당하는 상기 수직 반도체 패턴 및 상기 수직 채널 패턴으로 주입 및 확산시키는 것을 포함할 수 있다.
상기 대상 스트링에 인접하는 제1 인접 스트링과 연결되는 제2 비트 라인에 상기 전원 전압보다 작은 값의 전압을 인가하는 것, 및 상기 제1 비트 라인과 연결되는 제2 인접 스트링과 연결되는 적어도 하나의 선택 라인에 상기 전원 전압을 인가하는 것을 더 포함하되, 상기 대상 메모리 셀에 대한 선택적인 홀 주입 기반 프로그램 동작을 수행할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 동작 방법은 상기 전원 전압, 상기 GIDL 전압, 상기 프로그램 전압 및 상기 패스 전압의 값들 및 인가 타이밍들을 조절하는 것을 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템은 기판, 상기 기판 상에 제공되며, 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 및 상기 적층 구조체를 관통하는 채널 홀들 내에 제공되며, 상기 기판의 상면에 수직한 방향으로 연장되는 수직 채널 구조체들 및 상기 수직 채널 구조체들 중 어느 하나와 전기적으로 연결되는 입출력 패드를 포함하는 3차원 반도체 메모리 장치, 및 상기 입출력 패드를 통하여 상기 3차원 반도체 메모리 장치와 전기적으로 연결되며, 상기 3차원 반도체 메모리 장치를 제어하는 컨트롤러를 포함하되, 상기 수직 채널 구조체들 각각은 상기 채널 홀들의 내측벽을 컨포멀하게 덮고, 강유전 물질을 포함하는 단일층 구조의 데이터 저장 패턴, 상기 데이터 저장 패턴의 측벽을 덮고, 산화물 반도체 물질을 포함하는 수직 채널 패턴, 상기 수직 채널 패턴의 상면 상의 도전 패드, 및 상기 수직 채널 패턴 및 상기 도전 패드로 둘러싸인 수직 반도체 패턴을 포함하고, 상기 수직 채널 패턴은 상기 기판의 상면과 접촉하는 제1 부분 및 상기 데이터 저장 패턴과 상기 수직 반도체 패턴 사이에 제공되는 제2 부분을 포함하고, 상기 수직 반도체 패턴은 상기 수직 채널 패턴의 상기 제1 부분을 사이에 두고 상기 기판과 서로 이격될 수 있다.
상기 수직 반도체 패턴은 실리콘 계열 물질을 포함하고, 상기 수직 반도체 패턴은 제1 도전형의 불순물이 도핑된 폴리 실리콘을 포함하고, 상기 도전 패드는 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 반도체 물질을 포함하고, 상기 데이터 저장 패턴은 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나를 포함하고, 상기 수직 채널 패턴은 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질을 포함할 수 있다.
상기 도전 패드의 적어도 일부는 상기 게이트 전극들 중 최상부의 것과 수평 방향으로 중첩될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 수직 채널 패턴이 누설 전류 특성이 우수한 물질을 포함하는 점으로 인하여 게이트 전극들 또는 기판으로의 누설 전류가 차단, 억제 또는 최소화될 수 있고 게이트 전극들 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)이 개선될 수 있다.
또한, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 수직 반도체 패턴이 홀 이동도가 우수한 물질을 포함하는 점으로 인하여 게이트 전극들 중 적어도 어느 하나에서의 GIDL에 의한 홀 주입 및 확산이 용이해질 수 있다.
또한, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 동작 방법은 선택적인 홀 주입 기반 프로그램 동작을 수행할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 설명하기 위한 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로, 도 2를 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 확대도로, 도 3의 A 부분에 대응된다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 동작 방법을 설명하기 위한 간략 회로도이다.
도 6 내지 도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 2를 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
도 12 내지 도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로, 각각 도 2를 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로, 도 2를 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 확대도로, 도 3의 A 부분에 대응된다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 동작 방법을 설명하기 위한 간략 회로도이다.
도 6 내지 도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 2를 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
도 12 내지 도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로, 각각 도 2를 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 수정 및 변경을 가할 수 있다. 단지, 본 실시예의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 설명의 편의를 위하여 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 또한 본 명세서에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다. 여기에 설명되고 예시되는 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치, 이의 제조 방법, 이의 동작 방법 및 이를 포함하는 전자 시스템에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 설명하기 위한 간략 회로도이다.
도 1을 참조하면, 본 발명에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL0, BL1, BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0, BL1, BL2) 사이에 제공되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 제1 방향(D1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 일 예로, 제2 방향(D2)은 제1 방향(D1)과 직교하는 방향일 수 있다. 셀 스트링들(CSTR)은 각각 제3 방향(D3)을 따라 연장될 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교하는 방향일 수 있다. 비트 라인들(BL0, BL1, BL2)은 제1 방향(D1)으로 서로 이격될 수 있다. 비트 라인들(BL0, BL1, BL2)은 각각 제2 방향(D2)으로 연장될 수 있다.
비트 라인들(BL0, BL1, BL2) 각각에 복수 개의 셀 스트링들(CSTR)이 병렬 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수 개의 비트 라인들(BL0, BL1, BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 제공될 수 있다. 공통 소스 라인(CSL)은 복수 개로 제공될 수 있다. 복수 개의 공통 소스 라인들(CSL)은 2차원적으로 배열될 수 있다. 공통 소스 라인들(CSL)에 동일한 전압이 인가될 수 있거나, 또는 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST) 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인들(BL0, BL1, BL2) 중 하나에 접속될 수 있다. 이와 달리, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소스 라인들(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이 및 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.
실시예들에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL0, GSL1, GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터(ECT)는 복수 개로 제공될 수 있다. 공통 소스 라인들(CSL)은 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.
공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 제공되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되더라도, 서로 다른 행 또는 열에 제공되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격될 수 있다. 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되는 접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작 시 게이트 유도 드레인 누설(Gate Induced Drain Leakage; 이하 GIDL)을 발생시킬 수 있다. 일부 실시예들에서, 메모리 셀 어레이의 소거 동작시 비트 라인들(BL0, BL1, BL2) 및/또는 공통 소스 라인들(CSL)에 소거 전압이 인가될 수 있으며, 스트링 선택 트랜지스터(SST) 및/또는 소거 제어 트랜지스터들(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로, 도 2를 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
도 2 및 도 3을 참조하면, 기판(100) 상에 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 나란히 연장될 수 있다. 적층 구조체들(ST)은 제2 방향(D2)을 따라 배열될 수 있고, 제2 방향(D2)으로 서로 이격될 수 있다. 기판(100)은 불순물이 도핑된 반도체 기판일 수 있다. 기판(100)은 제1 도전형(예를 들어, P형)의 불순물이 도핑된 반도체 기판일 수 있다. 기판(100)은, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
적층 구조체들(ST)은 각각 기판(100)의 상면에 수직한 제3 방향(D3)으로 교대로 적층된 게이트 전극들(ELa, ELb, ELc), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 적층 구조체들(ST)의 상면은 기판(100)의 상면과 평행할 수 있다.
다시 도 1을 참조하면, 각각의 게이트 전극들(ELa, ELb, ELc)은 기판(100) 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다. 게이트 전극들(ELa, ELb, ELc) 각각은 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(ELa, ELb, ELc)은, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈륨 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
보다 구체적으로, 게이트 전극들(ELa, ELb, ELc)은 최하부의 제1 게이트 전극(ELa), 최상부의 제3 게이트 전극(ELc) 및 제1 게이트 전극(ELa)과 제3 게이트 전극(ELc) 사이의 복수의 제2 게이트 전극들(ELb)을 포함할 수 있다. 제1 게이트 전극(ELa) 및 제3 게이트 전극(ELc)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(ELa) 및 제3 게이트 전극(ELc)은 복수로 제공될 수도 있다.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(ELa, ELb, ELc)은 기판(100)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(ELc)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(100)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(ELa)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(100)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(ELa, ELb, ELc)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있고, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 달라질 수 있다. 층간 절연막들(ILD)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
적층 구조체들(ST) 및 기판(100)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS) 각각의 일부는 기판(100) 내부에 매립될 수 있고, 수직 채널 구조체들(VS)의 하면은 기판(100)의 상면보다 낮은 레벨에 위치할 수 있다. 수직 채널 구조체들(VS)은 기판(100)과 연결될 수 있다.
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 2개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 다만, 본 발명은 이에 제한되지 않으며 3개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다.
수직 채널 구조체들(VS) 각각은 기판(100)으로부터 제3 방향(D3)으로 연장되는 장축을 갖는 실린더 형태를 가질 수 있다. 수직 채널 구조체들(VS) 각각은, 예를 들어, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가할 수 있다. 수직 채널 구조체들(VS) 각각의 상면은 원형, 타원형 또는 바(bar) 형태를 가질 수 있다.
수직 채널 구조체들(VS) 각각은 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP), 수직 반도체 패턴(VSP) 및 도전 패드(PAD)를 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 데이터 저장 패턴(DSP)은 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 채널 패턴(VCP)은 하단이 닫힌(closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP) 및 도전 패드(PAD)로 둘러싸인 공간을 채울 수 있다.
데이터 저장 패턴(DSP)은 채널 홀들(CH) 각각의 내측벽을 덮을 수 있고, 게이트 전극들(ELa, ELb, ELc)의 측벽들과 접촉할 수 있다. 데이터 저장 패턴(DSP)은 강유전 물질을 포함하는 단일층 구조를 가질 수 있다. 데이터 저장 패턴(DSP)은, 예를 들어, 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나를 포함할 수 있다. 데이터 저장 패턴(DSP)은 분극 현상에 의한 전압 변화로 이진 데이터 값을 나타낼 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)의 측벽을 덮을 수 있다. 수직 채널 패턴(VCP)은 제1 부분(VCPa) 및 제1 부분(VCPa) 상의 제2 부분(VCPb)을 포함할 수 있다.
수직 채널 패턴(VCP)의 제1 부분(VCPa)은 채널 홀들(CH) 각각의 하부에 제공될 수 있고, 기판(100)과 접촉할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCPa)의 두께는, 예를 들어, 제1 게이트 전극(ELa)의 두께보다 클 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCPa)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCPa)의 상면은 제1 게이트 전극(ELa)의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제1 부분(VCPa)의 상면은 제1 게이트 전극(ELa)의 상면과 제2 게이트 전극들(ELb) 중 최하부의 것의 하면 사이에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCPa)의 하면은 기판(100)의 최상면(즉, 층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCPa)의 일부는 제1 게이트 전극(ELa)과 수평 방향으로 중첩될 수 있다. 이하에서, 수평 방향은 제1 방향(D1) 및 제2 방향(D2)과 나란한 평면 상에서 연장되는 임의의 방향을 의미한다.
수직 채널 패턴(VCP)의 제2 부분(VCPb)은 제1 부분(VCPa)의 상면으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCPb)은 데이터 저장 패턴(DSP)과 수직 반도체 패턴(VSP) 사이에 제공될 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCPb)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCPb)의 상면은 제2 게이트 전극들(ELb) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제2 부분(VCPb)의 상면은 제3 게이트 전극(ELc)의 상면과 하면 사이에 위치할 수 있다.
수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질을 포함할 수 있다. 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질을 포함할 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질을 포함할 수 있다.
수직 채널 패턴(VCP)은 게이트 전극들(ELa, ELb, ELc) 또는 기판(100)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(ELa, ELb, ELc) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있다. 이에 따라 본 발명에 따른 3차원 반도체 메모리 장치의 전기적 특성이 개선될 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)의 제2 부분(VCPb)으로 둘러싸일 수 있다. 수직 반도체 패턴(VSP)의 상면은 도전 패드(PAD)와 접촉할 수 있고, 수직 반도체 패턴(VSP)의 하면은 수직 채널 패턴(VCP)의 제1 부분(VCPa)과 접촉할 수 있다. 수직 반도체 패턴(VSP)은 기판(100)과 제3 방향(D3)으로 이격될 수 있다. 다시 말하면, 수직 반도체 패턴(VSP)은 기판(100)으로부터 전기적으로 플로팅될 수 있다.
수직 반도체 패턴(VSP)은 홀을 확산시킬 수 있는 실리콘 계열 물질을 포함할 수 있다. 수직 반도체 패턴(VSP)은, 예를 들어, 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor) 물질 또는 다결정(polycrystalline) 반도체 물질을 포함할 수 있다. 예를 들어, 수직 반도체 패턴(VSP)은 기판(100)과 동일한 제1 도전형(예를 들어, P형)의 불순물이 도핑된 폴리 실리콘을 포함할 수 있다.
수직 반도체 패턴(VSP)은 홀 이동도(hole mobility)가 우수할 수 있고, 이에 따라 게이트 전극들(ELa, ELb, ELc) 중 적어도 어느 하나에서의 GIDL에 의한 홀 주입 및 확산을 도울 수 있다. 수직 반도체 패턴(VSP)에 의해 홀이 수직 채널 패턴(VCP)에 보다 쉽게 전달될 수 있다. 즉, 수직 반도체 패턴(VSP)은 홀 주입 기반 메모리 동작을 가능케 할 수 있고, 이에 따라 본 발명에 따른 3차원 반도체 메모리 장치의 전기적 특성이 개선될 수 있다.
다시 도 1을 참조하면, 수직 채널 구조체들(VS)은 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCPb)의 상면 및 수직 반도체 패턴(VSP)의 상면 상에 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 채널 패턴(VCP)의 상부 및 수직 반도체 패턴(VSP)의 상부와 연결될 수 있다. 도전 패드(PAD)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드(PAD)의 하면은 제3 게이트 전극(ELc)의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 도전 패드(PAD)의 하면은 제3 게이트 전극(ELc)의 상면과 하면 사이에 위치할 수 있다. 즉, 도전 패드(PAD)의 적어도 일부는 제3 게이트 전극(ELc)과 수평 방향으로 중첩될 수 있다.
도전 패드(PAD)는 불순물이 도핑된 반도체 또는 도전 물질을 포함할 수 있다. 도전 패드(PAD)는, 예를 들어, 수직 반도체 패턴(VSP)과 다른(보다 정확하게는 제1 도전형(예를 들어, P형)과 다른) 제2 도전형(예를 들어, N형)의 불순물이 도핑된 반도체 물질을 포함할 수 있다.
도전 패드(PAD)는 후술하는 비트 라인(BL)과 수직 채널 패턴(VCP)(또는 수직 반도체 패턴(VSP)) 사이의 접촉 저항을 줄일 수 있다. 도전 패드(PAD)는 수직 반도체 패턴(VSP)으로 홀을 공급할 수 있다.
서로 인접한 적층 구조체들(ST) 사이에서 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 공통 소스 영역(CSR)은 분리 트렌치(TR)에 의해 노출되는 기판(100) 내부에 제공될 수 있다. 공통 소스 영역(CSR)은 기판(100) 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제1 도전형과 다른 제2 도전형(예를 들어, N형)의 불순물이 도핑된 반도체 물질을 포함할 수 있다. 공통 소스 영역(CSR)은 도 1의 공통 소스 라인(CSL)에 해당할 수 있다.
공통 소스 플러그(CSP)가 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 판 형태를 가질 수 있다. 공통 소스 플러그(CSP)는, 예를 들어, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가할 수 있다.
공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 마주보도록 제공될 수 있다. 절연 스페이서들(SP)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질을 포함할 수 있다.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(150)이 제공될 수 있다. 캡핑 절연막(150)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(150)은, 예를 들어, 층간 절연막들(ILD)과 다른 절연 물질을 포함할 수 있다. 캡핑 절연막(150) 내부에 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BPLG)가 제공될 수 있다. 비트 라인 콘택 플러그(BPLG)는, 예를 들어, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가할 수 있다.
캡핑 절연막(150) 및 비트 라인 콘택 플러그(BPLG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 제2 방향(D2)으로 연장될 수 있다. 비트 라인(BL)은 비트 라인 콘택 플러그(BPLG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 비트 라인(BL) 및 비트 라인 콘택 플러그(BPLG)는 도전 물질을 포함할 수 있다. 비트 라인(BL)은 도 1의 복수 개의 비트 라인들(BL0, BL1, BL2) 중 어느 하나에 해당할 수 있다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 확대도로, 도 3의 A 부분에 대응된다.
도 3 및 도 4를 참조하면, 본 발명에 따른 3차원 반도체 메모리 장치의 수직 채널 구조체들(VS) 각각은 제1 부분(P1), 제1 부분 상의 제3 부분(P3) 및 제1 부분(P1)과 제3 부분(P3) 사이의 제2 부분(P2)을 포함할 수 있다.
수직 채널 구조체들(VS) 각각의 제1 부분(P1)은 수직 채널 패턴(VCP)의 제1 부분(VCPa)을 포함할 수 있고, 제1 게이트 전극(ELa)과 수평 방향으로 중첩될 수 있다. 제1 게이트 전극(ELa)은, 예를 들어, 도 1의 도 1의 접지 선택 라인들(GSL0, GSL1, GSL2) 중 어느 하나에 해당할 수 있다. 수직 채널 구조체들(VS) 각각의 제1 부분(P1)은 수직 채널 패턴(VCP)의 제1 부분(VCPa)을 통해 누설 전류를 차단, 억제 또는 최소화할 수 있다.
수직 채널 구조체들(VS) 각각의 제2 부분(P2)은 제3 방향(D3)으로 연장되는 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP)을 포함할 수 있고, 제2 게이트 전극들(ELb)과 수평 방향으로 중첩될 수 있다. 제2 게이트 전극들(ELb) 각각은, 예를 들어, 도 1의 워드 라인들(WL0-WLn, DWL) 중 어느 하나에 해당할 수 있다.
후술하는 바와 같이 비트 라인(BL)으로부터 공급되는 홀은 수직 반도체 패턴(VSP)을 통해 주입되어, 수직 채널 패턴(VCP) 내로 확산될 수 있다. 수직 채널 패턴(VCP)으로 확산된 홀로 인해 발생한 전압과 제2 게이트 전극들(ELb) 중 어느 하나의 전압의 차이에 의해 데이터 저장 패턴(DSP)의 분극 현상이 발생할 수 있다. 이에 따라, 데이터 저장 패턴(DSP) 내에 데이터가 저장될 수 있고, 본 발명에 따른 3차원 반도체 메모리 장치의 프로그램 동작이 수행될 수 있다.
수직 채널 구조체들(VS) 각각의 제3 부분(P3)은 비트 라인 콘택 플러그(BPLG)를 통해 비트 라인(BL)과 전기적으로 연결되는 도전 패드(PAD)를 포함할 수 있고, 제3 게이트 전극(ELc)과 수평 방향으로 중첩될 수 있다. 제3 게이트 전극(ELc)은, 예를 들어, 도 1의 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당할 수 있다.
비트 라인(BL)의 전압과 제3 게이트 전극(ELc)의 전압의 차이에 의해 GIDL이 발생할 수 있고, 이에 따라 비트 라인(BL)으로부터 도전 패드(PAD)로, 나아가 수직 반도체 패턴(VSP) 및 수직 채널 패턴(VCP)으로 홀이 공급될 수 있다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 동작 방법을 설명하기 위한 간략 회로도이다. 도 5를 참조하여, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 동작 방법에 대하여 설명한다.
도 3, 도 4 및 도 5를 참조하면, 본 발명에 따른 3차원 반도체 메모리 장치는 스트링의 상부에 위치하는 비트 라인들(BL1, BL2) 중 하나와 적어도 하나의 선택 라인 각각에 인가되는 전압에 따른 GIDL에 의해 홀이 수직 반도체 패턴(VSP) 및 수직 채널 패턴(VCP)으로 주입 및 확산되는 것에 기초하여, 적어도 하나의 스트링에 대한 홀 주입 기반 프로그램 동작을 수행할 수 있다.
이하에서, 홀 주입 기반 프로그램 동작이 수행되는 대상인 대상 메모리 셀(400)을 포함하는 적어도 하나의 스트링은 대상 스트링(410)으로 지칭될 수 있다. 복수의 워드 라인들(WL1, WL2, WL3) 중 대상 메모리 셀(400)에 대응하는 것은 선택 워드 라인(WL2)으로 지칭될 수 있고, 복수의 워드 라인들(WL1, WL2, WL3) 중 대상 메모리 셀(400) 이외의 메모리 셀들에 대응하는 것들은 비선택 워드 라인들(WL1, WL3)로 지칭될 수 있다. 복수의 워드 라인들(WL1, WL2, WL3)은 도 3 및 도 4의 제2 게이트 전극들(ELb)에 해당할 수 있고, 워드 라인들(WL1, WL2, WL3)의 개수는 예시적인 것이며 본 발명은 이에 제한되지 않는다. 워드 라인들(WL1, WL2, WL3) 상에 제공되는 드레인 선택 라인은 적어도 하나의 선택 라인(DSL1 또는 DSL2)으로 지칭될 수 있고, 도 3 및 도 4의 제3 게이트 전극(ELc)에 해당할 수 있다. 워드 라인들(WL1, WL2, WL3) 아래에 제공되는 소스 선택 라인(SSL) 및 공통 소스 라인(CSL)은 전기적으로 플로팅될 수 있고, 이들은 각각 도 3 및 도 4의 제1 게이트 전극(ELa) 및 공통 소스 영역(CSR)에 해당할 수 있다. 복수의 워드 라인들(WL1, WL2, WL3), 소스 선택 라인(SSL) 및 공통 소스 라인(CSL)은 스트링들과 수평 방향으로 연결될 수 있고, 비트 라인들(BL1, BL2)은 스트링들과 수직 방향으로 연결될 수 있다.
보다 구체적으로, 본 발명에 따른 3차원 반도체 메모리 장치의 동작 방법은, 대상 메모리 셀(400)을 포함하는 대상 스트링(410)의 비트 라인(BL1)에 전원 전압(예를 들어, 10V)을 인가하는 것, 대상 스트링(410)과 연결되는 적어도 하나의 선택 라인(DSL1)에 전원 전압보다 작은 값의 GIDL 전압(예를 들어, 2V)을 인가하는 것, 선택 워드 라인(WL2)에 프로그램 전압(예를 들어, 0V)를 인가하는 것 및 비선택 워드 라인들(WL1, WL3) 각각에 패스 전압(예를 들어, 7V)을 인가하는 것을 포함할 수 있다.
본 발명에 따른 3차원 반도체 메모리 장치의 동작 방법은 비트 라인(BL1)과 적어도 하나의 선택 라인(DSL1) 사이의 전압 차이를 통해 GIDL을 발생시키는 것, 홀을 대상 스트링(410)의 채널로 주입 및 확산시키는 것 및 대상 메모리 셀(400)에 대한 선택적인 홀 주입 기반 프로그램 동작을 수행하는 것을 더 포함할 수 있다. 대상 스트링(410)의 채널은 도 3 및 도 4의 수직 반도체 패턴(VSP) 및 수직 채널 패턴(VCP)에 해당할 수 있다.
본 발명에 따른 3차원 반도체 메모리 장치는 제1 인접 스트링(420)(대상 스트링(410)과 적어도 하나의 선택 라인(DSL1)을 공유하는 스트링)의 비트 라인(BL2)에 인가되는 전압 및 제2 인접 스트링(430)(대상 스트링(410)과 비트 라인(BL1)을 공유하는 스트링)의 적어도 하나의 선택 라인(DSL2)에 인가되는 전압을 조절함으로써, 제1 인접 스트링(420) 및 제2 인접 스트링(430) 각각에 홀이 주입되지 않도록 하며 대상 스트링(410)에만 홀이 주입되도록 하는 선택적인 홀 주입 기반 프로그램 동작을 수행할 수 있다.
예를 들어, 본 발명에 따른 3차원 반도체 메모리 장치는 제1 인접 스트링(420)의 비트 라인(BL2)에 전원 전압보다 작은 값의 전압(적어도 하나의 선택 라인(DSL1)에 인가되는 GIDL 전압과 큰 차이가 나지 않는 값의 전압으로, 예를 들어, 4V)을 인가하여 제1 인접 스트링(420)의 비트 라인(BL2)과 적어도 하나의 선택 라인(DSL1) 사이에서 GIDL을 발생시키지 않음으로써, 제1 인접 스트링(420)에 홀이 주입되지 않도록 할 수 있다. 이에, 본 발명에 따른 3차원 반도체 메모리 장치는 상술한 바와 같이 대상 스트링(410)의 비트 라인(BL1)과 적어도 하나의 선택 라인(DSL1) 사이에서만 GIDL을 발생시켜 홀이 대상 스트링(410)의 채널로만 주입 및 확산되도록 할 수 있으며, 이를 통해 대상 메모리 셀(400)을 포함하는 대상 스트링(410)에 대한 선택적인 홀 주입 기반 프로그램 동작을 수행할 수 있다.
다른 예로, 본 발명에 따른 3차원 반도체 메모리 장치는 제2 인접 스트링(430)과 연결되는 적어도 하나의 선택 라인(DSL2)에 전원 전압(대상 스트링(410)의 적어도 하나의 선택 라인(DSL1)에 인가되는 GIDL 전압과 큰 차이가 나는 값의 전압으로, 예를 들어, 10V)을 인가하여 제2 인접 스트링(430)의 비트 라인(BL1)과 적어도 하나의 선택 라인(DSL2) 사이에서 GIDL을 발생시키지 않음으로써, 제2 인접 스트링(430)에 홀이 주입되지 않도록 할 수 있다. 이에, 본 발명에 따른 3차원 반도체 메모리 장치는 상술한 바와 같이 대상 스트링(410)의 비트 라인(BL1)과 적어도 하나의 선택 라인(DSL1) 사이에서만 GIDL을 발생시켜 홀이 대상 스트링(410)의 채널로만 주입 및 확산되도록 할 수 있으며, 이를 통해 대상 메모리 셀(400)을 포함하는 대상 스트링(410)에 대한 선택적인 홀 주입 기반 프로그램 동작을 수행할 수 있다.
이처럼 대상 스트링(410)(보다 정확하게는 대상 메모리 셀(400))에 대한 선택적인 홀 주입 기반 프로그램 동작을 수행하기 위해, 본 발명에 따른 3차원 반도체 메모리 장치의 동작 방법은 대상 스트링(410)의 비트 라인(BL1)에 인가되는 전원 전압, 대상 스트링(410)과 연결되는 적어도 하나의 선택 라인(DSL1)에 인가되는 GIDL 전압, 선택 워드 라인(WL2)에 인가되는 프로그램 전압, 비선택 워드 라인들(WL1, WL3) 각각에 인가되는 패스 전압, 제1 인접 스트링(420)의 비트 라인(BL2)에 인가되는 전압 및 제2 인접 스트링(430)과 연결되는 적어도 하나의 선택 라인(DSL2)에 인가되는 전원 전압의 값들 및 인가 타이밍들을 조절하는 것을 더 포함할 수 있다.
다시 말하면, 본 발명에 따른 3차원 반도체 메모리 장치는 대상 스트링(410)의 비트 라인(BL1)과 적어도 하나의 선택 라인(DSL1) 사이에서의 GIDL을 발생시키도록 전압을 인가하는 가운데, 대상 스트링(410)은 물론 인접한 스트링들(420, 430)에 인가되는 전압들을 조절함으로써, 대상 메모리 셀(400)을 포함하는 대상 스트링에 대한 선택적인 홀 주입 기반 프로그램 동작을 구현할 수 있다. 이상, 홀 주입 기반의 프로그램 동작에 대해서만 설명되었으나, 동일한 원리로 홀 주입 기반의 판독 동작 및 소거 동작 역시 수행될 수 있다.
도 6 내지 도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 2를 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
본 발명에 따른 3차원 반도체 메모리 장치의 제조 방법은 기판 상에 교대로 적층된 층간 절연막들 및 희생막들을 포함하는 몰드 구조체를 형성하는 것, 상기 몰드 구조체를 관통하는 채널 홀들을 형성하는 것, 상기 채널 홀들 내부에 수직 채널 구조체들을 형성하는 것, 상기 몰드 구조체를 관통하며 일 방향으로 연장되는 라인 형태를 갖는 분리 트렌치를 형성하는 것, 상기 분리 트렌치에 의해 노출된 상기 희생막들을 선택적으로 제거하는 것, 상기 희생막들이 제거된 공간을 채우는 게이트 전극들을 형성하는 것, 상기 분리 트렌치에 의해 노출되는 상기 기판 내에 공통 소스 영역을 형성하는 것, 및 상기 분리 트렌치의 측벽을 덮는 절연 스페이서 및 상기 절연 스페이서로 둘러싸인 상기 분리 트렌치의 내부 공간을 채우는 공통 소스 플러그를 형성하는 것을 포함할 수 있다. 이하에서, 도 6 내지 도 11을 참조하여, 본 발명에 따른 3차원 반도체 메모리 장치의 제조 방법의 각 단계에 대하여 상세히 설명한다.
도 6을 참조하면, 기판(100) 상에 교대로 적층된 층간 절연막들(110) 및 희생막들(130)을 포함하는 몰드 구조체(MS)가 형성될 수 있다. 층간 절연막들(110) 및 희생막들(130)은, 예를 들어, 화학적 기상 증착 방법에 의하여 형성될 수 있다. 다만, 희생막들(130) 중 최하부의 것과 기판(100) 사이에 위치한 층간 절연막들(110) 중 최하부의 것은 증착 공정 이후의 열산화 공정을 통해 형성될 수도 있다. 층간 절연막들(110)은 도 3의 층간 절연막들(ILD)에 대응될 수 있다.
몰드 구조체(MS)의 희생막들(130)은 층간 절연막들(110)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 희생막들(130)은 실리콘 질화물을 포함할 수 있고, 층간 절연막들(110)은 실리콘 산화물을 포함할 수 있다.
도 7을 참조하면, 몰드 구조체(MS)를 관통하는 채널 홀들(CH)이 형성될 수 있다. 채널 홀들(CH)은 기판(100)의 일부를 리세스시킬 수 있으며, 기판(100)의 상면을 노출시킬 수 있다. 채널 홀들(CH)은 층간 절연막들(110) 및 희생막들(130)의 측벽들을 노출시킬 수 있다.
채널 홀들(CH)은 몰드 구조체(MS) 상에 마스크 패턴을 형성하는 것 및 마스크 패턴을 식각 마스크로 이용하여 이방성 식각 공정을 수행하는 것을 통해 형성될 수 있다. 이방성 식각 공정에 의해 기판(100)의 상면이 과도 식각될 수 있다. 채널 홀들(CH)은, 도 2의 평면적 관점에서, 복수의 열들을 가질 수 있고, 지그재그 형태로 배열될 수 있다.
도 8을 참조하면, 채널 홀들(CH) 내부에 수직 채널 구조체들(VS)이 형성될 수 있다. 각각의 수직 채널 구조체들(VS)을 형성하는 것은 채널 홀들(CH) 각각의 내측벽을 컨포멀하게 덮는 데이터 저장 패턴(DSP)을 형성하는 것, 데이터 저장 패턴(DSP)의 측벽의 일부를 덮는 수직 채널 패턴(VCP)을 형성하는 것, 수직 채널 패턴(VCP)으로 둘러싸인 공간을 채우는 수직 반도체 패턴(VSP)을 형성하는 것 및 데이터 저장 패턴(DSP)의 측벽의 일부, 수직 채널 패턴(VCP)의 상면 및 수직 반도체 패턴(VSP)의 상면으로 둘러싸인 공간을 채우는 도전 패드(PAD)를 형성하는 것을 포함할 수 있다.
보다 구체적으로, 수직 채널 패턴(VCP)을 형성하는 것은 데이터 저장 패턴(DSP)의 하부 측벽을 덮고, 기판(100)과 접촉하는 제1 부분(VCPa)을 형성하는 것 및 제1 부분(VCPa) 상에서 데이터 저장 패턴(DSP)의 상부 측벽을 컨포멀하게 덮는 제2 부분(VCPb)을 형성하는 것을 포함할 수 있다.
도시되지 않았으나, 각각의 수직 채널 구조체들(VS)을 형성하는 것은 수직 반도체 패턴(VSP) 및 도전 패드(PAD)로 둘러싸인 공간을 채우는 매립 절연 패턴(VI, 도 13 참조)을 형성하는 것을 더 포함할 수 있다.
데이터 저장 패턴(DSP)은 강유전 물질을 포함하는 단일층 구조로 형성될 수 있다. 데이터 저장 패턴(DSP)은, 예를 들어, 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나로 형성될 수 있다.
수직 채널 패턴(VCP)은 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다.
수직 반도체 패턴(VSP)은 실리콘 계열 물질로 형성될 수 있다. 수직 반도체 패턴(VSP)은, 예를 들어, 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor) 물질 또는 다결정(polycrystalline) 반도체 물질로 형성될 수 있다.
데이터 저장 패턴(DSP), 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP)은 화학적 기상 증착 방법 또는 원자 층 증착 방법에 의하여 형성될 수 있다. 도전 패드(PAD)는, 예를 들어, 수직 채널 패턴(VCP)의 상부 및 수직 반도체 패턴(VSP)의 상부를 리세스 시키는 것 및 리세스된 영역 내에 도핑된 반도체 물질 또는 도전 물질을 채우는 것을 통해 형성될 수 있다.
도 9를 참조하면, 몰드 구조체(MS)를 관통하는 분리 트렌치(TR)가 형성될 수 있다. 분리 트렌치(TR)는 수직 채널 구조체들(VS)과 수평 방향으로 이격될 수 있다. 분리 트렌치(TR)는 기판(100)의 일부를 리세스시킬 수 있으며, 기판(100)의 상면을 노출시킬 수 있다. 분리 트렌치(TR)는 층간 절연막들(110) 및 희생막들(130)의 측벽들을 노출시킬 수 있다.
분리 트렌치(TR)는 몰드 구조체(MS) 상에 마스크 패턴을 형성하는 것 및 마스크 패턴을 식각 마스크로 이용하여 몰드 구조체(MS)를 패터닝하는 것을 통해 형성될 수 있다. 패터닝에 의해 기판(100)의 상면이 과도 식각될 수 있다. 분리 트렌치(TR)는, 도 2의 평면적 관점에서, 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
도 10을 참조하면, 분리 트렌치(TR)에 의해 노출된 희생막들(130)이 선택적으로 제거될 수 있다. 희생막들(130)의 선택적 제거는 식각 용액을 이용한 습식 식각 공정을 통해 수행될 수 있다. 예를 들어, 희생막들(130)은 불산 또는 인산을 포함하는 식각 용액에 의해 선택적으로 제거될 수 있다.
희생막들(130)이 제거된 공간은 게이트 영역들(GR)로 지칭될 수 있다. 게이트 영역들(GR)은 분리 트렌치(TR)로부터 층간 절연막들(110) 사이로 수평적으로 연장되는 영역으로 정의될 수 있다.
도 11을 참조하면, 게이트 영역들(GR)을 채우는 게이트 전극들(ELa, ELb, ELc)이 형성될 수 있다. 게이트 전극들(ELa, ELb, ELc)은 게이트 영역들(GR) 및 분리 트렌치(TR)의 일부를 채우는 도전막을 형성하는 것 및 분리 트렌치(TR) 내부에 형성된 도전막을 제거하는 것을 통해 형성될 수 있다. 게이트 전극들(ELa, ELb, ELc)은, 예를 들어, 화학적 기상 증착 방법 또는 원자 층 증착 방법에 의하여 형성될 수 있다.
게이트 전극들(ELa, ELb, ELc)이 형성됨에 따라, 기판(100)의 상면에 수직한 제3 방향(D3)으로 교대로 적층된 게이트 전극들(ELa, ELb, ELc) 및 층간 절연막들(ILD)을 포함하는 적층 구조체들(ST)이 형성될 수 있다. 적층 구조체들(ST)은, 도 2의 평면적 관점에서, 제1 방향(D1)으로 연장될 수 있고, 제2 방향(D2)을 따라 배열될 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다. 서로 인접하는 적층 구조체들(ST) 사이에서 기판(100)의 상면의 일부가 노출될 수 있다.
분리 트렌치(TR)에 의해 노출되는 기판(100)의 상면에 기판(100)과 다른 도전형의 불순물이 도핑될 수 있고, 이에 따라 서로 인접하는 적층 구조체들(ST) 사이의 기판(100) 내에 공통 소스 영역(CSR)이 형성될 수 있다.
다시 도 3을 참조하면, 분리 트렌치(TR)의 측벽을 덮는 절연 스페이서들(SP)이 형성될 수 있다. 절연 스페이서들(SP)은 도 11에 도시된 기판(100) 및 적층 구조체들(ST) 상에 스페이서막을 컨포멀하게 증착하는 것 및 에치백 공정 등을 통해 공통 소스 영역(CSR)을 노출시키는 것을 통해 형성될 수 있다. 절연 스페이서들(SP)로 둘러싸인 분리 트렌치(TR)의 내부 공간에 공통 소스 플러그(CSP)가 형성될 수 있다.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(150)이 형성될 수 있다. 캡핑 절연막(150)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 이어서, 캡핑 절연막(150)을 관통하여 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BPLG)가 형성될 수 있다. 이어서, 캡핑 절연막(150) 상에서 제2 방향(D2)으로 연장되며, 비트 라인 콘택 플러그(BPLG)와 전기적으로 연결되는 비트 라인(BL)이 형성될 수 있다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로, 도 2를 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다. 이하에서, 설명의 편의를 위해 도 2 및 도 3을 참조하여 설명한 것과 실질적으로 동일한 사항에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
도 12를 참조하면, 도전 패드(PAD)의 측벽은 층간 절연막들(ILD) 중 최상부의 것과 접촉할 수 있다. 도전 패드(PAD)는 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 불연속적으로 변하는 단차를 가질 수 있다. 보다 구체적으로, 단차보다 낮은 레벨에 위치하는 도전 패드(PAD)의 하부는 데이터 저장 패턴(DSP)으로 둘러싸이며, 수직 채널 패턴(VCP)의 상면 및 수직 반도체 패턴(VSP)의 상면과 접촉할 수 있고, 단차보다 높은 레벨에 위치하는 도전 패드(PAD)의 상부는 데이터 저장 패턴(DSP)의 상면 상에서 층간 절연막들(ILD) 중 최상부의 것으로 둘러싸일 수 있다. 도전 패드(PAD)의 하부는 제3 게이트 전극(ELc)과 수평 방향으로 중첩될 수 있다. 도전 패드(PAD)의 상부의 폭은 하부의 폭보다 클 수 있다.
도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로, 도 2를 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다. 이하에서, 설명의 편의를 위해 도 2 및 도 3을 참조하여 설명한 것과 실질적으로 동일한 사항에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
도 13을 참조하면, 수직 채널 구조체들(VS) 각각은 수직 반도체 패턴(VSP) 및 도전 패드(PAD)로 둘러싸인 공간을 채우는 매립 절연 패턴(VI)을 더 포함할 수 있다. 매립 절연 패턴(VI)은, 예를 들어, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가할 수 있다. 매립 절연 패턴(VI)의 상면은 제3 게이트 전극(ELc)의 하면보다 높은 레벨에 위치할 수 있다. 매립 절연 패턴(VI)의 하면은, 예를 들어, 제2 게이트 전극들(ELb) 중 최하부의 것의 하면보다 낮은 레벨에 위치할 수 있으나, 본 발명은 이에 제한되지 않으며 매립 절연 패턴(VI)의 하면의 레벨은 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각의 제1 방향(D1) 및 제2 방향(D2)으로의 폭에 따라 달라질 수 있다.
매립 절연 패턴(VI)은 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 불연속적으로 변하는 단차를 가질 수 있다. 보다 구체적으로, 단차보다 낮은 레벨에 위치하는 매립 절연 패턴(VI)의 하부는 수직 반도체 패턴(VSP)으로 둘러싸일 수 있고, 단차보다 높은 레벨에 위치하는 매립 절연 패턴(VI)의 상부는 도전 패드(PAD) 및 수직 반도체 패턴(VSP)의 일부로 둘러싸일 수 있다. 매립 절연 패턴(VI)의 상부의 폭은 하부의 폭보다 클 수 있다. 매립 절연 패턴(VI)은 실리콘 산화물 등의 절연 물질을 포함할 수 있다.
수직 반도체 패턴(VSP)의 일부분은 수직 채널 패턴(VCP)의 측벽으로부터 수직 채널 패턴(VCP)의 상면을 따라 연장될 수 있다. 즉, 수직 반도체 패턴(VSP)의 일부분은 수직 채널 패턴(VCP)의 상면보다 높은 레벨에 위치할 수 있다. 나아가, 수직 반도체 패턴(VSP)의 다른 일부분은 수직 채널 패턴(VCP)의 상면으로부터 데이터 저장 패턴(DSP)의 측벽을 따라 연장될 수 있다.
도전 패드(PAD)는 데이터 저장 패턴(DSP)의 측벽으로부터 캡핑 절연막(150)의 하면을 따라 연장될 수 있다. 도전 패드(PAD)는 데이터 저장 패턴(DSP)과 접촉하는 부분에서 캡핑 절연막(150)의 하면과 접촉하는 부분보다 큰 두께를 가질 수 있다. 도전 패드(PAD)의 적어도 일부는 제3 게이트 전극(ELc)과 수평 방향으로 중첩될 수 있다.
도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로, 도 2를 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다. 이하에서, 설명의 편의를 위해 도 2 및 도 3을 참조하여 설명한 것 및 도 13을 참조하여 설명한 것과 실질적으로 동일한 사항에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
도 14를 참조하면, 도전 패드(PAD)는 균일한 두께를 가질 수 있다. 도전 패드(PAD)의 하면은 수직 반도체 패턴(VSP)의 상면 및 매립 절연 패턴(VI)의 상면과 접촉할 수 있다. 수직 반도체 패턴(VSP)의 상면 및 매립 절연 패턴(VI)의 상면은 실질적으로 공면을 이룰 수 있고, 제3 게이트 전극(ELc)의 하면보다 높은 레벨에 위치할 수 있다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로, 도 2를 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다. 이하에서, 설명의 편의를 위해 도 2 및 도 3을 참조하여 설명한 것과 실질적으로 동일한 사항에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
도 15를 참조하면, 적층 구조체들(ST) 및 기판(100)의 일부를 관통하는 복수 개의 채널 홀들(CH, 도 2 및 도 3 참조) 각각은 제1 채널 홀(CH1) 및 제2 채널 홀(CH2)을 포함할 수 있다. 제1 및 제2 채널 홀들(CH1, CH2) 각각은, 예를 들어, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가할 수 있다. 제1 및 제2 채널 홀들(CH1, CH2)은 서로 연결되는 경계에서 서로 다른 직경을 가질 수 있다. 보다 구체적으로, 제1 채널 홀(CH1)의 상부 직경은 제2 채널 홀(CH2)의 하부 직경보다 클 수 있다. 즉, 제1 및 제2 채널 홀들(CH1, CH2)은 그 경계에서 단차를 가질 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 도시된 바와 달리 두 군데 이상의 경계들에서 각각 단차를 갖는 채널 홀들(CH)이 제공될 수도 있다.
수직 채널 구조체들(VS) 각각은 제1 채널 홀(CH1) 내부를 채우는 제1 구조체(S1) 및 제1 구조체(S1) 상에 제공되며 제2 채널 홀(CH2) 내부를 채우는 제2 구조체(S2)를 포함할 수 있다. 제1 및 제2 구조체들(S1, S2) 각각은, 예를 들어, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가할 수 있다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
도 16을 참조하면, 본 발명에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003) 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 제공되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 전자 시스템(2000)은, 예를 들어, USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 전자 시스템(2000)은, 예를 들어, 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조체들(2400) 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조체들(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(2200)은 입출력 패드들(2210)을 포함할 수 있다. 반도체 칩들(2200) 각각은 상술한 3차원 반도체 메모리 장치를 포함할 수 있다. 보다 구체적으로, 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 메모리 채널 구조체들(3220)을 포함할 수 있다. 게이트 적층 구조체들(3210)은 상술한 적층 구조체들(ST, 도 2 및 도 3 참조)에 해당할 수 있고, 메모리 채널 구조체들(3220)은 상술한 수직 채널 구조체들(VS, 도 2 및 도 3 참조)에 해당할 수 있다.
연결 구조체들(2400)은, 예를 들어, 입출력 패드들(2210)과 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어들일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조체들(2400) 대신에, 관통 전극(Through Silicon Via)에 의하여 서로 전기적으로 연결될 수도 있다.
도시된 바와 달리, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 인터포저 기판에 제공되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판;
상기 기판 상에 제공되며, 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체; 및
상기 적층 구조체를 관통하는 채널 홀들 내에 제공되며, 상기 기판의 상면에 수직한 방향으로 연장되는 수직 채널 구조체들을 포함하되,
상기 수직 채널 구조체들 각각은:
상기 채널 홀들의 내측벽을 컨포멀하게 덮고, 강유전 물질을 포함하는 단일층 구조의 데이터 저장 패턴;
상기 데이터 저장 패턴의 측벽을 덮고, 산화물 반도체 물질을 포함하는 수직 채널 패턴;
상기 수직 채널 패턴의 상면 상의 도전 패드; 및
상기 수직 채널 패턴 및 상기 도전 패드로 둘러싸인 수직 반도체 패턴을 포함하고,
상기 수직 채널 패턴은 상기 기판의 상면과 접촉하는 제1 부분 및 상기 데이터 저장 패턴과 상기 수직 반도체 패턴 사이에 제공되는 제2 부분을 포함하고,
상기 수직 반도체 패턴은 상기 수직 채널 패턴의 상기 제1 부분을 사이에 두고 상기 기판과 서로 이격되는 3차원 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 수직 반도체 패턴은 실리콘 계열 물질을 포함하는 3차원 반도체 메모리 장치.
- 제 2 항에 있어서,
상기 기판은 제1 도전형의 불순물이 도핑된 반도체 기판이고,
상기 수직 반도체 패턴은 상기 제1 도전형의 불순물이 도핑된 폴리 실리콘을 포함하는 3차원 반도체 메모리 장치.
- 제 3 항에 있어서,
상기 도전 패드는 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 반도체 물질을 포함하는 3차원 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 데이터 저장 패턴은 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나를 포함하는 3차원 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 수직 채널 패턴은 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질을 포함하는 3차원 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 데이터 저장 패턴은 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태를 갖고,
상기 수직 채널 패턴은 하단이 닫힌(closed) 파이프 형태 또는 마카로니 형태를 갖는 3차원 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 도전 패드의 적어도 일부는 상기 게이트 전극들 중 최상부의 것과 수평 방향으로 중첩되는 3차원 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 수직 채널 패턴의 상기 제1 부분의 일부는 상기 게이트 전극들 중 최하부의 것과 수평 방향으로 중첩되는 3차원 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 도전 패드는 폭이 불연속적으로 변하는 단차를 갖고,
상기 도전 패드의 측벽은 상기 층간 절연막들 중 최상부의 것과 접촉하는 3차원 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 수직 채널 구조체들 각각은, 상기 수직 반도체 패턴 및 상기 도전 패드로 둘러싸인 공간을 채우는 매립 절연 패턴을 더 포함하는 3차원 반도체 메모리 장치.
- 제 11 항에 있어서,
상기 매립 절연 패턴은 폭이 불연속적으로 변하는 단차를 갖고,
상기 단차보다 낮은 레벨에 위치하는 상기 매립 절연 패턴의 하부는 상기 수직 반도체 패턴으로 둘러싸이고,
상기 단차보다 높은 레벨에 위치하는 상기 매립 절연 패턴의 상부는 상기 도전 패드 및 상기 수직 반도체 패턴의 일부로 둘러싸이고,
상기 상부의 폭은 상기 하부의 폭보다 큰 3차원 반도체 메모리 장치.
- 제 11 항에 있어서,
상기 도전 패드는 균일한 두께를 갖고,
상기 도전 패드의 하면은 상기 수직 반도체 패턴의 상면 및 상기 매립 절연 패턴의 상면과 공면을 이루고, 상기 게이트 전극들 중 최상부의 것의 하면보다 높은 레벨에 위치하는 3차원 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 채널 홀들 각각은 상기 기판의 일부 및 상기 적층 구조체를 관통하는 제1 채널 홀 및 상기 제1 채널 홀과 연결되는 제2 채널 홀을 포함하고,
상기 제1 및 제2 채널 홀들은 서로 연결되는 경계에서 서로 다른 직경을 갖고,
상기 수직 채널 구조체들 각각은 상기 제1 채널 홀 내부를 채우는 제1 구조체 및 상기 제1 구조체 상에 제공되며 상기 제2 채널 홀 내부를 채우는 제2 구조체를 포함하는 3차원 반도체 메모리 장치.
- 강유전 물질을 포함하는 단일층 구조의 데이터 저장 패턴, 상기 데이터 저장 패턴의 측벽을 덮고 산화물 반도체 물질을 포함하는 수직 채널 패턴, 상기 수직 채널 패턴의 상면 상의 도전 패드, 및 상기 수직 채널 패턴 및 상기 도전 패드로 둘러싸인 수직 반도체 패턴을 포함하는 스트링들, 상기 스트링들과 수평 방향으로 연결되는 선택 라인들 및 워드 라인들, 및 상기 스트링들과 수직 방향으로 연결되는 비트 라인들을 포함하는 3차원 반도체 메모리 장치의 동작 방법에 있어서,
상기 스트링들 중 데이터 저장의 대상이 되는 대상 메모리 셀을 포함하는 대상 스트링과 연결되는 제1 비트 라인에 전원 전압을 인가하는 것;
상기 대상 스트링과 연결되는 적어도 하나의 선택 라인에 상기 전원 전압보다 작은 값의 GIDL 전압을 인가하는 것;
상기 워드 라인들 중 하나인 선택 워드 라인에 프로그램 전압을 인가하는 것;
상기 워드 라인들 중 상기 선택 워드 라인 외의 비선택 워드 라인들 각각에 패스 전압을 인가하는 것;
상기 전원 전압과 상기 GIDL 전압의 차이를 통해 GIDL을 발생시키는 것; 및
홀을 상기 대상 스트링의 채널에 해당하는 상기 수직 반도체 패턴 및 상기 수직 채널 패턴으로 주입 및 확산시키는 것을 포함하는 3차원 반도체 메모리 장치의 동작 방법.
- 제 15 항에 있어서,
상기 대상 스트링에 인접하는 제1 인접 스트링과 연결되는 제2 비트 라인에 상기 전원 전압보다 작은 값의 전압을 인가하는 것; 및
상기 제1 비트 라인과 연결되는 제2 인접 스트링과 연결되는 적어도 하나의 선택 라인에 상기 전원 전압을 인가하는 것을 더 포함하되,
상기 대상 메모리 셀에 대한 선택적인 홀 주입 기반 프로그램 동작을 수행하는 3차원 반도체 메모리 장치의 동작 방법.
- 제 15 항에 있어서,
상기 전원 전압, 상기 GIDL 전압, 상기 프로그램 전압 및 상기 패스 전압의 값들 및 인가 타이밍들을 조절하는 것을 더 포함하는 3차원 반도체 메모리 장치의 동작 방법.
- 기판, 상기 기판 상에 제공되며, 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 및 상기 적층 구조체를 관통하는 채널 홀들 내에 제공되며, 상기 기판의 상면에 수직한 방향으로 연장되는 수직 채널 구조체들 및 상기 수직 채널 구조체들 중 어느 하나와 전기적으로 연결되는 입출력 패드를 포함하는 3차원 반도체 메모리 장치; 및
상기 입출력 패드를 통하여 상기 3차원 반도체 메모리 장치와 전기적으로 연결되며, 상기 3차원 반도체 메모리 장치를 제어하는 컨트롤러를 포함하되,
상기 수직 채널 구조체들 각각은:
상기 채널 홀들의 내측벽을 컨포멀하게 덮고, 강유전 물질을 포함하는 단일층 구조의 데이터 저장 패턴;
상기 데이터 저장 패턴의 측벽을 덮고, 산화물 반도체 물질을 포함하는 수직 채널 패턴;
상기 수직 채널 패턴의 상면 상의 도전 패드; 및
상기 수직 채널 패턴 및 상기 도전 패드로 둘러싸인 수직 반도체 패턴을 포함하고,
상기 수직 채널 패턴은 상기 기판의 상면과 접촉하는 제1 부분 및 상기 데이터 저장 패턴과 상기 수직 반도체 패턴 사이에 제공되는 제2 부분을 포함하고,
상기 수직 반도체 패턴은 상기 수직 채널 패턴의 상기 제1 부분을 사이에 두고 상기 기판과 서로 이격되는 전자 시스템.
- 제 18 항에 있어서,
상기 수직 반도체 패턴은 실리콘 계열 물질을 포함하고,
상기 수직 반도체 패턴은 제1 도전형의 불순물이 도핑된 폴리 실리콘을 포함하고,
상기 도전 패드는 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 반도체 물질을 포함하고,
상기 데이터 저장 패턴은 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나를 포함하고,
상기 수직 채널 패턴은 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질을 포함하는 전자 시스템.
- 제 18 항에 있어서,
상기 도전 패드의 적어도 일부는 상기 게이트 전극들 중 최상부의 것과 수평 방향으로 중첩되는 전자 시스템.
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