JP2019024087A - 半導体装置、半導体ウェハ、記憶装置、及び電子機器 - Google Patents

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Abstract

【課題】記憶容量の大きい半導体装置を提供する。
【解決手段】第１乃至第７絶縁体と、第１導電体と、第１半導体と、を有する半導体装置であり、第１導電体は、第１絶縁体の第１上面に位置し、第１導電体は、前記第２絶縁体の第１下面に位置する。第３絶縁体は、第１絶縁体の側面と、第１絶縁体の第２上面と、第１導電体の側面と、第２絶縁体の第２下面と、第２絶縁体の側面と、を含む領域に位置する。第３絶縁体の形成面上には、第４絶縁体、第５絶縁体、第１半導体が順に積層され、第６絶縁体は、第５絶縁体の形成面のうち、第１導電体と重畳する領域に位置する。第７絶縁体は、第１半導体の形成面と、第６絶縁体の形成面と、を含む領域に位置する。第４絶縁体は、電荷を蓄積する機能を有し、第１導電体に電位を与えることによって、第５絶縁体を介して、第１半導体と第４絶縁体との間にトンネル電流が誘起される。
【選択図】図１７

Description

本発明の一態様は、半導体装置、半導体ウェハ、記憶装置、及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらの少なくとも一を有するシステムを一例として挙げることができる。
近年、パーソナルコンピュータ、スマートフォン、デジタルカメラなどさまざまな電子機器に、セントラルプロセシングユニット（ＣＰＵ）、グラフィクスプロセシングユニット（ＧＰＵ）、記憶装置、センサなどの電子部品が用いられており、当該電子部品は、微細化、及び低消費電力など様々な面で改良が進んでいる。
特に、上述した電子機器などにおいて扱われているデータ量は増加しており、記憶容量の大きい記憶装置が求められている。記憶容量を大きくする手段として、例えば、特許文献１では、チャネル形成領域として金属酸化物を用いた３次元構造のＮＡＮＤメモリ素子が開示されている。
米国特許第９６３４０９７号明細書
３次元構造のＮＡＮＤメモリ素子を作製する場合、当該メモリ素子に適用される半導体層は、チャネル形成領域と、低抵抗領域と、に分けられる。特に、半導体層として金属酸化物を用いる場合、当該金属酸化物の低抵抗領域を如何に形成するかが重要となっている。金属酸化物を半導体層とするトランジスタは、キャリア濃度が低い（又は、本明細書等では、真性、実質的に真性などと言い換えて記載する場合がある。）領域がチャネル形成領域として機能し、キャリア濃度が高い領域が低抵抗領域として機能する。そのため、半導体層として金属酸化物を用いた３次元構造のＮＡＮＤメモリ素子の作製では、チャネル形成領域と低抵抗領域との作り分けが課題となる。
本発明の一態様は、チャネル形成領域と低抵抗領域とが作り分けされた半導体層を有する、新規な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、当該半導体装置を有する記憶装置を提供することを課題の一とする。又は、本発明の一態様は、当該半導体装置を有する記憶装置を使用した電子機器を提供することを課題の一とする。又は、本発明の一態様は、データ容量の大きい記憶装置を提供することを課題の一とする。又は、本発明の一態様は、信頼性の高い記憶装置を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、第１乃至第７絶縁体と、第１導電体と、第１半導体と、を有する半導体装置であり、第１導電体は、第１絶縁体の第１上面に位置し、第１導電体は、第２絶縁体の第１下面に位置し、第３絶縁体は、第１絶縁体の側面と、第１絶縁体の第２上面と、第１導電体の側面と、第２絶縁体の第２下面と、第２絶縁体の側面と、を含む領域に位置し、第４絶縁体は、第３絶縁体の形成面に位置し、第５絶縁体は、第４絶縁体の形成面に位置し、第１半導体は、第５絶縁体の形成面に位置し、第６絶縁体は、第１半導体の形成面のうち、第３乃至第５絶縁体を介して、第１導電体と重畳する領域に位置し、第７絶縁体は、第１絶縁体と重畳する、第１半導体の形成面と、第２絶縁体と重畳する、第１半導体の形成面と、第６絶縁体の形成面と、を含む領域に位置することを特徴とする半導体装置である。
（２）
又は、本発明の一態様は、第１乃至第７絶縁体と、第１導電体と、第１半導体と、を有する半導体装置であり、第１導電体は、第１絶縁体の第１上面に位置し、第１導電体は、第２絶縁体の第１下面に位置し、第３絶縁体は、第１絶縁体の第２上面と、第１導電体の側面と、第２絶縁体の第２下面と、を含む領域に位置し、第４絶縁体は、第３絶縁体の形成面のうち、第１導電体と重畳する領域と、第１絶縁体の第２上面と重畳する領域と、第２絶縁体の第２下面と重畳する領域と、を含む領域に位置し、第５絶縁体は、第４絶縁体の形成面と、第１絶縁体の側面と重畳する領域と、第２絶縁体の側面と重畳する領域と、を含む領域に位置し、第１半導体は、第５絶縁体の形成面に位置し、第６絶縁体は、第１半導体の形成面のうち、第３乃至第５絶縁体を介して、第１導電体と重畳する領域に位置し、第７絶縁体は、第１絶縁体と重畳する、第１半導体の形成面と、第２絶縁体と重畳する、第１半導体の形成面と、第６絶縁体の形成面と、を含む領域に位置することを特徴とする半導体装置である。
（３）
又は、本発明の一態様は、第１乃至第７絶縁体と、第１導電体と、第１半導体と、第２半導体と、を有する半導体装置であり、第１導電体は、第１絶縁体の第１上面に位置し、第１導電体は、第２絶縁体の第１下面に位置し、第２半導体は、第１導電体の側面に位置し、第３絶縁体は、第１絶縁体の第２上面と、第２半導体の側面と、第２絶縁体の第２下面と、を含む領域に位置し、第４絶縁体は、第３絶縁体の形成面のうち、第１導電体と重畳する領域と、第１絶縁体の第２上面と重畳する領域と、第２絶縁体の第２下面と重畳する領域と、を含む領域に位置し、第５絶縁体は、第４絶縁体の形成面と、第１絶縁体の第２上面と重畳する領域と、第２絶縁体の第２下面と重畳する領域と、を含む領域に位置し、第１半導体は、第５絶縁体の形成面と、第１絶縁体の側面と重畳する領域と、第２絶縁体の側面と重畳する領域と、を含む領域に位置し、第６絶縁体は、第１半導体の形成面のうち、第２半導体と第３乃至第５絶縁体を介して、第１導電体と重畳する領域に位置し、第７絶縁体は、第１絶縁体と重畳する、第１半導体の形成面と、第２絶縁体と重畳する、第１半導体の形成面と、第６絶縁体の形成面と、を含む領域に位置することを特徴とする半導体装置である。
（４）
又は、本発明の一態様は、前記（１）乃至（３）において、第４絶縁体は、電荷を蓄積する機能を有し、第１導電体に電位を与えることによって、第１半導体に含まれる電荷が、第４絶縁体に蓄積されることを特徴とする半導体装置。
（５）
又は、本発明の一態様は、第１乃至第３絶縁体と、第５乃至第７絶縁体と、第１導電体と、第２導電体と、第１半導体と、を有する半導体装置であり、第１導電体は、第１絶縁体の第１上面に位置し、第１導電体は、第２絶縁体の第１下面に位置し、第３絶縁体は、第１絶縁体の第２上面と、第１導電体の側面と、第２絶縁体の第２下面と、を含む領域に位置し、第２導電体は、第３絶縁体の形成面のうち、第１導電体と重畳する領域に位置し、第５絶縁体は、第３絶縁体の形成面のうち、第１絶縁体の第２上面と重畳する領域、及び第２絶縁体の第２下面と重畳する領域と、第２導電体の形成面と、を含む領域に位置し、第１半導体は、第５絶縁体の形成面と、第１絶縁体の側面と重畳する領域と、第２絶縁体の側面と重畳する領域と、を含む領域に位置し、第６絶縁体は、第１半導体の形成面のうち、第３絶縁体、第２導電体、第５絶縁体を介して、第１導電体と重畳する領域に位置し、第７絶縁体は、第１絶縁体と重畳する、第１半導体の形成面と、第２絶縁体と重畳する、第１半導体の形成面と、第６絶縁体の形成面と、を含む領域に位置することを特徴とする半導体装置である。
（６）
又は、本発明の一態様は、前記（５）において、第２導電体は、電荷を蓄積する機能を有し、第１導電体に電位を与えることによって、第１半導体に含まれる電荷が、第２導電体に蓄積されることを特徴とする半導体装置である。
（７）
又は、本発明の一態様は、前記（１）乃至（６）のいずれか一において、第３導電体を有し、第３導電体は、第７絶縁体の形成面に位置することを特徴とする半導体装置である。
（８）
又は、本発明の一態様は、前記（１）乃至（７）のいずれか一において、第１半導体は、第７絶縁体との界面及び界面近傍において、低抵抗領域を有し、第１半導体は、第１導電体と重畳する領域において、チャネル形成領域を有することを特徴とする半導体装置である。
（９）
又は、本発明の一態様は、前記（８）において、第１半導体は、金属酸化物を有し、低抵抗領域は、導電性を有する化合物を有し、化合物は、金属酸化物に含まれる成分と、第７絶縁体に含まれる成分と、を有することを特徴とする半導体装置である。
（１０）
又は、本発明の一態様は、前記（８）において、第１半導体は、金属酸化物を有し、低抵抗領域は、導電性を有する化合物を有し、化合物は、金属酸化物に含まれる成分と、金属元素と、を有することを特徴とする半導体装置である。
（１１）
又は、本発明の一態様は、第１乃至第７絶縁体と、第１導電体と、第２導電体と、第１半導体と、第２半導体と、を有する半導体装置であり、第１導電体は、第１絶縁体の第１上面に位置し、第１導電体は、第２絶縁体の第１下面に位置し、第２導電体は、第２絶縁体の上面に位置し、第２導電体は、第３絶縁体の下面に位置し、第４絶縁体は、第１絶縁体の側面と、第１絶縁体の第２上面と、第１導電体の側面と、第２絶縁体の第２下面と、第２絶縁体の側面と、第２導電体の側面と、第３絶縁体の側面と、を含む領域に位置し、第１半導体は、第４絶縁体の形成面に位置し、第５絶縁体は、第１半導体の形成面のうち、第４絶縁体を介して、第１導電体と重畳する領域に位置し、第６絶縁体は、第１絶縁体と重畳する、第１半導体の形成面と、第２絶縁体と重畳する、第１半導体の形成面と、第２導電体と重畳する、第１半導体の形成面と、第３絶縁体と重畳する、第１半導体の形成面と、第５絶縁体の形成面と、を含む領域に位置し、第２半導体は、第６絶縁体の形成面に位置し、第７絶縁体は、第２半導体の形成面に位置することを特徴とする半導体装置である。
（１２）
又は、本発明の一態様は、第１乃至第７絶縁体と、第１導電体と、第２導電体と、第１乃至第３半導体と、を有する半導体装置であり、第１導電体は、第１絶縁体の第１上面に位置し、第１導電体は、第２絶縁体の第１下面に位置し、第２導電体は、第２絶縁体の上面に位置し、第２導電体は、第３絶縁体の下面に位置し、第３半導体は、第１導電体の側面に位置し、第４絶縁体は、第１絶縁体の側面と、第１絶縁体の第２上面と、第３半導体の形成面と、第２絶縁体の第２下面と、第２絶縁体の側面と、第２導電体の側面と、第３絶縁体の側面と、を含む領域に位置し、第１半導体は、第４絶縁体の形成面に位置し、第５絶縁体は、第１半導体の形成面のうち、第４絶縁体と前記第３半導体を介して、第１導電体と重畳する領域に位置し、第６絶縁体は、第１絶縁体と重畳する、第１半導体の形成面と、第２絶縁体と重畳する、第１半導体の形成面と、第２導電体と重畳する、第１半導体の形成面と、第３絶縁体と重畳する、第１半導体の形成面と、第５絶縁体の形成面と、を含む領域に位置し、第２半導体は、第６絶縁体の形成面に位置し、第７絶縁体は、第２半導体の形成面に位置することを特徴とする半導体装置である。
（１３）
又は、本発明の一態様は、前記（１１）、又は前記（１２）において、第３導電体を有し、第３導電体は、第７絶縁体の形成面に位置することを特徴とする半導体装置である。
（１４）
又は、本発明の一態様は、前記（１１）乃至前記（１３）のいずれか一において、第１半導体は、第６絶縁体との界面及び界面近傍において、低抵抗領域を有し、第１半導体は、第１導電体と重畳する領域において、チャネル形成領域を有することを特徴とする半導体装置である。
（１５）
又は、本発明の一態様は、前記（１４）において、第１半導体は、金属酸化物を有し、低抵抗領域は、導電性を有する化合物を有し、化合物は、金属酸化物に含まれる成分と、第６絶縁体に含まれる成分と、を有することを特徴とする半導体装置である。
（１６）
又は、本発明の一態様は、前記（１４）において、第１半導体は、金属酸化物を有し、低抵抗領域は、化合物を有し、化合物は、金属酸化物に含まれる成分と、金属元素と、を有することを特徴とする半導体装置である。
（１７）
又は、本発明の一態様は、前記（１）乃至（１６）のいずれか一に記載の半導体装置を複数個有し、ダイシング用の領域を有する半導体ウェハである。
（１８）
又は、本発明の一態様は、前記（１）乃至（１６）のいずれか一に記載の半導体装置と、周辺回路と、を有する記憶装置である。
（１９）
又は、本発明の一態様は、前記（１８）に記載の記憶装置と、筐体と、を有する電子機器である。
本発明の一態様によって、チャネル形成領域と低抵抗領域とが作り分けされた半導体層を有する、新規な半導体装置を提供することができる。又は、本発明の一態様によって、当該半導体装置を有する記憶装置を提供することができる。又は、本発明の一態様によって、当該半導体装置を有する記憶装置を使用した電子機器を提供することができる。又は、本発明の一態様によって、データ容量の大きい記憶装置を提供することができる。又は、本発明の一態様によって、信頼性の高い記憶装置を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
半導体装置の構成例を示す回路図。 半導体装置の構成例を示す回路図。 半導体装置の構成例を示す回路図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の動作例を示すタイミングチャート。 半導体装置の構成例を説明するための斜視図、上面図、及び断面図。 半導体装置の構成例を説明するための斜視図、上面図、及び断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための上面図。 半導体装置の作製例を説明するための上面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための上面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための上面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための上面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための上面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための上面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための上面図。 半導体装置の構成例を示す回路図。 半導体装置の構成例を示す回路図。 半導体装置の構成例を示す回路図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の構成例を説明するための斜視図、上面図、及び断面図。 半導体装置の構成例を説明するための斜視図、上面図、及び断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための上面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための上面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための上面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための上面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための断面図。 半導体装置の作製例を説明するための上面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 記憶装置の一例を示すブロック図。 電子部品の作製例を示すフローチャート、電子部品の斜視図、及び半導体ウェハの斜視図。 金属酸化物の原子数比の範囲を説明する図。 ＣＰＵを説明するブロック図。 電子機器の例を示す斜視図。 電子機器の例を示す斜視図。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、チャネル形成領域にシリコンを有するトランジスタをＳｉトランジスタと記載する場合がある。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成、動作方法、及び作製方法について、説明する。なお、以下の記載において、例えば、“［ｘ，ｙ］”は第ｘ行第ｙ列の要素を意味し、“［ｚ］”は、第ｚ行あるいは第ｚ列の要素を意味する。特に行や列を指定する必要がないときは、これらの表記は省略される。
＜回路構成例１＞
はじめに、半導体装置の一例であるＮＡＮＤメモリ素子の回路構成について、図１（Ａ）を参照して、説明する。図１（Ａ）には、１ページのＮＡＮＤメモリ素子の回路図を示している。１ページのＮＡＮＤメモリ素子は、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］のｎ個（ｎは１以上の整数である。）のメモリセルと、それらを制御するための配線ＷＬ［１］乃至配線ＷＬ［ｎ］と、配線ＢＬ及び配線ＳＬと、そのページを選択するためのトランジスタＳＴｒ及びトランジスタＢＴｒと、トランジスタＳＴｒを制御するための配線ＳＳＬと、トランジスタＢＴｒを制御するための配線ＢＳＬと、を有する。なお、配線ＷＬは後述するメモリセルＭＣのセルトランジスタの制御ゲート（本明細書等では、単にゲートと言い換える場合がある。）に電位を与える配線として機能し、配線ＳＬ及び配線ＢＬはメモリセルＭＣのセルトランジスタの第１端子及び／又は第２端子に電位を与える配線として機能する。
それぞれのメモリセルＭＣは、セルトランジスタＣＴｒを有する。一般的には、セルトランジスタは、ノーマリーオン特性で動作するトランジスタであり、制御ゲートと、電荷蓄積層と、を有する。電荷蓄積層は、トンネル絶縁膜を介して、チャネル形成領域と重畳する領域に位置し、制御ゲートは、ブロッキング膜を介して、電荷蓄積層と重畳する領域に位置する。セルトランジスタは、制御ゲートに書き込み電位を印加し、かつセルトランジスタの第１端子、又は第２端子の一方に所定の電位を与えることによってトンネル電流が発生して、当該セルトランジスタのチャネル形成領域から電荷蓄積層に電子が注入される。これにより、電荷蓄積層に電子が注入されたセルトランジスタでは、しきい値電圧が高くなる。なお、電荷蓄積層としては、絶縁体、又は導電体（浮遊ゲート）を用いることができる。なお、図１（Ａ）に示す半導体装置の詳細な動作原理については後述する。
セルトランジスタＣＴｒの第１端子は、隣接するメモリセルＭＣのセルトランジスタＣＴｒの第２端子と直列に、電気的に接続されている。つまり、図１（Ａ）に示す回路構成は、セルトランジスタＣＴｒがｎ個、直列に電気的に接続された構成となっている。加えて、メモリセルＭＣ［１］のセルトランジスタＣＴｒの第２端子は、トランジスタＳＴｒの第１端子と電気的に接続され、メモリセルＭＣ［ｎ］のセルトランジスタＣＴｒの第１端子は、トランジスタＢＴｒの第１端子と電気的に接続されている。そして、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］のそれぞれのセルトランジスタＣＴｒの制御ゲートは、配線ＷＬ［１］乃至配線ＷＬ［ｎ］の各々と電気的に接続されている。トランジスタＳＴｒの第２端子は、配線ＳＬと電気的に接続され、トランジスタＳＴｒのゲートは、配線ＳＳＬと電気的に接続されている。トランジスタＢＴｒの第２端子は、配線ＢＬと電気的に接続され、トランジスタＢＴｒのゲートは、配線ＢＳＬと電気的に接続されている。
セルトランジスタＣＴｒのチャネル形成領域は、シリコン、又は実施の形態４で説明する金属酸化物を有することが好ましい。特に、当該チャネル形成領域において、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、錫など）、亜鉛から一、又は複数選ばれた元素を有する金属酸化物が含まれる場合、当該金属酸化物は、ワイドギャップ半導体として機能するため、当該金属酸化物がチャネル形成領域に含まれているセルトランジスタは、オフ電流が非常に低い特性を有する。つまり、オフ状態となっているセルトランジスタＣＴｒにおけるリーク電流を低くすることができるため、本発明の一態様の半導体装置の消費電力を低減することができる。また、トランジスタＳＴｒ、トランジスタＢＴｒのそれぞれのチャネル形成領域も、上述の金属酸化物を有することができる。
また、トランジスタＳＴｒ及び／又はトランジスタＢＴｒのチャネル形成領域は、セルトランジスタＣＴｒのチャネル形成領域と異なる構成にすることができる。例えば、セルトランジスタＣＴｒのチャネル形成領域に前述した金属酸化物が含まれる材料を適用し、トランジスタＳＴｒ及び／又はトランジスタＢＴｒのチャネル形成領域にシリコンが含まれる材料を適用することができる。
なお、本発明の一態様は、図１（Ａ）に示す半導体装置に限定されない。本発明の一態様は、図１（Ａ）に示す半導体装置を適宜変更した回路構成とすることができる。例えば、本発明の一態様は、図１（Ｂ）に示すとおり、セルトランジスタＣＴｒにバックゲートを設けた半導体装置としてもよい。なお、図１（Ｂ）に図示している半導体装置は、図１（Ａ）に図示している半導体装置の構成に加え、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するセルトランジスタＣＴｒにバックゲートを設けて、当該バックゲートのそれぞれが配線ＢＧＬと電気的に接続された構成となっている。図１（Ｂ）に示す半導体装置は、配線ＢＧＬがメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するセルトランジスタＣＴｒのバックゲートのそれぞれと電気的に接続されている構成でなく、当該バックゲートに対してそれぞれ独立に電気的に接続して、それぞれ互いに異なった電位を供給する構成としてもよい。なお、図１（Ｂ）に示す半導体装置の動作例については、後述する。
ところで、図１（Ａ）、（Ｂ）に示す半導体装置の記憶容量を更に増やしたい場合、図１（Ａ）、（Ｂ）に示すメモリセルＭＣをマトリクス状となるように並べて配置すればよい。例えば、図１（Ａ）に示すメモリセルＭＣをマトリクス状となるように並べて配置した場合、その回路構成は、図２に示す構成となる。なお、本明細書等において、図２に示す複数のページのＮＡＮＤメモリ素子を１ブロックのＮＡＮＤメモリ素子と記載する。
図２に示す半導体装置は、図１（Ａ）に示した半導体装置（１ページのＮＡＮＤメモリ素子）を１列としてｍ列（ｍは１以上の整数である。）並べて配置したもので、配線ＷＬを同じ行のメモリセルＭＣと共有するように電気的に接続した構成となっている。つまり、図２に示す半導体装置は、ｎ行ｍ列のマトリクス状の半導体装置であり、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｎ，ｍ］を有する。そのため、図２に示す半導体装置は、配線ＷＬ［１］乃至配線ＷＬ［ｎ］と、配線ＢＬ［１］乃至配線ＢＬ［ｍ］と、配線ＢＳＬ［１］乃至配線ＢＳＬ［ｍ］と、配線ＳＬ［１］乃至配線ＳＬ［ｍ］と、配線ＳＳＬ［１］乃至配線ＳＳＬ［ｍ］と、によって、電気的に接続されている。具体的には、メモリセルＭＣ［ｊ，ｉ］（ｊは１以上ｎ以下の整数であり、ｉは１以上ｍ以下の整数である。）のセルトランジスタＣＴｒの制御ゲートは、配線ＷＬ［ｊ］と電気的に接続されている。配線ＳＬ［ｉ］はトランジスタＳＴｒ［ｉ］の第２端子と電気的に接続され、配線ＢＬ［ｉ］はトランジスタＢＴｒ［ｉ］の第２端子と電気的に接続されている。
なお、図２は、メモリセルＭＣ［１，１］、メモリセルＭＣ［１，ｉ］、メモリセルＭＣ［１，ｍ］、メモリセルＭＣ［ｊ，１］、メモリセルＭＣ［ｊ，ｉ］、メモリセルＭＣ［ｊ，ｍ］、メモリセルＭＣ［ｎ，１］、メモリセルＭＣ［ｎ，ｉ］、メモリセルＭＣ［ｎ，ｍ］、配線ＷＬ［１］、配線ＷＬ［ｊ］、配線ＷＬ［ｎ］、配線ＢＬ［１］、配線ＢＬ［ｉ］、配線ＢＬ［ｍ］、配線ＢＳＬ［１］、配線ＢＳＬ［ｉ］、配線ＢＳＬ［ｍ］、配線ＳＬ［１］、配線ＳＬ［ｉ］、配線ＳＬ［ｍ］、配線ＳＳＬ［１］、配線ＳＳＬ［ｉ］、配線ＳＳＬ［ｍ］、セルトランジスタＣＴｒ、トランジスタＢＴｒ［１］、トランジスタＢＴｒ［ｉ］、トランジスタＢＴｒ［ｍ］、トランジスタＳＴｒ［１］、トランジスタＳＴｒ［ｉ］、トランジスタＳＴｒ［ｍ］のみ図示しており、それ以外の配線、素子、記号、及び符号は省略している。
また、図１（Ｂ）に示した半導体装置を１列としてｍ列（ｍは１以上の整数である。）並べて配置したものを、図３に示す。なお、図３に示す半導体装置は、全てのメモリセルＭＣが有するそれぞれのトランジスタにバックゲートを設けた構成となっており、そのため、図３に示す半導体装置は、それぞれのバックゲートと電気的に接続するための配線ＢＧＬ［１］乃至配線ＢＧＬ［ｍ］を有する。なお、図３に示す半導体装置については、図２に示す半導体装置の説明の記載を参酌する。
図２、図３に示した半導体装置は、それぞれ図１（Ａ）、（Ｂ）の半導体装置をマトリクス状に並べて配置した構成となっているが、本発明の一態様は、これに限定されない。本発明の一態様は、図２、図３に示した半導体装置を適宜変更した回路構成とすることができる。例えば、図２、図３では、トランジスタＢＴｒ［１］乃至トランジスタＢＴｒ［ｍ］を制御するための配線として、それぞれ配線ＢＳＬ［１］乃至配線ＢＳＬ［ｍ］を図示したが、１本の配線としてトランジスタＢＴｒ［１］乃至トランジスタＢＴｒ［ｍ］のゲートと電気的に接続する構成としてもよい。同様に、トランジスタＳＴｒ［１］乃至トランジスタＳＴｒ［ｍ］を制御するための配線も、配線ＳＳＬ［１］乃至配線ＳＳＬ［ｍ］でなく、１本の配線としてトランジスタＳＴｒ［１］乃至トランジスタＳＴｒ［ｍ］のゲートと電気的に接続する構成としてもよい。
＜動作方法例１＞
次に、図１（Ａ）、（Ｂ）に示した半導体装置の動作方法の一例について、図４（Ａ）（Ｂ）、図５（Ａ）（Ｂ）を用いて、説明する。なお、以下の説明で用いられる低レベル電位、高レベル電位は、特定の電位を意味するものではなく、配線が異なれば、具体的な電位も異なる場合がある。例えば、配線ＢＳＬに印加される低レベル電位、高レベル電位のそれぞれは、配線ＢＬに印加される低レベル電位、高レベル電位と異なる電位であってもよい。
電位ＶＰＧＭは、セルトランジスタＣＴｒの制御ゲートに印加することでセルトランジスタＣＴｒの電荷蓄積層に電子を注入することができる電位であり、電位ＶＰＳは、セルトランジスタＣＴｒの制御ゲートに印加することでセルトランジスタＣＴｒをオン状態にすることができる電位である。配線ＳＬには、適切な電位が印加されているものとする。
また、本動作方法例において、図１（Ｂ）に示した配線ＢＧＬには、特に断らない限り、セルトランジスタＣＴｒが正常に動作する範囲内の電位があらかじめ印加されているものとする。そのため、図１（Ａ）、（Ｂ）に示す半導体装置の動作は、互いに同様に考えることができる。
＜＜書き込み動作＞＞
図４（Ａ）は、半導体装置にデータを書き込む動作例を示したタイミングチャートである。図４（Ａ）のタイミングチャートは、配線ＷＬ［ｐ］（ｐは１以上ｎ以下の整数である。）、配線ＷＬ［ｊ］（ここでのｊは、１以上ｎ以下であり、かつｐでない整数である。）、配線ＢＳＬ、配線ＳＳＬ、及び配線ＢＬの電位の大きさの変化を示している。なお、図４（Ａ）のタイミングチャートは、メモリセルＭＣ［ｐ］にデータを書き込む動作例を示している。
時刻Ｔ１０以前において、配線ＢＬには、低レベル電位が供給されている。
また、時刻Ｔ１０から時刻Ｔ１３までの間において、配線ＳＳＬには、常に低レベル電位が供給されている。これにより、トランジスタＳＴｒのゲートに低レベル電位が印加されるため、トランジスタＳＴｒがオフ状態となる。
時刻Ｔ１０から時刻Ｔ１１までの間において、配線ＢＳＬには高レベル電位の印加が開始される。これにより、時刻Ｔ１０から時刻Ｔ１１までの間に、トランジスタＢＴｒのゲートの電位が高レベル電位に達するため、トランジスタＢＴｒがオン状態となる。また、トランジスタＢＴｒがオン状態となることによって、メモリセルＭＣ［ｎ］のセルトランジスタＣＴｒの第１端子に、配線ＢＬから供給された低レベル電位が印加される。
時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＷＬ［ｊ］には電位ＶＰＳの印加が開始される。これにより、時刻Ｔ１１から時刻Ｔ１２までの間に、メモリセルＭＣ［ｊ］が有するセルトランジスタＣＴｒの制御ゲートの電位が電位ＶＰＳに達する。このとき、メモリセルＭＣ［ｎ］において、セルトランジスタＣＴｒの第１端子に、配線ＢＬから供給された低レベル電位が印加されているため、メモリセルＭＣ［ｎ］が有するセルトランジスタＣＴｒがオン状態となる。また、これにより、メモリセルＭＣ［ｎ−１］のセルトランジスタＣＴｒの第１端子に、配線ＢＬから供給された低レベル電位が印加されることになる。つまり、メモリセルＭＣ［ｊ］が有するセルトランジスタＣＴｒが順次オン状態となる。
また、時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＷＬ［ｐ］には、電位ＶＰＧＭの印加が開始される。これにより、時刻Ｔ１１から時刻Ｔ１２までの間に、メモリセルＭＣ［ｐ］が有するセルトランジスタＣＴｒの制御ゲートの電位が電位ＶＰＧＭに達する。また、前述の動作により、メモリセルＭＣ［ｐ］が有するセルトランジスタＣＴｒの第１端子に配線ＢＬから供給された低レベル電位が印加されているため、メモリセルＭＣ［ｐ］が有するセルトランジスタＣＴｒのチャネル形成領域から電荷蓄積層に電子が注入される。これにより、メモリセルＭＣ［ｐ］へのデータの書き込みが行われる。なお、メモリセルＭＣ［ｐ］が有するセルトランジスタＣＴｒのチャネル形成領域から電荷蓄積層に電子が注入されることによって、セルトランジスタＣＴｒのしきい値電圧が上昇する。
時刻Ｔ１２までにおいて、配線ＢＬから供給された低レベル電位が、トランジスタＳＴｒの第１端子にまで印加されたものとする。時刻Ｔ１２から時刻Ｔ１３までの間では、配線ＷＬ［ｊ］、及び配線ＷＬ［ｐ］に低レベル電位の印加が開始され、時刻Ｔ１２から時刻Ｔ１３までの間に、配線ＷＬ［ｊ］、及び配線ＷＬ［ｐ］のそれぞれの電位が低レベル電位となる。
時刻Ｔ１３以降において、配線ＢＳＬに低レベル電位の印加が開始される。これにより、時刻Ｔ１３以降に、トランジスタＢＴｒのゲートの電位が低レベル電位となるため、トランジスタＢＴｒがオフ状態となる。また、図４（Ａ）のタイミングチャートには図示していないが、このとき、配線ＢＳＬに低レベル電位を供給せず、配線ＢＬの電位を高レベル電位とすることによって、トランジスタＢＴｒをオフ状態にすることができる。
以上の動作により、図１（Ａ）、（Ｂ）に示した半導体装置に対して、データを書き込むことができる。
＜＜読み出し動作＞＞
図４（Ｂ）は、半導体装置からデータを読み出す動作例を示したタイミングチャートである。図４（Ｂ）のタイミングチャートは、配線ＷＬ［ｐ］、配線ＷＬ［ｑ］（ｑは、１以上ｎ以下であり、かつｐでない整数である。）、配線ＷＬ［ｊ］（ここでのｊは、１以上ｎ以下であり、かつｐ及びｑでない整数である。）、配線ＢＳＬ、配線ＳＳＬ、配線ＳＬの電位の大きさの変化を示し、配線ＳＬ‐配線ＢＬ間に流れる電流としてＩＲＥＡＤの大きさの変化を示している。なお、図４（Ｂ）のタイミングチャートは、メモリセルＭＣ［ｐ］及びメモリセルＭＣ［ｑ］からデータを読み出す動作例を示している。そして、メモリセルＭＣ［ｐ］のセルトランジスタＣＴｒの電荷蓄積層には電子が注入されており、メモリセルＭＣ［ｑ］のセルトランジスタＣＴｒの電荷蓄積層には電子が注入されていないものとする。
時刻Ｔ２０以前において、配線ＳＬには、低レベル電位が供給されている。
時刻Ｔ２０から時刻Ｔ２１までの間において、配線ＢＳＬ及び配線ＳＳＬに高レベル電位の印加が開始される。これにより、時刻Ｔ２０から時刻Ｔ２１までの間に、トランジスタＢＴｒ及びトランジスタＳＴｒのゲートの電位が高レベル電位に達するため、トランジスタＢＴｒ及びトランジスタＳＴｒがオン状態となる。また、トランジスタＳＴｒがオン状態となることによって、メモリセルＭＣ［１］のセルトランジスタＣＴｒの第２端子に配線ＳＬから供給された低レベル電位が印加される。
時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＷＬ［ｑ］及び配線ＷＬ［ｊ］には電位ＶＰＳの印加が開始される。これにより、時刻Ｔ２１から時刻Ｔ２２までの間に、メモリセルＭＣ［ｑ］及びメモリセルＭＣ［ｊ］が有するセルトランジスタＣＴｒの制御ゲートの電位が電位ＶＰＳに達する。このとき、メモリセルＭＣ［ｑ］及びメモリセルＭＣ［ｊ］のセルトランジスタＣＴｒの第２端子に、配線ＳＬから供給された低レベル電位が印加されている場合、そのセルトランジスタＣＴｒはオン状態となる。
一方、時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＷＬ［ｐ］には、低レベル電位が印加される。これにより、時刻Ｔ２１から時刻Ｔ２２までの間に、メモリセルＭＣ［ｐ］が有するセルトランジスタＣＴｒの制御ゲートの電位が低レベル電位となる。ところで、メモリセルＭＣ［ｐ］のセルトランジスタＣＴｒの電荷蓄積層には電子が注入されているため、メモリセルＭＣ［ｐ］のセルトランジスタＣＴｒのしきい値電圧が上昇している。以上の理由により、メモリセルＭＣ［ｐ］のセルトランジスタＣＴｒはオフ状態となり、配線ＳＬ‐配線ＢＬ間に電流は流れない。つまり、このとき、配線ＢＬに流れる電流量を計測して、配線ＳＬ‐配線ＢＬ間に電流が流れないことを示すことによって、メモリセルＭＣ［ｐ］のセルトランジスタＣＴｒの電荷蓄積層には電子が注入されていることがいえる。
時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＷＬ［ｐ］、配線ＷＬ［ｑ］、配線ＷＬ［ｊ］のそれぞれに低レベル電位の供給が開始される。これにより、時刻Ｔ２２から時刻Ｔ２３までの間に、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞれのセルトランジスタＣＴｒの制御ゲートの電位が低レベル電位となる。
時刻Ｔ２３から時刻Ｔ２４までの間において、配線ＷＬ［ｊ］に電位ＶＰＳの供給が開始される。これにより、時刻Ｔ２３から時刻Ｔ２４までの間に、メモリセルＭＣ［ｊ］が有するセルトランジスタＣＴｒの制御ゲートの電位が電位ＶＰＳに達する。このとき、メモリセルＭＣ［ｊ］のセルトランジスタＣＴｒの第１端子に、配線ＳＬから供給された低レベル電位が印加されている場合、そのセルトランジスタＣＴｒはオン状態となる。
また、時刻Ｔ２３から時刻Ｔ２４までの間において、配線ＷＬ［ｐ］に電位ＶＰＳの供給が開始される。これにより、時刻Ｔ２３から時刻Ｔ２４までの間に、メモリセルＭＣ［ｐ］が有するセルトランジスタＣＴｒの制御ゲートが電位ＶＰＳに達する。ところで、メモリセルＭＣ［ｐ］のセルトランジスタＣＴｒの電荷蓄積層には電子が注入されているため、メモリセルＭＣ［ｐ］のセルトランジスタＣＴｒのしきい値電圧が上昇しているが、セルトランジスタＣＴｒの制御ゲートには電位ＶＰＳが印加されているため、本動作例では、セルトランジスタＣＴｒは実質的にオン状態となるものとする。
そして、時刻Ｔ２３から時刻Ｔ２４までの間において、配線ＷＬ［ｑ］には低レベル電位が印加されている。これにより、時刻Ｔ２３から時刻Ｔ２４までの間に、メモリセルＭＣ［ｑ］が有するセルトランジスタＣＴｒの制御ゲートの電位が低レベル電位となる。なお、メモリセルＭＣが有するセルトランジスタＣＴｒは、ノーマリーオン特性で動作する。そのため、メモリセルＭＣ［ｑ］のセルトランジスタＣＴｒの第１端子に、配線ＳＬから供給された低レベル電位が印加されていても、そのセルトランジスタＣＴｒはオン状態となる。
つまり、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞれのセルトランジスタＣＴｒがオン状態となっているため、それぞれのソース‐ドレイン間に電流が流れる。つまり、このとき、配線ＢＬに流れる電流量を計測して、配線ＳＬ‐配線ＢＬ間に電流が流れていることを示すことによって、メモリセルＭＣ［ｑ］のセルトランジスタＣＴｒの電荷蓄積層には電子が注入されていないことがいえる。
時刻Ｔ２４から時刻Ｔ２５までの間において、配線ＷＬ［ｐ］、配線ＷＬ［ｑ］、配線ＷＬ［ｊ］のそれぞれに低レベル電位の供給が開始される。これにより、時刻Ｔ２４から時刻Ｔ２５までの間に、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞれのセルトランジスタＣＴｒの制御ゲートの電位が低レベル電位となる。
時刻Ｔ２５以降において、配線ＢＳＬ及び配線ＳＳＬに低レベル電位の印加が開始される。これにより、時刻Ｔ２５から時刻Ｔ２６までの間に、トランジスタＢＴｒ及びトランジスタＳＴｒのそれぞれのゲートの電位が低レベル電位となるため、トランジスタＢＴｒ及びトランジスタＳＴｒがオフ状態となる。
つまり、メモリセルＭＣからデータを読み出す場合、当該メモリセルＭＣのセルトランジスタＣＴｒの制御ゲートに低レベル電位を印加し、それ以外のメモリセルＭＣのセルトランジスタＣＴｒの制御ゲートに高レベル電位を印加して、配線ＳＬ‐配線ＢＬ間に流れる電流量を計測することによって、メモリセルＭＣに保持されているデータを読み出すことができる。
以上の動作により、図１（Ａ）、（Ｂ）に示した半導体装置から、データの書き込み、及びデータの読み出しを行うことができる。
＜＜消去動作＞＞
図５（Ａ）は、半導体装置に保持されたデータを消去する動作例を示したタイミングチャートである。図５（Ａ）のタイミングチャートは、配線ＷＬ［ｊ］（ここでのｊは、１以上ｎ以下の整数である。）、配線ＢＳＬ、配線ＳＳＬ、配線ＢＬ、及び配線ＳＬの電位の大きさの変化を示している。なお、ＮＡＮＤメモリ素子に対する消去動作は１ページ単位で行われるものとする。
時刻Ｔ３０以前において、配線ＢＬ及び配線ＳＬには、低レベル電位が供給されている。
また、時刻Ｔ３０から時刻Ｔ３３までの間において、配線ＷＬ［ｊ］には、常に低レベル電位が供給されている。
時刻Ｔ３０から時刻Ｔ３１までの間において、配線ＢＳＬ及び配線ＳＳＬに高レベル電位の印加が開始される。これにより、時刻Ｔ３０から時刻Ｔ３１までの間に、トランジスタＢＴｒ及びトランジスタＳＴｒのそれぞれのゲートの電位が高レベル電位に達するため、トランジスタＢＴｒ及びトランジスタＳＴｒがオン状態となる。また、トランジスタＢＴｒ及びトランジスタＳＴｒがオン状態となることによって、メモリセルＭＣ［１］が有するセルトランジスタＣＴｒの第２端子に、配線ＳＬから供給された低レベル電位が印加され、メモリセルＭＣ［ｎ］が有するセルトランジスタＣＴｒの第１端子に、配線ＢＬから供給された低レベル電位が印加される。
時刻Ｔ３１から時刻Ｔ３２までの間において、配線ＢＬ及び配線ＳＬに電位ＶＥＲの印加が開始される。なお、電位ＶＥＲは、配線ＢＬ及び配線ＳＬに流れる高レベル電位よりも高い電位としている。これにより、時刻Ｔ３１から時刻Ｔ３２までの間において、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有する全てのセルトランジスタＣＴｒのチャネル形成領域の電位が上昇するため、各セルトランジスタＣＴｒの電荷蓄積層に注入されている電子が、チャネル形成領域側に引き抜かれる。
時刻Ｔ３２から時刻Ｔ３３までの間において、配線ＢＬ及び配線ＳＬに低レベル電位の印加が開始される。
時刻Ｔ３３以降において、配線ＢＳＬ及び配線ＳＳＬに低レベル電位の印加が開始される。これにより、時刻Ｔ３３から時刻Ｔ３４までの間に、トランジスタＢＴｒ及びトランジスタＳＴｒのそれぞれのゲートの電位が低レベル電位となるため、トランジスタＢＴｒ及びトランジスタＳＴｒがオフ状態となる。
以上の動作により、図１（Ａ）、（Ｂ）に示した半導体装置から、データを消去することができる。
また、図１（Ｂ）に示す半導体装置において、配線ＢＧＬを用いることによって、上述した消去動作とは別の消去動作を行うことができる。その動作例について図５（Ｂ）に示す。
時刻Ｔ４０以前において、配線ＢＬ及び配線ＳＬには、低レベル電位が供給されている。
また、時刻Ｔ４０から時刻Ｔ４５までの間において、配線ＷＬ［ｊ］には、常に低レベル電位が供給される。
時刻Ｔ４０から時刻Ｔ４１までの間において、配線ＢＳＬ及び配線ＳＳＬに低レベル電位の印加が開始される。これにより、時刻Ｔ４０から時刻Ｔ４１までの間に、トランジスタＢＴｒ及びトランジスタＳＴｒのそれぞれのゲートの電位が低レベル電位となるため、トランジスタＢＴｒ及びトランジスタＳＴｒがオフ状態となる。このため、トランジスタＳＴｒの第１端子とトランジスタＢＴｒの第１端子との間は、フローティング状態となる。
また、時刻Ｔ４０から時刻Ｔ４１までの間において、配線ＢＧＬに電位ＶＢＧＥＲの印加が開始される。なお、電位ＶＢＧＥＲは、非常に高い電位とする。トランジスタＳＴｒの第１端子とトランジスタＢＴｒの第１端子との間はフローティング状態であり、時刻Ｔ４０から時刻Ｔ４１までの間で配線ＢＧＬの電位がＶＢＧＥＲとなることによって、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有する全てのセルトランジスタＣＴｒのチャネル形成領域の電位が容量結合によって昇圧される。そのため、各セルトランジスタＣＴｒの電荷蓄積層に注入されている電子が、チャネル形成領域側に引き抜かれる。
時刻Ｔ４１から時刻Ｔ４２までの間において、配線ＢＳＬ及び配線ＳＳＬに高レベル電位の印加が開始される。これにより、時刻Ｔ４１から時刻Ｔ４２までの間に、トランジスタＢＴｒ及びトランジスタＳＴｒのそれぞれのゲートの電位が高レベル電位に達するため、トランジスタＢＴｒ及びトランジスタＳＴｒがオン状態となる。
時刻Ｔ４２から時刻Ｔ４３までの間において、配線ＢＬに高レベル電位の印加が開始される。これにより、時刻Ｔ４２から時刻Ｔ４３までの間において、セルトランジスタＣＴｒの電荷蓄積層から引き抜いた電子を、配線ＢＬに流すことができる。
時刻Ｔ４３から時刻Ｔ４４までの間において、配線ＢＬに低レベル電位の印加が開始される。続いて、時刻Ｔ４４において、配線ＢＳＬ及び配線ＳＳＬに低レベル電位の印加が開始される。これにより、トランジスタＢＴｒ及びトランジスタＳＴｒのそれぞれのゲートの電位が低レベル電位となるため、トランジスタＢＴｒ及びトランジスタＳＴｒがオフ状態となる。最後に、時刻Ｔ４５以降において、配線ＢＧＬには、低レベル電位が供給される。
以上の動作のとおり、配線ＢＧＬを用いることでも、図１（Ｂ）に示した半導体装置から、データを消去することができる。
＜構造例と作製方法例１＞
以下、上記で説明した図１乃至図３の回路構成を有する半導体装置の構造の理解を助けるため、その作製方法について説明する。
図６（Ａ）、（Ｂ）、（Ｃ）は、図２又は図３の半導体装置を示した模式図の一例である。図６（Ａ）は当該半導体装置の斜視図を示しており、図６（Ｂ）は、図６（Ａ）の上面図を示している。更に、図６（Ｃ）は、図６（Ｂ）の一点鎖線Ａ１‐Ａ２に対応する断面図を示している。
当該半導体装置は、配線ＷＬと、絶縁体（図６ではハッチングを図示していない領域）と、が積層された構造体を有する。
加えて、当該構造体に対して、絶縁体と、配線ＷＬと、を一括で貫通するような開口部が形成されている。そして、配線ＷＬが貫通された領域ＡＲにメモリセルＭＣを設けるために、当該開口部に絶縁体と、導電体と、半導体と、が形成されている。なお、当該導電体は、メモリセルＭＣのセルトランジスタＣＴｒのソース電極、又はドレイン電極として機能し、当該半導体は、セルトランジスタＣＴｒのチャネル形成領域として機能する。また、当該導電体を形成せず、当該半導体においてチャネル形成領域と低抵抗領域を形成して、当該低抵抗領域をセルトランジスタＣＴｒのソース電極、又はドレイン電極として適用してもよい。図６（Ａ）、（Ｂ）、（Ｃ）では、該開口部に絶縁体と、導電体と、半導体と、が形成されている領域を、領域ＨＬとして図示している。特に、図６（Ａ）において、構造体の内部に含まれる領域ＨＬを破線で図示している。なお、メモリセルＭＣが有するトランジスタにバックゲートが設けられている場合、領域ＨＬが有する当該導電体は、当該バックゲートと電気的に接続するための配線ＢＧＬとしても機能してよい。
つまり、図６において、図１（Ａ）、（Ｂ）のいずれかに示した半導体装置は領域ＳＤ１に形成され、図２、又は図３に示した半導体装置は領域ＳＤ２に形成されていることを示している。
ところで、配線ＷＬが露出している領域ＴＭは、配線ＷＬに電位を与えるための接続端子として機能する。つまり、領域ＴＭに配線を電気的に接続することによって、セルトランジスタＣＴｒのゲートに電位を与えることができる。
なお、領域ＴＭの形状は、図６に示した構成例に限定されない。本発明の一態様の半導体装置の構成は、例えば、図６に示す領域ＴＭ上に絶縁体が形成され、当該絶縁体に開口部が設けられ、当該開口部を埋めるように導電体ＰＧが形成された構成としてもよい（図７（Ａ）、（Ｂ）、（Ｃ））。なお、導電体ＰＧ上には、配線ＥＲが形成されており、これによって、配線ＥＲと、配線ＷＬと、が電気的に接続される。なお、図７（Ａ）において、構造体の内部に含まれる導電体ＰＧを破線で図示しており、領域ＨＬの破線を省略している。
以下の作製方法例１では、領域ＡＲに、図１乃至図３に示したメモリセルＭＣを形成するための方法について説明する。
＜＜作製方法例１＞＞
図８乃至図１４は、図１（Ａ）に示す半導体装置の作製例を説明するための断面図であり、特に、セルトランジスタＣＴｒのチャネル長方向の断面図を示している。また、図８乃至図１４の断面図では、図の明瞭化のために一部の要素を省いて図示している。
図８（Ａ）に示すように、図１（Ａ）の半導体装置は、基板（図示しない。）の上方に配置された絶縁体１０１Ａと、絶縁体１０１Ａ上に配置された導電体１３２Ａと、導電体１３２Ａ上に配置された絶縁体１０１Ｂと、絶縁体１０１Ｂ上に配置された導電体１３２Ｂと、導電体１３２Ｂ上に配置された絶縁体１０１Ｃと、を有する。なお、以後、これらの複数の導電体及び複数の絶縁体を有する積層体（以後の工程によっては、これら以外の絶縁体、導電体等も含まれる。）を、積層体１００と記載する。
なお、当該基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域が含まれる半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性が含まれる場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質が含まれる場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板として好適である。
本実施の形態で説明する作製例では、その工程中に加熱処理が含まれるため、基板としては、耐熱性の高い、且つ熱膨張率の低い材料を用いることが好ましい。
導電体１３２Ａ（導電体１３２Ｂ）は、図１（Ａ）に示す配線ＷＬとして機能する。
導電体１３２Ａ、導電体１３２Ｂとしては、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、導電体１３２Ａ、導電体１３２Ｂとしては、後述する半導体１５１に適用可能な金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いてもよい。また、前述した金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、例えば、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物などを用いてもよい。また、例えば、窒素を含むインジウムガリウム亜鉛酸化物などを用いてもよい。このような材料を用いることで、周辺の絶縁体などから混入する水素、又は水を捕獲することができる場合がある。
また、導電体１３２Ａ、導電体１３２Ｂとして、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。
また、上記の材料で形成される導電体を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、例えば、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、導電体に接する絶縁体として過剰酸素領域を有する絶縁体を適用することで、導電体の絶縁体と接する領域において、酸素が拡散する場合がある。これにより、金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を形成してもよい。また、同様に、導電体に接する絶縁体として過剰窒素領域を有する絶縁体を適用することで、導電体の絶縁体と接する領域において、窒素が拡散する場合がある。これにより、金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造を形成してもよい。
なお、導電体１３２Ａ、導電体１３２Ｂのそれぞれは、互いに同一の材料であってもよいし、互いに異なる材料であってもよい。つまり、本発明の一態様の半導体装置を構成する導電体１３２Ａ、導電体１３２Ｂに適用する材料をそれぞれ適宜選択して用いることができる。
導電体１３２Ａ、導電体１３２Ｂの形成方法に特に限定は無い。例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などによって成膜することができる。
絶縁体１０１Ａ乃至絶縁体１０１Ｃとしては、例えば、水、又は水素などの不純物濃度が低減されている材料であることが好ましい。例えば、絶縁体１０１Ａ乃至絶縁体１０１Ｃの水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、絶縁体の膜の表面温度が５０℃以上５００℃以下までの範囲において、水素分子に換算した脱離量が、絶縁体１０１Ａ乃至絶縁体１０１Ｃのいずれか一の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体１０１Ａ乃至絶縁体１０１Ｃは、加熱により酸素が放出される絶縁体を用いて形成してもよい。
絶縁体１０１Ａ乃至絶縁体１０１Ｃとしては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、又は積層で用いることができる。また、例えば、酸化シリコン又は酸化窒化シリコンを含む材料を用いることができる。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体１０１Ａ乃至絶縁体１０１Ｃの形成方法に特に限定は無い。例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、ＰＬＤ法などによって成膜することができる。
次の工程では、図８（Ｂ）に示すとおり、レジストマスク形成とエッチング処理などによって、図８（Ａ）に示す積層体１００に対して、開口部１９１が形成される。
レジストマスクの形成は、例えば、リソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、エッチング処理については、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。
そして、図９（Ａ）に示すとおり、エッチング処理などを用いて、開口部１９１の側面に位置する導電体１３２Ａ、導電体１３２Ｂのそれぞれ一部が除去されて、当該側面部に凹部１９２Ａ、凹部１９２Ｂが形成される。ここでは、導電体１３２Ａ、導電体１３２Ｂとしては、積層体１００のうち、導電体１３２Ａ、導電体１３２Ｂが選択的に除去されるような材料（例えば、絶縁体１０１Ａ、絶縁体１０１Ｂ、絶縁体１０１Ｃよりもエッチングレートが高い材料など）が適用されているものとする。
次の工程では、図９（Ｂ）に示すとおり、図９（Ａ）に示す開口部１９１の側面、及び凹部１９２Ａ、凹部１９２Ｂに、絶縁体１０２が成膜される。
絶縁体１０２は、セルトランジスタＣＴｒのゲート絶縁膜として機能する。
絶縁体１０２としては、例えば、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。また、絶縁体１０２としては、例えば、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物などを用いることができる。また、絶縁体１０２としては、これらを積層した絶縁体としてもよい。
絶縁体１０２の形成方法としては、被覆性の高い成膜方法を用いるのが好ましい。被膜性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい。また、例えば、ＣＶＤ法（ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法、ＰＣＶＤ（Ｐｌａｓｍａ ＣＶＤ）法など）などを用いてもよい。また、別の成膜方法としては、例えば、スパッタリング法などを用いることができる場合がある。
次の工程では、図１０（Ａ）に示すとおり、図９（Ｂ）に示す開口部１９１の側面、及び形成されている凹部に、絶縁体１１１が成膜される。つまり、絶縁体１０２の形成面に絶縁体１１１が形成される。
絶縁体１１１が形成された領域のうち、後述する絶縁体１０４を介して、後述する半導体１５１の領域１５１ａと重畳する領域は、セルトランジスタＣＴｒの電荷蓄積層として機能する。
絶縁体１１１としては、例えば、窒化シリコンや、窒化酸化シリコンを用いることが好ましい。
絶縁体１１１の形成方法としては、絶縁体１０２の形成方法の記載を参酌する。
次の工程では、図１０（Ｂ）に示すとおり、図１０（Ａ）に示す開口部１９１の側面、及び形成されている凹部に、絶縁体１０４が成膜される。つまり、絶縁体１１１の形成面に絶縁体１０４が形成される。
絶縁体１０４は、セルトランジスタＣＴｒのトンネル絶縁膜として機能する。
絶縁体１０４としては、例えば、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。また、絶縁体１０４としては、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物を用いてもよい。また、絶縁体１０４としては、これらを積層した絶縁体としてもよい。そして、絶縁体１０４は、絶縁体１０２よりも薄いことが好ましい。絶縁体１０４を絶縁体１０２よりも薄くすることで、後述する半導体１５１から、絶縁体１０４を介して、絶縁体１１１にトンネル効果による電荷の移動を行うことができる。
絶縁体１０４の形成方法としては、絶縁体１０２の形成方法の記載を参酌する。
次に、図１１（Ａ）に示すとおり、図１０（Ｂ）に示す開口部１９１の側面、及び形成されている凹部に、半導体１５１が成膜される。つまり、絶縁体１０４の形成面に半導体１５１が形成される。
半導体１５１としては、例えば、実施の形態４で説明する金属酸化物が含まれている材料を適用することができる。また、例えば、シリコンが含まれている材料を適用することができる。特に、当該シリコンは、多結晶であることが好ましい。
ところで、半導体１５１に金属酸化物が含まれている場合、半導体１５１に接する絶縁体１０４は、酸素だけでなく、水又は水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。そのような絶縁体１０４を形成することで、絶縁体１０４を透過して水又は水素などの不純物が進入して、半導体１５１に含まれる酸素と反応して水となるのを防ぐことができる場合がある。半導体１５１内で水が生成されると、半導体１５１内で酸素欠損が形成される場合がある。当該酸素欠損に、水素などの不純物が入ることにより、キャリアとなる電子が生成される場合がある。そのため、半導体１５１内において、水素が多く含まれている領域が存在する場合、当該領域がチャネル形成領域に含まれるトランジスタは、ノーマリーオン特性となりやすい。これを防ぐため、絶縁体１０４として、酸素だけでなく、水又は水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが望まれる。
次に、図１１（Ｂ）に示す工程について説明する。
半導体１５１として金属酸化物を有する材料を適用している場合、開口部１９１の側面に位置する半導体１５１の形成面に対して、酸素を供給する処理を行ってもよい。この場合、図１１（Ｂ）に示す供給処理１０は、酸素を供給する工程として考える。酸素を供給する処理としては、例えば、減圧状態で酸素を含むプラズマ処理、酸素雰囲気下における熱処理などが挙げられる。特に、酸素を含むプラズマ処理としては、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。なお、ここで説明する供給処理１０は、必ずしも行わなくてもよい場合がある。
また、半導体１５１としてシリコンを有する材料を適用している場合、開口部１９１の側面に位置する半導体１５１の形成面に対して、不純物を供給する処理を行ってもよい。この場合、図１１（Ｂ）に示す供給処理１０は、不純物を供給する工程として考える。なお、供給処理１０を行っている最中は、半導体装置に対して熱処理を行うのが好ましい。例えば、不純物としてｐ型不純物（アクセプタ）を用いることができる。ｐ型不純物としては、ボロン、アルミニウム、ガリウムなどを用いることができる。また、例えば、不純物としては、ｎ型不純物（ドナー）を用いることができる。ｎ型不純物としては、リン、ヒ素などを用いることができる。なお、ここで説明する供給処理１０は、必ずしも行わなくてもよい場合がある。
半導体１５１の形成方法としては、被覆性の高い成膜方法を用いるのが好ましい。被膜性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい。また、例えば、ＣＶＤ法などを用いてもよい。また、別の成膜方法としては、例えば、スパッタリング法、ゾルゲル法、電気泳動法、スプレー法などを用いることができる場合がある。
次の工程では、図１２（Ａ）に示すとおり、図１１（Ｂ）に示す開口部１９１の側面、及び形成されている凹部に、絶縁体１０９が成膜される。つまり、半導体１５１の形成面に絶縁体１０９が形成される。
絶縁体１０９に含まれる成分としては、先に形成した半導体１５１との界面、及び界面近傍において、半導体１５１に含まれる成分と化合物を形成する成分でないことが好ましい。又は、仮に当該化合物が形成されたとしても、当該化合物が絶縁体であることが好ましい。又は、仮に当該化合物が形成されたとしても、当該化合物は、半導体１５１において、キャリアとして寄与しない化合物であることが好ましい。
絶縁体１０９としては、例えば、酸化シリコンを用いることができる。
絶縁体１０９の形成方法としては、絶縁体１０２の形成方法の記載を参酌する。
次の工程では、図１２（Ｂ）に示すとおり、レジストマスク形成とエッチング処理などによって、前述した凹部のみに絶縁体１０９が残るように、開口部１９１に含まれる絶縁体１０９の一部が除去される。これによって、絶縁体１０９ａ、絶縁体１０９ｂが形成される。なお、このとき、絶縁体１０４が開口部１９１に露出しない程度であれば、半導体１５１の一部が除去されていてもよい。
なお、レジストマスクの形成とエッチング処理と、については、図８（Ｂ）の説明を参酌する。
ところで、半導体１５１として金属酸化物を有する材料を適用している場合、形成されている開口部１９１の側面に対して、水素などの不純物を供給する処理を行ってもよい。なお、この場合、水素などの不純物を供給する処理については、図１３に示す供給処理１１を水素などの不純物を供給する工程として考える。図１３における供給処理１１は、絶縁体１０９ａ、絶縁体１０９ｂ、半導体１５１の領域１５１ｂに対して行っている。なお、図１３では、半導体１５１に含まれる成分と、供給処理１１によって供給された不純物と、を含む化合物として、化合物１６１Ａ（化合物１６１Ｂ、化合物１６１Ｃ）を記載している。この工程を行うことにより、半導体１５１の領域１５１ｂを低抵抗化することができる。なお、ここで説明する供給処理１１は、必ずしも行わなくてもよい場合がある。
また、半導体１５１としてシリコンを有する材料を適用している場合、形成されている開口部１９１の側面に対して、不純物を供給する処理を行ってもよい。なお、この場合、不純物を供給する処理については、図１３に示す供給処理１１を、不純物を供給する工程として考える。図１３における供給処理１１は、絶縁体１０９ａ、絶縁体１０９ｂ、半導体１５１の領域１５１ｂに対して行っている。なお、供給処理１１を行っている最中は、積層体１００に対して熱処理を行うのが好ましい。なお、不純物としては、例えば、リン、ヒ素などのｎ型不純物（ドナー）を用いることができる。また、例えば、不純物としては、ボロン、アルミニウム、ガリウムなどのｐ型不純物（アクセプタ）を用いることができる。この工程を行うことにより、半導体１５１の領域１５１ｂに対して、半導体１５１の表面、及び表面近傍に不純物領域１６２Ａ（不純物領域１６２Ｂ、不純物領域１６２Ｃ）を形成することができ、半導体１５１の領域１５１ｂを低抵抗化することができる。なお、先に説明した図１１（Ｂ）の供給処理１０を行っている場合、ここで説明する供給処理１１は、必ずしも行わなくてもよい。
なお、半導体１５１としてシリコン、又は金属酸化物のどちらか一方を有する材料を適用した場合において、半導体１５１の形成面に絶縁体１０９ａ及び絶縁体１０９ｂが形成された領域１５１ａでは、絶縁体１０９ａ及び絶縁体１０９ｂがマスクとして不純物を遮蔽する役割を有するため、半導体１５１の領域１５１ａには不純物が供給されない。
次の工程では、図１４（Ａ）に示すとおり、図１３に示す開口部１９１の側面に、絶縁体１０５が成膜される。
半導体１５１が金属酸化物を含む材料である場合、絶縁体１０５としては、例えば、窒化シリコンが含まれていることが好ましい。半導体１５１は絶縁体１０５に接することで、絶縁体１０５に含まれる窒素、窒化物、その他の成分などが半導体１５１に拡散する場合がある。また、このとき、積層体１００に対して熱処理を行ってもよいし行わなくてもよい。これにより、図１４（Ａ）において、半導体１５１は、絶縁体１０５との界面、及び界面近傍において、絶縁体１０５から拡散される窒素、窒化物、その他の成分などによって、化合物１６１Ａ（化合物１６１Ｂ、化合物１６１Ｃ）が形成される場合がある。これにより、半導体１５１の領域１５１ｂが低抵抗化される。つまり、隣り合うセルトランジスタＣＴｒの電気的接続において、抵抗を下げることができる場合がある。
また、半導体１５１がシリコンを含む材料である場合、絶縁体１０５としては、例えば、半導体１５１に拡散させるための不純物（元素、又はイオン）が含まれていることが好ましい。例えば、当該不純物としては、リン、ヒ素などのｎ型不純物（ドナー）を用いることができる。また、例えば、当該不純物としては、ボロン、アルミニウム、ガリウムなどのｐ型不純物（アクセプタ）を用いることができる。
半導体１５１は絶縁体１０５に接することで、絶縁体１０５に含まれる不純物（元素、又はイオン）が半導体１５１に拡散する場合がある。また、このとき、積層体１００に対して熱処理を行ってもよいし行わなくてもよい。これにより、半導体１５１の、絶縁体１０５に接する界面、及び界面近傍に不純物領域１６２Ａ（不純物領域１６２Ｂ、不純物領域１６２Ｃ）が形成されて、半導体１５１の領域１５１ｂが低抵抗化される場合がある。
絶縁体１０５の形成方法としては、絶縁体１０２の形成方法の記載を参酌する。
図１３、及び図１４（Ａ）は、それぞれ半導体１５１の領域１５１ｂを低抵抗化するための工程を示している。換言すれば、図１３、及び図１４（Ａ）は、半導体１５１の領域１５１ｂに化合物１６１Ａ（化合物１６１Ｂ、化合物１６１Ｃ）、又は不純物領域１６２Ａ（不純物領域１６２Ｂ、不純物領域１６２Ｃ）を形成する工程を示している。そのため、半導体装置を作製する工程では、図１３、及び図１４（Ａ）は、どちらか一方の工程のみ行えばよい。また、両方の工程を行ってもよい場合がある。
次の工程では、図１４（Ｂ）に示すとおり、残りの開口部１９１が埋まるように、絶縁体１０５の形成面に絶縁体１０６が成膜される。
絶縁体１０６としては、例えば、水、水素などの不純物などの透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体１０６として、酸化アルミニウムなどを用いることができる。ただし、絶縁体１０６に適用できる材料は上述に限定せず、絶縁体１０６としては、例えば、水、水素などの不純物濃度が低減された膜として、上述した絶縁体１０１Ａ乃至絶縁体１０１Ｃに適用できる材料を用いることができる。
また、絶縁体１０６としては、一例としては、酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体１０６として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁体１０６を形成することで、半導体１５１が金属酸化物を含む材料を有する場合において、半導体１５１に含まれる酸素が脱離して、絶縁体１０５、及び／又は絶縁体１０９ａ（絶縁体１０９ｂ）を介して、当該酸素が絶縁体１０６に拡散するのを防ぐことができる場合がある。これにより、半導体１５１の酸素濃度の低減を防ぐことができる場合がある。
また、絶縁体１０６としては、一例としては、酸素を透過する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体１０６に酸素をドーピングし、絶縁体１０５、及び／又は絶縁体１０９ａ（絶縁体１０９ｂ）を介して、酸素を拡散させることにより、半導体１５１に酸素を供給することができる場合がある。これにより、半導体１５１の酸素濃度を高くすることができる場合がある。
絶縁体１０６としては、例えば、酸化アルミニウムを用いることができる。酸化アルミニウムをスパッタ法により成膜した場合、酸素が絶縁体１０５、及び／又は絶縁体１０９ａ（絶縁体１０９ｂ）に供給される。絶縁体１０５、及び／又は絶縁体１０９ａ（絶縁体１０９ｂ）に供給された酸素は、半導体１５１に供給される。その結果、半導体１５１の酸素濃度を高くすることができる場合がある。
絶縁体１０６の形成方法としては、絶縁体１０２の形成方法の記載を参酌する。
ところで、導電体１３２Ａ（導電体１３２Ｂ）は、図１（Ａ）（Ｂ）に示すセルトランジスタＣＴｒのゲート電極、及び配線ＷＬとして機能する。つまり、図１４（Ｂ）に示す領域１８１Ａ（領域１８１Ｂ）において、セルトランジスタＣＴｒが形成されている。
以上のとおり、図８（Ａ）から図１４（Ｂ）までの工程を行うことにより、図１（Ａ）に示した半導体装置を作製することができる。
図１５（Ａ）（Ｂ）には、それぞれ図１４（Ｂ）に示す半導体装置の一点鎖線Ｂ１−Ｂ２、一点鎖線Ｂ３−Ｂ４における上面図を示している。また、図１６には、図６に示す構成例のように、複数の開口部１９１を設けた場合の半導体装置の上面図を示している。なお、当該上面図は、図１４（Ｂ）に示す半導体装置の一点鎖線Ｂ１−Ｂ２における上面図で、開口部１９１を複数設けた場合に展開した図となっている。なお、開口部１９１の位置は、図１６に示す位置に限定されず、回路設計の段階で自由に決めてもよい。
本発明の一態様は、図１４（Ｂ）に示した半導体装置の構成例に限定されない。本発明の一態様は、図１４（Ｂ）に示す半導体装置を適宜変更した構成とすることができる。
例えば、本発明の一態様の半導体装置は、セルトランジスタに対してバックゲートを設けた構成としてもよい。当該セルトランジスタにバックゲートを設ける場合、図１４（Ｂ）において絶縁体１０６を成膜するのではなく、開口部１９１が埋まるように、導電体１３４を成膜すればよい。このように工程を変更することによって、図１７に示す半導体装置を構成することができる。
このとき、導電体１３４は、図１（Ｂ）、図３に示す配線ＢＧＬとして機能する。
導電体１３４としては、上述した導電体１３２Ａ（導電体１３２Ｂ）に適用できる材料を用いることができる。
導電体１３４の形成方法としては、被覆性の高い成膜方法を用いるのが好ましい。被膜性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい。また、例えば、ＣＶＤ法などを用いてもよい。また、別の成膜方法としては、例えば、スパッタリング法、ゾルゲル法、電気泳動法、スプレー法などを用いることができる場合がある。
なお、図１８（Ａ）（Ｂ）には、それぞれ図１７に示す半導体装置の一点鎖線Ｂ１−Ｂ２、一点鎖線Ｂ３−Ｂ４における上面図を示している。図１７に示す半導体装置は、導電体１３４を形成した構成例となっているため、図１８（Ａ）（Ｂ）に示す上面図は、図１５（Ａ）（Ｂ）に示す絶縁体１０６の代わりに導電体１３４が形成された構成となっている。
なお、図１７に示す絶縁体１０５は、複数の絶縁体からなる積層の構成としてもよい。複数の絶縁体からなる積層の構成としては、例えば、図１４（Ｂ）の説明で述べた絶縁体１０５、絶縁体１０６の積層の構成としてもよい（図示しない。）。
また、例えば、本発明の一態様の半導体装置は、一部の作製工程を変更してもよい。図１９（Ａ）、（Ｂ）、図２０は、図１３とは異なる、半導体１５１の領域１５１ｂに対して低抵抗領域を形成する工程を示している。図１９（Ａ）に示す工程は、図１２（Ｂ）に示した工程の後に、開口部１９１の側面に対して、導電体１３９を形成する工程を示している。つまり、絶縁体１０９ａ（絶縁体１０９ｂ）、半導体１５１の領域１５１ｂの形成面に導電体１３９が形成される。
また、半導体１５１が金属酸化物を含む材料を有する場合、導電体１３９としては、例えば、導電体１３９と接する半導体１５１の領域１５１ｂを低抵抗化させる役割を有する材料であることが好ましい。導電体１３９としては、抵抗値が、２．４×１０３［Ω／ｓｑ］以下、好ましくは１．０×１０３［Ω／ｓｑ］以下である金属、金属元素を有する窒化物、または金属元素を有する酸化物を用いる。導電体１３９として、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属膜、Ａｌ−Ｔｉ窒化物、窒化チタンなどの金属元素を有する窒化膜、またはインジウム錫酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物などの金属元素を有する酸化膜を用いることができる。
半導体１５１が金属酸化物を含む材料を有する場合、半導体１５１は導電体１３９に接することで、熱処理を行うことで、導電体１３９に含まれる成分と半導体１５１に含まれる成分とによって、化合物１６１Ａ（化合物１６１Ｂ、化合物１６１Ｃ）が形成されて、半導体１５１の領域１５１ｂが低抵抗化される場合がある。なお、少なくとも半導体１５１の、導電体１３９に接する界面、及び界面近傍が低抵抗化されていればよい。これは、半導体１５１と導電体１３９の界面、又は当該界面近傍に位置する半導体１５１中の酸素の一部が導電体１３９に吸収され、半導体１５１に酸素欠損が形成されて、領域１５１ｂが低抵抗化されるからと考えられる。
又は、上記に加えて、半導体１５１と、導電体１３９と、が接した状態で、窒素を含む雰囲気下において熱処理を行ってもよい。当該熱処理により、導電体１３９から、導電体１３９の成分である金属元素が半導体１５１へ、または半導体１５１の成分である金属元素が導電体１３９へと、拡散し、半導体１５１と、導電体１３９とが金属化合物を形成する場合がある。なお、その際、半導体１５１の金属元素と、導電体１３９の金属元素とが、合金化してもよい。半導体１５１の金属元素と、導電体１３９の金属元素とが、合金化することで、金属元素は、比較的安定な状態となるため、信頼性の高い半導体装置を提供することができる。
ところで、半導体１５１に含まれる水素は、半導体１５１の領域１５１ｂに存在する酸素欠損に入ることによって、比較的安定な状態となる。また、領域１５１ａに存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、領域１５１ｂに拡散し、領域１５１ｂに存在する酸素欠損の中に入ることで、比較的安定な状態となる。従って、熱処理によって、領域１５１ｂはより低抵抗化され、領域１５１ａは高純度化（水、水素などの不純物の低減）されて、より高抵抗化される。
また、半導体１５１がシリコンを含む材料である場合、導電体１３９としては、例えば、導電体１３２Ａ（導電体１３２Ｂ）に適用できる材料であり、かつ導電体１３２Ａ（導電体１３２Ｂ）に適用できる材料に、半導体１５１に拡散させるための不純物（元素、又はイオン）が含まれていることが好ましい。当該不純物としては、例えば、リン、ヒ素などのｎ型不純物（ドナー）を用いることができる。また、例えば、ボロン、アルミニウム、ガリウムなどのｐ型不純物（アクセプタ）を用いることができる。また、このとき、場合によっては、積層体１００に対して熱処理を行ってもよい。半導体１５１と不純物を含む導電体１３９とが接することによって、半導体１５１の、導電体１３９に接する界面、及び界面近傍に、当該不純物が拡散され、不純物領域１６２Ａ（不純物領域１６２Ｂ、不純物領域１６２Ｃ）が形成される。
導電体１３９に含まれている不純物がｎ型不純物（ドナー）の場合、半導体１５１の領域１５１ｂ、又は半導体１５１の導電体１３９との界面近傍にｎ型の不純物領域が形成される場合がある。一方、導電体１３９に含まれている不純物がｐ型不純物（アクセプタ）の場合、半導体１５１の領域１５１ｂ、又は半導体１５１の導電体１３９との界面近傍にｐ型の不純物領域が形成される場合がある。これにより、半導体１５１の領域１５１ｂ、又は半導体１５１の導電体１３９との界面近傍にキャリアが形成されて、領域１５１ｂが低抵抗化される場合がある。
また、導電体１３９は、半導体１５１に含まれるシリコンとの組み合わせで、金属シリサイドを形成できるような材料でもよい。例えば、ニッケル、コバルト、モリブデン、タングステン、チタンなどでもよい。又は、導電体１３９としては、導電率が高い材料でもよい。例えば、アルミニウム、銅、銀などでもよい。または、導電体１３９としては、耐熱性が高い材料でもよい。例えば、チタン、モリブデン、タングステン、タンタルなどでもよい。
また、このとき、熱処理を行うことで、導電体１３９に含まれる導電性材料と半導体１５１に含まれる成分によって、半導体１５１の導電体１３９との界面近傍に金属シリサイドが形成される場合がある。この場合、金属シリサイドとして、図１９（Ａ）に化合物１６１Ａ（化合物１６１Ｂ、化合物１６１Ｃ）を図示している。また、半導体１５１の、化合物１６１Ａ（化合物１６１Ｂ、化合物１６１Ｃ）との界面近傍に不純物領域１６２Ａ（不純物領域１６２Ｂ、不純物領域１６２Ｃ）が形成される場合がある。
つまり、上述の作製方法によって、半導体１５１の領域１５１ｂは低抵抗領域として形成することができ、半導体１５１の領域１５１ａはチャネル形成領域として形成することができる。なお、低抵抗領域である領域１５１ｂは、セルトランジスタＣＴｒにおける第１端子、及び／又は第２端子に相当するため、上述の作製方法によって、直列に電気的に接続したセルトランジスタ間の電気抵抗を低くすることができる。
導電体１３９の形成方法としては、被覆性の高い成膜方法を用いるのが好ましい。被膜性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい。また、例えば、ＣＶＤ法などを用いてもよい。また、別の成膜方法としては、例えば、スパッタリング法、ゾルゲル法、電気泳動法、スプレー法などを用いることができる場合がある。
図１９（Ｂ）に示す工程では、エッチング処理などを用いて、開口部１９１の側面に位置する導電体１３９の除去が行われている。なお、このとき、絶縁体１０９ａ（絶縁体１０９ｂ）の導電体１３９との界面、及び当該界面近傍のそれぞれ一部が除去されてもよい。
次に、図２０に示す工程の通り、図１９（Ｂ）の残りの開口部１９１を埋めるように、絶縁体１０６を成膜する。以上に述べた作製工程によって、図１３に示した工程とは異なる作製工程で、半導体１５１の領域１５１ｂに対して低抵抗領域を形成した半導体装置を作製することができる。
なお、図２１（Ａ）、（Ｂ）には、それぞれ図２０に示す半導体装置の一点鎖線Ｂ１−Ｂ２、一点鎖線Ｂ３−Ｂ４における上面図を示している。図２０に示す半導体装置は、絶縁体１０５の形成を省略した構成例となっているため、図２１（Ａ）、（Ｂ）に示す上面図は、図１５（Ａ）（Ｂ）から絶縁体１０５が省略された構成となっている。
また、例えば、本発明の一態様は、半導体１５１として金属酸化物を有する材料を適用した場合、図２２に示す半導体装置のように半導体１５１を３層構造とすることができる。図２２に示す半導体装置は半導体１５１を３層構造とした構成となっており、図１（Ａ）の半導体装置を作製する過程において、図１１（Ａ）に示す工程で、半導体１５１として半導体１５２Ａ、半導体１５２Ｂ、半導体１５２Ｃを順に形成することによって構成することができる。
なお、図２３（Ａ）（Ｂ）には、それぞれ図２２に示す半導体装置の一点鎖線Ｂ１−Ｂ２、一点鎖線Ｂ３−Ｂ４における上面図を示している。図２２に示す半導体装置は、半導体層が外側から半導体１５２Ａ、半導体１５２Ｂ、半導体１５２Ｃの順に成膜された３層構造の構成例となっているため、図２３（Ａ）、（Ｂ）に示す上面図は、図１５（Ａ）（Ｂ）に示す半導体１５１を３層構造とした構成となっている。
半導体１５２Ａは、絶縁体１０４と接するように設けられるのが好ましく、半導体１５２Ｃは、絶縁体１０５、及び絶縁体１０９ａと接するように設けられるのが好ましい。このとき、半導体１５２Ａ及び半導体１５２Ｃは、半導体１５２Ｂに対して、相対的にエネルギーギャップの広い酸化物を用いることが好ましい。ここで、エネルギーギャップの広い酸化物を、ワイドギャップ、エネルギーギャップの狭い酸化物をナローギャップと呼ぶことがある。
半導体１５２Ａ及び半導体１５２Ｃをナローギャップとし、半導体１５２Ｂをワイドギャップとする場合、半導体１５２Ａ及び半導体１５２Ｃの伝導帯下端のエネルギーが、半導体１５２Ｂの伝導帯下端のエネルギーより高いことが好ましい。また、言い換えると、半導体１５２Ａ及び半導体１５２Ｃの電子親和力が、半導体１５２Ｂの電子親和力より小さいことが好ましい。
また、半導体１５２Ａ乃至半導体１５２Ｃは、各金属原子の原子数比が異なる組み合わせにすることが好ましい。具体的には、半導体１５２Ａ及び半導体１５２Ｃに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、半導体１５２Ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、半導体１５２Ａ及び半導体１５２Ｃに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、半導体１５２Ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、半導体１５２Ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、半導体１５２Ａ及び半導体１５２Ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
半導体１５２Ａ及び半導体１５２Ｃには、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、またはＩｎ：Ｇａ：Ｚｎ＝１：１：１の組成およびその近傍の組成を有する金属酸化物を用いることができる。また、半導体１５２Ｂには、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝５：１：６の組成およびその近傍の組成を有する金属酸化物を用いることができる。これらの半導体１５２Ａ乃至半導体１５２Ｃを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、半導体１５２Ａ及び半導体１５２Ｃを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する金属酸化物、半導体１５２Ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成およびその近傍の組成を有する金属酸化物とするのが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。
また、半導体１５２Ａ及び半導体１５２Ｃとしては、ＣＡＡＣ−ＯＳを用いることが好ましい。なお、ＣＡＡＣ−ＯＳについては、実施の形態４で説明する。半導体１５２Ａ及び半導体１５２Ｃとして、ＣＡＡＣ−ＯＳを用いる場合、ｃ軸は、図２２において、半導体１５２Ａ及び半導体１５２Ｃの形成面に対して垂直方向に向かうように配向することが好ましい。
ここで、半導体１５２Ａ（半導体１５２Ｃ）と半導体１５２Ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、半導体１５２Ａ（半導体１５２Ｃ）と半導体１５２Ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、半導体１５２Ａ（半導体１５２Ｃ）と半導体１５２Ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、半導体１５２Ａ（半導体１５２Ｃ）と半導体１５２Ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、半導体１５２ＢがＩｎ−Ｇａ−Ｚｎ酸化物の場合、半導体１５２Ａ（半導体１５２Ｃ）として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。これにより、半導体１５２Ａ（半導体１５２Ｃ）と半導体１５２Ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、セルトランジスタは高いオン電流を得られる場合がある。
なお、図２２に示す半導体装置は、図１４（Ｂ）における半導体１５１を３層とした構造であるが、２層とした構造、又は４層以上とした構造であってもよい。
また、例えば、図１４（Ｂ）に示す半導体装置では、絶縁体１１１が全ての絶縁体１０２の形成面上に位置する構成としたが、本発明の一態様は、セルトランジスタＣＴｒが有する電荷蓄積層毎に絶縁体１１１を分割した構成とすることができる。図２４（Ａ）では、図１０（Ａ）に示す工程の後に、レジストマスク形成とエッチング処理などを行って、前述した凹部１９２Ａ、凹部１９２Ｂの絶縁体１０２の形成面上のみに絶縁体１１１が残るように、開口部１９１に含まれる絶縁体１１１を除去する工程を示している。これにより、凹部１９２Ａ、凹部１９２Ｂのそれぞれに含まれる絶縁体１０２の形成面に絶縁体１１１ａ、絶縁体１１１ｂが形成される。また、別の工程として、開口部１９１に含まれる絶縁体１１１の除去工程において、図２４（Ｂ）に示すとおり、絶縁体１０１Ａ（絶縁体１０１Ｂ、絶縁体１０１Ｃ）が露出されるように、開口部１９１に含まれる絶縁体１０２の領域も除去してもよい。図２４（Ａ）の次の工程では、図１０（Ｂ）から図１４（Ｂ）までと同様の工程を行うことによって、図２５に示す半導体装置を構成することができる。
なお、図２６には、図２５に示す半導体装置の一点鎖線Ｂ３−Ｂ４における上面図を示している。図２５に示す半導体装置は、絶縁体１０２を介して、絶縁体１０１Ａ（絶縁体１０１Ｂ、絶縁体１０１Ｃ）と重畳する領域において、絶縁体１１１が除去されている構成となっているため、図２６に示す上面図は、図１５（Ｂ）に示す上面図において絶縁体１０２と絶縁体１０４の間の絶縁体１１１がない構成となっている。ところで、図２５に示す一点鎖線Ｂ１−Ｂ２における上面図は、図１５（Ａ）とほぼ同様の構成となる場合がある。
また、例えば、本発明の一態様は、セルトランジスタＣＴｒの信頼性を向上するためとして、セルトランジスタＣＴｒのゲート電極の構成を、図１４（Ｂ）に示す構成から変更してもよい。図２７（Ａ）（Ｂ）、図２８（Ａ）（Ｂ）はその半導体装置の作製方法の一例を示している。
図２７（Ａ）に示す工程では、図８（Ｂ）において、エッチング処理などを用いて、開口部１９１の側面に含まれる導電体１３２Ａ、導電体１３２Ｂの一部が除去されて、当該側面部に凹部１９６Ａ、凹部１９６Ｂが形成される。なお、凹部１９６Ａ、凹部１９６Ｂは、図９（Ａ）に示した凹部１９２Ａ、凹部１９２Ｂよりも深く形成されていてもよい。
その後の工程として、図２７（Ｂ）では、図２７（Ａ）において、開口部１９１の側面、及び凹部１９６Ａ、凹部１９６Ｂに、半導体１５３が成膜される。
半導体１５３としては、例えば、実施の形態４で説明する金属酸化物が含まれている材料を適用するものとする。但し、半導体１５３に適用できる材料は、これに限定されない。例えば、半導体１５３としては、金属酸化物以外の材料を適用できる場合がある。又は、例えば、半導体１５３の代替として、導電体、絶縁体などを適用できる場合がある。
半導体１５３の形成方法としては、被覆性の高い成膜方法を用いるのが好ましい。被膜性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい。また、例えば、ＣＶＤ法などを用いてもよい。また、別の成膜方法としては、例えば、スパッタリング法、ゾルゲル法、電気泳動法、スプレー法などを用いることができる場合がある。
次の工程では、図２８（Ａ）に示すとおり、レジストマスク形成とエッチング処理などによって、前述した凹部１９６Ａ、凹部１９６Ｂの一部に半導体１５３が残るように、凹部１９６Ａ、凹部１９６Ｂの残り一部の半導体１５３と、開口部１９１の側面上に含まれる半導体１５３と、が除去される。これによって、半導体１５３ａ、半導体１５３ｂが形成される。
この後は、図９（Ｂ）から図１４（Ｂ）までと同様の工程を行うことによって、図２８（Ｂ）に示す半導体装置を構成することができる。
なお、図２９には、図２８（Ｂ）に示す半導体装置の一点鎖線Ｂ１−Ｂ２における上面図を示している。図２８（Ｂ）に示す半導体装置は、図１４（Ｂ）に示す半導体装置と比較して、領域１５１ａにおいて、導電体１３２Ａ（導電体１３２Ｂ）と絶縁体１０２との間に半導体１５３ａ（半導体１５３ｂ）が含まれている構成となっているため、図２９に示す上面図は、導電体１３２Ｂと絶縁体１０２との間に半導体１５３ｂが含まれている構成となっている。ところで、図２８（Ｂ）に示す一点鎖線Ｂ３−Ｂ４における上面図は、図１５（Ｂ）とほぼ同様の構成となる場合がある。
半導体１５３ａ（半導体１５３ｂ）は絶縁体１０２に接することで、絶縁体１０２に含まれる水素、水などの不純物が半導体１５３ａ（半導体１５３ｂ）に拡散することがある。また、半導体１５３ａ（半導体１５３ｂ）は絶縁体１０２に接することで、絶縁体１０２を介して、絶縁体１１１及び絶縁体１０４と重畳する領域に含まれる水素、水などの不純物が半導体１５３ａ（半導体１５３ｂ）に拡散することがある。また、半導体１５３ａ（半導体１５３ｂ）は導電体１３２Ａ（導電体１３２Ｂ）に接することで、導電体１３２Ａ（導電体１３２Ｂ）に含まれる水素、水などの不純物が半導体１５３ａ（半導体１５３ｂ）に拡散することがある。つまり、半導体１５３ａ（半導体１５３ｂ）は、水素、水などの不純物を捕集する役割を有する場合がある。これにより、半導体１５３ａ（半導体１５３ｂ）が低抵抗化して、セルトランジスタＣＴｒのゲート電極として機能することができる。つまり、図２８（Ｂ）に示す半導体装置は、半導体１５３ａ（半導体１５３ｂ）によって、周辺の水素、水などの不純物を捕集するため、セルトランジスタＣＴｒの信頼性を高めることができる。
また、例えば、本発明の一態様は、電荷蓄積層として適用している絶縁体１１１の代わりに導電体を用いてもよい。図３０（Ａ）（Ｂ）は、その作製方法の一例を示している。図３０（Ａ）では、図９（Ｂ）において、凹部１９２Ａ、凹部１９２Ｂの一部にそれぞれ導電体１３８ａ、導電体１３８ｂが形成されている。導電体１３８ａ、及び導電体１３８ｂの形成方法としては、開口部１９１、凹部１９２Ａ、凹部１９２Ｂに導電体１３８ａ、及び導電体１３８ｂとなる導電体材料を成膜し、次に、レジストマスク形成とエッチング処理などによって、凹部１９２Ａ、凹部１９２Ｂの一部にそれぞれ導電体１３８ａ、導電体１３８ｂが残るように、当該導電体材料を除去すればよい。その後、図１０（Ｂ）に示す絶縁体１０４の成膜工程から図１４（Ｂ）に示す絶縁体１０６の成膜工程までと同様の工程を行うことで、図３０（Ｂ）に示す半導体装置を構成することができる。
導電体１３８ａ、導電体１３８ｂの形成方法としては、被覆性の高い成膜方法を用いるのが好ましい。被膜性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい。また、例えば、ＣＶＤ法などを用いてもよい。また、別の成膜方法としては、例えば、スパッタリング法、ゾルゲル法、電気泳動法、スプレー法などを用いることができる場合がある。
なお、図３１には、図３０（Ｂ）に示す半導体装置の一点鎖線Ｂ１−Ｂ２における上面図を示している。図３０（Ｂ）に示す半導体装置は、半導体１５１の領域１５１ａと重畳する領域において、絶縁体１０２と絶縁体１０４との間に導電体１３８ａ（導電体１３８ｂ）が含まれている構成となっているため、図３１に示す上面図は、絶縁体１０２と絶縁体１０４の間の導電体１３８ｂが含まれている構成となっている。ところで、図３０（Ｂ）に示す一点鎖線Ｂ３−Ｂ４における上面図は、図２６とほぼ同様の構成となる場合がある。
導電体１３８ａ及び導電体１３８ｂとしては、例えば、前述した導電体１３２Ａ（導電体１３２Ｂ）に適用できる材料を用いることができる。但し、導電体１３８ａ及び導電体１３８ｂに適用できる材料は、これに限定されない。導電体１３８ａ及び導電体１３８ｂの代替として、絶縁体、半導体などを適用できる場合がある。
＜回路構成例２＞
次に、回路構成例１で述べた半導体装置とは異なる、半導体装置の構成について、図３２（Ａ）を参照して説明する。図３２（Ａ）には、ｎ個（ｎは１以上の整数である。）のメモリセルの回路図が示されている。すなわち、図３２（Ａ）に示す回路は、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］のメモリセルと、それらを制御するための配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］、配線ＷＢＬ、配線ＲＢＬを有する。なお、配線ＷＷＬは書き込みワード線として機能し、配線ＲＷＬは読み出しワード線として機能し、配線ＷＢＬは書き込みビット線として機能し、配線ＲＢＬは読み出しビット線として機能する。
それぞれのメモリセルＭＣは、トランジスタＷＴｒ、トランジスタＲＴｒ、容量素子ＣＳを有する。図３２（Ａ）に図示しているトランジスタＲＴｒは、バックゲートを有するトランジスタであり、バックゲートに電位を印加することにより、トランジスタＲＴｒのしきい値電圧を変動することができる。なお、図３２（Ａ）に図示している配線ＢＧＬは、それぞれメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒのバックゲートと電気的に接続されている。また、図３２（Ａ）に示す半導体装置は、配線ＢＧＬがメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒのバックゲートのそれぞれと電気的に接続されている構成でなく、当該バックゲートに対してそれぞれ独立に電気的に接続して、それぞれ互いに異なった電位を印加する構成としてもよい。
トランジスタＷＴｒのチャネル形成領域は、例えば、実施の形態４で説明する金属酸化物を有することが好ましい。特に、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、錫など）、亜鉛から一、又は複数選ばれた元素を有する金属酸化物の場合、当該金属酸化物は、ワイドギャップ半導体として機能するため、当該金属酸化物がチャネル形成領域に含まれているトランジスタは、オフ電流が非常に低い特性を有する。データの保持を行うトランジスタＷＴｒとして、この特性を有するトランジスタを適用することにより、メモリセルＭＣに長時間データを保持することができる。これにより、保持したデータのリフレッシュ回数を低減することができるため、半導体装置の消費電力を低減することができる。
また、トランジスタＲＴｒのチャネル形成領域としては、トランジスタの電界効果移動度が高くなる材料を用いるのが好ましい。このようなトランジスタを用いることにより、半導体装置をより早く動作することができる。例えば、トランジスタＲＴｒのチャネル形成領域に含まれる材料としては、例えば、シリコン、実施の形態４で説明する金属酸化物などの半導体材料を有することができる。
トランジスタＷＴｒは、書き込みトランジスタとして機能し、トランジスタＲＴｒは読み出しトランジスタとして機能する。トランジスタＷＴｒのオン状態、オフ状態の切り替えは、配線ＷＷＬに印加される電位によって行われる。容量素子ＣＳの一方の電極の電位は、配線ＲＷＬで制御される。容量素子ＣＳの他方の電極は、トランジスタＲＴｒのゲートに電気的に接続されている。容量素子ＣＳの他方の電極をメモリノードと言い換えることができる。各メモリセルＭＣのメモリノードは、そのメモリセルＭＣが有するトランジスタＷＴｒの第１端子に電気的に接続されている。
また、トランジスタＷＴｒの第２端子は、隣接するメモリセルＭＣのトランジスタＷＴｒの第１端子と直列に、電気的に接続されている。同様に、トランジスタＲＴｒの第１端子は、隣接するメモリセルのトランジスタＲＴｒの第２端子と直列に、電気的に接続される。そして、メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒの第２端子は、配線ＷＢＬと電気的に接続され、メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒの第２端子は、配線ＲＢＬと電気的に接続されている。なお、本実施の形態では、メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒの第２端子と配線ＲＢＬとの接続点をノードＮ１と呼称し、メモリセルＭＣ［１］が有するトランジスタＲＴｒの第１端子をノードＮ２と呼称する。なお、ノードＮ１と配線ＲＢＬとの間の導通状態を制御するために、トランジスタＲＴｒと直列に、選択用トランジスタを接続してもよい。同様に、ノードＮ２と接続された配線と、ノードＮ２との間の導通状態を制御するために、トランジスタＲＴｒと直列に、選択用トランジスタを接続してもよい。
なお、本発明の一態様は、図３２（Ａ）に示す半導体装置に限定されない。本発明の一態様は、図３２（Ａ）に示す半導体装置を適宜変更した回路構成とすることができる。例えば、本発明の一態様は、図３２（Ｂ）に示すとおり、トランジスタＷＴｒにもバックゲートを設けた半導体装置としてもよい。なお、図３２（Ｂ）に図示している半導体装置は、図３２（Ａ）に図示している半導体装置の構成に加え、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒにバックゲートを設けて、当該バックゲートのそれぞれに配線ＢＧＬと電気的に接続した構成となっている。また、例えば、本発明の一態様は、図３２（Ｃ）に示すとおり、トランジスタＲＴｒ、及びトランジスタＷＴｒにバックゲートを設けない半導体装置としてもよい。
ところで、図３２（Ａ）（Ｂ）（Ｃ）に示す半導体装置の記憶容量を更に増やしたい場合、図３２（Ａ）（Ｂ）（Ｃ）に示す半導体装置をマトリクス状となるように並べて配置すればよい。例えば、図３２（Ｂ）に示す半導体装置をマトリクス状となるように並べて配置した場合、その回路構成は、図３３に示す構成となる。
図３３に示す半導体装置は、図３２（Ｂ）に示した半導体装置を１列としてｍ列（ｍは１以上の整数である。）並べて配置したもので、配線ＲＷＬ、及び配線ＷＷＬを同じ行のメモリセルＭＣと共有するように電気的に接続した構成となっている。つまり、図３３に示す半導体装置は、ｎ行ｍ列のマトリクス状の半導体装置であり、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｎ，ｍ］を有する。そのため、図３３に示す半導体装置は、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］と、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］と、配線ＲＢＬ［１］乃至配線ＲＢＬ［ｍ］と、配線ＷＢＬ［１］乃至ＷＢＬ［ｍ］と、配線ＢＧＬ［１］乃至配線ＢＧＬ［ｍ］と、によって、電気的に接続されている。具体的には、メモリセルＭＣ［ｊ，ｉ］（ｊは１以上ｎ以下の整数であり、ｉは１以上ｍ以下の整数である。）の容量素子ＣＳの一方の電極は、配線ＲＷＬ［ｊ］と電気的に接続され、メモリセルＭＣ［ｊ，ｉ］のトランジスタＷＴｒのゲートは、配線ＷＷＬ［ｊ］と電気的に接続されている。配線ＷＢＬ［ｉ］は、メモリセルＭＣ［ｎ，ｉ］のトランジスタＷＴｒの第２端子と電気的に接続され、配線ＲＢＬ［ｉ］は、メモリセルＭＣ［ｎ，ｉ］のトランジスタＲＴｒの第２端子と電気的に接続されている。
なお、図３３は、メモリセルＭＣ［１，１］、メモリセルＭＣ［１，ｉ］、メモリセルＭＣ［１，ｍ］、メモリセルＭＣ［ｊ，１］、メモリセルＭＣ［ｊ，ｉ］、メモリセルＭＣ［ｊ，ｍ］、メモリセルＭＣ［ｎ，１］、メモリセルＭＣ［ｎ，ｉ］、メモリセルＭＣ［ｎ，ｍ］、配線ＲＷＬ［１］、配線ＲＷＬ［ｊ］、配線ＲＷＬ［ｎ］、配線ＷＷＬ［１］、配線ＷＷＬ［ｊ］、配線ＷＷＬ［ｎ］、配線ＲＢＬ［１］、配線ＲＢＬ［ｉ］、配線ＲＢＬ［ｍ］、配線ＷＢＬ［１］、配線ＷＢＬ［ｉ］、配線ＷＢＬ［ｍ］、配線ＢＧＬ［１］、配線ＢＧＬ［ｉ］、配線ＢＧＬ［ｍ］、容量素子ＣＳ、トランジスタＷＴｒ、トランジスタＲＴｒ、ノードＮ１、ノードＮ２のみ図示しており、それ以外の配線、素子、記号、及び符号は省略している。
また、図３２（Ｃ）に示した半導体装置を１列としてｍ列（ｍは１以上の整数である。）並べて配置したものを、図３４に示す。なお、図３４に示す半導体装置は、全てのメモリセルＭＣが有するそれぞれのトランジスタにバックゲートを設けていない構成となっており、そのため、図３４に示す半導体装置は、配線ＢＧＬを有していない。なお、図３４に示す半導体装置については、図３３に示す半導体装置の説明の記載を参酌する。
＜動作方法例２＞
次に、図３２（Ａ）乃至（Ｃ）に示した半導体装置の動作方法の一例について説明する。なお、以下の説明で用いられる低レベル電位、高レベル電位は、特定の電位を意味するものではなく、配線が異なれば、具体的な電位も異なる場合がある。例えば、配線ＷＷＬに印加される低レベル電位、高レベル電位のそれぞれは、配線ＲＷＬに印加される低レベル電位、高レベル電位と異なる電位であってもよい。
また、本動作方法例において、図３２（Ａ）（Ｂ）に示した配線ＢＧＬには、トランジスタＲＴｒ、トランジスタＷＴｒが正常に動作する範囲内の電位があらかじめ印加されているものとする。そのため、図３２（Ａ）乃至（Ｃ）に示す半導体装置の動作は、それぞれ互いに同様に考えることができる。
図３５（Ａ）は、半導体装置にデータを書き込む動作例を示したタイミングチャートであり、図３５（Ｂ）は、半導体装置からデータを読み出す動作例を示したタイミングチャートである。図３５（Ａ）（Ｂ）のそれぞれのタイミングチャートは、配線ＷＷＬ［１］、配線ＷＷＬ［２］、配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］、配線ＲＷＬ［２］、配線ＲＷＬ［ｎ］、ノードＮ１、及びノードＮ２の電位の大きさの変化を示している。また、配線ＷＢＬは、配線ＷＢＬに供給されるデータについて示している。
図３５（Ａ）は、データＤ［１］乃至データＤ［ｎ］のそれぞれをメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］に書き込む例を示している。なお、データＤ［１］乃至データＤ［ｎ］は、２値、多値、アナログ値などとすることができる。そして、データＤ［１］乃至データＤ［ｎ］は、配線ＷＢＬから供給されるものとする。つまり、図３２（Ａ）乃至（Ｃ）に示す半導体装置の回路構成において、データの書き込みは、メモリセルＭＣ［１］からメモリセルＭＣ［ｎ］に順次行われる。
逆に、メモリセルＭＣ［２］にデータを書き込んだ後に、メモリセルＭＣ［１］にデータを書き込もうとすると、一度、メモリセルＭＣ［２］に書き込まれているデータを読み出して別の場所に保存しないと、メモリセルＭＣ［２］に保持されているデータは、メモリセルＭＣ［１］にデータを書き込む段階で失われてしまう。
図３２（Ａ）乃至（Ｃ）に示す半導体装置の回路構成において、メモリセルＭＣ［ｉ］（ここでのｉは２以上ｎ以下の整数とする。）にデータを書きこむ場合、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｉ−１］に保持されているデータの書き換えを防ぐために、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｉ−１］に低レベル電位を供給して、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｉ−１］が有するそれぞれのトランジスタＷＴｒをオフ状態にする。これにより、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｉ−１］に保持されているそれぞれのデータを保護することができる。
また、メモリセルＭＣ［ｉ］にデータを書きこむ場合、データは配線ＷＢＬから供給されるため、配線ＷＷＬ［ｉ］乃至配線ＷＷＬ［ｎ］に高レベル電位を供給して、メモリセルＭＣ［ｉ］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒを十分なオン状態にする。これにより、メモリセルＭＣ［ｉ］のメモリノードにデータを保持することができる。
なお、図３２（Ａ）乃至（Ｃ）に示す半導体装置の回路構成にデータを書き込む場合、配線ＲＢＬは他の配線とは独立に制御できるので、特定の電位にする必要は無いが、例えば、低レベル電位とすることができる。すなわち、ノードＮ１の電位は、低レベル電位とすることができる。加えて、ノードＮ２の電位も、低レベル電位とすることができる。
上述を踏まえた上で、図３５（Ａ）のタイミングチャートに示す動作例について説明する。時刻Ｔ１０において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］、配線ＷＢＬ、ノードＮ１、及びノードＮ２のそれぞれの電位は、低レベル電位となっている。
時刻Ｔ１１において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］に高レベル電位の印加が開始される。これにより、時刻Ｔ１１から時刻Ｔ１２までの間において、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒが十分なオン状態となる。そして、配線ＷＢＬには、データＤ［１］が供給される。メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒは十分なオン状態となっているため、データＤ［１］は、メモリセルＭＣ［１］のメモリノードにまで到達して書き込まれる。
時刻Ｔ１２において、配線ＷＷＬ［１］に低レベル電位の印加が開始され、配線ＷＷＬ［２］乃至配線ＷＷＬ［ｎ］には、引き続き、高レベル電位が印加されている。これにより、時刻Ｔ１２から時刻Ｔ１３までの間において、メモリセルＭＣ［１］が有するトランジスタＷＴｒがオフ状態となり、メモリセルＭＣ［２］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒが十分なオン状態となる。そして、配線ＷＢＬには、データＤ［２］が供給される。メモリセルＭＣ［２］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒは十分なオン状態となっているため、データＤ［２］は、メモリセルＭＣ［２］のメモリノードにまで到達して書き込まれる。また、メモリセルＭＣ［１］のトランジスタＷＴｒはオフ状態となっているため、メモリセルＭＣ［１］に保持されているデータＤ［１］は、この時刻Ｔ１２から時刻Ｔ１３までの書き込み動作によって失われない。
時刻Ｔ１３から時刻Ｔ１４までの間では、時刻Ｔ１１から時刻Ｔ１２までの間のメモリセルＭＣ［１］へのデータＤ［１］の書き込み動作と、時刻Ｔ１２から時刻Ｔ１３までの間のメモリセルＭＣ［２］へのデータＤ［２］の書き込み動作と、のそれぞれと同様に、メモリセルＭＣ［３］乃至メモリセルＭＣ［ｎ−１］のそれぞれに順次データＤ［３］乃至データＤ［ｎ−１］が書き込まれる。具体的には、既にデータが書き込まれたメモリセルＭＣ［１］乃至メモリセルＭＣ［ｊ−１］（ここでのｊは３以上ｎ−１以下の整数とする。）が有するトランジスタＷＴｒをオフ状態とし、データが書き込まれていないメモリセルＭＣ［ｊ］乃至メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒを十分なオン状態とし、データＤ［ｊ］を配線ＷＢＬから供給して、メモリセルＭＣ［ｊ］のメモリノードに書き込めばよい。そして、メモリセルＭＣ［ｊ］へのデータＤ［ｊ］の書き込みが終了した場合、メモリセルＭＣ［ｊ］が有するトランジスタＷＴｒをオフ状態として、配線ＷＢＬからデータＤ［ｊ＋１］を供給して、メモリセルＭＣ［ｊ＋１］のメモリノードに書き込む動作を行えばよい。特に、ｊがｎ−１のときの書き込み動作は、次に記載する、時刻Ｔ１４から時刻Ｔ１５までの動作を指す。
時刻Ｔ１４において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ−１］に低レベル電位が印加され、配線ＷＷＬ［ｎ］には、引き続き、高レベル電位が印加されている。これにより、時刻Ｔ１４から時刻Ｔ１５までの間において、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ−１］が有するトランジスタＷＴｒがオフ状態となり、メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒが十分なオン状態となる。そして、配線ＷＢＬには、データＤ［ｎ］が供給される。メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒは十分なオン状態となっているため、データＤ［ｎ］は、メモリセルＭＣ［ｎ］のメモリノードにまで到達して書き込まれる。また、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ−１］のトランジスタＷＴｒはオフ状態となっているため、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ−１］のそれぞれに保持されているデータＤ［１］乃至データＤ［ｎ−１］は、この時刻Ｔ１４から時刻Ｔ１５までの間の書き込み動作によって失われることはない。
上述の動作によって、図３２（Ａ）乃至（Ｃ）に示す半導体装置のいずれか一において、その半導体装置の有するメモリセルＭＣに対してデータを書き込むことができる。
図３５（Ｂ）は、データＤ［１］乃至データＤ［ｎ］のそれぞれをメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］から読み出すタイミングチャートの例を示している。なお、このとき、各メモリセルＭＣに保持されたデータを維持するために、トランジスタＷＴｒは、オフ状態であることが求められる。そのため、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］からデータを読み出す動作時において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］の電位は低レベル電位とする。
図３２に示す半導体装置の回路構成において、特定のメモリセルＭＣのデータを読み出す場合、他のメモリセルＭＣが有するトランジスタＲＴｒを十分なオン状態とした上で、当該特定のメモリセルＭＣが有するトランジスタＲＴｒを飽和領域として動作させる。つまり、当該特定のメモリセルＭＣが有するトランジスタＲＴｒのソース‐ドレイン間に流れる電流は、ソース‐ドレイン間電圧と、当該特定のメモリセルＭＣに保持されているデータと、に応じて決定される。
例えば、メモリセルＭＣ［ｋ］（ここでのｋは１以上ｎ以下の整数とする。）に保持されているデータを読み出す場合を考える。このとき、メモリセルＭＣ［ｋ］を除いたメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＲＴｒを十分なオン状態にするため、配線ＲＷＬ［ｋ］を除いた配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］に高レベル電位が供給される。
一方、メモリセルＭＣ［ｋ］が有するトランジスタＲＴｒは、保持されているデータに応じたオン状態にするため、配線ＲＷＬ［ｋ］は、メモリセルＭＣ［ｋ］に当該データを書き込んだときの配線ＲＷＬ［ｋ］と同じ電位にする必要がある。なお、ここでは、書き込み動作時及び読み出し動作時における配線ＲＷＬ［ｋ］の電位を低レベル電位として考える。
例えば、ノードＮ１に＋３Ｖ、ノードＮ２に０Ｖの電位を与える。そして、ノードＮ２をフローティングにして、その後のノードＮ２の電位を測定する。配線ＲＷＬ［ｋ］を除いた配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］の電位を高レベル電位とした場合、メモリセルＭＣ［ｋ］を除いたメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒが十分なオン状態となる。一方、メモリセルＭＣ［ｋ］が有するトランジスタＲＴｒの第１端子‐第２端子間の電圧は、当該トランジスタＲＴｒのゲートの電位とノードＮ１の電位によって定まるため、ノードＮ２の電位はメモリセルＭＣ［ｋ］のメモリノードに保持されたデータに応じて決まる。
このようにして、メモリセルＭＣ［ｋ］に保持されているデータを読み出すことができる。
上述を踏まえた上で、図３５（Ｂ）のタイミングチャートに示す動作例について説明する。時刻Ｔ２０において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］、配線ＷＢＬ、ノードＮ１、及びノードＮ２のそれぞれの電位は、低レベル電位となっている。特に、ノードＮ２は、フローティング状態となっている。そして、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］のメモリノードには、それぞれデータＤ［１］乃至データＤ［ｎ］が保持されているものとする。
時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＲＷＬ［１］に低レベル電位の印加が開始され、配線ＲＷＬ［２］乃至配線ＲＷＬ［ｎ］に高レベル電位の印加が開始される。これにより、時刻Ｔ２１から時刻Ｔ２２までの間において、メモリセルＭＣ［２］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＲＴｒが十分なオン状態となる。そして、メモリセルＭＣ［１］のトランジスタＲＴｒは、メモリセルＭＣ［１］のメモリノードに保持されているデータＤ［１］に応じたオン状態となる。また、配線ＲＢＬに電位ＶＲを供給する。これにより、ノードＮ１の電位はＶＲとなり、ノードＮ２の電位は、ノードＮ１の電位ＶＲとメモリセルＭＣ［１］のメモリノードに保持されたデータとに応じて決まる。ここでは、ノードＮ２の電位を、ＶＤ［１］とする。そして、ノードＮ２の電位ＶＤ［１］を測定することによって、メモリセルＭＣ［１］のメモリノードに保持されたデータＤ［１］を読み出すことができる。
時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］に低レベル電位の印加が開始される。また、ノードＮ２には、低レベル電位が供給され、その後、ノードＮ２はフローティング状態となる。つまり、時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］、ノードＮ２のそれぞれの電位は、時刻Ｔ２０から時刻Ｔ２１までの間の状況と同じになる。なお、配線ＲＢＬには、引き続き、電位ＶＲを供給してもよく、又は、低レベル電位を供給してもよい。本動作例では、配線ＲＢＬは、時刻Ｔ２１以降、電位ＶＲが供給され続けるものとする。
時刻Ｔ２３から時刻Ｔ２４までの間において、配線ＲＷＬ［２］に低レベル電位が印加され、配線ＲＷＬ［１］、配線ＲＷＬ［３］乃至配線ＲＷＬ［ｎ］に高レベル電位の印加が開始される。これにより、時刻Ｔ２３から時刻Ｔ２４までの間において、メモリセルＭＣ［１］、メモリセルＭＣ［３］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＲＴｒが十分なオン状態となる。そして、メモリセルＭＣ［２］のトランジスタＲＴｒは、メモリセルＭＣ［２］のメモリノードに保持されているデータＤ［２］に応じたオン状態となる。また、配線ＲＢＬには電位ＶＲが引き続き供給されている。これにより、ノードＮ２の電位は、ノードＮ１の電位ＶＲとメモリセルＭＣ［２］のメモリノードに保持されたデータとに応じて決まる。ここでは、ノードＮ２の電位を、ＶＤ［２］とする。そして、ノードＮ２の電位ＶＤ［２］を測定することによって、メモリセルＭＣ［２］のメモリノードに保持されたデータＤ［２］を読み出すことができる。
時刻Ｔ２４から時刻Ｔ２５までの間では、時刻Ｔ２０から時刻Ｔ２２までの間のメモリセルＭＣ［１］からのデータＤ［１］の読み出し動作と、時刻Ｔ２２から時刻Ｔ２４までの間のメモリセルＭＣ［２］からのデータＤ［２］の読み出し動作と、のそれぞれと同様に、メモリセルＭＣ［３］乃至メモリセルＭＣ［ｎ−１］のそれぞれから順次データＤ［３］乃至データＤ［ｎ−１］が読み出される。具体的には、メモリセルＭＣ［ｊ］（ここでのｊは３以上ｎ−１以下の整数とする。）からデータＤ［ｊ］を読み出す場合、ノードＮ２の電位を低レベル電位として、且つノードＮ２をフローティング状態にした後に、配線ＲＷＬ［ｊ］を除いた配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］に高レベル電位を供給して、メモリセルＭＣ［ｊ］を除いたメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒを十分なオン状態にし、メモリセルＭＣ［ｊ］が有するトランジスタＲＴｒをデータＤ［ｊ］に応じたオン状態にする。次に、ノードＮ１の電位をＶＲにすることで、ノードＮ２の電位は、データＤ［ｊ］に応じた電位となり、この電位を測定することで、データＤ［ｊ］を読み出すことができる。なお、メモリセルＭＣ［ｊ］に保持されたデータＤ［ｊ］の読み出しが終わった後は、次の読み出し動作の準備として、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］に低レベル電位の印加を開始して、ノードＮ２の電位を低レベル電位とし、その後、ノードＮ２はフローティング状態にする。特に、ｊがｎ−１のとき、この準備は、時刻Ｔ２５から時刻Ｔ２６までの間の動作を指す。
時刻Ｔ２５から時刻Ｔ２６までの間において、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］に低レベル電位の印加が開始される。また、ノードＮ２に低レベル電位の印加が開始され、ノードＮ２の電位が低レベル電位になった後、ノードＮ２はフローティング状態となる。つまり、時刻Ｔ２５から時刻Ｔ２６までの間において、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］、ノードＮ２のそれぞれの電位は、時刻Ｔ２０から時刻Ｔ２１までの間の状況と同じになる。なお、配線ＲＢＬには、引き続き、電位ＶＲを供給してもよく、又は、低レベル電位を印加してもよい。本動作例では、時刻Ｔ２１に、配線ＲＢＬに電位ＶＲの印加が開始されており、時刻Ｔ２２以降は、配線ＲＢＬに電位ＶＲが印加され続けるものとする。
時刻Ｔ２６において、配線ＲＷＬ［ｎ］に低レベル電位が印加され、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ−１］には、高レベル電位が供給される。これにより、時刻Ｔ２６から時刻Ｔ２７までの間において、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ−１］が有するそれぞれのトランジスタＲＴｒが十分なオン状態となる。そして、メモリセルＭＣ［ｎ］のトランジスタＲＴｒは、メモリセルＭＣ［ｎ］のメモリノードに保持されているデータＤ［ｎ］に応じたオン状態となる。また、配線ＲＢＬには電位ＶＲが引き続き供給されている。これにより、ノードＮ２の電位は、ノードＮ１の電位ＶＲとメモリセルＭＣ［ｎ］のメモリノードに保持されたデータとに応じて決まる。ここでは、ノードＮ２の電位を、ＶＤ［ｎ］とする。そして、ノードＮ２の電位ＶＤ［ｎ］を測定することによって、メモリセルＭＣ［ｎ］のメモリノードに保持されたデータＤ［ｎ］を読み出すことができる。
上述の動作によって、図３２（Ａ）乃至（Ｃ）に示す半導体装置のそれぞれのメモリセルＭＣからデータを読み出すことができる。
＜構造例と作製方法例２＞
以下、上記で説明した図３２乃至図３４の回路構成を有する半導体装置の構造の理解を助けるため、その作製方法について説明する。
図３６（Ａ）（Ｂ）（Ｃ）は、図３３又は図３４の半導体装置を示した模式図の一例である。図３６（Ａ）は当該半導体装置の斜視図を示しており、図３６（Ｂ）は、図３６（Ａ）の上面図を示している。更に、図３６（Ｃ）は、図３６（Ｂ）の一点鎖線Ａ１‐Ａ２に対応する断面図を示している。
当該半導体装置は、配線ＲＷＬと、配線ＷＷＬと、絶縁体（図３６ではハッチングを図示していない領域）と、が積層された構造体を有する。
加えて、当該構造体に対して、絶縁体と、配線ＲＷＬと、配線ＷＷＬと、を一括で貫通するような開口部が形成されている。そして、配線ＲＷＬ及び配線ＷＷＬが貫通された領域ＡＲにメモリセルＭＣを設けるために、当該開口部に絶縁体と、導電体と、半導体と、が形成されている。なお、当該導電体は、メモリセルＭＣのトランジスタＷＴｒ、及び／又はトランジスタＲＴｒのソース電極、又はドレイン電極として機能し、当該半導体は、トランジスタＷＴｒ、及び／又はトランジスタＲＴｒのチャネル形成領域として機能する。また、当該導電体を形成せず、当該半導体において、チャネル形成領域と低抵抗領域を形成して、当該低抵抗領域をトランジスタＷＴｒ、及び／又はトランジスタＲＴｒのソース電極、又はドレイン電極として適用してもよい。図３６（Ａ）（Ｂ）（Ｃ）では、該開口部に絶縁体と、導電体と、半導体と、が形成されている領域を、領域ＨＬとして図示している。特に、図３６（Ａ）において、構造体の内部に含まれる領域ＨＬを破線で図示している。なお、メモリセルＭＣが有するトランジスタにバックゲートが設けられている場合、領域ＨＬが有する当該導電体は、当該バックゲートと電気的に接続するための配線ＢＧＬとしても機能してよい。
つまり、図３６において、図３２（Ａ）（Ｂ）（Ｃ）のいずれか一に示した半導体装置は領域ＳＤ１に構成され、図３３、又は図３４に示した半導体装置は領域ＳＤ２に構成されていることを示している。
ところで、配線ＲＷＬ、配線ＷＷＬが露出している領域ＴＭは、配線ＲＷＬ、配線ＷＷＬのそれぞれに電位を与えるための接続端子として機能する。つまり、領域ＴＭに配線を電気的に接続することによって、トランジスタＷＴｒ、トランジスタＲＴｒのそれぞれのゲートに電位を与えることができる。
なお、領域ＴＭの形状は、図３６に示した構成例に限定されない。本発明の一態様の半導体装置の構成は、例えば、図３６に示す領域ＴＭ上に絶縁体が形成され、当該絶縁体に開口部が設けられ、当該開口部を埋めるように導電体ＰＧが形成された構成としてもよい（図３７（Ａ）（Ｂ）（Ｃ））。なお、導電体ＰＧ上には、配線ＥＲが形成されており、これによって、配線ＥＲと、配線ＲＷＬまたは配線ＷＷＬと、が電気的に接続される。なお、図３７（Ａ）において、構造体の内部に含まれる導電体ＰＧを破線で図示しており、領域ＨＬの破線を省略している。
以下の作製方法例２では、領域ＡＲに、図３２乃至図３４に示したメモリセルＭＣを形成するための方法について説明する。
＜＜作製方法例２＞＞
図３８乃至図４３は、図３２（Ａ）に示す半導体装置の作製例を説明するための断面図であり、特に、トランジスタＷＴｒ及びトランジスタＲＴｒのチャネル長方向の断面図を示している。また、図３８乃至図４３の断面図では、図の明瞭化のために一部の要素を省いて図示している。
図３８（Ａ）に示すように、図３２（Ａ）の半導体装置は、基板（図示しない。）の上方に配置された絶縁体２０１Ａと、絶縁体２０１Ａ上に配置された導電体２３１と、導電体２３１上に配置された絶縁体２０１Ｂと、絶縁体２０１Ｂ上に配置された導電体２３２と、導電体２３２上に配置された絶縁体２０１Ｃと、を有する。なお、以後、これらの複数の導電体及び複数の絶縁体を有する積層体（以後の工程によっては、これら以外の絶縁体、導電体等も含まれる。）を、積層体２００と記載する。
なお、当該基板については、例えば、作製方法例１で説明した基板を適用することができる。
導電体２３１は、図３２（Ａ）に示す配線ＷＷＬとして機能し、導電体２３２は、図３２（Ａ）に示す配線ＲＷＬとして機能する。
導電体２３１、導電体２３２としては、例えば、作製方法例１で説明した導電体１３２Ａ、導電体１３２Ｂに適用できる材料を用いることができる。加えて、導電体２３１、導電体２３２のそれぞれは、当該材料を複数組み合わせた積層構造としてもよい。また、導電体２３１、導電体２３２の形成方法としては、作製方法例１で説明した導電体１３２Ａ、導電体１３２Ｂの形成方法を用いることができる。
絶縁体２０１Ａ乃至絶縁体２０１Ｃとしては、例えば、作製方法例１で説明した絶縁体１０１Ａ乃至絶縁体１０１Ｃに適用できる材料を用いることができる。加えて、絶縁体２０１Ａ乃至絶縁体２０１Ｃのそれぞれは、当該材料を複数組み合わせた積層構造としてもよい。また、絶縁体２０１Ａ乃至絶縁体２０１Ｃの形成方法としては、作製方法例１で説明した絶縁体１０１Ａ乃至絶縁体１０１Ｃの形成方法を用いることができる。
次の工程では、図３８（Ｂ）に示すとおり、例えば、レジストマスク形成、エッチング処理などによって、図３８（Ａ）に示す積層体２００に対して、開口部２９１が形成される。
図３８（Ｂ）の作製工程で行われるレジストマスクの形成、エッチング処理については、作製方法例１で説明した記載を参酌する。また、この工程以降に行われるレジストマスクの形成、及びエッチング処理についても、同様に、作製方法例１で説明した記載を参酌する。
そして、図３９（Ａ）に示すとおり、エッチング処理などを用いて、開口部２９１の側面に位置する導電体２３１の一部が除去されて、当該側面部に凹部２９２が形成される。ここでは、導電体２３１としては、積層体２００のうち、導電体２３１が選択的に除去されるような材料（絶縁体２０１Ａ乃至絶縁体２０１Ｃ、導電体２３２よりもエッチングレートが高い材料）が適用されているものとする。
次の工程では、図３９（Ｂ）に示すとおり、図３９（Ａ）に示す開口部２９１の側面、及び凹部２９２に、絶縁体２０２が成膜される。
絶縁体２０２は、容量素子ＣＳの１対の電極に挟まれる絶縁膜、及びトランジスタＷＴｒのゲート絶縁膜として機能する。
絶縁体２０２としては、例えば、酸化シリコンや、酸化窒化シリコンを用いることができる。また、絶縁体２０２としては、例えば、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物などを用いることができる。また、絶縁体２０２としては、これらを積層した絶縁体としてもよい。
絶縁体２０２の形成方法としては、被覆性の高い成膜方法を用いるのが好ましい。被膜性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい。また、例えば、ＣＶＤ法（ＬＰＣＶＤ法、ＰＣＶＤ法など）などを用いてもよい。また、別の成膜方法としては、例えば、スパッタリング法などを用いることができる場合がある。
次の工程では、図４０（Ａ）に示すとおり、図３９（Ｂ）に示す開口部２９１の側面、及び形成されている凹部に、半導体２５１が成膜される。つまり、絶縁体２０２の形成面に半導体２５１が形成される。
半導体２５１としては、例えば、実施の形態４で説明する金属酸化物が含まれている材料を適用することができる。又は、半導体２５１としては、例えば、シリコンが含まれている材料を適用することができる。
半導体２５１の形成方法としては、作製方法例１で説明した半導体１５１の形成方法の記載を参酌する。
次の工程では、図４０（Ｂ）に示すとおり、図４０（Ａ）に示す開口部２９１の側面、及び形成されている凹部に、絶縁体２０３が成膜される。つまり、半導体２５１の形成面に絶縁体２０３が形成される。
絶縁体２０３に含まれる成分としては、先に形成した半導体２５１との界面、及び界面近傍において、半導体２５１に含まれる成分と化合物を形成する成分でないことが好ましい。又は、仮に当該化合物が形成されたとしても、当該化合物が絶縁体であることが好ましい。又は、仮に当該化合物が形成されたとしても、当該化合物は、半導体２５１において、キャリアとして寄与しない化合物であることが好ましい。
絶縁体２０３としては、例えば、酸化シリコンなどを用いることができる。
絶縁体２０３の形成方法としては、絶縁体２０２の形成方法の記載を参酌する。
次の工程では、図４１（Ａ）に示すとおり、レジストマスク形成、エッチング処理などによって、前述した凹部のみに絶縁体２０３が残るように、開口部２９１に含まれる絶縁体２０３の一部が除去される。これによって、絶縁体２０３ａが形成される。なお、このとき、絶縁体２０２が開口部２９１に露出しない程度であれば、半導体２５１の一部が除去されていてもよい。
ところで、半導体２５１として金属酸化物を有する材料を適用している場合、形成されている開口部２９１の側面に対して、水素などの不純物を供給する処理を行ってもよい。なお、この場合、水素などの不純物を供給する処理については、図４１（Ｂ）に示す供給処理２０を水素などの不純物を供給する工程として考える。図４１（Ｂ）における供給処理２０は、絶縁体２０３ａ、半導体２５１の領域２５１ｂに対して行っている。なお、水素などの不純物を供給する処理については、図１３に示す供給処理１１の説明を参酌する。なお、図４１（Ｂ）では、半導体２５１に含まれる成分と、供給処理２０によって供給された不純物と、を含む化合物として、化合物２６１Ａ（化合物２６１Ｂ）を記載している。この工程を行うことにより、半導体２５１の領域２５１ｂを低抵抗化することができる。なお、ここで説明する供給処理２０は、必ずしも行わなくてもよい場合がある。
また、半導体２５１としてシリコンを有する材料を適用している場合、形成されている開口部２９１の側面に対して、不純物を供給する処理を行ってもよい。なお、この場合、不純物を供給する処理については、図４１（Ｂ）に示す供給処理２０を、不純物を供給する工程として考える。図４１（Ｂ）では、不純物の供給処理２０を半導体２５１の領域２５１ｂ、及び絶縁体２０３ａに対して行っている工程を示している。なお、供給処理２０を行っている最中は、半導体装置に対して熱処理を行うのが好ましい。なお、不純物としては、例えば、リン、ヒ素などのｎ型不純物（ドナー）を用いることができる。また、例えば、不純物としては、ボロン、アルミニウム、ガリウムなどのｐ型不純物（アクセプタ）を用いることができる。この工程を行うことにより、半導体２５１の領域２５１ｂに対して、半導体２５１の表面、及び表面近傍に不純物領域２６２Ａ（不純物領域２６２Ｂ）を形成することができ、半導体２５１の領域２５１ｂを低抵抗化することができる。なお、ここで説明する供給処理２０は、必ずしも行わなくてもよい。
また、半導体２５１として金属酸化物、又はシリコンのどちらか一方を有する材料を適用した場合において、半導体２５１の形成面に絶縁体２０３ａが形成された領域２５１ａでは、絶縁体２０３ａがマスクとして不純物を遮蔽する役割を有するため、半導体２５１の領域２５１ａには不純物が供給されない。
次の工程では、図４２（Ａ）に示すとおり、図４１（Ｂ）に示す開口部２９１の側面に、絶縁体２０４が成膜される。
絶縁体２０４としては、例えば、水、水素などの不純物などの透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２０４として、酸化アルミニウムなどを用いることができる。ただし、絶縁体２０４に適用できる材料は上述に限定せず、絶縁体２０４としては、例えば、水、水素などの不純物濃度が低減された膜として、作製方法例１で説明した絶縁体１０１Ａ乃至絶縁体１０１Ｃに適用できる材料を用いることができる。
絶縁体２０４の形成方法としては、絶縁体２０２の形成方法の記載を参酌する。
次の工程では、図４２（Ｂ）に示すとおり、図４２（Ａ）に示す開口部２９１の側面に、半導体２５２が成膜される。つまり、絶縁体２０４の形成面に半導体２５２が形成される。
半導体２５２としては、例えば、シリコンが含まれる材料を用いることができる。また、半導体２５２としては、実施の形態４で説明する金属酸化物などの半導体材料を用いることができる。
半導体２５２の形成方法としては、半導体２５１の形成方法の記載を参酌する。
次の工程では、図４３に示すとおり、半導体２５２の形成面に絶縁体２０５が成膜され、残りの開口部２９１が埋まるように導電体２３３が成膜される。
絶縁体２０５としては、例えば、上述した絶縁体２０２に適用できる材料を用いることができる。また、絶縁体２０５は、複数の絶縁体からなる積層構造の構成としてもよい。
絶縁体２０５の形成方法としては、絶縁体２０２の形成方法の記載を参酌する。
導電体２３３としては、例えば、上述した導電体２３１、導電体２３２に適用できる材料を用いることができる。また、導電体２３３は、複数の導電体からなる積層構造の構成としてもよい。
導電体２３３の形成方法としては、被覆性の高い成膜方法を用いるのが好ましい。被膜性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい。また、例えば、ＣＶＤ法などを用いてもよい。また、別の成膜方法としては、例えば、スパッタリング法、ゾルゲル法、電気泳動法、スプレー法などを用いることができる場合がある。
ところで、図４３に示す領域２８１において、図３２（Ａ）に示すトランジスタＷＴｒが構成されている。具体的には、領域２８１において、導電体２３１がトランジスタＷＴｒのゲート電極として機能し、２つの領域２５１ｂのそれぞれに含まれる半導体２５１がトランジスタＷＴｒのソース電極、ドレイン電極として機能し、領域２５１ａに含まれる半導体２５１がトランジスタＷＴｒのチャネル形成領域として機能する。特に、半導体２５１として金属酸化物を含む材料を適用している場合、トランジスタＷＴｒはＯＳトランジスタを構成していることになる。
また、図４３に示す領域２８２において、図３２（Ａ）に示す容量素子ＣＳが構成されている。具体的には、領域２８２において、導電体２３２は、容量素子ＣＳの一方の電極として機能し、領域２５１ｂの一部に含まれる半導体２５１は、容量素子ＣＳの他方の電極として機能する。
また、図４３に示す領域２８３において、図３２（Ａ）に示すトランジスタＲＴｒが構成されている。具体的には、領域２８３において、領域２５１ｂに含まれる半導体２５１の一部がトランジスタＲＴｒのゲート電極として機能し、半導体２５２がトランジスタＲＴｒのチャネル形成領域として機能し、導電体２３３がトランジスタＲＴｒのバックゲート電極として機能する。特に、半導体２５２として金属酸化物を含む材料を適用している場合、トランジスタＲＴｒはＯＳトランジスタを構成していることになる。
図３８（Ａ）から図４３までの工程を行うことにより、図３２（Ａ）に示した半導体装置を作製することができる。
図４４（Ａ）（Ｂ）（Ｃ）には、それぞれ図４３に示す半導体装置の一点鎖線Ｃ１−Ｃ２、一点鎖線Ｃ３−Ｃ４、一点鎖線Ｃ５−Ｃ６における上面図を示している。
本発明の一態様は、図４３に示した半導体装置の構成例に限定されない。本発明の一態様は、図４３に示す半導体装置を適宜変更した構成とすることができる。
例えば、本発明の一態様は、前述したとおり、図３２（Ｃ）に示すようにトランジスタＷＴｒ、トランジスタＲＴｒにバックゲートが設けられていない半導体装置とすることもできる。図３２（Ｃ）に示す半導体装置を作製する場合、図３２（Ａ）の半導体装置を作製する過程において、図４２（Ｂ）の工程後において、開口部２９１が埋まるように絶縁体２０５を成膜すればよい（図４５（Ａ）参照）。
また、絶縁体２０５を複数積層して用いてもよい。例えば、図４５（Ｂ）に示すように、半導体２５２と接する絶縁体２０５Ａには、酸化シリコンを用い、絶縁体２０５Ａと接する絶縁体２０５Ｂには、酸化アルミニウムや、酸化ハフニウムを用いるなど、このように複数の絶縁体材料を組み合わせることができる。
絶縁体２０５Ａ、絶縁体２０５Ｂの形成方法としては、絶縁体２０２の形成方法の記載を参酌する。
なお、図４６（Ａ）（Ｂ）（Ｃ）には、それぞれ図４５（Ａ）に示す半導体装置の一点鎖線Ｃ１−Ｃ２、一点鎖線Ｃ３−Ｃ４、一点鎖線Ｃ５−Ｃ６における上面図を示している。図４５（Ａ）に示す半導体装置は、図４３の半導体装置と比較して導電体２３３を設けていない構成例となっているため、図４６（Ａ）（Ｂ）（Ｃ）に示す上面図は、図４４（Ａ）（Ｂ）（Ｃ）と比較して、絶縁体２０５の内側に導電体２３３を設けていない構成となっている。
また、例えば、本発明の一態様の半導体装置は、一部の作製工程を変更してもよい。図４７（Ａ）、及び図４７（Ｂ）は、図４１（Ｂ）とは異なる、半導体２５１の領域２５１ｂに対して低抵抗領域を形成する工程を示している。
図４７（Ａ）に示す工程は、図４１（Ａ）に示した工程の後に、開口部２９１の側面に対して、導電体２３９を形成する工程を示している。つまり、絶縁体２０３ａ、半導体２５１の領域２５１ｂの形成面に導電体２３９が形成される。このとき、図１９（Ａ）、（Ｂ）の工程と同様に、導電体２３９が半導体２５１と接することによって、半導体２５１の領域２５１ｂにおいて、化合物２６１Ａ（化合物２６１Ｂ）、又は不純物領域２６２Ａ（不純物領域２６２Ｂ）が形成される。つまり、半導体２５１の領域２５１ｂが低抵抗化される。なお、低抵抗化については、図１９（Ａ）、（Ｂ）の説明の記載を参酌する。
導電体２３９としては、半導体２５１が有する材料に応じて、図１９（Ａ）、（Ｂ）で説明した導電体１３９に適用できる材料を用いることができる。
上述の作製方法によって、半導体２５１の領域２５１ｂは低抵抗領域として形成することができ、半導体２５１の領域２５１ａはチャネル形成領域として形成することができる。なお、低抵抗領域である領域２５１ｂは、トランジスタＷＴｒにおける第１端子、及び／又は第２端子（トランジスタＲＴｒのゲート）に相当するため、上述の作製方法によって、直列に電気的に接続したトランジスタＷＴｒ間の電気抵抗を低くすることができる。
導電体２３９の形成方法としては、被覆性の高い成膜方法を用いるのが好ましい。被膜性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい。また、例えば、ＣＶＤ法などを用いてもよい。また、別の成膜方法としては、例えば、スパッタリング法、ゾルゲル法、電気泳動法、スプレー法などを用いることができる場合がある。
次工程では、図４７（Ｂ）に示す通り、エッチング処理などを用いて、開口部２９１の側面に位置する導電体２３９の除去が行われている。なお、このとき、領域２５１ａと重畳する絶縁体２０３ａとの界面、及び当該界面近傍のそれぞれ一部が除去されてもよい。
以降は、図４２（Ａ）から図４３までの工程を行うことによって、図４１（Ｂ）とは異なる作製工程で、半導体２５１の領域２５１ｂに対して低抵抗領域を形成した半導体装置を作製することができる。
また、図４７（Ａ）、（Ｂ）とは異なる、低抵抗領域の別の作製方法について説明する。図４８（Ａ）は、図４１（Ａ）に示した工程の後に、開口部２９１の側面に対して、絶縁体２０７を形成する工程を示している。
半導体２５１が金属酸化物を含む材料である場合、絶縁体２０７としては、例えば、窒化シリコンが含まれていることが好ましい。半導体２５１は絶縁体２０７に接することで、絶縁体２０７に含まれる窒素、窒化物、その他の成分などが半導体２５１に拡散する場合がある。また、このとき、積層体２００に対して熱処理を行ってもよいし行わなくてもよい。これにより、図４８（Ａ）において、半導体２５１は、絶縁体２０７との界面、及び界面近傍において、絶縁体２０７から拡散される窒素、窒化物、その他の成分などによって、化合物２６１Ａ（化合物２６１Ｂ）が形成される場合がある。これにより、半導体２５１の領域２５１ｂが低抵抗化される。つまり、トランジスタＷＴｒのソース電極又はドレイン電極の一方の抵抗を下げることができる場合がある。
半導体２５１がシリコンを含む材料である場合、絶縁体２０７としては、例えば、半導体２５１に拡散させるための不純物（元素、又はイオン）が含まれていることが好ましい。当該不純物としてｎ型不純物（ドナー）を用いる場合、ｎ型不純物としては、例えば、リン、ヒ素などを用いることができる。また、当該不純物としてｐ型不純物（アクセプタ）を用いる場合、ｐ型不純物としては、例えば、ボロン、アルミニウム、ガリウムなどを用いることができる。
半導体２５１は絶縁体２０７に接することで、絶縁体２０７に含まれる不純物（元素、又はイオン）が半導体２５１に拡散する場合がある。また、このとき、積層体２００に対して熱処理を行ってもよいし行わなくてもよい。つまり、半導体２５１の、絶縁体２０７に接する界面、及び界面近傍に不純物領域が形成される場合がある。これによって、半導体２５１の領域２５１ｂ、又は半導体２５１の絶縁体２０７との界面近傍にキャリアが形成されるため、領域２５１ｂが低抵抗化される場合がある。
絶縁体２０７の形成方法としては、絶縁体２０２の形成方法の記載を参酌する。
次工程では、開口部２９１の側面に絶縁体２０８を成膜し、その後、図４２（Ｂ）から図４３までと同様の工程を行うことで、図４８（Ｂ）に示す半導体装置を構成することができる。
半導体２５２が金属酸化物を有する場合、絶縁体２０８は、例えば、絶縁体２０７に含まれる窒素、窒化物、その他の成分が半導体２５２に拡散するのを防ぐための絶縁材料とすることができる。この場合、絶縁体２０８としては、例えば、酸化シリコン、酸化アルミニウムなどを用いることができる。なお、半導体２５２がシリコンを有する場合、絶縁体２０８は形成してもよいし、形成しなくてもよい。
絶縁体２０８の形成方法としては、絶縁体２０２の形成方法の記載を参酌する。
なお、図４９（Ａ）（Ｂ）（Ｃ）には、それぞれ図４８（Ｂ）に示す半導体装置の一点鎖線Ｃ１−Ｃ２、一点鎖線Ｃ３−Ｃ４、一点鎖線Ｃ５−Ｃ６における上面図を示している。図４８（Ｂ）に示す半導体装置は、半導体２５１と半導体２５２との間に絶縁体２０７、及び絶縁体２０８を有する構成となっているため、図４９（Ａ）（Ｂ）（Ｃ）に示す上面図は、図４４（Ａ）（Ｂ）（Ｃ）の絶縁体２０４を、絶縁体２０７、及び絶縁体２０８の積層構造とした構成となっている。
また、例えば、本発明の一態様は、半導体２５１として金属酸化物を有する材料を適用した場合、図５０に示す半導体装置のように半導体２５１を３層構造とすることができる。図５０に示す半導体装置は半導体２５１を３層構造とした構成となっており、図３２（Ａ）の半導体装置を作製する過程において、図４０（Ａ）に示す工程で、半導体２５１として半導体２５３Ａ、半導体２５３Ｂ、半導体２５３Ｃを順に形成することによって構成することができる。
なお、図５１（Ａ）（Ｂ）（Ｃ）には、それぞれ図５０に示す半導体装置の一点鎖線Ｃ１−Ｃ２、一点鎖線Ｃ３−Ｃ４、一点鎖線Ｃ５−Ｃ６における上面図を示している。図５０に示す半導体装置は、絶縁体２０２の形成面に対して、外側から半導体２５３Ａ、半導体２５３Ｂ、半導体２５３Ｃの順に成膜された３層構造の構成例となっているため、図５１（Ａ）（Ｂ）（Ｃ）に示す上面図は、図４４（Ａ）（Ｂ）（Ｃ）に示す半導体２５１を３層構造とした構成となっている。
なお、半導体２５３Ａ、半導体２５３Ｂ、半導体２５３Ｃについては、作製方法例１で説明した半導体１５２Ａ、半導体１５２Ｂ、半導体１５２Ｃの記載を参酌する。また、図５０に示した半導体装置を構成することによる効果についても、作製方法例１で説明した図２２の説明の記載を参酌する。
また、例えば、本発明の一態様は、トランジスタＷＴｒの信頼性を向上するためとして、トランジスタＷＴｒのゲート電極の構成を、図４３に示す構成から変更してもよい。図５２（Ａ）（Ｂ）、図５３（Ａ）（Ｂ）はその半導体装置の作製方法の一例を示している。
図５２（Ａ）に示す工程では、図３９（Ｂ）において、エッチング処理などを用いて、開口部２９１の側面に含まれる導電体２３１の一部が除去されて、当該側面部に凹部２９４が形成される。なお、凹部２９４は、図３９（Ａ）に示した凹部２９２よりも深く形成されていてもよい。
その後の工程として、図５２（Ｂ）では、図５２（Ａ）において、開口部２９１の側面、及び凹部２９４に、半導体２５４が成膜される。
半導体２５４としては、例えば、作製方法例１で説明した半導体１５３に適用できる材料を用いることができる。
半導体２５４の形成方法としては、半導体２５１の形成方法の記載を参酌する。
次の工程では、図５３（Ａ）に示すとおり、レジストマスク形成とエッチング処理などによって、前述した凹部２９４の一部に半導体２５４が残るように、凹部２９４の残り一部の半導体２５４と、開口部２９１の側面上に含まれる半導体２５４と、が除去される。これによって、半導体２５４ａが形成される。
この後は、図３９（Ｂ）から図４３までと同様の工程を行うことによって、図５３（Ｂ）に示す半導体装置を構成することができる。なお、図５３（Ｂ）に示す半導体装置を構成することによる効果は、作製方法例１で説明した図２７（Ａ）（Ｂ）、図２８（Ａ）（Ｂ）の説明の記載を参酌する。
なお、図５４（Ａ）（Ｂ）（Ｃ）には、図５３（Ｂ）に示す半導体装置の一点鎖線Ｃ１−Ｃ２、一点鎖線Ｃ３−Ｃ４、一点鎖線Ｃ５−Ｃ６における上面図を示している。図５３（Ｂ）に示す半導体装置は、図４３に示す半導体装置と比較して、領域２５１ａにおいて、導電体２３１と絶縁体２０２との間に半導体２５４ａが含まれている構成となっているため、図５４（Ｃ）に示す上面図は、導電体２３１と絶縁体２０２との間に半導体２５４ａが含まれている構成となっている。ところで、図５４（Ａ）（Ｂ）に示す一点鎖線Ｃ１−Ｃ２、一点鎖線Ｃ３−Ｃ４における上面図は、図４４（Ａ）（Ｂ）とほぼ同様の構成となる場合がある。
上述した作製方法例１、又は作製方法例２によって、多くのデータを保持できる半導体装置を作製することができる。
ここで、図１４（Ｂ）に示す半導体装置（図１（Ａ）の回路構成）の断面図を図２に示すセルアレイの構造とした場合の構成例を図５５に示す。また、同様に、図４３に示す半導体装置（図３２（Ａ）の回路構成）の断面図をセルアレイの構造とした場合の構成例を図５６に示す。なお、領域ＳＤ１は、メモリセルＭＣに相当する。図５５に示す通り、配線ＷＬである導電体と、絶縁体と、を積層した構造体に対して、一括に開口部を設けて、上述した作製方法例１に記載の通りに作製を行うことで、図１（Ａ）の回路構成を実現することができる。また、図５６に示す通り、配線ＲＷＬ又は配線ＷＷＬである導電体と、絶縁体と、を積層した構造体に対して、一括に開口部を設けて、上述した作製方法例２に記載の通りに作製を行うことで、図３２（Ａ）の回路構成を実現することができる。
＜周辺回路との接続例＞
作製方法例１、又は作製方法例２に示した半導体装置は、その下層に読み出し回路、プリチャージ回路などのメモリセルアレイの周辺回路を形成してもよい。この場合、シリコン基板などの上にＳｉトランジスタを形成して当該周辺回路を構成し、その後、作製方法例１、又は作製方法例２で、当該周辺回路上に本発明の一態様の半導体装置を形成すればよい。図５７（Ａ）は、周辺回路をプレーナ型のＳｉトランジスタで構成して、その上層に本発明の一態様の半導体装置を形成した断面図である。また、図５８（Ａ）は、周辺回路をＦＩＮ型のＳｉトランジスタで構成して、その上層に本発明の一態様の半導体装置を形成した断面図である。なお、図５７（Ａ）、図５８（Ａ）に示す半導体装置は、一例として、図１４（Ｂ）の構成を適用している。
図５７（Ａ）、図５８（Ａ）において、周辺回路を構成するＳｉトランジスタは、基板１７００上に形成される。素子分離層１７０１は、複数のＳｉトランジスタの間に形成される。Ｓｉトランジスタのソース及びドレインとして導電体１７１２が形成されている。導電体１７３０は、チャネル幅方向に延びて形成しており、他のＳｉトランジスタ、又は導電体１７１２に接続されている（図示しない）。
基板１７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。
また、基板１７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。図５７（Ａ）、図５８（Ａ）では、一例として、基板１７００に単結晶シリコンウエハを用いた例を示している。
ここで、Ｓｉトランジスタの詳細について説明を行う。図５７（Ａ）に示すプレーナ型のＳｉトランジスタは、チャネル長方向の断面図を示し、図５７（Ｂ）に示すプレーナ型のＳｉトランジスタは、チャネル幅方向の断面図を示している。Ｓｉトランジスタは、ウェル１７９２に設けられたチャネル形成領域１７９３と、低濃度不純物領域１７９４及び高濃度不純物領域１７９５（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域１７９６と、チャネル形成領域１７９３上に設けられたゲート絶縁膜１７９７と、ゲート絶縁膜１７９７上に設けられたゲート電極１７９０と、ゲート電極１７９０の側面に設けられた側壁絶縁層１７９８、側壁絶縁層１７９９とを有する。なお、導電性領域１７９６には、金属シリサイド等を用いてもよい。
また、図５８（Ａ）に示すＦＩＮ型のＳｉトランジスタは、チャネル長方向の断面図を示し、図５８（Ｂ）に示すＦＩＮ型のＳｉトランジスタは、チャネル幅方向の断面図を示している。図５８（Ａ）（Ｂ）に示すＳｉトランジスタは、チャネル形成領域１７９３が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜１７９７及びゲート電極１７９０が設けられている。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
基板１７００上にＳｉトランジスタ、導電体１７１２、導電体１７３０などによって形成された回路の上層には絶縁体３０１が形成されている。また、絶縁体３０１には、当該回路と電気的に接続するための導電体３１１Ａ、導電体３１１Ｂが埋め込まれるように形成されている。ところで、セルトランジスタＣＴｒのチャネル形成領域に金属酸化物が含まれている場合、絶縁体３０１、導電体３１１Ａ、導電体３１１Ｂとしては、水素などに対するバリア性を有する材料を用いることが好ましい。これは、絶縁体３０１、導電体３１１Ａ、導電体３１１Ｂの少なくともいずれか一を介して、ＳｉトランジスタからセルトランジスタＣＴｒへの水素の拡散を抑制するためである。
絶縁体３０１としては、上述した絶縁体１０１Ａ乃至絶縁体１０１Ｃに適用できる材料を用いることができる。
導電体３１１Ａ、導電体３１１Ｂとしては、例えば、水素に対するバリア性を有する窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、Ｓｉトランジスタからの水素の拡散を抑制することができる。
なお、図５８（Ａ）（Ｂ）に示す符号は、図５７（Ａ）（Ｂ）に示す符号と同一である。
なお、本明細書等で開示された、絶縁体、導電体、半導体などは、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。ＰＶＤ法としては、例えば、スパッタリング法、抵抗加熱蒸着法、電子ビーム蒸着法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などが挙げられる。また、ＣＶＤ法として、プラズマＣＶＤ法、熱ＣＶＤ法などが挙げられる。特に、熱ＣＶＤ法としては、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などが挙げられる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の薄い層を成膜し、後から導入される第２の原料ガスと反応して、第２の薄い層が第１の薄い層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、及びジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。また、他の材料としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。また、他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合酸化物層を形成しても良い。なお、Ｏ３ガスに替えてＡｒ等の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
なお、本実施の形態で説明した半導体装置のそれぞれの構成例は、互いに適宜組み合わせることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置を有する記憶装置について説明する。
図５９に記憶装置の構成の一例を示す。記憶装置２６００は、周辺回路２６０１、及びメモリセルアレイ２６１０を有する。周辺回路２６０１は、ローデコーダ２６２１、ワード線ドライバ回路２６２２、ビット線ドライバ回路２６３０、出力回路２６４０、コントロールロジック回路２６６０を有する。
実施の形態１で説明した図１（Ａ）（Ｂ）、図３２（Ａ）（Ｂ）（Ｃ）に図示した半導体装置は、メモリセルアレイ２６１０に適用することができる。
ビット線ドライバ回路２６３０は、カラムデコーダ２６３１、プリチャージ回路２６３２、センスアンプ２６３３、及び書き込み回路２６３４を有する。プリチャージ回路２６３２は、実施の形態１で説明した配線ＳＬ、配線ＢＬ、配線ＲＢＬなど（図５９に図示していない）を所定の電位にプリチャージする機能を有する。センスアンプ２６３３は、メモリセルＭＣから読み出された電位（又は電流）をデータ信号として取得して、当該データ信号を増幅する機能を有する。増幅されたデータ信号は、出力回路２６４０を介して、デジタルのデータ信号ＲＤＡＴＡとして記憶装置２６００の外部に出力される。
また、記憶装置２６００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路２６０１用の高電源電圧（ＶＤＤ）、メモリセルアレイ２６１０用の高電源電圧（ＶＩＬ）が供給される。
また、記憶装置２６００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ２６２１及びカラムデコーダ２６３１に入力され、データ信号ＷＤＡＴＡは書き込み回路２６３４に入力される。
コントロールロジック回路２６６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ローデコーダ２６２１、カラムデコーダ２６３１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路２６６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
また、ｐチャネル型Ｓｉトランジスタと、後述する実施の形態の酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用い、記憶装置２６００に適用することで、小型の記憶装置２６００を提供できる。また、消費電力低減することが可能な記憶装置２６００を提供できる。また、動作速度を向上することが可能な記憶装置２６００を提供できる。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えることができる。
なお、本実施の形態の構成例は、図５９の構成に限定されない。例えば、周辺回路２６０１の一部、例えばプリチャージ回路２６３２又は／及びセンスアンプ２６３３をメモリセルアレイ２６１０の下層に設ける、などのように適宜構成を変更してもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を記憶装置として電子部品に適用する例について、図６０を用いて説明する。
図６０（Ａ）では上述の実施の形態で説明した半導体装置を記憶装置として電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態１に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図６０（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴＰ１）した後、基板の裏面を研削する（ステップＳＴＰ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴＰ３）。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴＰ４）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面（該基板の素子が形成されていない側の面）を裏面とする。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳＴＰ５）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止を行うモールド工程が施される（ステップＳＴＰ６）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴＰ７）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳＴＰ８）。そして最終的な検査工程（ステップＳＴＰ９）を経て電子部品が完成する（ステップＳＴＰ１０）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。
また、完成した電子部品の斜視模式図を図６０（Ｂ）に示す。図６０（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図６０（Ｂ）に示す電子部品４７００は、リード４７０１及び回路部４７０３を示している。図６０（Ｂ）に示す電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品４７００が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板４７０４は、電子機器等の内部に設けられる。
なお、本発明の一態様は、上記の電子部品４７００に限定せず、ステップＳＴＰ１において作製された素子基板も含まれる。また、本発明の一態様である素子基板は、ステップＳＴＰ２の基板の裏面の研削作業まで行った素子基板も含まれる。また、本発明の一態様である素子基板は、ステップＳＴＰ３のダイシング工程まで行った素子基板も含まれる。例えば、図６０（Ｃ）に示す半導体ウェハ４８００などが該素子基板に相当する。半導体ウェハ４８００には、そのウェハ４８０１の上面に複数の回路部４８０２が形成されている。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、スペーシング４８０３の一部はダイシング用の領域となる。
ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
ダイシング工程を行うことにより、図６０（Ｄ）に示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図６０（Ｃ）に図示した半導体ウェハ４８００の形状に限定されない。例えば、図６０（Ｅ）に示す矩形の形状の半導体ウェハ４８１０であってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で用いたＯＳトランジスタのチャネル形成領域に含まれる金属酸化物について説明を行う。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
次に、図６１（Ａ）、図６１（Ｂ）、および図６１（Ｃ）を用いて、本発明に係る金属酸化物が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図６１（Ａ）、図６１（Ｂ）、および図６１（Ｃ）には、酸素の原子数比については記載しない。また、金属酸化物が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
図６１（Ａ）、図６１（Ｂ）、および図６１（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。
また、図６１（Ａ）、図６１（Ｂ）、および図６１（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。
また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
図６１（Ａ）に示す領域Ａは、金属酸化物が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。
一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図６１（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
従って、本発明の一態様の金属酸化物は、キャリア移動度が高く、かつ、結晶粒界が少ない層状構造となりやすい、図６１（Ａ）の領域Ａで示される原子数比を有することが好ましい。
特に、図６１（Ｂ）に示す領域Ｂでは、領域Ａの中でも、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）−ＯＳとなりやすく、キャリア移動度も高い優れた金属酸化物が得られる。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造である。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。従って、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上記実施の形態の半導体装置を備えることができるＣＰＵについて説明する。
図６２は、実施の形態１で説明した半導体装置を一部に用いたＣＰＵの一例の構成を示すブロック図である。
図６２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図６２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図６２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成、つまりＧＰＵのような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図６２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図６２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
上記実施の形態の記憶装置はメモリカード（例えば、ＳＤカード）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリ、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等の各種のリムーバブル記憶装置に適用することができる。本実施の形態では、リムーバブル記憶装置の幾つかの構成例について、図６３を用いて、説明する。
図６３（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ５１００は、筐体５１０１、キャップ５１０２、ＵＳＢコネクタ５１０３及び基板５１０４を有する。基板５１０４は、筐体５１０１に収納されている。基板５１０４には、記憶装置及び該記憶装置を駆動する回路が設けられている。例えば、基板５１０４には、メモリチップ５１０５、コントローラチップ５１０６が取り付けられている。メモリチップ５１０５は、実施の形態２で説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１などが組み込まれている。コントローラチップ５１０６は、具体的にはプロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１０５とコントローラチップ５１０６とのそれぞれの回路構成は、上述の記載に限定せず、適宜回路構成を変更してもよい。例えば、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１をメモリチップ５１０５でなく、コントローラチップ５１０６に組み込んだ構成としてもよい。ＵＳＢコネクタ５１０３が外部装置と接続するためのインターフェースとして機能する。
図６３（Ｂ）はＳＤカードの外観の模式図であり、図６３（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、メモリチップ５１１４、コントローラチップ５１１５が取り付けられている。メモリチップ５１１４には、実施の形態２で説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１などが組み込まれている。コントローラチップ５１１５には、プロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１１４とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、適宜回路構成を変更してもよい。例えば、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１をメモリチップ５１１４でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
基板５１１３の裏面側にもメモリチップ５１１４を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、メモリチップ５１１４のデータの読み出し、書き込みが可能となる。
図６３（Ｄ）はＳＳＤの外観の模式図であり、図６３（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、メモリチップ５１５４、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。メモリチップ５１５４には、実施の形態２で説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１などが組み込まれている。基板５１５３の裏面側にもメモリチップ５１５４を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、メモリチップ５１５４と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、適宜回路構成を変更しても良い。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、上記実施の形態の半導体装置、又は記憶装置を適用することができる電子機器の一例について説明する。
＜ノート型パーソナルコンピュータ＞
本発明の一態様の半導体装置、又は記憶装置は、ノート型パーソナルコンピュータに備えることができる。図６４（Ａ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
＜スマートウォッチ＞
本発明の一態様の半導体装置、又は記憶装置は、ウェアラブル端末に備えることができる。図６４（Ｂ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、または表示部５９０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図６４（Ｂ）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチが有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図６４（Ｂ）に示したスマートウォッチでは、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であってもよい。
＜ビデオカメラ＞
本発明の一態様の半導体装置、又は記憶装置は、ビデオカメラに備えることができる。図６４（Ｃ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
＜携帯電話＞
本発明の一態様の半導体装置、又は記憶装置は、携帯電話に備えることができる。図６４（Ｄ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。また、表示部５５０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、または表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。
また、図６４（Ｄ）に示した携帯電話では、操作ボタン５５０５の数を２個示しているが、携帯電話が有する操作ボタンの数は、これに限定されない。また、図示していないが、図６４（Ｄ）に示した携帯電話は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。
＜テレビジョン装置＞
本発明の一態様の半導体装置、又は記憶装置は、テレビジョン装置に適用することができる。図６４（Ｅ）は、テレビジョン装置を示す斜視図である。テレビジョン装置は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）などを有する。本発明の一態様の記憶装置は、テレビジョン装置に備えることができる。テレビジョン装置は、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
＜移動体＞
本発明の一態様の半導体装置、又は記憶装置は、移動体である自動車の運転席周辺に適用することもできる。
例えば、図６４（Ｆ）は、自動車の室内におけるフロントガラス周辺を表す図である。図６４（Ｆ）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
本発明の一態様の半導体装置、又は記憶装置は、例えば、表示パネル５７０１乃至表示パネル５７０４に画像を表示する際に用いられる、画像データを一時的に格納するフレームメモリや、移動体が有するシステムを駆動するプログラムを保存する記憶装置などに用いることができる。
また、図示していないが、図６４（Ａ）、（Ｂ）、（Ｅ）、（Ｆ）に示した電子機器は、マイク及びスピーカを有する構成であってもよい。この構成により、例えば、上述した電子機器に音声入力機能を付することができる。
また、図示していないが、図６４（Ａ）、（Ｂ）、（Ｄ）乃至（Ｆ）に示した電子機器は、カメラを有する構成であってもよい。
また、図示していないが、図６４（Ａ）乃至（Ｆ）に示した電子機器は、筐体の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、図６４（Ｄ）に示す携帯電話に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、該携帯電話の向き（鉛直方向に対して該携帯電話がどの向きに向いているか）を判断して、表示部５５０２の画面表示を、該携帯電話の向きに応じて自動的に切り替えるようにすることができる。
また、図示していないが、図６４（Ａ）乃至（Ｆ）に示した電子機器は、指紋、静脈、虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適用することによって、生体認証機能を有する電子機器を実現することができる。
また、図６４（Ａ）乃至（Ｆ）に示した電子機器の表示部として、可撓性を有する基材を用いてもよい。具体的には、該表示部は、可撓性を有する基材上にトランジスタ、容量素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、図６４（Ａ）乃至（Ｆ）に示した電子機器のように平らな面を有する筐体だけでなく、曲面を有するような筐体の電子機器を実現することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書等で説明した記載に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。なお、本明細書等において、チャネル形成領域はチャネルが形成される領域を指し、ゲートに電位を印加することでこの領域が形成されて、ソース‐ドレイン間に電流を流すことができる。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき（この構成をデュアルゲート構造という場合がある）、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子のことをいう。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
＜＜半導体の不純物について＞＞
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
ＭＣ［１］ メモリセル
ＭＣ［２］ メモリセル
ＭＣ［ｎ］ メモリセル
ＣＴｒ セルトランジスタ
ＳＴｒ トランジスタ
ＢＴｒ トランジスタ
ＳＳＬ 配線
ＢＳＬ 配線
ＳＬ 配線
ＢＬ 配線
ＷＬ［１］ 配線
ＷＬ［２］ 配線
ＷＬ［ｎ］ 配線
ＢＧＬ 配線
ＭＣ［１，１］ メモリセル
ＭＣ［ｊ，１］ メモリセル
ＭＣ［ｎ，１］ メモリセル
ＭＣ［１，ｉ］ メモリセル
ＭＣ［ｊ，ｉ］ メモリセル
ＭＣ［ｎ，ｉ］ メモリセル
ＭＣ［１，ｍ］ メモリセル
ＭＣ［ｊ，ｍ］ メモリセル
ＭＣ［ｎ，ｍ］ メモリセル
ＳＴｒ［１］ トランジスタ
ＳＴｒ［ｉ］ トランジスタ
ＳＴｒ［ｍ］ トランジスタ
ＢＴｒ［１］ トランジスタ
ＢＴｒ［ｉ］ トランジスタ
ＢＴｒ［ｍ］ トランジスタ
ＳＳＬ［１］ 配線
ＳＳＬ［ｉ］ 配線
ＳＳＬ［ｍ］ 配線
ＢＳＬ［１］ 配線
ＢＳＬ［ｉ］ 配線
ＢＳＬ［ｍ］ 配線
ＳＬ［１］ 配線
ＳＬ［ｉ］ 配線
ＳＬ［ｍ］ 配線
ＢＬ［１］ 配線
ＢＬ［ｉ］ 配線
ＢＬ［ｍ］ 配線
ＷＬ［ｊ］ 配線
ＢＧＬ［１］ 配線
ＢＧＬ［ｉ］ 配線
ＢＧＬ［ｍ］ 配線
ＨＬ 領域
ＡＲ 領域
ＳＤ１ 領域
ＳＤ２ 領域
ＴＭ 領域
ＥＲ 配線
ＰＧ 導電体
ＷＷＬ［１］ 配線
ＷＷＬ［２］ 配線
ＷＷＬ［ｎ］ 配線
ＲＷＬ［１］ 配線
ＲＷＬ［２］ 配線
ＲＷＬ［ｎ］ 配線
ＷＢＬ 配線
ＲＢＬ 配線
ＷＴｒ トランジスタ
ＲＴｒ トランジスタ
ＣＳ 容量素子
Ｎ１ ノード
Ｎ２ ノード
ＷＢＬ［１］ 配線
ＷＢＬ［ｉ］ 配線
ＷＢＬ［ｍ］ 配線
ＲＢＬ［１］ 配線
ＲＢＬ［ｉ］ 配線
ＲＢＬ［ｍ］ 配線
Ｄ［１］ データ
Ｄ［２］ データ
Ｄ［ｎ］ データ
１０ 供給処理
１１ 供給処理
２０ 供給処理
１００ 積層体
１０１Ａ 絶縁体
１０１Ｂ 絶縁体
１０１Ｃ 絶縁体
１０２ 絶縁体
１０４ 絶縁体
１０５ 絶縁体
１０６ 絶縁体
１０９ 絶縁体
１０９ａ 絶縁体
１０９ｂ 絶縁体
１１１ 絶縁体
１１１ａ 絶縁体
１１１ｂ 絶縁体
１３２Ａ 導電体
１３２Ｂ 導電体
１３４ 導電体
１３８ａ 導電体
１３８ｂ 導電体
１３９ 導電体
１５１ 半導体
１５１ａ 領域
１５１ｂ 領域
１５２Ａ 半導体
１５２Ｂ 半導体
１５２Ｃ 半導体
１５３ 半導体
１５３ａ 半導体
１５３ｂ 半導体
１６１Ａ 化合物
１６１Ｂ 化合物
１６１Ｃ 化合物
１６２Ａ 不純物領域
１６２Ｂ 不純物領域
１６２Ｃ 不純物領域
１８１Ａ 領域
１８１Ｂ 領域
１９１ 開口部
１９２Ａ 凹部
１９２Ｂ 凹部
１９６Ａ 凹部
１９６Ｂ 凹部
２００ 積層体
２０１Ａ 絶縁体
２０１Ｂ 絶縁体
２０１Ｃ 絶縁体
２０２ 絶縁体
２０３ 絶縁体
２０３ａ 絶縁体
２０４ 絶縁体
２０５ 絶縁体
２０５Ａ 絶縁体
２０５Ｂ 絶縁体
２０７ 絶縁体
２０８ 絶縁体
２３１ 導電体
２３２ 導電体
２３３ 導電体
２３９ 導電体
２５１ 半導体
２５１ａ 領域
２５１ｂ 領域
２５２ 半導体
２５３Ａ 半導体
２５３Ｂ 半導体
２５３Ｃ 半導体
２５４ 半導体
２５４ａ 半導体
２６１Ａ 化合物
２６１Ｂ 化合物
２６２Ａ 不純物領域
２６２Ｂ 不純物領域
２８１ 領域
２８２ 領域
２８３ 領域
２９１ 開口部
２９２ 凹部
２９４ 凹部
３０１ 絶縁体
３１１Ａ 導電体
３１１Ｂ 導電体
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１７００ 基板
１７０１ 素子分離層
１７１２ 導電体
１７３０ 導電体
１７９０ ゲート電極
１７９２ ウェル
１７９３ チャネル形成領域
１７９４ 低濃度不純物領域
１７９５ 高濃度不純物領域
１７９６ 導電性領域
１７９７ ゲート絶縁膜
１７９８ 側壁絶縁層
１７９９ 側壁絶縁層
２６００ 記憶装置
２６０１ 周辺回路
２６１０ メモリセルアレイ
２６２１ ローデコーダ
２６２２ ワード線ドライバ回路
２６３０ ビット線ドライバ回路
２６３１ カラムデコーダ
２６３２ プリチャージ回路
２６３３ センスアンプ
２６３４ 書き込み回路
２６４０ 出力回路
２６６０ コントロールロジック回路
４７００ 電子部品
４７０１ リード
４７０２ プリント基板
４７０３ 回路部
４７０４ 回路基板
４８００ 半導体ウェハ
４８００ａ チップ
４８０１ ウェハ
４８０１ａ ウェハ
４８０２ 回路部
４８０３ スペーシング
４８０３ａ スペーシング
４８１０ 半導体ウェハ
５１００ ＵＳＢメモリ
５１０１ 筐体
５１０２ キャップ
５１０３ ＵＳＢコネクタ
５１０４ 基板
５１０５ メモリチップ
５１０６ コントローラチップ
５１１０ ＳＤカード
５１１１ 筐体
５１１２ コネクタ
５１１３ 基板
５１１４ メモリチップ
５１１５ コントローラチップ
５１５０ ＳＳＤ
５１５１ 筐体
５１５２ コネクタ
５１５３ 基板
５１５４ メモリチップ
５１５５ メモリチップ
５１５６ コントローラチップ
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５５０１ 筐体
５５０２ 表示部
５５０３ マイク
５５０４ スピーカ
５５０５ 操作ボタン
５７０１ 表示パネル
５７０２ 表示パネル
５７０３ 表示パネル
５７０４ 表示パネル
５８０１ 第１筐体
５８０２ 第２筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
５９０１ 筐体
５９０２ 表示部
５９０３ 操作ボタン
５９０４ 操作子
５９０５ バンド
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ

Claims (19)

  1. 第１乃至第７絶縁体と、第１導電体と、第１半導体と、を有する半導体装置であり、
    前記第１導電体は、前記第１絶縁体の第１上面に位置し、
    前記第１導電体は、前記第２絶縁体の第１下面に位置し、
    前記第３絶縁体は、前記第１絶縁体の側面と、前記第１絶縁体の第２上面と、前記第１導電体の側面と、前記第２絶縁体の第２下面と、前記第２絶縁体の側面と、を含む領域に位置し、
    前記第４絶縁体は、前記第３絶縁体の形成面に位置し、
    前記第５絶縁体は、前記第４絶縁体の形成面に位置し、
    前記第１半導体は、前記第５絶縁体の形成面に位置し、
    前記第６絶縁体は、前記第１半導体の形成面のうち、前記第３乃至第５絶縁体を介して、前記第１導電体と重畳する領域に位置し、
    前記第７絶縁体は、
    前記第１絶縁体と重畳する、前記第１半導体の形成面と、
    前記第２絶縁体と重畳する、前記第１半導体の形成面と、
    前記第６絶縁体の形成面と、を含む領域に位置することを特徴とする半導体装置。
  2. 第１乃至第７絶縁体と、第１導電体と、第１半導体と、を有する半導体装置であり、
    前記第１導電体は、前記第１絶縁体の第１上面に位置し、
    前記第１導電体は、前記第２絶縁体の第１下面に位置し、
    前記第３絶縁体は、前記第１絶縁体の第２上面と、前記第１導電体の側面と、前記第２絶縁体の第２下面と、を含む領域に位置し、
    前記第４絶縁体は、前記第３絶縁体の形成面のうち、前記第１導電体と重畳する領域と、前記第１絶縁体の第２上面と重畳する領域と、前記第２絶縁体の第２下面と重畳する領域と、を含む領域に位置し、
    前記第５絶縁体は、前記第４絶縁体の形成面と、前記第１絶縁体の側面と重畳する領域と、前記第２絶縁体の側面と重畳する領域と、を含む領域に位置し、
    前記第１半導体は、前記第５絶縁体の形成面に位置し、
    前記第６絶縁体は、前記第１半導体の形成面のうち、前記第３乃至第５絶縁体を介して、前記第１導電体と重畳する領域に位置し、
    前記第７絶縁体は、
    前記第１絶縁体と重畳する、前記第１半導体の形成面と、
    前記第２絶縁体と重畳する、前記第１半導体の形成面と、
    前記第６絶縁体の形成面と、を含む領域に位置することを特徴とする半導体装置。
  3. 第１乃至第７絶縁体と、第１導電体と、第１半導体と、第２半導体と、を有する半導体装置であり、
    前記第１導電体は、前記第１絶縁体の第１上面に位置し、
    前記第１導電体は、前記第２絶縁体の第１下面に位置し、
    前記第２半導体は、前記第１導電体の側面に位置し、
    前記第３絶縁体は、前記第１絶縁体の第２上面と、前記第２半導体の側面と、前記第２絶縁体の第２下面と、を含む領域に位置し、
    前記第４絶縁体は、前記第３絶縁体の形成面のうち、前記第１導電体と重畳する領域と、前記第１絶縁体の第２上面と重畳する領域と、前記第２絶縁体の第２下面と重畳する領域と、を含む領域に位置し、
    前記第５絶縁体は、前記第４絶縁体の形成面と、前記第１絶縁体の第２上面と重畳する領域と、前記第２絶縁体の第２下面と重畳する領域と、を含む領域に位置し、
    前記第１半導体は、前記第５絶縁体の形成面と、前記第１絶縁体の側面と重畳する領域と、前記第２絶縁体の側面と重畳する領域と、を含む領域に位置し、
    前記第６絶縁体は、前記第１半導体の形成面のうち、前記第３乃至第５絶縁体を介して、前記第１導電体と重畳する領域に位置し、
    前記第７絶縁体は、
    前記第１絶縁体と重畳する、前記第１半導体の形成面と、
    前記第２絶縁体と重畳する、前記第１半導体の形成面と、
    前記第６絶縁体の形成面と、を含む領域に位置することを特徴とする半導体装置。
  4. 請求項１乃至請求項３において、
    前記第４絶縁体は、電荷を蓄積する機能を有し、
    前記第１導電体に電位を与えることによって、前記第１半導体に含まれる電荷が、前記第４絶縁体に蓄積されることを特徴とする半導体装置。
  5. 第１乃至第３絶縁体と、第５乃至第７絶縁体と、第１導電体と、第２導電体と、第１半導体と、を有する半導体装置であり、
    前記第１導電体は、前記第１絶縁体の第１上面に位置し、
    前記第１導電体は、前記第２絶縁体の第１下面に位置し、
    前記第３絶縁体は、前記第１絶縁体の第２上面と、前記第１導電体の側面と、前記第２絶縁体の第２下面と、を含む領域に位置し、
    前記第２導電体は、前記第３絶縁体の形成面のうち、前記第１導電体と重畳する領域に位置し、
    前記第５絶縁体は、
    前記第３絶縁体の形成面のうち、前記第１絶縁体の第２上面と重畳する領域、及び前記第２絶縁体の第２下面と重畳する領域と、
    前記第２導電体の形成面と、を含む領域に位置し、
    前記第１半導体は、前記第５絶縁体の形成面と、前記第１絶縁体の側面と重畳する領域と、前記第２絶縁体の側面と重畳する領域と、を含む領域に位置し、
    前記第６絶縁体は、前記第１半導体の形成面のうち、前記第３絶縁体、前記第２導電体、前記第５絶縁体を介して、前記第１導電体と重畳する領域に位置し、
    前記第７絶縁体は、
    前記第１絶縁体と重畳する、前記第１半導体の形成面と、
    前記第２絶縁体と重畳する、前記第１半導体の形成面と、
    前記第６絶縁体の形成面と、を含む領域に位置することを特徴とする半導体装置。
  6. 請求項５において、
    前記第２導電体は、電荷を蓄積する機能を有し、
    前記第１導電体に電位を与えることによって、前記第１半導体に含まれる電荷が、前記第２導電体に蓄積されることを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一において、
    第３導電体を有し、
    前記第３導電体は、前記第７絶縁体の形成面に位置することを特徴とする半導体装置。
  8. 請求項１乃至請求項７のいずれか一において、
    前記第１半導体は、前記第７絶縁体との界面及び界面近傍において、低抵抗領域を有し、
    前記第１半導体は、前記第１導電体と重畳する領域において、チャネル形成領域を有することを特徴とする半導体装置。
  9. 請求項８において、
    前記第１半導体は、金属酸化物を有し、
    前記低抵抗領域は、導電性を有する化合物を有し、
    前記化合物は、前記金属酸化物に含まれる成分と、前記第７絶縁体に含まれる成分と、を有することを特徴とする半導体装置。
  10. 請求項８において、
    前記第１半導体は、金属酸化物を有し、
    前記低抵抗領域は、導電性を有する化合物を有し、
    前記化合物は、前記金属酸化物に含まれる成分と、金属元素と、を有することを特徴とする半導体装置。
  11. 第１乃至第７絶縁体と、第１導電体と、第２導電体と、第１半導体と、第２半導体と、を有する半導体装置であり、
    前記第１導電体は、前記第１絶縁体の第１上面に位置し、
    前記第１導電体は、前記第２絶縁体の第１下面に位置し、
    前記第２導電体は、前記第２絶縁体の上面に位置し、
    前記第２導電体は、前記第３絶縁体の下面に位置し、
    前記第４絶縁体は、前記第１絶縁体の側面と、前記第１絶縁体の第２上面と、前記第１導電体の側面と、前記第２絶縁体の第２下面と、前記第２絶縁体の側面と、前記第２導電体の側面と、前記第３絶縁体の側面と、を含む領域に位置し、
    前記第１半導体は、前記第４絶縁体の形成面に位置し、
    前記第５絶縁体は、前記第１半導体の形成面のうち、前記第４絶縁体を介して、前記第１導電体と重畳する領域に位置し、
    前記第６絶縁体は、
    前記第１絶縁体と重畳する、前記第１半導体の形成面と、
    前記第２絶縁体と重畳する、前記第１半導体の形成面と、
    前記第２導電体と重畳する、前記第１半導体の形成面と、
    前記第３絶縁体と重畳する、前記第１半導体の形成面と、
    前記第５絶縁体の形成面と、を含む領域に位置し、
    前記第２半導体は、前記第６絶縁体の形成面に位置し、
    前記第７絶縁体は、前記第２半導体の形成面に位置することを特徴とする半導体装置。
  12. 第１乃至第７絶縁体と、第１導電体と、第２導電体と、第１乃至第３半導体と、を有する半導体装置であり、
    前記第１導電体は、前記第１絶縁体の第１上面に位置し、
    前記第１導電体は、前記第２絶縁体の第１下面に位置し、
    前記第２導電体は、前記第２絶縁体の上面に位置し、
    前記第２導電体は、前記第３絶縁体の下面に位置し、
    前記第３半導体は、前記第１導電体の側面に位置し、
    前記第４絶縁体は、前記第１絶縁体の側面と、前記第１絶縁体の第２上面と、前記第３半導体の形成面と、前記第２絶縁体の第２下面と、前記第２絶縁体の側面と、前記第２導電体の側面と、前記第３絶縁体の側面と、を含む領域に位置し、
    前記第１半導体は、前記第４絶縁体の形成面に位置し、
    前記第５絶縁体は、前記第１半導体の形成面のうち、前記第４絶縁体と前記第３半導体を介して、前記第１導電体と重畳する領域に位置し、
    前記第６絶縁体は、
    前記第１絶縁体と重畳する、前記第１半導体の形成面と、
    前記第２絶縁体と重畳する、前記第１半導体の形成面と、
    前記第２導電体と重畳する、前記第１半導体の形成面と、
    前記第３絶縁体と重畳する、前記第１半導体の形成面と、
    前記第５絶縁体の形成面と、を含む領域に位置し、
    前記第２半導体は、前記第６絶縁体の形成面に位置し、
    前記第７絶縁体は、前記第２半導体の形成面に位置することを特徴とする半導体装置。
  13. 請求項１１、又は請求項１２において、
    第３導電体を有し、
    前記第３導電体は、前記第７絶縁体の形成面に位置することを特徴とする半導体装置。
  14. 請求項１１乃至請求項１３のいずれか一において、
    前記第１半導体は、前記第６絶縁体との界面及び界面近傍において、低抵抗領域を有し、
    前記第１半導体は、前記第１導電体と重畳する領域において、チャネル形成領域を有することを特徴とする半導体装置。
  15. 請求項１４において、
    前記第１半導体は、金属酸化物を有し、
    前記低抵抗領域は、導電性を有する化合物を有し、
    前記化合物は、前記金属酸化物に含まれる成分と、前記第６絶縁体に含まれる成分と、を有することを特徴とする半導体装置。
  16. 請求項１４において、
    前記第１半導体は、金属酸化物を有し、
    前記低抵抗領域は、化合物を有し、
    前記化合物は、前記金属酸化物に含まれる成分と、金属元素と、を有することを特徴とする半導体装置。
  17. 請求項１乃至請求項１６のいずれか一に記載の半導体装置を複数個有し、
    ダイシング用の領域を有する半導体ウェハ。
  18. 請求項１乃至請求項１６のいずれか一に記載の半導体装置と、周辺回路と、を有する記憶装置。
  19. 請求項１８に記載の記憶装置と、筐体と、を有する電子機器。
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Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021005435A1 (ja) * 2019-07-05 2021-01-14 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
KR102216132B1 (ko) * 2019-08-26 2021-02-16 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210024987A (ko) * 2020-09-09 2021-03-08 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
WO2021059079A1 (ja) * 2019-09-27 2021-04-01 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び電子機器
WO2021059074A1 (ja) * 2019-09-27 2021-04-01 株式会社半導体エネルギー研究所 記憶装置
WO2021099878A1 (ja) * 2019-11-22 2021-05-27 株式会社半導体エネルギー研究所 記憶装置およびその作製方法
WO2021111243A1 (ja) * 2019-12-06 2021-06-10 株式会社半導体エネルギー研究所 半導体装置および電子機器
WO2021144648A1 (ja) * 2020-01-16 2021-07-22 株式会社半導体エネルギー研究所 記憶装置およびその作製方法
KR20210152378A (ko) * 2020-06-05 2021-12-15 한양대학교 산학협력단 3차원 반도체 메모리 장치, 이의 동작 방법 및 이를 포함하는 전자 시스템
WO2022013679A1 (ja) * 2020-07-17 2022-01-20 株式会社半導体エネルギー研究所 半導体装置
WO2022043824A1 (ja) * 2020-08-26 2022-03-03 株式会社半導体エネルギー研究所 金属酸化物の成膜方法、および記憶装置の作製方法
KR20220036208A (ko) * 2020-09-15 2022-03-22 한양대학교 산학협력단 백 게이트 구조를 기반으로 강유전체층을 이용하는 3차원 플래시 메모리
JP2022533516A (ja) * 2019-05-09 2022-07-25 インテル・コーポレーション コンタクトの高さの差が大きいメモリ用途のための非導電性エッチングストップ構造
JP2023510869A (ja) * 2020-01-14 2023-03-15 マイクロン テクノロジー，インク． マイクロ電子デバイスを形成する方法並びに関連するマイクロ電子デバイス及び電子システム
WO2023224946A1 (en) * 2022-05-17 2023-11-23 Applied Materials, Inc. Memory device with high-mobility oxide semiconductor channel and methods for forming the same
US12046582B2 (en) 2020-06-18 2024-07-23 Micron Technology, Inc. Methods of forming microelectronic devices including source structures overlying stack structures
US12089422B2 (en) 2021-02-02 2024-09-10 Micron Technology, Inc. Microelectronic devices, and related methods and memory devices
US12096626B2 (en) 2020-06-18 2024-09-17 Micron Technology, Inc. 3D NAND flash memory devices, and related electronic systems

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3635782B1 (en) 2017-05-08 2021-03-24 Micron Technology, Inc. Memory arrays
KR20200014801A (ko) 2017-06-02 2020-02-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
JP7195068B2 (ja) * 2017-06-26 2022-12-23 株式会社半導体エネルギー研究所 半導体装置、電子機器
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
US11043499B2 (en) 2017-07-27 2021-06-22 Micron Technology, Inc. Memory arrays comprising memory cells
US10950618B2 (en) * 2018-11-29 2021-03-16 Micron Technology, Inc. Memory arrays
JP7525405B2 (ja) 2019-01-25 2024-07-30 株式会社半導体エネルギー研究所 半導体装置
US10978473B2 (en) * 2019-02-12 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory structure and method of forming the same
KR20200144184A (ko) 2019-06-17 2020-12-29 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11532343B2 (en) 2020-06-26 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including dummy regions
US11600520B2 (en) 2020-06-26 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Air gaps in memory array structures
US11495618B2 (en) * 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
JP2022049943A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
US11716856B2 (en) * 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
JP2022143037A (ja) * 2021-03-17 2022-10-03 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011238333A (ja) * 2010-04-07 2011-11-24 Semiconductor Energy Lab Co Ltd 半導体メモリ装置
US20110309432A1 (en) * 2010-06-22 2011-12-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing the same
JP2013149694A (ja) * 2012-01-18 2013-08-01 Semiconductor Energy Lab Co Ltd 電荷蓄積型メモリ装置
US20160071872A1 (en) * 2014-09-05 2016-03-10 Kabushiki Kaisha Toshiba Semiconductor memory device
US20160268292A1 (en) * 2015-03-13 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US20160284719A1 (en) * 2015-03-23 2016-09-29 Micron Technology, Inc. Integrated Structures and Methods of Forming Vertically-Stacked Memory Cells
JP2016225617A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 記憶装置、又は該記憶装置を有する電子機器
US20170040416A1 (en) * 2015-08-04 2017-02-09 Kabushiki Kaisha Toshiba Semiconductor memory device

Family Cites Families (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
KR100483035B1 (ko) 2001-03-30 2005-04-15 샤프 가부시키가이샤 반도체 기억장치 및 그 제조방법
TWI467702B (zh) 2005-03-28 2015-01-01 Semiconductor Energy Lab 記憶裝置和其製造方法
US7733684B2 (en) 2005-12-13 2010-06-08 Kabushiki Kaisha Toshiba Data read/write device
US7692223B2 (en) 2006-04-28 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing the same
JP2008160004A (ja) 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP2008251059A (ja) 2007-03-29 2008-10-16 Toshiba Corp 不揮発性半導体記憶装置およびそのデータ消去方法
JP4792008B2 (ja) 2007-03-30 2011-10-12 株式会社東芝 情報記録再生装置
JP5091526B2 (ja) 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
JP4792009B2 (ja) 2007-06-12 2011-10-12 株式会社東芝 情報記録再生装置
JP4792010B2 (ja) 2007-06-12 2011-10-12 株式会社東芝 情報記録再生装置
JP4792006B2 (ja) 2007-06-12 2011-10-12 株式会社東芝 情報記録再生装置
KR101258268B1 (ko) 2007-07-26 2013-04-25 삼성전자주식회사 비휘발성 메모리 소자의 낸드형 저항성 메모리 셀 스트링들및 그 제조방법들
JP4468433B2 (ja) 2007-11-30 2010-05-26 株式会社東芝 不揮発性半導体記憶装置
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
WO2009122567A1 (ja) 2008-04-01 2009-10-08 株式会社 東芝 情報記録再生装置
JPWO2009122569A1 (ja) 2008-04-01 2011-07-28 株式会社東芝 情報記録再生装置
WO2009122570A1 (ja) 2008-04-01 2009-10-08 株式会社 東芝 情報記録再生装置
KR20080091416A (ko) 2008-08-14 2008-10-13 김성동 3차원 반도체 장치, 그 제조 방법 및 동작 방법
WO2010026634A1 (ja) 2008-09-04 2010-03-11 株式会社 東芝 情報記録再生装置
WO2010026664A1 (ja) 2008-09-08 2010-03-11 株式会社 東芝 不揮発性記憶素子及び不揮発性記憶装置
JP5462490B2 (ja) 2009-01-19 2014-04-02 株式会社日立製作所 半導体記憶装置
US7983065B2 (en) 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
KR101046719B1 (ko) 2009-05-19 2011-07-05 주식회사 하이닉스반도체 비휘발성 메모리 셀, 비휘발성 메모리 장치 및 그의 구동방법
JP4908555B2 (ja) 2009-08-05 2012-04-04 株式会社東芝 情報記録再生装置
KR101746198B1 (ko) 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
KR101698193B1 (ko) 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101844080B1 (ko) 2009-10-16 2018-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 이를 구비한 전자 장치
KR101915251B1 (ko) 2009-10-16 2018-11-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2491585B1 (en) 2009-10-21 2020-01-22 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
KR101490726B1 (ko) 2009-10-21 2015-02-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
SG10201910510UA (en) 2009-10-29 2020-01-30 Semiconductor Energy Lab Semiconductor device
WO2011052351A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20120091243A (ko) 2009-10-30 2012-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2494597A4 (en) 2009-10-30 2015-03-18 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
WO2011058864A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Device including nonvolatile memory element
JP5388814B2 (ja) 2009-11-24 2014-01-15 株式会社東芝 半導体記憶装置
JP2011199215A (ja) 2010-03-24 2011-10-06 Hitachi Ltd 半導体記憶装置
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
JP5320601B2 (ja) 2010-04-23 2013-10-23 シャープ株式会社 不揮発性可変抵抗素子、及び、不揮発性半導体記憶装置
JP5568370B2 (ja) 2010-05-10 2014-08-06 株式会社日立製作所 半導体装置
US8198672B2 (en) 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
US9159739B2 (en) 2010-06-30 2015-10-13 Sandisk Technologies Inc. Floating gate ultrahigh density vertical NAND flash memory
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US10128261B2 (en) 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US9397093B2 (en) 2013-02-08 2016-07-19 Sandisk Technologies Inc. Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof
US8928061B2 (en) 2010-06-30 2015-01-06 SanDisk Technologies, Inc. Three dimensional NAND device with silicide containing floating gates
US8193054B2 (en) 2010-06-30 2012-06-05 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012018964A (ja) 2010-07-06 2012-01-26 Sony Corp 記憶素子およびその駆動方法、並びに記憶装置
JP5396544B2 (ja) 2010-09-08 2014-01-22 株式会社日立製作所 半導体記憶装置
JP5588816B2 (ja) 2010-10-12 2014-09-10 株式会社日立製作所 半導体記憶装置
KR101744127B1 (ko) 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
US9153774B2 (en) 2010-12-06 2015-10-06 Hitachi, Ltd. Nonvolatile memory device and method for manufacturing same
US8945996B2 (en) 2011-04-12 2015-02-03 Micron Technology, Inc. Methods of forming circuitry components and methods of forming an array of memory cells
JP5662237B2 (ja) 2011-05-10 2015-01-28 株式会社日立製作所 半導体記憶装置
US9166055B2 (en) 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5722180B2 (ja) 2011-09-26 2015-05-20 株式会社日立製作所 不揮発性記憶装置
JP2013110279A (ja) 2011-11-21 2013-06-06 Toshiba Corp 不揮発性記憶装置
US9312257B2 (en) 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130112219A (ko) 2012-04-03 2013-10-14 에스케이하이닉스 주식회사 적층형 메모리 장치
US9129861B2 (en) 2012-10-05 2015-09-08 Samsung Electronics Co., Ltd. Memory device
KR102031187B1 (ko) 2012-10-05 2019-10-14 삼성전자주식회사 수직형 메모리 장치
US9287167B2 (en) 2012-10-05 2016-03-15 Samsung Electronics Co., Ltd. Vertical type memory device
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
KR20140113024A (ko) 2013-03-15 2014-09-24 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그 구동방법
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
KR20140122042A (ko) 2013-04-09 2014-10-17 에스케이하이닉스 주식회사 접합 트랜지스터를 포함하는 3차원 저항 변화 메모리 장치 및 그 구동방법
KR20140127577A (ko) 2013-04-25 2014-11-04 에스케이하이닉스 주식회사 3차원 저항 가변 메모리 장치 및 그 제조방법
JP2015170644A (ja) 2014-03-05 2015-09-28 株式会社東芝 不揮発性半導体記憶装置
JP2015177128A (ja) * 2014-03-17 2015-10-05 株式会社東芝 不揮発性半導体記憶装置
US9793124B2 (en) * 2014-10-07 2017-10-17 Micron Technology, Inc. Semiconductor structures
US9634097B2 (en) 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel
US9362302B1 (en) * 2015-01-28 2016-06-07 Macronix International Co., Ltd. Source line formation in 3D vertical channel and memory
US9761732B2 (en) 2015-02-25 2017-09-12 Snaptrack Inc. Tunnel thin film transistor with hetero-junction structure
KR102393976B1 (ko) 2015-05-20 2022-05-04 삼성전자주식회사 반도체 메모리 소자
JP6343256B2 (ja) 2015-05-29 2018-06-13 東芝メモリ株式会社 半導体装置及びその製造方法
US9865656B2 (en) 2016-02-12 2018-01-09 Toshiba Memory Corporation Semiconductor memory device
US10090318B2 (en) * 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
US10665604B2 (en) * 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011238333A (ja) * 2010-04-07 2011-11-24 Semiconductor Energy Lab Co Ltd 半導体メモリ装置
US20110309432A1 (en) * 2010-06-22 2011-12-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing the same
JP2012009512A (ja) * 2010-06-22 2012-01-12 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2013149694A (ja) * 2012-01-18 2013-08-01 Semiconductor Energy Lab Co Ltd 電荷蓄積型メモリ装置
US20160071872A1 (en) * 2014-09-05 2016-03-10 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2016058454A (ja) * 2014-09-05 2016-04-21 株式会社東芝 半導体記憶装置
US20160268292A1 (en) * 2015-03-13 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US20160284719A1 (en) * 2015-03-23 2016-09-29 Micron Technology, Inc. Integrated Structures and Methods of Forming Vertically-Stacked Memory Cells
JP2016225617A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 記憶装置、又は該記憶装置を有する電子機器
US20170040416A1 (en) * 2015-08-04 2017-02-09 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2017034144A (ja) * 2015-08-04 2017-02-09 株式会社東芝 半導体記憶装置

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022533516A (ja) * 2019-05-09 2022-07-25 インテル・コーポレーション コンタクトの高さの差が大きいメモリ用途のための非導電性エッチングストップ構造
US12087693B2 (en) 2019-05-09 2024-09-10 Intel Corporation Non-conductive etch stop structures for memory applications with large contact height differential
WO2021005435A1 (ja) * 2019-07-05 2021-01-14 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
KR102216132B1 (ko) * 2019-08-26 2021-02-16 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11201214B2 (en) 2019-08-26 2021-12-14 SK Hynix Inc. Semiconductor device and manufacturing method of the semiconductor device
WO2021059079A1 (ja) * 2019-09-27 2021-04-01 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び電子機器
WO2021059074A1 (ja) * 2019-09-27 2021-04-01 株式会社半導体エネルギー研究所 記憶装置
WO2021099878A1 (ja) * 2019-11-22 2021-05-27 株式会社半導体エネルギー研究所 記憶装置およびその作製方法
WO2021111243A1 (ja) * 2019-12-06 2021-06-10 株式会社半導体エネルギー研究所 半導体装置および電子機器
JP7551758B2 (ja) 2020-01-14 2024-09-17 マイクロン テクノロジー，インク． マイクロ電子デバイスを形成する方法並びに関連するマイクロ電子デバイス及び電子システム
JP2023510869A (ja) * 2020-01-14 2023-03-15 マイクロン テクノロジー，インク． マイクロ電子デバイスを形成する方法並びに関連するマイクロ電子デバイス及び電子システム
WO2021144648A1 (ja) * 2020-01-16 2021-07-22 株式会社半導体エネルギー研究所 記憶装置およびその作製方法
KR102626837B1 (ko) 2020-06-05 2024-01-22 삼성전자주식회사 3차원 반도체 메모리 장치, 이의 동작 방법 및 이를 포함하는 전자 시스템
KR20210152378A (ko) * 2020-06-05 2021-12-15 한양대학교 산학협력단 3차원 반도체 메모리 장치, 이의 동작 방법 및 이를 포함하는 전자 시스템
US12046582B2 (en) 2020-06-18 2024-07-23 Micron Technology, Inc. Methods of forming microelectronic devices including source structures overlying stack structures
US12096626B2 (en) 2020-06-18 2024-09-17 Micron Technology, Inc. 3D NAND flash memory devices, and related electronic systems
WO2022013679A1 (ja) * 2020-07-17 2022-01-20 株式会社半導体エネルギー研究所 半導体装置
WO2022043824A1 (ja) * 2020-08-26 2022-03-03 株式会社半導体エネルギー研究所 金属酸化物の成膜方法、および記憶装置の作製方法
KR102245781B1 (ko) * 2020-09-09 2021-04-28 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210024987A (ko) * 2020-09-09 2021-03-08 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20220036208A (ko) * 2020-09-15 2022-03-22 한양대학교 산학협력단 백 게이트 구조를 기반으로 강유전체층을 이용하는 3차원 플래시 메모리
KR102537270B1 (ko) 2020-09-15 2023-05-26 한양대학교 산학협력단 백 게이트 구조를 기반으로 강유전체층을 이용하는 3차원 플래시 메모리
US12089422B2 (en) 2021-02-02 2024-09-10 Micron Technology, Inc. Microelectronic devices, and related methods and memory devices
WO2023224946A1 (en) * 2022-05-17 2023-11-23 Applied Materials, Inc. Memory device with high-mobility oxide semiconductor channel and methods for forming the same

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