WO2021059074A1 - 記憶装置 - Google Patents

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WO2021059074A1
WO2021059074A1 PCT/IB2020/058504 IB2020058504W WO2021059074A1 WO 2021059074 A1 WO2021059074 A1 WO 2021059074A1 IB 2020058504 W IB2020058504 W IB 2020058504W WO 2021059074 A1 WO2021059074 A1 WO 2021059074A1
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WO
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conductor
insulator
semiconductor
transistor
region
Prior art date
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PCT/IB2020/058504
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English (en)
French (fr)
Inventor
池田隆之
國武寛司
津田一樹
山崎舜平
Original Assignee
株式会社半導体エネルギー研究所
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Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • One aspect of the present invention relates to a storage device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition of matter.
  • the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics. Therefore, semiconductor elements such as transistors and diodes, and circuits including semiconductor elements are semiconductor devices.
  • the display device, the light emitting device, the lighting device, the electro-optical device, the storage device, the image pickup device, the communication device, the electronic device, and the like may include a semiconductor element and a semiconductor circuit.
  • a display device, a light emitting device, a lighting device, an electro-optical device, a storage device, an imaging device, a communication device, an electronic device, and the like may also be referred to as a semiconductor device.
  • Patent Document 1 and Patent Document 2 disclose a storage device using an oxide semiconductor.
  • Patent Document 5 discloses a semiconductor memory using an oxide semiconductor as a charge storage layer.
  • Non-Patent Document 1 discloses CAAC-IGZO as a crystalline oxide semiconductor. In addition, Non-Patent Document 1 also discloses the growth mechanism of CAAC-IGZO.
  • Patent Document 1 and Patent Document 2 a plurality of storage elements (also referred to as memory cells) are stacked, and by connecting these in series, a memory cell array (also referred to as a memory string) having a three-dimensional structure is formed. ing.
  • Patent Document 1 a semiconductor provided in a columnar shape is in contact with an insulator having a charge storage layer.
  • a semiconductor provided in a columnar shape is in contact with an insulator that functions as a tunnel dielectric.
  • information is written to the memory cell by extracting and injecting electric charge through an insulator.
  • a trap center may be formed at the interface where the semiconductor and the insulator are in contact with each other. The trap center may capture electrons and fluctuate the threshold voltage of the transistor. Therefore, the reliability of the storage device may be adversely affected.
  • One aspect of the present invention is to provide a highly reliable storage device. Alternatively, one aspect of the present invention is to provide a storage device having a large storage capacity. Alternatively, one aspect of the present invention is to provide a storage device having a small occupied area. Alternatively, one aspect of the present invention is to provide a storage device having a low manufacturing cost. Alternatively, one aspect of the present invention is to provide a highly reliable semiconductor device. Alternatively, one aspect of the present invention is to provide a semiconductor device having a low manufacturing cost. Alternatively, one aspect of the present invention is to provide a novel semiconductor device.
  • One aspect of the present invention includes a first conductor, a second conductor, a third conductor, a fourth conductor, a first insulator, a second insulator, a third insulator, and a third. It has 4 insulators, a 1st semiconductor, and a 2nd semiconductor, and the 1st conductor extends in the 1st direction, and the 1st insulation extends in the 1st direction of the 1st conductor.
  • the body is provided adjacent to the first conductor, the first semiconductor is provided adjacent to the first insulator, the second insulator is provided adjacent to the first semiconductor, and the second semiconductor is second insulated.
  • the 3rd conductor Adjacent to the semiconductor and the 2nd insulator, in the 2nd region, the 3rd conductor is provided adjacent to the 3rd insulator, and the 3rd conductor is the control gate of the 2nd transistor.
  • the second semiconductor functions as a floating gate of the second transistor, and one of the source and drain of the first transistor is a storage device that is electrically connected to the floating gate of the second transistor.
  • the first region comprises the first insulator, the first semiconductor, the second insulator, the fourth insulator, the second semiconductor, the third insulator, the second semiconductor, and the third insulator.
  • Storage devices provided concentrically are preferred.
  • the second region is provided with the first insulator, the first semiconductor, the second insulator, the second semiconductor, the third insulator, the second semiconductor, and the third insulator concentrically.
  • the storage device is preferable.
  • a storage device in which the second semiconductor is an oxide semiconductor is preferable.
  • a storage device in which the first semiconductor is an oxide semiconductor is preferable.
  • the first potential for making the first transistor given to the gate in a non-conducting state is a potential smaller than the second potential for making the second transistor given to the control gate in a non-conducting state. Is preferable.
  • a highly reliable storage device can be provided. Further, according to one aspect of the present invention, it is possible to provide a storage device having a large storage capacity. According to one aspect of the present invention, it is possible to provide a storage device having a small occupied area. Further, according to one aspect of the present invention, it is possible to provide a storage device having a low manufacturing cost. Further, according to one aspect of the present invention, a highly reliable semiconductor device can be provided. Further, according to one aspect of the present invention, it is possible to provide a semiconductor device having a low manufacturing cost. Moreover, according to one aspect of the present invention, a novel semiconductor device can be provided.
  • FIG. 1 is a perspective view of the storage device.
  • FIG. 2 is a cross-sectional view of the storage device.
  • FIG. 3 is a cross-sectional view of the memory string.
  • FIG. 4 is a cross-sectional view of the memory string.
  • 5A and 5B are cross-sectional views of the memory string.
  • FIG. 6A is a cross-sectional view of the storage element.
  • FIG. 6B is a perspective sectional view of the storage element.
  • 7A and 7B are cross-sectional views of the memory string.
  • FIG. 8A is a diagram illustrating classification of the crystal structure of IGZO.
  • FIG. 8B is a diagram illustrating an XRD spectrum of the CAAC-IGZO film.
  • 8C is a diagram illustrating a microelectron diffraction pattern of the CAAC-IGZO film.
  • 9A to 9C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 10A to 10C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 11A to 11C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 12A to 12C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 13A to 13C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 14A to 14C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 15A to 15C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 16A to 16C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 17A and 17B are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 18A and 18B are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 19A to 19C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 20A to 20C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 21A to 21C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 22A to 22C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 23A to 23C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 24A to 24C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 25A to 25C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 26A to 26C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 27A to 27C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • 28A to 28C are cross-sectional views illustrating a manufacturing process of the semiconductor device according to one aspect of the present invention.
  • FIG. 29 is a diagram illustrating a circuit configuration example of the memory string.
  • FIG. 30 is a diagram illustrating a circuit configuration example of the memory string.
  • FIG. 31 is a timing chart illustrating an example of a memory string writing operation.
  • 32A and 32B are circuit diagrams illustrating an example of a memory string writing operation.
  • 33A and 33B are circuit diagrams illustrating an example of a memory string writing operation.
  • 34A and 34B are circuit diagrams illustrating an example of a memory string writing operation.
  • 35A and 35B are circuit diagrams illustrating an example of a memory string writing operation.
  • 36A and 36B are circuit diagrams illustrating an example of a memory string writing operation.
  • FIG. 37 is a cross-sectional view of the memory string.
  • 38A and 38B are timing charts illustrating an example of a memory string read operation.
  • 39A and 39B are circuit diagrams illustrating an example of a memory string read operation.
  • 40A and 40B are diagrams illustrating the Id-Vg characteristics of the transistor.
  • FIG. 41 is a block diagram illustrating a configuration example of the semiconductor device.
  • 42A to 42C are perspective views illustrating a configuration example of the semiconductor device.
  • FIG. 43A and 43B are perspective views illustrating a configuration example of a read / write circuit.
  • FIG. 44 is a diagram illustrating a configuration example of a read / write circuit.
  • FIG. 45 is a cross-sectional view illustrating a semiconductor device according to an aspect of the present invention.
  • FIG. 46A is a schematic view of the semiconductor device.
  • FIG. 46B is a perspective view of the semiconductor device.
  • 47A to 47E are diagrams for explaining an example of a storage device.
  • 48A to 48G are diagrams for explaining an example of an electronic device.
  • the position, size, range, etc. of each configuration shown in the drawings, etc. may not represent the actual position, size, range, etc. in order to facilitate understanding of the invention. Therefore, the disclosed invention is not necessarily limited to the position, size, range, etc. disclosed in the drawings and the like.
  • the resist mask or the like may be unintentionally reduced due to processing such as etching, but it may not be reflected in the drawing for easy understanding.
  • electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • the "terminal" in the electric circuit means a part where current input or output, voltage input or output, or signal reception or transmission is performed. Therefore, a part of the wiring or the electrode may function as a terminal.
  • the terms “upper” and “lower” in the present specification and the like do not limit the positional relationship of the components to be directly above or directly below and to be in direct contact with each other.
  • electrode B on the insulating layer A it is not necessary that the electrode B is formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • source and drain functions are interchanged depending on operating conditions, such as when transistors with different polarities are used or when the direction of current changes during circuit operation, so which one is the source or drain is limited. Is difficult. Therefore, in the present specification, the terms source and drain can be used interchangeably.
  • electrically connected includes a case where it is directly connected and a case where it is connected via "something having some electrical action".
  • the "thing having some kind of electrical action” is not particularly limited as long as it enables the exchange of electric signals between the connection targets. Therefore, even when it is expressed as “electrically connected", in an actual circuit, there is a case where there is no physical connection part and only the wiring is extended.
  • parallel means, for example, a state in which two straight lines are arranged at an angle of -10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • vertical and orthogonal mean, for example, a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • the voltage often indicates the potential difference between a certain potential and a reference potential (for example, ground potential or source potential). Therefore, it is often possible to paraphrase voltage and potential. In the present specification and the like, voltage and potential can be paraphrased unless otherwise specified.
  • semiconductor Even when the term "semiconductor” is used, for example, if the conductivity is sufficiently low, it has the characteristics of an "insulator". Therefore, it is possible to replace “semiconductor” with “insulator". In this case, the boundary between “semiconductor” and “insulator” is ambiguous, and it is difficult to make a strict distinction between the two. Therefore, the "semiconductor” and “insulator” described herein may be interchangeable.
  • ordinal numbers such as “first" and “second” in the present specification and the like are added to avoid confusion of the components, and do not indicate any order or order such as process order or stacking order. ..
  • terms that do not have ordinal numbers in the present specification and the like may have ordinal numbers within the scope of claims in order to avoid confusion of components.
  • different ordinal numbers may be added within the scope of claims.
  • the ordinal numbers may be omitted in the scope of claims.
  • the "on state” of the transistor means a state in which the source and drain of the transistor can be regarded as being electrically short-circuited (also referred to as “conduction state”).
  • the “off state” of the transistor means a state in which the source and drain of the transistor can be regarded as being electrically cut off (also referred to as “non-conducting state”).
  • the "on current” may mean a current flowing between the source and the drain when the transistor is in the on state.
  • the “off current” may mean a current flowing between the source and the drain when the transistor is in the off state.
  • the high power supply potential VDD (hereinafter, also simply referred to as “VDD”, “H potential”, or “H”) refers to the low power supply potential VSS (hereinafter, simply “VSS”, “L potential”). , Or also referred to as “L”).
  • VSS indicates a power supply potential having a potential lower than VDD.
  • the ground potential (hereinafter, also simply referred to as “GND” or “GND potential”) can be used as VDD or VSS.
  • VDD is the ground potential
  • VSS is a potential lower than the ground potential
  • VDD is a potential higher than the ground potential.
  • the transistor shown in the present specification and the like shall be an enhancement type (normally off type) n-channel field effect transistor unless otherwise specified. Therefore, the threshold voltage (also referred to as “Vth”) is assumed to be larger than 0V. Further, unless otherwise specified, "supplying the H potential to the gate of the transistor” may be synonymous with “turning the transistor on.” Further, unless otherwise specified, “supplying the L potential to the gate of the transistor” may be synonymous with “turning the transistor off.”
  • the gate means a part or all of the gate electrode and the gate wiring.
  • the gate wiring refers to wiring for electrically connecting the gate electrode of at least one transistor to another electrode or another wiring.
  • the source means a part or all of a source area, a source electrode, and a source wiring.
  • the source region refers to a region of the semiconductor layer having a resistivity of a certain value or less.
  • the source electrode refers to a conductive layer in a portion connected to the source region.
  • the source wiring is a wiring for electrically connecting the source electrode of at least one transistor to another electrode or another wiring.
  • the drain means a part or all of the drain region, the drain electrode, and the drain wiring.
  • the drain region refers to a region of the semiconductor layer having a resistivity of a certain value or less.
  • the drain electrode refers to a conductive layer at a portion connected to the drain region.
  • the drain wiring refers to wiring for electrically connecting the drain electrode of at least one transistor to another electrode or another wiring.
  • H indicating the H potential
  • L indicating the L potential
  • “H” or “L” may be added with enclosing characters to the wiring and electrodes where the potential change has occurred.
  • an “x” symbol may be added over the transistor.
  • the “capacity” has a configuration in which two electrodes face each other via an insulator (dielectric).
  • the “capacitive element” includes the case of the above-mentioned “capacity”. That is, in the present specification and the like, the “capacitive element” has a structure in which two electrodes face each other via an insulator, a structure in which two wires face each other via an insulator, or a structure in which two wires face each other through an insulator. This includes the case where the two wires are arranged via an insulator.
  • the code when the same code is used for a plurality of elements, and when it is particularly necessary to distinguish them, the code may be "_1", “_2", “[n]", “[m,”. It may be described with an identification code such as "n]".
  • the second wiring GL may be described as wiring GL [2].
  • FIG. 1 shows a perspective view of a storage device 100 according to an aspect of the present invention.
  • the storage device 100 is a storage device having a three-dimensional laminated structure.
  • FIG. 2 is a cross-sectional view of a connection portion between each wiring and the conductor in the portions A1-A2 shown by the alternate long and short dash line in FIG.
  • arrows indicating the X direction, the Y direction, and the Z direction may be added.
  • the X, Y, and Z directions are directions that are orthogonal to each other.
  • one of the X direction, the Y direction, and the Z direction may be referred to as a "first direction” or a "first direction”.
  • the other one may be referred to as a "second direction” or a "second direction”.
  • the remaining one may be referred to as a "third direction” or a "third direction”.
  • FIG. 2 shows a cross section of the XZ plane. As described above, in order to make the explanation easier to understand, some of the components may be omitted in FIGS. 1 and 2.
  • the storage device 100 has a memory cell array 110.
  • the memory cell array 110 has a plurality of memory strings 120.
  • the memory strings 120 extend in the Z direction and are arranged in a matrix on the XY plane.
  • FIG. 3 shows an example of cross-sectional configuration of the memory string 120 according to one aspect of the present invention.
  • the memory string 120 has a configuration in which a plurality of storage elements MC (also referred to as “memory cells”) are connected in series. In the present embodiment, five storage elements MC are connected in series, but the number of storage elements MC included in the memory string 120 is not limited to five. Assuming that the number of storage elements MC included in the memory string 120 is n, n may be an integer of 2 or more.
  • the memory string 120 has a plurality of conductors WWL, a plurality of conductors RWL, a conductor RP, and a conductor WP.
  • the plurality of conductors WWL and the plurality of conductors RWL are alternately laminated and provided via the insulator 123.
  • the conductor WP and the conductor RP are provided below the plurality of conductors WWL and the plurality of conductors RWL.
  • the five storage element MCs are shown as the storage element MC [1] to the storage element MC [5].
  • memory element MC when the matter common to the memory element MC [1] to the memory element MC [5] is explained, it is simply referred to as "memory element MC". The same is true for other components such as conductor WWL, conductor RWL, and insulator 123.
  • the conductor WWL, the conductor RWL, the conductor RP, and the conductor WP extend beyond the memory cell array 110. Further, the conductor WWL and the conductor RWL are stacked in a stepped manner on the outside of the memory cell array 110 (see FIGS. 1 and 2).
  • FIG. 5A shows a cross section of the parts B1-B2 shown by the alternate long and short dash line in FIG. 3 as viewed from the Z direction.
  • FIG. 5B shows a cross section of the portions C1-C2 shown by the alternate long and short dash line in FIG. 3 as viewed from the Z direction.
  • An enlarged view of the region 105 shown by the alternate long and short dash line in FIG. 3 is shown in FIG. 6A.
  • FIG. 6A corresponds to a cross-sectional view of the storage element MC.
  • the memory string 120 has a conductor RP on the substrate 121.
  • the substrate 121 for example, an insulator may be used. Further, on the conductor RP, the conductor 123 [1], the conductor WP, the conductor 123 [2], the conductor WWL [1], the conductor 123 [3], the conductor RWL [1], and the conductor 123 [1].
  • the memory string 120 includes an insulator 123 [1], a conductor WP, an insulator 123 [2], a conductor WWL [1], an insulator 123 [3], a conductor RWL [1], and an insulator 123 [1].
  • the opening 141 extends in the Z direction and reaches the conductor RP. Further, in the opening 141, the diameter of the region 142 overlapping the conductor WWL is larger than the diameter of the region 143 overlapping the conductor RWL. Therefore, the side surface of the opening 141 has an uneven shape.
  • an insulator 124 and a semiconductor 125 are provided along the side surface of the opening 141.
  • the semiconductor 125 has a region that overlaps the side surface of the opening 141 via the insulator 124.
  • the memory string 120 has a conductor 130 extending in the Z direction.
  • the conductor 130 is provided at or near the center of the opening 141.
  • an insulator 129, a semiconductor 127, and an insulator 126 are provided in a region overlapping the side surface of the opening 141 of the conductor 130.
  • the semiconductor 127 has a region that overlaps with the side surface of the conductor 130 via the insulator 129.
  • the insulator 126 has a region overlapping the side surface of the conductor 130 via the insulator 129 and the semiconductor 127.
  • the semiconductor 127 at the bottom of the opening 141 (near the conductor RP), the semiconductor 127 has a region that is electrically connected to the conductor RP.
  • the semiconductor 125 has a region that is electrically connected to the conductor WP.
  • the conductor 130 has a region overlapping with the conductor RP via the insulator 129 and the semiconductor 127. Further, in the region where the conductor WWL and the insulator 123 overlap, the insulator 128 is provided between the semiconductor 125 and the insulator 126.
  • an insulator 124, a semiconductor 125, an insulator 126, a semiconductor 127, and an insulator 129 are provided in this order from the conductor RWL side (see FIG. 5A).
  • an insulator 124, a semiconductor 125, an insulator 128, an insulator 126, a semiconductor 127, and an insulator 129 are provided in this order from the conductor WWL side (see FIG. 5B). ..
  • the storage element MC has a transistor WTr and a transistor RTr (see FIG. 6A).
  • the region where the insulator 128, the conductor WWL, and the conductor 130 overlap functions as the transistor WTr.
  • the conductor WWL functions as the gate electrode of the transistor WTr.
  • a part of the semiconductor 125 functions as a semiconductor layer on which a channel of the transistor WTr is formed.
  • the semiconductor layer on which the channel of the transistor WTr is formed overlaps with the gate electrode (conductor WWL) via a part of the insulator 124.
  • the gate electrode and the conductor WWL may be provided independently and both may be electrically connected. Good.
  • the region where the insulator 128, the conductor RWL, and the conductor 130 overlap functions as the transistor RTr.
  • the conductor RWL functions as a control gate electrode for the transistor RTr.
  • the conductor 130 functions as a back gate electrode of the transistor RTr.
  • a part of the semiconductor 125 functions as a floating electrode of the transistor RTr.
  • the floating electrode has a function of holding an electric charge.
  • a part of the semiconductor 127 functions as a semiconductor layer on which a channel of the transistor RTr is formed.
  • the semiconductor layer on which the channel of the transistor RTr is formed overlaps with the gate electrode (conductor RWL) via a part of each of the insulator 126, the semiconductor 125, and the insulator 124.
  • the semiconductor layer on which the channel of the transistor RTr is formed overlaps with the back gate electrode (conductor 130) via a part of the insulator 129.
  • the back gate electrode (conductor 130) via a part of the insulator 129.
  • a part of the conductor RWL functions as a back gate electrode, but the back gate electrode and the conductor RWL are provided independently and both are electrically connected. You may.
  • the gate (or control gate, floating gate) and the back gate are arranged so as to overlap each other via the channel forming region of the semiconductor layer. Further, the threshold voltage of the transistor can be changed by changing the potential of the back gate.
  • Each of the gate (or control gate, floating gate) and back gate may be described with an ordinal number of "first to third gates”.
  • the gate or control gate, floating gate
  • back gate are formed of a conductive layer or a semiconductor layer having a low resistivity, an electric field generated outside the transistor does not act on the semiconductor layer in which the channel is formed. It has a function (especially an electrostatic shielding function against static electricity). That is, it is possible to prevent the electrical characteristics of the transistor from fluctuating due to the influence of an external electric field such as static electricity.
  • the threshold voltage of the transistor can be controlled by controlling the potential of the back gate.
  • the potential of the back gate may be the same potential as that of the gate, or may be a ground potential (GND potential) or an arbitrary potential.
  • a single crystal semiconductor, a polycrystalline semiconductor, a microcrystal semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • the semiconductor material for example, silicon, germanium, or the like can be used.
  • compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, oxide semiconductors, and nitride semiconductors may be used.
  • the semiconductor layers used for the transistor may be laminated.
  • semiconductors having different crystal states may be used, or different semiconductor materials may be used.
  • the semiconductor layer used in the transistor WTr and the transistor RTr is preferably an oxide semiconductor having a metal oxide.
  • Transistors using metal oxides in the semiconductor layer can obtain higher field-effect mobility than transistors using amorphous silicon in the semiconductor layer.
  • crystal grain boundaries may occur in the semiconductor layer. At the grain boundaries, carriers are likely to be trapped, causing a decrease in the on-current of the transistor, a decrease in field effect mobility, and the like.
  • the oxide semiconductor can realize a crystal structure having no grain boundary. It is preferable to use such an oxide semiconductor for the semiconductor layer because a transistor having good electrical characteristics such as high on-current and field effect mobility can be realized.
  • an oxide semiconductor particularly CAAC-IGZO, which is a crystalline oxide semiconductor
  • nanoclusters of several nm for example, 1 to 3 nm
  • the c-axis is oriented in the direction perpendicular to the surface to be formed are connected to each other. It has a characteristic sequence. Therefore, it is possible to form a crystal structure in which a clear crystal grain boundary is not confirmed even in the opening extending in the Z direction.
  • the transistor WTr is preferably a transistor (also referred to as an "OS transistor") in which an oxide semiconductor, which is a kind of metal oxide, is used in the semiconductor layer on which a channel is formed. Since the oxide semiconductor has a band gap of 2 eV or more, the off-current is remarkably small.
  • OS transistor an oxide semiconductor
  • the electric charge written in the floating gate electrode of the transistor RTr can be retained for a long period of time.
  • the storage element MC can be called an "OS memory”.
  • the memory string 120 including the storage element MC can also be called an “OS memory”.
  • the storage device 100 can also be called an "OS memory”.
  • the OS memory can retain the information written for a period of one year or more, or even ten years or more, even if the power supply is stopped. Therefore, the OS memory can be regarded as a non-volatile memory.
  • the OS memory can hold not only binary (1 bit) but also multi-value (multi-bit) information.
  • the OS memory is a method of writing an electric charge to a node having a floating gate electrode via an OS transistor, a high voltage required for a conventional flash memory is not required, and a high-speed writing operation can be realized. Further, the erasing operation before data rewriting performed in the flash memory is unnecessary in the OS memory. Also, since no charge is injected or withdrawn into the floating gate or charge capture layer, the OS memory can write and read data virtually unlimited times. The OS memory has less deterioration than the conventional flash memory, and high reliability can be obtained.
  • OS memory does not involve structural changes at the atomic level. Therefore, the OS memory is superior in rewrite resistance to the magnetoresistive memory and the resistance change type memory.
  • the off-current of the OS transistor hardly increases even in a high temperature environment. Specifically, the off-current hardly increases even at an environmental temperature of room temperature or higher and 200 ° C. or lower. In addition, the on-current does not easily decrease even in a high temperature environment.
  • the storage device including the OS memory has stable operation even in a high temperature environment, and high reliability can be obtained. Further, the OS transistor has a high dielectric strength between the source and the drain. By using an OS transistor as a transistor constituting a semiconductor device, operation is stable even in a high temperature environment, and a semiconductor device with good reliability can be realized.
  • the semiconductor 127 is preferably an n-type semiconductor. Further, the region of the semiconductor 125 that overlaps with the conductor WWL is preferably an i-type or substantially i-type semiconductor.
  • the transistor WTr is an enhancement type (normally off type) transistor, and the transistor RTr is a depletion type (normally on type) transistor.
  • FIG. 6B shows a perspective sectional view of the storage element MC.
  • the description of the insulator 123 is omitted in FIG. 6B.
  • FIG. 5A corresponds to the center or the XY plane near the center of the transistor RTr
  • FIG. 5B corresponds to the center or the XY plane near the center of the transistor WTr.
  • the insulator 129 is provided concentrically on the outside of the conductor 130
  • the semiconductor 127 is provided concentrically on the outside of the insulator 129.
  • the insulator 126 is concentrically provided on the outside of the semiconductor 127
  • the semiconductor 125 is concentrically provided on the outside of the insulator 126
  • the insulator 124 is concentrically provided on the outside of the semiconductor 125.
  • the insulator 128 is provided concentrically between the insulator 126 and the semiconductor 125.
  • the cross-sectional shape of the conductor 130 is not limited to a circle. As shown in FIG. 7A, the cross-sectional shape of the conductor 130 may be rectangular. Further, as shown in FIG. 7B, the cross-sectional shape of the conductor 130 may be triangular.
  • the memory string 120 can be referred to as a storage device, and the storage element MC can also be referred to as a storage device.
  • the storage device 100 can be provided on the substrate.
  • the substrate for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (yttria-stabilized zirconia substrate, etc.), a resin substrate, and the like.
  • the semiconductor substrate include a semiconductor substrate made of silicon and germanium, and a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide.
  • the conductor substrate includes a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate having a metal nitride a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided in an insulator substrate a substrate in which a conductor or an insulator is provided in a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided in a conductor substrate, and the like.
  • those on which an element is provided may be used.
  • Elements provided on the substrate include a capacitance element, a resistance element, a switch element, a light emitting element, a storage element, and the like.
  • Insulator examples include oxides, nitrides, oxide nitrides, nitride oxides, metal oxides, metal oxide nitrides, metal nitride oxides and the like having insulating properties.
  • the material may be selected according to the function of the insulator.
  • Examples of the insulator having a high specific dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides having aluminum and hafnium, nitrides having aluminum and hafnium, oxides having silicon and hafnium, silicon and hafnium. There are nitrides having oxides, or nitrides having silicon and hafnium.
  • Examples of the insulator having a low specific dielectric constant include silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and empty. There are silicon oxide having holes, resin, and the like.
  • the OS transistor can stabilize the electrical characteristics of the transistor by surrounding it with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen.
  • the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. Insulations containing, lanthanum, neodymium, hafnium, or tantalum may be used in single layers or in layers.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen
  • Metal oxides such as tantalum oxide and metal nitrides such as aluminum nitride, silicon nitride and silicon nitride can be used.
  • the insulator in contact with the semiconductor is preferably an insulator having a region containing oxygen desorbed by heating.
  • the oxygen deficiency of the semiconductor 125 and / or the semiconductor 127 can be compensated. Can be done.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, berylium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, oxides containing lanthanum and nickel, etc. are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a plurality of conductive layers formed of the above materials may be laminated and used.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing nitrogen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
  • the conductor functioning as the gate electrode includes the above-mentioned material containing a metal element, a conductive material containing oxygen, and the like. It is preferable to use a laminated structure in which the above is combined. In this case, a conductive material containing oxygen may be provided on the channel forming region side. By providing the conductive material containing oxygen on the channel forming region side, oxygen separated from the conductive material can be easily supplied to the channel forming region.
  • a conductor that functions as a gate electrode it is preferable to use a conductive material containing a metal element contained in an oxide semiconductor in which a channel is formed and oxygen.
  • the above-mentioned conductive material containing a metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride and tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • Oxide semiconductor As the semiconductor 125 and the semiconductor 127, it is preferable to use a metal oxide (oxide semiconductor) that functions as a semiconductor.
  • oxide semiconductors applicable to the semiconductor 125 and the semiconductor 127 will be described.
  • the oxide semiconductor preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. Further, one or more selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like may be contained.
  • the oxide semiconductor is an In-M-Zn oxide having indium, the element M, and zinc.
  • the element M may be one or more selected from aluminum, gallium, yttrium, and tin.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like.
  • the element M a plurality of the above-mentioned elements may be combined in some cases.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride.
  • FIG. 8A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO metal oxides containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes complete amorphous.
  • Crystalline includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned composite).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 8A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD) spectrum.
  • XRD X-ray diffraction
  • FIG. 8B the XRD spectrum obtained by GIXD (Glazing-Incidence XRD) measurement of a CAAC-IGZO film classified as "Crystalline" is shown in FIG. 8B.
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 8B will be simply referred to as an XRD spectrum.
  • the vertical axis of FIGS. 24B and 24C, Intensity [a. u. ] Indicates the strength (arbitrary unit).
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 8C.
  • FIG. 8C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors When focusing on the crystal structure, oxide semiconductors may be classified differently from FIG. 8A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystalline oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, and the plurality of crystal regions are oriented in a specific direction on the c-axis.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film.
  • a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam passing through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to the replacement of metal atoms. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor with high crystallinity and no clear grain boundaries can be confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures in the manufacturing process (so-called thermal budget). Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method. For example, when a structural analysis is performed on an nc-OS film using an XRD apparatus, a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan. Further, when electron beam diffraction (also referred to as limited field electron diffraction) using an electron beam having a probe diameter larger than that of nanocrystals (for example, 50 nm or more) is performed on the nc-OS film, a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron beam diffraction also referred to as limited field electron diffraction
  • nanocrystals for example, 50 nm or more
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the mixed state is also called a mosaic shape or a patch shape.
  • CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in the membrane (hereinafter, also referred to as a cloud shape). It says.). That is, CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn with respect to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region in which [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region in which gallium oxide, gallium zinc oxide, or the like is the main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) have a structure in which they are unevenly distributed and mixed.
  • EDX Energy Dispersive X-ray spectroscopy
  • CAC-OS When CAC-OS is used for a transistor, the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function). Can be added to the CAC-OS. That is, the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS as a transistor, high on-current ( Ion ), high field-effect mobility ( ⁇ ), and good switching operation can be realized.
  • Ion on-current
  • ⁇ high field-effect mobility
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor with high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
  • the carrier concentration in the channel formation region of the oxide semiconductor is preferably 1 ⁇ 10 18 cm -3 or less, more preferably less than 1 ⁇ 10 17 cm -3 , and 1 ⁇ 10 16 cm -3. It is more preferably less than 1 ⁇ 10 13 cm -3 , even more preferably less than 1 ⁇ 10 12 cm -3.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor. Further, high-purity authenticity or substantially high-purity intrinsicity may be referred to as i-type or substantially i-type.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkali earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the channel formation region of the oxide semiconductor and the concentration of silicon and carbon near the interface of the channel formation region of the oxide semiconductor are used.
  • the obtained concentration is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the channel formation region of the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less. ..
  • the nitrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms. / Cm 3 or less, more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the channel forming region of the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 5 ⁇ 10 19 atoms / cm 3 , more preferably 1 ⁇ 10. It should be less than 19 atoms / cm 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the semiconductor material that can be used for the semiconductor 125 and the semiconductor 127 is not limited to the oxide semiconductor described above.
  • a semiconductor material having a bandgap (a semiconductor material that is not a zero-gap semiconductor) may be used.
  • a semiconductor of a single element such as silicon, a compound semiconductor such as gallium arsenide, a layered substance (also referred to as an atomic layer substance, a two-dimensional material, or the like) that functions as a semiconductor may be used as the semiconductor material.
  • a layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are laminated via bonds weaker than covalent bonds or ionic bonds, such as van der Waals forces.
  • the layered material has high electrical conductivity in the unit layer, that is, high two-dimensional electrical conductivity.
  • Chalcogenides are compounds containing chalcogen.
  • Chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium.
  • Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • transition metal chalcogenide that functions as a semiconductor.
  • Specific examples of transition metal chalcogenides applicable as semiconductor 125 and semiconductor 127 include molybdenum sulfide (typically MoS 2 ), molybdenum disulfide (typically MoSe 2 ), and molybdenum tellurium (typically MoTe).
  • Tungsten sulfide typically WS 2
  • Tungsten disulfide typically WSe 2
  • Tungsten tellurium typically WTe 2
  • Hafnium sulfide typically HfS 2
  • selenium examples thereof include hafnium (typically HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenium (typically ZrSe 2 ).
  • FIGS. 9A to 28C An example of a method for manufacturing the storage device according to the present invention will be described with reference to FIGS. 9A to 28C.
  • A is a top view seen from the Z direction
  • B is a cross-sectional view of a portion shown by a alternate long and short dash line in A1-A2.
  • C is a cross-sectional view of a portion indicated by a one-dot chain line of A3-A4 in A.
  • A is a top view seen from the Z direction
  • B is a cross-sectional view of a portion shown by a alternate long and short dash line in A1-A2.
  • C is a cross-sectional view of a portion indicated by a one-dot chain line of A3-A4 in A.
  • the memory string 120 may have three or more stages of storage elements MC.
  • the memory string 120 preferably has 32 or more stages, preferably 64 or more stages, more preferably 128 or more stages, and further preferably 256 or
  • the conductor RP is formed on the substrate 121 having an insulating surface, and the insulator 132 is formed around the conductor RP (see FIGS. 9A to 9C).
  • a conductive film is formed, and the conductive film is processed by a lithography method to form a conductor RP.
  • an insulating film is formed on the substrate 121 so as to cover the conductor RP.
  • the insulator 132 can be formed by the above method. However, the method for forming the conductor RP and the insulator 132 is not limited to this.
  • An insulator 132 may be formed on the substrate 121, and an unnecessary portion of the insulator 132 may be removed to form a groove or an opening so that the conductor RP is embedded in the groove or the opening. ..
  • Such a conductor forming method may be called a damascene method (single damascene method, dual damascene method).
  • the conductor RP and the insulator 132 are formed by using a sputtering method, a CVD method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, an ALD method, or the like. Can be done.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, an optical CVD (Photo CVD) method using light, and the like. .. Further, it can be divided into a metal CVD (MCVD: Metal CVD) method and an organometallic CVD (MOCVD: Metal Organic CVD) method depending on the raw material gas used.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the plasma CVD method can obtain a high quality film at a relatively low temperature. Further, since the thermal CVD method does not use plasma, it is a film forming method capable of reducing plasma damage to the object to be processed. For example, wiring, electrodes, elements (transistors, capacitive elements, etc.) and the like included in a semiconductor device may be charged up by receiving electric charges from plasma. At this time, the accumulated electric charge may destroy the wiring, electrodes, elements, and the like included in the semiconductor device. On the other hand, in the case of the thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of the semiconductor device can be increased. Further, in the thermal CVD method, plasma damage during film formation does not occur, so that a film having few defects can be obtained.
  • the ALD method is also a film forming method capable of reducing plasma damage to the object to be processed. Further, the ALD method also does not cause plasma damage during film formation, so that a film having few defects can be obtained.
  • the CVD method and the ALD method are different from the film forming method in which particles emitted from a target or the like are deposited, and are film forming methods in which a film is formed by a reaction on the surface of an object to be treated. Therefore, it is a film forming method that is not easily affected by the shape of the object to be treated and has good step coverage.
  • the ALD method has excellent step covering property and excellent thickness uniformity, and is therefore suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film forming rate, it may be preferable to use it in combination with another film forming method such as a CVD method having a high film forming rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the raw material gas.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the raw material gas.
  • a film having a continuously changed composition can be formed by changing the flow rate ratio of the raw material gas while forming the film.
  • the resist is first exposed through a photomask. Next, the exposed region is removed or left with a developing solution to form a resist mask. Next, a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask.
  • a resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • an electron beam or an ion beam may be used.
  • the resist mask can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process.
  • a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • a hard mask an insulating film or a conductive film to be a hard mask material is formed on the conductive film, a resist mask is formed on the insulating film or a conductive film, and the hard mask material is etched to form a hard mask having a desired shape. be able to.
  • a dry etching method or a wet etching method can be used. Processing by the dry etching method is suitable for microfabrication.
  • a capacitively coupled plasma (CCP: Capacitively Coupled Plasma) etching apparatus having parallel plate type electrodes can be used.
  • the capacitively coupled plasma etching apparatus having the parallel plate type electrodes may be configured to apply a high frequency power source to one of the parallel plate type electrodes.
  • a plurality of different high-frequency power supplies may be applied to one of the parallel plate type electrodes.
  • a high frequency power supply having the same frequency may be applied to each of the parallel plate type electrodes.
  • a high frequency power supply having a different frequency may be applied to each of the parallel plate type electrodes.
  • a dry etching apparatus having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP: Inductively Coupled Plasma) etching apparatus or the like can be used.
  • the etching process may be performed after removing the resist mask used for forming the hard mask, or may be performed while leaving the resist mask. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching after etching the conductive film.
  • the material of the hard mask does not affect the post-process or can be used in the post-process, it is not always necessary to remove the hard mask.
  • the conductive film to be the conductor RP it is preferable to form a conductive film containing a metal element by using a sputtering method. It can also be formed by using the CVD method.
  • the surface of the insulator 132 is flattened as necessary.
  • a chemical mechanical polishing (CMP) method or a reflow method can be used for the flattening treatment.
  • the insulating film 123A and the conductor WP are laminated on the conductor RP and the conductor 132, and the insulating film 123A and the conductive film 136A, and the insulating film 123A and the conductive film 134A are alternately laminated on the insulating film 123A and the conductive film WP.
  • the insulating film 123A is formed on the insulating film 132
  • the conductor WP is formed on the insulating film 123A
  • the insulating film 123A is formed on the conductive film 134A
  • the conductive film 136A is formed on the insulating film 123A.
  • a CVD method can be used for forming the conductive film 134A, the conductive film 136A, the conductive film 138A, the insulating film 137A and the insulating film 123A. Moreover, you may use a sputtering method.
  • the conductor RP, the conductor WP, the conductive film 134A, and the conductive film 136A a conductive material such as silicon or metal to which impurities have been added can be used. Further, the conductive film 138A formed on the uppermost layer can be used as a metal mask in a subsequent step.
  • the conductor RP, the conductor WP, the conductive film 134A, and the conductive film 136A are preferably made of different materials from the insulator 122 and the conductive film 134A because they need to be selectively etched in a subsequent step.
  • amorphous silicon or polysilicon can be used. Further, in order to make silicon conductive, p-type impurities and n-type impurities may be added. Further, as the conductive material containing silicon, silicide containing titanium, cobalt, or nickel can be used as the conductor RP, the conductor WP, the conductive film 134A, and the conductive film 136A.
  • the conductor RP When a metal material is used for the conductor RP, the conductor WP, the conductive film 134A, and the conductive film 136A, aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium. , Niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium and the like, and materials containing one or more metal elements can be used.
  • insulating oxides, nitrides, oxide nitrides, nitride oxides, metal oxides, metal oxide nitrides, metal nitride oxides and the like can be used. ..
  • insulating film 137A of a different type from the insulating film 123A it is possible to facilitate processing such as selective etching in a subsequent process.
  • an example of forming 6 layers of the insulating film 123A, 2 layers of the conductive film 134A, and 2 layers of the conductive film 136A is shown, but the number of layers is not limited to this. Each can be formed according to the required performance of the semiconductor device.
  • a mask is formed on the conductive film 138A, and the conductive film 138A, the insulating film 137A, the insulating film 123A, the conductive film 134A, and the conductive film 136A are processed by a lithography method so that the conductor WP is exposed.
  • a first opening is formed in (see FIGS. 10A to 10C).
  • isotropic etching is performed on the conductive film 136A and the insulating film 123A to increase the diameter of the opening of the conductive film 136A (see FIGS. 11A to 11C).
  • the isotropic etching of the conductive film 136A and the insulating film 123A may be performed for each film or collectively.
  • the diameters of the openings of the conductive film 136A and the insulating film 123A become larger than the diameters of the openings of the conductive film 138A, the insulating film 137A, and the conductive film 134A.
  • the conductive film 136A and the insulating film 123A have recesses with respect to the side surfaces of the conductive film 138A, the insulating film 137A, and the conductive film 134A located at the upper part or the lower part.
  • isotropic etching by dry etching using gas, radical, plasma or the like, or isotropic etching by wet etching using a liquid can be used.
  • the liquid used for wet etching is sometimes called an etchant.
  • a gas containing at least one of chlorine, bromine, and fluorine, radicals, plasma, and the like can be used.
  • the isotropic etching is preferably performed without removing the mask used to form the first opening.
  • an insulating film 124A is formed on the conductive film 138A and inside the first opening (see FIGS. 12A to 12C).
  • the insulating film 124A may have a laminated structure.
  • the insulating film 124A can be formed by using a CVD method or an ALD method. In particular, it is preferable to use the ALD method because a film having a uniform thickness can be formed even in grooves and openings having a large aspect ratio.
  • the insulating film 124A may be formed by combining the ALD method and the CVD method.
  • each insulating film may be formed by the same film forming apparatus or may be formed by different film forming apparatus.
  • the insulating film 124A formed by the above method has good coverage, and the insulating film 124A can be formed even in the recesses of the conductive film 136A and the insulating film 123A.
  • the insulating film 124A formed at the bottom of the first opening is removed to obtain an insulator 124.
  • Anisotropic etching is preferably used to remove the insulating film 124A.
  • the insulator 124 is provided only on the side wall of the first opening (see FIGS. 13A to 13C).
  • a semiconductor film 125A is formed on the conductive film 138A and inside the first opening (see FIGS. 14A to 14C).
  • the semiconductor film 125A may have a laminated structure.
  • the semiconductor film 125A can be formed by using the CVD method or the ALD method. In particular, it is preferable to use the MOCVD method because a film having a uniform thickness can be formed even in grooves and openings having a large aspect ratio. Alternatively, the semiconductor film 125A may be formed by combining the ALD method and the CVD method.
  • the semiconductor film 125A is preferably an oxide semiconductor having a CAAC structure. When the semiconductor film 125A is an oxide semiconductor having a CAAC structure, the c-axis of the semiconductor film 125A is oriented in the normal direction of the surface to be formed inside the first opening.
  • the semiconductor film 125A may be increased in resistance to form a high resistance region (type I region).
  • the semiconductor film 125A may be irradiated with microwaves to remove hydrogen contained in the semiconductor film 125A. Further, it is preferable to perform microwave irradiation in an atmosphere containing oxygen because oxygen is supplied to the semiconductor film 125A.
  • a part of the semiconductor film 125A can be irradiated with microwaves in an atmosphere containing oxygen and argon to increase the resistance of the semiconductor film 125A.
  • an insulating film 128A is formed on the semiconductor film 125A and inside the first opening (see FIGS. 15A to 15C).
  • the insulating film 128A may have a laminated structure.
  • the insulating film 128A may be formed so as to fill the recesses of the conductive film 136A and the insulating film 123A via at least the insulator 124 and the semiconductor film 125A, and does not necessarily fill the entire inside of the first opening. There is no need.
  • the insulating film 128A can be formed by using a CVD method or an ALD method. In particular, it is preferable to use the ALD method because a film having a uniform thickness can be formed even in grooves and openings having a large aspect ratio.
  • the insulating film 128A may be formed by combining the ALD method and the CVD method.
  • the insulating film 128A is processed to form the insulator 128 (see FIGS. 16A to 16C).
  • the semiconductor film 125A is exposed again.
  • Isotropic etching or anisotropic etching can be used for processing the insulating film 128A.
  • the processing of the insulating film 128A is isotropic. It is preferable to use sex etching.
  • anisotropic etching when the insulating film 128A is formed so as to fill the recess and the first opening.
  • the semiconductor film 125A may be configured to be provided with a conductive film in order to selectively form a low resistance region (N-type region).
  • 17A and 17B show a configuration in which the conductive film 139 is selectively provided after FIG. 14B and FIG. 14C.
  • the conductive film 139 a conductive film that easily deprives the semiconductor film 125A of oxygen is preferable.
  • it can be a single layer or a laminate of a simple substance made of a low resistance material such as copper (Cu), tungsten (W), molybdenum (Mo), an alloy, or a conductive film containing a compound containing these as a main component.
  • the insulator 128 can be formed as shown in FIGS. 16A to 16C (see FIGS. 18A to 18B).
  • the subsequent steps are the same as the following description.
  • the semiconductor film 125A, the conductor WP, and the insulating film 123A formed at the bottom of the first opening are removed.
  • Anisotropic etching is preferably used to remove the semiconductor film 125A, the conductor WP, and the insulating film 123A formed on the bottom of the first opening.
  • the conductive film 138A, the insulator 124, the semiconductor film 125A, and the insulating film 123A on the insulating film 137A are also removed (see FIGS. 19A to 19C).
  • the conductor RP is exposed.
  • the insulating film 126A is formed inside the first opening (see FIGS. 20A to 20C).
  • the insulating film 126A can be formed by using the CVD method or the ALD method. In particular, it is preferable to use the ALD method because a film having a uniform thickness can be formed even in grooves and openings having a large aspect ratio. Alternatively, the insulating film 126A may be formed by combining the ALD method and the CVD method.
  • heat treatment may be performed.
  • the heat treatment is preferably carried out in an atmosphere containing nitrogen at 200 ° C. or higher and 600 ° C. or lower, preferably 300 ° C. or higher and 500 ° C. or lower.
  • the atmosphere for performing the heat treatment is not limited to the above, and may be an atmosphere containing at least one of nitrogen, oxygen, and argon. Further, the heat treatment may be performed in a reduced pressure atmosphere or an atmospheric pressure atmosphere.
  • the semiconductor 125 in contact with the insulating film 126A has a low resistance, and a low resistance region (N-type region) can be formed.
  • the carrier concentration in the low resistance region is preferably 1 ⁇ 10 18 / cm 3 or more, preferably 1 ⁇ 10 19 / cm 3 or more, and more preferably 1 ⁇ 10 20 / cm 3 or more.
  • the insulating film 126A formed at the bottom of the first opening is removed to obtain an insulator 126B.
  • Anisotropic etching is preferably used to remove the insulating film 126A.
  • the insulator 126B is provided on the side wall of the first opening and the side wall of the insulator 128 (see FIGS. 21A to 21C).
  • a semiconductor film 127A is formed inside the first opening (see FIGS. 22A to 22C).
  • the semiconductor film 127A can be connected to the conductor RP at the bottom of the first opening.
  • the semiconductor film 127A is preferably an oxide semiconductor having a CAAC structure.
  • the c-axis of the semiconductor film 127A is oriented in the normal direction of the surface to be formed inside the first opening.
  • the c-axis of the semiconductor film 127A located on the side surface of the first opening is perpendicular to the z-axis shown in FIGS. 22A to 22C and is oriented toward the center of the first opening.
  • the c-axis of the semiconductor 127 located above is oriented perpendicular to the z-axis and toward the center of the first opening.
  • an insulating film 129A is formed on the upper surface of the semiconductor film 127A (see FIGS. 23A to 23C).
  • the insulating film 129A can be formed by using a CVD method or an ALD method. By using the CVD method or the ALD method, it is possible to form a film having a uniform thickness even for grooves and openings having a large aspect ratio.
  • a conductive film 130A is formed on the upper surface of the insulating film 129A (see FIGS. 24A to 24C).
  • the conductive film 130A can be formed by using a CVD method or an ALD method.
  • CVD method or the ALD method it is possible to form a film having a uniform thickness even in grooves and openings having a large aspect ratio, which is preferable.
  • it may be formed by combining the ALD method and the CVD method.
  • the conductive film 130A is processed to obtain the conductor 130 (see FIGS. 25A to 25C).
  • a dry etching method or a wet etching method can be used for the processing. Processing by the dry etching method is suitable for microfabrication.
  • the insulating film 137A, the insulating film 123A, the conductive film 134A, and the conductive film 136A are processed to form a stepped insulator 137, an insulator 123, a conductor 134, and a conductor 136 as shown in FIG. 26B.
  • the insulating film 137A, the insulating film 123A, the conductive film 134A, and the conductive film 136A are alternately etched and the mask is slimmed.
  • a stepped insulator 137, an insulator 123, a conductor 134, and a conductor 136 can be formed.
  • the insulator 131 is formed so as to embed the portion removed by the above processing. Then, the insulator 131 is removed by a CMP method or the like until the surface of the conductor 130 is exposed (see FIGS. 26A to 26C).
  • the insulator 131 can be formed by using a CVD method or a sputtering method.
  • the insulator 156 is formed so as to cover the conductor 130 (see FIGS. 27A to 27C).
  • the insulator 156 can be formed by using a CVD method, an ALD method, a sputtering method, or the like.
  • the insulator 156, the insulator 129, and the insulator 131 are processed by a lithography method, and a second opening is opened so as to expose the conductor 134, the conductor 136, the conductor 130, and the semiconductor 127.
  • the second opening is formed for each of the conductor 134 and the conductor 136 formed in a stepped shape (see FIGS. 27A to 27C).
  • the body 163 forms a conductor 164 that is electrically connected to the semiconductor 127 (see FIGS. 28A to 28C).
  • the conductor 161 and the conductor 162, the conductor 163, and the conductor 164 can be formed by using a CVD method or an ALD method.
  • it is preferable to use the ALD method because a film having a uniform thickness can be formed even in grooves and openings having a large aspect ratio.
  • the ALD method and the CVD method may be combined to form the conductor.
  • the conductor 161 and the conductor 162, the conductor 163, and the conductor 164 may have a laminated structure composed of a plurality of layers.
  • the conductors 161 and 162, the conductors 163, and the conductors 164 form a conductive film on the insulator 156 and inside the second opening, and remove unnecessary conductive films by using CMP or the like. , Can be formed.
  • Conductor 171 that is electrically connected to the conductor 161, the conductor 172 that is electrically connected to the conductor 162, the conductor 173 that is electrically connected to the conductor 163, and the conductor 164 are electrically connected.
  • Conductor 174 is formed (see FIGS. 28A to 28C).
  • the conductor 171 and the conductor 172, the conductor 173, and the conductor 174 can be formed by forming a conductive film on the insulator 156 and processing it by a lithography method. A dry etching method or a wet etching method can be used for the processing. Processing by the dry etching method is suitable for microfabrication.
  • the conductor 171 and the conductor 161 and the conductor 134 function as the conductor RWL.
  • the conductor 172, the conductor 162, and the conductor 136 function as the conductor WWL.
  • the conductor 173, the conductor 163, and the conductor 130 function as the conductor BG.
  • the conductor 174, the conductor 164, and the semiconductor 127 function as the conductor SA.
  • FIG. 29 shows an example of the circuit configuration of the memory string 120.
  • FIG. 30 shows an equivalent circuit diagram of the storage element MC.
  • FIG. 29 shows a circuit configuration example of the memory string 120 including the five storage elements MC.
  • the storage element MC has a transistor WTr and a transistor RTr.
  • the transistor WTr included in the storage element MC [1] is shown as a transistor WTr [1]
  • the transistor RTr included in the storage element MC [1] is shown as a transistor RTr [1]. Therefore, the memory string 120 shown in FIG. 29 has a transistor WTr [1] to a transistor WTr [5] and a transistor RTr [1] to a transistor RTr [5].
  • the memory string 120 shown in FIG. 29 has a transistor Str1 and a transistor Str2.
  • the memory string 120 is a NAND type storage device.
  • Transistor WTr is a normally-off type transistor.
  • the transistor RTr is a normally-on type transistor. Further, as described in the above embodiment, the transistor RTr includes a control gate connected to the RWL and a floating gate composed of the semiconductor 127.
  • the node of the semiconductor 127 that functions as the floating gate is referred to as a node ND.
  • the node of the semiconductor 127 in the transistor RTr [1] is called a node ND [1].
  • One of the source and drain of the transistor WTr [1] is connected to the conductor WP.
  • the other of the source or drain of the transistor WTr [1] is connected to one of the source or drain of the transistor WTr [2] via the node ND [1].
  • the gate of the transistor WTr [1] is connected to the conductor WWL [1].
  • the control gate of the transistor RTr [1] is connected to the conductor RWL [1].
  • the back gate of the transistor RTr [1] is connected to the conductor BG.
  • One of the source or drain of the transistor RTr [1] is electrically connected to the conductor RP, and the other is connected to one of the source or drain of the transistor RTr [2].
  • the floating gate of the transistor RTr [1] is connected to the other of the source or drain of the transistor WTr [1] and one of the source or drain of the transistor WTr [2].
  • the transistor RTr can be represented by replacing the capacitance Cs and the transistor Tr.
  • the gate of the transistor Tr is electrically connected to the conductor RWL via the capacitance Cs.
  • one of the source or drain of the transistor WTr [5] is connected to the other of the source or drain of the transistor WTr [4] via the node ND [4].
  • the other of the source or drain of the transistor WTr [5] is connected to the node ND [4].
  • the gate of the transistor WTr [5] is connected to the conductor WWL [5].
  • the control gate of the transistor RTr [5] is connected to the conductor RWL [5].
  • the back gate of the transistor RTr [5] is connected to the conductor BG.
  • One of the source or drain of the transistor RTr [5] is connected to the other of the source or drain of the transistor RTr [4], and the other is connected to the conductor SA.
  • the floating gate of transistor RTr [5] is connected to either the source or drain of transistor WTr [5].
  • the i-th storage element (i is an integer of 2 or more and n-1 or less) excluding the first and nth storage elements MC.
  • the MC [i] one of the source or drain of the transistor WTr [i] is connected to the other of the source or drain of the transistor WTr [i-1] via the node ND [i-1].
  • the other of the source or drain of the transistor WTr [i] is connected to the other of the source or drain of the transistor WTr [i + 1] via the node ND [i].
  • the gate of the transistor WTr [i] is connected to the conductor WWL [i].
  • the control gate of the transistor RTr [i] is connected to the conductor RWL [5].
  • the back gate of the transistor RTr [i] is connected to the conductor BG.
  • One of the source or drain of the transistor RTr [i] is connected to the other of the source or drain of the transistor RTr [i-1], and the other is connected to one of the source or drain of the transistor RTr [i + 1].
  • the floating gate of the transistor RTr [i] is connected to one of the source or drain of the transistor WTr [i] and one of the source or drain of the transistor WTr [i + 1].
  • FIG. 31 is a timing chart for explaining the writing operation.
  • 32A to 36B are circuit diagrams for explaining the writing operation.
  • the L potential is written in the storage element MC [1] to the storage element MC [5]. Further, the L potential is supplied to the conductor WWL [1] to the conductor WWL [5], the conductor RWL [1] to the conductor RWL [5], the conductor SA, the conductor BG, and the conductor WP. Shall be. Since the potential of the conductor RP changes according to the current flowing through the transistor RTr, the illustration is omitted. However, since the transistor RTr is a normally-on type transistor, a constant current with the conductor SA Will flow.
  • Period T1 the H potential is supplied to the conductor WWL [1] to the conductor WWL [5] and the conductor WP (see FIG. 32A). Then, the potential of the node ND [1] to the node ND [5] becomes the H potential.
  • the conductor BG can control the threshold value of the transistor RTr in the period after the period T1.
  • the potential (here, the H potential) supplied to the conductor BG is appropriately adjusted so that the transistor RTr becomes a desired normally-on type transistor.
  • the conductor RWL [1] to the conductor RWL [5] can control the threshold value of the transistor RTr.
  • the potential (here, the LR potential) supplied to the RWL [1] to the conductor RWL [5] is appropriately adjusted so that the transistor RTr becomes a desired normally-on type transistor.
  • the potential LR is lower than the H potential and higher than the L potential given to other wiring.
  • Period T2 the L potential is supplied to the conductor WWL [5] (see FIG. 32B). Then, the transistor WTr [5] is turned off, and the electric charge written to the node ND [5] is retained. Here, the charge corresponding to the H potential is retained.
  • Period T3 During period T3, the L potential is supplied to the conductor WP (see FIG. 33A). Then, the potential of the node ND [1] to the node ND [4] becomes the L potential. At this time, since the transistor RTr is a normally-on type transistor, the transistor RTr [1] to the transistor RTr [4] are not turned off.
  • Period T4 During the period T4, the L potential is supplied to the conductor WWL [4] (see FIG. 33B). Then, the transistor WTr [4] is turned off, and the electric charge written to the node ND [4] is retained. Here, the charge corresponding to the L potential is retained.
  • Period T5 During period T5, the H potential is supplied to the conductor WP (see FIG. 34A). Then, the potential of the node [1] to the node [3] becomes the H potential.
  • Period T6 During period T6, the L potential is supplied to the conductor WWL [3] (see FIG. 34B). Then, the transistor WTr [3] is turned off, and the electric charge written to the node ND [3] is retained. Here, the charge corresponding to the H potential is retained.
  • Period T8 During period T8, the L potential is supplied to the conductor WWL [2] (see FIG. 35B). Then, the transistor WTr [2] is turned off, and the electric charge written to the node ND [2] is retained. Here, the charge corresponding to the L potential is retained.
  • Period T9 During period T9, the conductor WP remains at L potential (see FIG. 36A). Therefore, the potential of the node ND [1] also remains the L potential.
  • the operation of writing information to the i-1th storage element MC can be omitted. ..
  • the writing operation from the period T1 to the period T6 shown in the present embodiment can be omitted. Therefore, the time required for the writing operation of the storage device and the power consumption can be reduced.
  • the potential of the conductor RWL [1] to the conductor RWL [5] connected to the control gate of the transistor RTr is lower than the H potential and is given to other wiring.
  • the resistance of the semiconductor 125 can be lowered. Therefore, the time required for the writing operation can be shortened.
  • the resistance of the semiconductor 127 can be lowered by setting the potential of the conductor BG connected to the back gate of the transistor RTr to the H potential. Therefore, the time required for reading can be shortened.
  • Period T11 the L potential is supplied to the conductor RWL [3] (see FIG. 38A). Since the H potential is held in the node ND [3] and the potential of the conductor RWL [3] is the LR potential, the channel resistance value of the transistor RTr [3] remains small. Since the transistor RTr is a normally-on type transistor, the current I data can flow even if the potential of the conductor RWL remains the LR potential.
  • FIGS. 40A and 40B are diagrams illustrating the Id-Vg characteristics of the transistor.
  • the horizontal axis of FIGS. 40A and 40B represents the gate voltage (Vg), and the vertical axis represents the drain current (Id).
  • FIG. 40A shows the Id-Vg characteristic of the normally-off type transistor
  • FIG. 40B shows the Id-Vg characteristic of the normally-on type transistor.
  • the H potential is higher than the L potential. Assuming that the L potential is 0 V, the H potential is a positive voltage.
  • the channel resistance value resistance value between the source and the drain
  • Id hardly flows. Further, when Vg reaches the H potential, the channel resistance value decreases and Id increases (see FIG. 40A).
  • the channel resistance value is small even when Vg is at the L potential, and more Ids flow than in the normally-off type transistor. Further, when Vg reaches the H potential, the channel resistance value becomes smaller and Id further increases (see FIG. 40B).
  • Period T12 During period T12, the conductor RWL is supplied with an LR potential (see FIG. 39A). Since the channel resistance value of the transistor RTr holding the L potential in the node ND becomes high, the current I data becomes small.
  • the LR potential is supplied to the conductor RWL (see FIG. 39B).
  • the current I data remains small because the channel resistance value of the transistor RTr holding the L potential in the node ND is high.
  • FIG. 41 shows a block diagram showing a configuration example of the semiconductor device 200, which is one aspect of the present invention.
  • the semiconductor device 200 shown in FIG. 41 includes a drive circuit 210 and a memory array 220.
  • the memory array 220 has one or more storage devices 100.
  • FIG. 41 shows an example in which the memory array 220 has a plurality of storage devices 100 arranged in a matrix.
  • the drive circuit 210 has a PSW (power switch) 241 and a PSW 242, and a peripheral circuit 215.
  • the peripheral circuit 215 has a peripheral circuit 211, a control circuit 212, and a voltage generation circuit 228.
  • each circuit, each signal, and each voltage can be appropriately discarded as needed. Alternatively, other circuits or other signals may be added.
  • the signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1 and PON2 are external input signals, and the signal RDA is an external output signal.
  • the signal CLK is a clock signal.
  • the signals BW, CE, and signal GW are control signals.
  • the signal CE is a chip enable signal
  • the signal GW is a global write enable signal
  • the signal BW is a byte write enable signal.
  • the signal ADDR is an address signal.
  • the signal WDA is write data and the signal RDA is read data.
  • the signals PON1 and PON2 are power gating control signals.
  • the signals PON1 and PON2 may be generated by the control circuit 212.
  • the control circuit 212 is a logic circuit having a function of controlling the overall operation of the semiconductor device 200. For example, the control circuit logically performs a signal CE, a signal GW, and a signal BW to determine an operation mode (for example, a write operation and a read operation) of the semiconductor device 200. Alternatively, the control circuit 212 generates a control signal of the peripheral circuit 211 so that this operation mode is executed.
  • the voltage generation circuit 228 has a function of generating a negative voltage.
  • WAKE has a function of controlling the input of CLK to the voltage generation circuit 228. For example, when an H level signal is given to WAKE, the signal CLK is input to the voltage generation circuit 228, and the voltage generation circuit 228 generates a negative voltage.
  • the peripheral circuit 211 is a circuit for writing and reading data to and from the storage device 100.
  • the peripheral circuit 211 includes a row decoder 221 and a column decoder 222, a row driver 223, a column driver 224, an input circuit 225, an output circuit 226, and a sense amplifier 227.
  • the row decoder 221 and the column decoder 222 have a function of decoding the signal ADDR.
  • the row decoder 221 is a circuit for designating the row to be accessed
  • the column decoder 222 is a circuit for designating the column to be accessed.
  • the row driver 223 has a function of selecting the wiring WL specified by the row decoder 221.
  • the column driver 224 has a function of writing data to the storage device 100, a function of reading data from the storage device 100, a function of holding the read data, and the like.
  • the input circuit 225 has a function of holding the signal WDA.
  • the data held by the input circuit 225 is output to the column driver 224.
  • the output data of the input circuit 225 is the data (Din) to be written in the storage device 100.
  • the data (Dout) read from the storage device 100 by the column driver 224 is output to the output circuit 226.
  • the output circuit 226 has a function of holding the Dout. Further, the output circuit 226 has a function of outputting the Dout to the outside of the semiconductor device 200.
  • the data output from the output circuit 226 is the signal RDA.
  • the PSW241 has a function of controlling the supply of VDD to the peripheral circuit 215.
  • PSW242 has a function of controlling the supply of V HM to row driver 223.
  • the high power supply voltage of the semiconductor device 200 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to raise the word line to a high level, which is higher than VDD.
  • the signal PON1 controls the on / off of the PSW241, and the signal PON2 controls the on / off of the PSW242.
  • the number of power supply domains to which VDD is supplied in the peripheral circuit 215 is set to 1, but it can be set to a plurality. In this case, a power switch may be provided for each power supply domain.
  • the drive circuit 210 and the memory array 220 may be provided on the same plane. Further, as shown in FIG. 42A, the drive circuit 210 and the memory array 220 may be provided in an overlapping manner. By providing the drive circuit 210 and the memory array 220 in an overlapping manner, the signal propagation distance can be shortened. Further, as shown in FIG. 42B, a plurality of layers of memory arrays 220 may be provided on the drive circuit 210 in an overlapping manner.
  • the memory array 220 may be provided in the upper layer and the lower layer of the drive circuit 210.
  • FIG. 42C shows an example in which a memory array 220 having one layer is provided on each of the upper layer and the lower layer of the drive circuit 210.
  • the number of layers of the memory array 220 stacked on the upper layer of the drive circuit 210 and the memory array 220 stacked on the lower layer of the drive circuit 210 may be one or more, respectively. It is preferable that the number of memory arrays 220 stacked on the upper layer of the drive circuit 210 and the number of memory arrays 220 stacked on the lower layer of the drive circuit 210 are equal.
  • the read / write circuit 250 that reads and writes data to the storage device 100 can be arranged in a matrix as shown in FIG. 43A.
  • the read / write circuit 250 is connected to a wiring WL, a wiring WBL, and a wiring RBL to which a signal for controlling the reading / writing circuit 250 is given.
  • other control signals are given to the wiring RO and the wiring RF.
  • the read / write circuit 250 can be arranged so as to be overlapped with each memory string shown as the storage device 100.
  • the wiring WBL is a wiring to which a signal related to data to be written to the storage device 100 is given.
  • the wiring RBL is a wiring to which a signal relating to the data read from the storage device 100 is given.
  • the wiring WL is a wiring to which a signal for controlling the timing of reading and writing data of the storage device 100 is given.
  • FIG. 44 illustrates a resistor 260 and a read / write circuit 250 connected to a wire composed of a conductor RP connected to the storage device 100.
  • the resistor 260 has a function of converting the current I data flowing through the conductor RP into the voltage V data.
  • the read / write circuit 250 includes a transistor 251 and a transistor 252, a transistor 253, an operational amplifier 254, a transistor 255, and a transistor 256.
  • Each transistor included in the read / write circuit 250 is preferably a Si transistor.
  • one of the input terminals of the operational amplifier 254 is a node SNW. Further, the other of the input terminals of the operational amplifier 254 is a node SNR.
  • the transistor 251 has a function of transmitting the signal of the wiring WBL to the node SNW according to the control of the signal given to the wiring WL.
  • the transistor 252 has a function of transmitting the voltage V data to the node SNR according to the control of the signal given to the wiring RO.
  • the transistor 253 has a function of setting the node SNW and the node SNR to the same potential according to the control of the signal given to the wiring RF.
  • the operational amplifier 254 has a function of giving a signal to the conductor WP according to the potential difference between the node SNW and the node SNR.
  • the transistor 255 has a function of transmitting a voltage VI given to one of the source or drain to the other of the source or drain according to the potential of the node SNR.
  • the transistor 255 has a function of controlling whether or not the voltage VI given to the source or the drain of the transistor 255 is transmitted to the wiring RBL according to the control of the signal given to the wiring WL.
  • the operation of the read / write circuit 250 illustrated in FIG. 44 will be described.
  • the writing operation that is, the operation of giving data to the conductor WP
  • the wiring WL is first set to the H potential, and the potential of the wiring WBL is taken into the node SNW.
  • the operational amplifier 254 can write the data to the memory string by applying the potential corresponding to the data to be written to the conductor WP.
  • the current I data is converted into the voltage V data by the resistor 260.
  • the potential of the wiring RF is switched so that the transistor 253 becomes conductive, and the node SNR and the node SNW are corrected to equipotential.
  • the wiring RBL In the operation of outputting the data corresponding to the read voltage V data to the wiring RBL which is a bit line for reading, the wiring RBL is first set to the H potential, and the voltage V data is taken into the node SNR.
  • the wiring WL When the wiring WL is set to the H potential, a current flows between the wiring and the wiring RBL to which the voltage VI is applied according to the potential of the node SNR, and data can be read out to the wiring RBL.
  • the transistor 253 may be made conductive and the voltage V data may be written to the node SNW.
  • the node SNW selected by the wiring WL is updated, and the memory string in which the wiring WL is not selected can write the potential of the node SNR back to the memory string.
  • FIG. 45 shows a cross-sectional configuration example of the semiconductor device 200 shown in FIG. 42A.
  • FIG. 45 shows a part of the semiconductor device 200 shown in FIG. 42A.
  • FIG. 45 shows a transistor 301, a transistor 302, and a transistor 303 included in the drive circuit 210.
  • the transistor 301 and the transistor 302 function as a part of the sense amplifier 227.
  • the transistor 303 functions as a column selection switch.
  • the conductor BL included in the memory array 220 is electrically connected to one of the source and drain of the transistor 301
  • the gate of the transistor 301 is electrically connected to one of the source and drain of the transistor 302.
  • the gate of the transistor 302 is electrically connected to the other of the source and drain of the transistor 301.
  • one of the source and drain of the transistor 301 and the other of the source and drain of the transistor 302 are electrically connected to one of the source and drain of the transistor 303, which functions as a column selection switch.
  • the layout area of the semiconductor device 200 can be reduced.
  • FIG. 46 shows an example in which seven storage elements MC are provided for one memory string.
  • the number of storage elements MC provided in one memory string is not limited to this.
  • the number of storage elements MC provided in one memory string may be 32, 64, 128, or 200 or more.
  • the conductor BL of the memory array 220 is connected to the sense amplifier 227 and the sense amplifier 227 via the conductor 752 formed so as to be embedded in the conductor 715, the conductor 714, the conductor 705, and the insulator 726, the insulator 722, and the like. , It is electrically connected to the transistor 303 which functions as a column selection switch.
  • the circuit and transistor included in the drive circuit 210 are examples, and are not limited to the circuit configuration and the transistor structure. In addition to the above, appropriate circuits and transistors such as a control circuit, a row decoder, a row driver, a source line driver, and an input / output circuit can be provided according to the configuration of the semiconductor device 200 and the driving method thereof.
  • the transistor 301, the transistor 302, and the transistor 303 are provided on the substrate 311 and have a low resistance functioning as a conductor region 316, an insulator 315, a semiconductor region 313 composed of a part of the substrate 311 and a source region or a drain region, respectively. It has a region 314a and a low resistance region 314b. As shown in FIG. 46, one low resistance region may be shared as one source region or drain region and the other source region or drain region of the transistor 301 and the transistor 302.
  • the transistor 301, the transistor 302, and the transistor 303 have a convex shape in the semiconductor region 313 (a part of the substrate 311) on which a channel is formed. Further, the side surface and the upper surface of the semiconductor region 313 are provided so as to be covered with the conductor 316 via the insulator 315.
  • the conductor 316 may be made of a material that adjusts the work function. Since such a transistor 301, a transistor 302, and a transistor 303 utilize a convex portion of a semiconductor substrate, they are also called FIN type transistors. It should be noted that an insulator that is in contact with the upper portion of the convex portion and functions as a mask for forming the convex portion may be provided. Further, although the case where a part of the semiconductor substrate is processed to form a convex portion is shown here, the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • the transistor 301, the transistor 302, and the transistor 303 may be either a p-channel type or an n-channel type, respectively, but the transistor 301 and the transistor 302 are preferably transistors having different polarities.
  • a semiconductor such as a silicon-based semiconductor in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like.
  • It preferably contains crystalline silicon.
  • it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used.
  • the transistor 301, the transistor 302, and the transistor 303 may be used as a HEMT (High Electron Mobility Transistor).
  • an element that imparts n-type conductivity such as arsenic and phosphorus, or a p-type conductivity such as boron is imparted.
  • the insulator 315 functions as a gate insulating film of the transistor 301, the transistor 302, and the transistor 303.
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy that contains an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a material or a conductive material such as a metal oxide material can be used.
  • the threshold voltage can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • an insulator 317 that functions as an etch stopper is provided above the conductor 316. Further, it is preferable that an insulator 318 that functions as a spacer is provided on the side surface of the insulator 315.
  • the conductor 328 By forming the conductor 328 in the opening thus formed, good contact with reduced contact resistance can be obtained between the low resistance region 314a and the low resistance region 314b and the conductor 328.
  • the contact between the low resistance region 314a and the low resistance region 314b formed in this way and the conductor 328 may be referred to as a self-aligned contact.
  • a conductor 329 that is electrically connected to the conductor 316 may be provided so as to be embedded in the insulator 317 and the insulator 322.
  • An insulator 320, an insulator 322, an insulator 324, an insulator 326, and an insulator 327 are provided in this order so as to cover the transistor 301, the transistor 302, and the transistor 303.
  • insulator 320 As insulator 320, insulator 322, insulator 324, insulator 326, and insulator 327, for example, silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxide nitride, aluminum nitride oxide, nitride. Aluminum or the like may be used.
  • the insulator 322 may have a function as a flattening film for flattening a step generated by a transistor 301 or the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property so that hydrogen and impurities do not diffuse in the region where the memory array 220 is provided from the substrate 311 or the transistor 301.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by the CVD method can be used.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a storage element MC, so that the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the memory element MC and the transistor 301 or the like.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis method (TDS).
  • TDS heated desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is such that the amount desorbed in terms of hydrogen atoms is converted per area of the insulator 324 when the surface temperature of the film is in the range of 50 ° C. to 500 ° C. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 and the insulator 327 have a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 and the insulator 327 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 and the insulator 327 is preferably 0.7 times or less, more preferably 0.6 times or less, the relative permittivity of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, the insulator 326, and the insulator 327 are embedded with a conductor 328, a conductor 329, a conductor 330, and the like that are electrically connected to the memory array 220.
  • the conductor 328, the conductor 329, and the conductor 330 have a function as a plug or a wiring.
  • a conductor having a function as a plug or a wiring may collectively give a plurality of structures the same reference numerals.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 329, conductor 330, etc.), a single layer of a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used. Alternatively, they can be laminated and used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used. Alternatively, they can be laminated and used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use
  • a wiring layer may be provided on the insulator 327 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or a wiring.
  • the conductor 356 can be provided by using the same materials as the conductor 328, the conductor 329, and the conductor 330.
  • the insulator 350 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 356 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 350 having a barrier property against hydrogen.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 301 and the like while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen has a structure in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • the insulator 360, the insulator 362, and the insulator 364 are laminated in this order.
  • a conductor 366 is formed in the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 has a function as a plug or a wiring.
  • the conductor 366 can be provided by using the same materials as the conductor 328, the conductor 329, and the conductor 330.
  • the insulator 360 it is preferable to use an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 366 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 360 having a barrier property against hydrogen.
  • An insulator 722 is provided on the insulator 364 and the conductor 366, and a memory array 220 is provided above the insulator 722.
  • a barrier film using the same material as the insulator 324 may be provided between the insulator 364 and the insulator 722.
  • FIGS. 46A and 46B are used to show an example of a chip 1200 which is a kind of semiconductor device on which the storage device of the present invention is mounted.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • SoC system on chip
  • the chip 1200 includes a CPU 1211, GPU 1212, one or more analog arithmetic units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, and the like.
  • the chip 1200 is provided with a bump (not shown) and is connected to the first surface of a printed circuit board (Printed Circuit Board: PCB) 1201 as shown in FIG. 46B. Further, a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201 and are connected to the motherboard 1203.
  • a bump not shown
  • PCB printed circuit Board
  • the motherboard 1203 may be provided with a storage device such as a DRAM 1221 and a flash memory 1222.
  • a storage device such as a DRAM 1221 and a flash memory 1222.
  • the flash memory 1222 it is preferable to use the semiconductor device shown in the above embodiment. By using the semiconductor device shown in the above embodiment for the flash memory 1222, the storage capacity of the flash memory 1222 can be increased.
  • the CPU 1211 preferably has a plurality of CPU cores.
  • the GPU 1212 preferably has a plurality of GPU cores.
  • the CPU 1211 and the GPU 1212 may each have a memory for temporarily storing data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided on the chip 1200.
  • GPU1212 is suitable for parallel calculation of a large amount of data, and can be used for image processing and product-sum calculation. By providing the GPU 1212 with an image processing circuit and a product-sum calculation circuit, it is possible to execute image processing and product-sum calculation with low power consumption.
  • the CPU 1211 and the GPU 1212 are provided on the same chip, the wiring between the CPU 1211 and the GPU 1212 can be shortened, and the data transfer from the CPU 1211 to the GPU 1212 and the data transfer between the memories of the CPU 1211 and the GPU 1212 can be achieved. And after the calculation on the GPU 1212, the calculation result can be transferred from the GPU 1212 to the CPU 1211 at high speed.
  • the analog arithmetic unit 1213 has one or both of an A / D (analog / digital) conversion circuit and a D / A (digital / analog) conversion circuit. Further, the product-sum calculation circuit may be provided in the analog calculation unit 1213.
  • the memory controller 1214 has a circuit that functions as a controller of the DRAM 1221 and a circuit that functions as an interface of the flash memory 1222.
  • the interface 1215 has an interface circuit with an externally connected device such as a display device, a speaker, a microphone, a camera, and a controller.
  • the controller includes a mouse, a keyboard, a game controller, and the like.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface High-Definition Multimedia Interface
  • the network circuit 1216 has a network circuit for connecting to a LAN (Local Area Network) or the like. It may also have a circuit for network security.
  • LAN Local Area Network
  • the above circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, it is not necessary to increase the manufacturing process, and the chip 1200 can be manufactured at low cost.
  • the PCB 1201, the DRAM 1221 provided with the chip 1200 having the GPU 1212, and the motherboard 1203 provided with the flash memory 1222 can be referred to as the GPU module 1204.
  • the GPU module 1204 Since the GPU module 1204 has a chip 1200 using SoC technology, its size can be reduced. Further, since it is excellent in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (take-out) game machines.
  • a deep neural network (DNN), a convolutional neural network (CNN), a recurrent neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), and a deep belief network (DEM) are provided by a product-sum calculation circuit using GPU1212. Since a method such as DBN) can be executed, the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module.
  • Embodiment 5 an application example of the semiconductor device using the storage device shown in the previous embodiment will be described.
  • the storage device shown in the above embodiment can be applied to various removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • 47A to 47E schematically show some configuration examples of the removable storage device.
  • the semiconductor device shown in the above embodiment is processed into a packaged memory chip and used for various storage devices and removable memories.
  • FIG. 47A is a schematic diagram of the USB memory.
  • the USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a board 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the storage device or semiconductor device shown in the previous embodiment can be incorporated in the memory chip 1105 or the like.
  • FIG. 47B is a schematic view of the appearance of the SD card
  • FIG. 47C is a schematic view of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111 and a connector 1112 and a substrate 1113.
  • the substrate 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip having a wireless communication function may be provided on the substrate 1113.
  • data on the memory chip 1114 can be read and written by wireless communication between the host device and the SD card 1110.
  • the storage device or semiconductor device shown in the previous embodiment can be incorporated in the memory chip 1114 or the like.
  • FIG. 47D is a schematic view of the appearance of the SSD
  • FIG. 47E is a schematic view of the internal structure of the SSD.
  • the SSD 1150 has a housing 1151, a connector 1152 and a substrate 1153.
  • the substrate 1153 is housed in the housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the storage device or semiconductor device shown in the previous embodiment can be incorporated in the memory chip 1154 or the like.
  • (Embodiment 6) 48A to 48G show specific examples of electronic devices equipped with a storage device or a semiconductor device according to one aspect of the present invention.
  • the storage device or semiconductor device can be mounted on various electronic devices.
  • electronic devices include information terminals, computers, smartphones, electronic book terminals, television devices, digital signage (electronic signage), large game machines such as pachinko machines, digital cameras, digital video cameras, and digital devices.
  • electronic devices include photo frames, mobile phones, portable game machines, recording / playback devices, navigation systems, sound playback devices, and the like.
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the electronic device of one aspect of the present invention may have an antenna.
  • the display unit can display images, information, and the like.
  • the antenna may be used for non-contact power transmission.
  • the electronic device of one aspect of the present invention includes sensors (force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, It may have the ability to measure voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared rays).
  • the electronic device of one aspect of the present invention can have various functions. For example, a function to display various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, a function to execute various software (programs), wireless communication. It can have a function, a function of reading a program or data recorded on a recording medium, and the like.
  • a storage device for holding a program of a microcontroller can be formed by using the storage device or the semiconductor device according to one aspect of the present invention. Therefore, according to one aspect of the present invention, the microprocessor chip can be miniaturized.
  • FIG. 48A illustrates a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5100 has a housing 5101 and a display unit 5102, and as an input interface, a touch panel is provided in the display unit 5102 and buttons are provided in the housing 5101.
  • the miniaturized microcontroller according to one aspect of the present invention, the limited space inside the mobile phone can be effectively used.
  • the storage device according to one aspect of the present invention may be used for the storage of the mobile phone. As a result, the storage capacity per unit area of the storage can be increased.
  • FIG. 48B illustrates a notebook type information terminal 5200.
  • the notebook type information terminal 5200 includes a main body 5201 of the information terminal, a display unit 5202, and a keyboard 5203.
  • the miniaturized microcontroller according to one aspect of the present invention, the limited space inside the notebook type information terminal can be effectively used.
  • the storage device according to one aspect of the present invention may be used for the storage of the notebook type information terminal. As a result, the storage capacity per unit area of the storage can be increased.
  • a smartphone and a notebook-type information terminal are taken as examples of electronic devices, which are shown in FIGS. 48A and 48B, respectively, but information terminals other than the smartphone and the notebook-type information terminal can be applied.
  • information terminals other than smartphones and notebook-type information terminals include PDA (Personal Digital Assistant), desktop-type information terminals, workstations, and the like.
  • FIG. 48C shows a portable game machine 5300, which is an example of a game machine.
  • the portable game machine 5300 has a housing 5301, a housing 5302, a housing 5303, a display unit 5304, a connection unit 5305, an operation key 5306, and the like.
  • the housing 5302 and the housing 5303 can be removed from the housing 5301.
  • the connection unit 5305 provided in the housing 5301 to another housing (not shown)
  • the image output to the display unit 5304 can be output to another video device (not shown). it can.
  • the housing 5302 and the housing 5303 can each function as operation units.
  • a storage device or a semiconductor device according to one aspect of the present invention can be incorporated into a chip or the like provided on a substrate of the housing 5301, the housing 5302, and the housing 5303.
  • FIG. 48D shows a stationary game machine 5400, which is an example of a game machine.
  • a controller 5402 is connected to the stationary game machine 5400 wirelessly or by wire.
  • a miniaturized microcontroller for a game machine such as a portable game machine 5300 or a stationary game machine 5400, the limited space inside the game machine can be effectively used. .. Further, a storage device or a semiconductor device according to one aspect of the present invention may be used for the storage of the portable game machine. As a result, the storage capacity per unit area of the storage can be increased.
  • FIGS. 48C and 48D a portable game machine and a stationary game machine are illustrated as examples of the game machine, but the game machine to which the microcontroller of one aspect of the present invention is applied is not limited to this.
  • Examples of the game machine to which the microcontroller of one aspect of the present invention is applied include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a pitching machine for batting practice installed in a sports facility, and the like. Can be mentioned.
  • the storage device or semiconductor device of one aspect of the present invention can be applied to a large computer.
  • FIG. 48E is a diagram showing a supercomputer 5500, which is an example of a large computer.
  • FIG. 48F is a diagram showing a rack-mounted computer 5502 included in the supercomputer 5500.
  • the supercomputer 5500 has a rack 5501 and a plurality of rack mount type computers 5502.
  • the plurality of calculators 5502 are stored in the rack 5501.
  • the computer 5502 is provided with a plurality of substrates 5504, and the microprocessor according to one aspect of the present invention can be mounted on the substrate.
  • the miniaturized microcontroller according to one aspect of the present invention the limited space of a large computer can be effectively used.
  • a storage device or a semiconductor device according to one aspect of the present invention may be used for the storage of a large computer. As a result, the storage capacity per unit area of the storage can be increased.
  • a supercomputer is illustrated as an example of a large computer, but the large computer to which the microcontroller according to one aspect of the present invention is applied is not limited to this.
  • Examples of the large-scale computer to which the microcontroller according to one aspect of the present invention is applied include a computer (server) that provides a service, a large-scale general-purpose computer (mainframe), and the like.
  • FIG. 48G shows an electric refrigerator / freezer 5800, which is an example of an electric appliance.
  • the electric refrigerator / freezer 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the storage device or semiconductor device according to one aspect of the present invention can also be applied to the electric refrigerator / freezer 5800.
  • the miniaturized microcontroller according to one aspect of the present invention to the electric refrigerator / freezer 5800, the limited space of the electric refrigerator / freezer can be effectively used.
  • electric refrigerators and freezers have been described as an example of electric appliances
  • other electric appliances include, for example, vacuum cleaners, microwave ovens, electric ovens, rice cookers, water heaters, IH cookers, water servers, and air conditioners. Examples include washing machines, dryers, and audiovisual equipment.
  • the electronic device described in this embodiment the function of the electronic device, its effect, etc. can be appropriately combined with the description of other electronic devices.
  • A1-A2 Part, B1-B2: Part, C1-C2: Part, PON1: Signal, PON2: Signal, RTr1: Conductor, Str1: Transistor, Str2: Conductor, T1: Period, T2: Period, T3: Period , T4: Period, T5: Period, T6: Period, T7: Period, T8: Period, T9: Period, T10: Period, T11: Period, T12: Period, 100: Storage device, 105: Area, 110: Memory cell array , 120: Memory string, 121: Substrate, 122: Insulator, 123: Insulator, 123A: Insulation film, 124: Insulator, 124A: Insulation film, 125: Semiconductor, 125A: Semiconductor film, 126: Insulation, 126A : Insulation film, 126B: Insulator, 127: Semiconductor, 127A: Semiconductor film, 128: Insulation, 128A: Insulation film,

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Abstract

信頼性の高い記憶装置を提供する。 第１方向に延在する第１導電体の側面に、第１導電体側から見て、第１絶縁体と、第１半導体と、第２絶縁体と、第２半導体と、第３絶縁体とを順に設ける。第１導電体に、第１絶縁体、第１半導体、第２絶縁体、第４絶縁体、第２半導体、および第３絶縁体を介して第２導電体と重なる第１領域と、第１絶縁体、第１半導体、第２絶縁体、第２半導体、および第３絶縁体を介して第３導電体と重なる第２領域を設ける。

Description

記憶装置
　本発明の一態様は、記憶装置に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタやダイオードなどの半導体素子や、半導体素子を含む回路は半導体装置である。また、表示装置、発光装置、照明装置、電気光学装置、記憶装置、撮像装置、通信装置および電子機器などは、半導体素子や半導体回路を含む場合がある。また、表示装置、発光装置、照明装置、電気光学装置、記憶装置、撮像装置、通信装置および電子機器なども、半導体装置と呼ばれる場合がある。
　近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である（特許文献１、特許文献２参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。特許文献３および特許文献４では、酸化物半導体を用いた記憶装置が開示されている。特許文献５では、電荷格納層として酸化物半導体を用いた半導体メモリが開示されている。
　また、非特許文献１では、結晶性酸化物半導体として、ＣＡＡＣ−ＩＧＺＯが開示されている。また、非特許文献１では、ＣＡＡＣ−ＩＧＺＯの成長メカニズムなども開示されている。
米国特許公開２０１１／００６５２７０Ａ１公報 米国特許第９６３４０９７Ｂ２公報 特開２０１８−２０７０３８号公報 特開２０１９−８８６２号公報 特開２０１８−１５７２０５号公報
Ｎｏｂｏｒｕ　Ｋｉｍｉｚｕｋａ　ａｎｄ　Ｓｈｕｎｐｅｉ　Ｙａｍａｚａｋｉ、「ＰＨＹＳＩＣＳ　ＡＮＤ　ＴＥＣＨＮＯＬＯＧＹ　ＯＦ　ＣＲＹＳＴＡＬＬＩＮＥ　ＯＸＩＤＥ　ＳＥＭＩＣＯＮＤＵＣＴＯＲ　ＣＡＡＣ−ＩＧＺＯ」　ＦＵＮＤＡＭＥＮＴＡＬＳ（米国）、Ｗｉｌｅｙ−ＳＩＤ　Ｓｅｒｉｅｓ　ｉｎ　Ｄｉｓｐｌａｙ　Ｔｅｃｈｎｏｌｏｇｙ、２０１７、ｐ．９４−９７
　特許文献１、および特許文献２においては、記憶素子（メモリセルともいう）が複数積層しており、これらが直列に接続することで、三次元構造のメモリセルアレイ（メモリストリングともいう）を構成している。
　特許文献１においては、柱状に設けられた半導体が、電荷蓄積層を有する絶縁体と接している。特許文献２においては、柱状に設けられた半導体が、トンネル誘電体として機能する絶縁体と接している。特許文献１および特許文献２ともに、メモリセルへの情報の書き込みは、絶縁体を介して電荷の引き抜きおよび注入によって行われる。この場合、半導体と絶縁体が接する界面に、トラップセンターが形成される場合がある。トラップセンターは、電子を捕獲し、トランジスタのしきい値電圧を変動させる場合がある。よって、記憶装置の信頼性に悪影響を及ぼす恐れがある。
　本発明の一態様は、信頼性の高い記憶装置を提供することを課題の一とする。または、本発明の一態様は、記憶容量の大きい記憶装置を提供することを課題の一とする。または、本発明の一態様は、占有面積が小さい記憶装置を提供することを課題の一とする。または、本発明の一態様は、製造コストの低い記憶装置を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、製造コストの低い半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、第１導電体と、第２導電体と、第３導電体と、第４導電体と、第１絶縁体と、第２絶縁体と、第３絶縁体と、第４絶縁体と、第１半導体と、第２半導体と、を有し、第１導電体は第１方向に延在し、第１導電体の第１方向に延在する側面において、第１絶縁体は第１導電体に隣接して設けられ、第１半導体は第１絶縁体に隣接して設けられ、第２絶縁体は第１半導体に隣接して設けられ、第２半導体は第２絶縁体に隣接して設けられ、第３絶縁体は第２半導体に隣接して設けられ、第１方向において、第１トランジスタが設けられる第１領域と、第２トランジスタが設けられる第２領域と、が積層して設けられ、第１領域において、第２導電体が第３絶縁体と隣接して設けられ、第２導電体は、第１トランジスタのゲートとして機能し、第４絶縁体が、第２半導体と第２絶縁体との間に隣接して設けられ、第２領域において、第３導電体が第３絶縁体と隣接して設けられ、第３導電体は、第２トランジスタのコントロールゲートとして機能し、第２半導体は、第２トランジスタのフローティングゲートとして機能し、第１トランジスタのソースおよびドレインの一方は、第２トランジスタのフローティングゲートと電気的に接続している記憶装置である。
　本発明の一態様において、第１領域は、第１絶縁体、第１半導体、第２絶縁体、第４絶縁体、第２半導体、第３絶縁体、第２半導体、および第３絶縁体が同心円状に設けられている記憶装置が好ましい。
　本発明の一態様において、第２領域は、第１絶縁体、第１半導体、第２絶縁体、第２半導体、第３絶縁体、第２半導体、および第３絶縁体が同心円状に設けられている記憶装置が好ましい。
　本発明の一態様において、第２半導体が酸化物半導体である記憶装置が好ましい。
　本発明の一態様において、第１半導体が酸化物半導体である記憶装置が好ましい。
　本発明の一態様において、ゲートに与える第１トランジスタを非導通状態とするための第１電位は、コントロールゲートに与える第２トランジスタを非導通状態とする第２電位よりも小さい電位である記憶装置が好ましい。
　本発明の一態様により、信頼性の高い記憶装置を提供することができる。また、本発明の一態様により、記憶容量の大きい記憶装置を提供することができる。本発明の一態様により、占有面積が小さい記憶装置を提供することができる。また、本発明の一態様により、製造コストの低い記憶装置を提供することができる。また、本発明の一態様により、信頼性の高い半導体装置を提供することができる。また、本発明の一態様により、製造コストの低い半導体装置を提供することができる。また、本発明の一態様により、新規な半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１は、記憶装置の斜視図である。
図２は、記憶装置の断面図である。
図３は、メモリストリングの断面図である。
図４は、メモリストリングの断面図である。
図５Ａおよび図５Ｂは、メモリストリングの断面図である。
図６Ａは、記憶素子の断面図である。図６Ｂは、記憶素子の斜視断面図である。
図７Ａおよび図７Ｂは、メモリストリングの断面図である。
図８ＡはＩＧＺＯの結晶構造の分類を説明する図である。図８ＢはＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図８ＣはＣＡＡＣ−ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図９Ａ乃至図９Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１０Ａ乃至図１０Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１１Ａ乃至図１１Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１２Ａ乃至図１２Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１３Ａ乃至図１３Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１４Ａ乃至図１４Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１５Ａ乃至図１５Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１６Ａ乃至図１６Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１７Ａおよび図１７Ｂは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１８Ａおよび図１８Ｂは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図１９Ａ乃至図１９Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２０Ａ乃至図２０Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２１Ａ乃至図２１Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２２Ａ乃至図２２Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２３Ａ乃至図２３Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２４Ａ乃至図２４Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２５Ａ乃至図２５Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２６Ａ乃至図２６Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２７Ａ乃至図２７Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２８Ａ乃至図２８Ｃは、本発明の一態様に係る半導体装置の作製工程を説明する断面図である。
図２９は、メモリストリングの回路構成例を説明する図である。
図３０は、メモリストリングの回路構成例を説明する図である。
図３１は、メモリストリングの書き込み動作例を説明するタイミングチャートである。
図３２Ａおよび図３２Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図３３Ａおよび図３３Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図３４Ａおよび図３４Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図３５Ａおよび図３５Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図３６Ａおよび図３６Ｂは、メモリストリングの書き込み動作例を説明する回路図である。
図３７は、メモリストリングの断面図である。
図３８Ａおよび図３８Ｂは、メモリストリングの読み出し動作例を説明するタイミングチャートである。
図３９Ａおよび図３９Ｂは、メモリストリングの読み出し動作例を説明する回路図である。
図４０Ａおよび図４０Ｂは、トランジスタのＩｄ−Ｖｇ特性を説明する図である。
図４１は、半導体装置の構成例を説明するブロック図である。
図４２Ａ乃至図４２Ｃは、半導体装置の構成例を説明する斜視図である。
図４３Ａおよび図４３Ｂは、読み書き回路の構成例を説明する斜視図である。
図４４は、読み書き回路の構成例を説明する図である。
図４５は、本発明の一態様に係る半導体装置を説明する断面図である。
図４６Ａは、半導体装置の模式図である。図４６Ｂは、半導体装置の斜視図である。
図４７Ａ乃至図４７Ｅは、記憶装置の一例を説明するための図である。
図４８Ａ乃至図４８Ｇは、電子機器の一例を説明するための図である。
　実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その説明の繰り返しは省略する。
　また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため図に反映しないことがある。
　また、図面などにおいて、説明を理解しやすくするために、一部の構成要素の記載を省略する場合がある。
　また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電気回路における「端子」とは、電流の入力または出力、電圧の入力または出力、もしくは、信号の受信または送信が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。
　なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
　また、本明細書等において、「電気的に接続」には、直接接続している場合と、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
　また、本明細書などにおいて、「平行」とは、例えば、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」および「直交」とは、例えば、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
　なお、本明細書などにおいて、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
　また、電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧と電位は互いに言い換えることが可能な場合が多い。本明細書などでは、特段の明示が無いかぎり、電圧と電位を言い換えることができるものとする。
　なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する。よって、「半導体」を「絶縁体」に置き換えて用いることも可能である。この場合、「半導体」と「絶縁体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「絶縁体」は、互いに読み換えることができる場合がある。
　また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する。よって、「半導体」を「導電体」に置き換えて用いることも可能である。この場合、「半導体」と「導電体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「導電体」は、互いに読み換えることができる場合がある。
　なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
　なお、本明細書等において、トランジスタの「オン状態」とは、トランジスタのソースとドレインが電気的に短絡しているとみなせる状態（「導通状態」ともいう。）をいう。また、トランジスタの「オフ状態」とは、トランジスタのソースとドレインが電気的に遮断しているとみなせる状態（「非導通状態」ともいう。）をいう。
　また、本明細書等において、「オン電流」とは、トランジスタがオン状態の時にソースとドレイン間に流れる電流をいう場合がある。また、「オフ電流」とは、トランジスタがオフ状態である時にソースとドレイン間に流れる電流をいう場合がある。
　また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」、「Ｈ電位」、または「Ｈ」ともいう）とは、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」、「Ｌ電位」、または「Ｌ」ともいう）よりも高い電位の電源電位を示す。また、ＶＳＳとは、ＶＤＤよりも低い電位の電源電位を示す。また、接地電位（以下、単に「ＧＮＤ」、または「ＧＮＤ電位」ともいう）をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
　また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型（ノーマリーオフ型）のｎチャネル型電界効果トランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、０Ｖより大きいものとする。また、明示されている場合を除き、「トランジスタのゲートにＨ電位を供給する。」とは、「トランジスタをオン状態にする。」と同義の場合がある。また、明示されている場合を除き、「トランジスタのゲートにＬ電位を供給する。」とは、「トランジスタをオフ状態にする。」と同義の場合がある。
　また、本明細書等において、ゲートとは、ゲート電極およびゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
　また、本明細書等において、ソースとは、ソース領域、ソース電極、およびソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
　また、本明細書等において、ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
　また、図面などにおいて、配線および電極などの電位をわかりやすくするため、配線および電極などに隣接してＨ電位を示す“Ｈ”、またはＬ電位を示す“Ｌ”を付記する場合がある。また、電位変化が生じた配線および電極などには、“Ｈ”または“Ｌ”を囲み文字で付記する場合がある。また、トランジスタがオフ状態である場合、当該トランジスタに重ねて“×”記号を付記する場合がある。
　また、一般に、「容量」は、２つの電極が絶縁体（誘電体）を介して向かい合う構成を有する。本明細書等において、「容量素子」とは、前述の「容量」である場合が含まれる。すなわち、本明細書等において、「容量素子」とは、２つの電極が絶縁体を介して向かい合う構成を有したもの、２本の配線が絶縁体を介して向かい合う構成を有したもの、または、２本の配線が絶縁体を介して配置されたもの、である場合が含まれる。
　また、本明細書等において、複数の要素に同じ符号を用いる場合、特にそれらを区別する必要があるときは、符号に、「＿１」、「＿２」、「［ｎ］」、「［ｍ，ｎ］」等、識別用の符号を付して記載する場合がある。例えば、２番目の配線ＧＬを、配線ＧＬ［２］と記載する場合がある。
（実施の形態１）
　図１に、本発明の一態様に係る記憶装置１００の斜視図を示す。記憶装置１００は、三次元積層構造を有する記憶装置である。図２は、図１に一点鎖線で示した部位Ａ１−Ａ２における各配線と導電体との接続部の断面図である。なお、図１などにおいて、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書などでは、Ｘ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。
　図２は、Ｘ−Ｚ平面の断面を示している。なお、前述した通り、説明をわかりやすくするため図１および図２などでは、構成要素の一部を省略している場合がある。
＜記憶装置の構成例＞
　本発明の一態様に係る記憶装置１００は、メモリセルアレイ１１０を有する。メモリセルアレイ１１０は複数のメモリストリング１２０を有する。メモリストリング１２０はＺ方向に延在し、ＸＹ平面上でマトリクス状に配置されている。
　図３に、本発明の一態様に係るメモリストリング１２０の断面構成例を示す。メモリストリング１２０は複数の記憶素子ＭＣ（「メモリセル」ともいう。）が直列に接続された構成を有する。本実施の形態では、記憶素子ＭＣが５つ直列に接続する場合を示しているが、メモリストリング１２０が備える記憶素子ＭＣの数は５に限定されるものではない。メモリストリング１２０が備える記憶素子ＭＣの数をｎとすると、ｎは２以上の整数であればよい。
　また、メモリストリング１２０は、複数の導電体ＷＷＬと、複数の導電体ＲＷＬと、導電体ＲＰと、導電体ＷＰと、を有する。複数の導電体ＷＷＬと複数の導電体ＲＷＬは、絶縁体１２３を介して交互に積層して設けられている。導電体ＷＰおよび導電体ＲＰは、複数の導電体ＷＷＬおよび複数の導電体ＲＷＬよりも下層に設けられている。
　図３では、５つの記憶素子ＭＣを記憶素子ＭＣ［１］乃至記憶素子ＭＣ［５］と示している。なお、記憶素子ＭＣ［１］乃至記憶素子ＭＣ［５］に共通の事柄を説明する場合は単に「記憶素子ＭＣ」と示す。導電体ＷＷＬ、導電体ＲＷＬ、および絶縁体１２３などの他の構成要素も同様である。
　導電体ＷＷＬ、導電体ＲＷＬ、導電体ＲＰ、および導電体ＷＰは、メモリセルアレイ１１０を越えて延在している。また、導電体ＷＷＬおよび導電体ＲＷＬは、メモリセルアレイ１１０の外側で、階段状に積層している（図１および図２参照。）。
　図３に一点鎖線で示した部位Ｂ１−Ｂ２をＺ方向から見た断面を図５Ａに示す。図３に一点鎖線で示した部位Ｃ１−Ｃ２をＺ方向から見た断面を図５Ｂに示す。図３に二点鎖線で示した領域１０５の拡大図を図６Ａに示す。図６Ａは、記憶素子ＭＣの断面図に相当する。
　メモリストリング１２０は、基体１２１上に導電体ＲＰを有する。基体１２１としては、例えば絶縁体を用いればよい。また、導電体ＲＰ上に絶縁体１２３［１］、導電体ＷＰ、絶縁体１２３［２］、導電体ＷＷＬ［１］、絶縁体１２３［３］、導電体ＲＷＬ［１］、絶縁体１２３［４］、導電体ＷＷＬ［２］、絶縁体１２３［５］、導電体ＲＷＬ［２］、絶縁体１２３［６］、導電体ＷＷＬ［３］、絶縁体１２３［７］、導電体ＲＷＬ［３］、絶縁体１２３［８］、導電体ＷＷＬ［４］、絶縁体１２３［９］、導電体ＲＷＬ［４］、絶縁体１２３［１０］、導電体ＷＷＬ［５］、絶縁体１２３［１１］、導電体ＲＷＬ［５］、および絶縁体１２２を有する（図３参照）。
　また、メモリストリング１２０は、絶縁体１２３［１］、導電体ＷＰ、絶縁体１２３［２］、導電体ＷＷＬ［１］、絶縁体１２３［３］、導電体ＲＷＬ［１］、絶縁体１２３［４］、導電体ＷＷＬ［２］、絶縁体１２３［５］、導電体ＲＷＬ［２］、絶縁体１２３［６］、導電体ＷＷＬ［３］、絶縁体１２３［７］、導電体ＲＷＬ［３］、絶縁体１２３［８］、導電体ＷＷＬ［４］、絶縁体１２３［９］、導電体ＲＷＬ［４］、絶縁体１２３［１０］、導電体ＷＷＬ［５］、絶縁体１２３［１１］、導電体ＲＷＬ［５］、および絶縁体１２２の、それぞれの一部を除去した開口１４１（図４参照）を有する。開口１４１を認識しやすくするため、図４では開口１４１内に設けられる構成要素を破線で示している。
　開口１４１はＺ方向に延在し、導電体ＲＰに達する。また、開口１４１において、導電体ＷＷＬと重なる領域１４２の径は、導電体ＲＷＬと重なる領域１４３の径よりも大きい。よって、開口１４１の側面は凹凸形状を有する。
　また、開口１４１の側面に沿って、絶縁体１２４、および半導体１２５が設けられている。半導体１２５は絶縁体１２４を介して開口１４１の側面と重なる領域を有する。
　また、メモリストリング１２０は、Ｚ方向に延在する導電体１３０を有する。導電体１３０は開口１４１の中心もしくは中心付近に設けられている。また、導電体１３０の開口１４１の側面と重なる領域に絶縁体１２９、半導体１２７、および絶縁体１２６が設けられている。半導体１２７は、絶縁体１２９を介して、導電体１３０の側面と重なる領域を有する。絶縁体１２６は、絶縁体１２９、および半導体１２７を介して、導電体１３０の側面と重なる領域を有する。また、開口１４１の底部（導電体ＲＰ近傍）において、半導体１２７は導電体ＲＰと電気的に接続する領域を有する。また、開口１４１の底部（導電体ＷＰ近傍）において、半導体１２５は導電体ＷＰと電気的に接続する領域を有する。また、開口１４１の底部において、導電体１３０は、絶縁体１２９、および半導体１２７を介して導電体ＲＰと重なる領域を有する。また、導電体ＷＷＬおよび絶縁体１２３と重なる領域において、半導体１２５と絶縁体１２６の間に絶縁体１２８が設けられている。
　導電体ＲＷＬと導電体１３０との間には、導電体ＲＷＬ側から、絶縁体１２４、半導体１２５、絶縁体１２６、半導体１２７、絶縁体１２９が順に設けられる（図５Ａ参照）。導電体ＷＷＬと導電体１３０との間には、導電体ＷＷＬ側から、絶縁体１２４、半導体１２５、絶縁体１２８、絶縁体１２６、半導体１２７、および絶縁体１２９が順に設けられる（図５Ｂ参照）。
　記憶素子ＭＣは、トランジスタＷＴｒとトランジスタＲＴｒを有する（図６Ａ参照）。絶縁体１２８、導電体ＷＷＬ、および導電体１３０が重なる領域がトランジスタＷＴｒとして機能する。導電体ＷＷＬがトランジスタＷＴｒのゲート電極として機能する。また、半導体１２５の一部が、トランジスタＷＴｒのチャネルが形成される半導体層として機能する。トランジスタＷＴｒのチャネルが形成される半導体層は、絶縁体１２４の一部を介してゲート電極（導電体ＷＷＬ）と重なる。なお、本実施の形態などでは、導電体ＷＷＬの一部がゲート電極として機能する例を示しているが、ゲート電極および導電体ＷＷＬをそれぞれ独立して設け、両者を電気的に接続してもよい。
　絶縁体１２８、導電体ＲＷＬ、および導電体１３０が重なる領域がトランジスタＲＴｒとして機能する。導電体ＲＷＬがトランジスタＲＴｒのコントロールゲート電極として機能する。また、導電体１３０がトランジスタＲＴｒのバックゲート電極として機能する。半導体１２５の一部が、トランジスタＲＴｒのフローティング電極として機能する。フローティング電極は、電荷を保持する機能を有する。半導体１２７の一部が、トランジスタＲＴｒのチャネルが形成される半導体層として機能する。トランジスタＲＴｒのチャネルが形成される半導体層は、絶縁体１２６、半導体１２５、および絶縁体１２４それぞれの一部を介してゲート電極（導電体ＲＷＬ）と重なる。トランジスタＲＴｒのチャネルが形成される半導体層は、絶縁体１２９の一部を介してバックゲート電極（導電体１３０）と重なる。なお、本実施の形態などでは、導電体ＲＷＬの一部がバックゲート電極として機能する例を示しているが、バックゲート電極および導電体ＲＷＬをそれぞれ独立して設け、両者を電気的に接続してもよい。
　ここで、バックゲートについて説明しておく。ゲート（あるいはコントロールゲート、フローティングゲート）とバックゲートは、半導体層のチャネル形成領域を介して重なるように配置される。また、バックゲートの電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。ゲート（あるいはコントロールゲート、フローティングゲート）とバックゲートのそれぞれに対し、「第１乃至第３ゲート」と序数を付して説明する場合がある。
　ゲート（あるいはコントロールゲート、フローティングゲート）とバックゲートは、導電層または抵抗率が小さい半導体層などで形成されるため、トランジスタの外部で生じる電場が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気に対する静電遮蔽機能）を有する。すなわち、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。
　また、バックゲートの電位を制御することで、トランジスタのしきい値電圧を制御することができる。バックゲートの電位は、ゲートと同じ電位にしてもよく、接地電位（ＧＮＤ電位）や任意の電位としてもよい。
　トランジスタＷＴｒおよびトランジスタＲＴｒのチャネルが形成される半導体層は、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。
　なお、トランジスタに用いる半導体層は積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
　トランジスタＷＴｒおよびトランジスタＲＴｒに用いられる半導体層は、金属酸化物を有する酸化物半導体であることが好ましい。金属酸化物を半導体層に用いたトランジスタは、アモルファスシリコンを半導体層に用いたトランジスタと比べ、高い電界効果移動度が得られる。また、多結晶シリコンを半導体層に用いたトランジスタでは、半導体層に結晶粒界が生じる恐れがある。結晶粒界では、キャリアが捕獲され、トランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。一方、詳細は後述するが、酸化物半導体では、結晶粒界を持たない結晶構造を実現することができる。このような酸化物半導体を半導体層に用いることは、高いオン電流および電界効果移動度など、良好な電気特性を有するトランジスタが実現できるため、好適である。また、酸化物半導体、特に結晶性の酸化物半導体であるＣＡＡＣ−ＩＧＺＯにおいては、被形成面に垂直な方向にｃ軸が配向する、数ｎｍ（例えば、１~３ｎｍ）のナノクラスター同士が連結した特徴的な配列を持つ。そのため、Ｚ方向に延在した開口内においても、明確な結晶粒界が確認されない結晶構造を形成することが可能となる。
　特に、トランジスタＷＴｒは、チャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）であることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく少ない。トランジスタＷＴｒにＯＳトランジスタを用いると、トランジスタＲＴｒのフローティングゲート電極に書き込まれた電荷を長期間保持することができる。トランジスタＷＴｒにＯＳトランジスタを用いた場合、記憶素子ＭＣを「ＯＳメモリ」と呼ぶことができる。また、当該記憶素子ＭＣを含むメモリストリング１２０も「ＯＳメモリ」と呼ぶことができる。また、記憶装置１００も「ＯＳメモリ」と呼ぶことができる。
　ＯＳメモリは、電力の供給を停止しても、１年以上、さらには１０年以上の期間で書き込まれた情報を保持することができる。よって、ＯＳメモリを不揮発性メモリと見なすこともできる。
　また、ＯＳメモリは書き込まれた電荷量が長期間変化しにくいため、ＯＳメモリは２値（１ビット）に限らず、多値（マルチビット）の情報を保持可能である。
　また、ＯＳメモリはＯＳトランジスタを介してフローティングゲート電極のあるノードに電荷を書き込む方式であるため、従来のフラッシュメモリで必要であった高電圧が不要であり、高速な書き込み動作も実現できる。また、フラッシュメモリで行われるデータ書き換え前の消去動作が、ＯＳメモリでは不要である。また、フローティングゲートまたは電荷捕獲層への電荷注入および引き抜きも行われないため、ＯＳメモリは実質的に無制限回のデータの書き込みおよび読み出しが可能である。ＯＳメモリは、従来のフラッシュメモリと比較して劣化が少なく、高い信頼性が得られる。
　また、ＯＳメモリは磁気抵抗メモリ（ＭＲＡＭ）あるいは抵抗変化型メモリ（ＲｅＲＡＭ）などのように原子レベルでの構造変化を伴わない。よって、ＯＳメモリは、磁気抵抗メモリおよび抵抗変化型メモリよりも書き換え耐性に優れている。
　また、ＯＳトランジスタは高温環境下でもオフ電流がほとんど増加しない。具体的には室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。ＯＳメモリを含む記憶装置は、高温環境下においても動作が安定し、高い信頼性が得られる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。半導体装置を構成するトランジスタにＯＳトランジスタを用いることで、高温環境下においても動作が安定し、信頼性の良好な半導体装置が実現できる。
　半導体１２７はｎ型の半導体であることが好ましい。また、半導体１２５の導電体ＷＷＬと重なる領域はｉ型または実質的にｉ型の半導体であることが好ましい。この場合、トランジスタＷＴｒはエンハンスメント型（ノーマリーオフ型）のトランジスタ、トランジスタＲＴｒはデプレッション型（ノーマリーオン型）のトランジスタになる。
　図６Ｂに、記憶素子ＭＣの斜視断面図を示す。なお、記憶素子ＭＣの構造を分かりやすくするため、図６Ｂでは絶縁体１２３の記載を省略している。
　なお、図５Ａは、トランジスタＲＴｒの中心または中心付近のＸ−Ｙ平面に相当し、図５Ｂは、トランジスタＷＴｒの中心または中心付近のＸ−Ｙ平面に相当する。図５Ａおよび図５Ｂにおいて、導電体１３０の断面形状が円形である場合、絶縁体１２９は導電体１３０の外側に同心円状に設けられ、半導体１２７は絶縁体１２９の外側に同心円状に設けられ、絶縁体１２６は半導体１２７の外側に同心円状に設けられ、半導体１２５は絶縁体１２６の外側に同心円状に設けられ、絶縁体１２４は半導体１２５の外側に同心円状に設けられている。また、絶縁体１２８は、絶縁体１２６と半導体１２５の間に同心円状に設けられている。
　また、導電体１３０の断面形状は円形に限らない。図７Ａに示すように、導電体１３０の断面形状は矩形でもよい。また、図７Ｂに示すように、導電体１３０の断面形状は三角形でもよい。
　なお、メモリストリング１２０を記憶装置ということもできるし、記憶素子ＭＣを記憶装置ということもできる。
〔半導体装置の構成材料〕
　続いて、記憶装置１００に用いることができる構成材料について説明する。
［基板］
　記憶装置１００は基板上に設けることができる。基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
［絶縁体］
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、ＯＳトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　また、半導体１２５および／または半導体１２７に酸化物半導体を用いる場合、半導体に接する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを半導体１２５および／または半導体１２７と接する構造とすることで、半導体１２５および／または半導体１２７が有する酸素欠損を補償することができる。
［導電体］
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に金属酸化物の一種である酸化物半導体を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される酸化物半導体に含まれる金属元素と、酸素と、を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される酸化物半導体に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
［酸化物半導体］
　半導体１２５および半導体１２７として、半導体として機能する金属酸化物（酸化物半導体）を用いることが好ましい。以下では、半導体１２５および半導体１２７に適用可能な酸化物半導体について説明する。
　酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、及び錫の中から選ばれる一または複数とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
〔結晶構造の分類〕
　まず、酸化物半導体における、結晶構造の分類について、図８Ａを用いて説明を行う。図８Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図８Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図８Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図８Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図８Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。また、図２４Ｂ、図２４Ｃの縦軸Ｉｎｔｅｎｓｉｔｙ［ａ．ｕ．］は、強度（任意単位）を示す。なお、図８Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図８Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
　図８Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図８Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図８Ｃに示す。図８Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図８Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
　図８Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
［酸化物半導体の構造］
　なお、酸化物半導体は、結晶構造に着目した場合、図８Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　続いて、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
［酸化物半導体の構成］
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
〔酸化物半導体を有するトランジスタ〕
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。また、高純度真性又は実質的に高純度真性であることをｉ型または実質的にｉ型と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカル土類金属、鉄、ニッケル、シリコン等がある。
〔不純物〕
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体のチャネル形成領域におけるシリコンや炭素の濃度と、酸化物半導体のチャネル形成領域どの界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体のチャネル形成領域において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
〔その他の半導体材料〕
　半導体１２５および半導体１２７に用いることができる半導体材料は、上述の酸化物半導体に限られない。半導体１２５および半導体１２７として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いてもよい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
　本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
　層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
　半導体１２５および半導体１２７として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。半導体１２５および半導体１２７として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
＜記憶装置の作製方法例＞
　次に、本発明に係る記憶装置の作製方法例を図９Ａ乃至図２８Ｃを参照して説明する。なお、図９Ａ乃至図２８Ｃの各図において、Ａは、Ｚ方向から見た上面図であり、Ｂは、にＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、Ｃは、ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図である。なお、本作製方法では、２つ（「２段」ともいう。）の記憶素子ＭＣを有する１つのメモリストリング１２０を作製する例を示すが、本実施の形態はこれに限らない。メモリストリング１２０は、３段以上の記憶素子ＭＣを有していてもよい。例えば、メモリストリング１２０は、３２段以上、好ましくは６４段以上、より好ましくは１２８段以上、さらに好ましくは２５６段以上の記憶素子ＭＣを有していることが好ましい。
　まず、絶縁表面を有する基体１２１上に導電体ＲＰを形成し、導電体ＲＰの周囲に、絶縁体１３２を形成する（図９Ａ乃至図９Ｃ参照。）。
　具体的には、導電膜を形成し、リソグラフィー法を用いて該導電膜を加工し、導電体ＲＰを形成する。次に、導電体ＲＰを覆うように基体１２１上に絶縁膜を形成する。次に該絶縁膜に対して平坦化処理を行うことが好ましい。該平坦化処理では、導電体ＲＰの表面が露出するまで、該絶縁膜を研磨することが好ましい。上記方法により、絶縁体１３２を形成することができる。ただし、導電体ＲＰおよび絶縁体１３２の形成方法はこれに限らない。基体１２１上に絶縁体１３２を形成し、絶縁体１３２の不要な部分を除去することで、溝や開口を形成し、該溝や該開口部に導電体ＲＰを埋め込むように形成してもよい。このような導電体の形成方法をダマシン法（シングルダマシン法、デュアルダマシン法）と呼ぶ場合がある。上記方法により、図９Ａ乃至図９Ｃに示す構造を得ることができる。
　導電体ＲＰや、絶縁体１３２の形成は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　なお、リソグラフィー法では、まず、フォトマスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。
　また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。
　上記加工は、ドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　導電膜のエッチングにハードマスクを用いる場合、当該エッチング処理は、ハードマスクの形成に用いたレジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。上記導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　導電体ＲＰとなる導電膜は、スパッタリング法を用いて、金属元素を含む導電膜を形成することが好ましい。また、ＣＶＤ法を用いて形成することもできる。
　絶縁体１３２の表面は、必要に応じて、平坦化処理が行われていることが好ましい。平坦化処理には、化学機械研磨（ＣＭＰ）法やリフロー法を用いることができる。
　導電体ＲＰおよび絶縁体１３２上に絶縁膜１２３Ａ、導電体ＷＰを積層し、その上に絶縁膜１２３Ａおよび導電膜１３６Ａ、並びに絶縁膜１２３Ａおよび導電膜１３４Ａを交互に積層する。本実施の形態では、絶縁体１３２上に絶縁膜１２３Ａを形成し、絶縁膜１２３Ａ上に導電体ＷＰを形成し、導電膜１３４Ａ上に絶縁膜１２３Ａを形成し、絶縁膜１２３Ａ上に導電膜１３６Ａを形成し、絶縁膜１３７Ａ、絶縁膜１２３Ａおよび導電膜１３８Ａを形成する例を示す（図９Ａ乃至図９Ｃ参照。）。導電膜１３４Ａ、導電膜１３６Ａ、導電膜１３８Ａ、絶縁膜１３７Ａおよび絶縁膜１２３Ａの形成には、ＣＶＤ法を用いることができる。また、スパッタリング法を用いてもよい。
　導電体ＲＰ、導電体ＷＰ、導電膜１３４Ａ、および導電膜１３６Ａとして、不純物が添加されたシリコンや、金属など、導電性を有する材料を用いることができる。また最上層に形成される導電膜１３８Ａは、後工程において、メタルマスクとして用いることができる。導電体ＲＰ、導電体ＷＰ、導電膜１３４Ａ、および導電膜１３６Ａは、後工程において、選択的にエッチングを行う必要があるため、絶縁体１２２、および導電膜１３４Ａと異なる材料であることが好ましい。導電体ＲＰ、導電体ＷＰ、導電膜１３４Ａ、および導電膜１３６Ａとして、シリコンを用いる場合、アモルファスシリコンや、ポリシリコンを用いることができる。また、シリコンに導電性を持たせるため、ｐ型不純物やｎ型不純物を添加してもよい。また、シリコンを含む導電性材料として、チタン、コバルト、またはニッケルを含むシリサイドを導電体ＲＰ、導電体ＷＰ、導電膜１３４Ａ、および導電膜１３６Ａとして用いることができる。また、金属材料を導電体ＲＰ、導電体ＷＰ、導電膜１３４Ａ、および導電膜１３６Ａに用いる場合、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。
　絶縁体１３２、絶縁膜１３７Ａおよび絶縁膜１２３Ａとして、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などを用いることができる。絶縁膜１３７Ａは、絶縁膜１２３Ａとは異なる種類の絶縁膜とすることで、後工程における選択的にエッチングを行うなどの加工を容易にすることができる。酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを用いること用いることができる。
　また、本実施の形態では、絶縁膜１２３Ａを６層、導電膜１３４Ａを２層、および導電膜１３６Ａを２層形成する例を示したが、積層数は、これに限らない。求められる半導体装置の性能に応じて、それぞれ形成することができる。
　次に、導電膜１３８Ａ上にマスクを形成し、導電膜１３８Ａ、絶縁膜１３７Ａ、絶縁膜１２３Ａ、導電膜１３４Ａ、および導電膜１３６Ａを、リソグラフィー法を用いて加工し、導電体ＷＰが露出するように第１の開口を形成する（図１０Ａ乃至図１０Ｃ参照。）。
　次に、導電膜１３６Ａ及び絶縁膜１２３Ａに対して等方性エッチングを行い、導電膜１３６Ａの開口の径を拡げる（図１１Ａ乃至図１１Ｃ参照。）。導電膜１３６Ａ及び絶縁膜１２３Ａに対する等方性エッチングは、膜ごとに処理してもよいし、一括で処理してもよい。この処理により、導電膜１３６Ａ及び絶縁膜１２３Ａの開口の径は、導電膜１３８Ａ、絶縁膜１３７Ａ、および導電膜１３４Ａの開口の径より大きくなる。また、導電膜１３６Ａ及び絶縁膜１２３Ａは、上部または下部に位置する導電膜１３８Ａ、絶縁膜１３７Ａ、および導電膜１３４Ａの側面に対して、凹部を有しているといえる。このような加工には、ガス、ラジカル、プラズマなどを用いたドライエッチングによる等方性エッチングや、液体を用いたウェットエッチングによる等方性エッチングを用いることができる。ウェットエッチングに用いる液体をエッチャントと呼ぶことがある。ドライエッチングを用いて等方性エッチングを行う場合、塩素、臭素、およびフッ素の少なくとも一を含むガス、ラジカル、プラズマなどを用いることができる。等方性エッチングは、第１の開口の形成に用いたマスクを除去せずに行うことが好ましい。
　次に、導電膜１３８Ａ上、および第１の開口内部に、絶縁膜１２４Ａを形成する（図１２Ａ乃至図１２Ｃ参照。）。なお、図示しないが、絶縁膜１２４Ａは、積層構造を有していてもよい。絶縁膜１２４Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁膜１２４Ａを形成してもよい。絶縁膜１２４Ａが積層構造を有する場合、各絶縁膜は、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。
　上記の方法で形成された絶縁膜１２４Ａは、被覆性が良く、導電膜１３６Ａ及び絶縁膜１２３Ａが有する凹部に対しても絶縁膜１２４Ａを形成することができる。
　次に、第１の開口底部に形成された絶縁膜１２４Ａを除去して、絶縁体１２４を得る。絶縁膜１２４Ａの除去には、異方性エッチングを用いることが好ましい。このとき、導電膜１３８Ａ上の絶縁膜１２４Ａも除去されるため、絶縁体１２４は、第１の開口の側壁のみに設けられる（図１３Ａ乃至図１３Ｃ参照。）。第１の開口底部の絶縁膜１２４Ａを除去することで、導電体ＷＰが露出する。
　次に、導電膜１３８Ａ上、および第１の開口内部に、半導体膜１２５Ａを形成する（図１４Ａ乃至図１４Ｃ参照。）。なお、図示しないが、半導体膜１２５Ａは、積層構造を有していてもよい。
　半導体膜１２５Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＭＯＣＶＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて半導体膜１２５Ａを形成してもよい。半導体膜１２５Ａは、ＣＡＡＣ構造を有する酸化物半導体であることが好ましい。半導体膜１２５ＡがＣＡＡＣ構造を有する酸化物半導体である場合、半導体膜１２５Ａのｃ軸は、第１の開口内部において、被形成面の法線方向に配向する。
　ここで、半導体膜１２５Ａを高抵抗化し、高抵抗領域（Ｉ型領域）を形成してもよい。高抵抗領域の形成方法として、半導体膜１２５Ａをマイクロ波で照射し、半導体膜１２５Ａに含まれる水素を除去すればよい。また、マイクロ波の照射を、酸素を含む雰囲気で行うことで、半導体膜１２５Ａに酸素が供給されるため、好ましい。例えば、酸素、およびアルゴンを含む雰囲気下において半導体膜１２５Ａの一部をマイクロ波で照射し、半導体膜１２５Ａを高抵抗化することができる。
　次に、半導体膜１２５Ａ上、および第１の開口内部に、絶縁膜１２８Ａを形成する（図１５Ａ乃至図１５Ｃ参照。）。なお、図示しないが、絶縁膜１２８Ａは、積層構造を有していてもよい。絶縁膜１２８Ａは、少なくとも、絶縁体１２４、および半導体膜１２５Ａを介して、導電膜１３６Ａ及び絶縁膜１２３Ａの凹部を充填するように形成されていればよく、必ずしも第１の開口内部全てを充填する必要は無い。絶縁膜１２８Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁膜１２８Ａを形成してもよい。
　次に、絶縁膜１２８Ａを加工して、絶縁体１２８を形成する（図１６Ａ乃至図１６Ｃ参照。）。当該加工により、半導体膜１２５Ａが再び露出する。絶縁膜１２８Ａの加工には、等方性エッチング、または異方性エッチングを用いることができる。絶縁膜１２８Ａの形成において、図１６Ａ乃至図１６Ｃに示すように、絶縁膜１２８Ａが凹部を充填し、第１の開口は完全に充填されていない場合は、絶縁膜１２８Ａの加工には、等方性エッチングを用いることが好ましい。一方、凹部および第１の開口を充填するように絶縁膜１２８Ａが形成されている場合は、異方性エッチングを用いることが好ましい。上記のような加工により、凹部の内部に、絶縁体１２８を形成することができる。
　なお半導体膜１２５Ａにおいて、選択的に低抵抗領域（Ｎ型領域）を形成するために導電膜を設ける構成としてもよい。図１７Ａおよび図１７Ｂでは、図１４Ｂおよび図１４Ｃとした後に導電膜１３９を選択的に設ける構成について図示している。導電膜１３９としては半導体膜１２５Ａから酸素を奪いやすい導電膜が好ましい。例えば、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）などの低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることができる。
　図１７Ａおよび図１７Ｂに図示するように導電膜１３９を形成した後、図１６Ａ乃至図１６Ｃで図示したように、絶縁体１２８を形成することができる（図１８Ａ乃至図１８Ｂ参照）。そのあとの工程については、以下の説明と同様となる。
　次に、第１の開口底部に形成された半導体膜１２５Ａ、導電体ＷＰおよび絶縁膜１２３Ａを除去する。第１の開口底部に形成された半導体膜１２５Ａ、導電体ＷＰおよび絶縁膜１２３Ａの除去には、異方性エッチングを用いることが好ましい。このとき、絶縁膜１３７Ａ上の導電膜１３８Ａ、絶縁体１２４、半導体膜１２５Ａ、および絶縁膜１２３Ａも除去される（図１９Ａ乃至図１９Ｃ参照。）。第１の開口底部の半導体膜１２５Ａ、導電体ＷＰおよび絶縁膜１２３Ａを除去することで、導電体ＲＰが露出する。
　次に、第１の開口内部に、絶縁膜１２６Ａを形成する（図２０Ａ乃至図２０Ｃ参照。）。
　絶縁膜１２６Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁膜１２６Ａを形成してもよい。
　ここで、加熱処理を行ってもよい。加熱処理は、窒素を含む雰囲気で、２００℃以上６００℃以下、このましくは、３００℃以上５００℃以下で行うことが好ましい。加熱処理を行う雰囲気は、上記に限らず、窒素、酸素、およびアルゴンの少なくとも一を含む雰囲気で行えばよい。また、加熱処理は、減圧雰囲気で行われてもよいし、大気圧雰囲気で行われてもよい。
　加熱処理により、絶縁膜１２６Ａと接する半導体１２５が低抵抗化し、低抵抗領域（Ｎ型領域）を形成することができる。低抵抗領域のキャリア濃度は、１×１０１８／ｃｍ３以上、好ましくは、１×１０１９／ｃｍ３以上、より好ましくは、１×１０２０／ｃｍ３以上であることが好ましい。
　次に、第１の開口底部に形成された絶縁膜１２６Ａを除去し、絶縁体１２６Ｂを得る。絶縁膜１２６Ａの除去には、異方性エッチングを用いることが好ましい。このとき、絶縁膜１３７Ａ上の絶縁膜１２６Ａも除去されるため、絶縁体１２６Ｂは、第１の開口の側壁および絶縁体１２８の側壁に設けられる（図２１Ａ乃至図２１Ｃ参照。）。第１の開口底部の絶縁膜１２６Ａを除去することで、導電体ＲＰが露出する。
　次に、第１の開口内部に、半導体膜１２７Ａを形成する（図２２Ａ乃至図２２Ｃ参照。）。半導体膜１２７Ａは、第１の開口の底部で導電体ＲＰと接続することができる。また、半導体膜１２７Ａは、ＣＡＡＣ構造を有する酸化物半導体であることが好ましい。半導体膜１２７ＡがＣＡＡＣ構造を有する酸化物半導体である場合、半導体膜１２７Ａのｃ軸は、第１の開口内部において、被形成面の法線方向に配向する。このとき、第１の開口の側面に位置する半導体膜１２７Ａのｃ軸は、図２２Ａ乃至図２２Ｃに示すｚ軸に垂直かつ、第１の開口の中心に向かって配向する。これにより、上記に位置する半導体１２７のｃ軸は、ｚ軸に垂直かつ、第１の開口の中心に向かって配向する。
　次に、半導体膜１２７Ａの上面に、絶縁膜１２９Ａを形成する（図２３Ａ乃至図２３Ｃ参照。）。絶縁膜１２９Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。ＣＶＤ法やＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができる。
　次に、絶縁膜１２９Ａの上面に、導電膜１３０Ａを形成する（図２４Ａ乃至図２４Ｃ参照。）。導電膜１３０Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。ＣＶＤ法やＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて形成してもよい。
　次に、導電膜１３０Ａを加工し、導電体１３０を得る（図２５Ａ乃至図２５Ｃ参照。）。該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　次に、絶縁膜１３７Ａ、絶縁膜１２３Ａ、導電膜１３４Ａ、および導電膜１３６Ａを加工し、図２６Ｂに示すような階段状の絶縁体１３７、絶縁体１２３、導電体１３４、および導電体１３６を形成する。絶縁膜１３７Ａ、絶縁膜１２３Ａ、導電膜１３４Ａ、および導電膜１３６Ａの加工において、絶縁膜１３７Ａ、絶縁膜１２３Ａ、導電膜１３４Ａ、および導電膜１３６Ａのエッチングと、マスクのスリミングを交互に行うことで、階段状の絶縁体１３７、絶縁体１２３、導電体１３４、および導電体１３６を形成することができる。
　次に、上記加工により除去された部分を埋め込むように絶縁体１３１を形成する。そして絶縁体１３１を、導電体１３０の表面が露出するまでＣＭＰ法等を用いて除去する（図２６Ａ乃至図２６Ｃ参照。）。絶縁体１３１は、ＣＶＤ法やスパッタ法を用いて形成することができる。
　次に、導電体１３０を覆うように絶縁体１５６を形成する（図２７Ａ乃至図２７Ｃ参照。）。絶縁体１５６は、ＣＶＤ法、ＡＬＤ法、スパッタリング法等を用いて形成することができる。
　次に、絶縁体１５６、絶縁体１２９、および絶縁体１３１を、リソグラフィー法を用いて加工し、導電体１３４、導電体１３６、導電体１３０、および半導体１２７を露出するように第２の開口を形成する。第２の開口は、階段状に形成された導電体１３４、および導電体１３６それぞれに対して形成する（図２７Ａ乃至図２７Ｃ参照。）。
　次に、第２の開口に埋め込むように、導電体１３４と電気的に接続する導電体１６１と、導電体１３６と電気的に接続する導電体１６２と、導電体１３０と電気的に接続する導電体１６３と、半導体１２７と電気的に接続する導電体１６４を形成する（図２８Ａ乃至図２８Ｃ参照。）。導電体１６１、導電体１６２、導電体１６３、および導電体１６４は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて上記導電体を形成してもよい。また導電体１６１、導電体１６２、導電体１６３、および導電体１６４は、複数の層からなる積層構造を有していてもよい。導電体１６１、導電体１６２、導電体１６３、および導電体１６４は、絶縁体１５６上、および第２の開口内部に導電膜を形成し、ＣＭＰなどを用いて不要な導電膜を除去することで、形成することができる。
　次に、導電体１６１と電気的に接続する導電体１７１、導電体１６２と電気的に接続する導電体１７２、導電体１６３と電気的に接続する導電体１７３、導電体１６４と電気的に接続する導電体１７４を形成する（図２８Ａ乃至図２８Ｃ参照。）。導電体１７１、導電体１７２、導電体１７３、および導電体１７４は、絶縁体１５６上に導電膜を形成し、リソグラフィー法を用いて加工することで形成できる。該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　導電体１７１、導電体１６１、および導電体１３４は、導電体ＲＷＬとして機能する。導電体１７２、導電体１６２、および導電体１３６は導電体ＷＷＬとして機能する。導電体１７３、導電体１６３、および導電体１３０は、導電体ＢＧとして機能する。導電体１７４、導電体１６４、および半導体１２７は、導電体ＳＡとして機能する。以上の工程により、トランジスタＲＴｒ１、トランジスタＷＴｒを作製することができる。またトランジスタＷＴｒおよびトランジスタＲＴｒを有する記憶装置を作製することができる。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
　本実施の形態では、記憶装置であるメモリストリング１２０の回路構成と動作について説明する。図２９にメモリストリング１２０の回路構成例を示す。また、図３０に記憶素子ＭＣの等価回路図を示す。
　また、図面などにおいて、配線、電極または導電体などの電位をわかりやすくするため、配線、電極または導電体などに隣接してＨ電位を示す“Ｈ”、またはＬ電位を示す“Ｌ”を付記する場合がある。またはＬ電位において、“Ｌ”で示す電位より高い電位を“ＬＲ”として付記する場合がある。また、電位変化が生じた配線、電極または導電体などには、“Ｈ”または“Ｌ”を囲み文字で付記する場合がある。また、トランジスタがオフ状態である場合、当該トランジスタに重ねて“×”記号を付記する場合がある。
＜メモリストリングの回路構成例＞
　図２９では、５つの記憶素子ＭＣを備えるメモリストリング１２０の回路構成例を示している。記憶素子ＭＣはトランジスタＷＴｒおよびトランジスタＲＴｒを有する。図２９では、記憶素子ＭＣ［１］に含まれるトランジスタＷＴｒをトランジスタＷＴｒ［１］と示し、記憶素子ＭＣ［１］に含まれるトランジスタＲＴｒをトランジスタＲＴｒ［１］と示している。よって、図２９に示すメモリストリング１２０は、トランジスタＷＴｒ［１］乃至トランジスタＷＴｒ［５］、およびトランジスタＲＴｒ［１］乃至トランジスタＲＴｒ［５］を有する。また、図２９に示すメモリストリング１２０は、トランジスタＳＴｒ１およびトランジスタＳＴｒ２を有する。メモリストリング１２０は、ＮＡＮＤ型の記憶装置である。
　トランジスタＷＴｒはノーマリーオフ型のトランジスタであり。トランジスタＲＴｒはノーマリーオン型のトランジスタである。また、上記実施の形態で説明した通り、トランジスタＲＴｒは、ＲＷＬに接続されるコントロールゲートと、半導体１２７で構成されるフローティングゲートと、を有する。
　また上記フローティングゲートとして機能する半導体１２７の節点をノードＮＤとする。例えば、トランジスタＲＴｒ［１］における半導体１２７の節点をノードＮＤ［１］と呼ぶ。
　トランジスタＷＴｒ［１］のソースまたはドレインの一方は、導電体ＷＰと接続される。トランジスタＷＴｒ［１］のソースまたはドレインの他方は、ノードＮＤ［１］を介して、トランジスタＷＴｒ［２］のソースまたはドレインの一方と接続される。トランジスタＷＴｒ［１］のゲートは、導電体ＷＷＬ［１］と接続される。トランジスタＲＴｒ［１］のコントロールゲートは導電体ＲＷＬ［１］と接続される。トランジスタＲＴｒ［１］のバックゲートは導電体ＢＧと接続される。トランジスタＲＴｒ［１］のソースまたはドレインの一方は、導電体ＲＰと電気的に接続され、他方はトランジスタＲＴｒ［２］のソースまたはドレインの一方と接続される。トランジスタＲＴｒ［１］のフローティングゲートは、トランジスタＷＴｒ［１］のソースまたはドレインの他方およびトランジスタＷＴｒ［２］のソースまたはドレインの一方に接続される。
　ここで、図３０に示すように、トランジスタＲＴｒは、容量ＣｓとトランジスタＴｒに置き換えて表すことができる。トランジスタＴｒのゲートは、容量Ｃｓを介して導電体ＲＷＬと電気的に接続される。
　また、トランジスタＷＴｒ［５］のソースまたはドレインの一方は、ノードＮＤ［４］を介して、トランジスタＷＴｒ［４］のソースまたはドレインの他方と接続される。トランジスタＷＴｒ［５］のソースまたはドレインの他方は、ノードＮＤ［４］と接続される。トランジスタＷＴｒ［５］のゲートは、導電体ＷＷＬ［５］と接続される。トランジスタＲＴｒ［５］のコントロールゲートは導電体ＲＷＬ［５］と接続される。トランジスタＲＴｒ［５］のバックゲートは導電体ＢＧと接続される。トランジスタＲＴｒ［５］のソースまたはドレインの一方は、トランジスタＲＴｒ［４］のソースまたはドレインの他方と接続され、他方は導電体ＳＡと接続される。トランジスタＲＴｒ［５］のフローティングゲートは、トランジスタＷＴｒ［５］のソースまたはドレインの他方に接続される。
　メモリストリング１２０がｎ個（ｎは１以上の整数）の記憶素子ＭＣを備える場合、１番目とｎ番目の記憶素子ＭＣを除くｉ番目（ｉは２以上ｎ−１以下の整数）の記憶素子ＭＣ［ｉ］において、トランジスタＷＴｒ［ｉ］のソースまたはドレインの一方は、ノードＮＤ［ｉ−１］を介して、トランジスタＷＴｒ［ｉ−１］のソースまたはドレインの他方と接続される。トランジスタＷＴｒ［ｉ］のソースまたはドレインの他方は、ノードＮＤ［ｉ］を介して、トランジスタＷＴｒ［ｉ＋１］のソースまたはドレインの他方と接続される。トランジスタＷＴｒ［ｉ］のゲートは、導電体ＷＷＬ［ｉ］と接続される。トランジスタＲＴｒ［ｉ］のコントロールゲートは導電体ＲＷＬ［５］と接続される。トランジスタＲＴｒ［ｉ］のバックゲートは導電体ＢＧと接続される。トランジスタＲＴｒ［ｉ］のソースまたはドレインの一方は、トランジスタＲＴｒ［ｉ−１］のソースまたはドレインの他方と接続され、他方はトランジスタＲＴｒ［ｉ＋１］のソースまたはドレインの一方と接続される。トランジスタＲＴｒ［ｉ］のフローティングゲートは、トランジスタＷＴｒ［ｉ］のソースまたはドレインの他方およびトランジスタＷＴｒ［ｉ＋１］のソースまたはドレインの一方に接続される。
＜メモリストリングの動作例＞
　続いて、図２９に示したメモリストリング１２０の動作例を説明する。
〔書き込み動作〕
　本実施の形態では、記憶素子ＭＣ［３］および記憶素子ＭＣ［５］にＨ電位を書き込み、他の記憶素子ＭＣにＬ電位を書き込む場合の動作例を説明する。図３１は書き込み動作を説明するタイミングチャートである。図３２Ａ乃至図３６Ｂは、書き込み動作を説明するための回路図である。
　初期状態として、記憶素子ＭＣ［１］乃至記憶素子ＭＣ［５］にＬ電位が書き込まれているものとする。また、導電体ＷＷＬ［１］乃至導電体ＷＷＬ［５］、導電体ＲＷＬ［１］乃至導電体ＲＷＬ［５］、導電体ＳＡ、導電体ＢＧ、および導電体ＷＰにＬ電位が供給されているものとする。なお導電体ＲＰの電位は、トランジスタＲＴｒを流れる電流に応じて変わるため、図示を省略しているが、トランジスタＲＴｒがノーマリーオン型のトランジスタであるため、導電体ＳＡとの間で一定の電流が流れることになる。
［期間Ｔ１］
　期間Ｔ１において、導電体ＷＷＬ［１］乃至導電体ＷＷＬ［５］、および導電体ＷＰにＨ電位を供給する（図３２Ａ参照。）。すると、ノードＮＤ［１］乃至ノードＮＤ［５］の電位がＨ電位になる。
　なお期間Ｔ１以降の期間において導電体ＢＧは、トランジスタＲＴｒの閾値を制御することができる。トランジスタＲＴｒが所望のノーマリーオン型のトランジスタとなるよう、導電体ＢＧに供給する電位（ここではＨ電位）を適宜調整する。また導電体ＲＷＬ［１］乃至導電体ＲＷＬ［５］は、トランジスタＲＴｒの閾値を制御することができる。トランジスタＲＴｒが所望のノーマリーオン型のトランジスタとなるよう、ＲＷＬ［１］乃至導電体ＲＷＬ［５］に供給する電位（ここではＬＲ電位）を適宜調整する。なお電位ＬＲは、Ｈ電位より低く、他の配線に与えるＬ電位より高い電位である。
［期間Ｔ２］
　期間Ｔ２において、導電体ＷＷＬ［５］にＬ電位を供給する（図３２Ｂ参照。）。すると、トランジスタＷＴｒ［５］がオフ状態になり、ノードＮＤ［５］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。
［期間Ｔ３］
　期間Ｔ３において、導電体ＷＰにＬ電位を供給する（図３３Ａ参照。）。すると、ノードＮＤ［１］乃至ノードＮＤ［４］の電位がＬ電位になる。この時、トランジスタＲＴｒはノーマリーオン型のトランジスタであるため、トランジスタＲＴｒ［１］乃至トランジスタＲＴｒ［４］はオフ状態にならない。
［期間Ｔ４］
　期間Ｔ４において、導電体ＷＷＬ［４］にＬ電位を供給する（図３３Ｂ参照。）。すると、トランジスタＷＴｒ［４］がオフ状態になり、ノードＮＤ［４］に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。
［期間Ｔ５］
　期間Ｔ５において、導電体ＷＰにＨ電位を供給する（図３４Ａ参照。）。すると、ノード［１］乃至ノード［３］の電位がＨ電位になる。
［期間Ｔ６］
　期間Ｔ６において、導電体ＷＷＬ［３］にＬ電位を供給する（図３４Ｂ参照。）。すると、トランジスタＷＴｒ［３］がオフ状態になり、ノードＮＤ［３］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。
［期間Ｔ７］
　期間Ｔ７において、導電体ＷＰにＬ電位を供給する（図３５Ａ参照。）。すると、ノードＮＤ［１］およびノードＮＤ［２］の電位がＬ電位になる。
［期間Ｔ８］
　期間Ｔ８において、導電体ＷＷＬ［２］にＬ電位を供給する（図３５Ｂ参照。）。すると、トランジスタＷＴｒ［２］がオフ状態になり、ノードＮＤ［２］に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。
［期間Ｔ９］
　期間Ｔ９において、導電体ＷＰをＬ電位のままとする（図３６Ａ参照。）。よって、ノードＮＤ［１］の電位もＬ電位のままである。
［期間Ｔ１０］
　期間Ｔ１０において、導電体ＷＷＬ［１］にＬ電位を供給する（図３６Ｂ参照。）。すると、トランジスタＷＴｒ［１］がオフ状態になり、ノードＮＤ［１］に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。
　このようにして、記憶素子ＭＣに情報を書き込むことができる。
　なお、複数の記憶素子ＭＣのうち、ｉ番目（ｉ＝１を除く）の記憶素子ＭＣに情報を書き込む場合は、ｉ−１番目までの記憶素子ＭＣに対する情報の書き込み動作を省略することができる。例えば、記憶素子ＭＣ［２］に情報を書き込みたい場合は、記憶素子ＭＣ［３］乃至記憶素子ＭＣ［５］に対する情報の書き込み動作を行わなくてもよい。言い換えると、本実施の形態に示した期間Ｔ１乃至期間Ｔ６までの書き込み動作を省略することができる。よって、記憶装置の書き込み動作に係る時間と、消費電力を低減できる。
　なお期間Ｔ１乃至期間Ｔ１０において、図３７の領域Ａでは、トランジスタＲＴｒのコントロールゲートに接続された導電体ＲＷＬ［１］乃至導電体ＲＷＬ［５］の電位をＨ電位より低く、他の配線に与えるＬ電位より高いＬＲ電位とすることで、半導体１２５の抵抗を低くすることができる。そのため、書き込み動作に要する時間を短くすることができる。また、期間Ｔ１乃至期間Ｔ１０において、図３７の領域Ｂでは、トランジスタＲＴｒのバックゲートに接続された導電体ＢＧの電位をＨ電位とすることで、半導体１２７の抵抗を低くすることができる。そのため、読み出しに要する時間を短くすることができる。
〔読み出し動作〕
　上記回路構成のメモリストリング１２０の読み出し動作例を説明する。初期状態として、記憶素子ＭＣ［３］および記憶素子ＭＣ［５］にＨ電位が保持されているものとする。また、導電体ＲＷＬ［１］乃至導電体ＲＷＬ［５］にＬ電位が供給されているものとする。なお読み動作時において導電体ＷＷＬ［１］乃至導電体ＷＷＬ［５］には、Ｌ電位が供給されているものとする。また読み出し動作時において導電体ＳＡには、Ｈ電位とし、保持されたデータは、導電体ＲＰを流れる電流Ｉｄａｔａとして読み出されるものとする。図３８Ａおよび図３８Ｂは読み出し動作を説明するタイミングチャートである。図３９Ａおよび図３９Ｂは読み出し動作を説明するための回路図である。
＜保持電位がＨ電位の場合＞
　まず、Ｈ電位が保持されている記憶素子ＭＣ［３］の読み出し動作について説明する。
［期間Ｔ１１］
　期間Ｔ１１において、導電体ＲＷＬ［３］にＬ電位を供給する（図３８Ａ参照。）。ノードＮＤ［３］にはＨ電位が保持され、導電体ＲＷＬ［３］の電位がＬＲ電位であるため、トランジスタＲＴｒ［３］のチャネル抵抗値が小さいままとなる。トランジスタＲＴｒはノーマリーオン型のトランジスタであるため、導電体ＲＷＬの電位がＬＲ電位のままであっても電流Ｉｄａｔａを流すことができる。
　ここで、トランジスタのＩｄ−Ｖｇ特性について説明しておく。図４０Ａおよび図４０Ｂは、トランジスタのＩｄ−Ｖｇ特性を説明する図である。図４０Ａおよび図４０Ｂの横軸はゲート電圧（Ｖｇ）、縦軸はドレイン電流（Ｉｄ）を示している。図４０Ａはノーマリーオフ型トランジスタのＩｄ−Ｖｇ特性を示し、図４０Ｂはノーマリーオン型トランジスタのＩｄ−Ｖｇ特性を示している。
　Ｈ電位はＬ電位よりも高い電位である。Ｌ電位を０Ｖとすると、Ｈ電位は正の電圧である。ノーマリーオフ型トランジスタでは、ＶｇがＬ電位（０Ｖ）の時のチャネル抵抗値（ソースとドレイン間の抵抗値）が極めて大きくＩｄがほとんど流れない。また、ＶｇがＨ電位になるとチャネル抵抗値が低下し、Ｉｄが増加する（図４０Ａ参照。）。
　ノーマリーオン型トランジスタでは、ＶｇがＬ電位の時でもチャネル抵抗値が小さく、ノーマリーオフ型トランジスタと比較して多くのＩｄが流れる。また、ＶｇがＨ電位になるとチャネル抵抗値がさらに小さくなり、Ｉｄがさらに増加する（図４０Ｂ参照。）。
［期間Ｔ１２］
　期間Ｔ１２において、導電体ＲＷＬにＬＲ電位を供給する（図３９Ａ参照。）。ノードＮＤにＬ電位を保持しているトランジスタＲＴｒのチャネル抵抗値が高くなるため、電流Ｉｄａｔａが小さくなる。
＜保持電位がＬ電位の場合＞
　次に、Ｌ電位が保持されている記憶素子ＭＣ［２］の読み出し動作について説明する。記憶素子ＭＣ［２］に保持されている情報（電位）を読み出す場合は、期間Ｔ１１において、導電体ＲＷＬ［２］の電位をＬＲ電位にする（図３８Ｂ参照。）。この時、ノードＮＤ［２］にはＬ電位が保持されているため、トランジスタＲＴｒ［２］のチャネル抵抗値は大きいままである。
　続いて、期間Ｔ１２において、導電体ＲＷＬにＬＲ電位を供給する（図３９Ｂ参照。）。期間Ｔ１１および期間Ｔ１２において、ノードＮＤにＬ電位を保持しているトランジスタＲＴｒのチャネル抵抗値が高いため、電流Ｉｄａｔａが小さいままとなる。
　このように、期間Ｔ１１において、読み出したい記憶素子ＭＣに対応する導電体ＲＷＬの電位をＬＲ電位にすることで、当該記憶素子ＭＣに保持されている情報を知ることができる。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
　本実施の形態では、記憶装置１００を含む半導体装置２００の構成例について説明する。
　図４１に、本発明の一態様である半導体装置２００の構成例を示すブロック図を示す。図４１に示す半導体装置２００は、駆動回路２１０と、メモリアレイ２２０と、を有する。メモリアレイ２２０は、１以上の記憶装置１００を有する。図４１では、メモリアレイ２２０がマトリクス状に配置された複数の記憶装置１００を有する例を示している。
　駆動回路２１０は、ＰＳＷ（パワースイッチ）２４１、ＰＳＷ２４２、および周辺回路２１５を有する。周辺回路２１５は、周辺回路２１１、コントロール回路２１２、および電圧生成回路２２８を有する。
　半導体装置２００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、ＣＥ、ＧＷ、ＣＬＫ、ＷＡＫＥ、ＡＤＤＲ、ＷＤＡ、ＰＯＮ１、ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
　また、信号ＢＷ、ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、ＰＯＮ２は、コントロール回路２１２で生成してもよい。
　コントロール回路２１２は、半導体装置２００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、半導体装置２００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路２１２は、この動作モードが実行されるように、周辺回路２１１の制御信号を生成する。
　電圧生成回路２２８は負電圧を生成する機能を有する。ＷＡＫＥは、ＣＬＫの電圧生成回路２２８への入力を制御する機能を有する。例えば、ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路２２８へ入力され、電圧生成回路２２８は負電圧を生成する。
　周辺回路２１１は、記憶装置１００に対するデータの書き込みおよび読み出しをするための回路である。周辺回路２１１は、行デコーダ２２１、列デコーダ２２２、行ドライバ２２３、列ドライバ２２４、入力回路２２５、出力回路２２６、センスアンプ２２７を有する。
　行デコーダ２２１および列デコーダ２２２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ２２１は、アクセスする行を指定するための回路であり、列デコーダ２２２は、アクセスする列を指定するための回路である。行ドライバ２２３は、行デコーダ２２１が指定する配線ＷＬを選択する機能を有する。列ドライバ２２４は、データを記憶装置１００に書き込む機能、記憶装置１００からデータを読み出す機能、読み出したデータを保持する機能等を有する。
　入力回路２２５は、信号ＷＤＡを保持する機能を有する。入力回路２２５が保持するデータは、列ドライバ２２４に出力される。入力回路２２５の出力データが、記憶装置１００に書き込むデータ（Ｄｉｎ）である。列ドライバ２２４が記憶装置１００から読み出したデータ（Ｄｏｕｔ）は、出力回路２２６に出力される。出力回路２２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路２２６は、Ｄｏｕｔを半導体装置２００の外部に出力する機能を有する。出力回路２２６から出力されるデータが信号ＲＤＡである。
　ＰＳＷ２４１は周辺回路２１５へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２４２は、行ドライバ２２３へのＶＨＭの供給を制御する機能を有する。ここでは、半導体装置２００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２４１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２４２のオン・オフが制御される。図４１では、周辺回路２１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　駆動回路２１０とメモリアレイ２２０は同一平面上に設けてもよい。また、図４２Ａに示すように、駆動回路２１０とメモリアレイ２２０を重ねて設けてもよい。駆動回路２１０とメモリアレイ２２０を重ねて設けることで、信号伝搬距離を短くすることができる。また、図４２Ｂに示すように、駆動回路２１０上にメモリアレイ２２０を複数層重ねて設けてもよい。
　また、図４２Ｃに示すように、駆動回路２１０の上層および下層に、メモリアレイ２２０を設けてもよい。図４２Ｃでは、駆動回路２１０の上層および下層にそれぞれ１層のメモリアレイ２２０を設ける例を示している。複数のメモリアレイ２２０で駆動回路２１０を挟むように配置することで、信号伝搬距離をさらに短くすることができる。なお、駆動回路２１０の上層に積層されるメモリアレイ２２０と、駆動回路２１０の下層に積層されるメモリアレイ２２０の層数は、それぞれ１層以上であればよい。駆動回路２１０の上層に積層されるメモリアレイ２２０の数と、駆動回路２１０の下層に積層されるメモリアレイ２２０の数は等しいことが好ましい。
　なお記憶装置１００に対してデータの読み出しおよび書き込みを行う読み書き回路２５０は、図４３Ａに図示するように、マトリクス状に配置することができる。読み書き回路２５０は、読み書き回路２５０を制御するための信号が与えられる配線ＷＬ、配線ＷＢＬ、および配線ＲＢＬに接続される。読み書き回路２５０には、そのほかの制御信号が配線ＲＯ、および配線ＲＦに与えられる。読み書き回路２５０は、図４３Ｂに図示するように、記憶装置１００として示すメモリストリングごとに重ねて配置することができる。
　配線ＷＢＬは、記憶装置１００に書き込むデータに関する信号が与えられる配線である。配線ＲＢＬは、記憶装置１００から読み出されるデータに関する信号が与えられる配線である。配線ＷＬは、記憶装置１００のデータの読み出しおよび書き込みのタイミングを制御する信号が与えられる配線である。
　読み書き回路２５０に適用可能な回路構成について、図４４に示す。図４４には、記憶装置１００に接続された導電体ＲＰで構成される配線に接続された抵抗２６０および読み書き回路２５０を図示している。抵抗２６０は、導電体ＲＰに流れる電流Ｉｄａｔａを電圧Ｖｄａｔａに変換する機能を有する。
　読み書き回路２５０は、トランジスタ２５１、トランジスタ２５２、トランジスタ２５３、オペアンプ２５４、トランジスタ２５５およびトランジスタ２５６を有する。読み書き回路２５０が有する各トランジスタは、Ｓｉトランジスタであることが好ましい。
　図４４において、オペアンプ２５４の入力端子の一方をノードＳＮＷとしている。また、オペアンプ２５４の入力端子の他方をノードＳＮＲとしている。トランジスタ２５１は、配線ＷＬに与えられる信号の制御に応じて、配線ＷＢＬの信号をノードＳＮＷに伝える機能を有する。トランジスタ２５２は、配線ＲＯに与えられる信号の制御に応じて、電圧ＶｄａｔａをノードＳＮＲに伝える機能を有する。トランジスタ２５３は、配線ＲＦに与えられる信号の制御に応じて、ノードＳＮＷとノードＳＮＲとを同じ電位にする機能を有する。オペアンプ２５４は、ノードＳＮＷとノードＳＮＲとの電位差に応じた信号を導電体ＷＰに与える機能を有する。トランジスタ２５５は、ノードＳＮＲの電位に応じて、ソースまたはドレインの一方に与えられる電圧ＶＩをソースまたはドレインの他方に伝える機能を有する。トランジスタ２５５は、配線ＷＬに与えられる信号の制御に応じて、トランジスタ２５５のソースまたはドレインの他方に与えられた電圧ＶＩを配線ＲＢＬに伝えるか否かを制御する機能を有する。
　図４４に図示する読み書き回路２５０の動作について説明する。書き込み動作、つまり導電体ＷＰにデータを与える動作では、まず配線ＷＬをＨ電位とし、配線ＷＢＬの電位をノードＳＮＷに取り込ませる。そしてオペアンプ２５４が導電体ＷＰに書き込みたいデータに応じた電位を与えることでメモリストリングへのデータの書き込みを行うことができる。
　次いで読み出し動作、つまり導電体ＲＰに出力される電流Ｉｄａｔａをデータとして読み出す動作では、電流Ｉｄａｔａが抵抗２６０で電圧Ｖｄａｔａに変換される。なお読み出し動作の前に、トランジスタ２５３を導通状態となるよう配線ＲＦの電位を切り替え、ノードＳＮＲとノードＳＮＷとを等電位に補正する。
　読み出される電圧Ｖｄａｔａに応じたデータを読出し用のビット線である配線ＲＢＬに出力する動作では、まず配線ＲＢＬをＨ電位とし、電圧ＶｄａｔａをノードＳＮＲに取り込ませる。そして配線ＷＬをＨ電位とするとノードＳＮＲの電位に応じて電圧ＶＩが与えられる配線と配線ＲＢＬとの間に電流が流れ、配線ＲＢＬにデータを読み出すことができる。
　なお読み出し動作の際、トランジスタ２５３を導通状態にして、電圧ＶｄａｔａをノードＳＮＷに書き込んでもよい。配線ＷＬで選択されたノードＳＮＷは更新され、配線ＷＬが選択されなかったメモリストリングは、ノードＳＮＲの電位を再度メモリストリングに書き戻すことができる。
＜半導体装置２００の断面構成例＞
　図４５に、図４２Ａに示す半導体装置２００の断面構成例を示す。図４５では図４２Ａに示す半導体装置２００の一部を示している。
　図４５では、駆動回路２１０に含まれる、トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３を示している。なお、トランジスタ３０１、およびトランジスタ３０２は、センスアンプ２２７の一部として機能する。また、トランジスタ３０３は列選択スイッチとして機能する。具体的には、メモリアレイ２２０に含まれる導電体ＢＬは、トランジスタ３０１のソースおよびドレインの一方と電気的に接続し、トランジスタ３０１のゲートは、トランジスタ３０２のソースおよびドレインの一方と電気的に接続し、トランジスタ３０２のゲートは、トランジスタ３０１のソースおよびドレインの他方と電気的に接続する。また、トランジスタ３０１のソースおよびドレインの一方と、トランジスタ３０２のソースおよびドレインの他方は、列選択スイッチとして機能する、トランジスタ３０３のソースおよびドレインの一方と電気的に接続する。これにより半導体装置２００のレイアウト面積を縮小することができる。なお、図４６には、１つのメモリストリングあたり、７個の記憶素子ＭＣを設けた例を示している。ただし、１つのメモリストリングに設ける記憶素子ＭＣの数はこれに限らない。例えば、１つのメモリストリングに設ける記憶素子ＭＣの数は、３２、６４、１２８または、２００以上でもよい。
　メモリアレイ２２０の導電体ＢＬは、導電体７１５、導電体７１４、導電体７０５、および絶縁体７２６、絶縁体７２２などに、埋め込まれるように形成された導電体７５２を介して、センスアンプ２２７や、列選択スイッチとして機能するトランジスタ３０３と電気的に接続している。なお、駆動回路２１０が有する回路やトランジスタは、一例であり、その回路構成や、トランジスタ構造に限定されない。上記以外にも、制御回路、行デコーダ、行ドライバ、ソース線ドライバ、入出力回路など、半導体装置２００の構成や、その駆動方法に応じて適切な回路やトランジスタを設けることができる。
　トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は、基板３１１上に設けられ、それぞれ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。なお、図４６に示すように、一つの低抵抗領域を、トランジスタ３０１およびトランジスタ３０２の、一方のソース領域またはドレイン領域、かつ他方のソース領域またはドレイン領域として共有する場合がある。
　トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は、チャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３は、それぞれｐチャネル型、あるいはｎチャネル型のいずれでもよいが、トランジスタ３０１とトランジスタ３０２は、それぞれ異なる極性を有するトランジスタであることが好ましい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　絶縁体３１５は、トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３のゲート絶縁膜として機能する。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することでしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　また、導電体３１６の上方には、エッチストッパーとして機能する絶縁体３１７が設けられていることが好ましい。また、絶縁体３１５の側面には、スペーサーとして機能する絶縁体３１８が設けられていることが好ましい。絶縁体３１７および絶縁体３１８を設けることで、低抵抗領域３１４ａ、および低抵抗領域３１４ｂと導電体３２８が電気的に接続する領域が自己整合的に定めることができる。よって、低抵抗領域３１４ａ、および低抵抗領域３１４ｂの一部を露出するための開口を形成する際に、アライメントずれが生じたとしても、意図した領域を露出するための開口を形成することができる。このようにして形成された開口に、導電体３２８を形成することで、低抵抗領域３１４ａ、および低抵抗領域３１４ｂと導電体３２８の間で、コンタクト抵抗が低減した良好なコンタクトが得られる。このようにして形成された低抵抗領域３１４ａ、および低抵抗領域３１４ｂと導電体３２８とのコンタクトを、セルフアラインコンタクトと呼ぶ場合がある。また、絶縁体３１７、および絶縁体３２２に埋め込まれるように、導電体３１６と電気的に接続する導電体３２９を設けてもよい。
　トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　絶縁体３２２は、その下方に設けられるトランジスタ３０１などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、またはトランジスタ３０１などから、メモリアレイ２２０が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、記憶素子ＭＣ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、記憶素子ＭＣと、トランジスタ３０１などとの間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６、および絶縁体３２７は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６、および絶縁体３２７の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６、および絶縁体３２７の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７にはメモリアレイ２２０と電気的に接続する導電体３２８、導電体３２９、および導電体３３０等が埋め込まれている。なお、導電体３２８、導電体３２９、および導電体３３０はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体３２８、導電体３２９、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２７、および導電体３３０上に、配線層を設けてもよい。例えば、図４５において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、導電体３２９、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３０１などと、記憶素子ＭＣとは、バリア層により分離することができ、トランジスタ３０１などから記憶素子ＭＣへの水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３０１などからの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図４５において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、または配線としての機能を有する。なお導電体３６６は、導電体３２８、導電体３２９、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３０１などと、記憶素子ＭＣとは、バリア層により分離することができ、トランジスタ３０１などから記憶素子ＭＣへの水素の拡散を抑制することができる。
　絶縁体３６４、および導電体３６６上には絶縁体７２２が設けられ、さらに絶縁体７２２の上方には、メモリアレイ２２０が設けられている。絶縁体３６４と絶縁体７２２の間に、絶縁体３２４と同様の材料を用いたバリア膜を設けてもよい。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
　本実施の形態では、図４６Ａおよび図４６Ｂを用いて、本発明の記憶装置が実装された半導体装置の一種であるチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図４６Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図４６Ｂに示すように、プリント基板（Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。フラッシュメモリ１２２２として、先の実施の形態に示す半導体装置を用いることが好ましい。先の実施の形態に示す半導体装置をフラッシュメモリ１２２２に用いることで、フラッシュメモリ１２２２の記憶容量を大きくすることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などと接続するためのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　本実施の形態に示す構成は、他の実施の形態などに示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、先の実施の形態に示す記憶装置を用いた半導体装置の応用例について説明する。先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用することができる。図４７Ａ乃至図４７Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図４７ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
　図４７ＢはＳＤカードの外観の模式図であり、図４７Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
　図４７ＤはＳＳＤの外観の模式図であり、図４７Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
　図４８Ａ乃至図４８Ｇに、本発明の一態様に係る記憶装置または半導体装置を搭載した電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係る記憶装置または半導体装置は、様々な電子機器に搭載することができる。電子機器の例としては、例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、テレビジョン装置、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、録画再生装置、ナビゲーションシステム、音響再生装置、などが挙げられる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
［情報端末］
　本発明の一態様に係る記憶装置または半導体装置を用いて、マイクロコントローラのプログラム保持用記憶装置を形成することができる。よって、本発明の一態様によれば、マイクロコントローラチップを小型にすることができる。
　図４８Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、携帯電話内部の限られた空間を有効に利用することができる。また、携帯電話のストレージに、本発明の一態様に係る記憶装置を用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
　図４８Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、ノート型情報端末内部の限られた空間を有効に利用することができる。また、ノート型情報端末のストレージに、本発明の一態様に係る記憶装置を用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
　なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図４８Ａ、図４８Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
　図４８Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに本発明の一態様に係る記憶装置または半導体装置などを組み込むことができる。
　また、図４８Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
　携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、ゲーム機内部の限られた空間を有効に利用することができる。また、携帯ゲーム機のストレージに、本発明の一態様に係る記憶装置または半導体装置などを用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
　図４８Ｃ、図４８Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のマイクロコントローラを適用するゲーム機はこれに限定されない。本発明の一態様のマイクロコントローラを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
　本発明の一態様の記憶装置または半導体装置などは、大型コンピュータに適用することができる。
　図４８Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図４８Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
　スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に本発明の一態様に係るマイクロコントローラを搭載することができる。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、大型コンピュータの限られた空間を有効に利用することができる。また、大型コンピュータのストレージに、本発明の一態様に係る記憶装置または半導体装置などを用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
　図４８Ｅ、図４８Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様に係るマイクロコントローラを適用する大型コンピュータはこれに限定されない。本発明の一態様に係るマイクロコントローラを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［電化製品］
　図４８Ｇは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　本発明の一態様に係る記憶装置または半導体装置などは、電気冷凍冷蔵庫５８００に適用することもできる。例えば、電気冷凍冷蔵庫５８００に本発明の一態様に係る小型化されたマイクロコントローラを適用することによって、電気冷凍冷蔵庫の限られた空間を有効に利用することができる。
　電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　本実施の形態で説明した電子機器、その電子機器の機能、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
：Ａ１−Ａ２：部位、Ｂ１−Ｂ２：部位、Ｃ１−Ｃ２：部位、ＰＯＮ１：信号、ＰＯＮ２：信号、ＲＴｒ１：トランジスタ、ＳＴｒ１：トランジスタ、ＳＴｒ２：トランジスタ、Ｔ１：期間、Ｔ２：期間、Ｔ３：期間、Ｔ４：期間、Ｔ５：期間、Ｔ６：期間、Ｔ７：期間、Ｔ８：期間、Ｔ９：期間、Ｔ１０：期間、Ｔ１１：期間、Ｔ１２：期間、１００：記憶装置、１０５：領域、１１０：メモリセルアレイ、１２０：メモリストリング、１２１：基体、１２２：絶縁体、１２３：絶縁体、１２３Ａ：絶縁膜、１２４：絶縁体、１２４Ａ：絶縁膜、１２５：半導体、１２５Ａ：半導体膜、１２６：絶縁体、１２６Ａ：絶縁膜、１２６Ｂ：絶縁体、１２７：半導体、１２７Ａ：半導体膜、１２８：絶縁体、１２８Ａ：絶縁膜、１２９：絶縁体、１２９Ａ：絶縁膜、１３０：導電体、１３０Ａ：導電膜、１３１：絶縁体、１３２：絶縁体、１３４：導電体、１３４Ａ：導電膜、１３６：導電体、１３６Ａ：導電膜、１３７：絶縁体、１３７Ａ：絶縁膜、１３８Ａ：導電膜、１３９：導電膜、１４１：開口、１４２：領域、１４３：領域、１５６：絶縁体、１６１：導電体、１６２：導電体、１６３：導電体、１６４：導電体、１７１：導電体、１７２：導電体、１７３：導電体、１７４：導電体、２００：半導体装置、２１０：駆動回路、２１１：周辺回路、２１２：コントロール回路、２１５：周辺回路、２２０：メモリアレイ、２２１：行デコーダ、２２２：列デコーダ、２２３：行ドライバ、２２４：列ドライバ、２２５：入力回路、２２６：出力回路、２２７：センスアンプ、２２８：電圧生成回路、２４１：ＰＳＷ、２４２：ＰＳＷ、２５０：回路、２５１：トランジスタ、２５２：トランジスタ、２５３：トランジスタ、２５４：オペアンプ、２５５：トランジスタ、２５６：トランジスタ、２６０：抵抗、３０１：トランジスタ、３０２：トランジスタ、３０３：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３１７：絶縁体、３１８：絶縁体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２７：絶縁体、３２８：導電体、３２９：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、７０５：導電体、７１４：導電体、７１５：導電体、７２２：絶縁体、７２６：絶縁体、７５２：導電体、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、１２００：チップ、１２０１：ＰＣＢ、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：ＤＲＡＭ、１２２２：フラッシュメモリ、２０１１：米国特許公開、５１００：情報端末、５１０１：筐体、５１０２：表示部、５２００：ノート型情報端末、５２０１：本体、５２０２：表示部、５２０３：キーボード、５３００：携帯ゲーム機、５３０１：筐体、５３０２：筐体、５３０３：筐体、５３０４：表示部、５３０５：接続部、５３０６：操作キー、５４００：型ゲーム機、５４０２：コントローラ、５５００：スーパーコンピュータ、５５０１：ラック、５５０２：計算機、５５０４：基板、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉

Claims (6)

  1. 　第１導電体と、第２導電体と、第３導電体と、第４導電体と、
    　第１絶縁体と、第２絶縁体と、第３絶縁体と、第４絶縁体と、
    　第１半導体と、第２半導体と、を有し、
    　前記第１導電体は第１方向に延在し、
    　前記第１導電体の前記第１方向に延在する側面において、
    　前記第１絶縁体は前記第１導電体に隣接して設けられ、
    　前記第１半導体は前記第１絶縁体に隣接して設けられ、
    　前記第２絶縁体は前記第１半導体に隣接して設けられ、
    　前記第２半導体は前記第２絶縁体に隣接して設けられ、
    　前記第３絶縁体は前記第２半導体に隣接して設けられ、
    　前記第１方向において、第１トランジスタが設けられる第１領域と、第２トランジスタが設けられる第２領域と、が積層して設けられ、
    　前記第１領域において、
    　前記第２導電体が前記第３絶縁体と隣接して設けられ、
    　前記第２導電体は、前記第１トランジスタのゲートとして機能し、
    　前記第４絶縁体が、前記第２半導体と前記第２絶縁体との間に隣接して設けられ、
    　前記第２領域において、
    　前記第３導電体が前記第３絶縁体と隣接して設けられ、
    　前記第３導電体は、前記第２トランジスタのコントロールゲートとして機能し、
    　前記第２半導体は、前記第２トランジスタのフローティングゲートとして機能し、
    　前記第１トランジスタのソースおよびドレインの一方は、前記第２トランジスタの前記フローティングゲートと電気的に接続している記憶装置。
  2. 　請求項１において、
    　前記第１領域は、前記第１絶縁体、前記第１半導体、前記第２絶縁体、前記第４絶縁体、前記第２半導体、前記第３絶縁体、前記第２半導体、および前記第３絶縁体が同心円状に設けられている記憶装置。
  3. 　請求項１または請求項２において、
    　前記第２領域は、前記第１絶縁体、前記第１半導体、前記第２絶縁体、前記第２半導体、前記第３絶縁体、前記第２半導体、および前記第３絶縁体が同心円状に設けられている記憶装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記第２半導体が酸化物半導体である記憶装置。
  5. 　請求項１乃至請求項４のいずれか一において、
    　前記第１半導体が酸化物半導体である記憶装置。
  6. 　請求項１乃至請求項５のいずれか一において、
    　前記ゲートに与える前記第１トランジスタを非導通状態とするための第１電位は、前記コントロールゲートに与える前記第２トランジスタを非導通状態とする第２電位よりも小さい電位である記憶装置。
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