TW202118009A - 半導體裝置及半導體裝置的製造方法 - Google Patents

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松嵜隆德
山崎舜平
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日商半導體能源研究所股份有限公司
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Abstract

提供一種記憶容量大的半導體裝置。該半導體裝置包括基板上的氧化物、氧化物上的多個第一導電體、位於多個第一導電體上且形成有與多個第一導電體之間的區域重疊的多個開口的第一絕緣體、多個開口中的多個第二絕緣體、多個第二絕緣體上的多個電荷存儲層、多個電荷存儲層上的多個第三絕緣體以及多個第三絕緣體上的多個第二導電體。

Description

半導體裝置及半導體裝置的製造方法
本發明的一個實施方式係關於一種電晶體、半導體裝置及電子裝置。此外，本發明的一個實施方式係關於一種半導體裝置的製造方法。此外，本發明的一個實施方式係關於一種半導體晶圓及模組。
在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。除了電晶體等的半導體元件之外，半導體電路、運算裝置或記憶體裝置也是半導體裝置的一個實施方式。顯示裝置(液晶顯示裝置、發光顯示裝置等)、投影裝置、照明設備、電光裝置、蓄電裝置、記憶體裝置、半導體電路、攝像裝置、電子裝置等有時包括半導體裝置。
本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式係關於一種物體、方法或製造方法。此外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。
近年來，已在對半導體裝置進行開發，尤其是對LSI、CPU、記憶體積極進行研發。CPU是包括從半導體晶圓分開的半導體積體電路(至少包括電晶體及記憶體)且形成有作為連接端子的電極的半導體元件的集合體。
LSI、CPU、記憶體等的半導體電路(IC晶片)安裝在例如印刷線路板等電路板上，並用作各種電子裝置的部件之一。
此外，藉由使用形成在具有絕緣表面的基板上的半導體薄膜構成電晶體的技術受到關注。該電晶體被廣泛地應用於積體電路(IC)、影像顯示裝置(簡單地記載為顯示裝置)等電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被廣泛地周知。作為其他材料，氧化物半導體受到關注。
此外，已知使用氧化物半導體的電晶體的洩漏電流在非導通狀態下極低。例如，已公開了利用使用氧化物半導體的電晶體的洩漏電流低的特性的低功耗CPU等(參照專利文獻1)。此外，例如，已公開了利用使用氧化物半導體的電晶體的洩漏電流低的特性實現存儲內容的長期保持的記憶體裝置等(參照專利文獻2)。
此外，近年來，隨著電子裝置的微型化和輕量化，積體電路的高密度化要求得到提高。此外，還被要求提高包括積體電路的半導體裝置的生產率。
[專利文獻1]日本專利申請公開第2012-257187號公報 [專利文獻2]日本專利申請公開第2011-151383號公報
本發明的一個實施方式的目的之一是提供一種記憶容量大的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種可以實現微型化或高積體化的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種電晶體特性的不均勻少的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種可靠性高的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種具有良好的電特性的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種通態電流(on-state current)大的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種場效移動率高的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種關態電流(off-state current)小的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種低功耗的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。
注意，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個實施方式並不需要實現所有上述目的。上述目的以外的目的可以顯而易見地從說明書、圖式、申請專利範圍等的描述中看出，並且可以從該描述中抽取上述目的以外的目的。
本發明的一個實施方式是一種半導體裝置，該半導體裝置包括基板上的氧化物、氧化物上的多個第一導電體、位於多個第一導電體上且形成有與多個第一導電體之間的區域重疊的多個開口的第一絕緣體、多個開口中的多個第二絕緣體、多個第二絕緣體上的多個電荷存儲層、多個電荷存儲層上的多個第三絕緣體以及多個第三絕緣體上的多個第二導電體。
在上述半導體裝置中，多個第一導電體較佳為以平行於氧化物的頂面的方式排列為直線狀。
此外，在上述半導體裝置中，多個第二絕緣體及多個第三絕緣體可以為包含矽的氧化物，並且多個電荷存儲層可以為包含矽的氮化物。此外，在上述半導體裝置中，多個電荷存儲層可以為導電體。
此外，在上述半導體裝置中，第二絕緣體較佳為與氧化物的頂面及第一絕緣體的側面接觸。
此外，在上述半導體裝置中，較佳為在氧化物的下方配置有與多個第二導電體重疊的多個第三導電體。
此外，本發明的另一個實施方式是一種半導體裝置的製造方法，該製造方法包括如下步驟:在基板上形成氧化膜；在氧化膜上形成第一導電膜；藉由將氧化膜及第一導電膜加工為島狀，形成氧化物及第一導電體；形成覆蓋氧化物及第一導電體的第一絕緣體；藉由去除第一絕緣體的一部分，形成與第一導電體重疊的多個開口；藉由去除與該多個開口重疊的第一導電體的一部分，形成排列為直線狀的多個第二導電體並使氧化物在該多個第二導電體之間的區域中露出；形成與氧化物的頂面接觸的第一絕緣膜；在包含氧的氛圍下進行微波處理；在第一絕緣膜上形成第二絕緣膜；在第二絕緣膜上形成第三絕緣膜；在第三絕緣膜上形成第二導電膜；以及藉由對第一絕緣膜、第二絕緣膜、第三絕緣膜及第二導電膜直到使第一絕緣體的頂面露出為止進行CMP處理，形成位於多個第二導電體之間的區域中的多個第二絕緣體、多個第三絕緣體、多個第四絕緣體及多個第三導電體。
此外，在上述半導體裝置的製造方法中，第一絕緣膜及第三絕緣膜較佳為包含矽的氧化膜，並且第二絕緣膜較佳為包含矽的氮化膜。
根據本發明的一個實施方式，可以提供一種記憶容量大的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種可以實現微型化或高積體化的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種電晶體特性的不均勻少的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種可靠性高的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種具有良好的電特性的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種通態電流大的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種場效移動率高的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種關態電流小的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種低功耗的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種新穎的半導體裝置。
注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。上述效果以外的效果可以顯而易見地從說明書、圖式、申請專利範圍等的描述中看出，並且可以從該描述中抽取上述效果以外的效果。
下面，參照圖式對實施方式進行說明。注意，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面所示的實施方式所記載的內容中。
在圖式中，為顯而易見，有時誇大表示大小、層的厚度或區域。因此，本發明並不侷限於圖式中的尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。例如，在實際的製程中，有時由於蝕刻等處理而層或光阻遮罩等被非意圖性地蝕刻，但是為了便於理解有時不反映於圖式中。此外，在圖式中，有時在不同的圖式之間共同使用相同的符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。此外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加符號。
此外，尤其在俯視圖(也稱為平面圖)或立體圖等中，為了便於對發明的理解，有時省略部分組件的記載。此外，有時省略部分隱藏線等的記載。
此外，在本說明書等中，為了方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，本說明書等中所記載的序數詞與用於指定本發明的一個實施方式的序數詞有時不一致。
在本說明書等中，為方便起見，使用了“上”、“下”等表示配置的詞句，以參照圖式說明組件的位置關係。此外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於說明書中所說明的詞句，根據情況可以適當地換詞句。
例如，在本說明書等中，當明確地記載為“X與Y連接”時，意味著如下情況:X與Y電連接；X與Y在功能上連接；X與Y直接連接。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，圖式或文中所示的連接關係以外的連接關係也在圖式或文中公開了。在此，X和Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
在本說明書等中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。電晶體在汲極(汲極端子、汲極區域或汲極電極)與源極(源極端子、源極區域或源極電極)之間具有形成通道的區域(以下也稱為通道形成區域)，並且藉由通道形成區域電流能夠流過源極和汲極之間。注意，在本說明書等中，通道形成區域是指電流主要流過的區域。
此外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，源極及汲極的功能有時互相調換。因此，在本說明書等中，有時源極和汲極可以相互調換。
注意，通道長度例如是指電晶體的俯視圖中的半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者通道形成區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。此外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限定於一個值。因此，在本說明書中，通道長度是通道形成區域中的任一個值、最大值、最小值或平均值。
通道寬度例如是指電晶體的俯視圖中的半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者垂直於通道長度方向的方向的長度。此外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限定於一個值。因此，在本說明書中，通道寬度是通道形成區域中的任一個值、最大值、最小值或平均值。
在本說明書等中，根據電晶體的結構，有時實際形成通道的區域中的通道寬度(以下，也稱為“實效通道寬度”)和電晶體的俯視圖所示的通道寬度(以下，也稱為“外觀上的通道寬度”)不同。例如，在閘極電極覆蓋半導體的側面的情況下，有時因為實效的通道寬度大於外觀上的通道寬度，所以不能忽略其影響。例如，在微型且閘極電極覆蓋半導體的側面的電晶體中，有時形成在半導體的側面上的通道形成區域的比例增高。在此情況下，實效的通道寬度大於外觀上的通道寬度。
在上述情況下，有時難以藉由實測估計實效通道寬度。例如，為了根據設計值估計實效通道寬度，需要以已知半導體形狀為前提條件。因此，當不能確定半導體形狀時，難以準確地測量實效通道寬度。
在本說明書中，在簡單地描述為“通道寬度”時，有時是指外觀上的通道寬度。或者，在本說明書中，在簡單地描述為“通道寬度”時，有時是指實效通道寬度。注意，藉由對剖面TEM影像等進行分析等，可以決定通道長度、通道寬度、實效通道寬度、外觀上的通道寬度等的值。
注意，半導體的雜質例如是指半導體的主要成分之外的元素。例如，濃度小於0.1atomic%的元素可以說是雜質。在包含雜質時，例如有時發生半導體的缺陷態密度的提高或者結晶性的降低等。當半導體是氧化物半導體時，作為改變半導體的特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半導體的主要成分外的過渡金屬等，例如有氫、鋰、鈉、矽、硼、磷、碳、氮等。此外，有時水也用作雜質。此外，例如在雜質混入時，有時在氧化物半導體中形成氧空位(有時稱為VO :oxygen vacancy)。
注意，在本說明書等中，氧氮化矽是指氧含量大於氮含量的物質。此外，氮氧化矽是指氮含量大於氧含量的物質。
注意，在本說明書等中，可以將“絕緣體”換稱為“絕緣膜”或“絕緣層”。此外，可以將“導電體”換稱為“導電膜”或“導電層”。此外，可以將“半導體”換稱為“半導體膜”或“半導體層”。
在本說明書等中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。此外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
在本說明書等中，金屬氧化物(metal oxide)是指廣義上的金屬的氧化物。金屬氧化物被分為氧化物絕緣體、氧化物導電體(包括透明氧化物導電體)和氧化物半導體(Oxide Semiconductor，也可以簡稱為OS)等。例如，在將金屬氧化物用於電晶體的半導體層的情況下，有時將該金屬氧化物稱為氧化物半導體。換言之，在記為OS電晶體的情況下，這意味著包含金屬氧化物或氧化物半導體的電晶體。
此外，在本說明書等中，常關閉是指:在不對閘極施加電位或者對閘極施加接地電位時流過電晶體的每通道寬度1μm的汲極電流在室溫下為1×10-20 A以下，在85℃下為1×10-18 A以下，或在125℃下為1×10-16 A以下。
實施方式1 在本實施方式中，參照圖1A至圖4B說明根據本發明的一個實施方式的用作記憶體裝置的半導體裝置的一個例子。
＜半導體裝置的結構例子＞ 以下參照圖1A至圖1C說明包括電晶體10、電晶體12及電晶體14的半導體裝置的結構。圖1A是該半導體裝置的俯視圖。圖1B是該半導體裝置的沿圖1A中的點劃線A1-A2的剖面圖，也是電晶體10、電晶體12及電晶體14的通道長度方向上的剖面圖。此外，圖1C是對應於圖1B的剖面圖的電路圖。在圖1A的俯視圖中，為了容易理解，省略部分組件。以下說明各電晶體使用n通道型電晶體的情況，但也可以適當地改變詞語或符號等來使用p通道型電晶體。
圖1A和圖1B所示的半導體裝置具有在電晶體12和電晶體14之間設置有多個電晶體10的結構(以下有時稱為串)。串在A1-A2方向，亦即，電晶體10、電晶體12及電晶體14的通道長度方向上延伸。此外，多個串在垂直於A1-A2方向的方向，亦即，電晶體10、電晶體12及電晶體14的通道寬度方向上排列。雖然在圖1A中示出三個串，但是本發明不侷限於此。可以根據記憶體的設計設定合適的串個數。此外，對設置在串中的電晶體10的個數沒有限制，但是例如可以為2個、4個、8個、16個、32個、64個、128個等。
串包括配置在基板(未圖示)上的氧化物20、配置在氧化物20上的多個導電體22、配置在多個導電體22上且形成有與多個導電體22之間的區域重疊的多個開口的絕緣體24、配置在多個開口中的多個絕緣體26a、配置在多個絕緣體26a上的多個電荷存儲層28、配置在多個電荷存儲層28上的多個絕緣體26b以及配置在多個絕緣體26b上的多個導電體30。
如圖1B所示，電晶體10包括氧化物20、導電體22、絕緣體24、絕緣體26a、電荷存儲層28、絕緣體26b以及導電體30。此外，電晶體12及電晶體14具有與電晶體10幾乎相同的結構，但只包括絕緣體26而不包括絕緣體26a､電荷存儲層28以及絕緣體26b。在此，氧化物20在A1-A2方向上延伸。此外，多個導電體22以平行於氧化物20的頂面的方式排列為直線狀。多個導電體22的列在A1-A2方向上延伸。此外，絕緣體26a､電荷存儲層28､絕緣體26b､絕緣體26及導電體30在垂直於A1-A2方向的方向上延伸。由此可知，電晶體10､電晶體12及電晶體14設置在氧化物20與導電體30交叉的區域中。
在電晶體10中，導電體30用作閘極電極，絕緣體26a、電荷存儲層28及絕緣體26b用作閘極絕緣體，並且導電體22用作源極電極或汲極電極。此外，在電晶體12及電晶體14中，導電體30用作閘極電極，絕緣體26用作閘極絕緣體，並且導電體22用作源極電極或汲極電極。在此，如圖1B所示，導電體30配置在設置在多個導電體22之間的開口中，導電體30與導電體22交替排列。也就是說，在每個串中，相鄰的電晶體之間的源極電極與汲極電極不分離。也就是說，導電體22在用作位於A1側的電晶體的汲極電極的同時還用作位於A2側的電晶體的源極電極。像這樣，設置在串中的電晶體10、電晶體12及電晶體14具有源極電極和汲極電極串聯連接的結構。
電晶體10具有導電體30與氧化物20之間的電荷存儲層28。因此，電晶體10的臨界電壓取決於電荷存儲層28的電荷極性及電荷量。因為可以使用電荷存儲層28控制電晶體10的臨界電壓，所以可以將電晶體10用作儲存對應於臨界電壓的資料的記憶單元(記憶元件)。
在此，圖2A示意性地示出電晶體10儲存有電荷的狀態的Id-Vg曲線和沒儲存電荷的狀態的Id-Vg曲線。此外，圖2B是電荷存儲層28儲存電荷時的剖面示意圖。
如圖2A的左側所示，例如在電荷存儲層28沒儲存電子的狀態下，電晶體10的臨界電壓為負值。此外，如圖2B所示，當電荷存儲層28儲存電子時，臨界電壓變動以消除由電子產生的電場，如圖2A的右側所示，電晶體10的臨界電壓成為正值。也就是說，電晶體10在電荷存儲層28沒儲存電子的狀態下導通來取data“1”，並在電荷存儲層28儲存有電子的狀態下不導通來取data“0”。雖然在圖2A中說明電晶體10在取data“1”時具有負的臨界電壓而在取data“0”時具有正的臨界電壓的例子，但不侷限於此，只要電晶體10在取data“1”時的臨界電壓小於在取data“0”時的臨界電壓即可。此外，在此說明了記憶單元為2值的情況，但是也可以使用3值以上(例如，4值、8值、16值、32值等)的多值記憶單元。此外，就向電荷存儲層28的電子注入將在後面描述。
此外，電晶體12及電晶體14因沒有電荷存儲層28而沒有儲存電荷的功能，由此用作切換電晶體。藉由使電晶體12及電晶體14導通或截止，可以選擇在半導體裝置進行資料寫入、擦除及讀出工作時成為該工作對象的串。因此，可以將電晶體12及電晶體14稱為選擇電晶體。
在上述電晶體中，包含通道形成區域的氧化物20較佳為使用被用作半導體的金屬氧化物(以下也稱為氧化物半導體)。被用作半導體的金屬氧化物的能帶間隙較佳為2eV以上，更佳為2.5eV以上。藉由使用能帶間隙寬的金屬氧化物，可以降低電晶體10、電晶體12及電晶體14的關態電流。如此，藉由降低電晶體10、電晶體12及電晶體14的關態電流，可以抑制產生在串中的電晶體12與電晶體14之間的洩漏電流。由此，可以降低使用該串的記憶體裝置的功耗。
作為氧化物20，例如較佳為使用包含銦、元素M及鋅的In-M-Zn氧化物(元素M為選自鋁、鎵、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種)等的金屬氧化物。例如，作為氧化物20，可以使用In-Ga-Zn氧化物，也可以使用在In-Ga-Zn氧化物中添加有錫的氧化物。此外，作為氧化物20，可以使用In-Ga氧化物、In-Zn氧化物、銦氧化物。
上述金屬氧化物可以藉由濺射法等形成在基板上。因此，可以以重疊於形成在矽基板上的驅動電路等週邊電路的方式設置記憶單元陣列。由此，可以減少設置在一個晶片中的週邊電路的佔有面積，並可以增加記憶單元陣列的佔有面積，來可以增加半導體裝置的記憶容量。此外，藉由形成多個層疊的上述金屬氧化物膜，可以層疊記憶單元陣列。由此，可以集成地配置單元而無需增大記憶單元陣列的佔有面積。也就是說，可以構成記憶單元陣列的疊層結構體(以下有時稱為3D單元陣列)。如此，可以實現記憶單元的高積體化，並提供記憶容量大的半導體裝置。
此外，使用上述金屬氧化物，尤其是In-Ga-Zn氧化物的半導體裝置能夠正常工作的溫度範圍在-40℃以上且190℃以下，也就是說，耐熱性非常高。與相變化記憶體(PCM:Phase Change Memory)的耐熱性(-40℃以上且150℃以下)、可變電阻式隨機存取記憶體(ReRAM:Resistance Random Access Memory)的耐熱性(-40℃以上且125℃以下)、磁阻式隨機存取記憶體(MRAM:Magnetoresistive Random Access Memory)的耐熱性(-40℃以上且105℃以下)等相比，該半導體裝置具有高耐熱性。
如圖1B所示，氧化物20具有區域20a及夾持區域20a的區域20b。區域20a用作各電晶體的通道形成區域，區域20b用作各電晶體的源極區域或汲極區域。區域20a的至少一部分與導電體30重疊。換言之，區域20a設置在導電體22之間。區域20b與導電體22重疊。
與區域20b中相比，用作通道形成區域的區域20a中，氧空位少或者雜質濃度低，由此該區域20a是載子濃度低的高電阻區域。因此，區域20a可以說是i型(本質)或實質上i型的區域。此外，用作源極區域或汲極區域的區域20b中，氧空位多或者如氫、氮、金屬元素等雜質的濃度高，由此該區域20b是載子濃度高且電阻低的區域。也就是說，區域20b是與區域20a相比載子濃度高且電阻低的n型區域。此外，就選擇性地形成區域20a及區域20b的方法將在後面的實施方式中說明。
如圖1C所示，在串中，多個電晶體10的源極和汲極串聯連接，多個電晶體10的閘極分別與多個佈線WL連接。位於串聯連接的電晶體10中的一端部的電晶體10的汲極與電晶體12的源極連接，而位於串聯連接的電晶體10中的另一端部的電晶體10的源極與電晶體14的汲極連接。此外，電晶體12的汲極與佈線BL連接，電晶體12的閘極與佈線SGB連接。此外，電晶體14的源極與佈線SL連接，電晶體14的閘極與佈線SGS連接。
佈線WL用作選擇記憶單元的字線。此外，佈線SGB及佈線SGS用作選擇串的選擇線。此外，佈線BL用作位元線，佈線SL用作源極線。
在此，電晶體10的導電體30用作佈線WL，電晶體12的導電體30用作佈線SGB，並且電晶體14的導電體30用作佈線SGS。也就是說，如圖1A所示，佈線WL、佈線SGB及佈線SGS分別與另一串的電晶體10、電晶體12及電晶體14連接。
在本實施方式所示的半導體裝置中，如圖1A所示，串與佈線WL､佈線SGB及佈線SGS排列為彼此正交的形狀。此外，電晶體10排列為矩陣狀，電晶體12及電晶體14在垂直於A1-A2的方向上排列。但是，串與佈線WL、佈線SGB及佈線SGS也可以不一定排列為彼此正交的形狀。例如，佈線WL、佈線SGB及佈線SGS的延伸方向可以傾斜於串的延伸方向。
與同一佈線WL連接的一群記憶單元被稱為頁。各頁分別被進行資料寫入及讀出。此外，與同一佈線SGB及佈線SGS連接的一群串被稱為框。由此，一個框包括多個頁。各框分別被進行資料擦除。此外，包括在同一框中的多個串較佳為與同一佈線SL電連接。
以下參照圖3A至圖3C說明圖1A至圖1C所示的半導體裝置的資料寫入、擦除及讀出工作的一個例子。
＜寫入工作＞ 首先，參照圖3A說明對所選出的記憶單元的資料寫入工作。在圖3A中，佈線SWL和佈線NWL分別表示被寫入資料的頁中的佈線WL和不被寫入資料的頁中的佈線WL。以下說明對與佈線SWL連接的data“1”的記憶單元寫入data“0”的工作。
可以對上述頁的每一個進行資料寫入工作。首先，對與被寫入資料的頁連接的佈線SWL施加寫入電位VWW ，對與不被寫入資料的頁連接的佈線NWL施加電位VOP (相當於電晶體10無論保持哪個資料都導通的電位)。寫入電位VWW 非常大於電位VOP 。在此，對佈線SGB供應使電晶體12成為導通狀態的電位，對佈線SGS供應使電晶體14成為截止狀態的電位。在此，對佈線BL供應電位VWD0 (相當於非常小於寫入電位VWW 的電位)。由此，可以對被寫入資料的頁中的記憶單元供應佈線BL的電位VWD0 。在被寫入資料的記憶單元的電晶體10中，因電位VWD0 與寫入電位VWW 的電位差而在導電體22及區域20a與電荷存儲層28之間引起穿隧電流，使得電子注入電荷存儲層28。如此，對與佈線SWL連接的記憶單元寫入data“0”。
因為資料寫入工作按每個頁進行，所以在上述資料寫入工作中，對同一框中的另一串同時寫入資料。在此，在將另一串的記憶單元保持為data“1”的情況下，對與該串連接的佈線BL供應電位VWD1 (相當於與寫入電位VWW 大致相等的電位)即可。因為電位VWD1 與寫入電位VWW 的電位差小，所以電子不注入與佈線SWL連接的上述串中的電晶體10的電荷存儲層28。由此，可以將上述記憶單元保持為data“1”。
接著，藉由使用同樣的方法，可以對其他頁依次寫入資料。如此，可以對包括在同一框中的所有頁寫入資料。
此外，也可以對記憶單元寫入data“0”及data“1”以外的資料。例如，藉由調整佈線BL等的電位或電位施加時間，可以控制注入電荷存儲層28的電子量。
＜擦除工作＞ 接著，參照圖3B說明從包括在所選出的框中的所有記憶單元一次擦除資料(寫入data“1”)的工作。在圖3B中，佈線SWL和佈線NWL分別表示被寫入data“0”的頁中的佈線WL和被寫入data“1”的頁中的佈線WL。
資料擦除工作按每個框進行。例如，對與要擦除資料的框連接的佈線SGS供應使電晶體14成為導通狀態的電位，對佈線SL供應擦除電位VE (相當於與寫入電位VWW 大致相等的電位)即可。由此，對所選出的框中的記憶單元供應佈線SL的擦除電位VE 。因擦除電位VE 而從所選出的框中的電晶體10的電荷存儲層28抽出電子。如此，從所選出的框中的記憶單元擦除資料。此外，也可以對佈線SGB供應使電晶體12成為導通狀態的電位，對佈線BL供應擦除電位VE ，以從電晶體10的電荷存儲層28抽出電子來擦除所選出的框中的記憶單元的資料。此外，也可以對佈線SL和佈線BL的兩者供應擦除電位VE ，以擦除所選出的框中的記憶單元的資料。
此外，較佳為在進行上述資料寫入工作之前擦除資料，以將作為寫入對象的框中的記憶單元設定為data“1”。如此擦除資料的工作也被稱為重設工作。
較佳為在對框進行重設工作之前將不需要改寫資料的記憶單元的資料儲存在另一區域中。
＜讀出工作＞ 接著，參照圖3C說明對所選出的記憶單元的資料讀出工作。在圖3C中，佈線SWL和佈線NWL分別表示被讀出資料的佈線WL和不被讀出資料的佈線WL。以下說明讀出與佈線SWL連接的記憶單元的data“0”的工作。
資料讀出工作也可以按每個頁進行。首先，對與被讀出資料的頁連接的佈線SWL施加讀出電位VRW ，對與不被讀出資料的頁連接的佈線NWL施加電位VOP 。讀出電位VRW 是使電晶體10在儲存data“0”時成為截止狀態而在儲存data“1”時成為導通狀態的電位。在此，對佈線SGB供應使電晶體12成為導通狀態的電位，對佈線SGS供應使電晶體14成為截止狀態的電位。在此，對佈線BL供應電位VR 且對佈線SL供應電位Vs (相當於小於電位VR 的電位)。由此，可以對被讀出資料的頁中的記憶單元的兩端供應佈線BL的電位VR 及佈線SL的電位Vs 。因為該記憶單元儲存data“0”，所以佈線SL與佈線BL之間一直處於截止狀態，使得流過佈線SL與佈線BL之間的電流量幾乎成為0。在該記憶單元儲存data“1”的情況下，佈線SL與佈線BL成為導通狀態，使得電流流過佈線SL與佈線BL之間。因此，藉由測量流過佈線SL與佈線BL之間的電流，可以讀出該記憶單元的資料。
此外，例如，也可以在使佈線BL預充電位VR 之後對佈線SWL施加讀出電位VRW 並對佈線NWL施加電位VOP ，以讀出記憶單元的資料。在此情況下，例如，該記憶單元儲存data“0”時，佈線SL與佈線BL一直為截止狀態，由此保持佈線BL的電位VR 。另一方面，該記憶單元儲存data“1”時，佈線SL與佈線BL成為導通狀態，由此佈線BL從電位VR 下降。也就是說，藉由測量佈線BL的電位，可以讀出該記憶單元的資料。
此外，因為資料讀出工作按每個頁進行，所以在上述資料讀出工作中，可以從同一框中的另一串同時讀出資料。接著，藉由使用同樣的方法，可以對其他頁依次進行讀出。如此，可以從包括在同一框中的所有頁讀出資料。
此外，上述資料寫入、擦除及讀出工作只是本發明的半導體裝置的驅動方法的一個例子而已，本發明的半導體裝置的驅動方法不侷限於此。作為施加到各種佈線的電位等，可以根據記憶體裝置的電路結構等設定合適的電位。
＜半導體裝置的變形例子＞ 本發明的一個實施方式的半導體裝置不侷限於圖1A至圖1C所示的結構。以下參照圖4A及圖4B說明本發明的一個實施方式的半導體裝置的變形例子。
＜變形例1＞ 如圖4A所示，本發明的一個實施方式的半導體裝置可以具有電晶體10包括絕緣體26､導電體30a及導電體30b的結構。圖4A所示的串與圖1B所示的串的不同之處在於:有絕緣體26､導電體30a及導電體30b而沒有電荷存儲層28､絕緣體26a及絕緣體26b。其他結構與圖1B所示的串相同，由此可以參照上述記載。
在圖4B所示的電晶體10中，絕緣體26與由導電體22及絕緣體24形成的開口的側面及底面接觸，導電體30a被絕緣體26包圍，並且導電體30b配置在絕緣體26及導電體30a上。在此，導電體30a隔著絕緣體26與導電體30b､導電體22､氧化物20等絕緣。此外，導電體30a也在電晶體10的通道寬度方向上被絕緣體26包圍，分別設置在每個電晶體中。此外，導電體30b用作佈線WL，由此在電晶體10的通道寬度方向上延伸。
圖4B所示的半導體裝置是浮動閘極型記憶體裝置，其中，導電體30a用作浮動閘極，導電體30b用作控制閘極。由此，圖4B所示的半導體裝置具有在導電體30a中儲存電荷以儲存資料的結構，而圖1A至圖1C所示的半導體裝置具有在電荷存儲層28中儲存電荷以儲存資料的結構。
此外，上述絕緣體26的與上述開口的底面及側面接觸的部分及包圍導電體30a的部分為一體，但是本發明不侷限於此。例如，也可以分別設置與上述開口的底面及側面接觸的絕緣體及形成在導電體30a與導電體30b之間的絕緣體。
＜變形例2＞ 此外，如圖4B所示，本發明的一個實施方式的半導體裝置也可以具有在電晶體10､電晶體12及電晶體14中設置有與佈線BGL連接的第二閘極電極的結構。此外，第二閘極電極可以被稱為背閘極電極，並在氧化物20下隔著絕緣體與導電體30重疊。在設置有第二閘極電極的情況下，導電體30可以被稱為第一閘極電極或頂閘極電極。
藉由與半導體裝置的寫入工作一起進行對佈線BGL的電位施加，有時可以減少施加到導電體30的寫入電位。由此，可以降低半導體裝置的功耗。此外，可以減少寫入時對閘極絕緣體造成的損傷，來可以提高半導體裝置的改寫耐性。
此外，也可以在進行資料擦除工作時對對應於佈線WL的佈線BGL供應相當於擦除電位VE 的電位，以從相應的電晶體10的電荷存儲層28抽出電荷。由此，可以一次擦除所選出的框的資料，來可以縮短擦除資料所需的時間。
實施方式2 在本實施方式中，參照圖5A至圖15D說明上述實施方式所示的半導體裝置的具體結構的一個例子。在本實施方式中，說明具有多個電晶體(電晶體200a至電晶體200c)的半導體裝置及其製造方法。在下面說明中，電晶體200a至電晶體200c因具有大致相同的結構而有時合稱為電晶體200。在此，電晶體200相當於上述實施方式所示的電晶體10。也就是說，電晶體200a至電晶體200c也具有源極電極和汲極電極串聯連接的結構。
此外，雖然在圖5A至圖15D中示出具有電晶體200a至電晶體200c的半導體裝置，但是本發明不侷限於此。如上述實施方式所述，根據記憶體的設計適當地設定包括在串中的記憶單元，亦即，電晶體200的個數即可。此外，雖然在圖5A至圖15D中示出一個串，但是本發明不侷限於此。如上述實施方式所述，根據記憶體的設計適當地設定串的個數即可。
＜半導體裝置的結構例子＞ 以下參照圖5A至圖5D說明包括電晶體200的半導體裝置的結構。圖5A至圖5D是具有電晶體200的半導體裝置的俯視圖及剖面圖。圖5A是該半導體裝置的俯視圖。此外，圖5B至圖5D是該半導體裝置的剖面圖。在此，圖5B是沿圖5A中的點劃線A1-A2的剖面圖，該剖面圖相當於電晶體200的通道長度方向上的剖面圖。圖5C是沿圖5A中的點劃線A3-A4的剖面圖，該剖面圖相當於電晶體200a的通道寬度方向上的剖面圖。圖5D是沿圖5A中的點劃線A5-A6的剖面圖，該剖面圖相當於電晶體200a的源極及汲極的通道寬度方向上的剖面圖。在圖5A的俯視圖中，為了容易理解，省略一部分組件。
如圖5A至圖5D所示，電晶體200包括基板(未圖示)上的絕緣體212、絕緣體212上的絕緣體214、絕緣體214上的絕緣體216、以嵌入絕緣體216的方式配置的導電體205(導電體205a、導電體205b及導電體205c)、配置在絕緣體216及導電體205上的絕緣體222、絕緣體222上的絕緣體224、絕緣體224上的氧化物230a、氧化物230a上的氧化物230b、氧化物230b上的氧化物243(氧化物243a及氧化物243b)、氧化物243a上的導電體242a、氧化物243b上的導電體242b、氧化物230b上的絕緣體250a、絕緣體250a上的電荷存儲層255、電荷存儲層255上的絕緣體250b、位於絕緣體250b上且與氧化物230b的一部分重疊的導電體260(導電體260a及導電體260b)、覆蓋絕緣體224及氧化物230的絕緣體275、絕緣體275上的絕緣體280、配置在絕緣體280、絕緣體250a、絕緣體250b、電荷存儲層255以及導電體260上的絕緣體282、絕緣體282上的絕緣體283。在此，如圖5B及圖5C所示，導電體260的頂面與絕緣體250a的最頂部、絕緣體250b的最頂部、電荷存儲層255的最頂部及絕緣體280的頂面大致整齊。
以下，有時將氧化物230a及氧化物230b統稱為氧化物230。此外，有時將導電體242a及導電體242b統稱為導電體242。此外，有時將絕緣體250a及絕緣體250b統稱為絕緣體250。
在此，氧化物230，特別是氧化物230b相當於上述實施方式的氧化物20。此外，導電體242相當於上述實施方式的導電體22。此外，絕緣體280相當於上述實施方式的絕緣體24。此外，絕緣體250a相當於上述實施方式的絕緣體26a。此外，電荷存儲層255相當於上述實施方式的電荷存儲層28。此外，絕緣體250b相當於上述實施方式的絕緣體26b。此外，導電體260相當於上述實施方式的導電體30。
在絕緣體280及絕緣體275中形成到達氧化物230b的開口。在該開口內設置絕緣體250、電荷存儲層255及導電體260。此外，在電晶體200的通道長度方向上，導電體242a及氧化物243a與導電體242b及氧化物243b間設置有導電體260、電荷存儲層255及絕緣體250。在此，絕緣體250a較佳為與氧化物230b的頂面、氧化物243的側面、導電體242的側面、絕緣體275的側面以及絕緣體280的側面接觸。此外，電荷存儲層255較佳為與絕緣體250a的頂面及側面接觸。此外，絕緣體250b較佳為與電荷存儲層255的頂面及側面接觸。此外，導電體260較佳為與絕緣體250b的頂面及側面接觸。
在此，電晶體200a至電晶體200c共同使用絕緣體212、絕緣體214、絕緣體216、絕緣體222、絕緣體224、氧化物230a、氧化物230b、絕緣體275、絕緣體280、絕緣體282以及絕緣體283。另一方面，電晶體200a至電晶體200c的每一個分別使用導電體205、絕緣體250a、電荷存儲層255、絕緣體250b以及導電體260。此外，多個導電體242在通道長度方向上排列為直線狀。還設置有與導電體242之間的區域重疊的多個開口，在該開口中形成有絕緣體250a、電荷存儲層255、絕緣體250b以及導電體260。
氧化物230較佳為包括絕緣體224上的氧化物230a及氧化物230a上的氧化物230b。當在氧化物230b的下方包括氧化物230a，可以抑制雜質從形成在氧化物230a的下方的結構物向氧化物230b擴散。
注意，雖然在電晶體200中氧化物230具有氧化物230a及氧化物230b的兩層的疊層結構，但是本發明不侷限於此。例如，氧化物230既可具有氧化物230b的單層或三層以上的疊層結構又可使氧化物230a及氧化物230b分別具有疊層結構。此外，當在氧化物230b上層疊與氧化物230a或氧化物230b相同的氧化物時，該氧化物也可以形成為像絕緣體250a那樣沿上述開口的底面及側面的形狀。
例如，導電體260被用作第一閘極(也稱為頂閘極)電極，導電體205被用作第二閘極(也稱為背閘極)電極。此外，絕緣體250及電荷存儲層255被用作第一閘極絕緣體，絕緣體222及絕緣體224被用作第二閘極絕緣體。如上述實施方式所示，電荷存儲層255具有儲存電荷的功能，電晶體200可以被用作記憶單元。
導電體242a被用作源極和汲極中的一方，導電體242b被用作源極和汲極中的另一方。此外，氧化物230的與導電體260重疊的區域的至少一部分被用作通道形成區域。
在此，圖6示出圖5B中的電晶體200a的通道形成區域附近的放大圖。如圖6所示，氧化物230b包括被用作電晶體200a的通道形成區域的區域230bc及夾持區域230bc並被用作源極區域或汲極區域的區域230ba及區域230bb。區域230bc的至少一部分與導電體260重疊。換言之，區域230bc設置在導電體242a與導電體242b間的區域中。區域230ba與導電體242a重疊，區域230bb與導電體242b重疊。
與區域230ba及區域230bb相比，其氧空位少或雜質濃度低，所以被用作通道形成區域的區域230bc是載子濃度低的高電阻區域。此外，被用作源極區域或汲極區域的區域230ba及區域230bb是其氧空位多或者氫、氮、金屬元素等的雜質濃度高而載子濃度提高，所以被低電阻化的區域。也就是說，區域230ba及區域230bb是比區域230bc載子濃度高且電阻低的區域。
在此，較佳為被用作通道形成區域的區域230bc的載子濃度為1×1018 cm-3 以下，更佳為低於1×1017 cm-3 ，進一步較佳為低於1×1016 cm-3 ，更佳的是低於1×1013 cm-3 ，進一步較佳的是低於1×1012 cm-3 。對被用作通道形成區域的區域230bc的載子濃度的下限值沒有特別的限定，例如可以為1×10-9 cm-3 。
此外，也可以在區域230bc與區域230ba或區域230bb之間形成載子濃度等於或低於區域230ba及區域230bb的載子濃度且等於或高於區域230bc的載子濃度的區域。換言之，該區域被用作區域230bc與區域230ba或區域230bb的接合區域。該接合區域的氫濃度有時等於或低於區域230ba及區域230bb的氫濃度且等於或高於區域230bc的氫濃度。此外，該接合區域的氧空位有時等於或少於區域230ba及區域230bb的氧空位且等於或多於區域230bc的氧空位。
注意，圖6示出區域230ba、區域230bb及區域230bc只形成在氧化物230b中的例子，但是本發明不侷限於此。例如，上述各區域也可以形成在氧化物230b及氧化物230a中。
在氧化物230中，有時難以看清各區域的邊界。在各區域中檢測出的金屬元素和氫及氮等雜質元素的濃度的變化不但可以為根據區域的分階段變化，而且還可以為各區域內的連續變化。也就是說，越接近通道形成區域，金屬元素和氫及氮等雜質元素的濃度越小即可。
在此，區域230bc分別形成在各電晶體200中，而區域230ba及區域230bb被相鄰的兩個電晶體200共用。例如，區域230ba在被用作電晶體200a的源極和汲極中的一個的同時被用作電晶體200b的源極和汲極中的另一個。此外，例如，區域230bb在被用作電晶體200a的源極和汲極中的另一個的同時被用作電晶體200c的源極和汲極中的一個。像這樣，多個電晶體200的源極及汲極串聯連接，由此形成上述實施方式所示的串。
在電晶體200中，包含通道形成區域的氧化物230(氧化物230a、氧化物230b)較佳為使用被用作半導體的金屬氧化物(以下也稱為氧化物半導體)。如圖5A所示，氧化物230具有在A1-A2方向上延伸的島狀形狀。
被用作半導體的金屬氧化物較佳為使用其能帶間隙為2eV以上，較佳為2.5eV以上的金屬氧化物。如此，藉由使用能帶間隙較寬的金屬氧化物，可以減小電晶體200的關態電流。如此，藉由降低電晶體200的關態電流，可以抑制產生在上述實施方式所示的串中的佈線BL與佈線SL之間的洩漏電流。由此，可以降低使用該串的記憶體裝置的功耗。
作為氧化物230，例如較佳為使用包含銦、元素M及鋅的In-M-Zn氧化物(元素M為選自鋁、鎵、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種)等的金屬氧化物。例如，作為氧化物230，可以使用In-Ga-Zn氧化物，也可以使用在In-Ga-Zn氧化物中添加有錫的氧化物。此外，作為氧化物230，可以使用In-Ga氧化物、In-Zn氧化物、銦氧化物。
上述金屬氧化物可以藉由濺射法等形成在基板上。因此，可以以重疊於形成在矽基板上的驅動電路等週邊電路的方式設置記憶單元陣列。由此，可以減少設置在一個晶片中的週邊電路的佔有面積，並可以增加記憶單元陣列的佔有面積，來可以增加半導體裝置的記憶容量。此外，藉由形成多個層疊的上述金屬氧化物膜，可以層疊記憶單元陣列。由此，可以集成地配置單元而無需增大記憶單元陣列的佔有面積。也就是說，可以構成3D單元陣列。如此，可以實現記憶單元的高積體化，並提供記憶容量大的半導體裝置。
在此，較佳的是，用於氧化物230b的金屬氧化物中的In與元素M的原子個數比大於用於氧化物230a的金屬氧化物中的In與元素M的原子個數比。
如此，藉由在氧化物230b的下方配置氧化物230a，可以抑制雜質及氧從形成在氧化物230a的下方的結構物向氧化物230b擴散。
此外，氧化物230a及氧化物230b除了氧以外還包含共同元素(作為主要成分)，所以可以降低氧化物230a與氧化物230b的各介面的缺陷態密度。因為可以降低氧化物230a與氧化物230b的介面的缺陷態密度，所以介面散射給載子傳導帶來的影響小，從而可以得到高通態電流。
氧化物230b較佳為具有結晶性。尤其是，較佳為使用CAAC-OS(c-axis aligned crystalline oxide semiconductor:c軸配向結晶氧化物半導體)作為氧化物230b。
CAAC-OS具有結晶性高的緻密結構且是雜質、缺陷(例如，氧空位(VO )等)少的金屬氧化物。尤其是，藉由在形成金屬氧化物後以金屬氧化物不被多晶化的溫度(例如，400℃以上且600℃以下)進行熱處理，可以使CAAC-OS具有結晶性更高的緻密結構。如此，藉由進一步提高CAAC-OS的密度，可以進一步降低該CAAC-OS中的雜質或氧的擴散。
另一方面，在CAAC-OS中不容易觀察明確的晶界，因此不容易發生起因於晶界的電子移動率的下降。因此，包含CAAC-OS的金屬氧化物的物理性質穩定。因此，具有CAAC-OS的金屬氧化物具有耐熱性及可靠性良好。
此外，在使用氧化物半導體的電晶體中，如果氧化物半導體中的形成通道的區域存在雜質及氧空位，電特性則容易變動，有時降低可靠性。此外，氧空位附近的氫形成氫進入氧空位中的缺陷(下面有時稱為VO H)而在電晶體的閘極電極不被施加電壓的狀態下也可能會生成成為載子的電子。因此，當在氧化物半導體中的形成通道的區域中包含氧空位時，電晶體會成為常開啟特性(即使不對閘極電極施加電壓也存在通道而在電晶體中電流流過的特性)。由此，在氧化物半導體的形成通道的區域中，較佳為儘量減少雜質、氧空位及VO H。換言之，較佳的是，在電晶體的閘極電極不被施加電壓的狀態下，氧化物半導體中的形成通道的區域的載子濃度降低且被i型化(本質化)或實質上被i型化。
相對於此，藉由在氧化物半導體附近設置包含藉由加熱脫離的氧(以下，有時稱為過量氧)的絕緣體而進行熱處理，可以從該絕緣體向氧化物半導體供應氧而減少氧空位及VO H。注意，在對源極區域或汲極區域供應過多的氧時，有可能引起電晶體200的通態電流下降或者場效移動率的下降。並且，在供應到源極區域或汲極區域的氧在基板面內有不均勻時，包括電晶體的半導體裝置特性中發生不均勻。
因此，較佳的是，在氧化物半導體中，被用作通道形成區域的區域230bc的載子濃度得到降低且被i型化或實質上被i型化。另一方面，較佳的是，被用作源極區域或汲極區域的區域230ba及區域230bb的載子濃度高且被n型化。換言之，較佳為減少氧化物半導體的區域230bc的氧空位及VO H且不對區域230ba及區域230bb供應過多的氧。
鑒於此，在本實施方式中，在氧化物230b上設置有導電體242a及導電體242b的狀態下在含氧氛圍下進行微波處理來減少區域230bc的氧空位及VO H。在此，微波處理例如是指使用包括利用微波生成高密度電漿的電源的裝置的處理。
藉由在含氧氛圍下進行微波處理，可以使用微波或RF等高頻使氧氣體電漿化來使該氧電漿發揮作用。此時，也可以將微波或RF等高頻照射到區域230bc。藉由電漿、微波等的作用，可以使區域230bc的VO H分開，將氫H從區域230bc去除，由氧填補氧空位VO 。換言之，在區域230bc中發生“VO H→H+VO ”的反應而降低區域230bc的氫濃度。由此，可以減少區域230bc中的氧空位及VO H而降低載子濃度。
此外，當在含氧氛圍下進行微波處理時，微波或RF等的高頻、氧電漿等作用被導電體242a及導電體242b遮蔽並不涉及於區域230ba及區域230bb。再者，可以藉由覆蓋氧化物230b及導電體242的絕緣體275及絕緣體280降低氧電漿的作用。由此，由於在進行微波處理時在區域230ba及區域230bb不發生VO H的減少以及過多的氧的供應，所以可以防止載子濃度的降低。
如上所述，可以在氧化物半導體的區域230bc選擇性地去除氧空位及VO H而使區域230bc成為i型化或實質上i型化。並且，可以抑制對被用作源極區域或汲極區域的區域230ba及區域230bb供應過多的氧而保持n型。由此，可以抑制電晶體200的電特性變動而抑制在基板面內電晶體200的電特性不均勻。
藉由採用上述結構，可以提供一種電晶體特性不均勻小的半導體裝置。此外，可以提供一種具有良好的電特性的半導體裝置。此外，可以提供一種可靠性良好的半導體裝置。
在圖5A至圖5D等中，嵌入有導電體260等的開口的側面與氧化物230b的被形成面大致垂直，但是本實施方式不侷限於此。例如，該開口的底部也可以為具有平緩曲面的U字型形狀。此外，例如，該開口的側面也可以傾斜於氧化物230b的被形成面。
此外，如圖5C所示，在從電晶體200的通道寬度的剖面看時，也可以在氧化物230b的側面與氧化物230b的頂面之間具有彎曲面。也就是說，該側面的端部和該頂面的端部也可以彎曲(以下也稱為圓形)。
上述彎曲面的曲率半徑較佳為大於0nm且小於與導電體242重疊的區域的氧化物230b的厚度或者小於不具有上述彎曲面的區域的一半長度。明確而言，上述彎曲面的曲率半徑大於0nm且為20nm以下，較佳為1nm以上且15nm以下，更佳為2nm以上且10nm以下。藉由採用上述形狀，可以提高絕緣體250及導電體260的氧化物230b的覆蓋性。
氧化物230較佳為具有化學組成互不相同的多個氧化物層的疊層結構。明確而言，用於氧化物230a的金屬氧化物中的相對於主要成分的金屬元素的元素M的原子數比較佳為大於用於氧化物230b的金屬氧化物中的相對於主要成分的金屬元素的元素M的原子數比。此外，用於氧化物230a的金屬氧化物中的In與元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的In與元素M的原子個數比。此外，用於氧化物230b的金屬氧化物中的In與元素M的原子個數比較佳為大於用於氧化物230a的金屬氧化物中的In與元素M的原子個數比。
此外，氧化物230b較佳為具有CAAC-OS等的結晶性的氧化物。CAAC-OS等的具有結晶性的氧化物具有雜質及缺陷(氧空位等)少的結晶性高且緻密的結構。因此，可以抑制源極電極或汲極電極從氧化物230b抽出氧。因此，即使進行熱處理也可以減少從氧化物230b被抽出的氧，所以電晶體200對製程中的高溫度(所謂熱積存；thermal budget)也很穩定。
在此，在氧化物230a與氧化物230b的接合部中，導帶底平緩地變化。換言之，也可以將上述情況表達為氧化物230a與氧化物230b的接合部的導帶底連續地變化或者連續地接合。為此，較佳為降低形成在氧化物230a與氧化物230b的介面的混合層的缺陷態密度。
明確而言，藉由使氧化物230a與氧化物230b除了包含氧之外還包含共同元素作為主要成分，可以形成缺陷態密度低的混合層。例如，在氧化物230b為In-M-Zn氧化物的情況下，作為氧化物230a也可以使用In-M-Zn氧化物、M-Zn氧化物、元素M的氧化物、In-Zn氧化物、銦氧化物等。
明確而言，作為氧化物230a使用In:M:Zn=1:3:4[原子個數比]或其附近的組成或者In:M:Zn=1:1:0.5[原子個數比]或其附近的組成的金屬氧化物，即可。此外，作為氧化物230b，使用In:M:Zn=1:1:1[原子個數比]或其附近的組成、或者In:M:Zn=4:2:3[原子個數比]或其附近的組成的金屬氧化物，即可。注意，附近的組成包括所希望的原子個數比的±30%的範圍。此外，作為元素M較佳為使用鎵。
此外，在藉由濺射法形成金屬氧化物時，上述原子個數比不侷限於所形成的金屬氧化物的原子個數比，而也可以是用於金屬氧化物的形成的濺射靶材的原子個數比。
藉由使氧化物230a及氧化物230b具有上述結構，可以降低氧化物230a與氧化物230b的介面的缺陷態密度。因此，介面散射對載子傳導帶來的影響減少，從而電晶體200可以得到高場效移動率、高通態電流及高頻特性。藉由將這種電晶體200應用於上述實施方式所示的串，可以實現讀出速度的提升。
絕緣體212、絕緣體214、絕緣體275、絕緣體282和絕緣體283中的至少一個較佳為被用作抑制水、氫等雜質從基板一側或電晶體200的上方擴散到電晶體200的阻擋絕緣膜。因此，絕緣體212、絕緣體214、絕緣體275、絕緣體282和絕緣體283中的至少一個較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N2 O、NO、NO2 等)、銅原子等雜質的擴散的功能(不容易使上述雜質透過)的絕緣材料。此外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能(不容易使上述氧透過)的絕緣材料。
此外，在本說明書中，阻擋絕緣膜是指具有阻擋性的絕緣膜。注意，在本說明書中，阻擋性是指抑制所對應的物質的擴散的功能(也可以說透過性低)。或者，是指俘獲並固定所對應的物質(也稱為吸雜)的功能。
作為絕緣體212、絕緣體214、絕緣體275、絕緣體282及絕緣體283，例如可以使用氧化鋁、氧化鉿、氧化鎵、銦鎵鋅氧化物、氮化矽或氮氧化矽等。例如，作為絕緣體212及絕緣體283，較佳為使用氫阻擋性更高的氮化矽等。此外，例如，作為絕緣體214、絕緣體275及絕緣體282，較佳為使用俘獲並固定氫的性能高且氧阻擋性高的氧化鋁等。由此，可以抑制水、氫等雜質經過絕緣體212及絕緣體214從基板一側擴散到電晶體200一側。此外，可以抑制水、氫等雜質從配置在絕緣體283的外方的層間絕緣膜等擴散到電晶體200一側。此外，可以抑制包含在絕緣體224等中的氧經過絕緣體212及絕緣體214擴散到基板一側。或者，可以抑制含在絕緣體280等的氧藉由絕緣體282等向電晶體200的上方擴散。如此，較佳為採用由具有抑制水、氫等雜質及氧的擴散的功能的絕緣體212、絕緣體214、絕緣體275、絕緣體282及絕緣體283圍繞電晶體200的結構。
絕緣體212、絕緣體214、絕緣體275、絕緣體282及絕緣體283的成膜例如可以利用濺射法即可。濺射法不需要作為沉積氣體使用氫，所以可以降低絕緣體212、絕緣體214、絕緣體275、絕緣體282及絕緣體283的氫濃度。作為成膜方法，除了濺射法以外還可以適當地使用化學氣相沉積(CVD:Chemical Vapor Deposition)法、分子束磊晶(MBE:Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD:Pulsed Laser Deposition)法、原子層沉積法(ALD:Atomic Layer Deposition)法等。
此外，有時較佳為降低絕緣體212及絕緣體283的電阻率。例如，藉由使絕緣體212及絕緣體283的電阻率約為1×1013 Ωcm，在半導體裝置製程的利用電漿等的處理中，有時絕緣體212及絕緣體283可以緩和導電體205、導電體242或導電體260的電荷積聚。絕緣體212及絕緣體283的電阻率較佳為1×1010 Ωcm以上且1×1015 Ωcm以下。
此外，絕緣體216及絕緣體280的介電常數較佳為比絕緣體214低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體216、絕緣體280，適當地使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽等。
導電體205以與氧化物230及導電體260重疊的方式配置。此外，導電體205較佳為以嵌入絕緣體216的開口中的方式設置。導電體205的一部分也可以以嵌入絕緣體214的方式設置。
導電體205包括導電體205a、導電體205b及導電體205c。導電體205a與該開口的底面及側壁接觸。導電體205b以嵌入形成在導電體205a的凹部的方式設置。在此，導電體205b的頂面低於導電體205a的頂面及絕緣體216的頂面。導電體205c與導電體205b的頂面及導電體205a的側面接觸。在此，導電體205c的頂面的高度與導電體205a的頂面的高度及絕緣體216的頂面的高度大致一致。換言之，導電體205b由導電體205a及導電體205c包圍。
在此，作為導電體205a及導電體205c較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N2 O、NO、NO2 等)、銅原子等雜質的擴散的功能的導電材料。此外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。
藉由作為導電體205a及導電體205c使用具有抑制氫的擴散的功能的導電材料，可以防止含在導電體205b的氫等雜質藉由絕緣體224等擴散到氧化物230。此外，藉由作為導電體205a及導電體205c使用具有抑制氧的擴散的功能的導電材料，可以抑制導電體205b被氧化而導電率下降。作為具有抑制氧擴散的功能的導電材料，例如可以使用鈦、氮化鈦、鉭、氮化鉭、釕、氧化釕等。因此，作為導電體205a及導電體205c使用單層或疊層的上述導電材料即可。例如，作為導電體205a及導電體205c使用氮化鈦即可。
此外，導電體205b較佳為使用以鎢、銅或鋁為主要成分的導電材料。例如，導電體205b可以使用鎢。
導電體205有時被用作第二閘極電極。此時，藉由施加到導電體205的電位不與施加到導電體260的電位聯動而獨立地變化，可以控制電晶體200地臨界電壓(Vth)。此外，藉由對導電體205施加負電位，可以增大電晶體200的Vth而減少關態電流。由此，與不對導電體205施加負電位的情況相比，在對導電體205施加負電位的情況下，可以減少對導電體260施加的電位為0V時的汲極電流。
藉由與記憶體裝置的寫入工作一起進行對導電體205的電位施加，有時可以減少施加到導電體260的寫入電位。由此，可以降低記憶體裝置的功耗。此外，可以減少寫入時對絕緣體250造成的損傷，來可以提高記憶體裝置的改寫耐性。
此外，導電體205的電阻率根據上述施加到導電體205的電位設計，導電體205的厚度根據該電阻率設定。此外，絕緣體216的厚度與導電體205大致相同。在此，較佳為在導電體205的設計允許的範圍內減少導電體205及絕緣體216的厚度。藉由減少絕緣體216的厚度，可以降低含在絕緣體216中的氫等雜質的絕對量，所以可以抑制該雜質擴散到氧化物230。
此外，如圖5A所示，導電體205較佳為比氧化物230中不與導電體242a及導電體242b重疊的區域大。尤其是，如圖5C所示，導電體205較佳為延伸到氧化物230a及氧化物230b的與通道寬度方向交叉的端部的外側的區域。也就是說，較佳為在氧化物230的通道寬度方向的側面的外側，導電體205和導電體260隔著絕緣體重疊。藉由具有上述結構，可以由被用作第一閘極電極的導電體260的電場和被用作第二閘極電極的導電體205的電場電圍繞氧化物230的通道形成區域。在本說明書中，將由第一閘極及第二閘極的電場電圍繞通道形成區域的電晶體結構稱為surrounded channel(S-channel)結構。
在本說明書等中，S-channel結構的電晶體是指由一對閘極電極中的一方及另一方的電場電圍繞通道形成區域的電晶體的結構。此外，本說明書等中公開的S-channel結構與Fin型結構及平面型結構不同。藉由採用S-channel結構，可以實現對短通道效應的耐性得到提高的電晶體，換言之，可以實現不容易發生短通道效應的電晶體。
此外，如圖5C所示，將導電體205在通道寬度方向上延伸來被用作佈線。但是，本發明不侷限於此，也可以在導電體205下設置被用作佈線的導電體。此外，不一定需要在每一個電晶體中設置一個導電體205。例如，在多個電晶體中可以共同使用導電體205。
注意，示出在電晶體200中導電體205層疊有導電體205a、導電體205b及導電體205c的結構，但是本發明不侷限於此。例如，導電體205可以具有單層結構，也可以具有兩層或四層以上的疊層結構。
絕緣體222及絕緣體224被用作閘極絕緣體。
絕緣體222較佳為具有抑制氫(例如，氫原子、氫分子等中的至少一個)的擴散的功能。此外，絕緣體222較佳為具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能。例如，與絕緣體224相比，絕緣體222較佳為具有抑制氫和氧中的一者或兩者的擴散的功能。
絕緣體222較佳為使被用作為絕緣材料的包含鋁和鉿中的一者或兩者的氧化物的絕緣體。作為該絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。當使用這種材料形成絕緣體222時，絕緣體222被用作抑制氧從氧化物230釋放到基板一側或氫等雜質從電晶體200的周圍部擴散到氧化物230的層。因此，藉由設置絕緣體222，可以抑制氫等雜質擴散到電晶體200的內側，而可以抑制在氧化物230中生成氧空位。此外，可以抑制導電體205與絕緣體224或氧化物230所包含的氧起反應。
或者，例如也可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。或者，也可以對上述絕緣體進行氮化處理。此外，絕緣體222還可以在上述絕緣體上層疊有氧化矽、氧氮化矽或氮化矽。
此外，作為絕緣體222，例如也可以以單層或疊層使用包含氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3 )、(Ba，Sr)TiO3 (BST)等所謂的high-k材料的絕緣體。當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等的問題。藉由作為被用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。
在此，在與氧化物230接觸的絕緣體224中，較佳為包含過量氧(藉由加熱使氧脫離)。例如，作為絕緣體224適當地使用氧化矽、氧氮化矽等，即可。藉由以與氧化物230接觸的方式設置上述包含氧的絕緣體，可以減少氧化物230中的氧空位，從而可以提高電晶體200的可靠性。
明確而言，作為絕緣體224較佳為使用藉由加熱使一部分氧脫離的氧化物材料，亦即，具有過量氧區域的絕緣體材料。藉由加熱使氧脫離的氧化物是指在TDS(Thermal Desorption Spectroscopy:熱脫附譜)分析中的氧分子的脫離量為1.0×1018 molecules/cm3 以上，較佳為1.0×1019 molecules/cm3 以上，進一步較佳為2.0×1019 molecules/cm3 以上，或者3.0×1020 molecules/cm3 以上的氧化膜。進行上述TDS分析時的膜的表面溫度較佳為在100℃以上且700℃以下，或者100℃以上且400℃以下的範圍內。
此外，在電晶體200的製造工程中，熱處理較佳為在氧化物230的表面露出的狀態下進行。該熱處理例如較佳為以100℃以上且600℃以下，更佳為以350℃以上且550℃以下進行。熱處理在氮氣體或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，熱處理較佳為在氧氛圍下進行。由此，對氧化物230供應氧，從而可以減少氧空位(VO )。熱處理也可以在減壓狀態下進行。此外，也可以在氮氣體或惰性氣體的氛圍下進行熱處理，然後為了填補脫離的氧而在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行熱處理。此外，也可以在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行熱處理，然後連續地在氮氣體或惰性氣體的氛圍下進行熱處理。
藉由對氧化物230進行加氧化處理，可以使所供應的氧填補氧化物230中的氧空位，換言之可以促進“VO +O→null”的反應。再者，氧化物230中殘留的氫與被供給的氧發生反應而可以將氫以H2 O的形態去除(脫水化)。由此，可以抑制殘留在氧化物230中的氫與氧空位再結合而形成VO H。
此外，絕緣體222及絕緣體224也可以具有兩層以上的疊層結構。此時，不侷限於使用相同材料構成的疊層結構，也可以是使用不同材料形成的疊層結構。此外，絕緣體224也可以形成為島狀且與氧化物230a重疊。在此情況下，絕緣體275與絕緣體224的側面及絕緣體222的頂面接觸。
氧化物243a及氧化物243b設置在氧化物230b上。氧化物243a與氧化物243b隔著導電體260分離。此外，氧化物243較佳為與導電體242重疊，在氧化物230上排列為直線狀即可。
氧化物243(氧化物243a及氧化物243b)較佳為具有抑制氧透過的功能。藉由在被用作源極電極或汲極電極的導電體242與氧化物230b之間配置具有抑制氧的透過的功能的氧化物243，導電體242與氧化物230b之間的電阻被減少，所以是較佳的。藉由採用這樣的結構，可以提高電晶體200的電特性及電晶體200的可靠性。此外，在能夠充分降低導電體242與氧化物230b間的電阻的情況下，也可以不設置氧化物243。
作為氧化物243也可以使用包含元素M的金屬氧化物。尤其是，作為元素M較佳為使用鋁、鎵、釔或錫。氧化物243的元素M的濃度較佳為比氧化物230b高。此外，作為氧化物243也可以使用氧化鎵。此外，作為氧化物243也可以使用In-M-Zn氧化物等金屬氧化物。明確而言，用於氧化物243的金屬氧化物中的In與元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的In與元素M的原子個數比。此外，氧化物243的厚度較佳為0.5nm以上且5nm以下，更佳為1nm以上且3nm以下，進一步較佳為1nm以上且2nm以下。此外，氧化物243較佳為具有結晶性。在氧化物243具有結晶性的情況下，可以適當地抑制氧化物230中的氧的釋放。例如，在氧化物243具有六方晶等結晶結構的情況下，有時可以抑制氧化物230中的氧的釋放。
較佳的是，導電體242a與氧化物243a的頂面接觸，導電體242b與氧化物243b的頂面接觸。導電體242a及導電體242b分別被用作電晶體200的源極電極或汲極電極。此外，導電體242在氧化物230上排列為直線狀即可。
作為導電體242(導電體242a及導電體242b)例如較佳為使用包含鉭的氮化物、包含鈦的氮化物、包含鉬的氮化物、包含鎢的氮化物、包含鉭及鋁的氮化物、包含鈦及鋁的氮化物等。在本發明的一個實施方式中，尤其較佳為採用包含鉭的氮化物。此外，例如也可以使用氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。這些材料是不容易氧化的導電材料或者即使吸收氧也維持導電性的材料，所以是較佳的。
注意，有時包含在氧化物230b等中的氫擴散到導電體242a或導電體242b。尤其是，藉由作為導電體242a及導電體242b使用包含鉭的氮化物，有時包含在氧化物230b等中的氫容易擴散到導電體242a或導電體242b，該擴散的氫與導電體242a或導電體242b所包含的氮鍵合。也就是說，有時包含在氧化物230b等中的氫被導電體242a或導電體242b吸收。
此外，較佳為在導電體242的側面與導電體242的頂面之間不形成彎曲面。藉由使導電體242不具有該彎曲面，可以增大如圖5D所示的通道寬度方向的剖面上的導電體242的剖面積。由此，可以提高導電體242的導電率而提高電晶體200的通態電流。
絕緣體275覆蓋絕緣體224、氧化物230、氧化物243及導電體242，在將設置絕緣體250及導電體260的區域中形成開口。絕緣體275較佳為與絕緣體224的頂面、氧化物230的側面、氧化物243的側面、導電體242的側面及導電體242的頂面接觸。此外，絕緣體275較佳為被用作抑制氧透過的阻擋絕緣膜。此外，絕緣體275較佳為被用作抑制水、氫等雜質從上方向絕緣體224或氧化物230擴散的阻擋絕緣膜且具有俘獲氫等雜質的功能。作為絕緣體275，例如較佳為使用氧化鋁或氮化矽等絕緣體。
藉由設置上述絕緣體275，可以由具有對氧具有阻擋性的絕緣體包圍導電體242。換言之，可以抑制包含在絕緣體280中的氧擴散到導電體242。由此，可以抑制因包含在絕緣體280中的氧等而導致導電體242直接被氧化使得電阻率增大而場效移動率及通態電流減少。像這樣，藉由提高電晶體200的場效移動率及通態電流，可以提高記憶體裝置的讀出速度。
藉由在夾在絕緣體212與絕緣體283的區域內設置與絕緣體280及絕緣體224接觸且具有俘獲氫等雜質的功能的絕緣體275，可以俘獲包含在絕緣體280及絕緣體224等的氫等雜質而將該區域內的氫量設定為一定的值。此時，作為絕緣體275較佳為使用氧化鋁等。
絕緣體250(絕緣體250a及絕緣體250b)被用作閘極絕緣體。絕緣體250較佳為以與氧化物230b的頂面及側面接觸的方式配置。絕緣體250可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽等。尤其是，如氧化矽及氧氮化矽等包含矽的氧化物具有熱穩定性，所以是較佳的。
與絕緣體224同樣，較佳為絕緣體250中的水或氫等雜質的濃度得到降低。絕緣體250的厚度較佳為1nm以上且20nm以下。
此外，也可以在絕緣體250b與導電體260之間設置金屬氧化物。該金屬氧化物較佳為抑制氧從絕緣體250b擴散到導電體260。藉由設置抑制氧的擴散的金屬氧化物，從絕緣體250b擴散到導電體260的氧被抑制。換言之，可以抑制對氧化物230供應的氧量的減少。此外，可以抑制因包含在絕緣體250b中的氧導致的導電體260的氧化。例如，作為該金屬氧化物，可以使用氧化鉿等。
此外，上述金屬氧化物也可以被用作第一閘極電極的一部分。例如，可以將能夠用於氧化物230的金屬氧化物被用作上述金屬氧化物。在此情況下，藉由利用濺射法形成導電體260a，可以降低上述金屬氧化物的電阻值使其變為導電體。上述導電體可以稱為OC(Oxide Conductor)電極。
藉由設置上述金屬氧化物，可以提高電晶體200的通態電流，而無需減少來自導電體260的電場的影響。此外，藉由利用絕緣體250b及上述金屬氧化物的物理厚度保持導電體260與氧化物230之間的距離，可以抑制導電體260與氧化物230之間的洩漏電流。此外，藉由設置絕緣體250b及上述金屬氧化物的疊層結構，可以容易調整導電體260與氧化物230之間的物理距離及從導電體260施加到氧化物230的電場強度。
作為電荷存儲層255，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。例如，電荷存儲層255可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭。
電荷存儲層255被夾在絕緣體250a和絕緣體250b之間。電荷存儲層255具有儲存電子的功能即可。例如，較佳為使用含有電子陷阱的絕緣體等。電子陷阱可以藉由添加雜質或受到損傷等而形成。此外，也可以在電荷存儲層255與絕緣體250a的介面或在電荷存儲層255與絕緣體250b的介面含有電子陷阱。在此情況下，電荷存儲層255與絕緣體250a的接合及電荷存儲層255與絕緣體250b的接合較佳為異種接合。當在電荷存儲層255與絕緣體250a的介面含有電子陷阱的情況下，有時可以不設置絕緣體250b。當在電荷存儲層255與絕緣體250b的介面含有電子陷阱的情況下，有時可以不設置絕緣體250a。此外，相鄰的記憶單元共同使用電荷存儲層255，由此較佳為在電荷存儲層255內不容易發生電子遷移。但是，在相鄰的記憶單元遠離電荷存儲層255的情況下，在電荷存儲層255內也可以發生電子遷移。也就是說，電荷存儲層255可以為半導體或導電體。
此外，絕緣體250a及絕緣體250b較佳為具有足以因閘極電壓或背閘極電壓而引起電子穿隧效應(tunneling)的厚度，以將電子注入電荷存儲層255。同時，絕緣體250a及絕緣體250b較佳為具有足以在沒施加閘極電壓或背閘極電壓的狀態下不引起電子穿隧效應的厚度，以抑制在記憶單元保持資料的狀態下流出電子。但是，難以完全消除電子穿隧效應，因此絕緣體250a及絕緣體250b的厚度只要是足以保持資料的厚度即可。例如，絕緣體250a及絕緣體250b的厚度可以為3nm以上且15nm以下，較佳為4nm以上且10nm以下。此外，為了抑制電子流出，較佳為使用能帶間隙大的絕緣體。例如，絕緣體250a及絕緣體250b的能帶間隙可以為6eV以上且10eV以下，較佳為7eV以上且10eV以下，更佳為8eV以上且10eV以下。
明確而言，電荷存儲層255可以使用缺陷態密度高的氮化矽、氮氧化矽等包含矽的氮化物。此外，電荷存儲層255也可以使用氧化鉿。
導電體260如圖5A所示那樣在A3-A4方向上延伸，並被用作電晶體200的第一閘極電極。導電體260較佳為包括導電體260a以及配置在導電體260a上的導電體260b。例如，較佳為以包圍導電體260b的底面及側面的方式配置導電體260a。此外，如圖5B及圖5C所示，導電體260的頂面與絕緣體250及電荷存儲層255的頂面大致一致。雖然在圖5B及圖5C中導電體260具有導電體260a和導電體260b的兩層結構，但是也可以具有單層結構或三層以上的疊層結構。
在此，作為導電體260a較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子、銅原子等雜質的擴散的功能的導電材料。此外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。
此外，當導電體260a具有抑制氧的擴散的功能時，可以抑制絕緣體250所包含的氧使導電體260b氧化而導致導電率的下降。作為具有抑制氧擴散的功能的導電材料，例如可以使用鈦、氮化鈦、鉭、氮化鉭、釕、氧化釕等。
此外，由於導電體260還被用作佈線，所以較佳為使用導電性高的導電體。例如，導電體260b可以使用鎢、銅或鋁為主要成分的導電材料。此外，導電體260b可以具有疊層結構，例如可以具有鈦、氮化鈦與上述導電材料的疊層。
此外，在電晶體200中，以嵌入形成於絕緣體280等的開口的方式自對準地形成導電體260。藉由如此形成導電體260，可以在導電體242a和導電體242b之間的區域中無需位置對準而配置導電體260。
此外，如圖5C所示，在電晶體200的通道寬度方向上，以絕緣體222的底面為基準，導電體260的導電體260不與氧化物230b重疊的區域的底面的高度較佳為比氧化物230b的底面的高度低。藉由採用被用作閘極電極的導電體260隔著絕緣體250等覆蓋氧化物230b的通道形成區域的側面及頂面的結構，容易使導電體260的電場作用於氧化物230b的通道形成區域整體。由此，可以提高電晶體200的通態電流及頻率特性。以絕緣體222的底面為基準時的氧化物230a及氧化物230b不與導電體260重疊的區域的導電體260的底面的高度與氧化物230b的底面的高度之差為0nm以上且100nm以下，較佳為3nm以上且50nm以下，更佳為5nm以上且20nm以下。
絕緣體280設置在絕緣體275上，在將設置絕緣體250及導電體260的區域中形成開口。此外，絕緣體280的頂面也可以被平坦化。
較佳的是，被用作層間膜的絕緣體280的介電常數低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。絕緣體280例如較佳為使用與絕緣體216相同的材料形成。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。特別是，因為氧化矽、氧氮化矽、具有空孔的氧化矽等的材料容易形成包含藉由加熱脫離的氧的區域，所以是較佳的。
與絕緣體224同樣，絕緣體280較佳為包含過量氧區域或過量氧。此外，絕緣體280中的水、氫等雜質濃度較佳為得到降低。例如，作為絕緣體280適當地使用氧化矽、氧氮化矽等，即可。藉由以與氧化物230接觸的方式設置上述包含過量氧的絕緣體，可以減少氧化物230中的氧空位，從而可以提高電晶體200的可靠性。
絕緣體282與導電體260及絕緣體280的頂面、絕緣體250及電荷存儲層255的最頂部接觸。絕緣體282較佳為被用作抑制水、氫等雜質從上方向絕緣體280擴散的阻擋絕緣膜且具有俘獲氫等雜質的功能。此外，絕緣體282較佳為被用作抑制氧透過的阻擋絕緣膜。作為絕緣體282，例如使用氧化鋁等絕緣體即可。藉由在夾在絕緣體212與絕緣體283的區域內設置與絕緣體280接觸且具有俘獲氫等雜質的功能的絕緣體282，可以俘獲包含在絕緣體280等的氫等雜質而將該區域內的氫量為一定的值。
絕緣體283可以被用作抑制水、氫等雜質從上方擴散到絕緣體280的阻擋絕緣膜。絕緣體283配置在絕緣體282上。作為絕緣體283，較佳為使用氮化矽或氮氧化矽等包含矽的氮化物。例如，作為絕緣體283使用藉由濺射法形成的氮化矽。藉由使用濺射法形成絕緣體283，可以形成密度高且不容易形成空洞等的氮化矽膜。此外，作為絕緣體283，也可以在藉由濺射法形成的氮化矽上還層疊藉由CVD法形成的氮化矽。
以上說明了相當於電晶體10的電晶體200的結構，但是上述實施方式所示的電晶體12及電晶體14也可以具有同樣結構。也就是說，電晶體12及電晶體14可以使用在電晶體200中沒有電荷存儲層255及絕緣體250b的結構。藉由使用具有這種結構的電晶體12及電晶體14，可以降低關態電流。由此，可以在上述實施方式所示的串中降低佈線BL與佈線SL之間的洩漏電流，可以提供低功耗半導體裝置。
＜半導體裝置的構成材料＞ 以下，說明可用於半導體裝置的構成材料。
《基板》 作為形成電晶體200的基板例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板(釔安定氧化鋯基板等)、樹脂基板等。此外，作為半導體基板，例如可以舉出以矽或鍺等為材料的半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體基板等。並且，還可以舉出在上述半導體基板內部具有絕緣體區域的半導體基板，例如為SOI(Silicon On Insulator；絕緣層上覆矽)基板等。作為導電體基板，可以舉出石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，可以舉出包含金屬氮化物的基板、包含金屬氧化物的基板等。此外，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件，可以舉出電容器、電阻元件、切換元件、發光元件、記憶元件等。
《絕緣體》 作為絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物、金屬氮氧化物等。
例如，當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等的問題。藉由作為被用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時實現電晶體工作時的低電壓化。另一方面，藉由將相對介電常數較低的材料用於被用作層間膜的絕緣體，可以減少產生在佈線之間的寄生電容。因此，較佳為根據絕緣體的功能選擇材料。
作為相對介電常數較高的絕緣體，可以舉出氧化鎵、氧化鉿、氧化鋯、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物、含有矽及鉿的氧氮化物或者含有矽及鉿的氮化物等。
作為相對介電常數較低的絕緣體，可以舉出氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。
此外，藉由由具有抑制氫等雜質及氧的透過的功能的絕緣體圍繞使用金屬氧化物的電晶體，可以使電晶體的電特性穩定。作為具有抑制氫等雜質及氧的透過的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。明確而言，作為具有抑制氫等雜質及氧的透過的功能的絕緣體，可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等金屬氧化物、氮化鋁、氮氧化矽、氮化矽等金屬氮化物。
此外，被用作閘極絕緣體的絕緣體較佳為具有包含藉由加熱脫離的氧的區域的絕緣體。例如，藉由採用具有包含藉由加熱脫離的氧的區域的氧化矽或者氧氮化矽接觸於氧化物230的結構，可以填補氧化物230所包含的氧空位。
《導電體》 作為導電體，較佳為使用選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、釕、銥、鍶和鑭等中的金屬元素、以上述金屬元素為成分的合金或者組合上述金屬元素的合金等。例如，較佳為使用氮化鉭、氮化鈦、鎢、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。此外，氮化鉭、氮化鈦、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物是不容易氧化的導電材料或者吸收氧也維持導電性的材料，所以是較佳的。此外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
此外，也可以層疊多個由上述材料形成的導電層。例如，也可以採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。此外，也可以採用組合包含上述金屬元素的材料和包含氮的導電材料的疊層結構。此外，也可以採用組合包含上述金屬元素的材料、包含氧的導電材料和包含氮的導電材料的疊層結構。
此外，在將氧化物用於電晶體的通道形成區域的情況下，作為被用作閘極電極的導電體較佳為採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。在此情況下，較佳為將包含氧的導電材料設置在通道形成區域一側。藉由將包含氧的導電材料設置在通道形成區域一側，從該導電材料脫離的氧容易被供應到通道形成區域。
尤其是，作為被用作閘極電極的導電體，較佳為使用包含含在被形成通道的金屬氧化物中的金屬元素及氧的導電材料。此外，也可以使用包含上述金屬元素及氮的導電材料。例如，可以使用氮化鈦、氮化鉭等包含氮的導電材料。此外，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有矽的銦錫氧化物。藉由使用上述材料，有時可以俘獲形成有通道的金屬氧化物所包含的氫。或者，有時可以俘獲從外方的絕緣體等混入的氫。
《金屬氧化物》 作為氧化物230，較佳為使用被用作半導體的金屬氧化物(氧化物半導體)。下面，對可用於根據本發明的氧化物230的金屬氧化物進行說明。
金屬氧化物較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。此外，除此之外，較佳為還包含鋁、鎵、釔、錫等。此外，也可以包含選自硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂及鈷等中的一種或多種。
在此考慮金屬氧化物為包含銦、元素M及鋅的In-M-Zn氧化物的情況。注意，元素M為選自鋁、鎵、釔及錫中的一種或多種。作為可以應用於元素M的其他元素，有硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂、鈷等。注意，作為元素M有時也可以組合多個上述元素。
此外，在本說明書等中，有時將包含氮的金屬氧化物稱為金屬氧化物(metal oxide)。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。
＜結晶結構的分類＞ 首先，對氧化物半導體中的結晶結構的分類參照圖7A進行說明。圖7A是說明氧化物半導體，典型為IGZO(包含In、Ga、Zn的金屬氧化物)的結晶結構的分類的圖。
如圖7A所示那樣，氧化物半導體大致分為“Amorphous(無定形)”、“Crystalline(結晶性)”、“Crystal(結晶)”。此外，completely amorphous包含在“Amorphous”中(excluding single crystal and poly crystal)。此外，在“Crystalline”中包含CAAC(c-axis-aligned crystalline)、nc(nanocrystalline)及CAC(cloud-aligned composite)(excluding single crystal and poly crystal)。此外，在“Crystalline”的分類中不包含single crystal(單晶)、poly crystal(多晶)及completely amorphous。此外，在“Crystal”中包含single crystal及poly crystal。
此外，圖7A所示的外框線被加粗的部分中的結構是介於“Amorphous(無定形)”與“Crystal(結晶)”之間的中間狀態，是屬於新穎的邊界區域(New crystalline phase)的結構。換言之，該結構與在能量性上不穩定的“Amorphous(無定形)”或“Crystal(結晶)”可以說是完全不同的結構。
可以使用X射線繞射(XRD:X-Ray Diffraction)譜對膜或基板的結晶結構進行評價。在此，圖7B示出被分類為“Crystalline”的CAAC-IGZO膜的藉由GIXD(Grazing-Incidence XRD)測量而得到的XRD譜。此外，將GIXD法也稱為薄膜法或Seemann-Bohlin法。下面，將藉由圖7B所示的GIXD測量而得到的XRD譜簡單地記為XRD譜。此外，圖7B所示的CAAC-IGZO膜的組成是In:Ga:Zn=4:2:3[原子個數比]附近。此外，圖7B所示的CAAC-IGZO膜的厚度為500nm。
如圖7B所示，在CAAC-IGZO膜的XRD譜中檢測出表示明確的結晶性的峰值。明確而言，在CAAC-IGZO膜的XRD譜中，2θ=31°附近檢測出表示c軸配向的峰值。此外，如圖7B所示那樣，2θ=31°附近的峰值在以檢測出峰值強度的角度為軸時左右非對稱。
此外，可以使用奈米束電子繞射法(NBED:Nano Beam Electron Diffraction)觀察的繞射圖案(也稱為奈米束電子繞射圖案)對膜或基板的結晶結構進行評價。圖7C示出CAAC-IGZO膜的繞射圖案。圖7C是將電子束向平行於基板的方向入射的NBED觀察的繞射圖案。此外，圖7C所示的CAAC-IGZO膜的組成是In:Ga:Zn=4:2:3[原子個數比]附近。此外，在奈米束電子繞射法中，進行束徑為1nm的電子繞射法。
如圖7C所示那樣，在CAAC-IGZO膜的繞射圖案中觀察到表示c軸配向的多個斑點。
《氧化物半導體的結構》 此外，在注目於氧化物半導體的結晶結構的情況下，有時氧化物半導體的分類與圖7A不同。例如，氧化物半導體可以分類為單晶氧化物半導體和除此之外的非單晶氧化物半導體。作為非單晶氧化物半導體，例如可以舉出上述CAAC-OS及nc-OS。此外，在非單晶氧化物半導體中包含多晶氧化物半導體、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
在此，對上述CAAC-OS、nc-OS及a-like OS的詳細內容進行說明。
[CAAC-OS] CAAC-OS是包括多個結晶區域的氧化物半導體，該多個結晶區域的c軸配向於特定的方向。此外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法線方向、或者CAAC-OS膜的表面的法線方向。此外，結晶區域是具有原子排列的週期性的區域。注意，在將原子排列看作晶格排列時結晶區域也是晶格排列一致的區域。再者，CAAC-OS具有在a-b面方向上多個結晶區域連接的區域，有時該區域具有畸變。此外，畸變是指在多個結晶區域連接的區域中，晶格排列一致的區域和其他晶格排列一致的區域之間的晶格排列的方向變化的部分。換言之，CAAC-OS是指c軸配向並在a-b面方向上沒有明顯的配向的氧化物半導體。
此外，上述多個結晶區域的每一個由一個或多個微小結晶(最大徑小於10nm的結晶)構成。在結晶區域由一個微小結晶構成的情況下，該結晶區域的最大徑小於10nm。此外，結晶區域由多個微小結晶構成的情況下，有時該結晶區域的尺寸為幾十nm左右。
此外，在In-M-Zn氧化物(元素M為選自鋁、鎵、釔、錫及鈦等中的一種或多種)中，CAAC-OS有包括含有層疊有銦(In)及氧的層(以下，In層)、含有元素M、鋅(Zn)及氧的層(以下，(M，Zn)層)的層狀結晶結構(也稱為層狀結構)的趨勢。此外，銦和元素M可以彼此置換。因此，有時(M，Zn)層包含銦。此外，有時In層包含元素M。注意，有時In層包含Zn。該層狀結構例如在高解析度TEM影像中被觀察作為晶格像。
例如，當對CAAC-OS膜使用XRD裝置進行結構分析時，在使用θ/2θ掃描的Out-of-plane XRD測量中，在2θ=31°或其附近檢測出c軸配向的峰值。注意，表示c軸配向的峰值的位置(2θ值)有時根據構成CAAC-OS的金屬元素的種類、組成等變動。
此外，例如，在CAAC-OS膜的電子繞射圖案中觀察到多個亮點(斑點)。此外，在以透過樣本的入射電子束的斑點(也稱為直接斑點)為對稱中心時，某一個斑點和其他斑點被觀察在點對稱的位置。
在從上述特定的方向觀察結晶區域的情況下，雖然該結晶區域中的晶格排列基本上是六方晶格，但是單位晶格並不侷限於正六角形，有是非正六角形的情況。此外，在上述畸變中，有時具有五角形、七角形等晶格排列。此外，在CAAC-OS的畸變附近觀察不到明確的晶界(grain boundary)。也就是說，晶格排列的畸變抑制晶界的形成。這可能是因為CAAC-OS由於a-b面方向上的氧原子的排列的低密度或因金屬原子被取代而使原子間的鍵合距離產生變化而容許畸變。
此外，確認到明確的晶界的結晶結構被稱為所謂的多晶(polycrystal)。晶界成為再結合中心而載子被俘獲，因而有可能導致電晶體的通態電流的降低、場效移動率的降低等。因此，確認不到明確的晶界的CAAC-OS是使電晶體的半導體層具有優異的結晶結構的結晶性氧化物之一。注意，為了構成CAAC-OS，較佳為包含Zn的結構。例如，與In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能夠進一步地抑制晶界的發生，所以是較佳的。
CAAC-OS是結晶性高且確認不到明確的晶界的氧化物半導體。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。此外，氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。因此，包含CAAC-OS的氧化物半導體的物理性質穩定。因此，包含CAAC-OS的氧化物半導體具有高耐熱性及可靠性良好。此外，CAAC-OS對製程中的高溫度(所謂熱積存:thermal budget)也很穩定。由此，藉由在OS電晶體中使用CAAC-OS，可以擴大製程的彈性。
[nc-OS] 在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。換言之，nc-OS具有微小的結晶。此外，例如，該微小的結晶的尺寸為1nm以上且10nm以下，尤其為1nm以上且3nm以下，將該微小的結晶稱為奈米晶。此外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。例如，在對nc-OS膜使用XRD裝置進行結構分析時，在使用θ/2θ掃描的Out-of-plane XRD測量中，不檢測出表示結晶性的峰值。此外，在對nc-OS膜進行使用其束徑比奈米晶大(例如，50nm以上)的電子束的電子繞射(也稱為選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於或小於奈米晶的尺寸(例如1nm以上且30nm以下)的電子束的電子繞射(也稱為奈米束電子射線)的情況下，有時得到在以直接斑點為中心的環狀區域內觀察到多個斑點的電子繞射圖案。
[a-like OS] a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。此外，a-like OS的膜中的氫濃度比nc-OS及CAAC-OS的膜中的氫濃度高。
《氧化物半導體的結構》 接著，說明上述的CAC-OS的詳細內容。此外，說明CAC-OS與材料構成有關。
[CAC-OS] CAC-OS例如是指包含在金屬氧化物中的元素不均勻地分佈的構成，其中包含不均勻地分佈的元素的材料的尺寸為0.5nm以上且10nm以下，較佳為1nm以上且3nm以下或近似的尺寸。注意，在下面也將在金屬氧化物中一個或多個金屬元素不均勻地分佈且包含該金屬元素的區域混合的狀態稱為馬賽克狀或補丁(patch)狀，該區域的尺寸為0.5nm以上且10nm以下，較佳為1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分開為第一區域與第二區域而成為馬賽克狀且該第一區域分佈於膜中的結構(下面也稱為雲狀)。也就是說，CAC-OS是指具有該第一區域和該第二區域混合的結構的複合金屬氧化物。
在此，將相對於構成In-Ga-Zn氧化物的CAC-OS的金屬元素的In、Ga及Zn的原子個數比的每一個記為[In]、[Ga]及[Zn]。例如，在In-Ga-Zn氧化物的CAC-OS中，第一區域是其[In]大於CAC-OS膜的組成中的[In]的區域。此外，第二區域是其[Ga]大於CAC-OS膜的組成中的[Ga]的區域。此外，例如，第一區域是其[In]大於第二區域中的[In]且其[Ga]小於第二區域中的[Ga]的區域。此外，第二區域是其[Ga]大於第一區域中的[Ga]且其[In]小於第一區域中的[In]的區域。
明確而言，上述第一區域是以銦氧化物或銦鋅氧化物等為主要成分的區域。此外，上述第二區域是以鎵氧化物或鎵鋅氧化物等為主要成分的區域。換言之，可以將上述第一區域稱為以In為主要成分的區域。此外，可以將上述第二區域稱為以Ga為主要成分的區域。
注意，有時觀察不到上述第一區域和上述第二區域的明確的邊界。
例如，在In-Ga-Zn氧化物的CAC-OS中，根據藉由能量色散型X射線分析法(EDX:Energy Dispersive X-ray spectroscopy)取得的EDX面分析影像(EDX-mapping)，可確認到具有以In為主要成分的區域(第一區域)及以Ga為主要成分的區域(第二區域)不均勻地分佈而混合的結構。
在將CAC-OS用於電晶體的情況下，藉由起因於第一區域的導電性和起因於第二區域的絕緣性的互補作用，可以使CAC-OS具有開關功能(控制導通/關閉的功能)。換言之，在CAC-OS的材料的一部分中具有導電性的功能且在另一部分中具有絕緣性的功能，在材料的整體中具有半導體的功能。藉由使導電性的功能和絕緣性的功能分離，可以最大限度地提高各功能。因此，藉由將CAC-OS用於電晶體，可以實現高通態電流(Ion )、高場效移動率(μ)及良好的切換工作。
氧化物半導體具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、CAC-OS、nc-OS、CAAC-OS中的兩種以上。
＜包括氧化物半導體的電晶體＞ 在此，說明將上述氧化物半導體用於電晶體的情況。
藉由將上述氧化物半導體用於電晶體，可以實現場效移動率高的電晶體。此外，可以實現可靠性高的電晶體。
此外，較佳為將載子濃度低的氧化物導體用於電晶體的通道形成區域。例如，氧化物半導體的通道形成區域中的載子濃度較佳為1×1018 cm-3 以下，更佳為1×1017 cm-3 以下，進一步較佳為1×1016 cm-3 以下，更進一步較佳為低於1×1013 cm-3 ，還進一步較佳為低於1×1012 cm-3 。在以降低氧化物半導體膜的載子濃度為目的的情況下，可以降低氧化物半導體膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。此外，有時將載子濃度低的氧化物半導體稱為“高純度本質”或“實質上高純度本質的氧化物半導體”。
因為高純度本質或實質上高純度本質的氧化物半導體膜具有較低的缺陷態密度，所以有可能具有較低的陷阱態密度。
此外，被氧化物半導體的陷阱能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成通道形成區域的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度是有效的。為了降低氧化物半導體中的雜質濃度，較佳為還降低附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
＜雜質＞ 在此，說明氧化物半導體中的各雜質的影響。
在氧化物半導體包含第14族元素之一的矽或碳時，在氧化物半導體中形成缺陷能階。因此，將氧化物半導體的通道形成區域中的矽或碳的濃度、氧化物半導體的與通道形成區域的介面附近的矽或碳的濃度(藉由二次離子質譜分析法(SIMS:Secondary Ion Mass Spectrometry)測得的濃度)設定為2×1018 atoms/cm3 以下，較佳為2×1017 atoms/cm3 以下。
此外，當氧化物半導體包含鹼金屬或鹼土金屬時，有時形成缺陷能階而形成載子。因此，使用包含鹼金屬或鹼土金屬的氧化物半導體的電晶體容易具有常開啟特性。由此，將利用SIMS分析測得的氧化物半導體的通道形成區域中的鹼金屬或鹼土金屬的濃度設定為1×1018 atoms/cm3 以下，較佳為2×1016 atoms/cm3 以下。
當氧化物半導體包含氮時，容易產生作為載子的電子，使載子濃度增高，而被n型化。其結果，將含有氮的氧化物半導體用於半導體的電晶體容易具有常開啟型特性。或者，在氧化物半導體包含氮時，有時形成陷阱能階。其結果，有時電晶體的電特性不穩定。因此，將利用SIMS測得的氧化物半導體的通道形成區域中的氮濃度設定為低於5×1019 atoms/cm3 ，較佳為5×1018 atoms/cm3 以下，更佳為1×1018 atoms/cm3 以下，進一步較佳為5×1017 atoms/cm3 以下。
包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧缺陷。當氫進入該氧缺陷時，有時生成作為載子的電子。此外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，具有含有氫的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為儘可能減少氧化物半導體的通道形成區域中的氫。明確而言，在氧化物半導體的通道形成區域中，將利用SIMS測得的氫濃度設定為低於1×1020 atoms/cm3 ，較佳為低於5×1019 atoms/cm3 ，更佳為低於1×1019 atoms/cm3 ，進一步較佳為低於5×1018 atoms/cm3 ，還進一步較佳為低於1×1018 atoms/cm3 。
藉由將雜質被充分降低的氧化物半導體用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
《其他半導體材料》 可以用於氧化物230的半導體材料不侷限於上述金屬氧化物。作為氧化物230，也可以使用具有能帶間隙的半導體材料(不是零能帶間隙半導體的半導體材料)。例如，較佳為將矽等單個元素的半導體、砷化鎵等化合物半導體、被用作半導體的層狀物質(也稱為原子層物質、二維材料等)等用於半導體材料。特別是，較佳為將被用作半導體的層狀物質用於半導體材料。
在此，在本說明書等中，層狀物質是具有層狀結晶結構的材料群的總稱。層狀結晶結構是由共價鍵或離子鍵形成的層藉由如凡得瓦力那樣的比共價鍵或離子鍵弱的鍵合層疊的結構。層狀物質在每單位層中具有高導電性，亦即，具有高二維導電性。藉由將被用作半導體並具有高二維導電性的材料用於通道形成區域，可以提供通態電流大的電晶體。
作為層狀物質，有石墨烯、矽烯、硫族化物等。硫族化物是包含氧族元素的化合物。此外，氧族元素是屬於第16族的元素的總稱，其中包括氧、硫、硒、碲、釙、鉝。此外，作為硫族化物，可以舉出過渡金屬硫族化物、第13族硫族化物等。
作為氧化物230，例如較佳為使用被用作半導體的過渡金屬硫族化物。作為能夠被用作氧化物230的過渡金屬硫族化物，具體地可以舉出硫化鉬(典型的是MoS2 )、硒化鉬(典型的是MoSe2 )、碲化鉬(典型的是MoTe2 )、硫化鎢(典型的是WS2 )、硒化鎢(典型的是WSe2 )、碲化鎢(典型的是WTe2 )、硫化鉿(典型的是HfS2 )、硒化鉿(典型的是HfSe2 )、硫化鋯(典型的是ZrS2 )、硒化鋯(典型的是ZrSe2 )等。
＜半導體裝置的製造方法＞ 接著，使用圖8A至圖15A、圖8B至圖15B、圖8C至圖15C及圖8D至圖15D說明圖5A至圖5D所示的本發明的一個實施方式的半導體裝置的製造方法。
圖8A至圖15A是俯視圖。此外，圖8B至圖15B是相當於沿著圖8A至圖15A中的點劃線A1-A2的剖面圖，也是電晶體200的通道長度方向的剖面圖。此外，圖8C至圖15C是相當於沿著圖8A至圖15A中的點劃線A3-A4的剖面圖，也是電晶體200的通道寬度方向的剖面圖。此外，圖8D至圖15D是相當於沿著圖8A至圖15A中的點劃線A5-A6的剖面圖。注意，為了容易理解，在圖8A至圖15A的俯視圖中省略部分組件。
以下，用來形成絕緣體的絕緣材料、用來形成導電體的導電材料或用來形成半導體的半導體材料可以適當地使用濺射法、CVD法、MBE法、PLD法、ALD法等進行成膜。
作為濺射法，可以舉出將高頻電源用於濺射用電源的RF濺射法、利用直流電源的DC濺射法、以脈衝方式改變施加到電極的電壓的脈衝DC濺射法。RF濺射法主要在形成絕緣膜時使用，DC濺射法主要在形成金屬導電膜時使用。此外，脈衝DC濺射法主要在利用反應性濺射法形成氧化物、氮化物、碳化物等化合物時使用。
注意，CVD法可以分為利用電漿的電漿增強CVD(PECVD:Plasma Enhanced CVD)法、利用熱量的熱CVD(TCVD:Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，可以根據使用的源氣體分類為金屬CVD(MCVD:Metal CVD)法及有機金屬CVD(MOCVD:Metal Organic CVD)法。
藉由利用電漿CVD法，可以以較低的溫度得到高質量的膜。此外，因為在熱CVD法中不使用電漿，所以能夠減少對被處理物造成的電漿損傷。例如，包括在半導體裝置中的佈線、電極、元件(電晶體、電容器等)等有時因從電漿接收電荷而會產生電荷積聚(charge up)。此時，有時由於所累積的電荷而使包括在半導體裝置中的佈線、電極、元件等受損傷。另一方面，因為在不使用電漿的熱CVD法的情況下不產生上述電漿損傷，所以能夠提高半導體裝置的良率。此外，在熱CVD法中，不產生成膜時的電漿損傷，因此能夠得到缺陷較少的膜。
作為ALD法，採用只利用熱能使前驅物及反應物起反應的熱ALD(Thermal ALD)法、使用收到電漿激發的反應物的PEALD(Plasma Enhanced ALD)法等。
此外，ALD法可以利被用作為原子的性質的自調整性來沉積每一層的原子，從而發揮能夠形成極薄的膜、能夠對縱橫比高的結構形成膜、能夠以針孔等的缺陷少的方式形成膜、能夠形成覆蓋性優良的膜及能夠在低溫下形成膜等的效果。在PEALD法中，藉由利用電漿可以在更低溫下進行成膜，所以有時是較佳的。ALD法中使用的前驅物有時包含碳等雜質。因此，利用ALD法形成的膜有時與利用其它的成膜方法形成的膜相比包含更多的碳等雜質。此外，雜質的定量可以利用X射線光電子能譜(XPS:X-ray Photoelectron Spectroscopy)測量。
不同於從靶材等中被釋放的粒子沉積的成膜方法，CVD法及ALD法是因被處理物表面的反應而形成膜的形成方法。因此，藉由CVD法及ALD法形成的膜不易受被處理物的形狀的影響而具有良好的步階覆蓋性。尤其是，藉由ALD法形成的膜具有良好的步階覆蓋性和厚度均勻性，所以ALD法適合用於形成覆蓋縱橫比高的開口部的表面的膜。但是，ALD法的沉積速度比較慢，所以有時較佳為與沉積速度快的CVD法等其他成膜方法組合而使用。
CVD法或ALD法可以藉由調整源氣體的流量比控制所得到的膜的組成。例如，當使用CVD法或ALD法時，可以藉由調整源氣體的流量比形成任意組成的膜。此外，例如，當使用CVD法或ALD法時，可以藉由一邊形成膜一邊改變源氣體的流量比來形成其組成連續變化的膜。在一邊改變源氣體的流量比一邊形成膜時，因為不需要傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以縮短成膜時間。因此，有時可以提高半導體裝置的生產率。
首先，準備基板(未圖示)，在該基板上形成絕緣體212(參照圖8A至圖8D)。絕緣體212較佳為使用濺射法形成。藉由使用不需要氫作為沉積氣體的濺射法，可以降低絕緣體212中的氫濃度。注意，絕緣體212的成膜不侷限於濺射法，也可以適當地使用CVD法、MBE法、PLD法、ALD法等。
在本實施方式中，作為絕緣體212在含氮氣體氛圍下使用矽靶材藉由脈衝DC濺射法形成氮化矽。藉由使用脈衝DC濺射法，可以抑制因靶材表面的電弧(arcing)而發生的粉塵(particle)，所以可以使厚度更均勻。此外，藉由使用脈衝電壓，與高頻電壓相比可以使放電時的上升或下降急劇。由此，可以更高效地對電極供應電力而提高濺射速率及膜質。
此外，藉由使用如氮化矽等不容易使水、氫等雜質透過的絕緣體，可以抑制絕緣體212的下方的層所包含的水、氫等雜質擴散。此外，藉由作為絕緣體212使用氮化矽等不容易使銅透過的絕緣體，即使作為絕緣體212的下方的層(未圖示)的導電體使用銅等容易擴散的金屬，也可以抑制該金屬藉由絕緣體212向上方擴散。
接著，在絕緣體212上形成絕緣體214(參照圖8A至圖8D)。絕緣體214較佳為使用濺射法形成。藉由使用不需要氫作為沉積氣體的濺射法，可以降低絕緣體214中的氫濃度。注意，絕緣體214的成膜不侷限於濺射法，也可以適當地使用CVD法、MBE法、PLD法、ALD法等。
在本實施方式中，作為絕緣體214在含氧氣體氛圍下使用矽靶材藉由脈衝DC濺射法形成氧化鋁。藉由使用脈衝DC濺射法，可以使厚度更均勻而提高濺射速率及膜質。
藉由作為絕緣體214使用俘獲並固定氫的性能高的氧化鋁，可以俘獲或固定包含在形成在絕緣體214上的絕緣體216等中的氫以防止該氫擴散到氧化物230。
接著，在絕緣體214上形成絕緣體216。絕緣體216較佳為使用濺射法形成。藉由使用不需要氫作為沉積氣體的濺射法，可以降低絕緣體216中的氫濃度。注意，絕緣體216的成膜不侷限於濺射法，也可以適當地使用CVD法、MBE法、PLD法、ALD法等。
在本實施方式中，作為絕緣體216在包含氧氣體氛圍下使用矽靶材藉由脈衝DC濺射法形成氧化矽。藉由使用脈衝DC濺射法，可以使厚度更均勻而提高濺射速率及膜質。
絕緣體212、絕緣體214及絕緣體216較佳為以不暴露於大氣的方式連續形成。例如，使用多室方式的成膜裝置即可。由此，可以降低膜中的氫而形成絕緣體212、絕緣體214及絕緣體216，並且可以降低在各成膜製程之間氫混入膜中。
接著，在絕緣體216中形成在A3-A4方向上延伸的到達絕緣體214的開口。該開口可以根據電晶體200的排列而適當地設定。開口例如包括槽或狹縫等。有時將形成有開口的區域稱為開口部。在形成該開口時，可以使用濕蝕刻法，但是對微型加工來說乾蝕刻法是較佳的。作為絕緣體214，較佳為選擇在對絕緣體216進行蝕刻以形成槽時被用作蝕刻停止膜的絕緣體。例如，當作為形成槽的絕緣體216使用氧化矽膜或氧氮化矽時，絕緣體214較佳為使用氮化矽、氧化鋁、氧化鉿。
作為乾蝕刻裝置，可以使用包括平行平板型電極的電容耦合型電漿(CCP:Capacitively Coupled Plasma)蝕刻裝置。包括平行平板型電極的電容耦合型電漿蝕刻裝置也可以採用對平行平板型電極中的一方施加高頻電壓的結構。或者，也可以採用對平行平板型電極中的一方施加不同的多個高頻電壓的結構。或者，也可以採用對平行平板型電極的各個施加頻率相同的高頻電壓的結構。或者，也可以採用對平行平板型電極的各個施加頻率不同的高頻電壓的結構。或者，也可以利用具有高密度電漿源的乾蝕刻裝置。例如，作為具有高密度電漿源的乾蝕刻裝置，可以使用感應耦合電漿(ICP:Inductively Coupled Plasma) 蝕刻裝置等。
在形成開口之後，形成被用作導電體205a的導電膜(參照圖8A至圖8D)。被用作導電體205a的導電膜較佳為包括具有抑制氧的透過的功能的導電體。例如，可以使用氮化鉭、氮化鎢、氮化鈦等。或者，可以使用具有抑制氧透過的功能的導電體與鉭、鎢、鈦、鉬、鋁、銅或鉬鎢合金的疊層膜。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成被用作導電體205a的導電膜。
在本實施方式中，作為被用作導電體205a的導電膜形成氮化鈦。藉由作為後述導電體205b的下層使用上述金屬氮化物，可以抑制由於絕緣體216等導電體205b被氧化。此外，即使作為導電體205b使用銅等容易擴散的金屬，也可以防止該金屬從該導電體205a向外方擴散。
接著，形成被用作導電體205b的導電膜(參照圖8A至圖8D)。作為被用作導電體205b的導電膜，可以使用鉭、鎢、鈦、鉬、鋁、銅、鉬鎢合金等。該導電膜的成膜可以使用電鍍法、濺射法、CVD法、MBE法、PLD法、ALD法等。在本實施方式中，作為被用作導電體205b的導電膜形成鎢。
接著，藉由CMP處理去除被用作導電體205a的導電膜及被用作導電體205b的導電膜的一部分而使絕緣體216露出。其結果，只在開口部殘留導電體205a及導電體205b。此外，有時藉由該CMP處理絕緣體216的一部分被去除。
接著，進行蝕刻去除導電體205b的頂部。由此，導電體205b的頂面低於導電體205a的頂面及絕緣體216的頂面。在對導電體205b進行蝕刻時可以使用乾蝕刻法或濕蝕刻法，從微細加工的觀點來看，使用乾蝕刻法是更佳的。
接著，在絕緣體216、導電體205a及導電體205b上形成被用作導電體205c的導電膜。與被用作導電體205a的導電膜同樣，被用作導電體205c的導電膜較佳為包括具有抑制氧透過的功能的導電體。
在本實施方式中，作為被用作導電體205c的導電膜形成氮化鈦。藉由作為導電體205b的上層使用上述金屬氮化物，可以抑制由於絕緣體222等導電體205b被氧化。此外，即使作為導電體205b使用銅等容易擴散的金屬，也可以防止該金屬從導電體205c向外方擴散。
接著，藉由CMP處理去除被用作導電體205c的導電膜的一部分而使絕緣體216露出(參照圖8A至圖8D)。其結果，只在開口部殘留導電體205a、導電體205b及導電體205c。由此，可以形成其頂面平坦的導電體205。並且，導電體205b由導電體205a及導電體205c包圍。因此，可以防止氫從導電體205b擴散到導電體205a及導電體205c之外側且防止從到導電體205a及導電體205c之外側混入氧而導電體205b被氧化。此外，有時藉由該CMP處理絕緣體216的一部分被去除。
接著，在絕緣體216及導電體205上形成絕緣體222(參照圖8A至圖8D)。絕緣體222較佳為使被用作包含鋁和鉿中的一者或兩者的氧化物的絕緣體。作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。包含鋁和鉿中的一者或兩者的氧化物的絕緣體對氧、氫及水具有阻擋性。當絕緣體222對氫及水具有阻擋性時，可以抑制電晶體200的周圍的結構體所包含的氫及水藉由絕緣體222擴散到電晶體200的內側，從而可以抑制氧化物230中的氧空位的生成。
可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣體222。在本實施方式中，作為絕緣體222利用濺射法形成氧化鉿。藉由使用不需要氫作為沉積氣體的濺射法，可以降低絕緣體222中的氫濃度。
接著，較佳為進行熱處理。熱處理以250℃以上且650℃以下的溫度，較佳為以300℃以上且500℃以下的溫度，更佳為以320℃以上且450℃以下進行即可。熱處理在氮氣體或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。熱處理例如，當在氮氣體和氧氣體的混合氛圍下進行熱處理時，氧氣體的比例設為20%左右即可。熱處理也可以在減壓狀態下進行。或者，熱處理也可以在氮氣體或惰性氣體氛圍下進行熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行熱處理。
此外，在上述熱處理中使用的氣體較佳為被高度純化。例如，在上述熱處理中使用的氣體所包含的水分量為1ppb以下，較佳為0.1ppb以下，更佳為0.05ppb以下即可。藉由使用高度純化了的氣體進行熱處理，可以儘可能地防止水分等被絕緣體222等吸收。
在本實施方式中，作為熱處理在形成絕緣體222後以氮氣體與氧氣體的流量比為4slm:1slm且400℃的溫度進行1小時的處理。藉由進行該熱處理，可以去除絕緣體222所包含的水、氫等雜質。此外，在作為絕緣體222使用含鉿氧化物時，有時藉由進行該熱處理可以提高絕緣體222的結晶性。此外，也可以在形成絕緣體224之後等進行熱處理。
接著，在絕緣體222上形成絕緣體224(參照圖8A至圖8D)。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣體224。在本實施方式中，作為絕緣體224利用濺射法形成氧化矽。藉由使用不需要氫作為沉積氣體的濺射法，可以降低絕緣體224中的氫濃度。絕緣體224在後面製程中與氧化物230a接觸，所以如此那樣氫濃度得到降低是較佳的。
在此，為了在絕緣體224中形成過量氧區域，也可以在減壓狀態下進行包含氧的電漿處理。包含氧的電漿處理例如較佳為採用包括用來使用微波產生高密度電漿的電源的裝置。或者，也可以包括對基板一側施加RF(Radio Frequency:射頻)的電源。藉由使用高密度電漿可以生成高密度氧自由基，且藉由對基板一側施加RF可以將由高密度電漿生成的氧自由基高效地導入絕緣體224中。或者，也可以在使用這種裝置進行包含惰性氣體的電漿處理之後，為填補脫離的氧而進行包含氧的電漿處理。此外，藉由適當地選擇該電漿處理的條件，可以去除絕緣體224所包含的水、氫等雜質。此時，也可以不進行熱處理。
在此，也可以在絕緣體224上例如藉由濺射法形成氧化鋁之後對該氧化鋁進行CMP處理來去除該氧化鋁，直到到達絕緣體224為止。藉由進行該CMP處理，可以進行絕緣體224表面的平坦化及絕緣體224表面的平滑化。藉由將該氧化鋁配置於絕緣體224上進行CMP處理，容易檢測出CMP處理的終點。此外，有時由於絕緣體224的一部分藉由CMP處理被拋光而絕緣體224的厚度變薄，但是在絕緣體224的成膜時調整厚度，即可。藉由進行絕緣體224表面的平坦化及平滑化，有時可以防止下面進行成膜的氧化物的覆蓋率的降低並防止半導體裝置的良率的降低。此外，藉由在絕緣體224上利用濺射法進行氧化鋁的成膜，可以對絕緣體224添加氧，所以是較佳的。
接著，在絕緣體224上依次形成氧化膜230A以及氧化膜230B(參照圖8A至圖8D)。較佳為在不暴露於大氣環境的情況下連續地形成氧化膜230A及氧化膜230B。藉由不暴露於大氣而形成氧化膜，由於可以防止來自大氣環境的雜質或水分附著於氧化膜230A及氧化膜230B上，所以可以保持氧化膜230A與氧化膜230B的介面附近的清潔。
氧化膜230A及氧化膜230B可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成。
例如，在利用濺射法形成氧化膜230A以及氧化膜230B的情況下，作為濺射氣體使用氧或者氧和稀有氣體的混合氣體。藉由提高濺射氣體所包含的氧的比例，可以增加形成的氧化膜中的過量氧。此外，在利用濺射法形成上述氧化膜的情況下，例如可以使用上述In-M-Zn氧化物等靶材。
尤其是，在形成氧化膜230A時，有時濺射氣體所包含的氧的一部分供應給絕緣體224。因此，該濺射氣體所包含的氧的比率可以為70%以上，較佳為80%以上，更佳為100%。
在使用濺射法形成氧化膜230B的情況下，藉由在包含在濺射氣體中的氧的比率為超過30%且100%以下，較佳為70%以上且100%以下的條件下形成膜，可以形成氧過剩型氧化物半導體。將氧過剩型氧化物半導體用於通道形成區域的電晶體可以得到比較高的可靠性。注意，本發明的一個實施方式不侷限於此。在利用濺射法形成氧化膜230B的情況下，當在濺射氣體所包含的氧的比率設定為1%以上且30%以下、較佳為5%以上且20%以下的情況下進行成膜時，形成氧缺乏型氧化物半導體。將氧缺乏型氧化物半導體用於通道形成區域的電晶體可以具有較高的場效移動率。此外，藉由邊加熱基板邊形成膜，可以提高該氧化膜的結晶性。
在本實施方式中，利用濺射法使用In:Ga:Zn=1:3:4[原子個數比]的氧化物靶材形成氧化膜230A。此外，利用濺射法使用In:Ga:Zn=4:2:4.1[原子個數比]的氧化物靶材形成氧化膜230B。上述氧化膜可以根據在後續製程中加工形成的氧化物230a及氧化物230b所需的特性適當地選擇成膜條件及原子個數比來形成。
接著，在氧化膜230B上形成氧化膜243A(參照圖8A至圖8D)。氧化膜243A可以使用濺射法、CVD法、MBE法、PLD法、ALD法等形成。氧化膜243A中的相對於In的Ga的原子個數比較佳為比氧化膜230B中的相對於In的Ga的原子個數比大。在本實施方式中，利用濺射法使用In:Ga:Zn=1:3:4[原子個數比]的氧化物靶材形成氧化膜243A。
在此，較佳為藉由濺射法以不暴露於大氣的方式形成絕緣體222、絕緣體224、氧化膜230A及氧化膜230B及氧化膜243A。例如，使用多室方式的成膜裝置即可。由此，可以降低膜中的氫而形成絕緣體222、絕緣體224、氧化膜230A、氧化膜230B及氧化膜243A及，並且可以降低在各成膜製程之間氫混入膜中。
接著，較佳為進行熱處理。熱處理在氧化膜230A、氧化膜230B及氧化膜243A不發生多晶化的溫度範圍內進行即可，可以在250℃以上且650℃以下，較佳為在400℃以上且600℃以下進行。熱處理在氮氣體或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，當在氮氣體和氧氣體的混合氛圍下進行熱處理時，氧氣體的比例設為20%左右即可。熱處理也可以在減壓狀態下進行。或者，熱處理也可以在氮氣體或惰性氣體氛圍下進行熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行熱處理。
此外，在上述熱處理中使用的氣體較佳為被高度純化。例如，在上述熱處理中使用的氣體所包含的水分量為1ppb以下，較佳為0.1ppb以下，更佳為0.05ppb以下即可。藉由使用高度純化了的氣體進行熱處理，可以儘可能地防止水分等被氧化膜230A、氧化膜230B及氧化膜243A等吸收。
在本實施方式中，作為熱處理，在氮氛圍下以550℃的溫度進行1小時的處理，接下來連續地在氧氛圍下以550℃的溫度進行1小時的處理。藉由進行該熱處理，可以去除氧化膜230A、氧化膜230B以及氧化膜243A中的水、氫等雜質。再者，藉由進行該熱處理，可以提高氧化膜230B的結晶性實現密度更高的緻密結構。由此，可以降低氧化膜230B中的氧或雜質的擴散。
接著，在氧化膜243A上形成導電膜242A(參照圖8A至圖8D)。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成導電膜242A。例如，作為導電膜242A利用濺射法形成氮化鉭即可。此外，在形成導電膜242A之前也可以進行熱處理。該熱處理也可以在減壓下進行，並其中以不暴露於大氣的方式連續地形成導電膜242A。藉由進行這種處理，可以去除附著於氧化膜243A的表面等的水分及氫，而且減少氧化膜230A、氧化膜230B及氧化膜243A中的水分濃度及氫濃度。熱處理的溫度較佳為100℃以上且400℃以下。在本實施方式中，將熱處理的溫度設定為200℃。
接著，例如使用光微影法(lithography)將氧化膜230A、氧化膜230B、氧化膜243A、導電膜242A加工為在A1-A2方向上延伸的島狀，來形成氧化物230a、氧化物230b、氧化物層243B、導電層242B(參照圖9A至圖9D)。氧化物230a、氧化物230b、氧化物層243B、導電層242B可以根據電晶體200的排列而適當地設定。此外，作為該加工可以利用乾蝕刻法或濕蝕刻法。利用乾蝕刻法的加工適合於微細加工。此外，可以以彼此不同的條件形成氧化膜230A、氧化膜230B、氧化膜243A、導電膜242A。此外，在該製程中，有時絕緣體224中的不與氧化物230a重疊的區域的厚度變薄。此外，在該製程中，也可以以與氧化物230a重疊的方式將絕緣體224加工為島狀。
注意，在光微影法中，首先藉由遮罩對光阻劑進行曝光。接著，使用顯影液去除或留下所曝光的區域而形成光阻遮罩。接著，藉由該光阻遮罩進行蝕刻處理來將導電體、半導體或絕緣體等加工為所希望的形狀。例如，使用KrF準分子雷射、ArF準分子雷射、EUV(Extreme Ultraviolet:極紫外)光等對光阻劑進行曝光來形成光阻遮罩，即可。此外，也可以利用在基板和投影透鏡之間填滿液體(例如，水)的狀態下進行曝光的液浸技術。此外，也可以使用電子束或離子束代替上述光。注意，當使用電子束或離子束時，可以選出光阻遮罩中的所希望的區域來照射，由此不需要遮罩。此外，在去除光阻遮罩時，可以進行灰化處理等乾蝕刻處理或濕蝕刻處理，也可以在進行乾蝕刻處理之後進行濕蝕刻處理，又可以在進行濕蝕刻處理之後進行乾蝕刻處理。
再者，也可以在光阻遮罩下使用由絕緣體或導電體構成的硬遮罩。當使用硬遮罩時，可以在導電膜242A上形成成為硬遮罩材料的絕緣膜或導電膜且在其上形成光阻遮罩，然後對硬遮罩材料進行蝕刻來形成所希望的形狀的硬遮罩。對導電膜242A等進行的蝕刻既可以在去除光阻遮罩後進行，又可以不去除光阻遮罩進行。在採用後者的情況下，進行蝕刻時有時光阻遮罩消失。可以在導電膜242A等的蝕刻之後，藉由蝕刻去除硬遮罩。另一方面，在硬遮罩材料沒有影響到後製程或者可以在後製程中使用的情況下，不一定要去除硬遮罩。例如，在使用絕緣膜形成硬遮罩的情況下，也可以使該硬遮罩殘留或者被用作阻擋絕緣膜。
在此，氧化物230a、氧化物230b、氧化物層243B、導電層242B以其至少一部分與導電體205重疊的方式形成。此外，氧化物230a、氧化物230b、氧化物層243B、導電層242B的側面較佳為相對於絕緣體222的頂面大致垂直。在氧化物230a、氧化物230b、氧化物層243B及導電層242B的側面相對於絕緣體222的頂面大致垂直時，當設置多個電晶體200時能夠實現小面積化、高密度化。或者，也可以採用氧化物230a、氧化物230b、氧化物層243B、導電層242B的側面與絕緣體222的頂面所形成的角度較低的結構。在此情況下，氧化物230a、氧化物230b、氧化物層243B、導電層242B的側面與絕緣體222的頂面所形成的角度較佳為60度以上且低於70度。藉由採用這種形狀，在下面的製程中提高絕緣體275等的覆蓋率，並可以減少空洞等缺陷。
此外，有時在上述蝕刻製程中產生的副產物以層狀形成在氧化物230a、氧化物230b、氧化物層243B、導電層242B的側面。在此情況下，該層狀的副產物殘留在氧化物230a、氧化物230b、氧化物層243B、導電層242B與後面形成的絕緣體275間。此外，同樣地，有時層狀的副產物殘留在絕緣體224上。如果在該層狀的副產物殘留在絕緣體224上的狀態下形成絕緣體275，該層狀的副產物則阻礙對絕緣體224的氧的添加。因此，較佳為去除接觸於絕緣體224的頂面的該層狀的副產物。
接著，在絕緣體224、氧化物230a、氧化物230b、氧化物層243B及導電層242B上形成絕緣體275(參照圖10A至圖10D)。絕緣體275可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等形成。絕緣體275較佳為使用抑制氧透過的功能的絕緣膜。例如，作為絕緣體275藉由濺射法形成氧化鋁即可。藉由使用濺射法形成絕緣體275，可以對絕緣體224添加氧。
接著，在絕緣體275上形成成為絕緣體280的絕緣膜。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成該絕緣膜。例如，作為該絕緣膜藉由濺射法形成氧化矽即可。藉由在含氧氛圍下使用濺射法形成成為絕緣體280的絕緣膜，可以形成包含過量氧的絕緣體280。藉由使用不需要氫作為沉積氣體的濺射法，可以降低絕緣體280中的氫濃度。此外，在形成該絕緣膜之前也可以進行熱處理。該熱處理也可以在減壓下進行，並其中以不暴露於大氣的方式連續地形成該絕緣膜。藉由進行這種處理，可以去除附著於絕緣體275的表面等的水分及氫，而且減少氧化物230a、氧化物230b、氧化物層243B及絕緣體224中的水分濃度及氫濃度。該熱處理可以採用上述熱處理的條件。
接著，藉由對上述成為絕緣體280的絕緣膜進行CMP處理，形成其頂面平坦的絕緣體280(參照圖10A至圖10D)。此外，也可以在絕緣體280上例如藉由濺射法形成氮化矽，對該氮化矽進行CMP處理直到到達絕緣體280為止。
接著，對絕緣體280的一部分、絕緣體275的一部分導電層242B的一部分、氧化物層243B的一部分及氧化物230b的一部分進行加工來形成到達氧化物230b的開口。該開口較佳為以與導電體205重疊的方式形成。藉由形成該開口，形成導電體242a、導電體242b、氧化物243a及氧化物243b(參照圖11A至圖11D)。也就是說，多個導電體242及多個氧化物243因被該開口分開而排列為直線狀。在此，從該開口露出氧化物230b。
注意，在形成上述開口時，有時氧化物230b的頂部被去除。藉由氧化物230b的一部分被去除，在氧化物230b中形成槽部。根據槽部的深度，既可以在上述開口的形成製程中形成該槽部，又可以在與上述開口的形成製程不同的製程形成該槽部。
此外，也可以對絕緣體280的一部分、絕緣體275的一部分、導電層242B的一部分、氧化物層243B的一部分及氧化物230b的一部分藉由乾蝕刻法或濕蝕刻法進行加工。利用乾蝕刻法的加工適合於微細加工。此外，該加工也可以以互不相同的條件進行。例如，也可以藉由乾蝕刻法對絕緣體280的一部分進行加工，藉由濕蝕刻法對絕緣體275的一部分進行加工，並藉由乾蝕刻法對氧化物層243B的一部分、導電層242B的一部分及氧化物230b的一部分進行加工。注意，氧化物層243B的一部分及導電層242B的一部分的加工可以以與氧化物230b的一部分的加工不同的條件進行。
在此，較佳為去除附著於氧化物230a、氧化物230b等的表面或者擴散到其內部的雜質。此外，較佳為去除因上述乾蝕刻法在氧化物230b的表面上形成的損傷區域。作為該雜質，可以舉出起因於如下成分的雜質:絕緣體280、絕緣體275及導電層242B所包含的成分；包含於形成上述開口時使用的裝置所使用的構件中的成分；用於蝕刻的氣體或液體所包含的成分等。作為該雜質，例如有鋁、矽、鉭、氟、氯等。
尤其是，鋁或矽等的雜質妨礙氧化物230b的CAAC-OS化。因此，較佳為減少或去除鋁或矽等妨礙CAAC-OS化的雜質元素。例如，氧化物230b及其附近的鋁原子的濃度可以為5.0atomic%以下，較佳為2.0atomic%以下，更佳為1.5atomic%以下，進一步較佳為1.0atomic%以下，尤其較佳為小於0.3atomic%。
有時將被鋁或矽等雜質妨礙CAAC-OS化而成為a-like OS(amorphous-like oxide semiconductor)的金屬氧化物的區域稱為非CAAC區域。在非CAAC區域中，結晶結構的緻密度降低，所以產生大量VO H而電晶體容易變成常開啟化。由此，較佳為減少或去除氧化物230b中的非CAAC化區域。
相對於此，氧化物230b較佳為具有層狀的CAAC結構。尤其是，較佳為氧化物230b的汲極的下端部也具有CAAC結構。在此，在電晶體200中，導電體242a或導電體242b及其附近被用作汲極。換言之，導電體242a(導電體242b)的下端部附近的氧化物230b較佳為具有CAAC結構。如此，藉由去除對汲極耐壓帶來顯著影響的汲極端部中的氧化物230b的損傷區域而使其具有CAAC結構，可以進一步抑制電晶體200的電特性的變動。此外，可以進一步提高電晶體200的可靠性。
為了去除上述雜質，也可以進行洗滌處理。作為洗滌方法，有使用洗滌液等的濕式洗滌、使用電漿的電漿處理、使用熱處理的洗滌等，也可以適當地組合上述洗滌。注意，藉由進行該洗滌處理有時上述槽部變深。
作為濕式洗滌，可以使用用碳酸水或純水稀釋氨水、草酸、磷酸或氫氟酸等而成的水溶液、純水或碳酸水等進行洗滌處理。或者，可以使用上述水溶液、純水或碳酸水進行超聲波洗滌。此外，也可以適當地組合上述洗滌。
注意，在本說明書等中，有時將用純水稀釋市售的氟化氫酸的水溶液稱為稀氟化氫酸且將用純水稀釋市售的氨水的水溶液稱為稀氨水。此外，該水溶液的濃度、溫度等可以根據要去除的雜質、被洗滌的半導體裝置的結構等適當地調整即可。稀氨水的氨濃度設定為0.01%以上且5%以下，較佳為設定為0.1%以上且0.5%以下即可。此外，稀氟化氫酸的氟化氫濃度設定為0.01ppm以上且100ppm以下，較佳為設定為0.1ppm以上且10ppm以下即可。
此外，作為超聲波洗滌較佳為使用200kHz以上，較佳為900kHz以上的頻率。藉由使用該頻率，可以降低對氧化物230b等造成的損傷。
此外，可以多次進行上述洗滌處理，也可以按每個洗滌處理改變洗滌液。例如，也可以作為第一洗滌處理進行使用稀氟化氫酸或稀氨水的處理，作為第二洗滌處理進行使用純水或碳酸水的處理。
作為上述洗滌處理，在本實施方式中，使用稀氟化氫酸進行濕式洗滌，然後用純水或碳酸水進行濕式洗滌。藉由進行該洗滌處理，可以去除附著於氧化物230a、氧化物230b等的表面或者擴散到其內部的雜質。並且，可以提高氧化物230b的結晶性。
藉由進行上述乾蝕刻法等的加工或上述洗浄處理，有時重疊於上述開口且不重疊於氧化物230b的區域的絕緣體224的厚度比重疊於氧化物230b的區域的絕緣體224的厚度薄。
可以在上述蝕刻或上述洗滌後進行熱處理。熱處理以100℃以上且450℃以下，較佳為以350℃以上且400℃以下進行即可。熱處理在氮氣體或惰性氣體氛圍下或者在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，熱處理較佳為在氧氛圍下進行。由此，對氧化物230a及氧化物230b供應氧，從而可以減少氧空位(VO )。此外，藉由進行上述熱處理，可以提高氧化物230b的結晶性。熱處理也可以在減壓狀態下進行。或者，也可以在氧氛圍下進行熱處理，然後以不暴露於大氣的方式在氮氛圍下連續地進行熱處理。
接著，形成絕緣膜250A(參照圖12A至圖12D)。也可以在形成絕緣膜250A之前進行熱處理，並且較佳的是，該熱處理在減壓下進行，以不暴露於大氣的方式連續形成絕緣膜250A。此外，該熱處理較佳為在包含氧的氛圍下進行。藉由進行這種處理，可以去除附著於氧化物230b的表面等的水分及氫，而且減少氧化物230a、氧化物230b中的水分濃度及氫濃度。熱處理的溫度較佳為100℃以上且400℃以下。
可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣膜250A。絕緣膜250A較佳為使用減少或去除氫原子的氣體的成膜方法形成。由此，可以降低絕緣膜250A的氫濃度。絕緣膜250A在後面製程中成為與氧化物230b接觸的絕緣體250，所以如此那樣氫濃度得到降低是較佳的。
此外，絕緣膜250A較佳為使用ALD法形成。被微型化的電晶體200的被用作閘極絕緣膜的絕緣體250需要其厚度非常薄(例如，5nm以上且30nm以下左右)且不均勻小。對此，ALD法是交替地導入前驅物及反應物(氧化劑)進行的成膜方法，由於膜的厚度可以根據反復該循環的次數進行調整，所以ALD法可以精密地調整厚度。因此，可以實現對微型化了的電晶體200必要的閘極絕緣膜的厚度的精度。此外，如圖12B及圖12C所示，絕緣膜250A需要以高覆蓋率地形成在由絕緣體280等形成的開口的底面及側面。由於可以在該開口的底面及側面上沉積每一層的原子層，所以可以對該開口高覆蓋率地形成絕緣膜250A。
此外，例如，當使用PECVD法形成絕緣膜250A時，含氫的沉積氣體在電漿中被分解而產生大量氫自由基。在藉由氫自由基的還原反應氧化物230b中的氧被抽出而形成VO H時，氧化物230b中的氫濃度提高。然而，在使用ALD法形成絕緣膜250A時，在導入前驅物時和導入反應物時都可以抑制氫自由基的產生。因此，藉由使用ALD法形成絕緣膜250A，可以防止氧化物230b中的氫濃度提高。例如，作為絕緣膜250A，可以藉由ALD法形成如氧化矽等矽氧化膜。
接著，在含氧氛圍下進行微波處理(參照圖12A至圖12D)。在此，圖12B至圖12D所示的虛線表示微波、RF等高頻氧電漿或氧自由基等。微波處理例如較佳為使用包括用微波產生高密度電漿的電源的微波處理裝置。此外，微波處理裝置也可以包括對基板一側施加RF的電源。藉由使用高密度電漿，可以生成高密度的氧自由基。此外，藉由對基板一側施加RF，可以將由高密度電漿生成的氧離子高效地導入到氧化物230b中。此外，上述微波處理較佳為在減壓下進行，壓力為60Pa以上，較佳為133Pa以上，更佳為200Pa以上，進一步較佳為400Pa以上即可。以50%以下的氧流量比(O2 /O2 +Ar)，較佳為以10%以上30%以下的氧流量比進行。此外，處理溫度為750℃以下，較佳為500℃以下，例如400℃左右即可。此外，也可以在進行氧電漿處理之後，以不暴露於外氣的方式連續地進行加熱處理。
如圖12B至圖12D所示，藉由在含氧氛圍下進行微波處理，可以使用微波或RF等高頻使氧氣體電漿化而使該氧電漿作用於氧化物230b的導電體242a與導電體242b間的區域。此時，也可以將微波或RF等高頻照射到區域230bc。換言之，可以使該微波或RF等高頻氧電漿在圖6所示的區域230bc中作用。藉由電漿、微波等的作用，可以使區域230bc的VO H分開來從區域230bc去除氫H。換言之，在區域230bc中發生“VO H→H+VO ”的反應而降低包含在區域230bc的氫濃度。因此，可以減少區域230bc中的氧空位及VO H而降低載子濃度。此外，藉由對形成在區域230bc中的氧空位供應在上述氧電漿中產生的氧自由基或包含在絕緣體250的氧，可以進一步降低區域230bc中的氧空位，由此可以降低載子濃度。
另一方面，在圖6所示的區域230ba及區域230bb上設置導電體242a及導電體242b。如圖12B至圖12D所示，導電體242a及導電體242b遮蔽微波或RF等高頻氧電漿等的作用，所以不作用於區域230ba及區域230bb。由此，不發生藉由微波處理在區域230ba及區域230bb中VO H的下降及過多的氧的供應，所以可以防止載子濃度的降低。
如上所述，可以由氧化物半導體的區域230bc選擇性地去除氧空位及VO H而使區域230bc成為i型化或實質上i型化。並且，可以抑制被用作源極區域或汲極區域的區域230ba及區域230bb供應過多的氧而保持n型化。由此，可以抑制電晶體200地電特性變動而抑制在基板面內電晶體200的電特性不均勻。
因此，可以提供一種電晶體特性的不均勻小的半導體裝置。此外，可以提供一種可靠性良好的半導體裝置。此外，可以提供一種具有良好的電特性的半導體裝置。
此外，也可以在微波處理之後在保持減壓狀態下進行熱處理。藉由進行這種處理，可以高效地去除絕緣膜250A中、氧化物230b中及氧化物230a中的氫。此外，氫的一部分有時被導電體242(導電體242a及導電體242b)吸雜。此外，也可以在進行微波處理之後保持減壓狀態反復進行熱處理的步驟。藉由反復進行熱處理，可以進一步高效地去除絕緣膜250A中、氧化物230b中及氧化物230a中的氫。注意，熱處理溫度較佳為300℃以上且500℃以下。
此外，藉由進行微波處理而改變絕緣膜250A的膜質量，可以抑制氫、水、雜質等的擴散。由此，可以抑制因成為導電體260的導電膜的成膜等後製程或熱處理等後處理而氫、水、雜質等經過絕緣體250a擴散到氧化物230b、氧化物230a等。
接著，形成電荷存儲層255A(參照圖13A至圖13D)。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成電荷存儲層255A。例如，電荷存儲層255A可以使用與上述絕緣膜250A同樣的方法形成。
此外，電荷存儲層255A較佳為使用ALD法形成。由此，可以以厚度薄且對上述開口的覆蓋率高的方式形成電荷存儲層255A。例如，作為電荷存儲層255A，可以藉由ALD法形成如氮化矽等矽氮化膜。
接著，形成絕緣膜250B(參照圖13A至圖13D)。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣膜250B。例如，絕緣膜250B可以使用與上述絕緣膜250A同樣的方法形成。
此外，絕緣膜250B較佳為使用ALD法形成。由此，可以以厚度薄且對上述開口的覆蓋率高的方式形成絕緣膜250B。例如，作為絕緣膜250B，可以藉由ALD法形成如氧化矽等矽氧化膜。
此外，還可以在絕緣膜250B的上方形成具有抑制氧擴散的功能的阻擋絕緣膜。由此，可以抑制包含在絕緣體250b中的氧擴散到導電體260。也就是說，可以抑制由包含在絕緣體250b中的氧導致的導電體260的氧化。例如，絕緣膜250B可以使用與絕緣體222同樣的材料形成，可以藉由ALD法形成氧化鉿等。
注意，絕緣膜250A、電荷存儲層255A、絕緣膜250B及上述阻擋絕緣膜較佳為以不暴露於大氣的方式連續形成。例如，可以使用多室設備。藉由以不暴露於大氣的方式形成，可以防止來自大氣環境的氫等雜質或水分附著於這些膜，並可以保持這些膜的介面附近的清潔。
在圖12A至圖12D所示的製程中，在形成絕緣膜250A之後進行微波處理，但是本發明不侷限於此。例如，可以在形成絕緣膜250A之前進行微波處理，可以在形成電荷存儲層255A之前或形成電荷存儲層255A之後進行微波處理，可以在形成絕緣膜250B之前或形成絕緣膜250B之後進行微波處理，可以在形成上述阻擋絕緣膜之前或形成上述阻擋絕緣膜之後進行微波處理。此外，上述微波處理既可進行一次又可進行多次。此外，在使用PEALD法形成絕緣膜250A、絕緣膜250B及上述阻擋絕緣膜的情況下，可以使用在PEALD設備中以電漿激發的反應物(氧化劑)的處理代替上述微波處理。在此，作為反應物(氧化劑)使用氧氣體即可。
接著，依次形成成為導電體260a的導電膜及成為導電體260b的導電膜。成為導電體260a的導電膜及成為導電體260b的導電膜可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等形成。在本實施方式中，利用CVD法形成成為導電體260a的導電膜及成為導電體260b的導電膜。
接著，藉由利用CMP處理直到絕緣體280露出為止對絕緣膜250A、電荷存儲層255A、絕緣膜250B、成為導電體260a的導電膜及成為導電體260b的導電膜進行拋光，來形成絕緣體250a、電荷存儲層255、絕緣體250b及導電體260(導電體260a及導電體260b)(參照圖14A至圖14D)。由此，絕緣體250a以覆蓋到達氧化物230b的開口及氧化物230b的槽部的內壁(側壁及底面)的方式配置。此外，導電體260以隔著絕緣體250及電荷存儲層255填充上述開口及上述槽部的方式配置。電荷存儲層255及絕緣體250b形成在絕緣體250a與導電體260之間。
接著，也可以在與上述熱處理同樣的條件下進行熱處理。在本實施方式中，在氮氛圍下以400℃的溫度進行1小時的處理。藉由該熱處理，可以減少絕緣體250及絕緣體280中的水分濃度及氫濃度。此外，在上述熱處理之後，以不暴露於大氣的方式連續地進行作為絕緣體282的形成。
接著，在絕緣體250上、電荷存儲層255上、導電體260上及絕緣體280上形成絕緣體282(參照圖15A至圖15D)。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣體282。絕緣體282較佳為使用濺射法形成。藉由使用不需要氫作為沉積氣體的濺射法，可以降低絕緣體282中的氫濃度。此外，藉由使用濺射法在含氧氛圍下形成絕緣體282，可以在進行成膜的同時對絕緣體280添加氧。由此，可以使絕緣體280包含過量氧。此時，較佳為在加熱基板的同時形成絕緣體282。
在本實施方式中，作為絕緣體282在含氧氣體氛圍下使用鋁靶材藉由脈衝DC濺射法形成氧化鋁。藉由使用脈衝DC濺射法，可以使厚度更均勻而提高濺射速率及膜質。
接著，在絕緣體282上形成絕緣體283(參照圖5A至圖5D)。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣體283。絕緣體283較佳為使用濺射法形成。藉由使用不需要氫作為沉積氣體的濺射法，可以降低絕緣體283中的氫濃度。此外，絕緣體283也可以採用多層結構。例如，可以藉由濺射法形成氮化矽，並在該氮化矽上藉由CVD法形成氮化矽。藉由由阻擋性高的絕緣體283及絕緣體212夾住電晶體200，可以防止水分及氫從外部進入。
接著，可以進行熱處理。在本實施方式中，在氮氛圍下以400℃的溫度進行1小時的處理。藉由該熱處理可以將在形成絕緣體282時添加的氧擴散到絕緣體280、絕緣體250而選擇地供應到氧化物230的通道形成區域。此外，該熱處理不侷限於在形成絕緣體283之後進行，也可以在形成絕緣體282之後等進行。
藉由上述製程，可以製造包括圖5A至圖5D所示的電晶體200的半導體裝置。如圖8A至圖15A、圖8B至圖15B、圖8C至圖15C及圖8D至圖15D所示，藉由使用本實施方式所示的半導體裝置的製造方法，可以製造電晶體200。
＜微波處理裝置＞ 以下，說明可以在上述半導體裝置的製造方法中使用的微波處理裝置。
首先，參照圖16、圖17及圖18對製造半導體裝置等時雜質混入較少的製造裝置的結構進行說明。
圖16示意性地示出單片式多室製造裝置2700的俯視圖。製造裝置2700包括:具備收納基板的盒2761和進行基板對準的對準機2762的大氣側基板供應室2701；從大氣側基板供應室2701傳送基板的大氣側基板傳送室2702；進行基板的搬入且將室內的壓力從大氣壓切換為減壓或從減壓切換為大氣壓的負載鎖定室2703a；進行基板的搬出且將室內的壓力從減壓切換為大氣壓或從大氣壓切換為減壓的卸載閉鎖室2703b；在真空中進行基板的傳送的傳送室2704；處理室2706a、處理室2706b、處理室2706c及處理室2706d。
此外，大氣側基板傳送室2702與負載鎖定室2703a以及卸載閉鎖室2703b連接，負載鎖定室2703a以及卸載閉鎖室2703b與傳送室2704連接，傳送室2704與處理室2706a、處理室2706b、處理室2706c以及處理室2706d連接。
在各室之間的連接部設置有閘閥GV，由此除了大氣側基板供應室2701及大氣側基板傳送室2702以外，各室可以獨立地保持為真空狀態。在大氣側基板傳送室2702中設置有傳送機器人2763a，並且在傳送室2704中設置有傳送機器人2763b。藉由利用傳送機器人2763a及傳送機器人2763b在製造裝置2700中可以傳送基板。
傳送室2704及各處理室的背壓(全壓)例如為1×10-4 Pa以下，較佳為3×10-5 Pa以下，更佳為1×10-5 Pa以下。傳送室2704及各處理室的質量電荷比(m/z)是18的氣體分子(原子)的分壓例如為3×10-5 Pa以下，較佳為1×10-5 Pa以下，更佳為3×10-6 Pa以下。此外，傳送室2704及各處理室的m/z是28的氣體分子(原子)的分壓例如為3×10-5 Pa以下，較佳為1×10-5 Pa以下，更佳為3×10-6 Pa以下。傳送室2704及各處理室的m/z是44的氣體分子(原子)的分壓例如為3×10-5 Pa以下，較佳為1×10-5 Pa以下，更佳為3×10-6 Pa以下。
傳送室2704及各處理室內的全壓及分壓可以使用質量分析器測量。例如，使用由ULVAC，Inc.製造的四極質量分析器(也稱為Q-mass)Qulee CGM-051即可。
此外，傳送室2704及各處理室較佳為具有外部洩漏或內部洩漏少的結構。例如，傳送室2704及各處理室的洩漏率為3×10-6 Pa∙m3 /s以下，較佳為1×10-6 Pa∙m3 /s以下。此外，例如，將m/z是18的氣體分子(原子)的洩漏率設定為1×10-7 Pa∙m3 /s以下，較佳為設定為3×10-8 Pa∙m3 /s以下。此外，例如，將m/z是28的氣體分子(原子)的洩漏率設定為1×10-5 Pa∙m3 /s以下，較佳為設定為1×10-6 Pa∙m3 /s以下。此外，例如，將m/z是44的氣體分子(原子)的洩漏率設定為3×10-6 Pa∙m3 /s以下，較佳為設定為1×10-6 Pa∙m3 /s以下。
洩漏率可以根據利用上述質量分析器測量出的全壓及分壓算出。洩漏率取決於外部洩漏及內部洩漏。外部洩漏是指由於微小的孔或密封不良等，氣體從真空系統的外部流入的現象。內部洩漏起因於來自真空系統中的閥等隔板的洩漏或來自內部構件的釋放氣體。為了將洩漏率設定為上述數值以下，需要從外部洩漏及內部洩漏的兩個方面採取措施。
例如，較佳為使用金屬墊片對傳送室2704及各處理室的開閉部分進行密封。金屬墊片較佳為使用由氟化鐵、氧化鋁或氧化鉻覆蓋的金屬。金屬墊片的緊密性比O形環高，因此可以降低外部洩漏。藉由利用被氟化鐵、氧化鋁、氧化鉻等覆蓋的鈍態的金屬，可以抑制從金屬墊片釋放的包含雜質的釋放氣體，由此可以降低內部洩漏。
作為構成製造裝置2700的構件，使用包含雜質的釋放氣體少的鋁、鉻、鈦、鋯、鎳或釩。也可以使用上述構件覆蓋含有鐵、鉻及鎳等的合金。含有鐵、鉻及鎳等的合金具有剛性，耐熱且適於加工。在此，藉由進行拋光等減少構件表面上的凹凸以縮小表面積，可以減少釋放氣體。
或者，也可以使用氟化鐵、氧化鋁、氧化鉻等覆蓋上述製造裝置2700的構件。
製造裝置2700的構件較佳為儘量只由金屬構成，例如當設置由石英等構成的觀察窗(viewing window)等時，為了抑制釋放氣體，較佳為由其厚度薄的氟化鐵、氧化鋁或氧化鉻等覆蓋觀察窗的表面。
雖然存在於傳送室2704及各處理室的附著物附著於內壁等而不影響到傳送室2704及各處理室的壓力，但是該附著物成為對傳送室2704及各處理室進行排氣時產生的氣體釋放的原因。因此，雖然洩漏率與排氣速度不相關，但是使用排氣能力高的泵儘量地使存在於傳送室2704及各處理室內的附著物脫離以預先進行排氣是十分重要的。為了促進附著物的脫離，也可以對傳送室2704及各處理室進行烘烤。藉由進行烘烤，可以將吸附物的脫離速度提高到10倍左右。烘烤以100℃以上且450℃以下進行即可。此時，藉由一邊將非活性氣體導入傳送室2704及各處理室一邊去除附著物，可以進一步提高僅藉由排氣不容易脫離的水等的脫離速度。此外，藉由對導入的非活性氣體以與烘烤溫度相同程度的溫度進行加熱，可以進一步提高吸附物的脫離速度。這裡，作為非活性氣體較佳為使用稀有氣體。
此外，較佳為藉由導入被加熱的稀有氣體等非活性氣體或氧等提高傳送室2704及各處理室內的壓力，並在經過一定時間之後再次對傳送室2704及各處理室進行排氣處理。可以由被加熱的氣體的導入使傳送室2704及各處理室內的附著物脫離，由此可以減少存在於傳送室2704及各處理室內的雜質。有效的是將該處理反復進行2次以上且30次以下，較佳為5次以上且15次以下。明確地說，藉由導入40℃以上且400℃以下，較佳為50℃以上且200℃以下的非活性氣體或氧等來將傳送室2704及各處理室內的壓力設定為0.1Pa以上且10kPa以下，較佳為1Pa以上且1kPa以下，更佳為5Pa以上且100Pa以下，並將保持壓力的期間設定為1分鐘以上且300分鐘以下，較佳為5分鐘以上且120分鐘以下，即可。然後，對傳送室2704及各處理室進行排氣5分鐘以上且300分鐘以下，較佳為10分鐘以上且120分鐘以下。
接著，使用圖17所示的剖面示意圖說明處理室2706b及處理室2706c。
處理室2706b及處理室2706c例如是能夠對被處理物進行微波處理的處理室。注意，處理室2706b與處理室2706c的不同之處僅在於進行微波處理時的氛圍。因為處理室2706b和處理室2706c的其他結構相同，所以下面一併說明。
處理室2706b及處理室2706c包括縫隙天線板2808、電介質板2809、基板架2812以及排氣口2819。此外，在處理室2706b及處理室2706c的外部等設置有氣體供應源2801、閥2802、高頻產生器2803、波導管2804、模式轉換器2805、氣體管2806、波導管2807、匹配器(matching box)2815、高頻電源2816、真空泵2817以及閥2818。
高頻產生器2803藉由波導管2804與模式轉換器2805連接。模式轉換器2805藉由波導管2807與縫隙天線板2808連接。縫隙天線板2808與電介質板2809接觸地配置。此外，氣體供應源2801藉由閥2802與模式轉換器2805連接。並且，使用穿過模式轉換器2805、波導管2807及電介質板2809的氣體管2806對處理室2706b及處理室2706c導入氣體。此外，真空泵2817具有藉由閥2818及排氣口2819從處理室2706b及處理室2706c排出氣體等的功能。此外，高頻電源2816藉由匹配器2815與基板架2812連接。
基板架2812能夠保持基板2811。例如，基板架2812具有對基板2811進行靜電卡盤或機械卡盤的功能。此外，基板架2812具有被高頻電源2816供應電力的電極的功能。此外，基板架2812在其內部包括加熱機構2813並具有對基板2811進行加熱的功能。
作為真空泵2817，可以使用例如乾燥泵、機械增壓泵、離子泵、鈦昇華泵、低溫泵或渦輪分子泵等。此外，除了真空泵2817以外，還可以使用低溫冷阱。當使用低溫泵及低溫冷阱時可以高效地排出水，這是特別較佳的。
作為加熱機構2813，例如使用利用電阻發熱體等進行加熱的加熱機構即可。或者，還可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來進行加熱的加熱機構。例如，可以使用GRTA(Gas Rapid Thermal Annealing:氣體快速熱退火)或LRTA(Lamp Rapid Thermal Annealing:燈快速熱退火)等的RTA(Rapid Thermal Annealing:快速熱退火)。GRTA利用高溫氣體進行熱處理。作為氣體使用非活性氣體。
此外，氣體供應源2801可以藉由質量流量控制器與精製器連接。作為氣體，較佳為使用露點為-80℃以下，較佳為-100℃以下的氣體。例如，可以使用氧氣體、氮氣體及稀有氣體(氬氣體等)。
作為電介質板2809例如使用氧化矽(石英)、氧化鋁(alumina)或氧化釔(yttria)等即可。此外，也可以在電介質板2809的表面進一步形成有其他保護層。作為保護層可以使用氧化鎂、氧化鈦、氧化鉻、氧化鋯、氧化鉿、氧化鉭、氧化矽、氧化鋁或氧化釔等。因為電介質板2809暴露於後述的高密度電漿2810的特別高密度區域中，所以藉由設置保護層可以緩和損傷。其結果是，可以抑制進行處理時的粉塵的增加等。
高頻產生器2803具有例如產生0.3GHz以上且3.0GHz以下、0.7GHz以上且1.1GHz以下或者2.2GHz以上且2.8GHz以下的微波的功能。高頻產生器2803所產生的微波藉由波導管2804傳送到模式轉換器2805。在模式轉換器2805中，將被傳送的TE模式的微波轉換為TEM模式的微波。然後，該微波藉由波導管2807傳送到縫隙天線板2808。在縫隙天線板2808中設置有多個縫隙，微波透過該縫隙及電介質板2809。然後，在電介質板2809的下方產生電場而可以生成高密度電漿2810。高密度電漿2810包括根據從氣體供應源2801供應的氣體種類的離子及自由基。例如，高密度電漿2810包括氧自由基等。
此時，藉由利用在高密度電漿2810中生成的離子及自由基可以改善基板2811上的膜質量等。此外，有時較佳為使用高頻電源2816對基板2811一側施加偏壓。作為高頻電源2816，例如可以使用13.56MHz、27.12MHz等頻率的RF電源。藉由對基板一側施加偏壓，可以高效地使高密度電漿2810中的離子到達基板2811上的膜等的開口部的深部。
例如，藉由從氣體供應源2801導入氧，可以在處理室2706b或處理室2706c進行使用高密度電漿2810的氧自由基處理。
接著，使用圖18所示的剖面示意圖說明處理室2706a及處理室2706d。
處理室2706a及處理室2706d例如是能夠對被處理物照射電磁波的處理室。注意，處理室2706a與處理室2706d的不同之處僅在於電磁波的種類。因為處理室2706a和處理室2706d的其他結構相同，所以下面一併說明。
處理室2706a及處理室2706d包括一個或多個燈2820、基板架2825、氣體導入口2823以及排氣口2830。此外，在處理室2706a及處理室2706d的外部等設置有氣體供應源2821、閥2822、真空泵2828以及閥2829。
氣體供應源2821藉由閥2822與氣體導入口2823連接。真空泵2828藉由閥2829與排氣口2830連接。燈2820與基板架2825相對地配置。基板架2825具有保持基板2824的功能。此外，基板架2825在其內部包括加熱機構2826並具有對基板2824進行加熱的功能。
作為燈2820，例如可以使用具有放射可見光或紫外線光等的電磁波的功能的光源。例如，可以使用具有放射在10nm以上且2500nm以下、500nm以上且2000nm以下或者40nm以上且340nm以下的波長區域中具有峰值的電磁波的功能的光源。
例如，作為燈2820，可以使用鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、高壓汞燈等的光源。
例如，從燈2820放射的電磁波的一部分或全部被基板2824抽吸，由此可以改善基板2824上的膜等的質量。例如，可以生成或減少缺陷、或者可以去除雜質。與此同時，藉由對基板2824進行加熱，可以高效地生成或降低缺陷、或者可以去除雜質。
或者，例如，也可以利用從燈2820發射的電磁波使基板架2825發熱，由此對基板2824進行加熱。在此情況下，不需要在基板架2825的內部包括加熱機構2826。
真空泵2828可參照關於真空泵2817的記載。此外，加熱機構2826可參照關於加熱機構2813的記載。此外，氣體供應源2821可參照關於氣體供應源2801的記載。
藉由使用上述製造裝置，可以抑制雜質混入到被處理物並可以改善膜質量。
根據本發明的一個實施方式，可以提供一種記憶容量大的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種可以實現微型化或高積體化的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種電晶體特性的不均勻少的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種可靠性高的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種具有良好的電特性的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種通態電流大的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種場效移動率高的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種關態電流小的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種低功耗的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種新穎的半導體裝置。
如上所述，本實施方式所示的結構、方法等可以與本實施方式所示的其他結構、方法或者其他實施方式所示的結構、方法等適當地組合而實施。
實施方式3 在本實施方式中，參照圖19及圖20說明半導體裝置的一個實施方式。
[記憶體裝置1] 圖19示出使用根據本發明的一個實施方式的半導體裝置(記憶體裝置)的一個例子。在本發明的一個實施方式的半導體裝置中，電晶體200及電晶體201設置在電晶體300的上方。此外，作為電晶體200，可以使用上述實施方式所說明的電晶體200。電晶體201相當於上述實施方式所示的電晶體12或電晶體14，兩者不同之處只在於沒有電荷存儲層255及絕緣體250b的結構，其他結構與電晶體200相同。
在圖19所示的半導體裝置中，在電晶體300上設置有與實施方式1所示的半導體裝置同樣的結構。也就是說，在電晶體300上排列著實施方式1所示的多個串。在該串中，在兩個電晶體201之間設置有多個電晶體200，該多個電晶體200的源極和汲極串聯連接。
如上述實施方式所述，In-M-Zn等的金屬氧化物可以藉由濺射法等形成在基板上。因此，可以以重疊於形成在矽基板上的由電晶體300等構成的驅動電路等的方式設置由電晶體200及電晶體201等構成的記憶單元陣列。由此，可以減少設置在一個晶片中的週邊電路的佔有面積，並可以增加記憶單元陣列的佔有面積，來可以增加半導體裝置的記憶容量。
此外，藉由將圖19所示的記憶單元配置為矩陣狀，可以構成記憶單元陣列。
＜電晶體300＞ 電晶體300設置在基板311上，並包括:被用作閘極的導電體316、被用作閘極絕緣體的絕緣體315、由基板311的一部分構成的半導體區域313以及被用作源極區域或汲極區域的低電阻區域314a及低電阻區域314b。電晶體300可以是p通道型或n通道型。
在此，在圖19所示的電晶體300中，形成通道的半導體區域313(基板311的一部分)具有凸形狀。此外，以隔著絕緣體315覆蓋半導體區域313的側面及頂面的方式設置導電體316。此外，導電體316可以使用調整功函數的材料。因為利用半導體基板的凸部，所以這種電晶體300也被稱為FIN型電晶體。此外，也可以以與凸部的上表面接觸的方式具有用來形成凸部的遮罩的絕緣體。此外，雖然在此示出對半導體基板的一部分進行加工來形成凸部的情況，但是也可以對SOI基板進行加工來形成具有凸部的半導體膜。
注意，圖19所示的電晶體300的結構只是一個例子，不侷限於上述結構，根據電路結構或驅動方法使用適當的電晶體即可。
＜佈線層＞ 在各結構體之間也可以設置有包括層間膜、佈線及插頭等的佈線層。此外，佈線層可以根據設計而設置為多個層。在此，在具有插頭或佈線的功能的導電體中，有時使用同一符號表示多個結構。此外，在本說明書等中，佈線、與佈線電連接的插頭也可以是一個組件。也就是說，導電體的一部分有時被用作佈線，並且導電體的一部分有時被用作插頭。
例如，在電晶體300上，作為層間膜依次層疊地設置有絕緣體320、絕緣體322、絕緣體324及絕緣體326。此外，導電體328及導電體330等嵌入絕緣體320、絕緣體322、絕緣體324及絕緣體326中。此外，導電體328及導電體330被用作插頭或佈線。
此外，被用作層間膜的絕緣體可以被用作覆蓋其下方的凹凸形狀的平坦化膜。例如，為了提高絕緣體322的頂面的平坦性，也可以藉由利用化學機械拋光(CMP)法等的平坦化處理實現平坦化。
也可以在絕緣體326及導電體330上設置佈線層。例如，在圖19中，依次層疊有絕緣體350、絕緣體352及絕緣體354。此外，在絕緣體350、絕緣體352及絕緣體354中形成有導電體356。導電體356被用作插頭或佈線。
在絕緣體354及導電體356上設置有絕緣體210。在絕緣體210上設置有上述實施方式所示的絕緣體212、絕緣體214、絕緣體216、絕緣體222、絕緣體224、絕緣體280、絕緣體282及絕緣體283，在這些絕緣體中形成有電晶體200及電晶體201。
此外，還設置有與電晶體201的源極電極或汲極電極的頂面接觸的用作插頭的導電體240。還包括與被用作插頭的導電體240的側面接觸的絕緣體241。此外，在絕緣體283及導電體240上設置與導電體240電連接且被用作佈線的導電體246。此外，在絕緣體283上的不與絕緣體280重疊的區域中設置有絕緣體274。此外，在導電體246上及絕緣體283上設置有絕緣體286。在絕緣體286上設置有絕緣體287。
作為能夠被用作層間膜的絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物、金屬氮氧化物等。
例如，藉由將相對介電常數低的材料用於被用作層間膜的絕緣體，可以減少產生在佈線之間的寄生電容。因此，較佳為根據絕緣體的功能選擇材料。
例如，絕緣體210、絕緣體352及絕緣體354等較佳為具有相對介電常數低的絕緣體。例如，該絕緣體較佳為含有氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽、樹脂等。或者，該絕緣體較佳為具有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽和樹脂的疊層結構。由於氧化矽及氧氮化矽具有熱穩定性，因此藉由將其與樹脂組合，可以實現具有熱穩定性且相對介電常數低的疊層結構。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳香族聚醯胺等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂等。
此外，藉由由具有抑制氫等雜質及氧透過的功能的絕緣體圍繞使用氧化物半導體的電晶體，可以使電晶體的電特性穩定。因此，作為絕緣體214、絕緣體212及絕緣體350等，使用具有抑制氫等雜質及氧的透過的功能的絕緣體，即可。
作為具有抑制氫等雜質及氧透過的功能的絕緣體，例如可以以單層或疊層使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體。明確而言，作為具有抑制氫等雜質及氧透過的功能的絕緣體，可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等金屬氧化物、氮氧化矽、氮化矽等。
作為能夠用於佈線、插頭的導電體較佳為使用包含選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦以及釕等的金屬元素中的一種以上的材料。此外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
例如，作為導電體328、導電體330、導電體356等，可以以單層或疊層使用由上述材料形成的金屬材料、合金材料、金屬氮化物材料、金屬氧化物材料等的導電材料。較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。或者，較佳為使用鋁或銅等低電阻導電材料形成。藉由使用低電阻導電材料可以降低佈線電阻。
＜設置有氧化物半導體的層的佈線或插頭＞ 注意，在將氧化物半導體用於電晶體200、電晶體201時，有時在氧化物半導體附近設置具有過量氧區域的絕緣體。在此情況下，較佳為在該具有過量氧區域的絕緣體和設置於該具有過量氧區域的絕緣體的導電體之間設置具有阻擋性的絕緣體。
例如，在圖19中，較佳為在具有過量氧的絕緣體280與導電體240之間設置絕緣體241。藉由使絕緣體241與絕緣體275、絕緣體282及絕緣體283接觸地設置，絕緣體224及電晶體200可以被具有阻擋性的絕緣體密封。
也就是說，藉由設置絕緣體241，可以抑制絕緣體224及絕緣體280所具有的過量氧被導電體240吸收。此外，藉由具有絕緣體241，可以抑制作為雜質的氫經過導電體240擴散到電晶體200。
此外，作為絕緣體241，較佳為使用具有抑制水、氫等雜質及氧的擴散的功能的絕緣材料。例如，較佳為使用氮化矽、氮氧化矽、氧化鋁或氧化鉿等。尤其是，氮化矽對氫具有高阻擋性，所以是較佳的。此外，例如還可以使用氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉭等的金屬氧化物等。
此外，如上述實施方式所示，電晶體200也可以採用由絕緣體212、絕緣體214、絕緣體282及絕緣體283密封的結構。藉由採用上述結構，可以降低包含在絕緣體274等中的氫混入絕緣體280等。
在此，導電體240貫通絕緣體283及絕緣體282，如上所述，絕緣體241與導電體240接觸。由此，可以減少藉由導電體240混入絕緣體212、絕緣體214、絕緣體282及絕緣體283的內側的氫。如此，可以由絕緣體212、絕緣體214、絕緣體282、絕緣體283、絕緣體241密封電晶體200，而可以減少包含在絕緣體274等中的氫等雜質從外側混入。
此外，絕緣體286較佳為使用具有抑制氫等雜質及氧透過的功能的絕緣體。在此，導電體246的頂面及導電體246的側面與絕緣體286接觸，導電體246的底面與絕緣體283接觸。也就是說，導電體246可以由絕緣體283及絕緣體286包圍。藉由採用這種結構，可以抑制來自外部的氧的透過來防止導電體246的氧化。此外，可以防止水、氫等雜質從導電體246向外擴散，所以是較佳的。
＜切割線＞ 下面，對當將大面積基板按每個半導體元件分割而得到晶片形狀的多個半導體裝置時設置的切割線(有時也稱為分割線、分離線或截斷線)進行說明。作為分割方法，例如，有時，首先在基板中形成用來分離半導體元件的槽(切割線)之後，在切割線處截斷，得到被分離(被分割)的多個半導體裝置。
在此，例如，如圖19所示，較佳為以與絕緣體283和絕緣體212接觸的區域重疊於切割線的方式進行設計。也就是說，在與設置在包括多個電晶體200的記憶單元的邊緣的成為切割線的區域附近，在絕緣體282、絕緣體280、絕緣體275、絕緣體224、絕緣體222、絕緣體216及絕緣體214中設置開口。
也就是說，在設置於絕緣體282、絕緣體280、絕緣體275、絕緣體224、絕緣體222、絕緣體216及絕緣體214的開口中，絕緣體212與絕緣體283接觸。此時，例如也可以使用相同材料及相同方法形成絕緣體212及絕緣體283。藉由使用相同的材料及相同的方法形成絕緣體212和絕緣體283，可以提高緊密性。例如，較佳為使用氮化矽。
藉由採用該結構，可以由絕緣體212、絕緣體214、絕緣體282及絕緣體283包圍電晶體200及電晶體201。絕緣體212、絕緣體214、絕緣體282和絕緣體283中的至少一個由於具有抑制氧、氫及水的擴散的功能，所以即使將基板按每個形成有本實施方式所示的半導體元件的電路區域分割而加工為多個晶片，也可以防止從截斷的基板的側面方向混入氫或水等雜質且該雜質擴散到電晶體200。
此外，藉由採用該結構，可以防止絕緣體280及絕緣體224中的過量氧擴散到外部。因此，絕緣體280及絕緣體224中的過量氧高效地被供應到電晶體200中的形成通道的氧化物中。由於該氧，而可以減少電晶體200中的形成通道的氧化物的氧空位。由此，可以使電晶體200中的形成通道的氧化物成為缺陷態密度低且具有穩定的特性的氧化物半導體。也就是說，可以在抑制電晶體200的電特性變動的同時提可靠性良好。
此外，具有多個串的單元陣列不但可以設置在平面上而且還可以被層疊。圖20示出層疊有n層的單元陣列610的結構的剖面圖。如圖20所示，藉由層疊多個單元陣列(單元陣列610_1至單元陣列610_n)，可以集成地配置單元而無需增大單元陣列的佔有面積。也就是說，可以構成3D單元陣列。如此，可以實現記憶單元的高積體化，並提供記憶容量大的半導體裝置。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式4 在本實施方式中，參照圖21A、圖21B以及圖22，對根據本發明的一個實施方式的使用將氧化物用於半導體的電晶體(以下有時稱為OS電晶體)的記憶體裝置(以下有時稱為OS記憶體裝置)進行說明。
＜記憶體裝置的結構例子＞ 圖21A示出OS記憶體裝置的結構的一個例子。記憶體裝置1400包括週邊電路1411及記憶單元陣列1470。週邊電路1411包括行電路1420、列電路1430、輸出電路1440及控制邏輯電路1460。
列電路1430例如包括列解碼器、預充電電路、感測放大器及寫入電路等。預充電電路具有對佈線進行預充電的功能。感測放大器具有放大從記憶單元讀出的資料信號的功能。注意，上述佈線是連接到記憶單元陣列1470所包括的記憶單元的佈線。被放大的資料信號作為資料信號RDATA藉由輸出電路1440輸出到記憶體裝置1400的外部。此外，行電路1420例如包括行解碼器、字線驅動器電路等，並可以選擇要存取的行。
對記憶體裝置1400從外部供應作為電源電壓的低電源電壓(VSS)、週邊電路1411用高電源電壓(VDD)及記憶單元陣列1470用高電源電壓(VIL)。此外，對記憶體裝置1400從外部輸入控制信號(CE、WE、RE)、位址信號ADDR及資料信號WDATA。位址信號ADDR被輸入到行解碼器及列解碼器，資料信號WDATA被輸入到寫入電路。
控制邏輯電路1460對從外部輸入的控制信號(CE、WE、RE)進行處理來生成行解碼器及列解碼器的控制信號。控制信號CE是晶片賦能信號，控制信號WE是寫入賦能信號，並且控制信號RE是讀出賦能信號。控制邏輯電路1460所處理的信號不侷限於此，根據需要而輸入其他控制信號即可。
圖22示出記憶單元陣列1470的電路圖的一個例子。在圖22所示的記憶單元陣列中，n個串和m個佈線WL彼此正交，且m×n個記憶單元MC排列為矩陣形狀。在此，n和m都是2以上的自然數。
在記憶單元陣列1470的串中，m個記憶單元MC的源極及汲極串聯連接，m個記憶單元MC中的一端部與電晶體ST1的汲極連接，並且m個記憶單元MC中的另一端部與電晶體ST2的源極連接。該串具有與實施方式1所示的串相同的結構，記憶單元MC、電晶體ST1以及電晶體ST2分別相當於電晶體10、電晶體14以及電晶體12。由此，串及記憶單元陣列1470的詳細結構可以參照上述實施方式的記載。
串的兩端分別設置有與電晶體ST1的源極連接的佈線SL及與電晶體ST2的汲極連接的佈線BL。例如，佈線BL_1至佈線BL_n可以與列電路1430連接。此外，佈線SL_1至佈線SL_n可以與列電路1430連接。
此外，各串的記憶單元MC的閘極的每一行分別與佈線WL_1至佈線WL_m連接，由此形成m個頁。此外，各串的電晶體ST1的閘極與佈線SGS連接，而各串的電晶體ST2的閘極與佈線SGB連接。例如，佈線WL_1至佈線WL_m、佈線SGS及佈線SGB可以與行電路1420連接。
記憶單元陣列1470以圖22所示的n個串為一個框，還可以包括多個框。
此外，雖然在圖21A中示出在同一平面上形成週邊電路1411和記憶單元陣列1470的例子，但是本實施方式不侷限於此。例如，如圖21B所示，也可以以重疊於週邊電路1411的一部分上的方式設置記憶單元陣列1470。例如，也可以採用以重疊於記憶單元陣列1470下的方式設置感測放大器的結構。
如上述實施方式所述，In-M-Zn等的金屬氧化物可以藉由濺射法等形成在基板上。因此，可以以重疊於形成在矽基板上的週邊電路1411的方式設置記憶單元陣列1470。由此，可以減少設置在一個晶片中的週邊電路的佔有面積，並可以增加記憶單元陣列的佔有面積，來可以增加半導體裝置的記憶容量。
此外，可以層疊多個記憶單元陣列1470。藉由層疊多個記憶單元陣列1470，可以集成地配置記憶單元而無需增大記憶單元陣列1470的佔有面積。也就是說，可以構成3D單元陣列。如此，可以實現記憶單元的高積體化，並提供記憶容量大的半導體裝置。
注意，本實施方式所示的週邊電路1411及記憶單元陣列1470等的結構不侷限於上述結構。此外，也可以根據需要改變，去除或追加這些電路及連接到該電路的佈線、電路元件等的配置或功能。
本實施方式所示的結構可以與其他實施方式等所示的結構適當地組合而實施。
實施方式5 在本實施方式中，參照圖23A和圖23B說明安裝有本發明的半導體裝置的晶片1200的一個例子。在晶片1200上安裝有多個電路(系統)。如此，在一個晶片上集成有多個電路(系統)的技術有時被稱為系統晶片(System on Chip:SoC)。
如圖23A所示，晶片1200包括CPU1211、GPU1212、一個或多個類比運算部1213、一個或多個記憶體控制器1214、一個或多個介面1215、一個或多個網路電路1216等。
在晶片1200上設置有凸塊(未圖示)，該凸塊如圖23B所示那樣與印刷線路板(PCB:Printed Circuit Board)1201的第一面連接。此外，在PCB1201的第一面的背面設置有多個凸塊1202，該凸塊1202與主機板1203連接。
此外，也可以在主機板1203上設置有DRAM1221、快閃記憶體1222等的記憶體裝置。較佳為將上述實施方式所示的半導體裝置應用於快閃記憶體1222。藉由將上述實施方式所示的半導體裝置應用於快閃記憶體1222，可以增加快閃記憶體1222的記憶容量。
CPU1211較佳為具有多個CPU核。此外，GPU1212較佳為具有多個GPU核。此外，CPU1211和GPU1212可以分別具有暫時儲存資料的記憶體。或者，也可以在晶片1200上設置有CPU1211和GPU1212共同使用的記憶體。此外，GPU1212適合用於多個資料的平行計算，其可以用於影像處理或積和運算。藉由作為GPU1212設置影像處理電路或積和運算電路，可以以低功耗執行影像處理及積和運算。
此外，因為在同一晶片上設置有CPU1211和GPU1212，所以可以縮短CPU1211和GPU1212之間的佈線，並可以以高速進行從CPU1211到GPU1212的資料傳送、CPU1211及GPU1212所具有的記憶體之間的資料傳送以及GPU1212中的運算結束之後的從GPU1212到CPU1211的運算結果傳送。
類比運算部1213具有類比/數位(A/D)轉換電路和數位/類比(D/A)轉換電路中的一者或兩者。此外，也可以在類比運算部1213中設置上述積和運算電路。
記憶體控制器1214具有被用作DRAM1221的控制器的電路及被用作快閃記憶體1222的介面的電路。
介面1215具有與如顯示裝置、揚聲器、麥克風、影像拍攝裝置、控制器等外部連接設備之間的介面電路。控制器包括滑鼠、鍵盤、遊戲機用控制器等。作為上述介面，可以使用USB(Universal Serial Bus:通用序列匯流排)、HDMI(High-Definition Multimedia Interface:高清晰度多媒體介面)(註冊商標)等。
網路電路1216具有控制與LAN(Local Area Network:區域網路)等的連接的功能。此外，還可以具有網路安全用電路。
上述電路(系統)可以經同一製程形成在晶片1200上。由此，即使晶片1200所需的電路個數增多，也不需要增加製程，可以以低成本製造晶片1200。
可以將包括設置有具有GPU1212的晶片1200的PCB1201、DRAM1221以及快閃記憶體1222的主機板1203稱為GPU模組1204。
GPU模組1204因具有使用SoC技術的晶片1200而可以減少其尺寸。此外，GPU模組1204因具有高影像處理能力而適合用於智慧手機、平板終端、膝上型個人電腦、可攜式(可攜帶)遊戲機等可攜式電子裝置。此外，藉由利用使用GPU1212的積和運算電路，可以執行深度神經網路(DNN)、卷積神經網路(CNN)、遞迴神經網路(RNN)、自編碼器、深度波茲曼機(DBM)、深度置信網路(DBN)等方法，由此可以將晶片1200被用作AI晶片，或者，可以將GPU模組1204被用作AI系統模組。
本實施方式所示的結構可以與其他實施方式等所示的結構適當地組合而實施。
實施方式6 在本實施方式中，說明使用上述實施方式所示的半導體裝置的記憶體裝置的應用例子。上述實施方式所示的半導體裝置應用於記憶體卡(例如，SD卡)、USB記憶體、SSD(固態硬碟)等各種卸除式存放裝置。圖24A至圖24E示意性地示出卸除式存放裝置的幾個結構例子。例如，上述實施方式所示的半導體裝置加工為被封裝的記憶體晶片並用於各種記憶體裝置或卸除式記憶體。
圖24A是USB記憶體的示意圖。USB記憶體1100包括外殼1101、蓋子1102、USB連接器1103及基板1104。基板1104被容納在外殼1101中。例如，基板1104上安裝有記憶體晶片1105及控制器晶片1106。可以將上述實施方式所示的半導體裝置組裝於記憶體晶片1105等。
圖24B是SD卡的外觀示意圖，圖24C是SD卡的內部結構的示意圖。SD卡1110包括外殼1111、連接器1112及基板1113。基板1113被容納在外殼1111中。例如，基板1113上安裝有記憶體晶片1114及控制器晶片1115。藉由在基板1113的背面一側也設置記憶體晶片1114，可以增大SD卡1110的容量。此外，也可以將具有無線通訊功能的無線晶片設置於基板1113。由此，藉由主機裝置與SD卡1110之間的無線通訊，可以進行記憶體晶片1114的資料的讀出及寫入。可以將上述實施方式所示的半導體裝置組裝於記憶體晶片1114等。
圖24D是SSD的外觀示意圖，圖24E是SSD的內部結構的示意圖。SSD1150包括外殼1151、連接器1152及基板1153。基板1153被容納在外殼1151中。例如，基板1153上安裝有記憶體晶片1154、記憶體晶片1155及控制器晶片1156。記憶體晶片1155為控制器晶片1156的工作記憶體，例如，可以使用DOSRAM晶片。藉由在基板1153的背面一側也設置記憶體晶片1154，可以增大SSD1150的容量。可以將上述實施方式所示的半導體裝置組裝於記憶體晶片1154等。
本實施方式可以與其他的實施方式等所記載的結構適當地組合而實施。
實施方式7 藉由使用本發明的一個實施方式的半導體裝置，可以形成微控制器的程式儲存用ROM。如上述實施方式所示，因為可以在設置有CPU等的矽基板上層疊ROM，所以可以實現微控制器的小型化。圖25A至圖25G示出具有安裝有本發明的一個實施方式的記憶體裝置的微控制器的電子裝置的具體例子。
＜電子裝置及系統＞ 根據本發明的一個實施方式的微控制器可以安裝在各種各樣的電子裝置。作為電子裝置的例子，例如有資訊終端、電腦、智慧手機、電子書閱讀器、電視機、數位看板(Digital Signage)、彈珠機等大型遊戲機、數位相機、數位攝影機、數位相框、行動電話機、可攜式遊戲機、錄音再現裝置、導航系統、音頻再生裝置等。在此，電腦包括平板電腦、筆記型電腦、桌上型電腦、如服務系統等大型電腦。
本發明的一個實施方式的電子裝置也可以包括天線。藉由由天線接收信號，可以在顯示部上顯示影像或資訊等。此外，在電子裝置包括天線及二次電池時，可以將天線用於非接觸電力傳送。
本發明的一個實施方式的電子裝置也可以包括感測器(該感測器具有測量如下因素的功能:力、位移、位置、速度、加速度、角速度、轉速、距離、光、液、磁、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、輻射線、流量、濕度、傾斜度、振動、氣味或紅外線)。
本發明的一個實施方式的電子裝置可以具有各種功能。例如，可以具有如下功能:將各種資訊(靜態影像、動態圖片、文字影像等)顯示在顯示部上的功能；觸控面板的功能；顯示日曆、日期或時間等的功能；執行各種軟體(程式)的功能；進行無線通訊的功能；讀出儲存在存儲介質中的程式或資料的功能等。
[資訊終端] 圖25A示出資訊終端之一的行動電話機(智慧手機)。資訊終端5100包括外殼5101及顯示部5102，作為輸入介面在顯示部5102中具備觸控面板，並且在外殼5101上設置有按鈕。藉由使用本發明的一個實施方式的被微型化了的微控制器，可以有效利用手機內的有限空間。此外，也可以將本發明的一個實施方式的記憶體裝置應用於手機的儲存器(storage)。由此，可以增加該儲存器的每單位面積的記憶容量。
圖25B示出筆記本式資訊終端5200。筆記本式資訊終端5200包括資訊終端主體5201、顯示部5202及鍵盤5203。藉由使用本發明的一個實施方式的被微型化了的微控制器，可以有效利用手機內的有限空間。此外，也可以將本發明的一個實施方式的記憶體裝置應用於筆記本式資訊終端的儲存器。由此，可以增加該儲存器的每單位面積的記憶容量。
注意，在上述例子中，圖25A及圖25B分別示出智慧手機及筆記本式資訊終端作為電子裝置的例子，但是也可以應用智慧手機及筆記本式資訊終端以外的資訊終端。作為智慧手機及筆記本式資訊終端以外的資訊終端，例如可以舉出PDA(Personal Digital Assistant:個人數位助理)、桌上型資訊終端、工作站等。
[遊戲機] 圖25C示出作為遊戲機的一個例子的可攜式遊戲機5300。可攜式遊戲機5300包括外殼5301、外殼5302、外殼5303、顯示部5304、連接部5305及操作鍵5306等。可以將外殼5302及外殼5303從外殼5301拆卸。藉由將設在外殼5301中的連接部5305安裝到其他外殼(未圖示)，可以將輸出到顯示部5304的影像輸出到其他視頻顯示裝置(未圖示)。此時，外殼5302及外殼5303分別可以被用作操作部。由此，多個遊戲玩者可以同時玩遊戲。可以將本發明的一個實施方式的微控制器嵌入到設置在外殼5301、外殼5302及外殼5303的基板的晶片等。
此外，圖25D示出遊戲機之一的固定式遊戲機5400。固定式遊戲機5400以無線或有線連接有控制器5402。
藉由將本發明的一個實施方式的被微型化了的微控制器應用於可攜式遊戲機5300、固定式遊戲機5400等遊戲機，可以有效利用手機內的有限空間。此外，也可以將本發明的一個實施方式的記憶體裝置應用於可攜式遊戲機的儲存器。由此，可以增加該儲存器的每單位面積的記憶容量。
雖然圖25C及圖25D示出可攜式遊戲機及固定式遊戲機作為遊戲機的一個例子，但是應用本發明的一個實施方式的微控制器的遊戲機不侷限於此。作為應用本發明的一個實施方式的微控制器的遊戲機，例如可以舉出設置在娛樂設施(遊戲中心，遊樂園等)的街機遊戲機、設置在體育設施的擊球練習用投球機等。
[大型電腦] 將本發明的一個實施方式的微控制器可以應用於大型電腦。
圖25E示出作為大型電腦的一個例子的超級電腦5500。圖25F示出超級電腦5500所包括的機架(rack mount)式電腦5502。
超級電腦5500包括機架5501及多個機架式電腦5502。注意，多個電腦5502容納在機架5501中。此外，電腦5502設有多個基板5504，在該基板上可以安裝本發明的一個實施方式的微控制器。藉由使用本發明的一個實施方式的被微型化了的微控制器，可以有效利用大型電腦內的有限空間。此外，也可以將本發明的一個實施方式的記憶體裝置應用於大型電腦的儲存器。由此，可以增加該儲存器的每單位面積的記憶容量。
在圖25E及圖25F中，作為大型電腦的一個例子示出超級電腦，然而應用本發明的一個實施方式的微控制器的大型電腦不侷限於此。作為應用本發明的一個實施方式的微控制器的大型電腦，例如可以舉出提供服務的電腦(伺服器)、大型通用電腦(主機)等。
[電器產品] 圖25G示出電器產品的一個例子的電冷藏冷凍箱5800。電冷藏冷凍箱5800包括外殼5801、冷藏室門5802及冷凍室門5803等。
藉由將本發明的一個實施方式的被微型化了的微控制器應用於電冷藏冷凍箱5800，可以有效利用電冷藏冷凍箱內的有限空間。
作為電器產品的一個例子說明了電冷藏冷凍箱，但是作為其他電器產品，例如可以舉出吸塵器、微波爐、電烤箱、電鍋、熱水器、IH炊具、飲水機、包括空氣調整器的冷暖空調機、洗衣機、乾衣機、視聽設備等。
在本實施方式中說明的電子裝置、該電子裝置的功能以及其效果等可以與其他的電子裝置的記載適當地組合而實施。
本實施方式可以與其他的實施方式等所記載的結構適當地組合而實施。
BGL:佈線BL:佈線BL_1:佈線BL_n:佈線MC:記憶單元NWL:佈線SGB:佈線SGS:佈線SL:佈線SL_1:佈線SL_n:佈線SWL:佈線ST1:電晶體ST2:電晶體WL:佈線WL_1:佈線WL_m:佈線10:電晶體12:電晶體14:電晶體20:氧化物20a:區域20b:區域22:導電體24:絕緣體26:絕緣體26a:絕緣體26b:絕緣體28:電荷存儲層30:導電體30a:導電體30b:導電體200:電晶體200a:電晶體200b:電晶體200c:電晶體201:電晶體205:導電體205a:導電體205b:導電體205c:導電體210:絕緣體212:絕緣體214:絕緣體216:絕緣體222:絕緣體224:絕緣體230:氧化物230a:氧化物230A:氧化膜230b:氧化物230B:氧化膜230ba:區域230bb:區域230bc:區域240:導電體241:絕緣體242:導電體242a:導電體242A:導電膜242b:導電體242B:導電層243:氧化物243a:氧化物243A:氧化膜243b:氧化物243B:氧化物層246:導電體250:絕緣體250a:絕緣體250A:絕緣膜250b:絕緣體250B:絕緣膜255:電荷存儲層255A:電荷存儲膜260:導電體260a:導電體260b:導電體274:絕緣體275:絕緣體280:絕緣體282:絕緣體283:絕緣體286:絕緣體287:絕緣體300:電晶體311:基板313:半導體區域314a:低電阻區域314b:低電阻區域315:絕緣體316:導電體320:絕緣體322:絕緣體324:絕緣體326:絕緣體328:導電體330:導電體350:絕緣體352:絕緣體354:絕緣體356:導電體610:單元陣列610_n:單元陣列610_1:單元陣列1100:USB記憶體1101:外殼1102:蓋子1103:USB連接器1104:基板1105:記憶體晶片1106:控制器晶片1110:SD卡1111:外殼1112:連接器1113:基板1114:記憶體晶片1115:控制器晶片1150:SSD1151:外殼1152:連接器1153:基板1154:記憶體晶片1155:記憶體晶片1156:控制器晶片1200:晶片1201:PCB1202:凸塊1203:主機板1204:GPU模組1211:CPU1212:GPU1213:類比運算部1214:記憶體控制器1215:介面1216:網路電路1221:DRAM1222:快閃記憶體1400:記憶體裝置1411:週邊電路1420:行電路1430:列電路1440:輸出電路1460:控制邏輯電路1470:記憶單元陣列2700:製造裝置2701:大氣側基板供應室2702:大氣側基板傳送室2703a:負載鎖定室2703b:卸負載鎖定室2704:傳送室2706a:處理室2706b:處理室2706c:處理室2706d:處理室2761:盒2762:對準機2763a:傳送機器人2763b:傳送機器人2801:氣體供應源2802:閥2803:高頻產生器2804:波導管2805:模式轉換器2806:氣體管2807:波導管2808:縫隙天線板2809:電介質板2810:高密度電漿2811:基板2812:基板架2813:加熱機構2815:匹配器2816:高頻電源2817:真空泵2818:閥2819:排氣口2820:燈2821:氣體供應源2822:閥2823:氣體導入口2824:基板2825:基板架2826:加熱機構2828:真空泵2829:閥2830:排氣口5100:資訊終端5101:外殼5102:顯示部5200:筆記本式資訊終端5201:主體5202:顯示部5203:鍵盤5300:可攜式遊戲機5301:外殼5302:外殼5303:外殼5304:顯示部5305:連接部5306:操作鍵5400:固定式遊戲機5402:控制器5500:超級電腦5501:機架5502:電腦5504:基板5800:電冷藏冷凍箱5801:外殼5802:冷藏室門5803:冷凍室門
[圖1A]至[圖1C]是本發明的一個實施方式的半導體裝置的俯視圖、剖面圖及電路圖。 [圖2A]及[圖2B]是示出本發明的一個實施方式的半導體裝置的電特性的示意圖及示出電荷遷移的示意圖。 [圖3A]至[圖3C]是本發明的一個實施方式的半導體裝置的電路圖。 [圖4A]及[圖4B]是本發明的一個實施方式的半導體裝置的剖面圖及電路圖。 [圖5A]至[圖5D]是本發明的一個實施方式的半導體裝置的俯視圖及剖面圖。 [圖6]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖7A]是說明IGZO的結晶結構的分類的圖。[圖7B]是說明CAAC-IGZO膜的XRD譜的圖。[圖7C]是說明CAAC-IGZO膜的奈米束電子繞射圖案的圖。 [圖8A]至[圖8D]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖。 [圖9A]至[圖9D]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖。 [圖10A]至[圖10D]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖。 [圖11A]至[圖11D]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖。 [圖12A]至[圖12D]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖。 [圖13A]至[圖13D]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖。 [圖14A]至[圖14D]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖。 [圖15A]至[圖15D]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖。 [圖16]是說明本發明的一個實施方式的微波處理設備的俯視圖。 [圖17]是說明本發明的一個實施方式的微波處理設備的剖面圖。 [圖18]是說明本發明的一個實施方式的微波處理設備的剖面圖。 [圖19]是示出本發明的一個實施方式的半導體裝置的結構的剖面圖。 [圖20]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖21A]是示出本發明的一個實施方式的半導體裝置的結構例子的方塊圖，[圖21B]是本發明的一個實施方式的半導體裝置的立體圖。 [圖22]是示出本發明的一個實施方式的半導體裝置的結構例子的電路圖。 [圖23A]及[圖23B]是示出本發明的一個實施方式的半導體裝置的示意圖。 [圖24A]至[圖24E]是本發明的一個實施方式的記憶體裝置的示意圖。 [圖25A]至[圖25G]是示出本發明的一個實施方式的電子裝置的示意圖。
10:電晶體
12:電晶體
14:電晶體
20:氧化物
20a:區域
20b:區域
22:導電體
24:絕緣體
26:絕緣體
26a:絕緣體
26b:絕緣體
28:電荷存儲層
30:導電體

Claims (8)

  1. 一種半導體裝置，包括： 基板上的氧化物； 該氧化物上的多個第一導電體； 位於該多個第一導電體上且形成有與該多個第一導電體之間的區域重疊的多個開口的第一絕緣體； 該多個開口中的多個第二絕緣體； 該多個第二絕緣體上的多個電荷存儲層； 該多個電荷存儲層上的多個第三絕緣體；以及 該多個第三絕緣體上的多個第二導電體。
  2. 如請求項1之半導體裝置， 其中該多個第一導電體以平行於該氧化物的頂面的方式排列為直線狀。
  3. 如請求項1或2之半導體裝置， 其中該多個第二絕緣體及該多個第三絕緣體為包含矽的氧化物， 並且該多個電荷存儲層為包含矽的氮化物。
  4. 如請求項1或2之半導體裝置， 其中該多個電荷存儲層為導電體。
  5. 如請求項1至4中任一項之半導體裝置， 其中該第二絕緣體與該氧化物的頂面及該第一絕緣體的側面接觸。
  6. 如請求項1至5中任一項之半導體裝置， 其中在該氧化物的下方配置有與該多個第二導電體重疊的多個第三導電體。
  7. 一種半導體裝置的製造方法，包括： 在基板上形成氧化膜； 在該氧化膜上形成第一導電膜； 藉由將該氧化膜及該第一導電膜加工為島狀，形成氧化物及第一導電體； 形成覆蓋該氧化物及該第一導電體的第一絕緣體； 藉由去除該第一絕緣體的一部分，形成與該第一導電體重疊的多個開口； 藉由去除與該多個開口重疊的該第一導電體的一部分，形成排列為直線狀的多個第二導電體並使該氧化物在該多個第二導電體之間的區域中露出； 形成與該氧化物的頂面接觸的第一絕緣膜； 在包含氧的氛圍下進行微波處理； 在該第一絕緣膜上形成第二絕緣膜； 在該第二絕緣膜上形成第三絕緣膜； 在該第三絕緣膜上形成第二導電膜；以及 藉由對該第一絕緣膜、該第二絕緣膜、該第三絕緣膜及該第二導電膜直到使該第一絕緣體的頂面露出為止進行CMP處理，形成位於該多個第二導電體之間的區域中的多個第二絕緣體、多個第三絕緣體、多個第四絕緣體及多個第三導電體。
  8. 如請求項7之半導體裝置的製造方法， 其中該第一絕緣膜及該第三絕緣膜為包含矽的氧化膜， 並且該第二絕緣膜為包含矽的氮化膜。
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