TW202139364A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202139364A
TW202139364A TW109136875A TW109136875A TW202139364A TW 202139364 A TW202139364 A TW 202139364A TW 109136875 A TW109136875 A TW 109136875A TW 109136875 A TW109136875 A TW 109136875A TW 202139364 A TW202139364 A TW 202139364A
Authority
TW
Taiwan
Prior art keywords
insulator
oxide
conductor
addition
transistor
Prior art date
Application number
TW109136875A
Other languages
English (en)
Inventor
山崎舜平
長修平
川田𤥨也
方堂涼太
Original Assignee
日商半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商半導體能源研究所股份有限公司 filed Critical 日商半導體能源研究所股份有限公司
Publication of TW202139364A publication Critical patent/TW202139364A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供一種特性的不均勻小的半導體裝置。該半導體裝置包括第一絕緣體、第一絕緣體上的電晶體、電晶體上的第二絕緣體、第二絕緣體上的第三絕緣體、第三絕緣體上的第四絕緣體以及開口區域，開口區域包括第二絕緣體、第二絕緣體上的第三絕緣體以及第三絕緣體上的第四絕緣體，第三絕緣體包括到達第二絕緣體的開口，第四絕緣體在開口內與第二絕緣體的頂面接觸。

Description

半導體裝置
本發明的一個實施方式係關於一種電晶體、半導體裝置及電子裝置。另外，本發明的一個實施方式係關於一種半導體裝置的製造方法。此外，本發明的一個實施方式係關於一種半導體晶圓及模組。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。除了電晶體等的半導體元件之外，半導體電路、運算裝置或記憶體裝置也是半導體裝置的一個實施方式。顯示裝置（液晶顯示裝置、發光顯示裝置等）、投影裝置、照明設備、電光裝置、蓄電裝置、記憶體裝置、半導體電路、攝像裝置、電子裝置等有時包括半導體裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程（process）、機器（machine）、產品（manufacture）或者組合物（composition of matter）。
近年來，已對半導體裝置進行開發，主要使用LSI、CPU、記憶體等。CPU是包括將半導體晶圓加工為晶片的半導體積體電路（至少包括電晶體及記憶體）且形成有作為連接端子的電極的半導體元件的集合體。
LSI、CPU、記憶體等的半導體電路（IC晶片）安裝在例如印刷線路板等電路板上，並被用作各種電子裝置的部件之一。
此外，藉由使用形成在具有絕緣表面的基板上的半導體薄膜構成電晶體的技術受到注目。該電晶體被廣泛地應用於積體電路（IC）、影像顯示裝置（也簡單地記載為顯示裝置）等電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被廣泛地周知。作為其他材料，氧化物半導體受到關注。
另外，已知使用氧化物半導體的電晶體的洩漏電流在非導通狀態下極小。例如，已公開了應用使用氧化物半導體的電晶體的洩漏電流小的特性的低功耗CPU等（參照專利文獻1）。另外，例如，已公開了利用使用氧化物半導體的電晶體的洩漏電流低的特性實現存儲內容的長期保持的記憶體裝置等（參照專利文獻2）。
近年來，隨著電子裝置的小型化和輕量化，對積體電路的進一步高密度化的要求提高。此外，有提高包含積體電路的半導體裝置的生產率的需求。
[專利文獻1]日本專利申請公開第2012-257187號公報 [專利文獻2]日本專利申請公開第2011-151383號公報
本發明的一個實施方式的目的之一是提供一種電晶體特性的不均勻小的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種可靠性良好的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種具有良好的電特性的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種通態電流大的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種能夠實現微型化或高積體化的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種低功耗的半導體裝置。
注意，這些目的的記載不妨礙其他目的的存在。注意，本發明的一個實施方式並不需要實現所有上述目的。除上述目的外的目的從說明書、圖式、申請專利範圍等的描述中是顯而易見的，並且可以從所述描述中衍生。
本發明的一個實施方式是一種半導體裝置，包括第一絕緣體、第一絕緣體上的電晶體、電晶體上的第二絕緣體、第二絕緣體上的第三絕緣體、第三絕緣體上的第四絕緣體以及開口區域，開口區域包括第二絕緣體、第二絕緣體上的第三絕緣體、第三絕緣體上的第四絕緣體以及第三絕緣體中的到達第二絕緣體的開口，第四絕緣體在開口內側與第二絕緣體的頂面接觸。
另外，本發明的一個實施方式是一種半導體裝置，包括第一絕緣體、第一絕緣體上的電晶體、電晶體上的第二絕緣體、第二絕緣體上的第三絕緣體、第三絕緣體上的第四絕緣體以及開口區域，開口區域包括第二絕緣體、第二絕緣體上的第三絕緣體、第三絕緣體上的第四絕緣體以及第三絕緣體中的到達第二絕緣體的開口，第四絕緣體在開口的內一側與第二絕緣體的頂面接觸，電晶體包括第一絕緣體、第一絕緣體上的第五絕緣體、第五絕緣體上的氧化物、氧化物上的第一導電體及第二導電體、第一導電體上及第二導電體上的第六絕緣體、位於氧化物上且配置在第一導電體與第二導電體之間的第七絕緣體以及第七絕緣體上的第三導電體，第六絕緣體與第二絕緣體接觸。
在上述半導體裝置中，第四絕緣體較佳為還接觸於第一絕緣體。
在上述半導體裝置中，較佳的是，第七絕緣體包括第八絕緣體以及第八絕緣體上的第九絕緣體，第八絕緣體與第二絕緣體接觸，第九絕緣體與第三導電體接觸。
在上述半導體裝置中，第一絕緣體及第三絕緣體較佳為包含矽及氮。
在上述半導體裝置中，第二絕緣體及第六絕緣體較佳為AlOx （x為大於0的任意數）。
在上述半導體裝置中，第五絕緣體及第九絕緣體較佳為包含鉿。
在上述半導體裝置中，氧化物較佳為包含選自In、Ga和Zn中的任一個或多個的氧化物半導體。
另外，本發明的一個實施方式是一種半導體裝置的製造方法，包括如下步驟：形成第一絕緣體；在第一絕緣體上形成氧化膜；進行第一熱處理；在氧化膜上依次形成第一導電膜及第一絕緣膜；將第一絕緣體、氧化膜、第一導電膜及第一絕緣膜加工為島狀而在第一絕緣體上形成氧化物、導電層及絕緣層；在第一絕緣體、氧化物、導電層及絕緣層上形成第二絕緣體；在第二絕緣體上形成第三絕緣體；在導電層、絕緣層、第二絕緣體及第三絕緣體中形成到達氧化物的第一開口；在形成第一開口時，從導電層形成第一導電體及第二導電體，從絕緣層形成第四絕緣體及第五絕緣體；進行第二熱處理；在第三絕緣體及第一開口上形成第二絕緣膜；進行第一微波處理；在第二絕緣膜上形成第三絕緣膜；進行第二微波處理；在第三絕緣膜上形成第二導電膜；對第二絕緣膜、第三絕緣膜及第二導電膜直到第三絕緣體的頂面露出為止進行CMP處理而形成第六絕緣體、第七絕緣體及第三導電體；在第三絕緣體、第六絕緣體、第七絕緣體及第三導電體上形成第八絕緣體；在第八絕緣體中形成到達第三絕緣體的第二開口；以及進行第三熱處理，其中，第一熱處理的溫度高於第三熱處理的溫度。
在上述製造方法中，作為第一絕緣膜、第二絕緣體及第八絕緣體較佳為形成氧化鋁。
在上述製造方法中，第一微波處理及第二微波處理較佳為至少在氧氛圍下以100℃以上且750℃以下的溫度範圍進行。
在上述製造方法中，第一微波處理及第二微波處理較佳為以300℃以上且500℃以下的溫度範圍進行。
在上述製造方法中，第一微波處理及第二微波處理較佳為以300Pa以上且700Pa以下的壓力範圍進行。
在上述製造方法中，較佳的是，第一熱處理在氮氛圍下以250℃以上且650℃以下的溫度範圍進行，接著在氧氛圍下以250℃以上且650℃以下的溫度範圍進行。
在上述半導體裝置的製造方法中，較佳的是，第二熱處理在氧氛圍下以350℃以上且400℃以下的溫度範圍進行，接著在氮氛圍下以350℃以上且400℃以下的溫度範圍進行。
在上述半導體裝置的製造方法中，第三熱處理較佳為在氮氛圍下以350℃以上且400℃以下的溫度範圍進行。
根據本發明的一個實施方式可以提供一種電晶體特性的不均勻小的半導體裝置。此外，根據本發明的一個實施方式可以提供一種可靠性良好的半導體裝置。另外，根據本發明的一個實施方式可以提供一種具有良好的電特性的半導體裝置。此外，根據本發明的一個實施方式可以提供一種通態電流大的半導體裝置。此外，根據本發明的一個實施方式可以提供一種能夠實現微型化或高積體化的半導體裝置。另外，根據本發明的一個實施方式可以提供一種低功耗的半導體裝置。
注意，這些效果的記載不妨礙其他效果的存在。注意，本發明的一個實施方式並不需要實現所有上述效果。除上述效果外的效果從說明書、圖式、申請專利範圍等的描述中是顯而易見的，並且可以從所述描述中衍生。
下面，參照圖式對實施方式進行說明。注意，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面所示的實施方式所記載的內容中。
在圖式中，為顯而易見，有時誇大表示大小、層的厚度或區域。因此，本發明並不侷限於圖式中的尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。例如，在實際的製程中，有時由於蝕刻等處理而層或光阻遮罩等被非意圖性地蝕刻，但是為了便於理解有時不反映於圖式中。另外，在圖式中，有時在不同的圖式之間共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。此外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加元件符號。
另外，尤其在俯視圖（也稱為平面圖）或立體圖等中，為了便於對發明的理解，有時省略部分組件的記載。另外，有時省略部分隱藏線等的記載。
此外，在本說明書等中，為了方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，本說明書等所記載的序數詞與用於指定本發明的一個實施方式的序數詞有時不一致。
在本說明書等中，為方便起見，使用了“上”、“下”等表示配置的詞句，以參照圖式說明組件的位置關係。此外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於說明書中所說明的詞句，根據情況可以適當地換詞句。
例如，在本說明書等中，當明確地記載為“X與Y連接”時，意味著如下情況：X與Y電連接；X與Y在功能上連接；X與Y直接連接。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，圖式或文中所示的連接關係以外的連接關係也在圖式或文中公開了。在此，X和Y為物件（例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等）。
在本說明書等中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。電晶體在汲極（汲極端子、汲極區域或汲極電極）與源極（源極端子、源極區域或源極電極）之間具有形成通道的區域（以下也稱為通道形成區域），並且藉由通道形成區域電流能夠流過源極和汲極之間。注意，在本說明書等中，通道形成區域是指電流主要流過的區域。
另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，源極及汲極的功能有時互相調換。因此，在本說明書等中，有時源極和汲極可以相互調換。
注意，通道長度例如是指電晶體的俯視圖中的半導體（或在電晶體處於導通狀態時，在半導體中電流流過的部分）和閘極電極互相重疊的區域或者通道形成區域中的源極（源極區域或源極電極）和汲極（汲極區域或汲極電極）之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限定於一個值。因此，在本說明書中，通道長度是通道形成區域中的任一個值、最大值、最小值或平均值。
通道寬度例如是指在電晶體的俯視圖中半導體（或在電晶體處於導通狀態時，在半導體中電流流過的部分）和閘極電極互相重疊的區域或者通道形成區域中的垂直於通道長度方向的通道形成區域的方向的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限定於一個值。因此，在本說明書中，通道寬度是通道形成區域中的任一個值、最大值、最小值或平均值。
在本說明書等中，根據電晶體的結構，有時形成通道的區域中的實際上的通道寬度（以下，也稱為“實效通道寬度”）和電晶體的俯視圖所示的通道寬度（以下，也稱為“外觀上的通道寬度”）不同。例如，在閘極電極覆蓋半導體的側面時，有時因為實效的通道寬度大於外觀上的通道寬度，所以不能忽略其影響。例如，在微型且閘極電極覆蓋半導體的側面的電晶體中，有時形成在半導體的側面上的通道形成區域的比例增高。在此情況下，實效的通道寬度大於外觀上的通道寬度。
在上述情況下，有時難以藉由實測估計實效通道寬度。例如，為了根據設計值估計實效通道寬度，需要預先知道半導體的形狀的假定。因此，當不確定半導體的形狀時，難以準確地測量實效的通道寬度。
在本說明書中，在簡單地描述為“通道寬度”時，有時是指外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效通道寬度。注意，藉由對剖面TEM影像等進行分析等，可以決定通道長度、通道寬度、實效通道寬度、外觀上的通道寬度等的值。
注意，半導體的雜質例如是指半導體的主要成分之外的元素。例如，濃度小於0.1原子%的元素可以說是雜質。在包含雜質時，例如有時發生半導體的缺陷態密度的提高或者結晶性的降低等。當半導體是氧化物半導體時，作為改變半導體的特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半導體的主要成分外的過渡金屬等。例如，有氫、鋰、鈉、矽、硼、磷、碳、氮等。此外，有時水也作為雜質起作用。此外，例如有時雜質的混入導致氧化物半導體中的氧空位（也稱為VO ：oxygen vacancy）的形成。
注意，在本說明書等中，氧氮化矽是指氧含量大於氮含量的物質。此外，氮氧化矽是指氮含量大於氧含量的物質。同樣地，氧氮化鋁是指氧含量大於氮含量的物質。此外，氮氧化鋁是指氮含量大於氧含量的物質。同樣地，氧氮化鉿是指氧含量大於氮含量的物質。此外，氮氧化鉿是指氮含量大於氧含量的物質。
注意，在本說明書等中，可以將“絕緣體”換稱為“絕緣膜”或“絕緣層”。另外，可以將“導電體”換稱為“導電膜”或“導電層”。另外，可以將“半導體”換稱為“半導體膜”或“半導體層”。
在本說明書等中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
在本說明書等中，金屬氧化物（metal oxide）是指廣義上的金屬的氧化物。金屬氧化物被分類為氧化物絕緣體、氧化物導電體（包括透明氧化物導電體）和氧化物半導體（Oxide Semiconductor，也可以簡稱為OS）等。例如，在將金屬氧化物用於電晶體的半導體層的情況下，有時將該金屬氧化物稱為氧化物半導體。換言之，可以將OS電晶體換稱為包含金屬氧化物或氧化物半導體的電晶體。
注意，在本說明書等中，常關閉是指：在不對閘極施加電位或者對閘極施加接地電位時流過電晶體的每通道寬度1μm的汲極電流在室溫下為1×10-20 A以下，在85℃下為1×10-18 A以下，或在125℃下為1×10-16 A以下。
實施方式1 在本實施方式中，使用圖1至圖24對包括根據本發明的一個實施方式的半導體裝置500的一個例子及其製造方法進行說明。
圖1是半導體裝置500的俯視圖。半導體裝置500包括多個電晶體200、多個開口區域400以及密封部265。另外，如圖1所示，以包圍多個電晶體200及多個開口區域400的方式配置有密封部265。注意，半導體裝置500所包括的電晶體200的個數不侷限於圖1所示的個數。換言之，半導體裝置500的每單位面積的電晶體200的個數，就是說，電晶體200的配置密度可以大於或小於圖1所示的電晶體200的配置密度。另外，根據半導體裝置500中的電晶體200的配置密度適當地調整開口區域400的個數即可。較佳的是，配置在半導體裝置500中的電晶體200的配置密度越大，使開口區域400的個數越少。例如，也可以配置與電晶體200的配置密度成反比的個數的開口區域400。或者，較佳的是，將開口區域400的總面積（一個開口區域400的俯視時的面積與開口區域400的個數的累計值）在電晶體200的配置密度越小時設為越大，在電晶體200的配置密度越大時設為越小。
圖2A是放大由圖1中的點劃線包圍的區域291的圖。另外，圖2B是沿著圖2A中的點劃線A1-A2的部分的剖面圖，也是電晶體200的通道方向上的剖面圖及密封部265的剖面圖。另外，圖2C是沿著圖2A中的點劃線A3-A4的部分的剖面圖，也是開口區域400的剖面圖及密封部265的剖面圖。
如圖2A所示，電晶體200在A1-A2方向上配置在該電晶體200的端部到密封部265的端部為止的長度L1中，在垂直於A1-A2的方向上配置在電晶體200的端部到密封部265的端部為止的長度L2中。另外，開口區域400在垂直於A1-A2的方向上以每長度L3的間隔配置。在此，長度L3為在垂直於A1-A2的方向上彼此鄰接的開口區域400的頂部之間的距離。此外，開口區域400的俯視時的形狀不侷限於圖2A所示的矩形。例如，作為開口區域400的俯視時的形狀，還有方形、橢圓形、圓形、菱形或組合它們的形狀。另外，長度L1及長度L2為0.10μm以上且2.0μm以下，較佳為0.15μm以上且1.5μm以下。另外，長度L3為1.5μm以上且6.0μm以下。典型的為1.5μm。
如圖2B和圖2C所示，半導體裝置500包括基板（未圖示）上的絕緣體212、絕緣體212上的絕緣體214、絕緣體214上的多個電晶體200、電晶體200上的絕緣體280、絕緣體280上的絕緣體282、絕緣體282上的絕緣體283、絕緣體212的頂面的一部分與絕緣體283接觸的密封部265以及絕緣體282的一部分設置有開口的開口區域400。在開口區域400中，絕緣體280也可以包括凹部，該絕緣體280的凹部的深度為半導體裝置500中的絕緣體280的最大厚度的1/4以上且1/2以下。
另外，藉由在進行半導體裝置500的製程中的開口區域400的形成之後進行熱處理，可以將包含在絕緣體280中的氧及鍵合於該氧的氫經由開口區域400釋放到外部。注意，鍵合於氧的氫被釋放為水。因此，可以減少包含在絕緣體280中的不需的氧以及氫。
＜半導體裝置的結構例子＞ 參照圖3A至圖3D說明包括電晶體200及開口區域400的半導體裝置的結構例子。圖3A至圖3D是包括電晶體200及開口區域400的半導體裝置的俯視圖及剖面圖。圖3A是該半導體裝置的俯視圖。另外，圖3B至圖3D是該半導體裝置的剖面圖。在此，圖3B是沿著圖3A中的點劃線A1-A2的剖面圖，該剖面圖相當於電晶體200的通道長度方向上的剖面圖。另外，圖3C是沿著圖3A中的點劃線A3-A4的剖面圖，該剖面圖相當於電晶體200的通道寬度方向上的剖面圖。另外，圖3D是沿著圖3A中的點劃線A5-A6的剖面圖，該剖面圖相當於開口區域400的剖面圖。在圖3A的俯視圖中，為了明確起見，省略一部分組件。
本發明的一個實施方式的半導體裝置包括基板（未圖示）上的絕緣體212、絕緣體212上的絕緣體214、絕緣體214上的電晶體200、電晶體200上的絕緣體280、絕緣體280上的絕緣體282（絕緣體282a及絕緣體282b）、絕緣體282上的絕緣體283、絕緣體283上的絕緣體286以及密封部265上的絕緣體274。另外，絕緣體283與絕緣體282的側面、絕緣體280的側面、電晶體200的側面、絕緣體214的側面及絕緣體212的頂面的一部分接觸。絕緣體212、絕緣體214、絕緣體280、絕緣體282、絕緣體283、絕緣體286以及絕緣體274被用作層間膜。另外，該半導體裝置還包括與電晶體200電連接且被用作插頭的導電體240（導電體240a及導電體240b）。此外，還包括與被用作插頭的導電體240的側面接觸的絕緣體241（絕緣體241a及絕緣體241b）。此外，在絕緣體286上及導電體240上設置與導電體240電連接且被用作佈線的導電體246（導電體246a及導電體246b）。
以與絕緣體280、絕緣體282、絕緣體283及絕緣體286的開口的內壁接觸的方式設置絕緣體241a，以與絕緣體241a的側面接觸的方式設置導電體240a的第一導電體，其內側設置導電體240a的第二導電體。此外，以與絕緣體280、絕緣體282、絕緣體283及絕緣體286的開口的內壁接觸的方式設置絕緣體241b，以與絕緣體241b的側面接觸的方式設置導電體240b的第一導電體，並且在其內側設置導電體240b的第二導電體。在此，導電體240的頂面的高度與重疊於導電體246的區域的絕緣體286的頂面的高度可以大致一致。此外，在電晶體200中，層疊有導電體240的第一導電體與導電體240的第二導電體，但是本發明不侷限於此。例如，導電體240也可以具有單層結構或者三層以上的疊層結構。此外，在結構體具有疊層結構的情況下，有時按形成順序賦予序數以進行區別。
[電晶體200] 如圖3A至圖3C所示，電晶體200包括絕緣體214上的絕緣體216、以埋入到絕緣體214或絕緣體216中的方式配置的導電體205（導電體205a、導電體205b及導電體205c）、絕緣體216上及導電體205上的絕緣體222、絕緣體222上的絕緣體224、絕緣體224上的氧化物230a、氧化物230a上的氧化物230b、氧化物230b上的氧化物243（氧化物243a及氧化物243b）、氧化物243a上的導電體242a、導電體242a上的絕緣體271a、氧化物243b上的導電體242b、導電體242b上的絕緣體271b、氧化物230b上的絕緣體250a、絕緣體250a上的絕緣體250b、位於絕緣體250b上且重疊於氧化物230b的一部分的導電體260（導電體260a及導電體260b）以及以覆蓋絕緣體224、氧化物230（氧化物230a及氧化物230b）、氧化物243、導電體242（導電體242a及導電體242b）及絕緣體271（絕緣體271a及絕緣體271b）的方式配置的絕緣體272。在此，如圖3B至圖3D所示，絕緣體272具有與絕緣體222的頂面的一部分接觸的區域。此外，導電體260的頂面以與絕緣體250的頂面及絕緣體280的頂面大致對齊的方式配置。另外，絕緣體282與導電體260、絕緣體250以及絕緣體280的各頂面接觸。
以下，有時將氧化物230a及氧化物230b統稱為氧化物230。此外，有時將絕緣體250a及絕緣體250b統稱為絕緣體250。此外，有時將絕緣體271a及絕緣體271b統稱為絕緣體271。
在絕緣體280及絕緣體272中形成到達氧化物230b的開口。在該開口內設置絕緣體250及導電體260。此外，在電晶體200的通道長度方向上，絕緣體271a、導電體242a及氧化物243a與絕緣體271b、導電體242b及氧化物243b間設置有導電體260及絕緣體250。絕緣體250具有與導電體260的側面接觸的區域及與導電體260的底面接觸的區域。
氧化物230較佳為包括絕緣體224上的氧化物230a及氧化物230a上的氧化物230b。當在氧化物230b的下方包括氧化物230a，可以抑制雜質從形成在氧化物230a的下方的結構物向氧化物230b擴散。
注意，在電晶體200中氧化物230具有氧化物230a及氧化物230b的兩層疊層結構，但是本發明不侷限於此。例如，氧化物230可以具有氧化物230b的單層或三層以上的疊層結構，也可以具有氧化物230a及氧化物230b分別具有疊層的結構。
導電體260被用作第一閘極（也稱為頂閘極）電極，導電體205被用作第二閘極（也稱為背閘極）電極。此外，絕緣體250被用作第一閘極絕緣體，絕緣體222及絕緣體224被用作第二閘極絕緣體。此外，導電體242a被用作源極和汲極中的一個，導電體242b被用作源極和汲極中的另一個。此外，氧化物230的與導電體260重疊的區域的至少一部分被用作通道形成區域。
在此，圖4示出圖3B中的通道形成區域附近的放大圖。如圖4所示，氧化物230b包括被用作電晶體200的通道形成區域的區域230bc及夾持區域230bc並被用作源極區域或汲極區域的一對的區域230ba及區域230bb。區域230bc的至少一部分與導電體260重疊。換言之，區域230bc設置在一對的導電體242a與導電體242b間。區域230ba與導電體242a重疊，區域230bb與導電體242b重疊。
與區域230ba及區域230bb相比，其氧空位少或雜質濃度低，所以被用作通道形成區域的區域230bc是載子濃度低的高電阻區域。此外，被用作源極區域或汲極區域的區域230ba及區域230bb是其氧空位多或者氫、氮、金屬元素等的雜質濃度高而載子濃度提高，所以被低電阻化的區域。就是說，區域230ba及區域230bb是比區域230bc載子濃度高且電阻低的區域。
在此，被用作通道形成區域的區域230bc的載子濃度較佳為1×1018 cm-3 以下，更佳為低於1×1017 cm-3 ，進一步較佳為低於1×1016 cm-3 ，更佳的是低於1×1013 cm-3 ，進一步較佳的是低於1×1012 cm-3 。對被用作通道形成區域的區域230bc的載子濃度的下限值沒有特別的限定，例如，可以將其設定為1×10-9 cm-3 。
此外，也可以在區域230bc與區域230ba或區域230bb之間形成載子濃度等於或低於區域230ba及區域230bb的載子濃度且等於或高於區域230bc的載子濃度的區域。換言之，該區域被用作區域230bc與區域230ba或區域230bb的接合區域。該接合區域的氫濃度有時相等於或低於區域230ba及區域230bb的氫濃度且相等於或高於區域230bc的氫濃度。此外，該接合區域的氧空位有時相等於或少於區域230ba及區域230bb的氧空位且相等於或多於區域230bc的氧空位。
注意，圖4示出區域230ba、區域230bb及區域230bc形成在氧化物230b中的例子，但是本發明不侷限於此。例如，上述各區域也可以形成在氧化物230b和氧化物230a中。
在氧化物230中，有時難以明確地觀察各區域的邊界。在各區域中檢測出的金屬元素和氫及氮等雜質元素的濃度並不需要按每區域分階段地變化，也可以在各區域中逐漸地變化。就是說，越接近通道形成區域，金屬元素和氫及氮等雜質元素的濃度越小即可。
此外，較佳為在電晶體200中將被用作半導體的金屬氧化物（以下，有時稱為氧化物半導體）用於包含通道形成區域的氧化物230（氧化物230a、氧化物230b）。
被用作半導體的金屬氧化物較佳為使用其能帶間隙為2eV以上，較佳為2.5eV以上的金屬氧化物。如此，藉由使用能帶間隙較寬的金屬氧化物，可以減小電晶體的關態電流（off-state current）。
例如，作為氧化物230較佳為使用包含銦、元素M及鋅的In-M-Zn氧化物（元素M為選自鋁、鎵、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種）等的金屬氧化物。此外，作為氧化物230也可以使用In-Ga氧化物、In-Zn氧化物、銦氧化物。
在此，較佳的是，用於氧化物230b的金屬氧化物中的In與元素M的原子個數比大於用於氧化物230a的金屬氧化物中的In與元素M的原子個數比。
如此，藉由在氧化物230b的下方配置氧化物230a，可以抑制雜質及氧從形成在氧化物230a的下方的結構物向氧化物230b擴散。
此外，氧化物230a及氧化物230b除了氧以外還包含共同元素（作為主要成分），所以可以降低氧化物230a與氧化物230b的各介面的缺陷態密度。因為可以降低氧化物230a與氧化物230b的介面的缺陷態密度，所以介面散射給載子傳導帶來的影響小，從而可以得到高通態電流。
氧化物230b較佳為具有結晶性。尤其是，較佳為使用CAAC-OS（c-axis aligned crystalline oxide semiconductor：c軸配向結晶氧化物半導體）作為氧化物230b。
CAAC-OS具有結晶性高的緻密結構且是雜質、缺陷（例如，氧空位等）少的金屬氧化物。尤其是，藉由在形成金屬氧化物後以金屬氧化物不被多晶化的溫度（例如，400℃以上且600℃以下）進行熱處理，可以使CAAC-OS具有結晶性更高的緻密結構。如此，藉由進一步提高CAAC-OS的密度，可以進一步降低該CAAC-OS中的雜質或氧的擴散。
另一方面，在CAAC-OS中不容易觀察明確的晶界，因此不容易發生起因於晶界的電子移動率的下降。因此，包含CAAC-OS的金屬氧化物的物理性質穩定。因此，具有CAAC-OS的金屬氧化物具有耐熱性且可靠性良好。
此外，在使用氧化物半導體的電晶體中，如果氧化物半導體中的形成通道的區域存在雜質或氧空位，電特性則容易變動，有時降低可靠性。此外，氧空位附近的氫形成氫進入氧空位中的缺陷（下面有時稱為VO H）而可能會生成成為載子的電子。因此，當在氧化物半導體中的形成通道的區域中包含氧空位時，電晶體會成為常開啟特性（即使不對閘極電極施加電壓也存在通道而在電晶體中電流流過的特性）。由此，在氧化物半導體的形成通道的區域中，較佳為儘量減少雜質、氧空位及VO H。換言之，較佳的是，氧化物半導體中的形成通道的區域的載子濃度降低且被i型化（本質化）或實質上被i型化。
相對於此，藉由在氧化物半導體附近設置包含藉由加熱脫離的氧（以下，有時稱為過量氧）的絕緣體而進行熱處理，可以從該絕緣體向氧化物半導體供應氧而減少氧空位及VO H。注意，在對源極區域或汲極區域供應過多的氧時，有可能引起電晶體200的通態電流下降或者場效移動率的下降。並且，在供應到源極區域或汲極區域的氧在基板面內有不均勻時，包括電晶體的半導體裝置特性中發生不均勻。
因此，較佳的是，在氧化物半導體中，被用作通道形成區域的區域230bc的載子濃度得到降低且被i型化或實質上被i型化。另一方面，較佳的是，被用作源極區域或汲極區域的區域230ba及區域230bb的載子濃度高且被n型化。換言之，較佳為減少氧化物半導體的區域230bc的氧空位及VO H且不對區域230ba及區域230bb供應過多的氧。
於是，本實施方式以在氧化物230b上設置導電體242a及導電體242b的狀態在含氧氛圍下進行微波處理來減少區域230bc的氧空位及VO H。在此，微波處理例如是指使用包括利用微波生成高密度電漿的電源的裝置的處理。
藉由在含氧氛圍下進行微波處理，可以使用微波或RF等高頻使氧氣體電漿化而使該氧電漿作用。此時，也可以將微波或RF等高頻照射到區域230bc。藉由電漿、微波等的作用，可以使區域230bc的VO H分開。因此，可以將氫H從區域230bc去除而由氧填補氧空位VO 。換言之，在區域230bc中發生“VO H→H+VO ”的反應而降低區域230bc的氫濃度。由此，可以減少區域230bc中的氧空位及VO H而降低載子濃度。
此外，當在含氧氛圍下進行微波處理時，微波、RF等的高頻、氧電漿等作用被導電體242a及導電體242b遮蔽並不涉及於區域230ba及區域230bb。再者，可以藉由覆蓋氧化物230b及導電體242的絕緣體271a、絕緣體271b及絕緣體280降低氧電漿的作用。由此，由於在進行微波處理時在區域230ba及區域230bb中不發生VO H的減少以及過多的氧的供應，所以可以防止載子濃度的降低。
尤其是，當在形成成為絕緣體250b的絕緣膜之後以含氧氛圍進行微波處理時，上述效果較大。此外，較佳的是，在形成成為絕緣體250a的絕緣膜之後以含氧氛圍進行微波處理，接著在形成成為絕緣體250b的絕緣膜之後以含氧氛圍進行微波處理。如此，藉由經由絕緣體250a或絕緣體250b以含氧氛圍進行微波處理，可以對區域230bc高效地注入氧。另外，作為注入到區域230bc中的氧，有氧原子、氧分子、氧自由基（包含不成對電子的原子、分子或離子）等各種方式。注入到區域230bc中的氧可以為上述方式中的任一個或多個，尤其較佳為氧自由基。另外，由於可以提高絕緣體250a及絕緣體250b的膜品質，因此電晶體200的可靠性得到提高。
如上所述，可以在氧化物半導體的區域230bc中選擇性地去除氧空位及VO H而使區域230bc成為i型或實質上i型。並且，可以抑制對被用作源極區域或汲極區域的區域230ba及區域230bb供應過多的氧而保持n型。由此，可以抑制電晶體200的電特性變動而抑制在基板面內電晶體200的電特性不均勻。
藉由採用上述結構，可以提供一種電晶體特性不均勻小的半導體裝置。此外，可以提供一種可靠性良好的半導體裝置。此外，可以提供一種具有良好的電特性的半導體裝置。
在圖3A至圖3D等中，埋入有導電體260等的開口（包括氧化物230b的槽部）的側面與氧化物230b的被形成面大致垂直，但是本實施方式不侷限於此。例如，該開口的底部也可以為具有平緩曲面的U字型形狀。此外，例如，該開口的側面也可以傾斜於氧化物230b的被形成面。
此外，如圖3C所示，在從電晶體200的通道寬度的剖面看時，也可以在氧化物230b的側面與氧化物230b的頂面之間具有彎曲面。就是說，該側面的端部和該頂面的端部也可以彎曲（以下，也稱為圓形）。
上述彎曲面的曲率半徑較佳為大於0nm且小於與導電體242重疊的區域的氧化物230b的厚度或者小於不具有上述彎曲面的區域的一半長度。明確而言，上述彎曲面的曲率半徑大於0nm且為20nm以下，較佳為1nm以上且15nm以下，更佳為2nm以上且10nm以下。藉由採用上述形狀，可以提高絕緣體250及導電體260的氧化物230b的覆蓋性。
氧化物230較佳為具有化學組成互不相同的多個氧化物層的疊層結構。明確而言，用於氧化物230a的金屬氧化物中的相對於主要成分的金屬元素的元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的相對於主要成分的金屬元素的元素M的原子個數比。此外，用於氧化物230a的金屬氧化物中的In與元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的In與元素M的原子個數比。此外，用於氧化物230b的金屬氧化物中的In與元素M的原子個數比較佳為大於用於氧化物230a的金屬氧化物中的In與元素M的原子個數比。
此外，氧化物230b較佳為具有CAAC-OS等的結晶性的氧化物。CAAC-OS等的具有結晶性的氧化物具有雜質及缺陷（氧空位等）少的結晶性高且緻密的結構。因此，可以抑制源極電極或汲極電極從氧化物230b抽出氧。因此，即使進行熱處理也可以減少從氧化物230b被抽出的氧，所以電晶體200對製程中的高溫度（所謂熱積存；thermal budget）也很穩定。
在此，在氧化物230a與氧化物230b的接合部中，導帶底平緩地變化。換言之，也可以將上述情況表達為氧化物230a與氧化物230b的接合部的導帶底連續地變化或者連續地接合。為此，較佳為降低形成在氧化物230a與氧化物230b的介面的混合層的缺陷態密度。
明確而言，藉由使氧化物230a與氧化物230b除了包含氧之外還包含共同元素作為主要成分，可以形成缺陷態密度低的混合層。例如，在氧化物230b為In-M-Zn氧化物的情況下，作為氧化物230a也可以使用In-M-Zn氧化物、M-Zn氧化物、元素M的氧化物、In-Zn氧化物、銦氧化物等。
明確而言，作為氧化物230a使用In：M：Zn=1：3：4[原子個數比]或其附近的組成或者In：M：Zn=1：1：0.5[原子個數比]或其附近的組成的金屬氧化物，即可。此外，作為氧化物230b，使用In：M：Zn=1：1：1[原子個數比]或其附近的組成、In：M：Zn=4：2：3[原子個數比]或其附近的組成或者In：M：Zn=5：1：3[原子個數比]或其附近的組成的金屬氧化物，即可。注意，附近的組成包括所希望的原子個數比的±30%的範圍。此外，作為元素M較佳為使用鎵。
此外，在藉由濺射法形成金屬氧化物時，上述原子個數比不侷限於所形成的金屬氧化物的原子個數比，而也可以是用於金屬氧化物的形成的濺射靶材的原子個數比。
藉由使氧化物230a及氧化物230b具有上述結構，可以降低氧化物230a與氧化物230b的介面的缺陷態密度。因此，介面散射對載子傳導帶來的影響減少，從而電晶體200可以得到高通態電流及高頻特性。
絕緣體212、絕緣體214、絕緣體271、絕緣體272、絕緣體282和絕緣體283中的至少一個較佳為被用作抑制水、氫等雜質從基板一側或電晶體200的上方擴散到電晶體200的阻擋絕緣膜。因此，絕緣體212、絕緣體214、絕緣體271、絕緣體272、絕緣體282和絕緣體283中的至少一個較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子（N2 O、NO、NO2 等）、銅原子等雜質的擴散的功能（不容易使上述雜質透過）的絕緣材料。此外，較佳為使用具有抑制氧（例如，氧原子、氧分子等中的至少一個）的擴散的功能（不容易使上述氧透過）的絕緣材料。
此外，在本說明書中，阻擋絕緣膜是指具有阻擋性的絕緣膜。在本說明書中，阻擋性是指抑制所對應的物質的擴散的功能（也可以說透過性低）。或者，是指俘獲並固定所對應的物質（也稱為吸雜）的功能。
作為絕緣體212、絕緣體214、絕緣體271、絕緣體272、絕緣體282及絕緣體283，較佳為使用具有抑制水、氫等雜質及氧的擴散的功能的絕緣體，例如可以使用氧化鋁、氧化鎂、氧化鉿、氧化鎵、銦鎵鋅氧化物、氮化矽或氮氧化矽等。例如，作為絕緣體212及絕緣體283，較佳為使用氫阻擋性更高的氮化矽等。此外，例如，作為絕緣體214、絕緣體271、絕緣體272及絕緣體282，較佳為使用俘獲並固定氫的性能高的氧化鋁或氧化鎂等。由此，可以抑制水、氫等雜質經過絕緣體212及絕緣體214從基板一側擴散到電晶體200一側。此外，可以抑制水、氫等雜質從配置在絕緣體283的外方的層間絕緣膜等擴散到電晶體200一側。此外，可以抑制包含在絕緣體224等中的氧經過絕緣體212及絕緣體214擴散到基板一側。或者，可以抑制含在絕緣體280等中的氧經過絕緣體282等向電晶體200的上方擴散。如此，較佳為採用由具有抑制水、氫等雜質及氧的擴散的功能的絕緣體212、絕緣體214、絕緣體271、絕緣體272、絕緣體282及絕緣體283圍繞電晶體200的結構。
在此，作為絕緣體212、絕緣體214、絕緣體271、絕緣體272、絕緣體282及絕緣體283，較佳為使用包含非晶結構的氧化物。例如，較佳為使用AlOx （x是大於0的任意數）或MgOy （y是大於0的任意數）等金屬氧化物。上述包含非晶結構的金屬氧化物具有如下性質：氧原子具有懸空鍵而有時由該懸空鍵俘獲或固定氫。藉由將上述包含非晶結構的金屬氧化物作為電晶體200的組件使用或者設置在電晶體200的周圍，可以俘獲或固定含在電晶體200中的氫或存在於電晶體200的周圍的氫。尤其是，較佳為俘獲或固定含在電晶體200中的通道形成區域的氫。藉由將包含非晶結構的金屬氧化物作為電晶體200的組件使用或者設置在電晶體200的周圍，可以製造具有良好特性的可靠性高的電晶體200及半導體裝置。
此外，絕緣體212、絕緣體214、絕緣體271、絕緣體272、絕緣體282及絕緣體283較佳為具有非晶結構，但是也可以在其一部分形成多晶結構的區域。此外，絕緣體212、絕緣體214、絕緣體271、絕緣體272、絕緣體282及絕緣體283也可以具有層疊有非晶結構的層與多晶結構的層的多層結構。例如，也可以具有在非晶結構的層上層疊有多晶結構的層的疊層結構。
此外，絕緣體272也可以具有疊層結構。例如，絕緣體272也可具有氧化鋁及形成在該氧化鋁上的氮化矽的疊層結構。藉由具有上述疊層結構，可以與氧化鋁的單層或氮化矽的單層相比提高阻擋性，所以是較佳的。
絕緣體212、絕緣體214、絕緣體216、絕緣體271、絕緣體272、絕緣體280、絕緣體282、絕緣體283及絕緣體286的成膜例如可以利用濺射法。濺射法不需要作為沉積氣體使用氫，所以可以降低絕緣體212、絕緣體214、絕緣體216、絕緣體271、絕緣體272、絕緣體280、絕緣體282、絕緣體283及絕緣體286的氫濃度。作為成膜方法，除了濺射法以外還可以適當地使用化學氣相沉積（CVD：Chemical Vapor Deposition）法、分子束磊晶（MBE：Molecular Beam Epitaxy）法、脈衝雷射沉積（PLD：Pulsed Laser Deposition）法、原子層沉積法（ALD：Atomic Layer Deposition）法等。
此外，有時較佳為降低絕緣體212及絕緣體283的電阻率。例如，藉由使絕緣體212及絕緣體283的電阻率約為1×1013 Ωcm，在半導體裝置製程的利用電漿等的處理中，有時絕緣體212及絕緣體283可以緩和導電體205、導電體242、導電體260或導電體246的電荷積聚。絕緣體212及絕緣體283的電阻率為1×1010 Ωcm以上且1×1015 Ωcm以下。
此外，絕緣體216、絕緣體274、絕緣體280及絕緣體286的介電常數較佳為比絕緣體214低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體216、絕緣體274、絕緣體280及絕緣體286，適當地使用氧化矽、氧氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽等。
導電體205以與氧化物230及導電體260重疊的方式配置。在此，導電體205較佳為以埋入於絕緣體216的開口中的方式設置。
導電體205包括導電體205a、導電體205b及導電體205c。導電體205a與該開口的底面及側壁接觸。導電體205b以埋入於形成在導電體205a的凹部的方式設置。在此，導電體205b的頂面低於導電體205a的頂面及絕緣體216的頂面。導電體205c與導電體205b的頂面及導電體205a的側面接觸。在此，導電體205c的頂面的高度與導電體205a的頂面的高度及絕緣體216的頂面的高度大致一致。換言之，導電體205b由導電體205a及導電體205c包圍。
在此，作為導電體205a及導電體205c較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子（N2 O、NO、NO2 等）、銅原子等雜質的擴散的功能的導電材料。此外，較佳為使用具有抑制氧（例如，氧原子、氧分子等中的至少一個）的擴散的功能的導電材料。
藉由作為導電體205a及導電體205c使用具有抑制氫的擴散的功能的導電材料，可以防止含在導電體205b中的氫等雜質藉由絕緣體224等擴散到氧化物230。此外，藉由作為導電體205a及導電體205c使用具有抑制氧的擴散的功能的導電材料，可以抑制導電體205b被氧化而導電率下降。作為具有抑制氧擴散的功能的導電材料，例如可以使用鈦、氮化鈦、鉭、氮化鉭、釕、氧化釕等。因此，作為導電體205a使用單層或疊層的上述導電材料即可。例如，作為導電體205a使用氮化鈦即可。
此外，導電體205b較佳為使用以鎢、銅或鋁為主要成分的導電材料。例如，導電體205b可以使用鎢。
導電體205有時被用作第二閘極電極。在此情況下，藉由獨立地改變供應到導電體205的電位而不使其與供應到導電體260的電位聯動，可以控制電晶體200的臨界電壓（Vth）。尤其是，藉由對導電體205施加負電位，可以增大電晶體200的Vth而減少關態電流。由此，與不對導電體205施加負電位的情況相比，在對導電體205施加負電位的情況下，可以減少對導電體260施加的電位為0V時的汲極電流。
此外，導電體205的電阻率根據上述施加到導電體205的電位設計，導電體205的厚度根據該電阻率設定。此外，絕緣體216的厚度與導電體205大致相同。在此，較佳為在導電體205的設計允許的範圍內減少導電體205及絕緣體216的厚度。藉由減少絕緣體216的厚度，可以降低含在絕緣體216中的氫等雜質的絕對量，所以可以抑制該雜質擴散到氧化物230。
此外，如圖3A所示，導電體205較佳為比氧化物230中不與導電體242a及導電體242b重疊的區域大。尤其是，如圖3C所示，導電體205較佳為延伸到氧化物230a及氧化物230b的通道寬度方向的端部的外側的區域。就是說，較佳為在氧化物230的通道寬度方向的側面的外側，導電體205和導電體260隔著絕緣體重疊。藉由具有上述結構，可以由被用作第一閘極電極的導電體260的電場和被用作第二閘極電極的導電體205的電場電圍繞氧化物230的通道形成區域。在本說明書中，將由第一閘極及第二閘極的電場電圍繞通道形成區域的電晶體結構稱為surrounded channel（S-channel）結構。
在本說明書等中，S-channel結構的電晶體是指由一對閘極電極中的一方及另一方的電場電圍繞通道形成區域的電晶體的結構。此外，本說明書等中公開的S-channel結構與Fin型結構及平面型結構不同。藉由採用S-channel結構，可以實現對短通道效應的耐性得到提高的電晶體，換言之，可以實現不容易發生短通道效應的電晶體。
此外，如圖3C所示，將導電體205延伸來被用作佈線。但是，本發明不侷限於此，也可以在導電體205下設置被用作佈線的導電體。此外，不一定需要在每一個電晶體中設置一個導電體205。例如，在多個電晶體中可以共同使用導電體205。
注意，示出在電晶體200中導電體205層疊有導電體205a、導電體205b及導電體205c的結構，但是本發明不侷限於此。例如，導電體205可以具有單層結構，也可以具有兩層或四層以上的疊層結構。
絕緣體222及絕緣體224被用作閘極絕緣體。
絕緣體222較佳為具有抑制氫（例如，氫原子、氫分子等中的至少一個）的擴散的功能。此外，絕緣體222較佳為具有抑制氧（例如，氧原子、氧分子等中的至少一個）的擴散的功能。例如，與絕緣體224相比，絕緣體222較佳為具有抑制氫和氧中的一者或兩者的擴散的功能。
絕緣體222較佳為使用作為絕緣材料的包含鋁和鉿中的一者或兩者的氧化物的絕緣體。作為該絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物（鋁酸鉿）等。當使用這種材料形成絕緣體222時，絕緣體222被用作抑制氧從氧化物230釋放到基板一側或氫等雜質從電晶體200的周圍部擴散到氧化物230的層。因此，藉由設置絕緣體222，可以抑制氫等雜質擴散到電晶體200的內側，而可以抑制在氧化物230中生成氧空位。此外，可以抑制導電體205與絕緣體224或氧化物230所包含的氧起反應。
或者，例如也可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。或者，也可以對上述絕緣體進行氮化處理。此外，絕緣體222還可以在上述絕緣體上層疊有氧化矽、氧氮化矽或氮化矽。
此外，作為絕緣體222，例如也可以以單層或疊層使用包含氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛（PZT）、鈦酸鍶（SrTiO3 ）、（Ba，Sr）TiO3 （BST）等所謂的high-k材料的絕緣體。當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等的問題。藉由作為被用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。
作為與氧化物230接觸的絕緣體224，例如適當地使用氧化矽、氧氮化矽等即可。
此外，在電晶體200的製程中，熱處理較佳為在氧化物230的表面露出的狀態下進行。該熱處理例如較佳為以100℃以上且600℃以下，更佳為以350℃以上且550℃以下進行。熱處理在氮氣體或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，熱處理較佳為在氧氛圍下進行。由此，對氧化物230供應氧，從而可以減少氧空位VO 。熱處理也可以在減壓狀態下進行。此外，也可以在氮氣體或惰性氣體的氛圍下進行熱處理，然後為了填補脫離的氧而在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行熱處理。此外，也可以在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行熱處理，然後連續地在氮氣體或惰性氣體的氛圍下進行熱處理。
藉由對氧化物230進行加氧化處理，可以使所供應的氧填補氧化物230中的氧空位，換言之可以促進“VO +O→null”的反應。再者，氧化物230中殘留的氫與被供給的氧發生反應而可以將氫以H2 O的形態去除（脫水化）。由此，可以抑制殘留在氧化物230中的氫與氧空位再結合而形成VO H。
此外，絕緣體222及絕緣體224也可以具有兩層以上的疊層結構。此時，不侷限於使用相同材料構成的疊層結構，也可以是使用不同材料形成的疊層結構。此外，絕緣體224也可以形成為島狀且與氧化物230a重疊。在此情況下，絕緣體272與絕緣體224的側面及絕緣體222的頂面接觸。
氧化物243a及氧化物243b設置在氧化物230b上。氧化物243a與氧化物243b隔著導電體260分離。
氧化物243（氧化物243a及氧化物243b）較佳為具有抑制氧透過的功能。藉由在被用作源極電極或汲極電極的導電體242與氧化物230b之間配置具有抑制氧的透過的功能的氧化物243，導電體242與氧化物230b之間的電阻被減少，所以是較佳的。藉由採用這樣的結構，可以提高電晶體200的電特性及電晶體200的可靠性。此外，在能夠充分降低導電體242與氧化物230b間的電阻的情況下，也可以不設置氧化物243。
作為氧化物243也可以使用包含元素M的金屬氧化物。尤其是，作為元素M較佳為使用鋁、鎵、釔或錫。氧化物243的元素M的濃度較佳為比氧化物230b高。此外，作為氧化物243也可以使用氧化鎵。此外，作為氧化物243也可以使用In-M-Zn氧化物等金屬氧化物。明確而言，用於氧化物243的金屬氧化物中的In與元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的In與元素M的原子個數比。此外，氧化物243的厚度較佳為0.5nm以上且5nm以下，更佳為1nm以上且3nm以下，進一步較佳為1nm以上且2nm以下。此外，氧化物243較佳為具有結晶性。在氧化物243具有結晶性的情況下，可以適當地抑制氧化物230中的氧的釋放。例如，在氧化物243具有六方晶等結晶結構的情況下，有時可以抑制氧化物230中的氧的釋放。
較佳的是，導電體242a與氧化物243a的頂面接觸，導電體242b與氧化物243b的頂面接觸。導電體242a及導電體242b分別被用作電晶體200的源極電極或汲極電極。
作為導電體242（導電體242a及導電體242b）例如較佳為使用包含鉭的氮化物、包含鈦的氮化物、包含鉬的氮化物、包含鎢的氮化物、包含鉭及鋁的氮化物、包含鈦及鋁的氮化物等。在本發明的一個實施方式中，尤其較佳為採用包含鉭的氮化物。此外，例如也可以使用氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。這些材料是不容易氧化的導電材料或者即使吸收氧也維持導電性的材料，所以是較佳的。
注意，有時包含在氧化物230b等中的氫擴散到導電體242a或導電體242b。尤其是，藉由作為導電體242a及導電體242b使用包含鉭的氮化物，有時包含在氧化物230b等中的氫容易擴散到導電體242a或導電體242b，該擴散的氫與導電體242a或導電體242b所包含的氮鍵合。也就是說，有時包含在氧化物230b等中的氫被導電體242a或導電體242b吸收。
此外，較佳為在導電體242的側面與導電體242的頂面之間不形成彎曲面。藉由使導電體242不具有該彎曲面，可以增大通道寬度方向的剖面上的導電體242的剖面積。由此，導電體242的電阻下降，從而可以增大電晶體200的通態電流。
絕緣體271a與導電體242a的頂面接觸，絕緣體271b與導電體242b的頂面接觸。另外，絕緣體271a的頂面較佳為與絕緣體272接觸，絕緣體271a的側面較佳為與絕緣體250接觸。另外，絕緣體271b的頂面較佳為與絕緣體272接觸，絕緣體271b的側面較佳為與絕緣體250接觸。絕緣體271較佳為具有至少對氧具有阻擋性的功能的絕緣膜。因此，絕緣體271較佳為具有抑制氧擴散的功能。例如，與絕緣體280相比，絕緣體271較佳為具有進一步抑制氧擴散的功能。作為絕緣體271，例如可以使用氮化矽等包含矽的氮化物。此外，絕緣體271較佳為具有俘獲氫等雜質的功能。在此情況下，絕緣體271可以使用包含非晶結構的金屬氧化物，例如，氧化鋁或氧化鎂等絕緣體。尤其是，絕緣體271特別較佳為使用包含非晶結構的氧化鋁或由非晶結構組成的氧化鋁，因為有時能夠更有效地俘獲或固定氫。由此，可以製造特性良好且可靠性高的電晶體200及半導體裝置。
絕緣體272以覆蓋絕緣體224、氧化物230a、氧化物230b、氧化物243、導電體242及絕緣體271的方式設置。絕緣體272較佳為具有俘獲並固定氫的功能。在此情況下，絕緣體272較佳為包括包含非晶結構的金屬氧化物，例如，氧化鋁或氧化鎂等絕緣體。
藉由設置上述絕緣體271及絕緣體272，可以由具有對氧具有阻擋性的絕緣體包圍導電體242。換言之，可以抑制包含在絕緣體224及絕緣體280中的氧擴散到導電體242中。由此，可以抑制包含在絕緣體224及絕緣體280中的氧而導致導電體242直接被氧化使得電阻率增大而通態電流減少。
絕緣體250被用作閘極絕緣體。絕緣體250較佳為以與氧化物230b的頂面接觸的方式配置。絕緣體250可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽等。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。
與絕緣體224同樣，較佳為絕緣體250中的水或氫等雜質的濃度得到降低。絕緣體250的厚度較佳為1nm以上且20nm以下。
另外，如圖3B及圖3C所示，在使絕緣體250具有兩層疊層結構的情況下，較佳的是，下層的絕緣體250a使用容易使氧透過的絕緣體形成，而上層的絕緣體250b使用具有抑制氧的擴散的功能的絕緣體形成。藉由採用這種結構，可以抑制包含在絕緣體250a中的氧擴散到導電體260。換言之，可以抑制對氧化物230供應的氧量的減少。此外，可以抑制因包含在絕緣體250a中的氧導致的導電體260的氧化。例如，絕緣體250a使用上述的能夠用於絕緣體250的材料，絕緣體250b使用包含鋁和鉿中的一者或兩者的氧化物的絕緣體，即可。作為該絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物（鋁酸鉿）等。另外，絕緣體250b的厚度為0.5nm以上且3.0nm以下，較佳為1.0nm以上且1.5nm以下。
注意，當絕緣體250的下層使用氧化矽及氧氮化矽等形成時，絕緣體250的上層也可以使用相對介電常數高的high-k材料的絕緣材料形成。藉由作為閘極絕緣體採用絕緣體250a及絕緣體250b的疊層結構，可以形成具有熱穩定性且相對介電常數高的疊層結構。因此，可以在保持閘極絕緣體的物理厚度的同時降低在電晶體工作時施加的閘極電位。此外，可以減少被用作閘極絕緣體的絕緣體的等效氧化物厚度（EOT）。
此外，也可以在絕緣體250與導電體260之間設置金屬氧化物。該金屬氧化物較佳為抑制氧從絕緣體250擴散到導電體260。藉由設置抑制氧的擴散的金屬氧化物，從絕緣體250擴散到導電體260的氧被抑制。換言之，可以抑制對氧化物230供應的氧量的減少。此外，可以抑制因包含在絕緣體250中的氧導致的導電體260的氧化。
此外，上述金屬氧化物也可以被用作第一閘極電極的一部分。例如，可以將能夠用於氧化物230的金屬氧化物用作上述金屬氧化物。在此情況下，藉由利用濺射法形成導電體260a，可以降低上述金屬氧化物的電阻值使其變為導電體。上述導電體可以被稱為OC（Oxide Conductor）電極。
藉由設置上述金屬氧化物，可以提高電晶體200的通態電流，而無需減少來自導電體260的電場的影響。此外，藉由利用絕緣體250及上述金屬氧化物的物理厚度保持導電體260與氧化物230之間的距離，可以抑制導電體260與氧化物230之間的洩漏電流。此外，藉由設置絕緣體250及上述金屬氧化物的疊層結構，可以容易適當地調整導電體260與氧化物230之間的物理距離及從導電體260施加到氧化物230的電場強度。
導電體260被用作電晶體200的第一閘極電極。導電體260較佳為包括導電體260a以及配置在導電體260a上的導電體260b。例如，較佳為以包圍導電體260b的底面及側面的方式配置導電體260a。此外，如圖3B及圖3C所示，導電體260的頂面與絕緣體250的頂面大致一致。雖然在圖3B及圖3C中導電體260具有導電體260a和導電體260b的兩層結構，但是也可以具有單層結構或三層以上的疊層結構。
作為導電體260a較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子、銅原子等雜質的擴散的功能的導電材料。此外，較佳為使用具有抑制氧（例如，氧原子、氧分子等中的至少一個）的擴散的功能的導電材料。
此外，當導電體260a具有抑制氧的擴散的功能時，可以抑制絕緣體250所包含的氧使導電體260b氧化而導致導電率的下降。作為具有抑制氧擴散的功能的導電材料，例如可以使用鈦、氮化鈦、鉭、氮化鉭、釕、氧化釕等。
此外，由於導電體260還被用作佈線，所以較佳為使用導電性高的導電體。例如，導電體260b可以使用鎢、銅或鋁為主要成分的導電材料。此外，導電體260b可以具有疊層結構，例如可以具有鈦、氮化鈦與上述導電材料的疊層。
此外，在電晶體200中，以填埋形成於絕緣體280等的開口的方式自對準地形成導電體260。藉由如此形成導電體260，可以在導電體242a和導電體242b之間的區域中無需對準並確實地配置導電體260。
此外，如圖3C所示，在電晶體200的通道寬度方向上，以絕緣體222的底面為基準，導電體260的導電體260不與氧化物230b重疊的區域的底面的高度較佳為比氧化物230b的底面的高度低。藉由採用被用作閘極電極的導電體260隔著絕緣體250等覆蓋氧化物230b的通道形成區域的側面及頂面的結構，容易使導電體260的電場作用於氧化物230b的通道形成區域整體。由此，可以提高電晶體200的通態電流及頻率特性。以絕緣體222的底面為基準時的氧化物230a及氧化物230b不與導電體260重疊的區域的導電體260的底面的高度與氧化物230b的底面的高度之差為0nm以上且100nm以下，較佳為3nm以上且50nm以下，更佳為5nm以上且20nm以下。
[開口區域400] 在半導體裝置的製程中，開口區域400對絕緣體282進行形成開口而形成。此時，有時在絕緣體280中形成凹部。藉由在形成開口區域400之後進行熱處理，可以將包含在絕緣體280中的氧及鍵合於該氧的氫經由開口區域400釋放到外部。注意，鍵合於氧的氫被釋放為水。因此，可以減少包含在絕緣體280中的不需的氧以及氫。另外，絕緣體282上的絕緣體283以在開口區域400內與絕緣體280接觸的方式設置，在開口區域400中絕緣體274埋入到絕緣體283上。絕緣體280的凹部的深度為半導體裝置中的絕緣體280的最大厚度的1/4以上且1/2以下。
絕緣體280設置在絕緣體272上，在將設置絕緣體250及導電體260的區域中形成開口。此外，絕緣體280的頂面也可以被平坦化。
較佳的是，被用作層間膜的絕緣體280的介電常數低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。絕緣體280例如較佳為使用與絕緣體216相同的材料形成。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。特別是，因為氧化矽、氧氮化矽、具有空孔的氧化矽等的材料容易形成包含藉由加熱脫離的氧的區域，所以是較佳的。
絕緣體280中的水、氫等雜質濃度較佳為得到降低。例如，作為絕緣體280適當地使用氧化矽、氧氮化矽等，即可。
絕緣體282較佳為被用作抑制水、氫等雜質從上方向絕緣體280擴散的阻擋絕緣膜且具有俘獲氫等雜質的功能。此外，絕緣體282較佳為被用作抑制氧透過的阻擋絕緣膜。作為絕緣體282，使用包含非晶結構的金屬氧化物，例如氧化鋁等絕緣體即可。藉由在夾在絕緣體212與絕緣體283的區域內設置與絕緣體280接觸且具有俘獲氫等雜質的功能的絕緣體282，可以俘獲包含在絕緣體280等中的氫等雜質而將該區域內的氫量為一定的值。尤其是，絕緣體282特別較佳為使用包含非晶結構的氧化鋁或由非晶結構組成的氧化鋁，因為有時能夠更有效地俘獲或固定氫。由此，可以製造特性良好且可靠性高的電晶體200及半導體裝置。
絕緣體283可以被用作抑制水、氫等雜質從上方擴散到絕緣體280的阻擋絕緣膜。絕緣體283配置在絕緣體282上。作為絕緣體283，較佳為使用氮化矽或氮氧化矽等包含矽的氮化物。例如，作為絕緣體283使用藉由濺射法形成的氮化矽。藉由使用濺射法形成絕緣體283，可以形成密度高且不容易形成空洞等的氮化矽膜。此外，作為絕緣體283，也可以在藉由濺射法形成的氮化矽上還層疊藉由ALD法形成的氮化矽。藉由採用上述結構，即使在藉由濺射法形成的氮化矽中產生缺陷，例如產生空洞，也可以使用藉由覆蓋性良好的ALD法形成的氮化矽填埋該空洞而提高密封性能，所以是較佳的。
絕緣體286設置在絕緣體283上及絕緣體274上。
導電體240a及導電體240b較佳為使用以鎢、銅或鋁為主要成分的導電材料。此外，導電體240a及導電體240b也可以具有疊層結構。
當作為導電體240採用疊層結構時，作為與絕緣體286、絕緣體283、絕緣體282、絕緣體280、絕緣體272及絕緣體271接觸的導電體較佳為使用具有抑制水、氫等雜質的透過的功能的導電材料。例如，較佳為使用鉭、氮化鉭、鈦、氮化鈦、釕、氧化釕等。可以以單層或疊層使用具有抑制水、氫等雜質的透過的功能的導電材料。此外，可以防止包含在絕緣體283的上方的層的水、氫等雜質藉由導電體240a及導電體240b混入到氧化物230。
作為絕緣體241a及絕緣體241b，例如可以使用氮化矽、氧化鋁、氮氧化矽等絕緣體。因為絕緣體241a及絕緣體241b與絕緣體286、絕緣體283、絕緣體282、絕緣體280、絕緣體272及絕緣體271接觸地設置，所以可以抑制包含在絕緣體280等中的水、氫等雜質經過導電體240a及導電體240b混入氧化物230。尤其是，氮化矽對氫的阻擋性高，所以是較佳的。此外，可以防止絕緣體280所包含的氧被導電體240a及導電體240b吸收。
可以以與導電體240a的頂面及導電體240b的頂面接觸的方式配置被用作佈線的導電體246（導電體246a及導電體246b）。導電體246較佳為使用以鎢、銅或鋁為主要成分的導電材料。此外，該導電體可以具有疊層結構，例如，可以具有鈦、氮化鈦與上述導電材料的疊層結構。此外，該導電體也可以以嵌入絕緣體的開口中的方式形成。
＜半導體裝置的構成材料＞ 以下，說明可用於半導體裝置的構成材料。
＜＜基板＞＞ 作為形成電晶體200的基板例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板（釔安定氧化鋯基板等）、樹脂基板等。此外，作為半導體基板，例如可以舉出以矽或鍺等為材料的半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵構成的化合物半導體基板等。並且，還可以舉出在上述半導體基板內部具有絕緣體區域的半導體基板，例如為SOI（Silicon On Insulator；絕緣層上覆矽）基板等。作為導電體基板，可以舉出石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，可以舉出包含金屬氮化物的基板、包含金屬氧化物的基板等。此外，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件，可以舉出電容器、電阻元件、切換元件、發光元件、記憶元件等。
＜＜絕緣體＞＞ 作為絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物、金屬氮氧化物等。
例如，當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等的問題。藉由作為被用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時實現電晶體工作時的低電壓化。另一方面，藉由將相對介電常數較低的材料用於被用作層間膜的絕緣體，可以減少產生在佈線之間的寄生電容。因此，較佳為根據絕緣體的功能選擇材料。
作為相對介電常數較高的絕緣體，可以舉出氧化鎵、氧化鉿、氧化鋯、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物、含有矽及鉿的氧氮化物或者含有矽及鉿的氮化物等。
作為相對介電常數較低的絕緣體，可以舉出氧化矽、氧氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。
此外，藉由由具有抑制氫等雜質及氧的透過的功能的絕緣體圍繞使用金屬氧化物的電晶體，可以使電晶體的電特性穩定。作為具有抑制氫等雜質及氧的透過的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。明確而言，作為具有抑制氫等雜質及氧的透過的功能的絕緣體，可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等金屬氧化物、氮化鋁、氮氧化矽、氮化矽等金屬氮化物。
此外，被用作閘極絕緣體的絕緣體較佳為具有包含藉由加熱脫離的氧的區域的絕緣體。例如，藉由採用具有包含藉由加熱脫離的氧的區域的氧化矽或者氧氮化矽接觸於氧化物230的結構，可以填補氧化物230所包含的氧空位。
＜＜導電體＞＞ 作為導電體，較佳為使用選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、釕、銥、鍶和鑭等中的金屬元素、以上述金屬元素為成分的合金或者組合上述金屬元素的合金等。例如，較佳為使用氮化鉭、氮化鈦、鎢、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。此外，氮化鉭、氮化鈦、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物是不容易氧化的導電材料或者吸收氧也維持導電性的材料，所以是較佳的。此外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
此外，也可以層疊多個由上述材料形成的導電層。例如，也可以採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。此外，也可以採用組合包含上述金屬元素的材料和包含氮的導電材料的疊層結構。此外，也可以採用組合包含上述金屬元素的材料、包含氧的導電材料和包含氮的導電材料的疊層結構。
此外，在將氧化物用於電晶體的通道形成區域的情況下，作為被用作閘極電極的導電體較佳為採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。在此情況下，較佳為將包含氧的導電材料設置在通道形成區域一側。藉由將包含氧的導電材料設置在通道形成區域一側，從該導電材料脫離的氧容易被供應到通道形成區域。
尤其是，作為被用作閘極電極的導電體，較佳為使用包含含在被形成通道的金屬氧化物中的金屬元素及氧的導電材料。此外，也可以使用包含上述金屬元素及氮的導電材料。例如，可以使用氮化鈦、氮化鉭等包含氮的導電材料。此外，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有矽的銦錫氧化物。藉由使用上述材料，有時可以俘獲形成有通道的金屬氧化物所包含的氫。或者，有時可以俘獲從外方的絕緣體等混入的氫。
＜＜金屬氧化物＞＞ 作為氧化物230，較佳為使用被用作半導體的金屬氧化物（氧化物半導體）。下面，對可用於根據本發明的氧化物230的金屬氧化物進行說明。
金屬氧化物較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。此外，除此之外，較佳為還包含鋁、鎵、釔、錫等。此外，也可以包含選自硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂及鈷等中的一種或多種。
在此考慮金屬氧化物為包含銦、元素M及鋅的In-M-Zn氧化物的情況。注意，元素M為鋁、鎵、釔或錫。作為可以應用於元素M的其他元素，有硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂、鈷等。注意，作為元素M有時也可以組合多個上述元素。
此外，在本說明書等中，有時將包含氮的金屬氧化物稱為金屬氧化物（metal oxide）。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物（metal oxynitride）。
＜結晶結構的分類＞ 首先，對氧化物半導體中的結晶結構的分類參照圖5A進行說明。圖5A是說明氧化物半導體，典型為IGZO（包含In、Ga、Zn的金屬氧化物）的結晶結構的分類的圖。
如圖5A所示那樣，氧化物半導體大致分為“Amorphous（無定形）”、“Crystalline（結晶性）”、“Crystal（結晶）”。此外，completely amorphous包含在“Amorphous”中。此外，在“Crystalline”中包含CAAC（c-axis-aligned crystalline）、nc（nanocrystalline）及CAC（cloud-aligned composite）（excluding single crystal and poly crystal）。此外，在“Crystalline”的分類中不包含single crystal（單晶）、poly crystal（多晶）及completely amorphous。此外，在“Crystal”中包含single crystal及poly crystal。
此外，圖5A所示的外框線被加粗的部分中的結構是介於“Amorphous（無定形）”與“Crystal（結晶）”之間的中間狀態，是屬於新穎的邊界區域（New crystalline phase）的結構。換言之，該結構與“Crystal（結晶）”或在能量性上不穩定的“Amorphous（無定形）”可以說是完全不同的結構。
可以使用X射線繞射（XRD：X-Ray Diffraction）譜對膜或基板的結晶結構進行評價。在此，圖5B示出被分類為“Crystalline”的CAAC-IGZO膜的藉由GIXD（Grazing-Incidence XRD）測量而得到的XRD譜。此外，將GIXD法也稱為薄膜法或Seemann-Bohlin法。下面，將藉由圖5B所示的GIXD測量而得到的XRD譜簡單地記為XRD譜。此外，圖5B所示的CAAC-IGZO膜的組成是In：Ga：Zn=4：2：3[原子個數比]附近。此外，圖5B所示的CAAC-IGZO膜的厚度為500nm。
如圖5B所示，在CAAC-IGZO膜的XRD譜中檢測出表示明確的結晶性的峰值。明確而言，在CAAC-IGZO膜的XRD譜中，2θ=31°附近檢測出表示c軸配向的峰值。此外，如圖5B所示那樣，2θ=31°附近的峰值在以檢測出峰值強度（Intensity）的角度為軸時左右非對稱。
此外，可以使用奈米束電子繞射法（NBED：Nano Beam Electron Diffraction）觀察的繞射圖案（也稱為奈米束電子繞射圖案）對膜或基板的結晶結構進行評價。圖5C示出CAAC-IGZO膜的繞射圖案。圖5C是將電子束向平行於基板的方向入射的NBED觀察的繞射圖案。此外，圖5C所示的CAAC-IGZO膜的組成是In：Ga：Zn=4：2：3[原子個數比]附近。此外，在奈米束電子繞射法中，進行束徑為1nm的電子繞射法。
如圖5C所示那樣，在CAAC-IGZO膜的繞射圖案中觀察到表示c軸配向的多個斑點。
＜＜氧化物半導體的結構＞＞ 此外，在著眼於氧化物半導體的結晶結構的情況下，有時氧化物半導體的分類與圖5A不同。例如，氧化物半導體可以分類為單晶氧化物半導體和除此之外的非單晶氧化物半導體。作為非單晶氧化物半導體，例如可以舉出上述CAAC-OS及nc-OS。此外，在非單晶氧化物半導體中包含多晶氧化物半導體、a-like OS（amorphous-like oxide semiconductor）及非晶氧化物半導體等。
在此，對上述CAAC-OS、nc-OS及a-like OS的詳細內容進行說明。
[CAAC-OS] CAAC-OS是包括多個結晶區域的氧化物半導體，該多個結晶區域的c軸配向於特定的方向。此外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法線方向、或者CAAC-OS膜的表面的法線方向。此外，結晶區域是具有原子排列的週期性的區域。注意，在將原子排列看作晶格排列時結晶區域也是晶格排列一致的區域。再者，CAAC-OS具有在a-b面方向上多個結晶區域連接的區域，有時該區域具有畸變。此外，畸變是指在多個結晶區域連接的區域中，晶格排列一致的區域和其他晶格排列一致的區域之間的晶格排列的方向變化的部分。換言之，CAAC-OS是指c軸配向並在a-b面方向上沒有明顯的配向的氧化物半導體。
此外，上述多個結晶區域的每一個由一個或多個微小結晶（最大徑小於10nm的結晶）構成。在結晶區域由一個微小結晶構成的情況下，該結晶區域的最大徑小於10nm。此外，在結晶區域由多個微小結晶構成的情況下，有時該結晶區域的尺寸為幾十nm左右。
此外，在In-M-Zn氧化物（元素M為選自鋁、鎵、釔、錫及鈦等中的一種或多種）中，CAAC-OS有包括含有層疊有銦（In）及氧的層（以下，In層）、含有元素M、鋅（Zn）及氧的層（以下，（M，Zn）層）的層狀結晶結構（也稱為層狀結構）的趨勢。此外，銦和元素M可以彼此置換。因此，有時（M，Zn）層包含銦。此外，有時In層包含元素M。注意，有時In層包含Zn。該層狀結構例如在高解析度TEM影像中被觀察作為晶格像。
例如，當對CAAC-OS膜使用XRD裝置進行結構分析時，在使用θ/2θ掃描的Out-of-plane XRD測量中，在2θ=31°或其附近檢測出c軸配向的峰值。注意，表示c軸配向的峰值的位置（2θ值）有時根據構成CAAC-OS的金屬元素的種類、組成等變動。
此外，例如，在CAAC-OS膜的電子繞射圖案中觀察到多個亮點（斑點）。此外，在以透過樣本的入射電子束的斑點（也稱為直接斑點）為對稱中心時，某一個斑點和其他斑點被觀察在點對稱的位置。
在從上述特定的方向觀察結晶區域的情況下，雖然該結晶區域中的晶格排列基本上是六方晶格，但是單位晶格並不侷限於正六角形，有是非正六角形的情況。此外，在上述畸變中，有時具有五角形、七角形等晶格排列。此外，在CAAC-OS的畸變附近觀察不到明確的晶界（grain boundary）。也就是說，晶格排列的畸變抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變，亦即，a-b面方向上的氧原子的排列的低密度或因金屬原子被取代而使原子間的鍵合距離產生變化。
此外，確認到明確的晶界的結晶結構被稱為所謂的多晶（polycrystal）。晶界成為再結合中心而載子被俘獲，因而有可能導致電晶體的通態電流的降低、場效移動率的降低等。因此，確認不到明確的晶界的CAAC-OS是使電晶體的半導體層具有優異的結晶結構的結晶性氧化物之一。注意，為了構成CAAC-OS，較佳為包含Zn的結構。例如，與In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能夠進一步地抑制晶界的發生，所以是較佳的。
CAAC-OS是結晶性高且確認不到明確的晶界的氧化物半導體。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。此外，氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷（氧空位等）少的氧化物半導體。因此，包含CAAC-OS的氧化物半導體的物理性質穩定。因此，包含CAAC-OS的氧化物半導體具有高耐熱性及高可靠性。此外，CAAC-OS對製程中的高溫度（所謂熱積存；thermal budget）也很穩定。由此，藉由在OS電晶體中使用CAAC-OS，可以擴大製程的彈性。
[nc-OS] 在nc-OS中，微小的區域（例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域）中的原子排列具有週期性。換言之，nc-OS具有微小的結晶。此外，例如，該微小的結晶的尺寸為1nm以上且10nm以下，尤其為1nm以上且3nm以下，將該微小的結晶稱為奈米晶。此外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。例如，在對nc-OS膜使用XRD裝置進行結構分析時，在使用θ/2θ掃描的Out-of-plane XRD測量中，不檢測出表示結晶性的峰值。此外，在對nc-OS膜進行使用其束徑比奈米晶大（例如，50nm以上）的電子束的電子繞射（也稱為選區電子繞射）時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於或小於奈米晶的尺寸（例如1nm以上且30nm以下）的電子束的電子繞射（也稱為奈米束電子射線）的情況下，有時得到在以直接斑點為中心的環狀區域內觀察到多個斑點的電子繞射圖案。
[a-like OS] a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。此外，a-like OS的膜中的氫濃度比nc-OS及CAAC-OS的膜中的氫濃度高。
＜＜氧化物半導體的結構＞＞ 接著，說明上述的CAC-OS的詳細內容。此外，CAC-OS與材料構成有關。
[CAC-OS] CAC-OS例如是指包含在金屬氧化物中的元素不均勻地分佈的構成，其中包含不均勻地分佈的元素的材料的尺寸為0.5nm以上且10nm以下，較佳為1nm以上且3nm以下或近似的尺寸。注意，在下面也將在金屬氧化物中一個或多個金屬元素不均勻地分佈且包含該金屬元素的區域混合的狀態稱為馬賽克狀或補丁（patch）狀，該區域的尺寸為0.5nm以上且10nm以下，較佳為1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分開為第一區域與第二區域而成為馬賽克狀且該第一區域分佈於膜中的結構（下面也稱為雲狀）。就是說，CAC-OS是指具有該第一區域和該第二區域混合的結構的複合金屬氧化物。
在此，將相對於構成In-Ga-Zn氧化物的CAC-OS的金屬元素的In、Ga及Zn的原子個數比的每一個記為[In]、[Ga]及[Zn]。例如，在In-Ga-Zn氧化物的CAC-OS中，第一區域是其[In]大於CAC-OS膜的組成中的[In]的區域。此外，第二區域是其[Ga]大於CAC-OS膜的組成中的[Ga]的區域。此外，例如，第一區域是其[In]大於第二區域中的[In]且其[Ga]小於第二區域中的[Ga]的區域。此外，第二區域是其[Ga]大於第一區域中的[Ga]且其[In]小於第一區域中的[In]的區域。
明確而言，上述第一區域是以銦氧化物或銦鋅氧化物等為主要成分的區域。此外，上述第二區域是以鎵氧化物或鎵鋅氧化物等為主要成分的區域。換言之，可以將上述第一區域稱為以In為主要成分的區域。此外，可以將上述第二區域稱為以Ga為主要成分的區域。
注意，有時觀察不到上述第一區域和上述第二區域的明確的邊界。
例如，在In-Ga-Zn氧化物的CAC-OS中，根據藉由能量色散型X射線分析法（EDX：Energy Dispersive X-ray spectroscopy）取得的EDX面分析影像（EDX-mapping），可確認到具有以In為主要成分的區域（第一區域）及以Ga為主要成分的區域（第二區域）不均勻地分佈而混合的結構。
在將CAC-OS用於電晶體的情況下，藉由起因於第一區域的導電性和起因於第二區域的絕緣性的互補作用，可以使CAC-OS具有開關功能（控制導通/關閉的功能）。換言之，在CAC-OS的材料的一部分中具有導電性的功能且在另一部分中具有絕緣性的功能，在材料的整體中具有半導體的功能。藉由使導電性的功能和絕緣性的功能分離，可以最大限度地提高各功能。因此，藉由將CAC-OS用於電晶體，可以實現高通態電流（Ion ）、高場效移動率（μ）及良好的切換工作。
氧化物半導體具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、CAC-OS、nc-OS、CAAC-OS中的兩種以上。
＜包括氧化物半導體的電晶體＞ 接著，說明將上述氧化物半導體用於電晶體的情況。
藉由將上述氧化物半導體用於電晶體，可以實現場效移動率高的電晶體。此外，可以實現可靠性高的電晶體。
此外，較佳為將載子濃度低的氧化物半導體用於電晶體的通道形成區域。例如，氧化物半導體的通道形成區域中的載子濃度可以為1×1017 cm-3 以下，較佳為1×1015 cm-3 以下，更佳為1×1013 cm-3 以下，進一步較佳為1×1011 cm-3 以下，更進一步較佳為低於1×1010 cm-3 ，且為1×10-9 cm-3 以上。在以降低氧化物半導體膜的載子濃度為目的的情況下，可以降低氧化物半導體膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。此外，有時將載子濃度低的氧化物半導體稱為“高純度本質”或“實質上高純度本質的氧化物半導體”。
因為高純度本質或實質上高純度本質的氧化物半導體膜具有較低的缺陷態密度，所以有可能具有較低的陷阱態密度。
此外，被氧化物半導體的陷阱能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成通道形成區域的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度是有效的。為了降低氧化物半導體中的雜質濃度，較佳為還降低附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
＜雜質＞ 在此，說明氧化物半導體中的各雜質的影響。
在氧化物半導體包含第14族元素之一的矽或碳時，在氧化物半導體中形成缺陷能階。因此，將氧化物半導體的通道形成區域中的矽或碳的濃度以及絕緣體與氧化物半導體的通道形成區域的介面及其介面附近的矽或碳的濃度（藉由二次離子質譜分析法（SIMS：Secondary Ion Mass Spectrometry）測得的濃度）例如設定為2×1018 atoms/cm3 以下，較佳為2×1017 atoms/cm3 以下。
此外，當氧化物半導體包含鹼金屬或鹼土金屬時，有時形成缺陷能階而形成載子。因此，使用包含鹼金屬或鹼土金屬的氧化物半導體的電晶體容易具有常開啟特性。由此，將利用SIMS分析測得的氧化物半導體的通道形成區域中的鹼金屬或鹼土金屬的濃度設定為1×1018 atoms/cm3 以下，較佳為2×1016 atoms/cm3 以下。
當氧化物半導體包含氮時，容易產生作為載子的電子，使載子濃度增高，而被n型化。其結果，將含有氮的氧化物半導體用於半導體的電晶體容易具有常開啟特性。或者，在氧化物半導體包含氮時，有時形成陷阱能階。其結果，有時電晶體的電特性不穩定。因此，將利用SIMS測得的氧化物半導體的通道形成區域中的氮濃度設定為5×1019 atoms/cm3 以下，較佳為低於5×1019 atoms/cm3 ，更佳為1×1018 atoms/cm3 以下，進一步較佳為5×1017 atoms/ cm3 以下。
包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧空位。當氫進入該氧空位時，有時生成作為載子的電子。此外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，具有含有氫的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為儘可能減少氧化物半導體的通道形成區域中的氫。明確而言，在氧化物半導體的通道形成區域中，將利用SIMS測得的氫濃度設定為低於1×1020 atoms/cm3 ，較佳為低於5×1019 atoms/cm3 ，更佳為低於1×1019 atoms/cm3 ，進一步較佳為低於5×1018 atoms/cm3 ，還進一步較佳為低於1×1018 atoms/cm3 。
藉由將雜質被充分降低的氧化物半導體用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
＜＜其他半導體材料＞＞ 可以用於氧化物230的半導體材料不侷限於上述金屬氧化物。作為氧化物230，也可以使用具有能帶間隙的半導體材料（不是零能帶間隙半導體的半導體材料）。例如，較佳為將矽等單個元素的半導體、砷化鎵等化合物半導體、被用作半導體的層狀物質（也稱為原子層物質、二維材料等）等用於半導體材料。特別是，較佳為將被用作半導體的層狀物質用於半導體材料。
在此，在本說明書等中，層狀物質是具有層狀結晶結構的材料群的總稱。層狀結晶結構是由共價鍵或離子鍵形成的層藉由如凡得瓦力那樣的比共價鍵或離子鍵弱的鍵合層疊的結構。層狀物質在每單位層中具有高導電性，亦即，具有高二維導電性。藉由將被用作半導體並具有高二維導電性的材料用於通道形成區域，可以提供通態電流大的電晶體。
作為層狀物質，有石墨烯、矽烯、硫族化物等。硫族化物是包含氧族元素的化合物。此外，氧族元素是屬於第16族的元素的總稱，其中包括氧、硫、硒、碲、釙、鉝。此外，作為硫族化物，可以舉出過渡金屬硫族化物、第13族硫族化物等。
作為氧化物230，例如較佳為使用被用作半導體的過渡金屬硫族化物。作為能夠被用作氧化物230的過渡金屬硫族化物，具體地可以舉出硫化鉬（典型的是MoS2 ）、硒化鉬（典型的是MoSe2 ）、碲化鉬（典型的是MoTe2 ）、硫化鎢（典型的是WS2 ）、硒化鎢（典型的是WSe2 ）、碲化鎢（典型的是WTe2 ）、硫化鉿（典型的是HfS2 ）、硒化鉿（典型的是HfSe2 ）、硫化鋯（典型的是ZrS2 ）、硒化鋯（典型的是ZrSe2 ）等。
＜半導體裝置的製造方法＞ 接著，使用圖6A至圖21D說明圖3A至圖3D所示的本發明的一個實施方式的半導體裝置的製造方法。
在圖6A至圖21D中，每個圖式中的A是俯視圖。另外，每個圖式中的B是沿著A中的點劃線A1-A2的部分的剖面圖，該剖面圖相當於電晶體200的通道長度方向上的剖面圖。每個圖式中的C是沿著A中的點劃線A3-A4的部分的剖面圖，該剖面圖相當於電晶體200的通道寬度方向上的剖面圖。此外，每個圖式中的D是沿著A中的點劃線A5-A6的部分的剖面圖，該剖面圖相當於開口區域400的剖面圖。為了明確起見，在每個圖式中的A的俯視圖中省略部分組件。
以下，用來形成絕緣體的絕緣材料、用來形成導電體的導電材料或用來形成氧化物的氧化物材料可以適當地使用濺射法、CVD法、MBE法、PLD法、ALD法等進行成膜。
作為濺射法，可以舉出將高頻電源用於濺射用電源的RF濺射法、利用直流電源的DC濺射法、以脈衝方式改變施加到電極的電壓的脈衝DC濺射法。RF濺射法主要在形成絕緣膜時使用，DC濺射法主要在形成金屬導電膜時使用。此外，脈衝DC濺射法主要在利用反應性濺射法形成氧化物、氮化物、碳化物等化合物時使用。
注意，CVD法可以分為利用電漿的電漿增強CVD（PECVD：Plasma Enhanced CVD，也稱為化學氣相沉積）法、利用熱量的熱CVD（TCVD：Thermal CVD）法及利用光的光CVD（Photo CVD）法等。再者，可以根據使用的源氣體分類為金屬CVD（MCVD：Metal CVD，也稱為有機金屬化學氣相沉積）法及有機金屬CVD（MOCVD：Metal Organic CVD）法。
藉由利用電漿CVD法，可以以較低的溫度得到高品質的膜。此外，因為在熱CVD法中不使用電漿，所以能夠減少對被處理物造成的電漿損傷。例如，包括在半導體裝置中的佈線、電極、元件（電晶體、電容器等）等有時因從電漿接收電荷而會產生電荷積聚（charge up）。此時，有時由於所累積的電荷而使包括在半導體裝置中的佈線、電極、元件等受損傷。另一方面，因為在不使用電漿的熱CVD法的情況下不產生上述電漿損傷，所以能夠提高半導體裝置的良率。此外，在熱CVD法中，不產生形成時的電漿損傷，因此能夠得到缺陷較少的膜。
作為ALD法，採用只利用熱能使前驅物及反應物起反應的熱ALD（Thermal ALD）法、使用收到電漿激發的反應物的PEALD（Plasma Enhanced ALD）法等。
此外，ALD法可以利用作為原子的性質的自調整性來沉積每一層的原子，從而發揮能夠形成極薄的膜、能夠對縱橫比高的結構形成膜、能夠以針孔等的缺陷少的方式形成膜、能夠形成覆蓋性優良的膜及能夠在低溫下形成膜等的效果。在PEALD法中，藉由利用電漿可以在更低溫下進行形成，所以有時是較佳的。ALD法中使用的前驅物有時包含碳等雜質。因此，利用ALD法形成的膜有時與利用其它的成膜方法形成的膜相比包含更多的碳等雜質。此外，雜質的定量可以利用X射線光電子能譜（XPS：X-ray Photoelectron Spectroscopy）測量。
不同於從靶材等中被釋放的粒子沉積的成膜方法，CVD法及ALD法是因被處理物表面的反應而形成膜的形成方法。因此，藉由CVD法及ALD法形成的膜不易受被處理物的形狀的影響而具有良好的步階覆蓋性。尤其是，藉由ALD法形成的膜具有良好的步階覆蓋性和厚度均勻性，所以ALD法適合用於形成覆蓋縱橫比高的開口部的表面的膜。但是，ALD法的沉積速度比較慢，所以有時較佳為與沉積速度快的CVD法等其他成膜方法組合而使用。
CVD法或ALD法可以藉由調整源氣體的流量比控制所得到的膜的組成。例如，當使用CVD法或ALD法時，可以藉由調整源氣體的流量比形成任意組成的膜。此外，例如，當使用CVD法或ALD法時，可以藉由一邊形成膜一邊改變源氣體的流量比來形成其組成連續變化的膜。在一邊改變源氣體的流量比一邊形成膜時，因為不需要傳送及調整壓力所需的時間，所以與使用多個成膜室進行形成的情況相比可以縮短成膜時間。因此，有時可以提高半導體裝置的生產率。
首先，準備基板（未圖示），在該基板上形成絕緣體212（參照圖6A至圖6D）。絕緣體212較佳為使用濺射法形成。藉由使用不需要氫作為沉積氣體的濺射法，可以降低絕緣體212中的氫濃度。注意，絕緣體212的成膜不侷限於濺射法，也可以適當地使用CVD法、MBE法、PLD法、ALD法等。
在本實施方式中，作為絕緣體212在含氮氣體氛圍下使用矽靶材藉由脈衝DC濺射法形成氮化矽。藉由使用脈衝DC濺射法，可以抑制因靶材表面的電弧（arcing）而發生的微粒，所以可以使厚度更均勻。此外，藉由使用脈衝電壓，與高頻電壓相比可以使放電時的上升或下降急劇。由此，可以更高效地對電極供應功率而提高濺射速率及膜品質。
此外，藉由使用如氮化矽等不容易使水、氫等雜質透過的絕緣體，可以抑制絕緣體212的下方的層所包含的水、氫等雜質擴散。此外，藉由作為絕緣體212使用氮化矽等不容易使銅透過的絕緣體，即使作為絕緣體212的下方的層（未圖示）的導電體使用銅等容易擴散的金屬，也可以抑制該金屬藉由絕緣體212向上方擴散。
接著，在絕緣體212上形成絕緣體214（參照圖6A至圖6D）。絕緣體214較佳為使用濺射法形成。藉由使用不需要氫作為沉積氣體的濺射法，可以降低絕緣體214中的氫濃度。注意，絕緣體214的成膜不侷限於濺射法，也可以適當地使用CVD法、MBE法、PLD法、ALD法等。
在本實施方式中，作為絕緣體214在含氧氣體氛圍下使用鋁靶材藉由脈衝DC濺射法形成氧化鋁。藉由使用脈衝DC濺射法，可以使厚度更均勻而提高濺射速率及膜品質。在此，也可以對基板施加RF（Radio Frequency：射頻）功率。可以根據對基板施加的RF功率的大小控制注入到絕緣體214的下層中的氧量。作為RF功率，設定為大於0W/cm2 且1.86W/cm2 以下。換言之，可以使用形成絕緣體214時的RF功率使氧量改變為適合於電晶體的特性的量而注入。因此，可以注入適合於提高電晶體的可靠性的量的氧。另外，RF的頻率較佳為10MHz以上。典型的是13.56MHz。RF的頻率越高，越可以減少對基板造成的損傷。
作為絕緣體214，較佳為使用俘獲並固定氫的性能高的包含非晶結構的金屬氧化物，例如氧化鋁。由此，可以俘獲或固定包含在絕緣體216等中的氫以防止該氫擴散到氧化物230。尤其是，絕緣體214特別較佳為使用具有非晶結構的氧化鋁或由非晶結構組成的氧化鋁，因為有時能夠更有效地俘獲或固定氫。由此，可以製造特性良好且可靠性高的電晶體200及半導體裝置。
接著，在絕緣體214上形成絕緣體216（參照圖6A至圖6D）。絕緣體216較佳為使用濺射法形成。藉由使用不需要氫作為沉積氣體的濺射法，可以降低絕緣體216中的氫濃度。注意，絕緣體216的成膜不侷限於濺射法，也可以適當地使用CVD法、MBE法、PLD法、ALD法等。
在本實施方式中，作為絕緣體216在包含氧氣體氛圍下使用矽靶材藉由脈衝DC濺射法形成氧化矽。藉由使用脈衝DC濺射法，可以使厚度更均勻而提高濺射速率及膜品質。
絕緣體212、絕緣體214及絕緣體216較佳為以不暴露於大氣的方式連續形成。例如，使用多室方式的成膜裝置即可。由此，可以降低膜中的氫而形成絕緣體212、絕緣體214及絕緣體216，並且可以降低在各成膜製程之間氫混入膜中。
接著，在絕緣體216中形成到達絕緣體214的開口（參照圖6A至圖6D）。開口例如包括槽或狹縫等。有時將形成有開口的區域稱為開口部。在形成該開口時，可以使用濕蝕刻法，但是對微型加工來說乾蝕刻法是較佳的。作為絕緣體214，較佳為選擇在對絕緣體216進行蝕刻以形成槽時被用作蝕刻停止膜的絕緣體。例如，當作為形成槽的絕緣體216使用氧化矽或氧氮化矽時，絕緣體214較佳為使用氮化矽、氧化鋁、氧化鉿。
作為乾蝕刻裝置，可以使用包括平行平板型電極的電容耦合型電漿（CCP：Capacitively Coupled Plasma）蝕刻裝置。包括平行平板型電極的電容耦合型電漿蝕刻裝置也可以採用對平行平板型電極中的一方施加高頻電壓的結構。或者，也可以採用對平行平板型電極中的一方施加不同的多個高頻電壓的結構。或者，也可以採用對平行平板型電極的各個施加頻率相同的高頻電壓的結構。或者，也可以採用對平行平板型電極的各個施加頻率不同的高頻電壓的結構。或者，也可以利用具有高密度電漿源的乾蝕刻裝置。例如，作為具有高密度電漿源的乾蝕刻裝置，可以使用感應耦合電漿（ICP：Inductively Coupled Plasma）蝕刻裝置等。
在形成開口之後，形成導電膜205A（參照圖6A至圖6D）。導電膜205A較佳為包括具有抑制氧的透過的功能的導電體。例如，可以使用氮化鉭、氮化鎢、氮化鈦等。或者，可以使用具有抑制氧透過的功能的導電體與鉭、鎢、鈦、鉬、鋁、銅或鉬鎢合金的疊層膜。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成導電膜205A。
在本實施方式中，作為導電膜205A形成氮化鈦。藉由作為導電體205b的下層使用上述金屬氮化物，可以抑制由於絕緣體216等導電體205b被氧化。此外，即使作為導電體205b使用銅等容易擴散的金屬，也可以防止該金屬從該導電體205a向外方擴散。
接著，形成導電膜205B（參照圖6A至圖6D）。作為導電膜205B，可以使用鉭、鎢、鈦、鉬、鋁、銅、鉬鎢合金等。該導電膜的成膜可以使用電鍍法、濺射法、CVD法、MBE法、PLD法、ALD法等。在本實施方式中，作為導電膜205B形成鎢。
接著，藉由CMP處理去除導電膜205A及導電膜205B的一部分而使絕緣體216露出（參照圖7A至圖7D）。其結果，只在開口部中殘留導電體205a及導電體205b。此外，有時藉由該CMP處理絕緣體216的一部分被去除。
接著，進行蝕刻去除導電體205b的頂部（參照圖8A至圖8D）。由此，導電體205b的頂面低於導電體205a的頂面及絕緣體216的頂面。在對導電體205b進行蝕刻時可以使用乾蝕刻法或濕蝕刻法，從微細加工的觀點來看，使用乾蝕刻法是更佳的。
接著，在絕緣體216、導電體205a及導電體205b上形成導電膜205C（參照圖9A至圖9D）。與導電膜205A同樣，導電膜205C較佳為包括具有抑制氧透過的功能的導電體。
在本實施方式中，作為導電膜205C形成氮化鈦。藉由作為導電體205b的上層使用上述金屬氮化物，可以抑制由於絕緣體222等導電體205b被氧化。此外，即使作為導電體205b使用銅等容易擴散的金屬，也可以防止該金屬從導電體205c向外方擴散。
接著，藉由CMP處理去除導電膜205C的一部分而使絕緣體216露出（參照圖10A至圖10D）。其結果，只在開口部中殘留導電體205a、導電體205b及導電體205c。由此，可以形成其頂面平坦的導電體205。並且，導電體205b由導電體205a及導電體205c包圍。因此，可以防止氫等雜質從導電體205b擴散到導電體205a及導電體205c之外側且防止從導電體205a及導電體205c之外側混入氧而導電體205b被氧化。此外，有時藉由該CMP處理絕緣體216的一部分被去除。
接著，在絕緣體216及導電體205上形成絕緣體222（參照圖11A至圖11D）。絕緣體222較佳為使被用作包含鋁和鉿中的一者或兩者的氧化物的絕緣體。作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物（鋁酸鉿）等。包含鋁和鉿中的一者或兩者的氧化物的絕緣體對氧、氫及水具有阻擋性。當絕緣體222對氫及水具有阻擋性時，可以抑制電晶體200的周圍的結構體所包含的氫及水藉由絕緣體222擴散到電晶體200的內側，從而可以抑制氧化物230中的氧空位的生成。
可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣體222。在本實施方式中，作為絕緣體222利用ALD法形成氧化鉿。
接著，較佳為進行熱處理。熱處理以250℃以上且650℃以下的溫度，較佳為以300℃以上且500℃以下的溫度，更佳為以320℃以上且450℃以下進行即可。熱處理在氮氣體或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，當在氮氣體和氧氣體的混合氛圍下進行熱處理時，將氧氣體的比例設為20%左右即可。熱處理也可以在減壓狀態下進行。或者，熱處理也可以在氮氣體或惰性氣體氛圍下進行，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行熱處理。
此外，在上述熱處理中使用的氣體較佳為被高度純化。例如，在上述熱處理中使用的氣體所包含的水分量為1ppb以下，較佳為0.1ppb以下，更佳為0.05ppb以下即可。藉由使用高度純化了的氣體進行熱處理，可以儘可能地防止水分等被絕緣體222等吸收。
在本實施方式中，作為熱處理在形成絕緣體222後以氮氣體與氧氣體的流量比為4：1且400℃的溫度進行1小時的處理。藉由進行該熱處理，可以去除絕緣體222所包含的水、氫等雜質。此外，在作為絕緣體222使用含鉿氧化物時，有時藉由進行該熱處理絕緣體222的一部分被晶化。此外，也可以在形成絕緣體224之後等的時機進行熱處理。
接著，在絕緣體222上形成絕緣體224（參照圖11A至圖11D）。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣體224。在本實施方式中，作為絕緣體224利用濺射法形成氧化矽。藉由使用不需要氫作為沉積氣體的濺射法，可以降低絕緣體224中的氫濃度。絕緣體224在後面製程中與氧化物230a接觸，所以如此那樣氫濃度得到降低是較佳的。
接著，在絕緣體224上依次形成氧化膜230A以及氧化膜230B（參照圖11A至圖11D）。較佳為在不暴露於大氣環境的情況下連續地形成氧化膜230A及氧化膜230B。藉由不暴露於大氣而形成氧化膜，由於可以防止來自大氣環境的雜質或水分附著於氧化膜230A及氧化膜230B上，所以可以保持氧化膜230A與氧化膜230B的介面附近的清潔。
氧化膜230A及氧化膜230B可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成。
例如，在利用濺射法形成氧化膜230A以及氧化膜230B的情況下，作為濺射氣體使用氧或者氧和稀有氣體的混合氣體。藉由提高濺射氣體所包含的氧的比例，可以增加形成的氧化膜中的過量氧。此外，在利用濺射法形成上述氧化膜的情況下，例如可以使用上述In-M-Zn氧化物靶材等。
尤其是，在形成氧化膜230A時，有時濺射氣體所包含的氧的一部分供應給絕緣體224。因此，該濺射氣體所包含的氧的比率可以為70%以上，較佳為80%以上，更佳為100%。
在使用濺射法形成氧化膜230B的情況下，藉由在包含在濺射氣體中的氧的比率為超過30%且100%以下，較佳為70%以上且100%以下的條件下形成膜，可以形成氧過剩型氧化物半導體。將氧過剩型氧化物半導體用於通道形成區域的電晶體可以得到比較高的可靠性。注意，本發明的一個實施方式不侷限於此。在利用濺射法形成氧化膜230B的情況下，當在濺射氣體所包含的氧的比率設定為1%以上且30%以下，較佳為5%以上且20%以下的情況下進行成膜時，形成氧缺乏型氧化物半導體。將氧缺乏型氧化物半導體用於通道形成區域的電晶體可以具有較高的場效移動率。此外，藉由邊加熱基板邊形成膜，可以提高該氧化膜的結晶性。
在本實施方式中，利用濺射法使用In：Ga：Zn=1：3：4[原子個數比]的氧化物靶材形成氧化膜230A。此外，利用濺射法使用In：Ga：Zn=4：2：4.1[原子個數比]的氧化物靶材形成氧化膜230B。上述氧化膜可以根據氧化物230a及氧化物230b所需的特性適當地選擇成膜條件及原子個數比來形成。
接著，在氧化膜230B上形成氧化膜243A（參照圖11A至圖11D）。氧化膜243A可以使用濺射法、CVD法、MBE法、PLD法、ALD法等形成。氧化膜243A中的相對於In的Ga的原子個數比較佳為比氧化膜230B中的相對於In的Ga的原子個數比大。在本實施方式中，利用濺射法使用In：Ga：Zn=1：3：4[原子個數比]的氧化物靶材形成氧化膜243A。
在此，較佳為藉由濺射法以不暴露於大氣的方式形成絕緣體222、絕緣體224、氧化膜230A、氧化膜230B及氧化膜243A。例如，使用多室方式的成膜裝置即可。由此，可以降低膜中的氫而形成絕緣體222、絕緣體224、氧化膜230A、氧化膜230B及氧化膜243A，並且可以降低在各成膜製程之間氫混入膜中。
接著，較佳為進行熱處理。熱處理在氧化膜230A、氧化膜230B及氧化膜243A中不發生多晶化的溫度範圍內進行即可，可以在250℃以上且650℃以下，較佳為在400℃以上且600℃以下進行。熱處理在氮氣體或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，當在氮氣體和氧氣體的混合氛圍下進行熱處理時，將氧氣體的比例設為20%左右即可。熱處理也可以在減壓狀態下進行。或者，熱處理也可以在氮氣體或惰性氣體氛圍下進行熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行熱處理。
此外，在上述熱處理中使用的氣體較佳為被高度純化。例如，在上述熱處理中使用的氣體所包含的水分量為1ppb以下，較佳為0.1ppb以下，更佳為0.05ppb以下即可。藉由使用高度純化了的氣體進行熱處理，可以儘可能地防止水分等被氧化膜230A、氧化膜230B及氧化膜243A等吸收。
在本實施方式中，作為熱處理，在氮氛圍下以400℃的溫度進行1小時的處理，接下來連續地在氧氛圍下以400℃的溫度進行1小時的處理。藉由進行該熱處理，可以去除氧化膜230A、氧化膜230B以及氧化膜243A中的水、氫等雜質。再者，藉由進行該熱處理，可以提高氧化膜230B的結晶性實現密度更高的緻密結構。由此，可以降低氧化膜230B中的氧或雜質的擴散。
接著，在氧化膜243A上形成導電膜242A（參照圖11A至圖11D）。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成導電膜242A。例如，作為導電膜242A利用濺射法形成氮化鉭即可。此外，在形成導電膜242A之前也可以進行熱處理。該熱處理也可以在減壓下進行，並其中以不暴露於大氣的方式連續地形成導電膜242A。藉由進行這種處理，可以去除附著於氧化膜243A的表面等的水分及氫，而且減少氧化膜230A、氧化膜230B及氧化膜243A中的水分濃度及氫濃度。熱處理的溫度較佳為100℃以上且400℃以下。在本實施方式中，將熱處理的溫度設定為200℃。
接著，在導電膜242A上形成絕緣膜271A（參照圖11A至圖11D）。絕緣膜271A可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。作為絕緣膜271A，較佳為使用具有抑制氧的透過的功能的絕緣膜。例如，作為絕緣膜271A藉由濺射法形成氧化鋁或氮化矽即可。
在本實施方式中，作為絕緣膜271A在含氧氣體氛圍下使用鋁靶材藉由脈衝DC濺射法形成氧化鋁。另外，將對基板施加的RF功率設定為0.62W/cm2 以下。較佳為0W/cm2 以上且0.31W/cm2 以下。藉由使RF功率小，可以抑制注入到導電膜242A中的氧量而防止導電膜242A的氧化。
較佳為藉由濺射法以不暴露於大氣的方式形成導電膜242A及絕緣膜271A。例如，使用多室方式的成膜裝置即可。由此，可以降低膜中的氫而形成導電膜242A及絕緣膜271A，並且可以降低在各成膜製程之間氫混入膜中。此外，當在絕緣膜271A上形成硬遮罩時，成為該硬遮罩的膜也以不暴露於大氣的方式連續形成即可。
接著，使用光微影法將氧化膜230A、氧化膜230B、氧化膜243A、導電膜242A及絕緣膜271A加工為島狀，來形成氧化物230a、氧化物230b、氧化物層243B、導電層242B及絕緣層271B（參照圖12A至圖12D）。此外，作為該加工可以利用乾蝕刻法或濕蝕刻法。利用乾蝕刻法的加工適合於微細加工。此外，可以以彼此不同的條件形成氧化膜230A、氧化膜230B、氧化膜243A、導電膜242A及絕緣層271B。此外，在該製程中，以與氧化物230a重疊的方式將絕緣體224加工為島狀。
注意，在光微影法中，首先藉由遮罩對光阻劑進行曝光。接著，使用顯影液去除或留下所曝光的區域而形成光阻遮罩。接著，藉由該光阻遮罩進行蝕刻處理來將導電體、半導體或絕緣體等加工為所希望的形狀。例如，使用KrF準分子雷射、ArF準分子雷射、EUV（Extreme Ultraviolet：極紫外）光等對光阻劑進行曝光來形成光阻遮罩，即可。此外，也可以利用在基板和投影透鏡之間填滿液體（例如，水）的狀態下進行曝光的液浸技術。此外，也可以使用電子束或離子束代替上述光。注意，當使用電子束或離子束時，不需要遮罩。此外，在去除光阻遮罩時，可以進行灰化處理等乾蝕刻處理或濕蝕刻處理，也可以在進行乾蝕刻處理之後進行濕蝕刻處理，又可以在進行濕蝕刻處理之後進行乾蝕刻處理。
再者，也可以在光阻遮罩下使用由絕緣體或導電體構成的硬遮罩。當使用硬遮罩時，可以在導電膜242A上形成成為硬遮罩材料的絕緣膜或導電膜且在其上形成光阻遮罩，然後對硬遮罩材料進行蝕刻來形成所希望的形狀的硬遮罩。對導電膜242A等進行的蝕刻既可以在去除光阻遮罩後進行，又可以不去除光阻遮罩進行。在採用後者的情況下，進行蝕刻時有時光阻遮罩消失。可以在導電膜242A等的蝕刻之後，藉由蝕刻去除硬遮罩。另一方面，在硬遮罩材料沒有影響到後製程或者可以在後製程中使用的情況下，不一定要去除硬遮罩。在本實施方式中，將絕緣層271B作為硬遮罩使用。將絕緣層271B用作硬遮罩的情況下，較佳為適當地調整絕緣層271B的厚度，以抑制在蝕刻導電膜242A時去掉絕緣層271B。
在此，絕緣層271B被用作用於形成導電層242B的遮罩，如圖12B及圖12C所示，導電層242B在側面與頂面之間不具有彎曲面。由此，圖3B所示的導電體242a及導電體242b的側面與頂面交叉的端部成為角狀。在導電體242的側面與頂面交叉的端部成為角狀時，與該端部具有曲面的情況相比，導電體242的剖面積增大。由此，導電體242的電阻下降，從而可以增大電晶體200的通態電流。
另外，絕緣體224、氧化物230a、氧化物230b、氧化物層243B、導電層242B及絕緣層271B以其至少一部分與導電體205重疊的方式形成。此外，絕緣體224、氧化物230a、氧化物230b、氧化物層243B、導電層242B及絕緣層271B的側面較佳為與絕緣體222的頂面大致垂直。在絕緣體224、氧化物230a、氧化物230b、氧化物層243B、導電層242B及絕緣層271B的側面對絕緣體222的頂面大致垂直時，當設置多個電晶體200時能夠實現小面積化、高密度化。或者，也可以採用絕緣體224、氧化物230a、氧化物230b、氧化物層243B、導電層242B及絕緣層271B的側面與絕緣體222的頂面所形成的角度為低於90°的結構。在此情況下，絕緣體224、氧化物230a、氧化物230b、氧化物層243B、導電層242B及絕緣層271B的側面與絕緣體222的頂面所形成的角度較佳為60°以上且低於70°。藉由採用這種形狀，在下面的製程中提高絕緣體272等的覆蓋性，並可以減少空洞等缺陷。
此外，有時在上述蝕刻製程中產生的副產物以層狀形成在絕緣體224、氧化物230a、氧化物230b、氧化物層243B、導電層242B及絕緣層271B的側面。在此情況下，該層狀的副產物形成在絕緣體224、氧化物230a、氧化物230b、氧化物243、導電體242及絕緣體271與絕緣體272間。當在形成有該層狀的副產物的狀態下還繼續製程來製造電晶體200時，有時電晶體200的可靠性下降。因此，較佳為去除該層狀的副產物。
接著，在絕緣體222、絕緣體224、氧化物230a、氧化物230b、氧化物層243B、導電層242B及絕緣層271B上形成絕緣體272（參照圖13A至圖13D）。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣體272。在本實施方式中，作為絕緣體272在含氧氣體氛圍下使用鋁靶材藉由脈衝DC濺射法形成氧化鋁。另外，將對基板施加的RF功率設定為0.62W/cm2 以下。較佳為0W/cm2 以上且0.31W/cm2 以下。藉由使RF功率小，可以抑制注入到絕緣體224中的氧量。另外，絕緣體272與絕緣體222的頂面的一部分密接。
此外，絕緣體272也可以具有疊層結構。例如，可以採用利用濺射法形成氧化鋁，並利用濺射法在該氧化鋁上形成氮化矽的結構。在絕緣體272具有這種多層結構時，有時提高抑制水、氫等雜質及氧的擴散的功能。
如此，可以由具有抑制氧擴散的功能的絕緣體272及絕緣層271B覆蓋氧化物230a、氧化物230b、氧化物層243B及導電層242B。由此，可以抑制在後面製程中氧擴散到氧化物230a、氧化物230b、氧化物層243B及導電層242B中。
接著，在絕緣體272上形成成為絕緣體280的絕緣膜。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成該絕緣膜。例如，作為該絕緣膜藉由濺射法形成氧化矽膜即可。藉由在含氧氛圍下使用濺射法形成成為絕緣體280的絕緣膜，可以形成包含過量氧的絕緣體280。藉由使用不需要氫作為沉積氣體的濺射法，可以降低絕緣體280中的氫濃度。此外，在形成該絕緣膜之前也可以進行熱處理。該熱處理也可以在減壓下進行，並其中以不暴露於大氣的方式連續地形成該絕緣膜。藉由進行這種處理，可以去除附著於絕緣體272的表面等的水分及氫，而且減少氧化物230a、氧化物230b、氧化物層243B及絕緣體224中的水分濃度及氫濃度。該熱處理可以採用上述熱處理的條件。
接著，藉由對上述成為絕緣體280的絕緣膜進行CMP處理，形成其頂面平坦的絕緣體280（參照圖13A至圖13D）。此外，也可以在絕緣體280上例如藉由濺射法進行氮化矽的成膜，直到該氮化矽到達絕緣體280為止進行CMP處理。
接著，對絕緣體280的一部分、絕緣體272的一部分、絕緣層271B的一部分、導電層242B的一部分及氧化物層243B的一部分進行加工來形成到達氧化物230b的開口。該開口較佳為以與導電體205重疊的方式形成。藉由形成該開口，形成絕緣體271a、絕緣體271b、導電體242a、導電體242b、氧化物243a及氧化物243b（參照圖14A至圖14D）。
在形成上述開口時，有時氧化物230b的頂部被去除。藉由氧化物230b的一部分被去除，在氧化物230b中形成槽部。根據槽部的深度，既可以在上述開口的形成製程中形成該槽部，又可以在與上述開口的形成製程不同的製程形成該槽部。
此外，可以對絕緣體280的一部分、絕緣體272的一部分、絕緣層271B的一部分、導電層242B的一部分及氧化物層243B的一部分藉由乾蝕刻法或濕蝕刻法進行加工。利用乾蝕刻法的加工適合於微細加工。此外，該加工也可以以互不相同的條件進行。例如，也可以藉由乾蝕刻法對絕緣體280的一部分進行加工，藉由濕蝕刻法對絕緣體272的一部分及絕緣層271B的一部分進行加工，藉由乾蝕刻法對導電層242B的一部分及氧化物層243B的一部分進行加工。另外，也可以以不同條件進行導電層242B的一部分及氧化物層243B的一部分的加工。
在此，有時發生如下：雜質附著於氧化物230a的側面、氧化物230b的頂面及側面、導電體242的側面以及絕緣體280的側面等；雜質擴散到它們的內部。於是，也可以進行去除這種雜質的製程。另外，在進行上述乾蝕刻時，有時在氧化物230b的表面上形成損傷區域。這種損傷區域也可以被去除。作為該雜質，可以舉出起因於如下成分的雜質：絕緣體280、絕緣體272、絕緣層271B的一部分及導電層242B所包含的成分；包含於形成上述開口時使用的裝置所使用的構件中的成分；用於蝕刻的氣體或液體所包含的成分。作為該雜質，例如有鉿、鋁、矽、鉭、氟、氯等。
尤其是，鋁或矽等的雜質妨礙氧化物230b的CAAC-OS化。因此，較佳為減少或去除鋁或矽等妨礙CAAC-OS化的雜質元素。例如，氧化物230b及其附近的鋁原子的濃度可以為5.0原子%以下，較佳為2.0原子%以下，更佳為1.5原子%以下，進一步較佳為1.0原子%以下，尤其較佳為小於0.3原子%。
有時將被鋁或矽等雜質妨礙CAAC-OS化而成為a-like OS（amorphous-like oxide semiconductor）的金屬氧化物的區域稱為非CAAC區域。在非CAAC區域中，結晶結構的緻密度降低，所以產生大量VO H而電晶體容易變成常開啟化。由此，較佳為減少或去除氧化物230b中的非CAAC化區域。
相對於此，氧化物230b較佳為具有層狀的CAAC結構。尤其是，較佳為氧化物230b的汲極的下端部也具有CAAC結構。在此，在電晶體200中，導電體242a或導電體242b及其附近被用作汲極。換言之，導電體242a（導電體242b）的下端部附近的氧化物230b較佳為具有CAAC結構。如此，藉由去除對汲極耐壓帶來顯著影響的汲極端部中的氧化物230b的損傷區域而使其具有CAAC結構，可以進一步抑制電晶體200的電特性的變動。此外，可以進一步提高電晶體200的可靠性。
為了去除上述雜質，也可以進行洗滌處理。作為洗滌方法，有使用洗滌液等的濕式洗滌、使用電漿的電漿處理、使用熱處理的洗滌等，也可以適當地組合上述洗滌。注意，藉由進行該洗滌處理有時上述槽部變深。
作為濕式洗滌，可以使用用碳酸水或純水稀釋氨水、草酸、磷酸或氫氟酸等而成的水溶液、純水或碳酸水等進行洗滌處理。或者，可以使用上述水溶液、純水或碳酸水進行超聲波洗滌。此外，也可以適當地組合上述洗滌。
注意，在本說明書等中，有時將用純水稀釋市售的氟化氫酸的水溶液稱為稀氟化氫酸且將用純水稀釋市售的氨水的水溶液稱為稀氨水。此外，該水溶液的濃度、溫度等可以根據要去除的雜質、被洗滌的半導體裝置的結構等適當地調整即可。稀氨水的氨濃度設定為0.01%以上且5%以下，較佳為設定為0.1%以上且0.5%以下即可。此外，稀氟化氫酸的氟化氫濃度設定為0.01ppm以上且100ppm以下，較佳為設定為0.1ppm以上且10ppm以下即可。
此外，作為超聲波洗滌較佳為使用200kHz以上，較佳為900kHz以上的頻率。藉由使用該頻率，可以降低對氧化物230b等造成的損傷。
此外，可以多次進行上述洗滌處理，也可以按每個洗滌處理改變洗滌液。例如，也可以作為第一洗滌處理進行使用稀氟化氫酸或稀氨水的處理，作為第二洗滌處理進行使用純水或碳酸水的處理。
作為上述洗滌處理，在本實施方式中，使用稀氟化氫酸進行濕式洗滌，然後用純水或碳酸水進行濕式洗滌。藉由進行該洗滌處理，可以去除附著於氧化物230a、氧化物230b等的表面或者擴散到其內部的雜質。並且，可以提高氧化物230b的結晶性。
可以在上述蝕刻或上述洗滌後進行熱處理。熱處理以100℃以上且450℃以下，較佳為以350℃以上且400℃以下進行即可。熱處理在氮氣體、惰性氣體或包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，熱處理較佳為在氧氛圍下進行。由此，對氧化物230a及氧化物230b供應氧，從而可以減少氧空位VO 。此外，藉由進行上述熱處理，可以提高氧化物230b的結晶性。熱處理也可以在減壓狀態下進行。或者，也可以在氧氛圍下進行熱處理，然後以不暴露於大氣的方式在氮氛圍下連續地進行熱處理。
接著，形成成為絕緣體250a的絕緣膜250A（參照圖15A至圖15D）。在此，也可以在形成絕緣膜250A之前進行熱處理，並且較佳的是，該熱處理在減壓下進行，以不暴露於大氣的方式連續形成絕緣膜250A。此外，該熱處理較佳為在包含氧的氛圍下進行。藉由進行這種處理，可以去除附著於氧化物230b的表面等的水分及氫，而且減少氧化物230a、氧化物230b中的水分濃度及氫濃度。熱處理的溫度較佳為100℃以上且400℃以下。
可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣膜250A。絕緣膜250A較佳為使用減少或去除氫原子的氣體的成膜方法形成。由此，可以降低絕緣膜250A的氫濃度。絕緣膜250A在後面製程中成為與氧化物230b接觸的絕緣體250，所以如此那樣氫濃度得到降低是較佳的。
此外，絕緣膜250A較佳為使用ALD法形成。被微型化的電晶體200的被用作閘極絕緣膜的絕緣體250需要其厚度非常薄（例如，5nm以上且30nm以下左右）且不均勻小。對此，ALD法是交替地導入前驅物及反應物（氧化劑）進行的成膜方法，由於膜的厚度可以根據反復該循環的次數進行調整，所以ALD法可以精密地調整厚度。因此，可以實現對微型化了的電晶體200必要的閘極絕緣膜的厚度的精度。此外，如圖15B及圖15C所示，絕緣膜250A需要以高覆蓋率地形成在由絕緣體280等形成的開口的底面及側面。由於可以在該開口的底面及側面上沉積每一層的原子層，所以可以對該開口高覆蓋率地形成絕緣膜250A。
此外，例如，在使用PECVD法進行絕緣膜250A的成膜時，含氫的沉積氣體在電漿中被分解而產生大量氫自由基。在藉由氫自由基的還原反應氧化物230b中的氧被抽出而形成VO H時，氧化物230b中的氫濃度提高。然而，在使用ALD法形成絕緣膜250A時，在導入前驅物時和導入反應物時都可以抑制氫自由基的產生。因此，藉由使用ALD法形成絕緣膜250A，可以防止氧化物230b中的氫濃度提高。
當在形成絕緣膜250A之前不進行上述雜質的去除時，該雜質有時留在氧化物230a、氧化物230b、導電體242、絕緣體280等與絕緣體250a之間。
接著，也可以在含氧氛圍下進行微波處理（參照圖15A至圖15D）。在此，圖15B至圖15D所示的虛線表示微波、RF等高頻、氧電漿或氧自由基等。微波處理例如較佳為使用包括用微波產生高密度電漿的電源的微波處理裝置。此外，微波處理裝置也可以包括對基板一側施加RF的電源。藉由使用高密度電漿，可以生成高密度的氧自由基。此外，藉由對基板一側施加RF，可以將由高密度電漿生成的氧離子高效地導入到氧化物230b中。此外，上述微波處理較佳為在減壓下進行，壓力為60Pa以上，較佳為133Pa以上，更佳為200Pa以上，進一步較佳為400Pa以上，且為700Pa以下即可。以50%以下的氧流量比（O2 /O2 +Ar），較佳為以10%以上且30%以下的氧流量比進行即可。此外，處理溫度為750℃以下，較佳為500℃以下，例如為400℃左右即可。此外，也可以在進行氧電漿處理之後以不暴露於大氣的方式連續進行熱處理。
如圖15B至圖15D所示，藉由在含氧氛圍下進行微波處理，可以使用微波或RF等高頻使氧氣體電漿化而使該氧電漿作用於氧化物230b的導電體242a與導電體242b間的區域。此時，也可以將微波或RF等高頻照射到區域230bc。換言之，可以使該微波或RF等高頻、氧電漿等在圖4所示的區域230bc中作用。藉由電漿、微波等的作用，可以使區域230bc的VO H分開來從區域230bc去除氫H。換言之，在區域230bc中發生“VO H→H+VO ”的反應而降低包含在區域230bc中的氫濃度。因此，可以減少區域230bc中的氧空位及VO H而降低載子濃度。此外，藉由對形成在區域230bc中的氧空位供應在上述氧電漿中產生的氧自由基或包含在絕緣體250中的氧，可以進一步降低區域230bc中的氧空位，由此可以降低載子濃度。
另一方面，在圖4所示的區域230ba及區域230bb上設置導電體242a及導電體242b。如圖15B至圖15D所示，導電體242a及導電體242b遮蔽微波或RF等高頻、氧電漿等的作用，所以不作用於區域230ba及區域230bb。由此，藉由微波處理在區域230ba及區域230bb中不發生VO H的下降及過多的氧的供應，所以可以防止載子濃度的降低。
如上所述，可以由氧化物半導體的區域230bc選擇性地去除氧空位及VO H而使區域230bc成為i型或實質上i型。並且，可以抑制被用作源極區域或汲極區域的區域230ba及區域230bb供應過多的氧而保持n型化。由此，可以抑制電晶體200的電特性變動而抑制在基板面內電晶體200的電特性不均勻。
因此，可以提供一種電晶體特性的不均勻小的半導體裝置。此外，可以提供一種可靠性良好的半導體裝置。此外，可以提供一種具有良好的電特性的半導體裝置。
接著，形成成為絕緣體250b的絕緣膜250B（參照圖16A至圖16D）。絕緣膜250B可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成。作為絕緣膜250B，較佳為使用具有抑制氧的擴散的功能的絕緣體。藉由採用這種結構，可以抑制包含在絕緣體250a中的氧擴散到導電體260。換言之，可以抑制對氧化物230供應的氧量的減少。此外，可以抑制因包含在絕緣體250a中的氧導致的導電體260的氧化。例如，絕緣膜250A可以使用能夠用於上述絕緣體250的材料設置，絕緣膜250B可以使用與絕緣體222相同的材料設置。
作為絕緣膜250B，明確而言，可以使用包含選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺、鎂等中的一種或兩種以上的金屬氧化物或者能夠用作氧化物230的金屬氧化物。特別是，較佳為使用包含鋁和鉿中的一者或兩者的氧化物的絕緣體。
在本實施方式中，作為絕緣膜250A藉由CVD法形成氧氮化矽，作為絕緣膜250B藉由熱ALD法形成氧化鉿。
另外，也可以在形成絕緣膜250B之後進行微波處理。該微波處理也可以使用上述形成絕緣膜250A之後進行的微波處理條件。另外，也可以在形成絕緣膜250B之後進行微波處理而在形成絕緣膜250A之後不進行微波處理。
另外，也可以在對所形成的絕緣膜250A及絕緣膜250B各自進行微波處理之後在保持減壓狀態下進行熱處理。藉由進行這種處理，可以高效地去除絕緣膜250A中、絕緣膜250B中、氧化物230b中及氧化物230a中的氫。此外，氫的一部分有時被導電體242（導電體242a及導電體242b）吸雜。此外，也可以在進行微波處理之後保持減壓狀態反復進行熱處理的步驟。藉由反復進行熱處理，可以進一步高效地去除絕緣膜250A中、氧化物230b中及氧化物230a中的氫。注意，熱處理溫度較佳為300℃以上且500℃以下。
此外，藉由進行微波處理而改變絕緣膜250A及絕緣膜250B的膜品質，可以抑制氫、水、雜質等的擴散。由此，可以抑制因成為導電體260的導電膜的成膜等後製程或熱處理等後處理而氫、水、雜質等經過絕緣體250擴散到氧化物230b、氧化物230a等。
接著，依次形成成為導電體260a的導電膜及成為導電體260b的導電膜。成為導電體260a的導電膜及成為導電體260b的導電膜可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等形成。在本實施方式中，利用ALD法形成成為導電體260a的導電膜，利用CVD法形成成為導電體260b的導電膜。
接著，藉由利用CMP處理直到絕緣體280露出為止對絕緣膜250A、絕緣膜250B、成為導電體260a的導電膜及成為導電體260b的導電膜進行拋光，來形成絕緣體250a、絕緣體250b及導電體260（導電體260a及導電體260b）（參照圖17A至圖17D）。由此，絕緣體250以覆蓋到達氧化物230b的開口及氧化物230b的槽部的內壁（側壁及底面）的方式配置。此外，導電體260隔著絕緣體250以填充上述開口及上述槽部的方式配置。
接著，也可以在與上述熱處理同樣的條件下進行熱處理。在本實施方式中，在氮氛圍下以400℃的溫度進行1小時的處理。藉由該熱處理，可以減少絕緣體250及絕緣體280中的水分濃度及氫濃度。此外，在上述熱處理之後，以不暴露於大氣的方式連續地進行絕緣體282的形成。
接著，在絕緣體250上、導電體260上及絕緣體280上連續地形成絕緣體282a及絕緣體282b（參照圖18A至圖18D）。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣體282a及絕緣體282b。絕緣體282a及絕緣體282b較佳為使用濺射法形成。藉由使用不需要氫作為沉積氣體的濺射法，可以降低絕緣體282a及絕緣體282b中的氫濃度。
在本實施方式中，作為絕緣體282a及絕緣體282b在含氧氣體氛圍下使用鋁靶材藉由脈衝DC濺射法形成氧化鋁。藉由使用脈衝DC濺射法，可以使厚度更均勻而提高濺射速率及膜品質。另外，將對基板施加的RF功率設定為1.86W/cm2 以下。較佳為0W/cm2 以上且0.31W/cm2 以下。藉由使RF功率小，可以抑制注入到絕緣體280中的氧量。在本實施方式中，將對基板施加的RF功率設定為0W/cm2 來形成絕緣體282a，將對基板施加的RF功率設定為0.31W/cm2 來形成絕緣體282b。
接著，對絕緣體282a的一部分及絕緣體282b的一部分進行加工來形成開口區域400（參照圖19D）。在開口區域400中，絕緣體280有時具有凹部。在加工絕緣體282a的一部分、絕緣體282b的一部分及絕緣體280的一部分時，可以使用濕蝕刻，但是對微型加工來說乾蝕刻是較佳的。另外，絕緣體280的凹部的深度為半導體裝置中的絕緣體280的最大厚度的1/4以上且1/2以下。
接著，直到到達絕緣體212的頂面為止對絕緣體282a、絕緣體282b、絕緣體280、絕緣體272、絕緣體222、絕緣體216及絕緣體214各自的一部分進行加工（參照圖20A至圖20C）。在進行該加工時，可以使用濕蝕刻，但是對微型加工來說乾蝕刻是較佳的。
接著，也可以進行熱處理。熱處理以250℃以上且650℃以下的溫度，較佳為以400℃以上且600℃以下的溫度進行即可。另外，該熱処理較佳為低於形成氧化膜243A後進行的熱処理溫度。此外，熱処理在氮氣體或惰性氣體氛圍下進行。藉由進行該熱処理，可以從因加工絕緣體282a、絕緣體282b、絕緣體280、絕緣體272、絕緣體222、絕緣體216及絕緣體214而形成的絕緣體280的側面向外部釋放包含在絕緣體280中的氧及鍵合於該氧的氫。另外，可以將包含在絕緣體280中的氧及鍵合於該氧的氫經由開口區域400釋放到外部。注意，鍵合於氧的氫被釋放為水。因此，可以減少包含在絕緣體280中的不需的氧以及氫。此外，熱処理可以在形成開口區域400之後進行，並可以在加工絕緣體280、絕緣體272、絕緣體222、絕緣體216及絕緣體214之後進行。
接著，在絕緣體282b上形成絕緣體283（參照圖21A至圖21D）。在開口區域400中，絕緣體283較佳為與絕緣體280接觸。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣體283。絕緣體283較佳為使用濺射法形成。藉由使用不需要氫作為沉積氣體的濺射法，可以降低絕緣體283中的氫濃度。此外，絕緣體283也可以採用多層結構。例如，可以藉由濺射法形成氮化矽，並在該氮化矽上藉由ALD法形成氮化矽。藉由由阻擋性高的絕緣體283及絕緣體212包圍電晶體200，可以防止水分及氫從外部進入。
接著，在絕緣體283上形成絕緣體274（參照圖21B至圖21D）。絕緣體274可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等形成。在本實施方式中，作為絕緣體274利用CVD法形成氧化矽。
接著，藉由使用CMP処理直到絕緣體283露出為止對絕緣體274進行拋光，來使絕緣體274的頂面平坦（參照圖21B至圖21D）。有時藉由該CMP處理絕緣體283的頂面的一部分被去除。另外，藉由該CMP処理，開口區域400內的絕緣體283上被絕緣體274的一部分填充。
接著，在絕緣體274上及絕緣體283上形成絕緣體286（參照圖21A至圖21D）。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣體286。在本實施方式中，作為絕緣體286利用濺射法形成氧化矽。
接著，在絕緣體271、絕緣體272、絕緣體280、絕緣體282、絕緣體283及絕緣體286中形成到達導電體242的開口（參照圖21A及圖21B）。在形成該開口時，可以利用光微影法。注意，在圖21A中該開口在俯視時的形狀為圓形，但是不侷限於此。例如，在俯視時，該開口也可以具有橢圓等大致圓形形狀、四角形等多角形形狀、使四角形等多角形的角部帶弧形的形狀。
接著，形成成為絕緣體241的絕緣膜，並對該絕緣膜進行各向異性蝕刻來形成絕緣體241（參照圖21B）。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成成為絕緣體241的絕緣膜。作為成為絕緣體241的絕緣膜，較佳為使用具有抑制氧的透過的功能的絕緣膜。例如，較佳為藉由ALD法形成氧化鋁。或者，較佳為使用PEALD法形成氮化矽。氮化矽對氫具有高阻擋性，所以是較佳的。
此外，作為對成為絕緣體241的絕緣膜進行的各向異性蝕刻，例如可以採用乾蝕刻法等。藉由在開口的側壁部設置絕緣體241，可以抑制來自外部的氧的透過，並防止接下來要形成的導電體240a及導電體240b的氧化。此外，可以防止水、氫等雜質從導電體240a及導電體240b擴散到外部。
接著，形成成為導電體240a及導電體240b的導電膜。成為導電體240a及導電體240b的導電膜較佳為具有包含具有抑制水、氫等雜質的透過的功能的導電體的疊層結構。例如，可以具有氮化鉭、氮化鈦等與鎢、鉬、銅等的疊層。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成成為導電體240的導電膜。
接著，藉由進行CMP處理，去除成為導電體240a及導電體240b的導電膜的一部分，使絕緣體274的頂面露出。其結果是，上述導電膜只殘留在上述開口中，由此可以形成其頂面平坦的導電體240a及導電體240b（參照圖21B）。注意，有時由於該CMP處理而絕緣體286的頂面的一部分被去除。
接著，形成成為導電體246的導電膜。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成成為導電體246的導電膜。
接著，藉由光微影法對成為導電體246的導電膜進行加工，來形成與導電體240a的頂面接觸的導電體246a及與導電體240b的頂面接觸的導電體246b。此時，雖然未圖示，但是導電體246a及導電體246b與絕緣體286不重疊的區域的絕緣體286的一部分有時被去除。
藉由上述製程，可以製造包括圖3A至圖3D所示的電晶體200的半導體裝置。如圖6A至圖21D所示，藉由使用本實施方式所示的半導體裝置的製造方法，可以製造電晶體200。
＜微波處理裝置＞ 以下，說明可以在上述半導體裝置的製造方法中使用的微波處理裝置。
首先，參照圖22、圖23及圖24對製造半導體裝置等時雜質混入較少的製造裝置的結構進行說明。
圖22示意性地示出單片數學式多室製造裝置2700的俯視圖。製造裝置2700包括：具備收納基板的盒2761和進行基板對準的對準機2762的大氣側基板供應室2701；從大氣側基板供應室2701傳送基板的大氣側基板傳送室2702；進行基板的搬入且將室內的壓力從大氣壓切換為減壓或從減壓切換為大氣壓的負載鎖定室2703a；進行基板的搬出且將室內的壓力從減壓切換為大氣壓或從大氣壓切換為減壓的卸載閉鎖室2703b；在真空中進行基板的傳送的傳送室2704；處理室2706a；處理室2706b；處理室2706c；以及處理室2706d。
此外，大氣側基板傳送室2702與負載鎖定室2703a以及卸載閉鎖室2703b連接，負載鎖定室2703a以及卸載閉鎖室2703b與傳送室2704連接，傳送室2704與處理室2706a、處理室2706b、處理室2706c以及處理室2706d連接。
在各室之間的連接部設置有閘閥GV，由此除了大氣側基板供應室2701及大氣側基板傳送室2702以外，各室可以獨立地保持為真空狀態。在大氣側基板傳送室2702中設置有傳送機器人2763a，並且在傳送室2704中設置有傳送機器人2763b。藉由利用傳送機器人2763a及傳送機器人2763b可以在製造裝置2700中傳送基板。
傳送室2704及各處理室的背壓（全壓）例如為1×10-4 Pa以下，較佳為3×10-5 Pa以下，更佳為1×10-5 Pa以下。傳送室2704及各處理室的質量電荷比（m/z）是18的氣體分子（原子）的分壓例如為3×10-5 Pa以下，較佳為1×10-5 Pa以下，更佳為3×10-6 Pa以下。此外，傳送室2704及各處理室的m/z是28的氣體分子（原子）的分壓例如為3×10-5 Pa以下，較佳為1×10-5 Pa以下，更佳為3×10-6 Pa以下。傳送室2704及各處理室的m/z是44的氣體分子（原子）的分壓例如為3×10-5 Pa以下，較佳為1×10-5 Pa以下，更佳為3×10-6 Pa以下。
傳送室2704及各處理室內的全壓及分壓可以使用質量分析器測量。例如，使用由ULVAC，Inc.製造的四極質量分析器（也稱為Q-mass）Qulee CGM-051即可。
此外，傳送室2704及各處理室較佳為具有外部洩漏或內部洩漏少的結構。例如，傳送室2704及各處理室的洩漏率為3×10-6 Pa･m3 /s以下，較佳為1×10-6 Pa･m3 /s以下。此外，例如，將m/z是18的氣體分子（原子）的洩漏率設定為1×10-7 Pa･m3 /s以下，較佳為設定為3×10-8 Pa･m3 /s以下。此外，例如，將m/z是28的氣體分子（原子）的洩漏率設定為1×10-5 Pa･m3 /s以下，較佳為設定為1×10-6 Pa･m3 /s以下。此外，例如，將m/z是44的氣體分子（原子）的洩漏率設定為3×10-6 Pa･m3 /s以下，較佳為設定為1×10-6 Pa･m3 /s以下。
洩漏率可以根據利用上述質量分析器測量出的全壓及分壓算出。洩漏率取決於外部洩漏及內部洩漏。外部洩漏是指由於微小的孔或密封不良等，氣體從真空系統的外部流入的現象。內部洩漏起因於來自真空系統中的閥等隔板的洩漏或來自內部構件的釋放氣體。為了將洩漏率設定為上述數值以下，需要從外部洩漏及內部洩漏的兩個方面採取措施。
例如，較佳為使用金屬墊片對傳送室2704及各處理室的開閉部分進行密封。金屬墊片較佳為使用由氟化鐵、氧化鋁或氧化鉻覆蓋的金屬。金屬墊片的緊密性比O形環高，因此可以降低外部洩漏。藉由利用由氟化鐵、氧化鋁、氧化鉻等覆蓋鈍態的金屬，可以抑制從金屬墊片釋放的包含雜質的釋放氣體，由此可以降低內部洩漏。
作為構成製造裝置2700的構件，使用包含雜質的釋放氣體少的鋁、鉻、鈦、鋯、鎳或釩。另外，也可以使用上述包含雜質的釋放氣體少的金屬覆蓋含有鐵、鉻及鎳等的合金。含有鐵、鉻及鎳等的合金具有剛性，耐熱且適於加工。在此，藉由進行拋光等減少構件表面上的凹凸以縮小表面積，可以減少釋放氣體。
或者，也可以使用氟化鐵、氧化鋁、氧化鉻等覆蓋上述製造裝置2700的構件。
製造裝置2700的構件較佳為儘量只由金屬構成，例如當設置由石英等構成的觀察窗（viewing window）等時，為了抑制釋放氣體，較佳為由其厚度薄的氟化鐵、氧化鋁或氧化鉻等覆蓋觀察窗的表面。
雖然存在於傳送室2704及各處理室內的附著物附著於內壁等而不影響到傳送室2704及各處理室的壓力，但是該附著物成為對傳送室2704及各處理室進行排氣時產生的氣體釋放的原因。因此，雖然洩漏率與排氣速度不相關，但是使用排氣能力高的泵儘量地使存在於傳送室2704及各處理室內的附著物脫離並預先進行排氣是十分重要的。為了促進附著物的脫離，也可以對傳送室2704及各處理室進行烘烤。藉由進行烘烤，可以將附著物的脫離速度提高到10倍左右。烘烤以100℃以上且450℃以下進行即可。此時，藉由一邊將惰性氣體導入傳送室2704及各處理室一邊去除附著物，可以進一步提高僅藉由排氣不容易脫離的水等的脫離速度。此外，藉由對導入的惰性氣體以與烘烤溫度相同程度的溫度進行加熱，可以進一步提高附著物的脫離速度。這裡，作為惰性氣體較佳為使用稀有氣體。
此外，較佳為藉由導入被加熱的稀有氣體等惰性氣體或氧等提高傳送室2704及各處理室內的壓力，並在經過一定時間之後再次對傳送室2704及各處理室進行排氣處理。可以由被加熱的氣體的導入使傳送室2704及各處理室內的附著物脫離，由此可以減少存在於傳送室2704及各處理室內的雜質。有效的是將該處理反復進行2次以上且30次以下，較佳為5次以上且15次以下。明確地說，藉由導入40℃以上且400℃以下，較佳為50℃以上且200℃以下的惰性氣體或氧等來將傳送室2704及各處理室內的壓力設定為0.1Pa以上且10kPa以下，較佳為1Pa以上且1kPa以下，更佳為5Pa以上且100Pa以下，並將保持壓力的期間設定為1分鐘以上且300分鐘以下，較佳為5分鐘以上且120分鐘以下，即可。然後，對傳送室2704及各處理室進行排氣5分鐘以上且300分鐘以下，較佳為10分鐘以上且120分鐘以下。
接著，使用圖23所示的剖面示意圖說明處理室2706b及處理室2706c。
處理室2706b及處理室2706c例如是能夠對被處理物進行微波處理的處理室。注意，處理室2706b與處理室2706c的不同之處僅在於進行微波處理時的氛圍。因為處理室2706b和處理室2706c的其他結構相同，所以下面一併說明。
處理室2706b及處理室2706c包括縫隙天線板2808、電介質板2809、基板架2812以及排氣口2819。此外，在處理室2706b及處理室2706c的外部等設置有氣體供應源2801、閥2802、高頻產生器2803、波導管2804、模式轉換器2805、氣體管2806、波導管2807、匹配器（matching box）2815、高頻電源2816、真空泵2817以及閥2818。
高頻產生器2803藉由波導管2804與模式轉換器2805連接。模式轉換器2805藉由波導管2807與縫隙天線板2808連接。縫隙天線板2808與電介質板2809接觸地配置。此外，氣體供應源2801藉由閥2802與模式轉換器2805連接。並且，由經過模式轉換器2805、波導管2807及電介質板2809的氣體管2806對處理室2706b及處理室2706c導入氣體。此外，真空泵2817具有藉由閥2818及排氣口2819從處理室2706b及處理室2706c排出氣體等的功能。此外，高頻電源2816藉由匹配器2815與基板架2812連接。
基板架2812能夠保持基板2811。例如，基板架2812具有對基板2811進行靜電卡盤或機械卡盤的功能。此外，基板架2812具有由高頻電源2816供應功率的電極的功能。此外，基板架2812在其內部包括加熱機構2813並具有對基板2811進行加熱的功能。
作為真空泵2817，可以使用例如乾燥泵、機械增壓泵、離子泵、鈦昇華泵、低溫泵或渦輪分子泵等。此外，除了真空泵2817以外，還可以使用低溫冷阱。當使用低溫泵及低溫冷阱時可以高效地排出水，這是特別較佳的。
作為加熱機構2813，例如使用利用電阻發熱體等進行加熱的加熱機構即可。或者，還可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來進行加熱的加熱機構。例如，可以使用GRTA（Gas Rapid Thermal Annealing：氣體快速熱退火）或LRTA（Lamp Rapid Thermal Annealing：燈快速熱退火）等的RTA（Rapid Thermal Annealing：快速熱退火）。GRTA利用高溫氣體進行熱處理。作為氣體使用惰性氣體。
此外，氣體供應源2801可以藉由質量流量控制器與精製器連接。作為氣體，較佳為使用露點為-80℃以下，較佳為-100℃以下的氣體。例如，可以使用氧氣體、氮氣體及稀有氣體（氬氣體等）。
作為電介質板2809例如使用氧化矽（石英）、氧化鋁（alumina）或氧化釔（yttria）等即可。此外，也可以在電介質板2809的表面進一步形成有其他保護層。作為保護層可以使用氧化鎂、氧化鈦、氧化鉻、氧化鋯、氧化鉿、氧化鉭、氧化矽、氧化鋁或氧化釔等。因為電介質板2809暴露於後述的高密度電漿2810的特別高密度區域中，所以藉由設置保護層可以緩和損傷。其結果是，可以抑制進行處理時的微粒的增加等。
高頻產生器2803具有例如產生0.3GHz以上且3.0GHz以下、0.7GHz以上且1.1GHz以下或者2.2GHz以上且2.8GHz以下的微波的功能。高頻產生器2803所產生的微波藉由波導管2804傳送到模式轉換器2805。在模式轉換器2805中，將被傳送的TE模式的微波轉換為TEM模式的微波。然後，該微波藉由波導管2807傳送到縫隙天線板2808。在縫隙天線板2808中設置有多個縫隙，微波透過該縫隙及電介質板2809。然後，在電介質板2809的下方產生電場而可以生成高密度電漿2810。高密度電漿2810包括根據從氣體供應源2801供應的氣體種類的離子及自由基。例如，高密度電漿2810包括氧自由基等。
此時，藉由利用在高密度電漿2810中生成的離子及自由基可以改善基板2811上的膜品質等。此外，有時較佳為使用高頻電源2816對基板2811一側施加偏壓。作為高頻電源2816，例如可以使用13.56MHz、27.12MHz等頻率的RF電源。藉由對基板一側施加偏壓，可以高效地使高密度電漿2810中的離子到達基板2811上的膜等的開口部的深部。
例如，藉由從氣體供應源2801導入氧，可以在處理室2706b或處理室2706c內進行使用高密度電漿2810的氧自由基處理。
接著，使用圖24所示的剖面示意圖說明處理室2706a及處理室2706d。
處理室2706a及處理室2706d例如是能夠對被處理物照射電磁波的處理室。注意，處理室2706a與處理室2706d的不同之處僅在於電磁波的種類。因為處理室2706a和處理室2706d的其他結構相同，所以下面一併說明。
處理室2706a及處理室2706d包括一個或多個燈2820、基板架2825、氣體導入口2823以及排氣口2830。此外，在處理室2706a及處理室2706d的外部等設置有氣體供應源2821、閥2822、真空泵2828以及閥2829。
氣體供應源2821藉由閥2822與氣體導入口2823連接。真空泵2828藉由閥2829與排氣口2830連接。燈2820與基板架2825相對地配置。基板架2825具有保持基板2824的功能。此外，基板架2825在其內部包括加熱機構2826並具有對基板2824進行加熱的功能。
作為燈2820，例如可以使用具有放射可見光或紫外線光等的電磁波的功能的光源。例如，可以使用具有放射在10nm以上且2500nm以下、500nm以上且2000nm以下或者40nm以上且340nm以下的波長區域中具有峰值的電磁波的功能的光源。
例如，作為燈2820，可以使用鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的光源。
例如，從燈2820放射的電磁波的一部分或全部被基板2824抽吸，由此可以改善基板2824上的膜等的品質。例如，可以生成或減少缺陷、或者可以去除雜質。此外，在對基板2824進行加熱的同時生成或降低缺陷、或者去除雜質的情況下，可以高效地生成或降低缺陷、或者可以去除雜質。
或者，例如，也可以利用從燈2820發射的電磁波使基板架2825發熱，由此對基板2824進行加熱。在此情況下，不需要在基板架2825的內部包括加熱機構2826。
真空泵2828可參照關於真空泵2817的記載。此外，加熱機構2826可參照關於加熱機構2813的記載。此外，氣體供應源2821可參照關於氣體供應源2801的記載。
藉由使用上述製造裝置，可以抑制雜質混入到被處理物並可以改善膜品質。
＜半導體裝置的變形例子＞ 以下，使用圖25A至圖28B說明本發明的一個實施方式的半導體裝置的一個例子。
每個圖式中的A是半導體裝置的俯視圖。每個圖式中的B是沿著A中的點劃線A1-A2的部分的剖面圖。每個圖式中的C是沿著A中的點劃線A3-A4的部分的剖面圖。每個圖式中的D是沿著A中的點劃線A5-A6的部分的剖面圖。為了明確起見，在每個圖式中的A的俯視圖中省略部分組件。
注意，在各圖式A至D所示的半導體裝置中，對具有與＜半導體裝置的結構例子＞所示的半導體裝置的組件相同的功能的組件附加相同的符號。注意，本節中的構成半導體裝置的材料可以使用在＜半導體裝置的結構例子＞中詳細說明的材料。
＜半導體裝置的變形例子1＞ 圖25A至圖25D所示的半導體裝置是圖3A至圖3D所示的半導體裝置的變形例子。圖25A至圖25D所示的半導體裝置與圖3A至圖3D所示的半導體裝置的不同之處在於：包括氧化物230c及氧化物230d。
圖25A至圖25D所示的半導體裝置還包括氧化物230b上的氧化物230c及氧化物230c上的氧化物230d。氧化物230c及氧化物230d設置在形成在絕緣體280及絕緣體272中的開口中。此外，氧化物230c與氧化物243a的側面、氧化物243b的側面、導電體242a的側面、導電體242b的側面、絕緣體271a的側面、絕緣體271b的側面及絕緣體272的側面接觸。此外，氧化物230c的頂面及氧化物230d的頂面與絕緣體282接觸。
此外，藉由在氧化物230c上配置氧化物230d，可以抑制雜質從形成在氧化物230d的上方的結構物向氧化物230b或氧化物230c擴散。此外，藉由在氧化物230c上配置氧化物230d，可以抑制氧從氧化物230b或氧化物230c向上方擴散。
此外，在從電晶體的通道長度的剖面看時，較佳的是，氧化物230b設置有槽部且氧化物230c埋入於該槽部。此時，氧化物230c以覆蓋該槽部的內壁（側壁及底面）的方式配置。此外，氧化物230c的厚度較佳為與該槽部的深度大致相同。藉由採用上述結構，即使在形成用於埋入導電體260等的開口時相當於開口底部的氧化物230b的表面上形成有損傷區域，也可以去除該損傷區域。由此，可以抑制起因於損傷區域的電晶體200的電特性的不良。
在此，較佳的是，用於氧化物230c的金屬氧化物中的In與元素M的原子個數比大於用於氧化物230a或氧化物230d的金屬氧化物中的相對於元素M的In的原子個數比。
注意，在使氧化物230c成為載子的主要路徑時，較佳的是，氧化物230c中的相對於主要成分的金屬元素的銦的原子個數比大於氧化物230b中的相對於主要成分的金屬元素的銦的原子個數比。此外，氧化物230c中的In與元素M的原子個數比較佳為大於氧化物230b中的In與元素M的原子個數比。藉由將銦的含量多的金屬氧化物用於通道形成區域，可以增大電晶體的通態電流。因此，藉由使氧化物230c中的相對於主要成分的金屬元素的銦的原子個數比大於氧化物230b中的相對於主要成分的金屬元素的銦的原子個數比，可以使氧化物230c成為載子的主要路徑。此外，較佳的是，氧化物230c的導帶底比氧化物230a及氧化物230b的導帶底更遠離於真空能階。換言之，氧化物230c的電子親和力較佳為大於氧化物230a及氧化物230b的電子親和力。此時，載子的主要路徑為氧化物230c。
明確而言，作為氧化物230c，使用In：M：Zn=4：2：3[原子個數比]或其附近的組成、In：M：Zn=5：1：3[原子個數比]或其附近的組成、In：M：Zn=10：1：3[原子個數比]或其附近的組成的金屬氧化物、或者銦氧化物即可。
此外，較佳為作為氧化物230c使用CAAC-OS，並且氧化物230c所包含的結晶的c軸較佳為沿大致垂直於氧化物230c的被形成面或頂面的方向配向。CAAC-OS具有容易將氧向垂直於c軸的方向上移動的性質。因此，可以將氧化物230c所包含的氧高效率地供應到氧化物230b。
氧化物230d較佳為包含構成用於氧化物230c的金屬氧化物的金屬元素中的至少一個，更佳為包含所有該金屬元素。例如，較佳的是，作為氧化物230c使用In-M-Zn氧化物、In-Zn氧化物或銦氧化物，作為氧化物230d使用In-M-Zn氧化物、M-Zn氧化物或元素M的氧化物。由此，可以降低氧化物230c與氧化物230d的介面的缺陷態密度。
較佳的是，使氧化物230d的導帶底比氧化物230c的導帶底更接近於真空能階。換言之，氧化物230d的電子親和力較佳為小於氧化物230c的電子親和力。在此情況下，氧化物230d較佳為使用可用於氧化物230a或氧化物230b的金屬氧化物。此時，載子的主要路徑為氧化物230c。
明確而言，作為氧化物230c，使用In：M：Zn=4：2：3[原子個數比]或其附近的組成、In：M：Zn=5：1：3[原子個數比]或其附近的組成、In：M：Zn=10：1：3[原子個數比]或其附近的組成的金屬氧化物、或者銦氧化物即可。此外，作為氧化物230d，使用In：M：Zn=1：3：4[原子個數比]或其附近的組成、M：Zn=2：1[原子個數比]或其附近的組成、M：Zn=2：5[原子個數比]或其附近的組成的金屬氧化物或者元素M的氧化物即可。注意，附近的組成包括所希望的原子個數比的±30%的範圍。此外，作為元素M較佳為使用鎵。
此外，氧化物230d較佳為比氧化物230c抑制氧的擴散或透過的金屬氧化物。藉由在絕緣體250與氧化物230c間設置氧化物230d，可以藉由氧化物230c對氧化物230b高效地供應氧。
此外，當使用於氧化物230d的金屬氧化物中的相對於主要成分的金屬元素的In的原子個數比小於用於氧化物230c的氧化物的金屬氧化物中的相對於主要成分的金屬元素的In的原子個數比時，可以抑制In擴散到絕緣體250一側。例如，較佳為使氧化物230d中的In與元素M的原子個數比大於氧化物230c中的In與元素M的原子個數比。由於絕緣體250被用作閘極絕緣體，因此在In進入絕緣體250等的情況下導致電晶體的特性不良。因此，藉由在氧化物230c與絕緣體250之間設置氧化物230d，可以提供一種可靠性高的半導體裝置。
注意，氧化物230c也可以設置在每個電晶體200中。換言之，電晶體200的氧化物230c也可以不接觸於與該電晶體200相鄰的電晶體200的氧化物230c。此外，也可以將電晶體200的氧化物230c和相鄰於該電晶體200的電晶體200的氧化物230c分離。換言之，氧化物230c也可以不配置在電晶體200和相鄰於該電晶體200的電晶體200之間。
在多個電晶體200在通道寬度方向上排列的半導體裝置具有上述結構時，在電晶體200中分別獨立地設置氧化物230c。因此，可以抑制電晶體200和相鄰於該電晶體200的電晶體200之間產生寄生電晶體而可以抑制產生上述洩漏路徑。因此，可以提供一種具有良好電特性且可以實現微型化或高積體化的半導體裝置。
＜半導體裝置的變形例子2＞ 以下，使用圖26A及圖26B說明本發明的一個實施方式的半導體裝置的一個例子。
圖26A是半導體裝置的俯視圖。另外，圖26B是沿著圖26A中的點劃線A3-A4的部分的剖面圖。注意，沿著圖26A中的點劃線A1-A2的部分的剖面圖可以參照圖3B所示的電晶體200。為了明確起見，在圖26A的俯視圖中省略部分組件。
注意，在圖3A至圖3D所示的半導體裝置中，對具有與構成＜半導體裝置的結構例子＞所示的半導體裝置的組件相同的功能的結構附加相同元件符號。注意，本節中的構成半導體裝置的材料可以使用在＜半導體裝置的結構例子＞中詳細說明的材料。
圖26A及圖26B所示的半導體裝置是圖3A至圖3D所示的半導體裝置的變形例子。圖26A及圖26B所示的半導體裝置的與圖3A至圖3D所示的半導體裝置不同之處在於：電晶體200包括n個氧化物230（氧化物230_1至氧化物230_n，n為自然數）。另外，氧化物230_1至氧化物230_n各自包括通道形成區域。
在圖26A及圖26B所示的半導體裝置中，在多個通道形成區域的頂面及側面隔著絕緣體250設置有導電體260。另外，導電體246（導電體246a及導電體246b）延伸在A3-A4方向上，該導電體246藉由導電體240與氧化物230_1至氧化物230_n電連接。
也就是說，在圖26A及圖26B所示的半導體裝置中，電晶體200對一個閘極電極包括多個通道形成區域。因為圖26A及圖26B所示的電晶體200包括多個通道形成區域，所以可以得到較大的通態電流。並且，各通道形成區域具有被閘極電極覆蓋的結構，亦即，s-channel結構，因此可以在各通道形成區域中得到較大的通態電流。或者，在電晶體200的通道寬度方向上，當以絕緣體222的底面為基準時，導電體260中的不與氧化物230b重疊的區域的底面高度低於氧化物230b的最頂面與絕緣體250的介面的高度，所以可以在各通道形成區域中得到較大的通態電流。
此外，其他結構可以參照圖3A至圖3D所示的半導體裝置的結構。
＜半導體裝置的變形例子3＞ 以下，使用圖27A及圖27B說明本發明的一個實施方式的半導體裝置的一個例子。
圖27A是半導體裝置的俯視圖。另外，圖27B是沿著圖27A中的點劃線A3-A4的部分的剖面圖。注意，沿著圖27A中的點劃線A1-A2的部分的剖面圖可以參照圖3B所示的電晶體200。為了明確起見，在圖27A的俯視圖中省略部分組件。
注意，在圖27A和圖27B所示的半導體裝置中，對具有與構成＜半導體裝置的結構例子＞所示的半導體裝置的組件相同的組件的結構附加相同元件符號。注意，本節中的構成半導體裝置的材料可以使用在＜半導體裝置的結構例子＞中詳細說明的材料。
圖27A及圖27B所示的半導體裝置是圖26A及圖26B所示的半導體裝置的變形例子。在圖27A及圖27B所示的半導體裝置中，電晶體200包括n個氧化物230（氧化物230_1至氧化物230_n，n為自然數）。另外，氧化物230_1至氧化物230_n各自包括通道形成區域。
在圖27A及圖27B所示的半導體裝置中，在多個通道形成區域的頂面及側面隔著絕緣體250設置有導電體260。另外，導電體246（導電體246a及導電體246b）延伸在A3-A4方向上，該導電體246藉由導電體240與氧化物230_1至氧化物230_n電連接。
圖27A及圖27B所示的半導體裝置在具有多個通道形成區域的電晶體200的兩側包括電晶體200D。以與配置在電晶體200的端部的氧化物230_1鄰接的方式配置至少包括氧化物230_D的電晶體200D。同樣地，以與配置在電晶體200的端部的氧化物230_n鄰接的方式配置電晶體200D。
也就是說，圖27A及圖27B所示的半導體裝置的與圖26A及圖26B所示的半導體裝置不同之處在於：在電晶體200中的並列有多個通道形成區域的方向上的一端或兩端設置電晶體200D。
在此，電晶體200D也可以不與閘極佈線、源極佈線和汲極佈線中的任一個或全部電連接。也就是說，電晶體200D有時以不被用作電晶體的狀態設置。因此，有時將電晶體200D記為偽電晶體（犧牲電晶體）。
另外，氧化物230_D與氧化物230_1的最短距離較佳為大致等於氧化物230_1與氧化物230_2的最短距離。同樣地，氧化物230_D與氧化物230_n的最短距離較佳為大致等於氧化物230_n-1與氧化物230_n的最短距離。此外，在n為1的情況下，一個氧化物230_D與氧化物230_1的最短距離較佳為大致等於另一個氧化物230_D與氧化物230_1的最短距離。
此外，氧化物230_D中的導電體242a與導電體242b的最短距離有時大致等於或大於氧化物230_1中的導電體242a與導電體242b的最短距離。同樣地，氧化物230_D中的導電體242a與導電體242b的最短距離有時大致等於或大於氧化物230_n中的導電體242a與導電體242b的最短距離。
在並列多個氧化物230的情況下，位於端部的氧化物230容易發生起因於加工的形狀不均勻。另外，在藉由去除絕緣體280的一部分及氧化物230的通道形成區域上的疊層結構而設置開口來使氧化物230的頂面的一部分露出的製程中，由於所去除的區域（也稱為開口）的端部形狀或者氧化物230與開口端部的距離等的不均勻的影響，因此有時發生所露出的氧化物230的頂面面積的不均勻。
於是，如圖27A及圖27B所示，藉由設置電晶體200D，即使當在電晶體200D所包括的氧化物230_D中發生形狀不良的情況或在氧化物230_D上的開口中發生形狀不良的情況下，也在夾在電晶體200D的區域中形成的氧化物230的形狀為均勻。
由此，藉由以與電晶體200鄰接的方式配置電晶體200D，當設置多個電晶體200時，可以減少多個電晶體200中的特性不均勻。
另外，在有個區域中以相同間隔設置多個氧化物230的情況下，藉由改變佈線的佈局，可以容易地進行電路設計。
另外，在圖27A及圖27B所示的半導體裝置中，電晶體200對一個閘極電極包括多個通道形成區域。因為圖27A及圖27B所示的電晶體200包括多個通道形成區域，所以可以得到較大的通態電流。並且，各通道形成區域具有被閘極電極覆蓋的結構，亦即，s-channel結構，因此可以在各通道形成區域中得到較大的通態電流。或者，在電晶體200的通道寬度方向上，當以絕緣體222的底面為基準時，導電體260中的不與氧化物230b重疊的區域的底面高度低於氧化物230b的最頂面與絕緣體250的介面的高度，所以可以在各通道形成區域中得到較大的通態電流。
此外，其他結構可以參照圖3A至圖3D所示的半導體裝置的結構。
＜半導體裝置的變形例子4＞ 以下，使用圖28A及圖28B說明本發明的一個實施方式的半導體裝置的一個例子。
圖28A是半導體裝置的俯視圖。另外，圖28B是沿著圖28A中的點劃線A3-A4的部分的剖面圖。注意，沿著圖28A中的點劃線A1-A2的部分的剖面圖可以參照圖3B所示的電晶體200。為了明確起見，在圖28A的俯視圖中省略部分組件。
注意，在圖28A和圖28B所示的半導體裝置中，對具有與構成＜半導體裝置的結構例子＞所示的半導體裝置的組件相同的組件的結構附加相同元件符號。注意，本節中的構成半導體裝置的材料可以使用在＜半導體裝置的結構例子＞中詳細說明的材料。
在本節中說明的半導體裝置是圖27A及圖27B所示的半導體裝置的變形例子。本節中的半導體裝置的與圖27A及圖27B所示的半導體裝置不同之處在於：電晶體200包括含有n個通道形成區域的氧化物230（n個通道形成區域為通道形成區域235_1至通道形成區域235_n，n為自然數）。另外，在多個通道形成區域的頂面及側面隔著絕緣體250設置有導電體260。
另外，導電體242（導電體242a及導電體242b）延伸在A3-A4方向上，該導電體242藉由導電體240（導電體240a及導電體240b）與導電體246（導電體246a及導電體246b）電連接。
在此，為了便於說明，在圖28A及圖28B中示出n=2的情況。因此，電晶體200包括含有兩個通道形成區域（通道形成區域235_1及通道形成區域235_2）的氧化物230。
在氧化物230中，源極區域及汲極區域與導電體242a或導電體242b電連接。因此，例如，在使導電體242a與導電體246a藉由至少一個導電體240a電連接時，可以對多個通道形成區域（通道形成區域235_1至通道形成區域235_n）施加電壓。
也就是說，對包括n個通道形成區域235的電晶體200並不需要設置n個導電體240。較佳的是，對包括n個通道形成區域235的電晶體設置1個以上的導電體240，更佳為設置1個以上且少於n個的導電體240。
注意，隨著電晶體的微型化，使電晶體與被用作佈線的導電體電連接的插頭的尺寸也要被微型化。另外，有在使被用作插頭的導電體與被用作佈線的導電體的接觸面積變小時佈線電阻變高的傾向。
在本節中說明的半導體裝置中，因為對包括n個通道形成區域的電晶體200設置少於n個的插頭，所以能夠使被用作插頭的各導電體240的尺寸例如大於圖27A及圖27B所示的半導體裝置中的導電體240，由此可以降低功耗。
另外，圖28A及圖28B所示的半導體裝置在具有多個通道形成區域的電晶體200的兩側包括電晶體200D。以與配置在電晶體200的端部的氧化物230_1鄰接的方式配置至少包括氧化物230_D的電晶體200D。同樣地，以與配置在電晶體200的端部的氧化物230_2鄰接的方式配置電晶體200D。
因此，在圖28A及圖28B所示的半導體裝置中，在多個通道形成區域的頂面及側面隔著絕緣體250設置有導電體260。另外，導電體246a及導電體246b延伸在A3-A4方向上，該導電體246a及導電體246b與氧化物230_2電連接。
另外，圖28A及圖28B所示的半導體裝置在具有多個通道形成區域的電晶體200的兩側包括電晶體200D。以與配置在電晶體200的端部的通道形成區域235_1鄰接的方式配置至少包括氧化物230_D的電晶體200D。同樣地，以與配置在電晶體200的端部的通道形成區域235_n鄰接的方式配置電晶體200D。
也就是說，在並列有電晶體200的多個通道形成區域的方向上的一端或兩端設置電晶體200D。
在此，電晶體200D也可以不與閘極佈線、源極佈線和汲極佈線中的任一個或全部電連接。也就是說，電晶體200D有時以不被用作電晶體的狀態設置。因此，有時將電晶體200D記為偽電晶體（犧牲電晶體）。
另外，氧化物230_D與氧化物230_1的最短距離較佳為大致等於氧化物230_1與氧化物230_2的最短距離。同樣地，氧化物230_D與氧化物230_n的最短距離較佳為大致等於氧化物230_n-1與氧化物230_n的最短距離。此外，在n為1的情況下，一個氧化物230_D與氧化物230_1的最短距離較佳為大致等於另一個氧化物230_D與氧化物230_1的最短距離。
此外，氧化物230_D中的導電體242a與導電體242b的最短距離有時大致等於或大於氧化物230_1中的導電體242a與導電體242b的最短距離。同樣地，氧化物230_D中的導電體242a與導電體242b的最短距離有時大致等於或大於氧化物230_n中的導電體242a與導電體242b的最短距離。
注意，氧化物230_D中的導電體242a與導電體242b的最短距離和氧化物230_1中的導電體242a與導電體242b的最短距離之差有時大於氧化物230_1（通道形成區域235_1）中的導電體242a與導電體242b的最短距離和氧化物230_2（通道形成區域235_2）中的導電體242a與導電體242b的最短距離之差。
在並列多個通道形成區域235的情況下，位於端部的通道形成區域235容易發生起因於加工的形狀不均勻。另外，在藉由去除絕緣體280的一部分及氧化物230的通道形成區域上的疊層結構而設置開口來使氧化物230的頂面的一部分露出的製程中，由於所去除的區域（也稱為開口）的端部形狀的不均勻或者氧化物230與開口端部的距離等的不均勻的影響，因此有時發生所露出的氧化物230的頂面面積的不均勻。
於是，如圖28A及圖28B所示，藉由設置電晶體200D，即使當在電晶體200D所包括的氧化物230_D中發生形狀不良的情況或在氧化物230_D上的開口中發生形狀不良的情況下，也在夾在電晶體200D的區域中形成的氧化物230的形狀為均勻。
由此，藉由以與電晶體200鄰接的方式配置電晶體200D，當設置多個電晶體200時，可以減少多個電晶體200中的特性不均勻。
另外，在圖28A及圖28B所示的半導體裝置中，電晶體200對一個閘極電極包括多個通道形成區域。因為圖28A及圖28B所示的電晶體200包括多個通道形成區域，所以可以得到較大的通態電流。並且，各通道形成區域具有被閘極電極覆蓋的結構，亦即，s-channel結構，因此可以在各通道形成區域中得到較大的通態電流。或者，在電晶體200的通道寬度方向上，當以絕緣體222的底面為基準時，導電體260中的不與氧化物230b重疊的區域的底面高度低於氧化物230b的最頂面與絕緣體250的介面的高度，所以可以在各通道形成區域中得到較大的通態電流。
此外，其他結構可以參照圖3A至圖3D所示的半導體裝置的結構。
＜半導體裝置的應用例子＞ 下面，參照圖29A和圖29B對與上述＜半導體裝置的結構例子＞及上述＜半導體裝置的變形例子＞不同的包括根據本發明的一個實施方式的電晶體200及開口區域400的半導體裝置的一個例子進行說明。注意，在圖29A及圖29B所示的半導體裝置中，對具有與＜半導體裝置的結構例子＞所示的半導體裝置（參照圖3A至圖3D）的組件相同的功能的組件附加相同的符號。在本節中，作為電晶體200的構成材料可以使用在＜半導體裝置的結構例子＞及＜半導體裝置的變形例子＞中進行了詳細說明的材料。
圖29A及圖29B示出由絕緣體283和絕緣體212包圍多個電晶體200_1至電晶體200_n來將其密封的結構。圖29A及圖29B示出電晶體200_1至電晶體200_n沿著通道長度方向上排列，但是不侷限於此。電晶體200_1至電晶體200_n既可以在通道寬度方向上排列，也可以配置為矩陣狀。此外，根據設計，也可以不規則地配置。
如圖29A所示，在彼此鄰接的電晶體200之間配置有開口區域400。藉由在進行半導體裝置的製程中的開口區域400的形成之後進行熱處理，可以將包含在絕緣體280中的氧及鍵合於該氧的氫經由開口區域400釋放到外部。注意，鍵合於氧的氫被釋放為水。因此，可以減少包含在絕緣體280中的不需的氧以及氫。另外，在多個電晶體（電晶體200_1至電晶體200_n）的外側形成有絕緣體283與絕緣體212接觸的部分（下面，有時稱為密封部265）。以圍繞多個電晶體（電晶體200_1至電晶體200_n）的方式形成有密封部265。藉由採用這種結構，可以由絕緣體283和絕緣體212包圍多個電晶體（電晶體200_1至電晶體200_n）。因此，基板上設置有多個被密封部265圍繞的電晶體群。
此外，也可以與密封部265重疊地設置切割線（有時稱為劃分線、分割線或截斷線）。因為以切割線分割上述基板，所以將被密封部265圍繞的電晶體群作為一個晶片取出。
此外，在圖29A中示出多個電晶體200_1至電晶體200_n由一個密封部265圍繞的例子，但是不侷限於此。如圖29B所示，也可以使多個電晶體200_1至電晶體200_n由多個密封部圍繞。在圖29B中，由密封部265a圍繞多個電晶體200_1至電晶體200_n，而且還由外側的密封部265b圍繞該電晶體。
像這樣，在由多個密封部圍繞多個電晶體200_1至電晶體200_n時，絕緣體283和絕緣體212接觸的部分變多，因此可以進一步提高絕緣體283和絕緣體212的密接性。由此，可以更牢固地密封多個電晶體200_1至電晶體200_n。
在此情況下，可以與密封部265a或密封部265b重疊地設置切割線或在密封部265a和密封部265b之間設置切割線。
根據本發明的一個實施方式可以提供一種電晶體特性的不均勻小的半導體裝置。此外，根據本發明的一個實施方式的可以提供一種可靠性良好的半導體裝置。此外，根據本發明的一個實施方式的可以提供一種具有良好的電特性的半導體裝置。此外，根據本發明的一個實施方式可以提供一種通態電流大的半導體裝置。此外，根據本發明的一個實施方式可以提供一種能夠實現微型化或高積體化的半導體裝置。此外，根據本發明的一個實施方式可以提供一種低功耗的半導體裝置。
本實施方式所示的結構、方法等可以與本實施方式所示的其他結構、方法、其他實施方式所示的結構、方法或者實施例所示的結構、方法等適當地組合而實施。
實施方式2 在本實施方式中，參照圖30至圖35說明半導體裝置的一個實施方式。
[記憶體裝置1] 圖30示出根據本發明的一個實施方式的半導體裝置（記憶體裝置）的一個例子。在本發明的一個實施方式的半導體裝置中，電晶體200設置在電晶體300的上方，電容器100設置在電晶體300及電晶體200的上方。此外，作為電晶體200，可以使用上述實施方式所說明的電晶體200。
電晶體200是其通道形成在包含氧化物半導體的半導體層中的電晶體。因為電晶體200的關態電流低，所以藉由將其用於記憶體裝置，可以長期保持存儲內容。換言之，由於不需要更新工作或更新工作的頻率極低，所以可以充分降低記憶體裝置的功耗。
在圖30所示的半導體裝置中，佈線1001與電晶體300的源極電連接，佈線1002與電晶體300的汲極電連接。此外，佈線1003與電晶體200的源極和汲極中的一個電連接，佈線1004與電晶體200的第一閘極電連接，佈線1006與電晶體200的第二閘極電連接。再者，電晶體300的閘極及電晶體200的源極和汲極中的另一個與電容器100的一個電極電連接，佈線1005與電容器100的另一個電極電連接。
此外，藉由將圖30所示的記憶體裝置配置為矩陣狀，可以構成記憶單元陣列。
＜電晶體300＞ 電晶體300設置在基板311上，並包括：被用作閘極的導電體316、被用作閘極絕緣體的絕緣體315、由基板311的一部分構成的半導體區域313以及被用作源極區域或汲極區域的低電阻區域314a及低電阻區域314b。電晶體300可以是p通道型或n通道型。
在此，在圖30所示的電晶體300中，形成通道的半導體區域313（基板311的一部分）具有凸形狀。此外，以隔著絕緣體315覆蓋半導體區域313的側面及頂面的方式設置導電體316。此外，導電體316可以使用調整功函數的材料。因為利用半導體基板的凸部，所以這種電晶體300也被稱為FIN型電晶體。此外，也可以以與凸部的上表面接觸的方式具有用來形成凸部的遮罩的絕緣體。此外，雖然在此示出對半導體基板的一部分進行加工來形成凸部的情況，但是也可以對SOI基板進行加工來形成具有凸部的半導體膜。
注意，圖30所示的電晶體300的結構只是一個例子，不侷限於上述結構，根據電路結構或驅動方法使用適當的電晶體即可。
＜電容器100＞ 電容器100設置在電晶體200的上方。電容器100包括被用作第一電極的導電體110、被用作第二電極的導電體120及被用作介電質的絕緣體130。在此，絕緣體130較佳為使用可被用作上述實施方式所示的絕緣體286的絕緣體。
此外，例如，也可以同時形成設置在導電體246上的導電體112及導電體110。此外，導電體112被用作與電容器100、電晶體200或電晶體300電連接的插頭或者佈線。
在圖30中，導電體112及導電體110具有單層結構，但是不侷限於該結構，也可以具有兩層以上的疊層結構。例如，也可以在具有阻擋性的導電體與導電性高的導電體之間形成與具有阻擋性的導電體以及導電性高的導電體之間的緊密性高的導電體。
此外，絕緣體130例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁、氧化鉿、氧氮化鉿、氮氧化鉿、氮化鉿等，並以疊層或單層設置。
例如，絕緣體130較佳為使用氧氮化矽等絕緣耐應力高的材料和高介電常數（high-k）材料的疊層結構。藉由採用該結構，電容器100可以包括高介電常數（high-k）的絕緣體來確保充分的電容，並可以包括絕緣耐應力高的絕緣體來提高絕緣耐應力，從而可以抑制電容器100的靜電破壞。
注意，作為高介電常數（high-k）材料（相對介電常數高的材料）的絕緣體，有氧化鎵、氧化鉿、氧化鋯、具有鋁及鉿的氧化物、具有鋁及鉿的氧氮化物、具有矽及鉿的氧化物、具有矽及鉿的氧氮化物、具有矽及鉿的氮化物等。
另一方面，作為絕緣耐應力高的材料（相對介電常數低的材料），有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽、樹脂等。
＜佈線層＞ 在各結構體之間也可以設置有包括層間膜、佈線及插頭等的佈線層。此外，佈線層可以根據設計而設置為多個層。在此，在具有插頭或佈線的功能的導電體中，有時使用同一符號表示多個結構。此外，在本說明書等中，佈線、與佈線電連接的插頭也可以是一個組件。就是說，導電體的一部分有時被用作佈線，並且導電體的一部分有時被用作插頭。
例如，在電晶體300上，作為層間膜依次層疊地設置有絕緣體320、絕緣體322、絕緣體324及絕緣體326。此外，與電容器100或電晶體200電連接的導電體328及導電體330等填埋於絕緣體320、絕緣體322、絕緣體324及絕緣體326中。此外，導電體328及導電體330被用作插頭或佈線。
此外，被用作層間膜的絕緣體可以被用作覆蓋其下方的凹凸形狀的平坦化膜。例如，為了提高絕緣體322的頂面的平坦性，也可以藉由利用化學機械拋光（CMP）法等的平坦化處理實現平坦化。
另外，也可以在絕緣體326及導電體330上設置佈線層。例如，在圖30中，依次層疊有絕緣體350、絕緣體352及絕緣體354。此外，在絕緣體350、絕緣體352及絕緣體354中形成有導電體356。導電體356被用作插頭或佈線。
同樣地，在絕緣體210、絕緣體212、絕緣體214及絕緣體216中填充有導電體218及構成電晶體200的導電體（導電體205）等。此外，導電體218被用作與電容器100或電晶體300電連接的插頭或佈線。再者，導電體120及絕緣體130上設置有絕緣體150。
在此，與上述實施方式所示的絕緣體241同樣，以與被用作插頭的導電體218的側面接觸的方式設置絕緣體217。絕緣體217以與絕緣體210、絕緣體212、絕緣體214及絕緣體216中的開口的內壁接觸的方式設置。換言之，絕緣體217設置在導電體218與絕緣體210、絕緣體212、絕緣體214及絕緣體216之間。導電體205可以與導電體218並行形成，所以有時以與導電體205的側面接觸的方式形成絕緣體217。
作為絕緣體217，例如可以使用氮化矽、氧化鋁或氮氧化矽等絕緣體。絕緣體217以與絕緣體210、絕緣體212、絕緣體214及絕緣體222接觸的方式設置，所以可以抑制水、氫等雜質從絕緣體210或絕緣體216等藉由導電體218混入氧化物230。尤其是，氮化矽對氫具有高阻擋性，所以是較佳的。此外，可以防止包含在絕緣體210或絕緣體216中的氧被導電體218吸收。
絕緣體217可以使用與絕緣體241同樣的方法形成。例如，使用PEALD法形成氮化矽，使用各向異性蝕刻形成到達導電體356的開口即可。
作為能夠被用作層間膜的絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物、金屬氮氧化物等。
例如，藉由將相對介電常數低的材料用於被用作層間膜的絕緣體，可以減少產生在佈線之間的寄生電容。因此，較佳為根據絕緣體的功能選擇材料。
例如，絕緣體150、絕緣體210、絕緣體352及絕緣體354等較佳為具有相對介電常數低的絕緣體。例如，該絕緣體較佳為含有添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽、樹脂等。或者，該絕緣體較佳為具有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽和樹脂的疊層結構。由於氧化矽及氧氮化矽具有熱穩定性，因此藉由將其與樹脂組合，可以實現具有熱穩定性且相對介電常數低的疊層結構。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺（尼龍、芳香族聚醯胺等）、聚醯亞胺、聚碳酸酯、丙烯酸樹脂等。
此外，藉由由具有抑制氫等雜質及氧透過的功能的絕緣體圍繞使用氧化物半導體的電晶體，可以使電晶體的電特性穩定。因此，作為絕緣體214、絕緣體212及絕緣體350等，使用具有抑制氫等雜質及氧的透過的功能的絕緣體，即可。
作為具有抑制氫等雜質及氧透過的功能的絕緣體，例如可以以單層或疊層使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體。明確而言，作為具有抑制氫等雜質及氧透過的功能的絕緣體，可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等金屬氧化物、氮氧化矽、氮化矽等。
作為能夠用於佈線、插頭的導電體較佳為使用包含選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦以及釕等的金屬元素中的一種以上的材料。此外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
例如，作為導電體328、導電體330、導電體356、導電體218及導電體112等，可以以單層或疊層使用由上述材料形成的金屬材料、合金材料、金屬氮化物材料、金屬氧化物材料等的導電材料。較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。或者，較佳為使用鋁或銅等低電阻導電材料形成。藉由使用低電阻導電材料可以降低佈線電阻。
＜設置有氧化物半導體的層的佈線或插頭＞ 注意，在將氧化物半導體用於電晶體200時，有時在氧化物半導體附近設置具有過量氧區域的絕緣體。在此情況下，較佳為在該具有過量氧區域的絕緣體和設置於該具有過量氧區域的絕緣體的導電體之間設置具有阻擋性的絕緣體。
例如，在圖30中，較佳為在具有過量氧的絕緣體224及絕緣體280與導電體240之間設置絕緣體241。藉由使絕緣體241與絕緣體222、絕緣體282及絕緣體283接觸地設置，絕緣體224及電晶體200可以具有由具有阻擋性的絕緣體密封的結構。
也就是說，藉由設置絕緣體241，可以抑制絕緣體224及絕緣體280所具有的過量氧被導電體240吸收。此外，藉由具有絕緣體241，可以抑制作為雜質的氫經過導電體240擴散到電晶體200。
此外，作為絕緣體241，較佳為使用具有抑制水、氫等雜質及氧的擴散的功能的絕緣材料。例如，較佳為使用氮化矽、氮氧化矽、氧化鋁或氧化鉿等。尤其是，氮化矽對氫具有高阻擋性，所以是較佳的。此外，例如還可以使用氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉭等的金屬氧化物等。
此外，如上述實施方式所示，電晶體200也可以採用由絕緣體212、絕緣體214、絕緣體282及絕緣體283密封的結構。藉由採用上述結構，可以降低包含在絕緣體274、絕緣體150等中的氫混入到絕緣體280等中。
在此，導電體240貫通絕緣體283及絕緣體282，導電體218貫通絕緣體214、絕緣體212，並且，如上所述，絕緣體241與導電體240接觸地設置，絕緣體217與導電體218接觸地設置。由此，可以減少藉由導電體240及導電體218混入絕緣體212、絕緣體214、絕緣體282及絕緣體283的內側的氫。如此，可以由絕緣體212、絕緣體214、絕緣體282、絕緣體283、絕緣體241及絕緣體217密封電晶體200，而可以減少包含在絕緣體274等中的氫等雜質從外側混入。
＜切割線＞ 下面，對當將大面積基板按每個半導體元件分割而得到晶片形狀的多個半導體裝置時設置的切割線（有時也稱為分割線、分離線或截斷線）進行說明。作為分割方法，例如，有時，首先在基板中形成用來分離半導體元件的槽（切割線）之後，在切割線處截斷，得到被分離（被分割）的多個半導體裝置。
在此，例如，如圖30所示，較佳為以與絕緣體283和絕緣體212接觸的區域重疊於切割線的方式進行設計。也就是說，在與設置在包括多個電晶體200的記憶單元的邊緣的成為切割線的區域附近，在絕緣體282、絕緣體280、絕緣體272、絕緣體224、絕緣體222、絕緣體216及絕緣體214中設置開口。
也就是說，在設置於絕緣體282、絕緣體280、絕緣體272、絕緣體224、絕緣體222、絕緣體216及絕緣體214的開口中，絕緣體212與絕緣體283接觸。此時，例如也可以使用相同材料及相同方法形成絕緣體212及絕緣體283。藉由使用相同的材料及相同的方法形成絕緣體212和絕緣體283，可以提高緊密性。例如，較佳為使用氮化矽。
藉由採用該結構，可以由絕緣體212、絕緣體214、絕緣體282及絕緣體283包圍電晶體200。絕緣體212、絕緣體214、絕緣體282和絕緣體283中的至少一個由於具有抑制氧、氫及水的擴散的功能，所以即使將基板按每個形成有本實施方式所示的半導體元件的電路區域分割而加工為多個晶片，也可以防止從截斷的基板的側面方向混入氫或水等雜質且該雜質擴散到電晶體200。
此外，藉由採用該結構，可以防止絕緣體280及絕緣體224中的過量氧擴散到外部。因此，絕緣體280及絕緣體224中的過量氧高效地被供應到電晶體200中的形成通道的氧化物中。由於該氧，而可以減少電晶體200中的形成通道的氧化物的氧空位。由此，可以使電晶體200中的形成通道的氧化物成為缺陷態密度低且具有穩定的特性的氧化物半導體。也就是說，可以在抑制電晶體200的電特性變動的同時提高可靠性。
注意，在圖30所示的記憶體裝置中作為電容器100的形狀採用平面型，但是本實施方式所示的記憶體裝置不侷限於此。例如，如圖31所示，作為電容器100的形狀也可以採用圓柱型。圖31所示的記憶體裝置的絕緣體150下方的結構與圖30所示的半導體裝置相同。
圖31所示的電容器100包括絕緣體130上的絕緣體150、絕緣體150上的絕緣體142、配置在形成於絕緣體150及絕緣體142的開口中的導電體115、導電體115及絕緣體142上的絕緣體145、絕緣體145上的導電體125、導電體125及絕緣體145上的絕緣體152。在此，在形成於絕緣體150及絕緣體142的開口中配置導電體115、絕緣體145及導電體125的至少一部分。
導電體115被用作電容器100的下部電極，導電體125被用作電容器100的上部電極，絕緣體145被用作電容器100的介電質。電容器100具有在絕緣體150及絕緣體142的開口中不僅在底面上而且在側面上上部電極與下部電極隔著介電質對置的結構，因此可以增加每單位面積的靜電電容。該開口的深度越深，電容器100的靜電電容越大。如此，藉由增加電容器100的每單位面積的靜電電容，可以推進半導體裝置的微型化或高積體化。
作為絕緣體152，可以使用能夠被用作絕緣體280的絕緣體。此外，作為絕緣體142，較佳為使用被用作形成絕緣體150的開口時的蝕刻停止層並可以用於絕緣體214的絕緣體。
此外，形成在絕緣體150及絕緣體142中的開口的俯視時的形狀可以為四角形、四角形以外的多角形狀、其角部呈弧形的多角形狀或橢圓等圓形形狀。在此，在俯視時較佳為該開口與電晶體200重疊的面積大。藉由採用這種結構，可以縮減包括電容器100及電晶體200的半導體裝置的佔有面積。
導電體115以與形成在絕緣體142及絕緣體150中的開口接觸的方式配置。導電體115的頂面較佳為與絕緣體142的頂面大致一致。此外，導電體115的底面藉由絕緣體130的開口與導電體110接觸。導電體115較佳為藉由ALD法或CVD法等形成，例如使用可用於導電體205的導電體即可。
絕緣體145以覆蓋導電體115及絕緣體142的方式配置。例如，較佳為藉由ALD法或CVD法等形成絕緣體145。作為絕緣體145，例如使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋯、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁、氧化鉿、氧氮化鉿、氮氧化鉿、氮化鉿等，並且可以採用疊層結構或單層結構。例如，作為絕緣體145，可以使用依次層疊有氧化鋯、氧化鋁及氧化鋯的絕緣膜。
此外，絕緣體145較佳為使用氧氮化矽等絕緣耐應力高的材料或高介電常數（high-k）材料的疊層結構。或者，可以使用絕緣耐應力高的材料及高介電常數（high-k）材料的疊層結構。
注意，作為高介電常數（high-k）材料（相對介電常數高的材料）的絕緣體，有氧化鎵、氧化鉿、氧化鋯、具有鋁及鉿的氧化物、具有鋁及鉿的氧氮化物、具有矽及鉿的氧化物、具有矽及鉿的氧氮化物、具有矽及鉿的氮化物等。藉由具有這樣high-k材料，即使使絕緣體145變厚也可以充分確保電容器100的靜電電容。藉由使絕緣體145變厚，可以抑制在導電體115與導電體125之間產生的洩漏電流。
另一方面，作為絕緣耐應力高的材料，有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽、樹脂等。例如，可以使用依次層疊有藉由ALD法形成的氮化矽（SiNx ）、藉由PEALD法形成的氧化矽（SiOx ）、藉由ALD法形成的氮化矽（SiNx ）的絕緣膜。或者，可以使用依次層疊有氧化鋯、藉由ALD法形成的氧化矽、氧化鋯的絕緣膜。藉由使用這樣的絕緣耐應力高的絕緣體，絕緣耐應力提高而可以抑制電容器100的靜電破壞。
導電體125以填埋形成在絕緣體142及絕緣體150中的開口的方式配置。此外，導電體125藉由導電體140及導電體153與佈線1005電連接。導電體125較佳為藉由ALD法或CVD法等形成，例如使用可用於導電體205的導電體即可。
此外，導電體153設置在絕緣體154上且被絕緣體156覆蓋。導電體153可以使用可用於導電體112的導電體，絕緣體156可以使用可用於絕緣體152的絕緣體。在此，導電體153與導電體140的頂面接觸，並且被用作電容器100、電晶體200或電晶體300的端子。
[記憶體裝置2] 圖32A和圖32B示出使用根據本發明的一個實施方式的半導體裝置（記憶體裝置）的一個例子。
＜記憶體器件的結構例子1＞ 圖32A是包括記憶體器件290的半導體裝置的剖面圖。圖32A所示的記憶體器件290除了圖3A至圖3D所示的電晶體200以外還包括電容器件292。圖32A相當於電晶體200的通道長度方向的剖面圖。
電容器件292包括導電體242b、設置在導電體242b上的絕緣體271b、以與絕緣體271b的頂面、絕緣體271b的側面及導電體242b的側面接觸的方式設置的絕緣體272以及絕緣體272上的導電體294。如此，電容器件292構成MIM（Metal-Insulator-Metal：金屬-絕緣體-金屬）電容器。此外，電容器件292所包括的一對電極的一方，亦即，導電體242b可以兼作電晶體的源極電極。另外，電容器件292所包括的介電質層可以兼作設置在電晶體中的保護層，亦即，絕緣體271及絕緣體272。因此，電容器件292的製程也可以使用電晶體的製程的一部分，所以可以得到一種生產率的高的半導體裝置。此外，電容器件292所包括的一對電極的一方，亦即，導電體242b兼作電晶體的源極電極，所以可以減小配置電晶體、電容器件的面積。
此外，作為導電體294，例如使用可用於導電體242的材料即可。
＜記憶體器件的結構例子2＞ 圖32B是包括具有與圖32A不同的結構的記憶體器件290的半導體裝置的剖面圖。圖32B所示的記憶體器件290除了包括圖3A至圖3D所示的電晶體200以外還包括電容器件292。在此，不同於圖32A所示的電容器件292，圖32B所示的電容器件292的一部分設置在形成在絕緣體280、絕緣體272及絕緣體271b中的開口中。此外，圖32B相當於電晶體200的通道長度方向上的剖面圖。
電容器件292包括導電體242b、設置在導電體242b上的絕緣體293以及設置在絕緣體293上的導電體294。在此，絕緣體293及導電體294設置在形成在絕緣體280、絕緣體272及絕緣體271b中的開口中。絕緣體293與該開口的底面及側面接觸。也就是說，絕緣體293與導電體242b的頂面、絕緣體271b的側面、絕緣體272的側面以及絕緣體280的側面接觸。此外，絕緣體293沿該開口的形狀形成有凹部。導電體294嵌入該凹部並與絕緣體293的頂面及側面接觸。此外，絕緣體293及導電體294的頂面的高度有時與絕緣體280、絕緣體250及導電體260的頂面的高度一致。
在此，導電體242b被用作電容器件292的下部電極，導電體294被用作電容器件292的上部電極，並且絕緣體293被用作電容器件292的介電質。亦即，電容器件292構成MIM電容。此外，電容器件292所包括的一對電極的一方，亦即，導電體242b可以兼作電晶體的源極電極。因此，電容器件292的製程也可以使用電晶體的製程的一部分，所以可以得到一種生產率的高的半導體裝置。此外，因為可以與電晶體200的結構另行設置絕緣體293，所以可以根據電容器件292的性能要求適當地選擇絕緣體293的結構及材料。此外，電容器件292所包括的一對電極的一方，亦即，導電體242b兼作電晶體的源極電極，所以可以減小配置電晶體、電容器件的面積。
絕緣體293較佳為使用高介電常數（high-k）材料。作為高介電常數（high-k）材料（相對介電常數高的材料）的絕緣體，有氧化鎵、氧化鉿、氧化鋯、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁、氧化鉿、氧氮化鉿、氮氧化鉿、氮化鉿、具有鋁及鉿的氧化物、具有鋁及鉿的氧氮化物、具有矽及鉿的氧化物、具有矽及鉿的氧氮化物、具有矽及鉿的氮化物等。此外，絕緣體293也可以使用包含上述高介電常數材料的膜的疊層。例如，絕緣體293可以使用依次層疊有氧化鋯、氧化鋁、氧化鋯的絕緣膜。
此外，導電體294例如可以使用可用於導電體260的材料。導電體294也可以與導電體260同樣使用疊層結構。
此外，絕緣體293及導電體294只要在形成絕緣體282之前，亦即，圖18A至圖18D所示的製程之前形成即可。絕緣體293及導電體294可以使用與絕緣體250及導電體260的形成方法相同的方法而形成。也就是說，在絕緣體280、絕緣體272及絕緣體271b中形成開口，以嵌入該開口的方式形成成為絕緣體293及導電體294的疊層膜，使用CMP處理去除該疊層膜的一部分，來形成絕緣體293及導電體294即可。
＜記憶體器件的變形例子＞ 以下使用圖33A、圖33B、圖34及圖35說明與在上述＜記憶體器件的結構例子1＞中示出的半導體裝置不同的包括根據本發明的一個實施方式的電晶體200、開口區域400及電容器件292的半導體裝置的一個例子。注意，在圖33A、圖33B、圖34及圖35所示的半導體裝置中，對具有與構成在上述實施方式及＜記憶體器件的結構例子1＞中示出的半導體裝置（參照圖32A）的結構相同功能的結構附加相同符號。此外，在本節中，電晶體200、開口區域400及電容器件292的構成材料可以使用在上述實施方式及＜記憶體器件的結構例子1＞中詳細說明的材料。此外，雖然在圖33A、圖33B、圖34及圖35等中使用圖32A所示的記憶體器件，但是不侷限於此。例如，可以使用圖32B所示的記憶體器件等。
＜＜記憶體器件的變形例子1＞＞ 以下，使用圖33A說明包括根據本發明的一個實施方式的電晶體200a、電晶體200b、電容器件292a及電容器件292b的半導體裝置600的一個例子。
圖33A是包括電晶體200a、電晶體200b、電容器件292a及電容器件292b的半導體裝置600的通道長度方向上的剖面圖。在此，電容器件292a包括：導電體242a；導電體242a上的絕緣體271a；與絕緣體271a的頂面、絕緣體271a的側面及導電體242a的側面接觸的絕緣體272；以及絕緣體272上的導電體294a。另外，電容器件292b包括：導電體242b；導電體242b上的絕緣體271b；與絕緣體271b的頂面、絕緣體271b的側面及導電體242b的側面接觸的絕緣體272；以及絕緣體272上的導電體294b。
如圖33A所示，半導體裝置600具有以A3-A4的點劃線為對稱軸的軸對稱的結構。導電體242c兼作電晶體200a的源極電極和汲極電極中的一個以及電晶體200b的源極電極和汲極電極中的一個。此外，在導電體242c上設置絕緣體271c。此外，被用作插頭的導電體240用來使被用作佈線的導電體246與電晶體200a及電晶體200b連接。如此，藉由作為兩個電晶體、兩個電容器件、佈線以及插頭的連接關係採用上述結構，可以提供一種可以實現微型化或高積體化的半導體裝置。
電晶體200a、電晶體200b、電容器件292a及電容器件292b的各結構及效果可以參照圖32A所示的半導體裝置的結構例子。
＜＜記憶體器件的變形例子2＞＞ 以上，作為半導體裝置的結構例子示出電晶體200a、電晶體200b、電容器件292a及電容器件292b，但是本實施方式所示的半導體裝置不侷限於此。例如，如圖33B所示，也可以採用半導體裝置600及具有與半導體裝置600同樣的結構的半導體裝置藉由電容部連接的結構。另外，也可以採用在彼此鄰接的半導體裝置600與具有相同於半導體裝置600的結構的半導體裝置之間配置開口區域400的結構。在本說明書中，將包括電晶體200a、電晶體200b、電容器件292a及電容器件292b的半導體裝置稱為單元。電晶體200a、電晶體200b、電容器件292a及電容器件292b的結構可以參照上述電晶體200a、電晶體200b、電容器件292a及電容器件292b的記載。
圖33B是包括電晶體200a、電晶體200b、電容器件292a及電容器件292b的半導體裝置600及具有與半導體裝置600同樣的結構的單元藉由電容部連接的情況的剖面圖。
如圖33B所示，被用作半導體裝置600所包括的電容器件292b的一個電極的導電體294b兼作具有與半導體裝置600同樣的結構的半導體裝置601所包括的電容器件的一個電極。此外，雖然未圖示，但是被用作半導體裝置600所包括的電容器件292a的一個電極的導電體294a兼作在半導體裝置600的左側，亦即，在圖33B的A1方向上相鄰的半導體裝置的電容器件的一個電極。此外，在半導體裝置601的右側，亦即，圖33B的A2方向上的單元也具有相同結構。換言之，可以構成單元陣列（也可以稱為記憶體器件層）。藉由採用上述單元陣列的結構，可以減小相鄰單元的間隔，由此可以減小單元陣列的投影面積，而可以實現高積體化。此外，藉由將圖33B所示的單元陣列的結構配置為矩陣狀，可以構成矩陣狀的單元陣列。
如上所述，藉由以本實施方式所示的結構形成電晶體200a、電晶體200b、電容器件292a及電容器件292b，可以減小單元的面積，而可以實現構成單元陣列的半導體裝置的微型化或高積體化。
此外，除了將上述單元陣列配置為平面狀之外還可以層疊上述單元陣列。圖34示出層疊有n層的單元陣列610的結構的剖面圖。如圖34所示，藉由層疊多個單元陣列（單元陣列610_1至單元陣列610_n），可以集成地配置單元而無需增大單元陣列的佔有面積。也就是說，可以構成3D單元陣列。
＜＜記憶體器件的變形例子3＞＞ 圖35示出記憶單元470具有包括電晶體200T的電晶體層413及四層的記憶體器件層415（記憶體器件層415_1至記憶體器件層415_4）的例子。
記憶體器件層415_1至記憶體器件層415_4的每一個包括多個記憶體器件420。
記憶體器件420藉由導電體424及導電體205與不同記憶體器件層415所包括的記憶體器件420及電晶體層413所包括的電晶體200T電連接。
記憶單元470由絕緣體212、絕緣體214、絕緣體282及絕緣體283密封（為了方便起見，以下稱為密封結構）。絕緣體283的周圍設置有絕緣體274。此外，絕緣體274、絕緣體283及絕緣體212設置有導電體440且與元件層411電連接。
此外，在密封結構的內部設置有絕緣體280。絕緣體280具有藉由加熱釋放氧的功能。或者，絕緣體280具有過量氧區域。
絕緣體212及絕緣體283較佳為使用對氫具有高阻擋性的材料。此外，絕緣體214及絕緣體282較佳為使用具有俘獲或固定氫的功能的材料。
例如，作為上述對氫具有高阻擋性的材料，可以舉出氮化矽、氮氧化矽等。此外，作為上述具有俘獲或固定氫的功能材料，可以舉出氧化鋁、氧化鉿以及包含鋁及鉿的氧化物（鋁酸鉿）等。
對用於絕緣體212、絕緣體214、絕緣體282及絕緣體283的材料的結晶結構沒有特別的限制，採用具有非晶或結晶性的結構即可。例如，作為具有俘獲或固定氫的功能的材料，較佳為使用非晶氧化鋁膜。非晶氧化鋁的俘獲或固定氫的量有時比結晶性高的氧化鋁多。
在此，作為絕緣體280中的過量氧的相對於接觸於絕緣體280的氧化物半導體中的氫的擴散的模型，可以考慮如下模型。
氧化物半導體中的氫藉由接觸於氧化物半導體的絕緣體280擴散到其他結構體。由於該氫的擴散，絕緣體280中的過量氧與氧化物半導體中的氫起反應形成OH鍵合，作為OH在絕緣體280中擴散。具有OH鍵合的氫原子在到達具有俘獲或固定氫的功能的材料（典型的是，絕緣體282）時與鍵合於絕緣體282中的原子（例如，金屬原子等）的氧原子起反應，被絕緣體282俘獲或固定。另一方面，可認為具有OH鍵合的過量氧的氧原子作為過量氧留在絕緣體280中。換言之，在該氫的擴散中，絕緣體280中的過量氧發揮如仲介作用的可能性高。
為了滿足上述模型，半導體裝置的製程是重要因素之一。
作為一個例子，在氧化物半導體上形成包含過量氧的絕緣體280，然後形成絕緣體282。接著，較佳為在形成開口區域400（未圖示）之後進行熱處理。明確而言，該熱處理在含氮氛圍下以350℃以上，較佳為以400℃以上的溫度進行。
藉由進行上述熱處理，可以將包含在絕緣體280中的氧及鍵合於該氧的氫經由開口區域400釋放到外部。注意，鍵合於氧的氫被釋放為水。因此，可以減少包含在絕緣體280中的不需的氧以及氫。
在進行上述熱處理之後，形成絕緣體283。絕緣體283是對氫具有高阻擋性的材料，所以可以抑制向外部擴散的氫或者存在於外部的氫向內部，具體地是氧化物半導體或絕緣體280一側進入。
例如，上述熱處理也可以在形成電晶體層413之後或者形成記憶體器件層415_1至記憶體器件層415_3之後進行。明確而言，該熱處理在含氮氛圍或氧和氮的混合氛圍下，以350℃以上，較佳為以400℃以上的溫度進行。熱處理時間為1小時以上，較佳為4小時以上，進一步較佳為8小時以上。藉由該熱處理，可以將通道形成區域的氧化物中的氫經過絕緣體280及絕緣體282擴散到外部。換言之，可以降低存在於通道形成區域的氧化物中及通道形成區域的氧化物附近的氫的絕對量。另外，在藉由上述熱處理使氫向外部擴散時，氫向電晶體層413的上方或橫方向擴散。同樣地，在形成記憶體器件層415_1至記憶體器件層415_3之後進行熱處理時，氫向上方或橫方向擴散。
藉由採用上述製程而絕緣體212及絕緣體283貼合在一起，可以得到上述密封結構。
如此，藉由採用上述結構及上述製程，可以提供一種使用氫濃度得到降低的氧化物半導體的半導體裝置。由此，可以提供一種可靠性良好的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種具有良好的電特性的半導體裝置。
本實施方式所示的結構、方法等可以與本實施方式所示的其他結構、方法、其他實施方式所示的結構、方法或者實施例所示的結構、方法等適當地組合而實施。
實施方式3 在本實施方式中，參照圖36A、圖36B以及圖37A至圖37H，對根據本發明的一個實施方式的使用將氧化物用於半導體的電晶體（以下有時稱為OS電晶體）及電容器的記憶體裝置（以下有時稱為OS記憶體裝置）進行說明。OS記憶體裝置是至少包括電容器和控制該電容器的充放電的OS電晶體的記憶體裝置。因OS電晶體的關態電流極小所以OS記憶體裝置具有優良的保持特性，從而可以被用作非揮發性記憶體。
＜記憶體裝置的結構例子＞ 圖36A示出OS記憶體裝置的結構的一個例子。記憶體裝置1400包括週邊電路1411及記憶單元陣列1470。週邊電路1411包括行電路1420、列電路1430、輸出電路1440及控制邏輯電路1460。
列電路1430例如包括列解碼器、預充電電路、感測放大器及寫入電路等。預充電電路具有對佈線進行預充電的功能。感測放大器具有放大從記憶單元讀出的資料信號的功能。注意，上述佈線是連接到記憶單元陣列1470所包括的記憶單元的佈線，下面描述其詳細內容。被放大的資料信號作為資料信號RDATA藉由輸出電路1440輸出到記憶體裝置1400的外部。此外，行電路1420例如包括行解碼器、字線驅動器電路等，並可以選擇要存取的行。
對記憶體裝置1400從外部供應作為電源電壓的低電源電壓（VSS）、週邊電路1411用高電源電壓（VDD）及記憶單元陣列1470用高電源電壓（VIL）。此外，對記憶體裝置1400從外部輸入控制信號（CE、WE、RE）、位址信號ADDR及資料信號WDATA。位址信號ADDR被輸入到行解碼器及列解碼器，資料信號WDATA被輸入到寫入電路。
控制邏輯電路1460對從外部輸入的控制信號（CE、WE、RE）進行處理來生成行解碼器及列解碼器的控制信號。控制信號CE是晶片賦能信號，控制信號WE是寫入賦能信號，並且控制信號RE是讀出賦能信號。控制邏輯電路1460所處理的信號不侷限於此，根據需要而輸入其他控制信號即可。
記憶單元陣列1470包括配置為行列狀的多個記憶單元MC及多個佈線。注意，連接記憶單元陣列1470和行電路1420的佈線的個數取決於記憶單元MC的結構、包括在一個列中的記憶單元MC的個數等。此外，連接記憶單元陣列1470和列電路1430的佈線的個數取決於記憶單元MC的結構、包括在一個行中的記憶單元MC的個數等。
此外，雖然在圖36A中示出在同一平面上形成週邊電路1411和記憶單元陣列1470的例子，但是本實施方式不侷限於此。例如，如圖36B所示，也可以以重疊於週邊電路1411的一部分上的方式設置記憶單元陣列1470。例如，也可以採用以重疊於記憶單元陣列1470下的方式設置感測放大器的結構。
在圖37A至圖37H中說明能夠適合用於上述記憶單元MC的記憶單元的結構例子。
[DOSRAM] 圖37A至圖37C示出DRAM的記憶單元的電路結構例子。在本說明書等中，有時將使用1OS電晶體1電容器型記憶單元的DRAM稱為DOSRAM（Dynamic Oxide Semiconductor Random Access Memory，動態氧化物半導體隨機存取記憶體）。圖37A所示的記憶單元1471包括電晶體M1及電容器CA。此外，電晶體M1包括閘極（有時稱為頂閘極）及背閘極。
電晶體M1的第一端子與電容器CA的第一端子連接，電晶體M1的第二端子與佈線BIL連接，電晶體M1的閘極與佈線WOL連接，電晶體M1的背閘極與佈線BGL連接。電容器CA的第二端子與佈線CAL連接。
佈線BIL被用作位元線，佈線WOL被用作字線。佈線CAL被用作用來對電容器CA的第二端子施加指定的電位的佈線。在資料的寫入及讀出時，佈線LL可以為接地電位，也可以為低位準電位。佈線BGL被用作用來對電晶體M1的背閘極施加電位的佈線。藉由對佈線BGL施加任意電位，可以增加或減少電晶體M1的臨界電壓。
在此，圖37A所示的記憶單元1471對應於圖32A及圖32B所示的記憶體裝置。就是說，電晶體M1對應於電晶體200，電容器CA對應於電容器件292。
此外，記憶單元MC不侷限於記憶單元1471，而可以改變其電路結構。例如，記憶單元MC也可以採用如圖37B所示的記憶單元1472那樣的電晶體M1的背閘極不與佈線BGL連接，而與佈線WOL連接的結構。此外，例如，記憶單元MC也可以是如圖37C所示的記憶單元1473那樣的由單閘極結構的電晶體，亦即，不包括背閘極的電晶體M1構成的記憶單元。
在將上述實施方式所示的半導體裝置用於記憶單元1471等的情況下，作為電晶體M1可以使用電晶體200，作為電容器CA可以使用電容器100。藉由作為電晶體M1使用OS電晶體，可以使電晶體M1的洩漏電流為極低。換言之，因為可以由電晶體M1長時間保持寫入的資料，所以可以降低記憶單元的更新頻率。此外，還可以不進行記憶單元的更新工作。此外，由於洩漏電流極低，因此可以將多值資料或類比資料保持在記憶單元1471、記憶單元1472、記憶單元1473中。
此外，在DOSRAM中，在如此那樣地採用以重疊於記憶單元陣列1470下的方式設置感測放大器的結構時，可以縮短位元線。由此，位元線電容減小，從而可以減少記憶單元的儲存電容。
[NOSRAM] 圖37D至圖37G示出2電晶體1電容器的增益單元型記憶單元的電路結構例子。圖37D所示的記憶單元1474包括電晶體M2、電晶體M3、電容器CB。此外，電晶體M2包括頂閘極（有時簡稱為閘極）及背閘極。在本說明書等中，有時將包括將OS電晶體用於電晶體M2的增益單元型記憶單元的記憶體裝置稱為NOSRAM（Nonvolatile Oxide Semiconductor RAM，非揮發性氧化物半導體RAM）。
電晶體M2的第一端子與電容器CB的第一端子連接，電晶體M2的第二端子與佈線WBL連接，電晶體M2的閘極與佈線WOL連接，電晶體M2的背閘極與佈線BGL連接。電容器CB的第二端子與佈線CAL連接。電晶體M3的第一端子與佈線RBL連接，電晶體M3的第二端子與佈線SL連接，電晶體M3的閘極與電容器CB的第一端子連接。
佈線WBL被用作寫入位元線，佈線RBL被用作讀出位元線，佈線WOL被用作字線。佈線CAL被用作用來對電容器CB的第二端子施加指定的電位的佈線。在資料的寫入及讀出時，較佳為對佈線CAL施加高位準電位。另外，在保持資料時，較佳為對佈線CAL施加低位準電位。佈線BGL被用作用來對電晶體M2的背閘極施加電位的佈線。藉由對佈線BGL施加任意電位，可以增加或減少電晶體M2的臨界電壓。
在此，圖37D所示的記憶單元1474對應於圖30及圖31所示的記憶體裝置。就是說，電晶體M2對應於電晶體200，電容器CB對應於電容器100，電晶體M3對應於電晶體300，佈線WBL對應於佈線1003，佈線WOL對應於佈線1004，佈線BGL對應於佈線1006，佈線CAL對應於佈線1005，佈線RBL對應於佈線1002，佈線SL對應於佈線1001。
此外，記憶單元MC不侷限於記憶單元1474，而可以適當地改變其電路結構。例如，記憶單元MC也可以採用如圖37E所示的記憶單元1475那樣的電晶體M2的背閘極不與佈線BGL連接，而與佈線WOL連接的結構。此外，例如，記憶單元MC也可以是如圖37F所示的記憶單元1476那樣的由單閘極結構的電晶體，亦即，不包括背閘極的電晶體M2構成的記憶單元。此外，例如，記憶單元MC也可以具有如圖37G所示的記憶單元1477那樣的將佈線WBL和佈線RBL組合為一個佈線BIL的結構。
在將上述實施方式所示的半導體裝置用於記憶單元1474等的情況下，作為電晶體M2可以使用電晶體200，作為電晶體M3可以使用電晶體300，作為電容器CB可以使用電容器100。藉由作為電晶體M2使用OS電晶體，可以使電晶體M2的洩漏電流為極低。由此，因為可以由電晶體M2長時間保持寫入的資料，所以可以降低記憶單元的更新頻率。此外，還可以不進行記憶單元的更新工作。此外，由於洩漏電流極低，因此可以將多值資料或類比資料保持在記憶單元1474中。記憶單元1475至記憶單元1477也是同樣的。
此外，電晶體M3也可以是在通道形成區域中包含矽的電晶體（以下有時稱為Si電晶體）。Si電晶體的導電型可以是n通道型或p通道型。Si電晶體的場效移動率有時比OS電晶體高。因此，作為被用作讀出電晶體的電晶體M3，也可以使用Si電晶體。此外，藉由將Si電晶體用於電晶體M3，可以層疊於電晶體M3上地設置電晶體M2，從而可以減少記憶單元的佔有面積，並可以實現記憶體裝置的高積體化。
此外，電晶體M3也可以是OS電晶體。在將OS電晶體用於電晶體M2、電晶體M3時，在記憶單元陣列1470中可以只使用n型電晶體構成電路。
此外，圖37H示出3電晶體1電容器的增益單元型記憶單元的一個例子。圖37H所示的記憶單元1478包括電晶體M4至電晶體M6及電容器CC。電容器CC可以適當地設置。記憶單元1478與佈線BIL、佈線RWL、佈線WWL、佈線BGL及佈線GNDL電連接。佈線GNDL是供應低位準電位的佈線。此外，也可以將記憶單元1478電連接到佈線RBL、佈線WBL，而不與佈線BIL電連接。
電晶體M4是包括背閘極的OS電晶體，該背閘極與佈線BGL電連接。此外，也可以使電晶體M4的背閘極和閘極互相電連接。或者，電晶體M4也可以不包括背閘極。
此外，電晶體M5、電晶體M6各自可以是n通道型Si電晶體或p通道型Si電晶體。或者，電晶體M4至電晶體M6也可以都是OS電晶體。在此情況下，可以在記憶單元陣列1470中只使用n型電晶體構成電路。
在將上述實施方式所示的半導體裝置用於記憶單元1478時，作為電晶體M4可以使用電晶體200，作為電晶體M5、電晶體M6可以使用電晶體300，作為電容器CC可以使用電容器100。藉由作為電晶體M4使用OS電晶體，可以使電晶體M4的洩漏電流為極低。
注意，本實施方式所示的週邊電路1411及記憶單元陣列1470等的結構不侷限於上述結構。此外，也可以根據需要改變、去除或追加這些電路及連接到該電路的佈線、電路元件等的配置或功能。
一般來說，在電腦等半導體裝置中，根據用途使用各種記憶體裝置（記憶體）。圖38以層級示出各種記憶體裝置。越位於上層的記憶體裝置越需要快存取速度，越位於下層的記憶體裝置越需要大存儲電容及高存儲密度。在圖38中，從最上層依次示出在CPU等運算處理裝置中作為暫存器安裝的記憶體、SRAM（Static Random Access Memory；靜態隨機存取記憶體）、DRAM（Dynamic Random Access Memory；動態隨機存取記憶體）、3D NAND記憶體。
由於用來暫時儲存運算結果等，所以在CPU等運算處理裝置中作為暫存器安裝的記憶體的來自運算處理裝置的訪問頻率高。因此，比存儲電容更需要快工作速度。此外，暫存器也具有保持運算處理裝置的設定資料等的功能。
SRAM例如用於快取記憶體。快取記憶體具有複製保持在主記憶體的資料的一部分而保持的功能。藉由將使用頻率高的資料複製到快取記憶體中，可以提高對資料的存取速度。
DRAM例如用於主記憶體。主記憶體具有保持從記憶體（storage）讀出的程式或資料的功能。DRAM的存儲密度大致為0.1至0.3Gbit/mm2 。
3DNAND記憶體例如用於記憶體（storage）。記憶體（storage）具有保持需要長期儲存的資料或運算處理裝置所使用的各種程式等的功能。因此，記憶體（storage）比工作速度更需要大存儲電容及高存儲密度。用於記憶體（storage）的記憶體裝置的存儲密度大致為0.6至6.0Gbit/mm2 。
本發明的一個實施方式的記憶體裝置能夠長期間保持資料且其工作速度快。本發明的一個實施方式的記憶體裝置可以作為位於包括快取記憶體的階層和主記憶體的階層的兩者的邊界區域901的記憶體裝置適當地使用。此外，本發明的一個實施方式的記憶體裝置可以作為位於包括主記憶體的階層和記憶體（storage）的階層的兩者的邊界區域902的記憶體裝置適當地使用。
本實施方式所示的結構、方法等可以與本實施方式所示的其他結構、方法、其他實施方式所示的結構、方法或者實施例所示的結構、方法等適當地組合而實施。
實施方式4 在本實施方式中，參照圖39A和圖39B說明安裝有本發明的半導體裝置的晶片1200的一個例子。在晶片1200上安裝有多個電路（系統）。如此，在一個晶片上集成有多個電路（系統）的技術有時被稱為系統晶片（System on Chip：SoC）。
如圖39A所示，晶片1200包括CPU1211、GPU1212、一個或多個類比運算部1213、一個或多個記憶體控制器1214、一個或多個介面1215、一個或多個網路電路1216等。
在晶片1200上設置有凸塊（未圖示），該凸塊如圖39B所示那樣與印刷線路板（PCB：Printed Circuit Board）1201的第一面連接。此外，在PCB1201的第一面的背面設置有多個凸塊1202，該凸塊1202與主機板1203連接。
此外，也可以在主機板1203上設置有DRAM1221、快閃記憶體1222等的記憶體裝置。例如，可以將上述實施方式所示的DOSRAM應用於DRAM1221。此外，例如，可以將上述實施方式所示的NOSRAM應用於快閃記憶體1222。
CPU1211較佳為具有多個CPU核。此外，GPU1212較佳為具有多個GPU核。此外，CPU1211和GPU1212可以分別具有暫時儲存資料的記憶體。或者，也可以在晶片1200上設置有CPU1211和GPU1212共同使用的記憶體。可以將上述NOSRAM或DOSRAM應用於該記憶體。此外，GPU1212適合用於多個資料的平行計算，其可以用於影像處理或積和運算。藉由作為GPU1212設置使用本發明的氧化物半導體的影像處理電路或積和運算電路，可以以低功耗執行影像處理及積和運算。
此外，因為在同一晶片上設置有CPU1211和GPU1212，所以可以縮短CPU1211和GPU1212之間的佈線，並可以以高速進行從CPU1211到GPU1212的資料傳送、CPU1211及GPU1212所具有的記憶體之間的資料傳送以及GPU1212中的運算結束之後的從GPU1212到CPU1211的運算結果傳送。
類比運算部1213具有類比/數位（A/D）轉換電路和數位/類比（D/A）轉換電路中的一者或兩者。此外，也可以在類比運算部1213中設置上述積和運算電路。
記憶體控制器1214具有被用作DRAM1221的控制器的電路及被用作快閃記憶體1222的介面的電路。
介面1215具有與如顯示裝置、揚聲器、麥克風、影像拍攝裝置、控制器等外部連接設備之間的介面電路。控制器包括滑鼠、鍵盤、遊戲機用控制器等。作為上述介面，可以使用USB（Universal Serial Bus：通用序列匯流排）、HDMI（High-Definition Multimedia Interface：高清晰度多媒體介面）（註冊商標）等。
網路電路1216具有LAN（Local Area Network：區域網路）等網路電路。此外，還可以具有網路安全用電路。
上述電路（系統）可以經同一製程形成在晶片1200上。由此，即使晶片1200所需的電路個數增多，也不需要增加製程，可以以低成本製造晶片1200。
可以將包括設置有具有GPU1212的晶片1200的PCB1201、DRAM1221以及快閃記憶體1222的主機板1203稱為GPU模組1204。
GPU模組1204因具有使用SoC技術的晶片1200而可以減少其尺寸。此外，GPU模組1204因具有高影像處理能力而適合用於智慧手機、平板終端、膝上型個人電腦、可攜式（可攜帶）遊戲機等可攜式電子裝置。此外，藉由利用使用GPU1212的積和運算電路，可以執行深度神經網路（DNN）、卷積神經網路（CNN）、遞迴神經網路（RNN）、自編碼器、深度波茲曼機（DBM）、深度置信網路（DBN）等方法，由此可以將晶片1200用作AI晶片，或者，可以將GPU模組1204用作AI系統模組。
本實施方式所示的結構、方法等可以與本實施方式所示的其他結構、方法、其他實施方式所示的結構、方法或者實施例所示的結構、方法等適當地組合而實施。
實施方式5 本實施方式示出安裝有上述實施方式所示的記憶體裝置等的電子構件及電子裝置的一個例子。
＜電子構件＞ 首先，參照圖40A和圖40B對組裝有記憶體裝置720的電子構件的例子進行說明。
圖40A示出電子構件700及安裝有電子構件700的基板（電路板704）的立體圖。圖40A所示的電子構件700在模子711內包括記憶體裝置720。在圖40A中，省略電子構件700的一部分以表示其內部。電子構件700在模子711的外側包括連接盤（land）712。連接盤712電連接於電極焊盤713，電極焊盤713藉由引線714電連接於記憶體裝置720。電子構件700例如安裝於印刷電路板702上。藉由組合多個該電子構件並使其分別在印刷電路板702上電連接，由此完成電路板704。
記憶體裝置720包括驅動電路層721及記憶體電路層722。
圖40B示出電子構件730的立體圖。電子構件730是SiP（System in package：系統封裝）或MCM（Multi Chip Module：多晶片封裝）的一個例子。在電子構件730中，封裝基板732（印刷電路板）上設置有插板（interposer）731，插板731上設置有半導體裝置735及多個記憶體裝置720。
電子構件730示出將記憶體裝置720用作高頻寬記憶體（HBM：High Bandwidth Memory）的例子。此外，半導體裝置735可以使用CPU、GPU、FPGA等積體電路（半導體裝置）。
封裝基板732可以使用陶瓷基板、塑膠基板、玻璃環氧基板等。插板731可以使用矽插板、樹脂插板等。
插板731具有多個佈線並電連接端子間距不同的多個積體電路的功能。多個佈線由單層或多層構成。此外，插板731具有將設置於插板731上的積體電路與設置於封裝基板732上的電極電連接的功能。因此，有時將插板也稱為“重佈線基板（rewiring substrate）”或“中間基板”。此外，有時藉由在插板731中設置貫通電極，藉由該貫通電極使積體電路與封裝基板732電連接。此外，在使用矽插板的情況下，也可以使用TSV（Through Silicon Via：矽通孔）作為貫通電極。
作為插板731較佳為使用矽插板。由於矽插板不需要設置主動元件，所以可以以比積體電路更低的成本製造。另一方面，矽插板的佈線形成可以在半導體製程中進行，樹脂插板更易於形成微細的佈線。
在HBM中，為了實現寬記憶體頻寬需要連接許多佈線。為此，要求安裝HBM的插板上能夠高密度地形成微細的佈線。因此，作為安裝HBM的插板較佳為使用矽插板。
此外，在使用矽插板的SiP或MCM等中，不容易發生因積體電路與插板間的膨脹係數的不同而導致的可靠性下降。此外，由於矽插板的表面平坦性高，所以設置在矽插板上的積體電路與矽插板間不容易產生連接不良。尤其較佳為將矽插板用於2.5D封裝（2.5D安裝），其中多個積體電路橫著排放並配置於插板上。
此外，也可以與電子構件730重疊地設置散熱器（散熱板）。在設置散熱器的情況下，較佳為設置於插板731上的積體電路的高度一致。例如，在本實施方式所示的電子構件730中，較佳為使記憶體裝置720與半導體裝置735的高度一致。
為了將電子構件730安裝在其他的基板上，可以在封裝基板732的底部設置電極733。圖40B示出用焊球形成電極733的例子。藉由在封裝基板732的底部以矩陣狀設置焊球，可以實現BGA（Ball Grid Array：球柵陣列）的安裝。此外，電極733也可以使用導電針形成。藉由在封裝基板732的底部以矩陣狀設置導電針，可以實現PGA（Pin Grid Array：針柵陣列）的安裝。
電子構件730可以藉由各種安裝方式安裝在其他基板上，而不侷限於BGA及PGA。例如，可以採用SPGA（Staggered Pin Grid Array：交錯針柵陣列）、LGA（Land Grid Array：地柵陣列）、QFP（Quad Flat Package：四面扁平封裝）、QFJ（Quad Flat J-leaded package：四側J形引腳扁平封裝）或QFN（Quad Flat Non-leaded package：四側無引腳扁平封裝）等安裝方法。
本實施方式所示的結構、方法等可以與本實施方式所示的其他結構、方法、其他實施方式所示的結構、方法或者實施例所示的結構、方法等適當地組合而實施。
實施方式6 在本實施方式中，說明使用上述實施方式所示的半導體裝置的記憶體裝置的應用例子。上述實施方式所示的半導體裝置例如可以應用於各種電子裝置（例如，資訊終端、電腦、智慧手機、電子書閱讀器、數位相機（也包括攝影機）、錄影再現裝置、導航系統等）的記憶體裝置。注意，在此，電腦包括平板電腦、筆記型電腦、桌上型電腦以及大型電腦諸如伺服器系統。或者，上述實施方式所示的半導體裝置應用於記憶體卡（例如，SD卡）、USB記憶體、SSD（固態硬碟）等各種卸除式存放裝置。圖41A至圖41E示意性地示出卸除式存放裝置的幾個結構例子。例如，上述實施方式所示的半導體裝置加工為被封裝的記憶體晶片並用於各種記憶體裝置或卸除式記憶體。
圖41A是USB記憶體的示意圖。USB記憶體1100包括外殼1101、蓋子1102、USB連接器1103及基板1104。基板1104被容納在外殼1101中。例如，基板1104上安裝有記憶體晶片1105及控制器晶片1106。可以將上述實施方式所示的半導體裝置組裝於記憶體晶片1105等。
圖41B是SD卡的外觀示意圖，圖41C是SD卡的內部結構的示意圖。SD卡1110包括外殼1111、連接器1112及基板1113。基板1113被容納在外殼1111中。例如，基板1113上安裝有記憶體晶片1114及控制器晶片1115。藉由在基板1113的背面一側也設置記憶體晶片1114，可以增大SD卡1110的電容。此外，也可以將具有無線通訊功能的無線晶片設置於基板1113。由此，藉由主機裝置與SD卡1110之間的無線通訊，可以進行記憶體晶片1114的資料的讀出及寫入。可以將上述實施方式所示的半導體裝置組裝於記憶體晶片1114等。
圖41D是SSD的外觀示意圖，圖41E是SSD的內部結構的示意圖。SSD1150包括外殼1151、連接器1152及基板1153。基板1153被容納在外殼1151中。例如，基板1153上安裝有記憶體晶片1154、記憶體晶片1155及控制器晶片1156。記憶體晶片1155為控制器晶片1156的工作記憶體，例如，可以使用DOSRAM晶片。藉由在基板1153的背面一側也設置記憶體晶片1154，可以增大SSD1150的電容。可以將上述實施方式所示的半導體裝置組裝於記憶體晶片1154等。
本實施方式所示的結構、方法等可以與本實施方式所示的其他結構、方法、其他實施方式所示的結構、方法或者實施例所示的結構、方法等適當地組合而實施。
實施方式7 根據本發明的一個實施方式的半導體裝置可以應用於如CPU、GPU等處理器或晶片。圖42A至圖42H示出具有根據本發明的一個實施方式的如CPU、GPU等處理器或晶片的電子裝置的具體例子。
＜電子裝置及系統＞ 根據本發明的一個實施方式的GPU或晶片可以安裝在各種各樣的電子裝置。作為電子裝置的例子，例如除了電視機、用於筆記本式資訊終端等的顯示器、數位看板（Digital Signage）、彈珠機等大型遊戲機等具有較大的螢幕的電子裝置以外，還可以舉出數位相機、數位攝影機、數位相框、電子書閱讀器、行動電話機、可攜式遊戲機、可攜式資訊終端、音頻再生裝置等。此外，藉由將根據本發明的一個實施方式的GPU或晶片設置在電子裝置中，可以使電子裝置具備人工智慧。
本發明的一個實施方式的電子裝置也可以包括天線。藉由由天線接收信號，可以在顯示部上顯示影像或資訊等。此外，在電子裝置包括天線及二次電池時，可以將天線用於非接觸電力傳送。
本發明的一個實施方式的電子裝置也可以包括感測器（該感測器具有測定如下因素的功能：力、位移、位置、速度、加速度、角速度、轉速、距離、光、液、磁、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、輻射線、流量、濕度、傾斜度、振動、氣味或紅外線）。
本發明的一個實施方式的電子裝置可以具有各種功能。例如，可以具有如下功能：將各種資訊（靜態影像、動態圖片、文字影像等）顯示在顯示部上的功能；觸控面板的功能；顯示日曆、日期或時間等的功能；執行各種軟體（程式）的功能；進行無線通訊的功能；讀出儲存在存儲介質中的程式或資料的功能；等。圖42A至圖42H示出電子裝置的例子。
[資訊終端] 圖42A示出資訊終端之一的行動電話機（智慧手機）。資訊終端5100包括外殼5101及顯示部5102，作為輸入介面在顯示部5102中具備觸控面板，並且在外殼5101上設置有按鈕。
藉由將本發明的一個實施方式的晶片應用於資訊終端5100，可以執行利用人工智慧的應用程式。作為利用人工智慧的應用程式，例如，可以舉出識別會話來將該會話的內容顯示在顯示部5102上的應用程式、識別由使用者輸入到顯示部5102所具備的觸控面板的文字或圖形等來將該文字或該圖形顯示在顯示部5102上的應用程式、執行指紋或聲紋等的生物識別的應用程式等。
圖42B示出筆記本式資訊終端5200。筆記本式資訊終端5200包括資訊終端主體5201、顯示部5202及鍵盤5203。
與上述資訊終端5100同樣，藉由將本發明的一個實施方式的晶片應用於筆記本式資訊終端5200，可以執行利用人工智慧的應用程式。作為利用人工智慧的應用程式，例如，可以舉出設計支援軟體、文章校對軟體、功能表自動生成軟體等。此外，藉由使用筆記本式資訊終端5200，可以研發新穎的人工智慧。
注意，在上述例子中，圖42A及圖42B分別示出智慧手機及筆記本式資訊終端作為電子裝置的例子，但是也可以應用智慧手機及筆記本式資訊終端以外的資訊終端。作為智慧手機及筆記本式資訊終端以外的資訊終端，例如可以舉出PDA（Personal Digital Assistant：個人數位助理）、桌上型資訊終端、工作站等。
[遊戲機] 圖42C示出作為遊戲機的一個例子的可攜式遊戲機5300。可攜式遊戲機5300包括外殼5301、外殼5302、外殼5303、顯示部5304、連接部5305及操作鍵5306等。可以將外殼5302及外殼5303從外殼5301拆卸。藉由將設在外殼5301中的連接部5305安裝到其他外殼（未圖示），可以將輸出到顯示部5304的影像輸出到其他視頻顯示裝置（未圖示）。此時，外殼5302及外殼5303分別可以被用作操作部。由此，多個遊戲玩者可以同時玩遊戲。可以將上述實施方式所示的晶片嵌入到設置在外殼5301、外殼5302及外殼5303的基板的晶片等。
另外，圖42D示出遊戲機之一的固定式遊戲機5400。固定式遊戲機5400以無線或有線連接有控制器5402。
藉由將本發明的一個實施方式的GPU或晶片應用於可攜式遊戲機5300及固定式遊戲機5400等遊戲機，可以實現低功耗的遊戲機。此外，借助於低功耗，可以降低來自電路的發熱，由此可以減少因發熱而給電路本身、週邊電路以及模組帶來的負面影響。
再者，藉由將本發明的一個實施方式的GPU或晶片應用於可攜式遊戲機5300，可以實現具備人工智慧的可攜式遊戲機5300。
遊戲的進展、遊戲中出現的生物的言行、遊戲上發生的現象等的表現本來是由該遊戲所具有的程式規定的，但是藉由將人工智慧應用於可攜式遊戲機5300，可以實現不侷限於遊戲的程式的表現。例如，可以實現遊戲玩者提問的內容、遊戲的進展情況、時間、遊戲上出現的人物的言行變化等的表現。
此外，當使用可攜式遊戲機5300玩需要多個遊戲玩者的遊戲時，可以利用人工智慧構成擬人的遊戲玩者，由此可以將人工智慧的遊戲玩者當作對手，一個人也可以玩多個人玩的遊戲。
雖然圖42C及圖42D示出可攜式遊戲機及固定式遊戲機作為遊戲機的一個例子，但是應用本發明的一個實施方式的GPU或晶片的遊戲機不侷限於此。作為應用本發明的一個實施方式的GPU或晶片的遊戲機，例如可以舉出設置在娛樂設施（遊戲中心，遊樂園等）的街機遊戲機、設置在體育設施的擊球練習用投球機等。
[大型電腦] 可以將本發明的一個實施方式的GPU或晶片應用於大型電腦。
圖42E示出作為大型電腦的一個例子的超級電腦5500。圖42F示出超級電腦5500所包括的機架（rack mount）式電腦5502。
超級電腦5500包括機架5501及多個機架式電腦5502。注意，多個電腦5502容納在機架5501中。另外，電腦5502設有多個基板5504，在該基板上可以安裝上述實施方式所說明的GPU或晶片。
超級電腦5500主要是適合於科學計算的大型電腦。科學計算需要以高速進行龐大的運算，因此功耗大且晶片的發熱高。藉由將本發明的一個實施方式的GPU或晶片應用於超級電腦5500，可以實現低功耗的超級電腦。此外，借助於低功耗，可以降低來自電路的發熱，由此可以減少因發熱而給電路本身、週邊電路及模組帶來的負面影響。
在圖42E及圖42F中，作為大型電腦的一個例子示出超級電腦，然而應用本發明的一個實施方式的GPU或晶片的大型電腦不侷限於此。作為應用本發明的一個實施方式的GPU或晶片的大型電腦，例如可以舉出提供服務的電腦（伺服器）、大型通用電腦（主機）等。
[移動體] 本發明的一個實施方式的GPU或晶片可以應用於作為移動體的汽車及汽車的駕駛席周邊。
圖42G是示出移動體的一個例子的汽車室內的前擋風玻璃周邊的圖。圖42G示出安裝在儀表板的顯示面板5701、顯示面板5702、顯示面板5703以及安裝在支柱的顯示面板5704。
藉由顯示速度表、轉速計、行駛距離、燃料表、排檔狀態、空調的設定，顯示面板5701至顯示面板5703可以提供各種資訊。此外，使用者可以根據喜好適當地改變顯示面板所顯示的顯示內容及佈局等，可以提高設計性。顯示面板5701至顯示面板5703還可以用作照明設備。
藉由將由設置在汽車的攝像裝置（未圖示）拍攝的影像顯示在顯示面板5704上，可以補充被支柱遮擋的視野（死角）。也就是說，藉由顯示由設置在汽車外側的攝像裝置拍攝的影像，可以補充死角，從而可以提高安全性。此外，藉由顯示補充看不到的部分的影像，可以更自然、更舒適地確認安全。顯示面板5704還可以用作照明設備。
因為可以將本發明的一個實施方式的GPU或晶片用作人工智慧的組件，例如可以將該晶片用於汽車的自動駕駛系統。該晶片也可以用於進行導航、危險預測等的系統。此外，可以在顯示面板5701至顯示面板5704上顯示導航、危險預測等資訊。
雖然在上述例子中作為移動體的一個例子說明了汽車，但是移動體不侷限於汽車。例如，作為移動體，也可以舉出電車、單軌鐵路、船舶、飛行物（直升機、無人駕駛飛機（無人機）、飛機、火箭）等，可以對這些移動體應用本發明的一個實施方式的晶片，以提供利用人工智慧的系統。
[電器產品] 圖42H示出電器產品的一個例子的電冷藏冷凍箱5800。電冷藏冷凍箱5800包括外殼5801、冷藏室門5802及冷凍室門5803等。
藉由將本發明的一個實施方式的晶片應用於電冷藏冷凍箱5800，可以實現具備人工智慧的電冷藏冷凍箱5800。藉由利用人工智慧，可以使電冷藏冷凍箱5800具有基於儲存在電冷藏冷凍箱5800中的食品或該食品的消費期限等自動生成功能表的功能、根據所儲存的食品自動調整電冷藏冷凍箱5800的溫度的功能。
作為電器產品的一個例子說明了電冷藏冷凍箱，但是作為其他電器產品，例如可以舉出吸塵器、微波爐、電烤箱、電鍋、熱水器、IH炊具、飲水機、包括空氣調節器的冷暖空調機、洗衣機、乾衣機、視聽設備等。
在本實施方式中說明的電子裝置、該電子裝置的功能、人工智慧的應用例子以及其效果等可以與其他的電子裝置的記載適當地組合而實施。
本實施方式所示的結構、方法等可以與本實施方式所示的其他結構、方法、其他實施方式所示的結構、方法或者實施例所示的結構、方法等適當地組合而實施。 實施例
在本實施例中，製造包括圖3A至圖3D所示的電晶體200的半導體裝置，並評價電晶體200的電特性。
首先，說明樣本的結構。如圖3A至圖3D所示，樣本包括配置在基板（未圖示）上的絕緣體212、絕緣體212上的絕緣體214、配置在絕緣體214上的絕緣體216、以埋入到絕緣體216中的方式配置的導電體205、配置在絕緣體216及導電體205上的絕緣體222、配置在絕緣體222上的絕緣體224、配置在絕緣體224上的氧化物230a、配置在氧化物230a上的氧化物230b、氧化物230b上且彼此分離地配置的氧化物243a及氧化物243b、配置在氧化物243a上的導電體242a、配置在氧化物243b上的導電體242b、配置在導電體242a上的絕緣體271a、配置在導電體242b上的絕緣體271b、配置在絕緣體271a、絕緣體271b及絕緣體222上的絕緣體272、配置在絕緣體272上的絕緣體280、配置在氧化物230b上的絕緣體250a、配置在絕緣體250a上的絕緣體250b、配置在絕緣體250b上的導電體260、配置在絕緣體280及導電體260上的絕緣體282、以與絕緣體212的頂面接觸且與絕緣體214、絕緣體216、絕緣體222、絕緣體272、絕緣體280及絕緣體282的側面接觸的方式配置的絕緣體283、以覆蓋絕緣體283的方式配置的絕緣體274以及以覆蓋絕緣體274及絕緣體283的方式配置的絕緣體286。
作為絕緣體212使用厚度為60nm的氮化矽。絕緣體212使用矽靶材藉由脈衝DC濺射法形成。
作為絕緣體214使用厚度為40nm的氧化鋁。絕緣體214使用鋁靶材藉由脈衝DC濺射法形成。
作為絕緣體216使用厚度為130nm的氧化矽。絕緣體216使用矽靶材藉由脈衝DC濺射法形成。
上述絕緣體212、絕緣體214及絕緣體216使用多室型濺射裝置以不暴露於大氣的方式連續形成。
在導電體205中，以與絕緣體216的開口的底面及側壁接觸的方式配置導電體205a，在導電體205a上配置導電體205b，並且在導電體205b上配置導電體205c。在此，導電體205c的側面與導電體205a接觸。換言之，導電體205b被導電體205a及導電體205c包圍。
導電體205a及導電體205c是使用藉由金屬CVD法形成的氮化鈦，導電體205b是使用藉由金屬CVD法形成的鎢。導電體205藉由在上述實施方式中使用圖6A至圖10D說明的方法形成。
作為絕緣體222，使用藉由ALD法形成的厚度為20nm的氧化鉿。作為絕緣體224，使用藉由濺射法形成的厚度為20nm的氧化矽。
作為氧化物230a，使用藉由DC濺射法形成的厚度為5nm的In-Ga-Zn氧化物。在形成氧化物230a時，使用In：Ga：Zn=1：3：4[原子個數比]的靶材。
作為氧化物230b，使用藉由DC濺射法形成的厚度為15nm的In-Ga-Zn氧化物。在形成氧化物230b時，使用In：Ga：Zn=4：2：4.1[原子個數比]的靶材。
作為成為氧化物243的氧化物，使用藉由DC濺射法形成的厚度為2nm的In-Ga-Zn氧化物。在形成成為氧化物243的氧化物時，使用In：Ga：Zn=1：3：4[原子個數比]的靶材。
在形成成為氧化物243的氧化物之後，在氮氛圍下以500℃進行1小時的熱處理，接著在氧氛圍下以500℃進行1小時的熱處理。
導電體242a及導電體242b使用厚度為20nm的氮化鉭。此外，絕緣體271使用藉由濺射法形成的厚度為10nm的氧化鋁。此外，絕緣體272使用藉由濺射法形成的厚度為5nm的氧化鋁與其上的藉由濺射法形成的厚度為5nm的氮化矽的疊層膜。
絕緣體280使用藉由濺射法形成的厚度為145nm的氧化矽。在形成絕緣體280時，使用Si靶材，作為沉積氣體使用氧氣體100sccm及氬氣體20sccm。上述絕緣體272、絕緣體280使用多室型濺射裝置以不暴露於大氣的方式連續形成。
作為絕緣體250a使用藉由CVD法形成的厚度為6nm的氧氮化矽。接著，作為絕緣體250b使用藉由ALD法形成的厚度為1.5nm的氧化鉿。在形成絕緣體250b之後，進行微波處理。在微波處理中，作為處理氣體使用氬氣體150sccm及氧氣體50sccm，功率設為4000W，壓力設為400Pa，處理溫度設為400℃，處理時間設為600秒鐘。然後，在絕緣體250b上藉由ALD法形成厚度為1nm的氮化矽。
作為導電體260a，使用厚度為5nm的氮化鈦。此外，作為導電體260b使用鎢。
作為絕緣體282使用厚度為40nm的氧化鋁。絕緣體282使用鋁靶材藉由脈衝DC濺射法形成。
作為絕緣體283使用藉由濺射法形成的氮化矽。
作為絕緣體274使用藉由CVD法形成的氧氮化矽。
具有上述結構的樣本是以通道長度成為360nm且通道寬度成為60nm的方式設計的電晶體以及以通道長度成為60nm且通道寬度成為60nm的方式設計的電晶體。此外，與電晶體200同樣，除了上述結構以外，樣本還包括導電體240、絕緣體241及導電體246等。此外，樣本在形成之後在氮氛圍下以400℃進行4小時的熱處理。
對如上所述那樣製造的樣本的基板面內的五個電晶體進行評價。
[溫度依賴性評價] 在將電特性的測量環境的溫度設為-10℃、25℃及85℃的情況下，評價電特性的溫度依賴性。使用德科技製造的半導體參數分析儀測量Id-Vg特性（汲極電流-閘極電壓特性）。在Id-Vg特性的測量中，汲極電位Vd設為0.1V或1.2V，源極電位Vs設為0V，底閘極電位Vbg設為0V，對頂閘極電位Vg從-4.0V到4.0V以每次增加0.025V的方式進行掃描。
圖43A至圖44C示出Id-Vg特性的測量結果。各圖式中的橫軸表示頂閘極電位Vg[V]，第一縱軸表示汲極電流Id[A]，並且第二縱軸表示Vd=0.1V時的場效移動率μFE[cm2 /Vs]。另外，以實線表示Vd=0.1V時及Vd=1.2V時的汲極電流，以虛線表示此時的場效移動率μFE。
圖43A至圖43C示出關於以通道長度成為360nm且通道寬度成為60nm的方式設計的電晶體的結果。圖43A示出測量環境溫度為-10℃時的Id-Vg特性，圖43B示出測量環境溫度為25℃時的Id-Vg特性，圖43C示出測量環境溫度為85℃時的Id-Vg特性。
此外，圖44A至圖44C示出以通道長度成為60nm且通道寬度成為60nm的方式設計的電晶體的結果。圖44A示出測量環境溫度為-10℃時的Id-Vg特性，圖44B示出測量環境溫度為25℃時的Id-Vg特性，圖44C示出測量環境溫度為85℃時的Id-Vg特性。
另外，圖45A至圖45H是Id-Vg特性測量所得到的場效移動率μFE[cm2 /Vs]、次臨界擺幅值（S值）[mV/dec]、漂移電壓Vsh[V]以及Drain Induced Barrier Lowering（DIBL，汲極導致的能障下降）[V]的每個測量環境溫度依賴性的圖表。
在此，關於場效移動率μFE，標繪出最大值。另外，藉由將Vd設定為1.2V求出在次臨界值區域中Id變化一位數時需要的Vg值，得到S值。另外，將漂移電壓Vsh定義為在Vd=1.2V時的電晶體的Id-Vg曲線中曲線上的傾斜度最大的點的切線與Id=1pA的直線交叉的Vg的值。另外，將DIBL定義為從Vd=0.1V時的漂移電壓減去Vd=1.2V時的漂移電壓的值。
圖45A至圖45D是以通道長度成為360nm且通道寬度成為60nm的方式設計的電晶體的測量環境溫度依賴性的圖表，圖45E至圖45H是以通道長度成為60nm且通道寬度成為60nm的方式設計的電晶體的測量環境溫度依賴性的圖表。從這些圖表可見，在-10℃至85℃的溫度範圍內，以通道長度成為360nm且通道寬度成為60nm的方式設計的電晶體和以通道長度成為60nm且通道寬度成為60nm的方式設計的電晶體都有如下傾向：測量環境溫度越高μFE及S值越增加，而測量環境溫度越高Vsh越降低。另外，可知在-10℃至85℃的溫度範圍內，DIBL的測量環境溫度依賴性小。
[Vbg依賴性評價] 接著，在將電晶體200的背閘極電位Vbg設為-4V、0V及4V的情況下，評價電特性的Vbg依賴性。在Id-Vg特性的測量中，汲極電位Vd設為0.1V或1.2V，源極電位Vs設為0V，底閘極電位Vbg設為-4V、0V及4V，對頂閘極電位Vg從-4.0V到4.0V以每次增加0.025V的方式進行掃描。將測量時的溫度設為25℃。
圖46A至圖47C示出Id-Vg特性的測量結果。各圖式中的橫軸表示頂閘極電位Vg[V]，第一縱軸表示汲極電流Id[A]，並且第二縱軸表示Vd=0.1V時的場效移動率μFE[cm2 /Vs]。另外，以實線表示Vd=0.1V時及Vd=1.2V時的汲極電流，以虛線表示此時的場效移動率μFE。
圖46A至圖46C示出關於以通道長度成為360nm且通道寬度成為60nm的方式設計的電晶體的結果。圖46A示出將背閘極電位Vbg設為-4V時的Id-Vg特性，圖46B示出將背閘極電位Vbg設為0V時的Id-Vg特性，圖46C示出將背閘極電位Vbg設為4V時的Id-Vg特性。
另外，圖47A至圖47C示出關於以通道長度成為60nm且通道寬度成為60nm的方式設計的電晶體的結果。圖47A示出將背閘極電位Vbg設為-4V時的Id-Vg特性，圖47B示出將背閘極電位Vbg設為0V時的Id-Vg特性，圖47C示出將背閘極電位Vbg設為4V時的Id-Vg特性。
另外，圖48A至圖48H是Id-Vg特性測量所得到的場效移動率μFE、S值、漂移電壓Vsh以及DIBL的每個背閘極電位Vbg依賴性的圖表。
圖48A至圖48D是以通道長度成為360nm且通道寬度成為60nm的方式設計的電晶體的Vbg依賴性的圖表，圖48E至圖48H是以通道長度成為60nm且通道寬度成為60nm的方式設計的電晶體的Vbg依賴性的圖表。從這些圖表可見，以通道長度成為360nm且通道寬度成為60nm的方式設計的電晶體和以通道長度成為60nm且通道寬度成為60nm的方式設計的電晶體都有如下傾向：當使Vbg從4V改變到-4V，亦即，從正一側改變到負一側時，Vsh漂移到正一側，而S值變小。另外，可知在Vbg為-4V至4V的範圍內，DIBL的Vbg依賴性小。
本實施例所示的結構、方法等的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
100:電容器 110:導電體 112:導電體 115:導電體 120:導電體 125:導電體 130:絕緣體 140:導電體 142:絕緣體 145:絕緣體 150:絕緣體 152:絕緣體 153:導電體 154:絕緣體 156:絕緣體 200:電晶體 200_n:電晶體 200_1:電晶體 200a:電晶體 200b:電晶體 200D:電晶體 200T:電晶體 205:導電體 205a:導電體 205A:導電膜 205b:導電體 205B:導電膜 205c:導電體 205C:導電膜 210:絕緣體 212:絕緣體 214:絕緣體 216:絕緣體 217:絕緣體 218:導電體 222:絕緣體 224:絕緣體 230:氧化物 230_D:氧化物 230_n:氧化物 230_n-1:氧化物 230_1:氧化物 230_2:氧化物 230a:氧化物 230A:氧化膜 230b:氧化物 230B:氧化膜 230ba:區域 230bb:區域 230bc:區域 230c:氧化物 230d:氧化物 230_D:氧化物 235:通道形成區域 235_n:通道形成區域 235_1:通道形成區域 235_2:通道形成區域 240:導電體 240a:導電體 240b:導電體 241:絕緣體 241a:絕緣體 241b:絕緣體 242:導電體 242a:導電體 242A:導電膜 242b:導電體 242B:導電層 242c:導電體 243:氧化物 243a:氧化物 243A:氧化膜 243b:氧化物 243B:氧化物層 246:導電體 246a:導電體 246b:導電體 250:絕緣體 250a:絕緣體 250A:絕緣膜 250b:絕緣體 250B:絕緣膜 260:導電體 260a:導電體 260b:導電體 265:密封部 265a:密封部 265b:密封部 271:絕緣體 271a:絕緣體 271A:絕緣膜 271b:絕緣體 271B:絕緣層 271c:絕緣體 272:絕緣體 274:絕緣體 280:絕緣體 282:絕緣體 282a:絕緣體 282b:絕緣體 283:絕緣體 286:絕緣體 290:記憶體器件 291:區域 292:電容器件 292a:電容器件 292b:電容器件 293:絕緣體 294:導電體 294a:導電體 294b:導電體 300:電晶體 311:基板 313:半導體區域 314a:低電阻區域 314b:低電阻區域 315:絕緣體 316:導電體 320:絕緣體 322:絕緣體 324:絕緣體 326:絕緣體 328:導電體 330:導電體 350:絕緣體 352:絕緣體 354:絕緣體 356:導電體 400:開口區域 411:元件層 413:電晶體層 415:記憶體器件層 415_1:記憶體器件層 415_3:記憶體器件層 415_4:記憶體器件層 420:記憶體器件 424:導電體 440:導電體 470:記憶體單元 500:半導體裝置 600:半導體裝置 601:半導體裝置 610:單元陣列 610_n:單元陣列 610_1:單元陣列 700:電子構件 702:印刷電路板 704:電路板 711:模子 712:連接盤 713:電極焊盤 714:引線 720:記憶體裝置 721:驅動電路層 722:記憶體電路層 730:電子構件 731:插板 732:封裝基板 733:電極 735:半導體裝置 901:邊界區域 902:邊界區域 1001:佈線 1002:佈線 1003:佈線 1004:佈線 1005:佈線 1006:佈線
[圖1]是本發明的一個實施方式的半導體裝置的俯視圖。 [圖2A]是本發明的一個實施方式的半導體裝置的俯視圖。[圖2B]及[圖2C]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖3A]是本發明的一個實施方式的半導體裝置的俯視圖。[圖3B]至[圖3D]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖4]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖5A]是說明IGZO的結晶結構的分類的圖。[圖5B]是說明CAAC-IGZO膜的XRD譜的圖。[圖5C]是說明CAAC-IGZO膜的奈米束電子繞射圖案的圖。 [圖6A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖6B]至[圖6D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖7A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖7B]至[圖7D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖8A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖8B]至[圖8D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖9A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖9B]至[圖9D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖10A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖10B]至[圖10D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖11A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖11B]至[圖11D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖12A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖12B]至[圖12D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖13A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖13B]至[圖13D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖14A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖14B]至[圖14D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖15A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖15B]至[圖15D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖16A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖16B]至[圖16D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖17A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖17B]至[圖17D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖18A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖18B]至[圖18D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖19A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖19B]至[圖19D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖20A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖20B]至[圖20D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖21A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖21B]至[圖21D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖22]是說明根據本發明的一個實施方式的微波處理裝置的俯視圖。 [圖23]是說明根據本發明的一個實施方式的微波處理裝置的剖面圖。 [圖24]是說明根據本發明的一個實施方式的微波處理裝置的剖面圖。 [圖25A]是本發明的一個實施方式的半導體裝置的俯視圖。[圖25B]至[圖25D]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖26A]是本發明的一個實施方式的半導體裝置的俯視圖。[圖26B]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖27A]是本發明的一個實施方式的半導體裝置的俯視圖。[圖27B]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖28A]是本發明的一個實施方式的半導體裝置的俯視圖。[圖28B]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖29A]及[圖29B]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖30]是示出根據本發明的一個實施方式的記憶體裝置的結構的剖面圖。 [圖31]是示出根據本發明的一個實施方式的記憶體裝置的結構的剖面圖。 [圖32A]及[圖32B]是根據本發明的一個實施方式的半導體裝置的剖面圖。 [圖33A]及[圖33B]是根據本發明的一個實施方式的半導體裝置的剖面圖。 [圖34]是根據本發明的一個實施方式的半導體裝置的剖面圖。 [圖35]是根據本發明的一個實施方式的半導體裝置的剖面圖。 [圖36A]及[圖36B]是示出根據本發明的一個實施方式的記憶體裝置的結構例子的方塊圖。 [圖37A]至[圖37H]是示出根據本發明的一個實施方式的記憶體裝置的結構例子的電路圖。 [圖38]是以層級示出各種記憶體裝置的圖。 [圖39A]及[圖39B]是根據本發明的一個實施方式的半導體裝置的示意圖。 [圖40A]及[圖40B]是說明根據本發明的一個實施方式的電子構件的一個例子的圖。 [圖41A]至[圖41E]是根據本發明的一個實施方式的記憶體裝置的示意圖。 [圖42A]至[圖42H]是示出根據本發明的一個實施方式的電子裝置的圖。 [圖43A]至[圖43C]是示出根據本發明的一個實施方式的實施例的電特性的圖。 [圖44A]至[圖44C]是示出根據本發明的一個實施方式的實施例的電特性的圖。 [圖45A]至[圖45H]是示出根據本發明的一個實施方式的實施例的電特性的溫度依賴性的圖。 [圖46A]至[圖46C]是示出根據本發明的一個實施方式的實施例的電特性的圖。 [圖47A]至[圖47C]是示出根據本發明的一個實施方式的實施例的電特性的圖。 [圖48A]至[圖48H]是示出根據本發明的一個實施方式的實施例的電特性的Vbg依賴性的圖。
200:電晶體
265:密封部
291:區域
400:開口區域
500:半導體裝置

Claims (16)

  1. 一種半導體裝置，包括： 第一絕緣體； 該第一絕緣體上的電晶體； 該電晶體上的第二絕緣體； 該第二絕緣體上的第三絕緣體； 該第三絕緣體上的第四絕緣體；以及 開口區域， 其中，該開口區域包括： 該第二絕緣體； 該第二絕緣體上的該第三絕緣體； 該第三絕緣體上的該第四絕緣體；以及 該第三絕緣體中的到達該第二絕緣體的開口， 並且，該第四絕緣體在該開口的內一側與該第二絕緣體的頂面接觸。
  2. 一種半導體裝置，包括： 第一絕緣體； 該第一絕緣體上的電晶體； 該電晶體上的第二絕緣體； 該第二絕緣體上的第三絕緣體； 該第三絕緣體上的第四絕緣體；以及 開口區域， 其中，該開口區域包括： 該第二絕緣體； 該第二絕緣體上的該第三絕緣體； 該第三絕緣體上的該第四絕緣體；以及 該第三絕緣體中的到達該第二絕緣體的開口， 該第四絕緣體在該開口的內一側與該第二絕緣體的頂面接觸， 該電晶體包括： 該第一絕緣體； 該第一絕緣體上的第五絕緣體； 該第五絕緣體上的氧化物； 該氧化物上的第一導電體及第二導電體； 該第一導電體上及該第二導電體上的第六絕緣體； 位於該氧化物上且配置在該第一導電體與該第二導電體之間的第七絕緣體；以及 該第七絕緣體上的第三導電體， 並且，該第六絕緣體與該第二絕緣體接觸。
  3. 如請求項1或2之半導體裝置， 其中該第四絕緣體還接觸於該第一絕緣體。
  4. 如請求項1至3中任一項之半導體裝置， 其中該第七絕緣體包括： 第八絕緣體；以及 該第八絕緣體上的第九絕緣體， 該第八絕緣體與該第二絕緣體接觸， 並且該第九絕緣體與該第三導電體接觸。
  5. 如請求項1至4中任一項之半導體裝置， 其中該第一絕緣體及該第三絕緣體包含矽及氮。
  6. 如請求項1至5中任一項之半導體裝置， 其中該第二絕緣體及該第六絕緣體為AlOx （x為大於0的任意數）。
  7. 如請求項1至6中任一項之半導體裝置， 其中該第五絕緣體及該第九絕緣體包含鉿。
  8. 如請求項1至7中任一項之半導體裝置， 其中該氧化物為包含選自In、Ga和Zn中的任一個或多個的氧化物半導體。
  9. 一種半導體裝置的製造方法，包括如下步驟： 形成第一絕緣體； 在該第一絕緣體上形成氧化膜； 進行第一熱處理； 在該氧化膜上依次形成第一導電膜及第一絕緣膜； 將該第一絕緣體、該氧化膜、該第一導電膜及該第一絕緣膜加工為島狀而在該第一絕緣體上形成氧化物、導電層及絕緣層； 在該第一絕緣體、該氧化物、該導電層及該絕緣層上形成第二絕緣體； 在該第二絕緣體上形成第三絕緣體； 在該導電層、該絕緣層、該第二絕緣體及該第三絕緣體中形成到達該氧化物的第一開口； 在形成該第一開口時，從該導電層形成第一導電體及第二導電體，從該絕緣層形成第四絕緣體及第五絕緣體； 進行第二熱處理； 在該第三絕緣體及該第一開口上形成第二絕緣膜； 進行第一微波處理； 在該第二絕緣膜上形成第三絕緣膜； 進行第二微波處理； 在該第三絕緣膜上形成第二導電膜； 對該第二絕緣膜、該第三絕緣膜及該第二導電膜直到該第三絕緣體的頂面露出為止進行CMP處理而形成第六絕緣體、第七絕緣體及第三導電體； 在該第三絕緣體、該第六絕緣體、該第七絕緣體及該第三導電體上形成第八絕緣體； 在該第八絕緣體中形成到達該第三絕緣體的第二開口；以及 進行第三熱處理， 其中，該第一熱處理的溫度高於該第三熱處理的溫度。
  10. 如請求項9之半導體裝置的製造方法， 其中該第一絕緣膜、該第二絕緣體及該第八絕緣體為氧化鋁。
  11. 如請求項9之半導體裝置的製造方法， 其中該第一微波處理及該第二微波處理至少在氧氛圍下以100℃以上且750℃以下的溫度範圍進行。
  12. 如請求項11之半導體裝置的製造方法， 其中該第一微波處理及該第二微波處理以300℃以上且500℃以下的溫度範圍進行。
  13. 如請求項11之半導體裝置的製造方法， 其中該第一微波處理及該第二微波處理以300Pa以上且700Pa以下的壓力範圍進行。
  14. 如請求項9之半導體裝置的製造方法， 其中該第一熱處理在氮氛圍下以250℃以上且650℃以下的溫度範圍進行，接著在氧氛圍下以250℃以上且650℃以下的溫度範圍進行。
  15. 如請求項9之半導體裝置的製造方法， 其中該第二熱處理在氧氛圍下以350℃以上且400℃以下的溫度範圍進行，接著在氮氛圍下以350℃以上且400℃以下的溫度範圍進行。
  16. 如請求項9之半導體裝置的製造方法， 其中該第三熱處理在氮氛圍下以350℃以上且400℃以下的溫度範圍進行。
TW109136875A 2019-11-01 2020-10-23 半導體裝置 TW202139364A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2019-200259 2019-11-01
JP2019200259 2019-11-01
JP2020-068169 2020-04-06
JP2020068169 2020-04-06

Publications (1)

Publication Number Publication Date
TW202139364A true TW202139364A (zh) 2021-10-16

Family

ID=75715802

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109136875A TW202139364A (zh) 2019-11-01 2020-10-23 半導體裝置

Country Status (6)

Country Link
US (1) US20220367450A1 (zh)
JP (1) JPWO2021084369A1 (zh)
KR (1) KR20220092517A (zh)
CN (1) CN114616681A (zh)
TW (1) TW202139364A (zh)
WO (1) WO2021084369A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7241068B2 (ja) * 2018-05-02 2023-03-16 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5046529B2 (ja) * 2005-02-25 2012-10-10 株式会社半導体エネルギー研究所 半導体装置
JP5460108B2 (ja) * 2008-04-18 2014-04-02 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
KR101434948B1 (ko) 2009-12-25 2014-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN107947763B (zh) 2010-08-06 2021-12-28 株式会社半导体能源研究所 半导体集成电路
TWI633668B (zh) * 2013-09-23 2018-08-21 半導體能源研究所股份有限公司 半導體裝置
KR20230058538A (ko) * 2014-11-28 2023-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 모듈, 및 전자 기기
KR20170096956A (ko) * 2016-02-17 2017-08-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기
KR102384624B1 (ko) * 2016-10-21 2022-04-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN111033702B (zh) * 2017-09-05 2023-12-05 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
JP7229669B2 (ja) * 2017-11-17 2023-02-28 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
TWI794340B (zh) * 2017-12-07 2023-03-01 日商半導體能源研究所股份有限公司 半導體裝置以及半導體裝置的製造方法

Also Published As

Publication number Publication date
CN114616681A (zh) 2022-06-10
KR20220092517A (ko) 2022-07-01
US20220367450A1 (en) 2022-11-17
WO2021084369A1 (ja) 2021-05-06
JPWO2021084369A1 (zh) 2021-05-06

Similar Documents

Publication Publication Date Title
US20230027402A1 (en) Semiconductor device and method for fabricating semiconductor device
TW202213796A (zh) 半導體裝置、半導體裝置的製作方法
WO2021144666A1 (ja) 半導体装置、および半導体装置の作製方法
WO2021019334A1 (ja) 半導体装置
CN113795928A (zh) 半导体装置及半导体装置的制造方法
TW202121691A (zh) 半導體裝置及半導體裝置的製造方法
TW202129877A (zh) 半導體裝置
KR20220020831A (ko) 반도체 장치 및 반도체 장치의 제작 방법
CN112913033A (zh) 金属氧化物的制造方法及半导体装置的制造方法
TW202139364A (zh) 半導體裝置
TW202139287A (zh) 半導體裝置、半導體裝置的製造方法
US20220376113A1 (en) Transistor and electronic device
KR20230050353A (ko) 절연막의 개질 방법 및 반도체 장치의 제작 방법
TWI856139B (zh) 半導體裝置
JP7417596B2 (ja) 半導体装置
WO2022038456A1 (ja) 半導体装置の作製方法
TW202105479A (zh) 半導體裝置以及半導體裝置的製造方法
TW202335185A (zh) 記憶體裝置
TW202341423A (zh) 記憶體裝置
TW202339171A (zh) 半導體裝置
KR20230056695A (ko) 반도체 장치의 제작 방법
KR20230054836A (ko) 반도체 장치의 제작 방법
KR20230054388A (ko) 반도체 장치 및 그 제작 방법
TW202329258A (zh) 半導體裝置
CN115136324A (zh) 金属氧化物、金属氧化物的形成方法、半导体装置