TWI794340B - 半導體裝置以及半導體裝置的製造方法 - Google Patents

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澤井寛美
徳丸亮
竹內敏彦
村川努
永松翔
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日商半導體能源研究所股份有限公司
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Abstract

提供一種通態電流大的半導體裝置。一種半導體裝置，包括：第一絕緣體；第一絕緣體上的第一氧化物；第一氧化物上的第二氧化物；第二氧化物上的第一導電體及第二導電體；第二氧化物上的第三氧化物；第三氧化物上的第二絕緣體；位於第二絕緣體上並與第三氧化物重疊的第三導電體；與第一絕緣體上、第一氧化物的側面、第二氧化物的側面、第一導電體的側面、第一導電體的頂面、第二導電體的側面、第二導電體的頂面接觸的第三絕緣體；以及第三導電體、第二絕緣體、第三氧化物及第三絕緣體上的第四絕緣體，其中第四絕緣體與第三導電體、第二絕緣體及第三氧化物的每一個的頂面接觸。

Description

半導體裝置以及半導體裝置的製造方法
本發明的一個實施方式係關於一種半導體裝置及半導體裝置的製造方法。此外，本發明的一個實施方式係關於一種半導體晶圓、模組以及電子裝置。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。除了電晶體等的半導體元件之外，半導體電路、運算裝置或記憶體裝置也是半導體裝置的一個實施方式。顯示裝置（液晶顯示裝置、發光顯示裝置等）、投影裝置、照明設備、電光裝置、蓄電裝置、記憶體裝置、半導體電路、成像裝置及電子裝置等有時包括半導體裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程（process）、機器（machine）、產品（manufacture）或者組合物（composition of matter）。
作為可以應用於電晶體的半導體薄膜，矽類半導體材料被廣泛地周知。另外，作為其他材料，氧化物半導體受到關注。作為氧化物半導體，例如，已知除了如氧化銦、氧化鋅等單元金屬氧化物之外還有多元金屬氧化物。在多元金屬氧化物中，有關In-Ga-Zn氧化物（以下也稱為IGZO）的研究尤為火熱。
藉由對IGZO的研究，在氧化物半導體中，發現了既不是單晶也不是非晶的CAAC（c-axis aligned crystalline）結構及nc（nanocrystalline）結構（參照非專利文獻1至非專利文獻3）。非專利文獻1及非專利文獻2中公開了一種使用具有CAAC結構的氧化物半導體製造電晶體的技術。再者，非專利文獻4及非專利文獻5中公開了一種比CAAC結構及nc結構的結晶性更低的氧化物半導體中也具有微小的結晶。
將IGZO用於活性層的電晶體具有極低的關態電流（參照非專利文獻6），已知有利用了該特性的LSI及顯示器（參照專利文獻1、非專利文獻7及非專利文獻8）。
[非專利文獻1] S. Yamazaki et al., “SID Symposium Digest of Technical Papers”, 2012, volume 43, issue 1, p.183-186 [非專利文獻2] S. Yamazaki et al., “Japanese Journal of Applied Physics”, 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10 [非專利文獻3] S. Ito et al., “The Proceedings of AM-FPD’13 Digest of Technical Papers”, 2013, p.151-154 [非專利文獻4] S. Yamazaki et al., “ECS Journal of Solid State Science and Technology”, 2014, volume 3, issue 9, p.Q3012-Q3022 [非專利文獻5] S. Yamazaki, “ECS Transactions”,2014, volume 64, issue 10, p.155-164 [非專利文獻6] K. Kato et al., “Japanese Journal of Applied Physics”, 2012, volume 51, p.021201-1-021201-7 [非專利文獻7] S. Matsuda et al., “2015 Symposium on VLSI Technology Digest of Technical Papers”, 2015, p.T216-T217 [非專利文獻8] S. Amano et al., “SID Symposium Digest of Technical Papers”, 2010, volume 41, issue 1, p.626-629
本發明的一個實施方式的目的之一是提供一種通態電流大的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種具有高頻率特性的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種可靠性良好的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種能夠進行微型化或高積體化的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種具有良好的電特性的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種生産率高的半導體裝置。
本發明的一個實施方式的目的之一是提供一種能夠長期間保持資料的半導體裝置。本發明的一個實施方式的目的之一是提供一種資料的寫入速度快的半導體裝置。本發明的一個實施方式的目的之一是提供一種設計彈性高的半導體裝置。本發明的一個實施方式的目的之一是提供一種能夠抑制功耗的半導體裝置。本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。
注意，上述目的的記載不妨礙其他目的的存在。此外，本發明的一個實施方式並不需要實現所有上述目的。另外，這些目的之外的目的根據說明書、圖式、申請專利範圍等的記載來看是自然明瞭的，可以從說明書、圖式、申請專利範圍等的記載得出上述以外的目的。
本發明的一個實施方式是一種半導體裝置，包括：第一絕緣體；第一絕緣體上的第一氧化物；第一氧化物上的第二氧化物；第二氧化物上的第一導電體及第二導電體；第二氧化物上的第三氧化物；第三氧化物上的第二絕緣體；位於第二絕緣體上並與第三氧化物重疊的第三導電體；與第一絕緣體上、第一氧化物的側面、第二氧化物的側面、第一導電體的側面、第一導電體的頂面、第二導電體的側面、第二導電體的頂面接觸的第三絕緣體；以及第三導電體、第二絕緣體、第三氧化物及第三絕緣體上的第四絕緣體，其中，第四絕緣體與第三導電體、第二絕緣體及第三氧化物的每一個的頂面接觸。
此外，第三絕緣體和第四絕緣體較佳為都比第一絕緣體難以使氧及氫中的一者或兩者透過。
此外，第三絕緣體和第四絕緣體較佳為都比第二絕緣體難以使氧及氫中的一者或兩者透過。
此外，第三絕緣體和第四絕緣體較佳為都是包含鋁及鉿中的一者或兩者的氧化物。
此外，第三絕緣體和第四絕緣體較佳為都是氧化鋁。
此外，第一至第三氧化物較佳為具有In、元素M（M是Al、Ga、Y或Sn）及Zn。
此外，本發明的一個實施方式是一種包括電晶體的半導體裝置，其中，電晶體包括：第一絕緣體；第一絕緣體上的第一氧化物；第一氧化物上的第二氧化物；第二氧化物上的第一導電體及第二導電體；第二氧化物上的第三氧化物；第三氧化物上的第二絕緣體；以及位於第二絕緣體上並與第三氧化物重疊的第三導電體，在電晶體的通道長度方向上的剖面中，以第一絕緣體的底面的高度為標準，與第二氧化物重疊的區域中的第三導電體的底面的高度比第二導電體的頂面的高度低，並且，在電晶體的通道寬度方向上的剖面中，以第一絕緣體的底面的高度為標準，不與第二氧化物重疊的區域中的第三導電體的底面的高度比第二氧化物的底面的高度低。
此外，本發明的一個實施方式是一種半導體裝置的製造方法，包括如下步驟：在基板上形成第一絕緣體；在第一絕緣體上依次形成第一氧化膜及第一導電膜；對第一氧化膜及第一導電膜進行加工來形成第一氧化物及導電體層；以覆蓋第一氧化物及導電體層的方式依次形成第一絕緣膜及第二絕緣膜；藉由在導電體層、第一絕緣膜及第二絕緣膜中形成使第一氧化物露出的開口，形成第一導電體、第二導電體及第二絕緣體；進行第一加熱處理形成第二氧化膜；進行第二加熱處理形成第三絕緣膜；形成第二導電膜；藉由進行平坦化處理，直到第二絕緣膜的一部分露出為止去除第二氧化膜、第三絕緣膜及第二導電膜，來形成第二氧化物、第三絕緣體及第三導電體；以覆蓋第二絕緣膜、第二氧化物、第三絕緣體及第三導電體的方式形成第四絕緣膜；以及進行第三加熱處理。
此外，較佳為在減壓下依次進行第一加熱處理及第二氧化膜的成膜。
此外，較佳為在減壓下依次進行第二加熱處理及第三絕緣膜的成膜。
此外，較佳為在含氮的氛圍下進行第三加熱處理。
此外，較佳為作為第四絕緣膜，藉由採用濺射法形成包含鋁的金屬氧化物。
藉由本發明的一個實施方式，可以提供一種通態電流大的半導體裝置。另外，藉由本發明的一個實施方式，可以提供一種具有高頻率特性的半導體裝置。另外，藉由本發明的一個實施方式，可以提供一種可靠性良好的半導體裝置。另外，藉由本發明的一個實施方式，可以提供一種能夠實現微型化或高積體化的半導體裝置。另外，藉由本發明的一個實施方式，可以提供一種具有良好的電特性的半導體裝置。另外，藉由本發明的一個實施方式，可以提供一種生產率高的半導體裝置。
另外，可以提供一種能夠長期間保持資料的半導體裝置。另外，可以提供一種資料的寫入速度快的半導體裝置。另外，可以提供一種設計彈性高的半導體裝置。另外，可以提供一種能夠抑制功耗的半導體裝置。另外，可以提供一種新穎的半導體裝置。
注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。另外，這些效果之外的效果根據說明書、圖式、申請專利範圍等的記載來看是自然明瞭的，可以從說明書、圖式、申請專利範圍等的記載得出上述以外的效果。
下面，參照圖式對實施方式進行說明。但是，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面的實施方式所記載的內容中。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不一定限定於上述尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。例如，在實際的製程中，有時由於蝕刻等處理而層或光阻遮罩等非意圖性地被減薄，但是為了便於理解有時不反映到圖式。另外，在圖式中，有時在不同的圖式之間共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。此外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加元件符號。
另外，尤其在俯視圖（也稱為平面圖）或立體圖等中，為了便於對發明的理解，有時省略部分組件的記載。另外，有時省略部分隱藏線等的記載。
此外，在本說明書等中，為了方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，本說明書等所記載的序數詞與用於指定本發明的一個實施方式的序數詞有時不一致。
在本說明書等中，為方便起見，使用了“上”、“下”等表示配置的詞句，以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於本說明書中所說明的詞句，可以根據情況適當地更換。
例如，在本說明書等中，當明確地記載為“X與Y連接”時，意味著如下情況：X與Y電連接；X與Y在功能上連接；X與Y直接連接。因此，不侷限於規定的連接關係（例如，圖式或文中所示的連接關係等），圖式或文中所示的連接關係以外的連接關係也包含於圖式或文中所公開的內容中。
這裡，X和Y為物件（例如，裝置、元件、電路、佈線、電極、端子、導電膜及層等）。
另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，源極及汲極的功能有時相互調換。因此，在本說明書等中，有時源極和汲極可以相互調換。
另外，在本說明書中，根據電晶體的結構，有時形成通道的區域中的實際上的通道寬度（以下，也稱為“實效通道寬度”）和電晶體的俯視圖所示的通道寬度（以下，也稱為“外觀上的通道寬度”）不同。例如，在閘極電極覆蓋半導體的側面的情況下，有時因為實效通道寬度大於外觀上的通道寬度，所以不能忽略其影響。例如，在微型且閘極電極覆蓋半導體的側面的電晶體中，有時形成在半導體的側面的通道形成區域的比例增高。在此情況下，實效通道寬度大於外觀上的通道寬度。
在此情況下，有時難以藉由實測估計實效通道寬度。例如，要從設計值估算出實效通道寬度，需要假定半導體的形狀是已知的。因此，當半導體的形狀不清楚時，難以準確地測量實效通道寬度。
在本說明書中，在簡單地描述為“通道寬度”時，有時是指外觀上的通道寬度。或者，在本說明書中，在簡單地描述為“通道寬度”時，有時是指實效通道寬度。注意，藉由對剖面TEM影像等進行分析等，可以決定通道長度、通道寬度、實效通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
注意，半導體的雜質例如是指半導體的主要成分之外的元素。例如，濃度小於0.1原子%的元素可以說是雜質。有時由於包含雜質，例如造成半導體的DOS（Density of States：態密度）變高，結晶性降低等。當半導體是氧化物半導體時，作為改變半導體的特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半導體的主要成分外的過渡金屬等。例如，有氫、鋰、鈉、矽、硼、磷、碳、氮等。在半導體是氧化物半導體的情況下，有時水也作為雜質起作用。另外，在半導體是氧化物半導體時，有時例如由於雜質的進入導致氧空位（也稱為VO ：oxygen vacancy）的產生。此外，在半導體是矽時，作為改變半導體特性的雜質，例如有氧、除氫之外的第1族元素、第2族元素、第13族元素、第15族元素等。
注意，在本說明書等中，氧氮化矽是指氧含量大於氮含量的膜。另外，氮氧化矽是指氮含量大於氧含量的膜。
另外，在本說明書等中，可以將“絕緣體”換稱為“絕緣膜”或“絕緣層”。另外，可以將“導電體”換稱為“導電膜”或“導電層”。另外，可以將“半導體”換稱為“半導體膜”或“半導體層”。
在本說明書等中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
注意，在本說明書中，障壁膜是指具有抑制水、氫等雜質及氧的透過的功能的膜，在該障壁膜具有導電性的情況下，有時被稱為導電障壁膜。
在本說明書等中，金屬氧化物（metal oxide）是指廣義上的金屬的氧化物。金屬氧化物被分類為氧化物絕緣體、氧化物導電體（包括透明氧化物導電體）和氧化物半導體（Oxide Semiconductor，也可以簡稱為OS）等。例如，在將金屬氧化物用於電晶體的半導體層的情況下，有時將該金屬氧化物稱為氧化物半導體。換言之，可以將OS FET或OS電晶體稱為包含氧化物或氧化物半導體的電晶體。
注意，在本說明書等中，常關閉是指：在不對閘極施加電位或者對閘極施加接地電位時流過電晶體的每通道寬度1mm的電流在室溫下為1´10-20 A以下，在85℃下為1´10-18 A以下，或在125℃下為1´10-16 A以下。
實施方式1 下面說明包括根據本發明的一個實施方式的電晶體200的半導體裝置的一個例子。
á半導體裝置的結構例子ñ 圖1A、圖1B及圖1C是根據本發明的一個實施方式的電晶體200及電晶體200的周圍的俯視圖及剖面圖。
圖1A是包括電晶體200的半導體裝置的俯視圖。圖1B和圖1C是該半導體裝置的剖面圖。在此，圖1B是由圖1A中的點劃線A1-A2示出的部分的剖面圖，該剖面圖相當於電晶體200的通道長度方向上的剖面圖。圖1C是由圖1A中的點劃線A3-A4示出的部分的剖面圖，該剖面圖相當於電晶體200的通道寬度方向上的剖面圖。注意，為了明確起見，在圖1A的俯視圖中省略部分組件。
本發明的一個實施方式的半導體裝置包括電晶體200、被用作層間膜的絕緣體214、絕緣體274、絕緣體280及絕緣體281。另外，該半導體裝置還包括與電晶體200電連接且被用作插頭的導電體240（導電體240a及導電體240b）。另外，與被用作插頭的導電體240的側面接觸地設置有絕緣體241（絕緣體241a及絕緣體241b）。
另外，以與絕緣體254、絕緣體274、絕緣體280及絕緣體281的開口的內壁接觸的方式設置有絕緣體241，以與其側面接觸的方式設置有導電體240的第一導電體，其內側設置有導電體240的第二導電體。在此，導電體240的頂面的高度與絕緣體281的頂面的高度可以大致相同。另外，示出電晶體200層疊有導電體240的第一導電體與導電體240的第二導電體的結構，但是本發明不侷限於此。例如，導電體240也可以具有單層結構或者三層以上的疊層結構。另外，在結構體具有疊層結構的情況下，有時按形成順序賦予序數以進行區別。
[電晶體200] 如圖1A至圖1C所示，電晶體200包括配置在基板（未圖示）上的絕緣體214上的絕緣體216、填埋於絕緣體216中地配置的導電體205、配置在絕緣體216及導電體205上的絕緣體222、配置在絕緣體222上的絕緣體224、配置在絕緣體224上的氧化物230（氧化物230a、氧化物230b及氧化物230c）、配置在氧化物230上的絕緣體250、配置在絕緣體250上的導電體260（導電體260a及導電體260b）、與氧化物230的頂面的一部分接觸的導電體242a及導電體242b、與絕緣體224的頂面的一部分、氧化物230a的側面、氧化物230b的側面、導電體242a的側面、導電體242a的頂面、導電體242b的側面及導電體242b的頂面接觸地配置的絕緣體254、配置在絕緣體254上的絕緣體280以及配置在絕緣體280上的絕緣體274。導電體260包括導電體260a及導電體260b，包圍導電體260b的底面及側面地配置有導電體260a。在此，如圖1B所示，導電體260的頂面以與絕緣體250的頂面及氧化物230c的頂面大致一致的方式配置。此外，絕緣體274與導電體260、氧化物230c及絕緣體250的每一個的頂面接觸。
另外，絕緣體222、絕緣體254及絕緣體274較佳為具有抑制氫（例如，氫原子、氫分子等中的至少一個）的擴散的功能。此外，絕緣體222、絕緣體254及絕緣體274較佳為具有抑制氧（例如，氧原子、氧分子等中的至少一個）的擴散的功能。例如，絕緣體222、絕緣體254及絕緣體274的氧及氫中的一者或兩者的透過性較佳為都比絕緣體224低。絕緣體222、絕緣體254及絕緣體274的氧及氫中的一者或兩者的透過性較佳為都比絕緣體250低。絕緣體222、絕緣體254及絕緣體274的氧及氫中的一者或兩者的透過性較佳為都比絕緣體280低。
如圖1B、圖1C所示，絕緣體254較佳為與導電體242a的頂面及側面、導電體242b的頂面及側面、氧化物230a及氧化物230b的側面以及絕緣體224的頂面接觸。由此，絕緣體280與絕緣體224及氧化物230由絕緣體254分開。
此外，氧化物230較佳為包括配置在絕緣體224上的氧化物230a、配置在氧化物230a上的氧化物230b以及配置在氧化物230b上且其至少一部分與氧化物230b的頂面接觸的氧化物230c。
注意，在電晶體200中，在形成通道的區域（以下，也稱為通道形成區域）及其附近層疊有氧化物230a、氧化物230b及氧化物230c的三層，但是本發明不侷限於此。例如，可以設置氧化物230b的單層、氧化物230b與氧化物230a的兩層結構、氧化物230b與氧化物230c的兩層結構或者四層以上的疊層結構。另外，在電晶體200中，導電體260具有兩層的疊層結構，但是本發明不侷限於此。例如，導電體260也可以具有單層結構或三層以上的疊層結構。
在此，導電體260被用作電晶體的閘極電極，導電體242a及導電體242b被用作源極電極或汲極電極。電晶體200以被用作閘極電極的導電體260填埋形成於絕緣體280、絕緣體254及導電體242的開口的方式自對準地形成。藉由如此形成導電體260，可以在導電體242a和導電體242b之間的區域中無需對準並確實地配置導電體260。
另外，如圖1A至圖1C所示，導電體260較佳為包括導電體260a、配置在導電體260a上的導電體260b。
此外，電晶體200較佳為包括配置在基板（未圖示）上的絕緣體214、配置在絕緣體214上的絕緣體216、以填埋於絕緣體214及絕緣體216中的方式配置的導電體205以及配置在絕緣體216及導電體205上的絕緣體222。再者，較佳為在絕緣體222上配置有絕緣體224。
另外，較佳為在電晶體200中將被用作氧化物半導體的金屬氧化物（以下，有時稱為氧化物半導體）用於包含通道形成區域的氧化物230（氧化物230a、氧化物230b及氧化物230c）。
由於將氧化物半導體用於通道形成區域的電晶體200在非導通狀態下的洩漏電流（關態電流）極小，所以可以提供低功耗的半導體裝置。此外，由於氧化物半導體可以利用濺射法等形成，所以可以用於構成高集成型半導體裝置的電晶體200。
作為氧化物230較佳為使用In-M-Zn氧化物（元素M為選自鋁、鎵、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種）等金屬氧化物。特別是，作為元素M可以使用鋁、鎵、釔或錫。此外，作為氧化物230也可以使用In-Ga氧化物、In-Zn氧化物。
此外，在使用氧化物半導體的電晶體中，如果氧化物半導體中的形成通道的區域存在雜質及氧空位，電特性則容易變動，有時降低可靠性。另外，在氧化物半導體中的形成通道的區域包含氧空位的情況下，電晶體趨於具有常開啟特性。因此，較佳為儘可能降低形成通道的區域中的氧空位。例如，藉由絕緣體250等對氧化物230供應氧，填充氧空位，即可。由此，抑制電特性的變動，從而可以提供具有穩定的電特性且可靠性得到提高的電晶體。
另外，在包含在以與氧化物230上接觸的方式設置並被用作源極電極或汲極電極的導電體242（導電體242a及導電體242b）中的元素（例如，第二元素）具有吸收氧化物230的氧的功能的情況下，可能在氧化物230和導電體242之間或氧化物230的表面附近部分地形成低電阻區域。在此情況下，在該低電阻區域中，進入氧空位的雜質（氫、氮、或金屬元素等）被用作施體，載子密度會增高。另外，下面有時將進入氧空位的氫稱為Vo H。
此外，圖2A示出圖1B所示的電晶體200的一部分的區域的放大圖。如圖2A所示，有時以與氧化物230b上接觸的方式設置有導電體242，在氧化物230b的與導電體242的介面及其附近作為低電阻區域形成有區域243（區域243a及區域243b）。氧化物230包括被用作電晶體200的通道形成區域的區域234、包括區域243的一部分且被用作源極區域或汲極區域的區域231（區域231a及區域231b）。另外，在下面的圖面中，有時即使在放大圖等中沒有示出區域243也形成有同樣的區域243。
另外，雖然示出了在氧化物230b的導電體242附近，區域243a及區域243b以在深度方向上擴散的方式設置的例子，但是本發明不侷限於此。區域243a及區域243b根據所需要的電晶體的電特性適當地形成，即可。在氧化物230中，有時難以明確地觀察各區域的邊界。在各區域中檢測出的元素的濃度不僅限於按每區域分階段地變化，也可以在各區域中逐漸地變化（也稱為漸變（gradation））。
圖2B是在絕緣體280和絕緣體274之間配置有絕緣體283的電晶體的一個例子，亦即，是絕緣體274和絕緣體250不接觸的結構。藉由採用這種結構，有時絕緣體280等所包含的氫等雜質經過絕緣體283混入絕緣體250。有時混入絕緣體250的氫等雜質向通道形成區域的氧化物230擴散並給電晶體的電特性及電晶體的可靠性帶來負面影響。
此外，如圖2A所示，作為本發明的一個實施方式的電晶體200具有絕緣體274和絕緣體250直接接觸的結構。藉由採用這種結構，可以抑制包含在絕緣體280等中的氫等雜質混入絕緣體250，從而可以抑制給上述電特性及可靠性帶來的負面影響。
此外，在圖2A中，以絕緣體224的底面為標準，與區域234重疊的區域中的導電體260的底面的高度較佳為比導電體242a及導電體242b的每一個的頂面的高度低。來自被用作閘極電極的導電體260的電場能夠作用於通道形成區域整體而電晶體進行良好的工作，所以是較佳的。在與區域243重疊的區域中的導電體260的底面的高度和導電體242a及導電體242b的每一個的頂面的高度之間的差異為T1時，T1為0nm以上且30nm以下，較佳為0nm以上且15nm以下。
在此，圖3示出圖1C所示的電晶體200的一部分的區域的放大圖。圖3是電晶體200的W寬度方向上的通道形成區域的放大圖。
如圖3所示，以絕緣體224的底面為標準，氧化物230a及氧化物230b和導電體260不重疊的區域中的導電體260的底面的高度較佳為比氧化物230b的底面的高度低。此外，在氧化物230b和導電體260不重疊的區域中的導電體260的底面的高度和氧化物230b的底面的高度之間的差異為T2時，T2為0nm以上且100nm以下，較佳為3nm以上且50nm以下，更佳為5nm以上且20nm以下。
如此，採用被用作閘極電極的導電體260隔著氧化物230c及絕緣體250覆蓋通道形成區域的氧化物230b的側面及頂面的結構，該結構容易使導電體260的電場作用於通道形成區域的氧化物230b整體。因此，可以增大電晶體200的通態電流並提高頻率特性。
如上所述，可以提供包括通態電流大的電晶體的半導體裝置。另外，可以提供包括具有高頻率特性的電晶體的半導體裝置。另外，可以提供抑制電特性變動而實現具有穩定的電特性並提高了可靠性的半導體裝置。另外，可以提供包括關態電流小的電晶體的半導體裝置。
下面，說明包括本發明的一個實施方式的電晶體200的半導體裝置的詳細結構。
導電體205以與氧化物230及導電體260重疊的方式配置。另外，導電體205較佳為以填埋於絕緣體214及絕緣體216中的方式設置。
在此，導電體260有時被用作第一閘（也稱為頂閘極）電極。此外，導電體205有時被用作第二閘（也稱為底閘極）電極。在此情況下，藉由獨立地改變供應到導電體205的電位而不使其與供應到導電體260的電位聯動，可以控制電晶體200的Vth。尤其是，藉由對導電體205供應負電位，可以使電晶體200的Vth大於0V且可以減小關態電流。因此，與不對導電體205施加負電位時相比，在對導電體205施加負電位的情況下，可以減小對導電體260供應的電位為0V時的汲極電流。
另外，如圖1A所示，導電體205較佳為比氧化物230中的區域234大。尤其是，如圖1C所示，導電體205較佳為延伸到與通道寬度方向交叉的氧化物230中的區域234的端部的外側的區域。就是說，較佳為在氧化物230的通道寬度方向的側面的外側，導電體205和導電體260隔著絕緣體重疊。
藉由具有上述結構，可以由被用作第一閘極電極的導電體260的電場和被用作第二閘極電極的導電體205的電場電圍繞區域234的通道形成區域。在本說明書中，將由第一閘極電極及第二閘極電極的電場電圍繞通道形成區域的電晶體的結構稱為surrounded channel（S-channel：圍繞通道）結構。
此外，作為導電體205，較佳為使用以鎢、銅或鋁為主要成分的導電材料。在圖式中，以單層圖示導電體205，但是導電體205也可以具有疊層結構，例如，可以採用鈦、氮化鈦和上述導電材料的疊層結構。
絕緣體214較佳為被用作抑制水或氫等雜質從基板一側進入電晶體200的阻擋絕緣膜。因此，作為絕緣體214較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子（N2 O、NO、NO2 等）、銅原子等雜質的擴散的功能（不容易使上述雜質透過）的絕緣材料。另外，較佳為使用具有抑制氧（例如，氧原子、氧分子等中的至少一個）的擴散的功能（不容易使上述氧透過）的絕緣材料。
例如，較佳的是，作為絕緣體214使用氮化矽等。由此，可以抑制水或氫等雜質從與絕緣體214相比更靠近基板一側擴散到電晶體200一側。此外，可以抑制包含在絕緣體224等中的氧擴散到與絕緣體214相比更靠近基板一側。
此外，絕緣體216、絕緣體280及絕緣體281的介電常數較佳為比絕緣體214低。藉由將介電常數低的材料作為層間膜，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體216、絕緣體280及絕緣體281，適當地使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽等。
絕緣體222及絕緣體224被用作閘極絕緣體。
在此，在與氧化物230接觸的絕緣體224中，較佳為藉由加熱使氧脫離。在本說明書中，有時將藉由加熱脫離的氧稱為過量氧。例如，作為絕緣體224適當地使用氧化矽或氧氮化矽等，即可。藉由以與氧化物230接觸的方式設置上述包含過量氧的絕緣體，可以減少氧化物230中的氧空位，從而可以提高電晶體200的可靠性。
明確而言，作為絕緣體224，較佳為使用藉由加熱使一部分的氧脫離的氧化物材料。藉由加熱使氧脫離的氧化物是指在TDS（Thermal Desorption Spectroscopy：熱脫附譜）分析中換算為氧原子的氧的脫離量為1.0´1018 atoms/cm3 以上，較佳為1.0´1019 atoms/cm3 以上，進一步較佳為2.0´1019 atoms/cm3 以上，或者3.0´1020 atoms/cm3 以上的氧化物膜。另外，進行上述TDS分析時的膜的表面溫度較佳為在100℃以上且700℃以下，或者100℃以上且400℃以下的範圍內。
此外，如圖1C所示，有時在絕緣體224中不與絕緣體254重疊並不與氧化物230b重疊的區域的厚度比其他區域的厚度薄。在絕緣體224中，不與絕緣體254重疊並不與氧化物230b重疊的區域較佳為具有足夠使上述氧擴散的厚度。
絕緣體222較佳為被用作抑制水或氫等雜質從基板一側混入電晶體200的阻擋絕緣膜。例如，絕緣體222的氧透過性較佳為比絕緣體224低。藉由由絕緣體222及絕緣體254圍繞絕緣體224及氧化物230等，可以抑制水或氫等雜質從外部侵入電晶體200。
再者，絕緣體222較佳為具有抑制氧（例如，氧原子、氧分子等中的至少一個）的擴散的功能（不容易使上述氧透過）。例如，絕緣體222的氧透過性較佳為比絕緣體224低。藉由使絕緣體222具有抑制氧或雜質的擴散的功能，可以減少氧化物230所具有的氧能夠擴散到絕緣體220一側，所以是較佳的。此外，可以抑制導電體205與絕緣體224及氧化物230所具有的氧起反應。
絕緣體222作為絕緣材料的包含鋁和鉿中的一者或兩者的氧化物的絕緣體。作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物（鋁酸鉿）等。當使用這種材料形成絕緣體222時，絕緣體222被用作抑制氧從氧化物230釋放或氫等雜質從電晶體200的周圍部進入氧化物230的層。
或者，例如也可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。此外，也可以對上述絕緣體進行氮化處理。還可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽。
此外，作為絕緣體222，例如也可以以單層或疊層使用包含氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛（PZT）、鈦酸鍶（SrTiO3 ）或（Ba,Sr）TiO3 （BST）等所謂的high-k材料的絕緣體。當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等問題。藉由作為被用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。
另外，絕緣體222及絕緣體224也可以具有兩層以上的疊層結構。此時，不侷限於使用相同材料構成的疊層結構，也可以是使用不同材料構成的疊層結構。
氧化物230包括氧化物230a、氧化物230a上的氧化物230b及氧化物230b上的氧化物230c。當在氧化物230b下設置有氧化物230a時，可以抑制雜質從形成在氧化物230a下的結構物擴散到氧化物230b。當在氧化物230b上設置有氧化物230c時，可以抑制雜質從形成在氧化物230c的上方的結構物擴散到氧化物230b。
另外，氧化物230較佳為具有各金屬原子的原子個數比互不相同的氧化物的疊層結構。明確而言，在用於氧化物230a的金屬氧化物中，構成元素中的元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物的構成元素中的元素M的原子個數比。另外，在用於氧化物230a的金屬氧化物中，相對於In的元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的相對於In的元素M的原子個數比。另外，在用於氧化物230b的金屬氧化物中，相對於元素M的In的原子個數比較佳為大於用於氧化物230a的金屬氧化物中的相對於元素M的In的原子個數比。另外，氧化物230c可以使用可用於氧化物230a或氧化物230b的金屬氧化物。
另外，氧化物230b較佳為具有結晶性。例如，較佳為使用下述CAAC-OS（c-axis aligned crystalline oxide semiconductor）。CAAC-OS等的具有結晶性的氧化物具有雜質及缺陷(氧缺陷等)少的結晶性高且緻密的結構。因此，可以抑制源極電極或汲極電極從氧化物230b抽出氧。因此，即使進行加熱處理也可以減少從氧化物230b被抽出的氧，所以電晶體200對製程中的高溫度(所謂熱積存；thermal budget)也很穩定。
較佳的是，使氧化物230a及氧化物230c的導帶底的能量高於氧化物230b的導帶底的能量。換言之，氧化物230a及氧化物230c的電子親和力較佳為小於氧化物230b的電子親和力。
在此，在氧化物230a、氧化物230b及氧化物230c的接合部中，導帶底的能階平緩地變化。換言之，也可以將上述情況表達為氧化物230a、氧化物230b及氧化物230c的接合部的導帶底的能階連續地變化或者連續地接合。為此，較佳為降低形成在氧化物230a與氧化物230b的介面以及氧化物230b與氧化物230c的介面的混合層的缺陷態密度。
明確而言，作為氧化物230a使用In：Ga：Zn=1：3：4[原子個數比]或1：1：0.5[原子個數比]的金屬氧化物，即可。此外，作為氧化物230b使用In：Ga：Zn=4：2：3[原子個數比]或3：1：2[原子個數比]的金屬氧化物，即可。此外，作為氧化物230c使用In：Ga：Zn=1：3：4[原子個數比]、In：Ga：Zn=4：2：3[原子個數比]、Ga：Zn=2：1[原子個數比]或Ga：Zn=2：5[原子個數比]的金屬氧化物，即可。此外，作為氧化物230c具有疊層結構的情況下的具體例子，可以舉出In：Ga：Zn=4：2：3[原子個數比]和Ga：Zn=2：1[原子個數比]的疊層結構、In：Ga：Zn=4：2：3[原子個數比]和Ga：Zn=2：5[原子個數比]的疊層結構、In：Ga：Zn=4：2：3[原子個數比]和氧化鎵的疊層結構等。
此時，載子的主要路徑為氧化物230b。藉由使氧化物230a及氧化物230c具有上述結構，可以降低氧化物230a與氧化物230b的介面及氧化物230b與氧化物230c的介面的缺陷態密度。因此，介面散射對載子傳導的影響減少，從而電晶體200可以得到高通態電流及高頻率特性。另外，在氧化物230c具有疊層結構時，被期待降低上述氧化物230b和氧化物230c之間的介面的缺陷態密度的效果及抑制氧化物230c所具有的構成元素擴散到絕緣體250一側的效果。更明確而言，在氧化物230c具有疊層結構時，因為使不包含In的氧化物位於疊層結構的上方，所以可以抑制會擴散到絕緣體250一側的In。由於絕緣體250被用作閘極絕緣體，因此在In擴散在其中的情況下導致電晶體的特性不良。由此，藉由使氧化物230c具有疊層結構，可以提供可靠性高的半導體裝置。
作為氧化物230較佳為使用被用作氧化物半導體的金屬氧化物。例如，作為成為區域234的金屬氧化物，較佳為使用其能帶間隙為2eV以上，較佳為2.5eV以上的金屬氧化物。如此，藉由使用能帶間隙較寬的金屬氧化物，可以減小電晶體的關態電流。藉由採用這種電晶體，可以提供低功耗的半導體裝置。
在氧化物230b上設置被用作源極電極及汲極電極的導電體242（導電體242a及導電體242b）。導電體242的厚度例如為1nm以上且50nm以下，較佳為2nm以上且25nm以下，即可。
作為導電體242，較佳為使用選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、釕、銥、鍶和鑭中的金屬元素、以上述金屬元素為成分的合金或者組合上述金屬元素的合金等。例如，較佳為使用氮化鉭、氮化鈦、鎢、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。另外，氮化鉭、氮化鈦、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物是不容易氧化的導電材料或者吸收氧也維持導電性的材料，所以是較佳的。
絕緣體254與絕緣體214等同樣地較佳為被用作抑制水或氫等雜質從絕緣體280一側混入電晶體200的阻擋絕緣膜。例如，絕緣體254的氫透過性較佳為比絕緣體224低。再者，如圖1B所示，絕緣體254較佳為與導電體242a的頂面及側面、導電體242b的頂面及側面、氧化物230a及氧化物230b的側面以及絕緣體224的頂面接觸。藉由採用這種結構，可以抑制絕緣體280所包含的氫從導電體242a、導電體242b、氧化物230a、氧化物230b及絕緣體224的頂面或側面侵入氧化物230。
再者，絕緣體254還具有抑制氧（例如，氧原子、氧分子等中的至少一個）的擴散的功能（不容易使上述氧透過）。例如，絕緣體254的氧透過性較佳為比絕緣體224低。
絕緣體254較佳為藉由濺射法形成。藉由在包含氧的氛圍下使用濺射法形成絕緣體254，可以對絕緣體224與絕緣體254接觸的區域附近添加氧。由此，可以將氧從該區域藉由絕緣體224供應到氧化物230中。在此，藉由使絕緣體254具有抑制擴散到上方的氧的功能，可以防止氧從氧化物230擴散到絕緣體280。此外，藉由使絕緣體222具有抑制擴散到下方的氧的功能，可以防止氧從氧化物230擴散到絕緣體216。如此，對氧化物230中的被用作通道形成區域的區域234供應氧。由此，可以減少氧化物230的氧空位並抑制電晶體的常開啟化。
此外，絕緣體254可以具有兩層以上的多層結構。例如，作為絕緣體254，可以在包含氧的氛圍下使用濺射法形成第一層，然後使用ALD法形成第二層，來形成兩層結構。因為ALD法是覆蓋性良好的成膜方法，所以可以防止因第一層的凹凸而產生斷開等。
作為絕緣體254，例如可以形成包含鋁及鉿中的一個或多個的氧化物的絕緣體。注意，作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物（鋁酸鉿）等。
絕緣體250被用作閘極絕緣體。絕緣體250較佳為與氧化物230c的頂面接觸地配置。絕緣體250可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。
與絕緣體224同樣地，絕緣體250較佳為使用藉由加熱釋放氧的絕緣體形成。藉由作為絕緣體250以與氧化物230c的頂面接觸的方式設置藉由加熱釋放氧的絕緣體，可以高效地對氧化物230b的區域234供應氧。與絕緣體224同樣，較佳為降低絕緣體250中的水或氫等雜質的濃度。絕緣體250的厚度較佳為1nm以上且20nm以下。
另外，也可以在絕緣體250與導電體260之間設置絕緣體272。該金屬氧化物較佳為抑制從絕緣體250擴散到導電體260的氧。藉由設置抑制氧的擴散的金屬氧化物，從絕緣體250擴散到導電體260的氧被抑制。換言之，可以抑制供應到氧化物230的氧量的減少。另外，可以抑制因絕緣體250中的氧所導致的導電體260的氧化。
另外，該金屬氧化物有時被用作閘極絕緣體的一部分。因此，在將氧化矽或氧氮化矽等用於絕緣體250的情況下，作為該金屬氧化物較佳為使用作為相對介電常數高的high-k材料的金屬氧化物。藉由使閘極絕緣體具有絕緣體250與該金屬氧化物的疊層結構，可以形成具有熱穩定性且相對介電常數高的疊層結構。因此，可以在保持閘極絕緣體的物理厚度的同時降低在電晶體工作時施加的閘極電位。另外，可以減少被用作閘極絕緣體的絕緣體的等效氧化物厚度（EOT）。
明確而言，可以使用包含選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺和鎂等中的一種或兩種以上的金屬氧化物。特別是，較佳為使用作為包含鋁及鉿中的一者或兩者的氧化物的絕緣體的氧化鋁、氧化鉿、包含鋁及鉿的氧化物（鋁酸鉿）等。
雖然在圖1A至圖1C中，導電體260具有兩層結構，但是也可以具有單層結構或三層以上的疊層結構。
作為導電體260a較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子（N2 O、NO、NO2 等）、銅原子等雜質的擴散的功能的導電材料。另外，較佳為使用具有抑制氧（例如，氧原子、氧分子等中的至少一個）的擴散的功能的導電材料。
此外，當導電體260a具有抑制氧的擴散的功能時，可以抑制絕緣體250所包含的氧使導電體260b氧化而導致導電率的下降。作為具有抑制氧的擴散的功能的導電材料，例如，較佳為使用鉭、氮化鉭、釕或氧化釕等。
此外，作為導電體260b較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，由於導電體260還被用作佈線，所以較佳為使用導電性高的導電體。例如，可以使用以鎢、銅或鋁為主要成分的導電材料。另外，導電體260b可以具有疊層結構，例如可以具有鈦、氮化鈦與上述導電材料的疊層結構。
像這樣，藉由由對氫具有阻擋性的絕緣體254覆蓋絕緣體224及氧化物230，絕緣體280由絕緣體254與絕緣體224及氧化物230分開。由此，可以抑制從電晶體200的外部侵入的氫等雜質，從而可以對電晶體200賦予良好的電特性及可靠性。
絕緣體280較佳為隔著絕緣體254設置在絕緣體224、氧化物230及導電體242上。例如，作為絕緣體280，較佳為具有氧化矽、氧氮化矽、氮氧化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽等。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。特別是，因為氧化矽、氧氮化矽、具有空孔的氧化矽等的材料容易形成包含藉由加熱脫離的氧的區域，所以是較佳的。
另外，較佳為絕緣體280中的水或氫等雜質的濃度得到降低。此外，絕緣體280的頂面也可以被平坦化。
絕緣體274較佳為與絕緣體214等同樣地被用作抑制水或氫等雜質從上方混入到絕緣體280的阻擋絕緣膜。作為絕緣體274，例如可以使用能夠用於絕緣體214、絕緣體254等的絕緣體。
另外，較佳為在絕緣體274上設置被用作層間膜的絕緣體281。與絕緣體224等同樣，較佳為絕緣體281中的水或氫等雜質的濃度得到降低。
另外，在形成於絕緣體281、絕緣體274、絕緣體280及絕緣體254中的開口中配置導電體240a及導電體240b。導電體240a及導電體240b以中間夾著導電體260的方式設置。另外，導電體240a及導電體240b的頂面的高度與絕緣體281的頂面可以位於同一平面上。
另外，以與絕緣體281、絕緣體274、絕緣體280及絕緣體254的開口的內壁接觸的方式設置有絕緣體241a，以與其側面接觸的方式形成有導電體240a的第一導電體。導電體242a位於該開口的底部的至少一部分，導電體240a與導電體242a接觸。同樣，以與絕緣體281、絕緣體274、絕緣體280及絕緣體254的開口的內壁接觸的方式設置有絕緣體241b，以與其側面接觸的方式形成有導電體240b的第一導電體。導電體242b位於該開口的底部的至少一部分，導電體240b與導電體242b接觸。
導電體240a及導電體240b較佳為使用以鎢、銅或鋁為主要成分的導電材料。此外，導電體240a及導電體240b也可以具有疊層結構。
當作為導電體240採用疊層結構時，作為與氧化物230a、氧化物230b、導電體242、絕緣體254、絕緣體280、絕緣體274及絕緣體281接觸的導電體較佳為使用具有抑制水或氫等雜質的透過的功能的導電材料。例如，較佳為使用鉭、氮化鉭、鈦、氮化鈦、釕或氧化釕等。可以以單層或疊層使用具有抑制水或氫等雜質的透過的功能的導電材料。藉由使用該導電材料，可以防止添加到絕緣體280的氧被吸收到導電體240a及導電體240b。此外，可以防止水或氫等雜質從絕緣體281的上方的層藉由導電體240a及導電體240b進入氧化物230。
作為絕緣體241a及絕緣體241b，例如使用能夠用於絕緣體254等的絕緣體，即可。因為絕緣體241a及絕緣體241b與絕緣體254接觸地設置，所以可以抑制從絕緣體280等水或氫等雜質經過導電體240a及導電體240b混入氧化物230。此外，可以防止絕緣體280所包含的氧被導電體240a及導電體240b吸收。
雖然未圖示，但是可以以與導電體240a的頂面及導電體240b的頂面接觸的方式配置被用作佈線的導電體。被用作佈線的導電體較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，該導電體可以具有疊層結構，例如，可以具有鈦、氮化鈦與上述導電材料的疊層結構。另外，該導電體可以填埋於絕緣體的開口中。
á半導體裝置的構成材料ñ 以下，說明可用於半導體裝置的構成材料。
á基板ñ 作為形成電晶體200的基板例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板（釔安定氧化鋯基板等）、樹脂基板等。另外，作為半導體基板，例如可以舉出矽或鍺等的半導體基板、或者碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等的化合物半導體基板等。再者，還可以舉出在上述半導體基板內部具有絕緣體區域的半導體基板，例如有SOI（Silicon On Insulator；絕緣層上覆矽）基板等。作為導電體基板，可以舉出石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，可以舉出包含金屬氮化物的基板、包含金屬氧化物的基板等。再者，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件，可以舉出電容器、電阻器、切換元件、發光元件、記憶元件等。
á絕緣體ñ 作為絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物以及金屬氮氧化物等。
例如，當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等的問題。藉由作為被用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時實現電晶體工作時的低電壓化。另一方面，藉由將相對介電常數較低的材料用於被用作層間膜的絕緣體，可以減少產生在佈線之間的寄生電容。因此，較佳為根據絕緣體的功能選擇材料。
此外，作為相對介電常數較高的絕緣體，可以舉出氧化鎵、氧化鉿、氧化鋯、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物、含有矽及鉿的氧氮化物或者含有矽及鉿的氮化物等。
另外，作為相對介電常數較低的絕緣體，可以舉出氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。
此外，藉由由具有抑制氫等雜質及氧的透過的功能的絕緣體（絕緣體214、絕緣體222、絕緣體254及絕緣體274等）圍繞使用氧化物半導體的電晶體，可以使電晶體的電特性穩定。作為具有抑制氫等雜質及氧的透過的功能的絕緣體，例如可以以單層或疊層使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體。明確而言，作為具有抑制氫等雜質及氧的透過的功能的絕緣體，可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭等金屬氧化物、氮化鋁、氮化鋁鈦、氮化鈦、氮氧化矽或氮化矽等金屬氮化物。
此外，被用作閘極絕緣體的絕緣體較佳為具有包含藉由加熱脫離的氧的區域的絕緣體。例如，藉由採用將具有包含藉由加熱脫離的氧的區域的氧化矽或者氧氮化矽接觸於氧化物230的結構，可以填補氧化物230所包含的氧空位。
á導電體ñ 作為導電體，較佳為使用選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、釕、銥、鍶和鑭等中的金屬元素、以上述金屬元素為成分的合金或者組合上述金屬元素的合金等。例如，較佳為使用氮化鉭、氮化鈦、鎢、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。另外，氮化鉭、氮化鈦、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物是不容易氧化的導電材料或者吸收氧也維持導電性的材料，所以是較佳的。另外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
另外，也可以層疊多個由上述材料形成的導電層。例如，也可以採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。另外，也可以採用組合包含上述金屬元素的材料和包含氮的導電材料的疊層結構。另外，也可以採用組合包含上述金屬元素的材料、包含氧的導電材料和包含氮的導電材料的疊層結構。
此外，在將氧化物用於電晶體的通道形成區域的情況下，作為被用作閘極電極的導電體較佳為採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。在此情況下，較佳為將包含氧的導電材料設置在通道形成區域一側。藉由將包含氧的導電材料設置在通道形成區域一側，從該導電材料脫離的氧容易被供應到通道形成區域。
尤其是，作為被用作閘極電極的導電體，較佳為使用含有包含在形成通道的金屬氧化物中的金屬元素及氧的導電材料。此外，也可以使用含有上述金屬元素及氮的導電材料。例如，也可以使用氮化鈦、氮化鉭等包含氮的導電材料。此外，可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有矽的銦錫氧化物。此外，也可以使用包含氮的銦鎵鋅氧化物。藉由使用上述材料，有時可以俘獲形成通道的金屬氧化物所包含的氫。或者，有時可以俘獲從外方的絕緣體等進入的氫。
á金屬氧化物ñ 作為氧化物230，較佳為使用被用作氧化物半導體的金屬氧化物。以下，將說明可用於根據本發明的氧化物230的金屬氧化物。
金屬氧化物較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。另外，除此之外，較佳為還包含鋁、鎵、釔或錫等。或者，也可以包含硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢或鎂等中的一種或多種。
在此，考慮金屬氧化物是包含銦、元素M及鋅的In-M-Zn氧化物的情況。注意，元素M為鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時也可以組合多個上述元素。
注意，在本說明書等中，有時將包含氮的金屬氧化物也稱為金屬氧化物（metal oxide）。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物（metal oxynitride）。
[金屬氧化物的結構] 氧化物半導體（金屬氧化物）被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體例如有CAAC-OS（c-axis aligned crystalline oxide semiconductor）、多晶氧化物半導體、nc-OS（nanocrystalline oxide semiconductor）、a-like OS（amorphous-like oxide semiconductor）及非晶氧化物半導體等。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六角形的情況。此外，在畸變中有時具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸變附近也觀察不到明確的晶界（也稱為grain boundary）。亦即，可知由於晶格排列畸變，可抑制晶界的形成。這是由於CAAC-OS因為a-b面方向上的氧原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等而能夠包容畸變。
此外，CAAC-OS趨向於具有層疊有包含銦及氧的層（下面稱為In層）和包含元素M、鋅及氧的層（下面稱為（M,Zn）層）的層狀結晶結構（也稱為層狀結構）。另外，銦和元素M彼此可以取代，在用銦取代（M,Zn）層中的元素M的情況下，也可以將該層表示為（In,M,Zn）層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為（In,M）層。
CAAC-OS是結晶性高的金屬氧化物。另一方面，在CAAC-OS中不容易觀察明確的晶界，因此可以說不容易發生起因於晶界的電子移動率的下降。此外，金屬氧化物的結晶性有時因雜質的進入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷（氧空位等）少的金屬氧化物。因此，包含CAAC-OS的金屬氧化物的物理性質穩定。因此，包含CAAC-OS的金屬氧化物具有高耐熱性及高可靠性。
在nc-OS中，微小的區域（例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域）中的原子排列具有週期性。另外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
另外，在包含銦、鎵和鋅的金屬氧化物的一種的銦-鎵-鋅氧化物（以下，IGZO）是上述奈米晶時可能具有穩定的結構。尤其是，IGZO有在大氣中不容易進行晶體生長的傾向，所以與在IGZO是大結晶（在此，幾mm的結晶或者幾cm的結晶）時相比在IGZO是小結晶（例如，上述奈米結晶）時可能在結構上穩定。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的金屬氧化物。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。
氧化物半導體（金屬氧化物）具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、nc-OS、CAAC-OS中的兩種以上。
[雜質] 在此，說明金屬氧化物中的各雜質的影響。
另外，當金屬氧化物包含鹼金屬或鹼土金屬時，有時形成缺陷態而形成載子。因此，作為通道形成區域使用包含鹼金屬或鹼土金屬的金屬氧化物的電晶體容易具有常開啟特性。由此，較佳為減少金屬氧化物中的鹼金屬或鹼土金屬的濃度。明確而言，使藉由SIMS測得的金屬氧化物中的鹼金屬或鹼土金屬的濃度（藉由二次離子質譜分析法（SIMS：Secondary Ion Mass Spectrometry）測得的濃度）為1´1018 atoms/cm3 以下，較佳為2´1016 atoms/cm3 以下。
包含在金屬氧化物中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧空位。當氫進入該氧空位時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含氫的金屬氧化物的電晶體容易具有常開啟特性。
由此，較佳為儘可能減少金屬氧化物中的氫。明確而言，在金屬氧化物中，將利用SIMS測得的氫濃度設定為低於1´1020 atoms/cm3 ，較佳為低於1´1019 atoms/cm3 ，更佳為低於5´1018 atoms/cm3 ，進一步較佳為低於1´1018 atoms/cm3 。藉由將雜質被充分降低的金屬氧化物用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
作為用於電晶體的半導體的金屬氧化物，較佳為使用結晶性高的薄膜。藉由使用該薄膜可以提高電晶體的穩定性或可靠性。作為該薄膜，例如，可以舉出單晶金屬氧化物薄膜或多晶金屬氧化物薄膜。但是，在基板上形成單晶金屬氧化物薄膜或多晶金屬氧化物薄膜需要進行高溫或雷射加熱的製程。因此，製程的成本變高且處理量下降。
非專利文獻1及非專利文獻2中報告了2009年發現了具有CAAC結構的In-Ga-Zn氧化物（也稱為CAAC-IGZO）。在非專利文獻1及非專利文獻2中，報告了CAAC-IGZO具有c軸配向性、晶界不明確、可以低溫形成在基板上。另外，還報告了使用CAAC-IGZO的電晶體具有優良的電特性及可靠性。
另外，2013年發現了具有nc結構的In-Ga-Zn氧化物（稱為nc-IGZO）（參照非專利文獻3）。在此報告了nc-IGZO在微小的區域（例如，1nm以上且3nm以下的區域）中的原子排列具有週期性，在不同區域間觀察不到結晶定向的規律性。
非專利文獻4及非專利文獻5示出分別對上述CAAC-IGZO、nc-IGZO及結晶性低的IGZO的薄膜照射電子束時的平均結晶尺寸的推移。在結晶性低的IGZO薄膜中，在對其照射電子束之前就能夠觀察到1nm左右的結晶性IGZO。因此，在此報告了在IGZO中沒能確認到完全的非晶結構（completely amorphous structure）的存在。再者，公開了與結晶性低的IGZO薄膜相比CAAC-IGZO薄膜及nc-IGZO薄膜的相對於電子束照射的穩定性較高。因此，作為電晶體的半導體較佳為使用CAAC-IGZO薄膜或nc-IGZO薄膜。
非專利文獻6公開了使用金屬氧化物的電晶體在非導通狀態下的洩漏電流極低，明確而言，電晶體的每通道寬度1mm的關態電流為yA/mm（10-24 A/mm）等級（order）。例如，已公開了一種應用了使用金屬氧化物的電晶體的洩漏電流低這一特性的低功耗CPU等（參照非專利文獻7）。
另外，還有利用使用金屬氧化物的電晶體的洩漏電流低這一特性將該電晶體應用於顯示裝置的報告（參照非專利文獻8）。在顯示裝置中，顯示影像在1秒間被切換數十次。每1秒鐘的影像切換次數被稱為更新頻率。另外，更新頻率有時被稱為驅動頻率。這樣的人眼難以識別的高速畫面切換被認為是導致眼睛疲勞的原因。於是，提出了降低顯示裝置的更新頻率以減少影像改寫次數的技術。另外，更新頻率得到降低的驅動可以降低顯示裝置的功耗。將該驅動方法稱為空轉停止（IDS）驅動。
CAAC結構及nc結構的發現有助於使用CAAC結構或具有nc結構的金屬氧化物的電晶體的電特性及可靠性的提高、製程的成本的降低以及處理量的提高。另外，已進行利用上述電晶體的洩漏電流低這一特性將該電晶體應用於顯示裝置及LSI的研究。
á半導體裝置的製造方法ñ 接著，參照圖4A至圖11C說明圖1A至圖1C所示的包括根據本發明的電晶體200的半導體裝置的製造方法。在圖4A至圖11C中，每個圖式中的A示出俯視圖。另外，每個圖式中的B示出沿著A中的點劃線A1-A2的部分的剖面圖，該剖面圖相當於電晶體200的通道長度方向上的剖面圖。每個圖式中的C示出沿著A中的點劃線A3-A4的部分的剖面圖，該剖面圖相當於電晶體200的通道寬度方向上的剖面圖。為了明確起見，在每個圖式中的A的俯視圖中省略部分組件。
首先，準備基板（未圖示），在該基板上形成絕緣體214。絕緣體214可以利用濺射法、化學氣相沉積（CVD：Chemical Vapor Deposition）法、分子束磊晶（MBE：Molecular Beam Epitaxy）法、脈衝雷射沉積（PLD：Pulsed Laser Deposition）法或ALD（原子層沉積：Atomic Layer Deposition）法等形成。
注意，CVD法可以分為利用電漿的電漿CVD（PECVD：Plasma Enhanced CVD）法、利用熱的熱CVD（TCVD：Thermal CVD）法、利用光的光CVD（Photo CVD）法等。再者，CVD法可以根據使用的源氣體分為金屬CVD（MCVD：Metal CVD）法及有機金屬CVD（MOCVD：Metal Organic CVD）法。
藉由利用電漿CVD法，可以以較低的溫度得到高品質的膜。另外，因為不使用電漿，熱CVD法是能夠減少對被處理物造成的電漿損傷的成膜方法。例如，包括在半導體裝置中的佈線、電極、元件（電晶體、電容器等）等有時因從電漿接收電荷而會產生電荷積聚（charge up）。此時，有時由於所累積的電荷而使包括在半導體裝置中的佈線、電極、元件等受損傷。另一方面，因為在不使用電漿的熱CVD法的情況下不產生上述電漿損傷，所以能夠提高半導體裝置的良率。另外，在熱CVD法中，不產生成膜時的電漿損傷，因此能夠得到缺陷較少的膜。
另外，ALD法可以利用作為原子的性質的自調節性來沉積每一層的原子，從而發揮能夠形成極薄的膜、能夠對縱橫比高的結構形成膜、能夠以針孔等的缺陷少的方式形成膜、能夠形成覆蓋性優良的膜及能夠在低溫下形成膜等的效果。此外，ALD法還包括利用電漿的成膜方法（PEALD（Plasma Enhanced ALD）法）。藉由利用電漿，可以在更低溫下進行成膜，所以有時是較佳的。注意，ALD法中使用的前驅物有時包含碳等雜質。因此，利用ALD法形成的膜有時與利用其他的成膜方法形成的膜相比包含更多的碳等雜質。另外，雜質的定量可以利用X射線光電子能譜（XPS：X-ray Photoelectron Spectroscopy）進行。
不同於使從靶材等中被釋放的粒子沉積的成膜方法，CVD法及ALD法是因被處理物表面的反應而形成膜的成膜方法。因此，藉由CVD法及ALD法形成的膜不易受被處理物的形狀的影響而具有良好的步階覆蓋性。尤其是，利用ALD法形成的膜具有良好的步階覆蓋性和厚度均勻性，所以ALD法適合用於要覆蓋縱橫比高的開口的表面的情況等。注意，ALD法的沉積速度比較慢，所以有時較佳為與CVD法等沉積速度快的其他成膜方法組合而使用。
CVD法及ALD法可以藉由調整源氣體的流量比控制所得到的膜的組成。例如，當使用CVD法或ALD法時，可以藉由調整源氣體的流量比形成任意組成的膜。此外，例如，當使用CVD法及ALD法時，可以藉由一邊形成膜一邊改變源氣體的流量比來形成其組成連續變化的膜。在一邊改變源氣體的流量比一邊形成膜時，因為不需要傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以縮短成膜時間。因此，有時可以提高半導體裝置的生產率。
在本實施方式中，作為絕緣體214利用CVD法形成氮化矽。如此，藉由作為絕緣體214使用氮化矽等不容易使銅透過的絕緣體，即使作為絕緣體214的下方的層（未圖示）的導電體使用銅等容易擴散的金屬，也可以抑制該金屬擴散到絕緣體214的上方的層。
接著，在絕緣體214上形成成為導電體205的導電膜。成為導電體205的導電膜的成膜使用濺射法、CVD法、MBE法、PLD法或ALD法等進行。此外，成為導電體205的導電膜可以為多層膜。在本實施方式中，作為成為導電體205的導電膜，形成鎢。
接著，使用光微影法對成為導電體205的導電膜進行加工來形成導電體205。
另外，在光微影法中，首先藉由遮罩對光阻劑進行曝光。接著，使用顯影液去除或留下所曝光的區域而形成光阻遮罩。接著，隔著該光阻遮罩進行蝕刻處理來將導電體、半導體或絕緣體等加工為所希望的形狀。例如，使用KrF準分子雷射、ArF準分子雷射、EUV（Extreme Ultraviolet：極紫外）光等對光阻劑進行曝光來形成光阻遮罩，即可。此外，也可以利用在基板和投影透鏡之間填滿液體（例如，水）的狀態下進行曝光的液浸技術。另外，也可以使用電子束或離子束代替上述光。注意，當使用電子束或離子束時不需要遮罩。另外，在去除光阻遮罩時，可以進行灰化處理等乾蝕刻處理或濕蝕刻處理，也可以在進行乾蝕刻處理之後進行濕蝕刻處理，又可以在進行濕蝕刻處理之後進行乾蝕刻處理。
或者，可以使用由絕緣體或導電體構成的硬遮罩代替光阻遮罩。當使用硬遮罩時，可以在成為導電體205的導電膜上形成成為硬遮罩材料的絕緣膜或導電膜且在其上形成光阻遮罩，然後對硬遮罩材料進行蝕刻來形成所希望的形狀的硬遮罩。對成為導電體205的導電膜進行的蝕刻既可以在去除光阻遮罩後進行，又可以不去除光阻遮罩進行。在採用後者的情況下，進行蝕刻時有時光阻遮罩消失。也可以在成為導電體205的導電膜的蝕刻之後，藉由蝕刻去除硬遮罩。另一方面，在硬遮罩材料沒有影響到後製程或者可以在後製程中使用的情況下，不一定要去除硬遮罩。
作為乾蝕刻裝置，可以使用包括平行平板型電極的電容耦合型電漿（CCP：Capacitively Coupled Plasma）蝕刻裝置。包括平行平板型電極的電容耦合型電漿蝕刻裝置也可以採用對平行平板型電極中的一個施加高頻電源的結構。或者，也可以採用對平行平板型電極中的一個施加不同的多個高頻電源的結構。或者，也可以採用對平行平板型電極的各個施加頻率相同的高頻電源的結構。或者，也可以採用對平行平板型電極的各個施加頻率不同的高頻電源的結構。或者，也可以利用具有高密度電漿源的乾蝕刻裝置。例如，作為具有高密度電漿源的乾蝕刻裝置，可以使用感應耦合電漿（ICP：Inductively Coupled Plasma）蝕刻裝置等。
接著，在絕緣體214、導電體205上形成成為絕緣體216的絕緣膜。絕緣體216可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。在本實施方式中，作為成為絕緣體216的絕緣膜利用CVD法形成氧化矽。
在此，成為絕緣體216的絕緣膜的厚度較佳為導電體205的厚度以上。例如，當導電體205厚度為1時，成為絕緣體216的絕緣膜的厚度為1以上且3以下。在本實施方式中，導電體205的厚度為150nm，成為絕緣體216的絕緣膜的厚度為350nm。
接著，藉由對成為絕緣體216的絕緣膜進行CMP(Chemical Mechanical Polishing：化學機械拋光)處理去除成為絕緣體216的絕緣膜的一部分，使導電體205的表面露出。由此，可以形成其頂面平坦的導電體205及絕緣體216(參照圖4A至圖4C)。
以下，將說明與上述內容不同的導電體205的形成方法。
在絕緣體214上形成絕緣體216。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體216。
接著，在絕緣體216中形成到達絕緣體214的開口。開口例如包括槽或狹縫等。此外，有時將形成有開口的區域稱為開口部。在形成該開口時，可以使用濕蝕刻法，但是對微型加工來說乾蝕刻法是較佳的。作為絕緣體214，較佳為選擇在對絕緣體216進行蝕刻以形成槽時用作蝕刻停止膜的絕緣體。例如，當作為形成槽的絕緣體216使用氧化矽膜時，絕緣體214較佳為使用氮化矽膜、氧化鋁膜、氧化鉿膜。
在形成開口後，形成成為導電體205的導電膜。該導電膜較佳為包含具有抑制氧的透過的功能的導電體。例如，可以使用氮化鉭、氮化鎢、氮化鈦等。或者，可以使用該導電體與鉭、鎢、鈦、鉬、鋁、銅或鉬鎢合金的疊層膜。成為導電體205的導電膜可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
在本實施方式中，作為成為導電體205的導電膜，採用多層結構。首先，利用濺射法進行氮化鉭的成膜，在該氮化鉭上層疊氮化鈦。藉由將這種金屬氮化物用於成為導電體205的導電膜的下層，即使作為後面說明的成為導電體205的導電膜的上層的導電膜使用銅等容易擴散的金屬，也可以抑制該金屬從導電體205擴散到外部。
接著，形成成為導電體205的導電膜的上層的導電膜。該導電膜可以使用電鍍法、濺射法、CVD法、MBE法、PLD法或ALD法等形成。在本實施方式中，作為成為導電體205的導電膜的上層的導電膜，形成銅等低電阻導電材料。
接著，藉由進行CMP處理，去除成為導電體205的導電膜的上層以及成為導電體205的導電膜的下層的一部分，使絕緣體216露出。其結果是，只在開口殘留成為導電體205的導電膜。由此，可以形成其頂面平坦的導電體205。注意，有時由於該CMP處理而絕緣體216的一部分被去除。以上是與上述內容不同的導電體205的形成方法。
接著，在絕緣體216及導電體205上形成絕緣體222。作為絕緣體222，較佳為形成包含鋁和鉿中的一者或兩者的氧化物的絕緣體。另外，作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物（鋁酸鉿）等。包含鋁和鉿中的一者或兩者的氧化物的絕緣體對氧、氫及水具有阻擋性。當絕緣體222對氫及水具有阻擋性時，可以抑制電晶體200的周圍的結構體所包含的氫及水藉由絕緣體222擴散到電晶體200的內側，從而可以抑制氧化物230中的氧空位的生成。
絕緣體222可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，在絕緣體222上形成成為絕緣體224的絕緣膜。成為絕緣體224的絕緣膜可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，較佳為進行加熱處理。加熱處理以250℃以上且650℃以下，較佳為以300℃以上且500℃以下，更佳為以320℃以上且450℃以下進行即可。加熱處理在氮或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。加熱處理也可以在減壓狀態下進行。或者，加熱處理也可以在氮或惰性氣體氛圍下進行加熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行加熱處理。
在本實施方式中，在氮氛圍下以400℃的溫度進行1小時的處理，接下來連續地在氧氛圍下以400℃的溫度進行1小時的處理。藉由進行該加熱處理，可以去除絕緣體224所包含的水、氫等雜質。
另外，也可以在形成絕緣體222之後進行加熱處理。該加熱處理可以採用上述加熱處理的條件。
在此，為了在絕緣體224中形成過量氧區域，也可以在減壓狀態下進行包含氧的電漿處理。包含氧的電漿處理例如較佳為採用包括用來產生使用微波的高密度電漿的電源的裝置。或者，也可以包括對基板一側施加RF（Radio Frequency：射頻）的電源。藉由使用高密度電漿可以生成高密度氧自由基，且藉由對基板一側施加RF可以將由高密度電漿生成的氧自由基高效地導入絕緣體224中。或者，也可以在使用這種裝置進行包含惰性氣體的電漿處理之後，為填補脫離的氧而進行包含氧的電漿處理。另外，藉由適當地選擇該電漿處理的條件，可以去除絕緣體224所包含的水、氫等雜質。此時，也可以不進行加熱處理。
在此，也可以在絕緣體224上例如藉由濺射法進行氧化鋁的成膜，直到該氧化鋁到達絕緣體224為止進行CMP。藉由進行該CMP，可以進行絕緣體224表面的平坦化及絕緣體224表面的平滑化。藉由將該氧化鋁配置於絕緣體224上進行CMP，容易檢測出CMP的終點。此外，有時由於絕緣體224的一部分藉由CMP被拋光而絕緣體224的厚度變薄，但是在絕緣體224的成膜時調整厚度，即可。藉由進行絕緣體224表面的平坦化及平滑化，有時可以防止下面進行成膜的氧化物的覆蓋率的降低並防止半導體裝置的良率的降低。此外，藉由在絕緣體224上利用濺射法進行氧化鋁的成膜，可以對絕緣體224添加氧，所以是較佳的。
接著，在絕緣體224上依次形成成為氧化物230a的氧化膜230A以及成為氧化物230b的氧化膜230B（參照圖4A至圖4C）。較佳為在不暴露於大氣環境的情況下連續地形成上述氧化膜。藉由以不暴露於大氣的方式形成氧化膜，可以防止來自大氣環境的雜質或水分附著於氧化膜230A及氧化膜230B，所以可以保持氧化膜230A與氧化膜230B的介面附近的清潔。
氧化膜230A及氧化膜230B可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
例如，在利用濺射法形成氧化膜230A以及氧化膜230B的情況下，作為濺射氣體使用氧或者氧和稀有氣體的混合氣體。藉由增高濺射氣體所包含的氧的比率，可以增加在形成的氧化膜中的過量氧。另外，在利用濺射法形成上述氧化膜的情況下，例如可以使用上述In-M-Zn氧化物靶材。
尤其是，在形成氧化膜230A時，有時濺射氣體所包含的氧的一部分供應給絕緣體224。因此，氧化膜230A的濺射氣體所包含的氧的比率可以為70%以上，較佳為80%以上，更佳為100%。
此外，在利用濺射法形成氧化膜230B的情況下，當在濺射氣體所包含的氧的比率設定為1%以上且30%以下，較佳為5%以上且20%以下的狀態下進行成膜時，形成氧缺乏型氧化物半導體。將氧缺乏型氧化物半導體用於通道形成區域的電晶體可以具有較高的場效移動率。
在本實施方式中，利用濺射法使用In:Ga:Zn=1:1:0.5[原子個數比]（2:2:1[原子個數比]）或1:3:4[原子個數比]的靶材形成氧化膜230A。另外，利用濺射法使用In:Ga:Zn=4:2:4.1[原子個數比]的靶材形成氧化膜230B。上述氧化膜可以根據氧化物230所需的特性適當地選擇成膜條件及原子個數比來形成。
接著，也可以進行加熱處理。作為加熱處理的條件，可以利用上述加熱處理條件。藉由進行加熱處理，可以去除氧化膜230A以及氧化膜230B中的水、氫等雜質。在本實施方式中，在氮氛圍下以400℃的溫度進行1小時的處理，接下來連續地在氧氛圍下以400℃的溫度進行1小時的處理。
接著，在氧化膜230B上形成導電膜242A。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成導電膜242A（參照圖4A至圖4C）。
接著，將氧化膜230A、氧化膜230B及導電膜242A加工為島狀，來形成氧化物230a、氧化物230b及導電體層242B。另外，在該製程中，有時絕緣體224中的不與氧化物230a重疊的區域的厚度變薄（參照圖5A至圖5C）。
在此，氧化物230a、氧化物230b及導電體層242B以其至少一部分與導電體205重疊的方式形成。此外，氧化物230a、氧化物230b及導電體層242B的側面較佳為對絕緣體222的頂面大致垂直。在氧化物230a、氧化物230b及導電體層242B的側面對絕緣體222的頂面大致垂直時，當設置多個電晶體200時能夠實現小面積化、高密度化。或者，也可以採用氧化物230a、氧化物230b及導電體層242B與絕緣體222的頂面所形成的角度較低的結構。在此情況下，氧化物230a、氧化物230b及導電體層242B的側面與絕緣體222的頂面所形成的角度較佳為60°以上且低於70°。藉由採用這種形狀，在下面的製程中提高絕緣體273等的覆蓋性，並可以減少空洞等缺陷。
此外，在導電體層242B的側面與導電體層242B的頂面之間具有彎曲面。就是說，側面的端部和頂面的端部較佳為彎曲（以下，也稱為圓形）。例如，在導電體層242B的端部，該彎曲面具有3nm以上且10nm以下，更佳為5nm以上且6nm以下的曲率半徑。當端部不具有角部時，可以提高後面的成膜製程中的膜的覆蓋性。
另外，該氧化膜及導電膜的加工可以利用光微影法進行。另外，作為該加工可以利用乾蝕刻法或濕蝕刻法。利用乾蝕刻法的加工適用於微型加工。
接著，在絕緣體224、氧化物230a、氧化物230b及導電體層242B上形成絕緣膜254A（參照圖6A至圖6C）。
作為絕緣膜254A，較佳為使用具有抑制氧的透過的功能的絕緣膜。例如，較佳為藉由濺射法形成氧化鋁膜。藉由採用濺射法並使用包含氧的氣體形成氧化鋁膜，可以對絕緣體224中引入氧。換言之，絕緣體224可以具有過量氧。
接著，在絕緣膜254A上形成成為絕緣體280的絕緣膜。成為絕緣體280的絕緣膜可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。接著，對成為絕緣體280的絕緣膜進行CMP處理來形成頂面平坦的絕緣體280（參照圖6A至圖6C）。
接著，對絕緣體280的一部分、絕緣膜254A的一部分及導電體層242B的一部分進行加工來形成到達氧化物230b的開口。該開口較佳為以與導電體205重疊的方式形成。由該開口形成導電體242a、導電體242b及絕緣體254（參照圖7A至圖7C）。
此外，也可以以不同的條件對絕緣體280的一部分、絕緣膜254A的一部分及導電體的一部分進行加工。例如，也可以藉由乾蝕刻法對絕緣體280的一部分進行加工，藉由濕蝕刻法對絕緣膜254A的一部分進行加工，並藉由乾蝕刻法對導電體層242B的一部分進行加工。
藉由進行上述乾蝕刻等的處理，有時起因於蝕刻氣體等的雜質附著於或擴散於氧化物230a及氧化物230b等的表面或內部。作為雜質，例如有氟或氯等。
為了去除上述雜質等，進行洗滌。作為洗滌方法，有使用洗滌液等的濕式洗滌、使用電漿的等離子處理以及使用加熱處理的洗滌等，也可以適當地組合上述洗滌。
作為濕式洗滌，可以使用用碳酸水或純水稀釋草酸、磷酸或氫氟酸等而成的水溶液進行洗滌處理。或者，可以使用純水或碳酸水進行超聲波洗滌。
接著，也可以進行加熱處理。加熱處理也可以在減壓下進行，並其中以不暴露於大氣的方式連續地形成氧化膜230C。藉由進行這種處理，可以去除附著於氧化物230b的表面等的水分及氫，而且減少氧化物230a及氧化物230b中的水分濃度及氫濃度。加熱處理的溫度較佳為100℃以上且400℃以下。在本實施方式中，加熱處理的溫度為200℃（參照圖8A至圖8C）。
氧化膜230C可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。成為氧化膜230C的氧化膜可以根據氧化膜230C所需的特性利用與氧化膜230A或氧化膜230B相同的成膜方法形成。在本實施方式中，利用濺射法使用In:Ga:Zn=1:3:4[原子個數比]或4:2:4.1[原子個數比]的靶材形成氧化膜230C。
尤其是，在形成氧化膜230C時，有時濺射氣體所包含的氧的一部分供應給氧化物230a及氧化物230b。因此，氧化膜230C的濺射氣體所包含的氧的比率可以為70%以上，較佳為80%以上，更佳為100%。
接著，也可以進行加熱處理。加熱處理也可以在減壓下進行，並其中以不暴露於大氣的方式連續地形成絕緣膜250A。藉由進行這種處理，可以去除附著於氧化膜230C的表面等的水分及氫，而且減少氧化物230a、氧化物230b及氧化膜230C中的水分濃度及氫濃度。加熱處理的溫度較佳為100℃以上且400℃以下（參照圖9A至圖9C）。
絕緣膜250A可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。作為絕緣膜250A，較佳為利用CVD法形成氧氮化矽。形成絕緣膜250A時的成膜溫度較佳為350℃以上且低於450℃，尤其較佳為400℃左右。藉由以400℃的溫度形成絕緣膜250A，可以形成雜質少的絕緣體。
接著，形成導電膜260Aa及導電膜260Ab。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成導電膜260Aa及導電膜260Ab。例如，較佳為利用CVD法。在本實施方式中，利用ALD法形成導電膜260Aa，利用CVD法形成導電膜260Ab（參照圖10A至圖10C）。
接著，藉由利用CMP處理直到絕緣體280露出為止對氧化膜230C、絕緣膜250A、導電膜260Aa及導電膜260Ab進行拋光，形成氧化物230c、絕緣體250及導電體260（導電體260a及導電體260b）（參照圖11A至圖11C）。
接著，也可以進行加熱處理。在本實施方式中，在氮氛圍下以400℃的溫度進行1小時的處理。藉由該加熱處理，可以減少絕緣體250及絕緣體280中的水分濃度及氫濃度。
接著，也可以在絕緣體280上形成成為絕緣體274的絕緣膜。可以利用濺射法、CVD法、MBE法、PLD法、或ALD法等形成成為絕緣體274的絕緣膜。作為成為絕緣體274的絕緣膜，例如，較佳為藉由濺射法形成氧化鋁膜。藉由利用濺射法形成氧化鋁膜，有時可以抑制絕緣體280所具有的氫擴散到絕緣體250及氧化物230（參照圖11A至圖11C）。
接著，也可以進行加熱處理。在本實施方式中，在氮氛圍下以400℃的溫度進行1小時的處理。藉由進行該加熱處理，可以將藉由絕緣體274的成膜添加的氧注入到絕緣體250及絕緣體280中。
接著，也可以在絕緣體274上形成成為絕緣體281的絕緣體。可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等形成成為絕緣體281的絕緣膜（參照圖11A至圖11C）。
接著，在絕緣體254、絕緣體280、絕緣體274及絕緣體281中形成到達導電體242a及導電體242b的開口。使用光微影法形成該開口，即可。
接著，形成成為絕緣體241的絕緣膜，並對該絕緣膜進行各向異性蝕刻來形成絕緣體241。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成該絕緣膜。作為成為絕緣體241的絕緣膜，較佳為使用具有抑制氧的透過的功能的絕緣膜。例如，較佳為藉由ALD法形成氧化鋁膜。此外，作為各向異性蝕刻，例如進行乾蝕刻法等，即可。藉由使開口的側壁部具有這種結構，可以抑制來自外部的氧的透過，並防止接下來要形成的導電體240a及導電體240b的氧化。此外，可以防止水、氫等雜質從導電體240a及導電體240b擴散到外部。
接著，形成成為導電體240a及導電體240b的導電膜。成為導電體240a及導電體240b的導電膜較佳為包含具有抑制水、氫等雜質的透過的功能的導電體的疊層結構。例如，可以是氮化鉭、氮化鈦等和鎢、鉬、銅等的疊層。成為導電體240的導電膜可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，藉由進行CMP處理，去除成為導電體240a及導電體240b的導電膜的一部分，使絕緣體281露出。其結果是，只在上述開口殘留該導電膜，由此可以形成其頂面平坦的導電體240a及導電體240b（參照圖1A至圖1C）。注意，有時由於該CMP處理而絕緣體281的一部分被去除。
藉由上述製程，可以製造包括圖1A至圖1C所示的電晶體200的半導體裝置。如圖4A至圖11C所示，藉由使用本實施方式所示的半導體裝置的製造方法可以製造電晶體200。
藉由本發明的一個實施方式，可以提供一種通態電流大的半導體裝置。另外，藉由本發明的一個實施方式，可以提供一種具有高頻率特性的半導體裝置。另外，藉由本發明的一個實施方式，可以提供一種可靠性良好的半導體裝置。另外，藉由本發明的一個實施方式，可以提供一種能夠實現微型化或高積體化的半導體裝置。另外，藉由本發明的一個實施方式，可以提供一種具有良好的電特性的半導體裝置。另外，藉由本發明的一個實施方式，可以提供關態電流小的半導體裝置。另外，藉由本發明的一個實施方式，可以提供功耗得到降低的半導體裝置。另外，藉由本發明的一個實施方式，可以提供一種生產率高的半導體裝置。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式2 在本實施方式中，參照圖12及圖13說明半導體裝置的一個實施方式。
[記憶體裝置1] 圖12示出使用作為本發明的一個實施方式的電容器的半導體裝置（記憶體裝置）的一個例子。在本發明的一個實施方式的半導體裝置中，電晶體200設置在電晶體300的上方，電容器100設置在電晶體300及電晶體200的上方。此外，作為電晶體200，可以使用上述實施方式所說明的電晶體200。
電晶體200是其通道形成在包含氧化物半導體的半導體層中的電晶體。因為電晶體200的關態電流小，所以藉由將其用於記憶體裝置，可以長期保持存儲內容。換言之，由於不需要更新工作或更新工作的頻率極低，所以可以充分降低記憶體裝置的功耗。
在圖12所示的半導體裝置中，佈線1001與電晶體300的源極電連接，佈線1002與電晶體300的汲極電連接。另外，佈線1003與電晶體200的源極和汲極中的一個電連接，佈線1004與電晶體200的第一閘極電連接，佈線1006與電晶體200的第二閘極電連接。再者，電晶體300的閘極及電晶體200的源極和汲極中的另一個與電容器100的一個電極電連接，佈線1005與電容器100的另一個電極電連接。
此外，藉由將圖12所示的記憶體裝置配置為矩陣狀，可以構成記憶單元陣列。
á電晶體300ñ 電晶體300設置在基板311上，並包括：用作閘極電極的導電體316、用作閘極電極的絕緣體315、由基板311的一部分構成的半導體區域313；以及用作源極區域或汲極區域的低電阻區域314a及低電阻區域314b。電晶體300可以是p通道型或n通道型。
在此，在圖12所示的電晶體300中，形成通道的半導體區域313（基板311的一部分）具有凸形狀。另外，以隔著絕緣體315覆蓋半導體區域313的側面及頂面的方式設置導電體316。另外，導電體316可以使用調整功函數的材料。因為利用半導體基板的凸部，所以這種電晶體300也被稱為FIN型電晶體。另外，也可以以與凸部的上表面接觸的方式具有用來形成凸部的遮罩的絕緣體。此外，雖然在此示出對半導體基板的一部分進行加工來形成凸部的情況，但是也可以對SOI基板進行加工來形成具有凸部的半導體膜。
注意，圖12所示的電晶體300的結構只是一個例子，不侷限於上述結構，根據電路結構或驅動方法使用適當的電晶體即可。
á電容器100ñ 在電容器100設置在電晶體200的上方。電容器100包括用作第一電極的導電體110、用作第二電極的導電體120及用作介電質的絕緣體130。
此外，例如，也可以同時形成設置在導電體246上的導電體112及導電體110。另外，導電體112用作與電容器100、電晶體200或電晶體300電連接的插頭或者佈線。
在圖12中，導電體112及導電體110具有單層結構，但是不侷限於該結構，也可以具有兩層以上的疊層結構。例如，也可以在具有阻擋性的導電體與導電性高的導電體之間形成與具有阻擋性的導電體以及導電性高的導電體之間的緊密性高的導電體。
此外，絕緣體130例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁、氧化鉿、氧氮化鉿、氮氧化鉿、氮化鉿等，並以疊層或單層設置。
例如，絕緣體130較佳為使用氧氮化矽等介電強度高的材料和高介電常數（high-k）材料的疊層結構。藉由採用該結構，電容器100可以包括高介電常數（high-k）的絕緣體來確保充分的電容，並可以包括介電強度高的絕緣體來提高介電強度，從而可以抑制電容器100的靜電破壞。
注意，作為高介電常數（high-k）材料（相對介電常數高的材料）的絕緣體，有氧化鎵、氧化鉿、氧化鋯、具有鋁及鉿的氧化物、具有鋁及鉿的氧氮化物、具有矽及鉿的氧化物、具有矽及鉿的氧氮化物或具有矽及鉿的氮化物等。
另一方面，作為介電強度高的材料（相對介電常數低的材料），有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。
á佈線層ñ 在各結構體之間也可以設置有包括層間膜、佈線及插頭等的佈線層。此外，佈線層可以根據設計而設置為多個層。在此，在具有插頭或佈線的功能的導電體中，有時使用同一元件符號表示多個結構。此外，在本說明書等中，佈線、與佈線電連接的插頭也可以是一個組件。就是說，導電體的一部分有時被用作佈線，並且導電體的一部分有時被用作插頭。
例如，在電晶體300上，作為層間膜依次層疊地設置有絕緣體320、絕緣體322、絕緣體324及絕緣體326。此外，與電容器100或電晶體200電連接的導電體328及導電體330等填埋於絕緣體320、絕緣體322、絕緣體324及絕緣體326中。另外，導電體328及導電體330被用作插頭或佈線。
此外，用作層間膜的絕緣體可以被用作覆蓋其下方的凹凸形狀的平坦化膜。例如，為了提高絕緣體322的頂面的平坦性，也可以藉由利用化學機械拋光（CMP）法等的平坦化處理實現平坦化。
也可以在絕緣體326及導電體330上設置佈線層。例如，在圖12中，依次層疊有絕緣體350、絕緣體352及絕緣體354。另外，在絕緣體350、絕緣體352及絕緣體354中形成有導電體356。導電體356用作插頭或佈線。
同樣地，在絕緣體210、絕緣體212、絕緣體214及絕緣體216中填充有導電體218及構成電晶體200的導電體（導電體205）等。此外，導電體218用作與電容器100或電晶體300電連接的插頭或佈線。再者，導電體120及絕緣體130上設置有絕緣體150。
作為能夠用作層間膜的絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物、金屬氮氧化物等。
例如，藉由將相對介電常數低的材料用於用作層間膜的絕緣體，可以減少產生在佈線之間的寄生電容。因此，較佳為根據絕緣體的功能選擇材料。
例如，較佳為將相對介電常數低的絕緣體用於絕緣體150、絕緣體212、絕緣體352及絕緣體354等。例如，該絕緣體較佳為含有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。或者，該絕緣體較佳為具有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽和樹脂的疊層結構。由於氧化矽及氧氮化矽具有熱穩定性，因此藉由將其與樹脂組合，可以實現具有熱穩定性且相對介電常數低的疊層結構。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯亞胺、聚碳酸酯或丙烯酸等。
此外，藉由由具有抑制氫等雜質及氧透過的功能的絕緣體圍繞使用氧化物半導體的電晶體，可以使電晶體的電特性穩定。因此，作為絕緣體210及絕緣體350等，使用具有抑制氫等雜質及氧的透過的功能的絕緣體，即可。
作為具有抑制氫等雜質及氧透過的功能的絕緣體，例如可以以單層或疊層使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體。明確而言，作為具有抑制氫等雜質及氧透過的功能的絕緣體，可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭等金屬氧化物、氮氧化矽或氮化矽等。
作為能夠用於佈線、插頭的導電體較佳為使用包含選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、以及釕等的金屬元素中的一種以上的材料。此外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
例如，作為導電體328、導電體330、導電體356、導電體218及導電體112等，可以以單層或疊層使用由上述材料形成的金屬材料、合金材料、金屬氮化物材料或金屬氧化物材料等的導電材料。較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。或者，較佳為使用鋁或銅等低電阻導電材料形成。藉由使用低電阻導電材料可以降低佈線電阻。
áá設置有氧化物半導體的層的佈線或插頭ññ 注意，在將氧化物半導體用於電晶體200時，有時在氧化物半導體附近設置具有過量氧區域的絕緣體。在此情況下，較佳為在該具有過量氧區域的絕緣體和設置於該具有過量氧區域的絕緣體的導電體之間設置具有阻擋性的絕緣體。
例如，在圖12中，較佳為在具有過量氧的絕緣體224和導電體246之間設置絕緣體276。藉由使絕緣體276和絕緣體222及絕緣體274接觸地設置，絕緣體224及電晶體200可以具有由具有阻擋性的絕緣體密封的結構。再者，絕緣體276較佳為與絕緣體280接觸。在絕緣體276延伸到絕緣體280時，可以進一步抑制氧及雜質的擴散。
也就是說，藉由設置絕緣體276，可以抑制絕緣體224所具有的過量氧被導電體246吸收。此外，藉由具有絕緣體276，可以抑制作為雜質的氫經過導電體246擴散到電晶體200。
另外，作為絕緣體276，較佳為使用具有抑制水或氫等的雜質及氧的擴散的功能的絕緣性材料。例如，較佳為使用氧化鋁或氧化鉿等。此外，例如還可以使用氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹或氧化鉭等的金屬氧化物、氮氧化矽或氮化矽等。
以上是對結構例子的說明。藉由採用本結構，可以在使用具有包含氧化物半導體的電晶體的半導體裝置中抑制電特性變動的同時提高可靠性。另外，可以提供一種包含通態電流大的氧化物半導體的電晶體。此外，可以提供一種包含關態電流小的氧化物半導體的電晶體。另外，可以提供一種功耗得到降低的半導體裝置。
[記憶體裝置2] 圖13示出使用作為本發明的一個實施方式的半導體裝置的記憶體裝置的一個例子。圖13所示的記憶體裝置除了包括圖12所示的電晶體200、電晶體300及電容器100的半導體裝置以外還包括電晶體400。
電晶體400可以控制電晶體200的第二閘極電壓。例如，採用電晶體400的第一閘極及第二閘極與源極二極體連接並且電晶體400的源極與電晶體200的第二閘極連接的結構。當在該結構中保持電晶體200的第二閘極的負電位時，電晶體400的第一閘極與源極間的電壓及第二閘極與源極間的電壓成為0V。在電晶體400中，由於第二閘極電壓及第一閘極電壓為0V時的汲極電流非常小，所以即使沒有向電晶體200及電晶體400供應電源，也可以長時間保持電晶體200的第二閘極的負電位。由此，包括電晶體200及電晶體400的記憶體裝置可以長期間保持存儲內容。
因此，在圖13中，佈線1001與電晶體300的源極電連接，佈線1002與電晶體300的汲極電連接。另外，佈線1003與電晶體200的源極和汲極中的一個電連接，佈線1004與電晶體200的閘極電連接，佈線1006與電晶體200的背閘極電連接。再者，電晶體300的閘極及電晶體200的源極和汲極中的另一個與電容器100的一個電極電連接，佈線1005與電容器100的另一個電極電連接。佈線1007與電晶體400的源極電連接，佈線1008與電晶體400的第一閘極電連接，佈線1009與電晶體400的背閘極電連接，佈線1010與電晶體400的汲極電連接。在此，佈線1006、佈線1007、佈線1008及佈線1009電連接。
此外，藉由將圖13所示的記憶體裝置與圖12所示的記憶體裝置同樣地配置為矩陣狀，可以構成記憶單元陣列。注意，一個電晶體400可以控制多個電晶體200的第二閘極電壓。因此，較佳為使電晶體400的個數少於電晶體200。
á電晶體400ñ 電晶體400形成在與電晶體200相同的層上，由此可以同時製造它們。電晶體400包括：用作第一閘極電極的導電體460（導電體460a及導電體460b）；用作第二閘極電極的導電體405（導電體405a及導電體405b）；用作閘極絕緣層的絕緣體220、絕緣體222、絕緣體224及絕緣體450；包括形成通道的區域的氧化物430c；用作源極和汲極中的一個的導電體442a、氧化物431a及氧化物431b；用作源極和汲極中的另一個的導電體442b、氧化物432a及氧化物432b；以及導電體440（導電體440a及導電體440b）。
在電晶體400中，導電體405與導電體205是相同的層。氧化物431a及氧化物432a與氧化物230a是相同的層，氧化物431b及氧化物432b與氧化物230b是相同的層。導電體442與導電體240是相同的層。氧化物430c與氧化物230c是相同的層。絕緣體450與絕緣體250是相同的層。導電體460與導電體260是相同的層。
注意，形成在相同的層中的結構體可以同時形成。例如，氧化物430c可以藉由對成為氧化物230c的氧化膜進行加工來形成。
與氧化物230等同樣，在用作電晶體400的活性層的氧化物430c中，減少了氧空位和氫或水等雜質。因此，可以使電晶體400的臨界電壓大於0V，減少關態電流，並使第二閘極電壓及第一閘極電壓為0V時的汲極電流非常小。
á切割線ñ 下面，對當將大面積基板按每個半導體元件分割而得到晶片形狀的多個半導體裝置時設置的切割線（也稱為分割線、分離線或截斷線）進行說明。作為分割方法，例如，有時，首先在基板中形成用來分離半導體元件的槽（切割線）之後，在切割線處截斷，得到被分離（被分割）的多個半導體裝置。
在此，例如，如圖13所示，較佳為以與絕緣體254和絕緣體222接觸的區域成為切割線的方式進行設計。也就是說，在設置在包括多個電晶體200的記憶單元及電晶體400的邊緣的成為切割線的區域附近，在絕緣體224中設置開口。此外，以覆蓋絕緣體224的側面的方式設置絕緣體254。
也就是說，在設置在上述絕緣體224的開口中，絕緣體222與絕緣體254接觸。例如，此時，也可以使用相同的材料及相同的方法形成絕緣體222和絕緣體254。藉由使用相同的材料及相同的方法形成絕緣體222和絕緣體254，可以提高緊密性。例如，較佳為使用氧化鋁。
藉由採用該結構，可以使絕緣體222及絕緣體254包圍絕緣體224、電晶體200及電晶體400。絕緣體222及絕緣體254由於具有抑制氧、氫及水的擴散的功能，所以即使如本實施方式所示那樣按形成有半導體元件的電路區域將基板分割加工為多個晶片，也可以防止氫或水等雜質從截斷的基板的側面方向混入並擴散到電晶體200或電晶體400。
藉由採用該結構，可以防止絕緣體224中的過量氧擴散到絕緣體254及絕緣體222的外部。因此，絕緣體224中的過量氧高效地被供應到電晶體200或電晶體400中形成通道的氧化物中。藉由該氧，可以減少電晶體200或電晶體400中的形成通道的氧化物的氧空位。由此，可以使電晶體200或電晶體400中的形成通道的氧化物成為缺陷態密度低且具有穩定的特性的氧化物半導體。也就是說，可以在抑制電晶體200或電晶體400的電特性變動的同時提高可靠性。
本實施方式可以與其他實施方式及實施例等所記載的結構適當地組合而實施。
實施方式3 在本實施方式中，參照圖14A至圖15H，對根據本發明的一個實施方式的使用將氧化物用於半導體的電晶體（以下有時稱為OS電晶體）及電容器的記憶體裝置（以下有時稱為OS記憶體裝置）進行說明。OS記憶體裝置是至少包括電容器和控制該電容器的充放電的OS電晶體的記憶體裝置。因OS電晶體的關態電流極小所以OS記憶體裝置具有優良的保持特性，從而可以被用作非揮發性記憶體。
á記憶體裝置的結構例子ñ 圖14A示出OS記憶體裝置的結構的一個例子。記憶體裝置1400包括週邊電路1411及記憶單元陣列1470。週邊電路1411包括行電路1420、列電路1430、輸出電路1440、控制邏輯電路1460。
列電路1430例如包括列解碼器、預充電電路、感測放大器及寫入電路等。預充電電路具有對佈線進行預充電的功能。感測放大器具有放大從記憶單元讀出的資料信號的功能。注意，上述佈線是連接到記憶單元陣列1470所包括的記憶單元的佈線，下面描述其詳細內容。被放大的資料信號作為資料信號RDATA藉由輸出電路1440輸出到記憶體裝置1400的外部。此外，行電路1420例如包括行解碼器、字線驅動器電路等，並可以選擇要存取的行。
對記憶體裝置1400從外部供應作為電源電壓的低電源電壓(VSS)、週邊電路1411用高電源電壓(VDD)及記憶單元陣列1470用高電源電壓(VIL)。此外，對記憶體裝置1400從外部輸入控制信號(CE、WE、RE)、位址信號ADDR及資料信號WDATA。位址信號ADDR被輸入到行解碼器及列解碼器，WDATA被輸入到寫入電路。
控制邏輯電路1460對來自外部的輸入信號(CE、WE、RE)進行處理來生成行解碼器及列解碼器的控制信號。CE是晶片賦能信號，WE是寫入賦能信號，並且RE是讀出賦能信號。控制邏輯電路1460所處理的信號不侷限於此，根據需要而輸入其他控制信號即可。
記憶單元陣列1470包括配置為行列狀的多個記憶單元MC及多個佈線。注意，連接記憶單元陣列1470和行電路1420的佈線的數量取決於記憶單元MC的結構、包括在一個列中的記憶單元MC的數量等。此外，連接記憶單元陣列1470和列電路1430的佈線的數量取決於記憶單元MC的結構、包括在一個行中的記憶單元MC的數量等。
另外，雖然在圖14A中示出在同一平面上形成週邊電路1411和記憶單元陣列1470的例子，但是本實施方式不侷限於此。例如，如圖14B所示，也可以以重疊於週邊電路1411的一部分上的方式設置記憶單元陣列1470。例如，也可以採用以重疊於記憶單元陣列1470下的方式設置感測放大器的結構。
在圖15A至圖15H中說明能夠適用於上述記憶單元MC的記憶單元的結構例子。
[DOSRAM] 圖15A至圖15C示出DRAM的記憶單元的電路結構例子。在本說明書等中，有時將使用1OS電晶體1電容器型記憶單元的DRAM稱為DOSRAM（Dynamic Oxide Semiconductor Random Access Memory）。圖15A所示的記憶單元1471包括電晶體M1及電容器CA。另外，電晶體M1包括閘極（有時稱為前閘極）及背閘極。
電晶體M1的第一端子與電容器CA的第一端子連接，電晶體M1的第二端子與佈線BIL連接，電晶體M1的閘極與佈線WOL連接，電晶體M1的背閘極與佈線BGL連接。電容器CA的第二端子與佈線CAL連接。
佈線BIL被用作位元線，佈線WOL被用作字線。佈線CAL被用作用來對電容器CA的第二端子施加指定的電位的佈線。在資料的寫入及讀出時，較佳為對佈線CAL施加低位準電位。佈線BGL被用作用來對電晶體M1的背閘極施加電位的佈線。藉由對佈線BGL施加任意電位，可以增加或減少電晶體M1的臨界電壓。
此外，記憶單元MC不侷限於記憶單元1471，而可以改變其電路結構。例如，記憶單元MC也可以採用如圖15B所示的記憶單元1472那樣的電晶體M1的背閘極不與佈線BGL連接，而與佈線WOL連接的結構。另外，例如，記憶單元MC也可以是如圖15C所示的記憶單元1473那樣的由單閘極結構的電晶體，亦即，不包括背閘極的電晶體M1構成的記憶單元。
在將上述實施方式所示的半導體裝置用於記憶單元1471等的情況下，作為電晶體M1可以使用電晶體200，作為電容器CA可以使用電容器100。藉由作為電晶體M1使用OS電晶體，可以使電晶體M1的洩漏電流為極低。換言之，因為可以由電晶體M1長時間保持寫入的資料，所以可以降低記憶單元的更新頻率。此外，還可以不進行記憶單元的更新工作。此外，由於洩漏電流極低，因此可以將多值資料或類比資料保持在記憶單元1471、記憶單元1472、記憶單元1473中。
此外，在DOSRAM中，在如上所述那樣地採用以重疊於記憶單元陣列1470下的方式設置感測放大器的結構時，可以縮短位元線。由此，位元線電容減小，從而可以減少記憶單元的存儲電容。
[NOSRAM] 圖15D至圖15H示出2電晶體1電容器的增益單元型記憶單元的電路結構例子。圖15D所示的記憶單元1474包括電晶體M2、電晶體M3、電容器CB。另外，電晶體M2包括前閘極（有時簡稱為閘極）及背閘極。在本說明書等中，有時將包括將OS電晶體用於電晶體M2的增益單元型記憶單元的記憶體裝置稱為NOSRAM（Nonvolatile Oxide Semiconductor RAM）。
電晶體M2的第一端子與電容器CB的第一端子連接，電晶體M2的第二端子與佈線WBL連接，電晶體M2的閘極與佈線WOL連接，電晶體M2的背閘極與佈線BGL連接。電容器CB的第二端子與佈線CAL連接。電晶體M3的第一端子與佈線RBL連接，電晶體M3的第二端子與佈線SL連接，電晶體M3的閘極與電容器CB的第一端子連接。
佈線WBL被用作寫入位元線，佈線RBL被用作讀出位元線，佈線WOL被用作字線。佈線CAL被用作用來對電容器CB的第二端子施加指定的電位的佈線。在資料的寫入、保持及讀出時，較佳為對佈線CAL施加低位準電位。佈線BGL被用作用來對電晶體M2的背閘極施加電位的佈線。藉由對佈線BGL施加任意電位，可以增加或減少電晶體M2的臨界電壓。
此外，記憶單元MC不侷限於記憶單元1474，而可以適當地改變其電路結構。例如，記憶單元MC也可以採用如圖15E所示的記憶單元1475那樣的電晶體M2的背閘極不與佈線BGL連接，而與佈線WOL連接的結構。另外，例如，記憶單元MC也可以是如圖15F所示的記憶單元1476那樣的由單閘極結構的電晶體，亦即，不包括背閘極的電晶體M2構成的記憶單元。此外，例如，記憶單元MC也可以具有如圖15G所示的記憶單元1477那樣的將佈線WBL和佈線RBL組合為一個佈線BIL的結構。
在將上述實施方式所示的半導體裝置用於記憶單元1474等的情況下，作為電晶體M2可以使用電晶體200，作為電晶體M3可以使用電晶體300，作為電容器CB可以使用電容器100。藉由作為電晶體M2使用OS電晶體，可以使電晶體M2的洩漏電流為極低。由此，因為可以由電晶體M2長時間保持寫入的資料，所以可以降低記憶單元的更新頻率。此外，還可以不進行記憶單元的更新工作。此外，由於洩漏電流極低，因此可以將多值資料或類比資料保持在記憶單元1474中。記憶單元1475至1477也是同樣的。
另外，電晶體M3也可以是在通道形成區域中包含矽的電晶體（以下有時稱為Si電晶體）。Si電晶體的導電型可以是n通道型或p通道型。Si電晶體的場效移動率有時比OS電晶體高。因此，作為用作讀出電晶體的電晶體M3，也可以使用Si電晶體。此外，藉由將Si電晶體用於電晶體M3，可以層疊於電晶體M3上地設置電晶體M2，從而可以減少記憶單元的佔有面積，並可以實現記憶體裝置的高積體化。
此外，電晶體M3也可以是OS電晶體。在將OS電晶體用於電晶體M2、M3時，在記憶單元陣列1470中可以只使用n型電晶體構成電路。
另外，圖15H示出3電晶體1電容器的增益單元型記憶單元的一個例子。圖15H所示的記憶單元1478包括電晶體M4至M6及電容器CC。電容器CC可以適當地設置。記憶單元1478與佈線BIL、RWL、WWL、BGL及GNDL電連接。佈線GNDL是供應低位準電位的佈線。另外，也可以將記憶單元1478電連接到佈線RBL、WBL，而不與佈線BIL電連接。
電晶體M4是包括背閘極的OS電晶體，該背閘極與佈線BGL電連接。另外，也可以使電晶體M4的背閘極和閘極互相電連接。或者，電晶體M4也可以不包括背閘極。
另外，電晶體M5、M6各自可以是n通道型Si電晶體或p通道型Si電晶體。或者，電晶體M4至M6都是OS電晶體。在此情況下，可以在記憶單元陣列1470中只使用n型電晶體構成電路。
在將上述實施方式所示的半導體裝置用於記憶單元1478時，作為電晶體M4可以使用電晶體200，作為電晶體M5、M6可以使用電晶體300，作為電容器CC可以使用電容器100。藉由作為電晶體M4使用OS電晶體，可以使電晶體M4的洩漏電流為極低。
注意，本實施方式所示的週邊電路1411及記憶單元陣列1470等的結構不侷限於上述結構。也可以根據需要改變，去除或追加這些電路及連接到該電路的佈線、電路元件等的配置或功能。
本實施方式可以與其他實施方式及實施例等所記載的結構適當地組合而實施。
實施方式4 在本實施方式中，參照圖16A和圖16B說明安裝有本發明的半導體裝置的晶片1200的一個例子。在晶片1200上安裝有多個電路（系統）。如此，在一個晶片上集成有多個電路（系統）的技術有時被稱為系統晶片（System on Chip：SoC）。
如圖16A所示，晶片1200包括中央處理器（CPU）1211、圖形處理器（GPU）1212、一個或多個運算部1213、一個或多個記憶體控制器1214、一個或多個介面1215、一個或多個網路電路1216等。
在晶片1200上設置有凸塊（未圖示），該凸塊如圖16B所示那樣與印刷線路板（PCB）1201的第一面連接。此外，在PCB1201的第一面的背面設置有多個凸塊1202，該凸塊1202與主機板1203連接。
此外，也可以在主機板1203上設置有DRAM1221、快閃記憶體1222等的記憶體裝置。例如，可以將上述實施方式所示的DOSRAM應用於DRAM1221。此外，例如，可以將上述實施方式所示的NOSRAM應用於快閃記憶體1222。
CPU1211較佳為具有多個CPU核。此外，GPU1212較佳為具有多個GPU核。此外，CPU1211和GPU1212可以分別具有暫時儲存資料的記憶體。或者，也可以在晶片1200上設置有CPU1211和GPU1212共同使用的記憶體。可以將上述NOSRAM或DOSRAM應用於該記憶體。此外，GPU1212適合用於多個資料的平行計算，其可以用於影像處理或積和運算。藉由作為GPU1212設置使用本發明的氧化物半導體的影像處理電路或積和運算電路，可以以低耗電量執行影像處理及積和運算。
此外，因為在同一晶片上設置有CPU1211和GPU1212，所以可以縮短CPU1211和GPU1212之間的佈線，並可以以高速進行從CPU1211到GPU1212的資料傳送、CPU1211及GPU1212所具有記憶體之間的資料傳送以及GPU1212中的運算結束之後的從GPU1212到CPU1211的運算結果傳送。
類比運算部1213具有類比/數位（A/D）轉換電路和數位/類比（D/A）轉換電路中的一者或兩者。此外，也可以在類比運算部1213中設置上述積和運算電路。
記憶體控制器 1214具有用作DRAM1221的控制器的電路及用作快閃記憶體1222的介面的電路。
介面1215具有與如顯示裝置、揚聲器、麥克風、影像拍攝裝置、控制器等外部連接設備之間的介面電路。控制器包括滑鼠、鍵盤、遊戲機用控制器等。作為上述介面，可以使用通用序列匯流排（USB）、高清晰度多媒體介面（HDMI）（註冊商標）等。
網路電路1216具有局域網（LAN）等網路電路。此外，還可以具有網路安全用電路。
上述電路（系統）可以經同一製程形成在晶片1200上。由此，即使晶片1200所需的電路個數增多，也不需要增加製程，可以以低成本製造晶片1200。
可以將包括設置有具有GPU1212的晶片1200的PCB1201、DRAM1221以及快閃記憶體1222的主機板1203稱為GPU模組1204。
GPU模組1204因具有使用SoC技術的晶片1200而可以減少其尺寸。此外，GPU模組1204因具有高影像處理能力而適合用於智慧手機、平板終端、膝上型個人電腦、可攜式（可攜帶）遊戲機等可攜式電子裝置。此外，藉由利用使用GPU1212的積和運算電路，可以執行深度神經網路(DNN)、卷積神經網路(CNN)、遞迴神經網路(RNN)、自編碼器、深度波茲曼機(DBM)、深度置信網路(DBN)等運算，由此可以將晶片1200用作AI晶片，或者，可以將GPU模組用作AI系統模組。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式5 在本實施方式中，說明使用上述實施方式所示的半導體裝置的記憶體裝置的應用例子。上述實施方式所示的半導體裝置例如可以應用於各種電子裝置（例如，資訊終端、電腦、智慧手機、電子書閱讀器終端、數位相機（也包括攝影機）、錄影再現裝置、導航系統等）的記憶體裝置。注意，在此，電腦包括平板電腦、筆記型電腦、桌上型電腦以及大型電腦諸如伺服器系統。或者，上述實施方式所示的半導體裝置應用於記憶體卡（例如，SD卡）、USB記憶體、SSD（固態硬碟）等各種卸除式存放裝置。圖17A至圖17E示意性地示出卸除式存放裝置的幾個結構例子。例如，上述實施方式所示的半導體裝置加工為被封裝的記憶體晶片並用於各種記憶體裝置或卸除式記憶體。
圖17A是USB記憶體的示意圖。USB記憶體1100包括外殼1101、蓋子1102、USB連接器1103及基板1104。基板1104被容納在外殼1101中。例如，基板1104上安裝有記憶體晶片1105及控制器晶片1106。可以將上述實施方式所示的半導體裝置組裝於基板1104上的記憶體晶片1105等。
圖17B是SD卡的外觀示意圖，圖17C是SD卡的內部結構的示意圖。SD卡1110包括外殼1111、連接器1112及基板1113。基板1113被容納在外殼1111中。例如，基板1113上安裝有記憶體晶片1114及控制器晶片1115。藉由在基板1113的背面一側也設置記憶體晶片1114，可以增大SD卡1110的容量。此外，也可以將具有無線通訊功能的無線晶片設置於基板1113。由此，藉由主機裝置與SD卡1110之間的無線通訊，可以進行記憶體晶片1114的資料的讀出及寫入。可以將上述實施方式所示的半導體裝置組裝於基板1113上的記憶體晶片1114等。
圖17D是SSD的外觀示意圖，圖17E是SSD的內部結構的示意圖。SSD1150包括外殼1151、連接器1152及基板1153。基板1153被容納在外殼1151中。例如，基板1153上安裝有記憶體晶片1154、記憶體晶片1155及控制器晶片1156。記憶體晶片1155為控制器晶片1156的工作記憶體，例如，可以使用DOSRAM晶片。藉由在基板1153的背面一側也設置記憶體晶片1154，可以增大SSD1150的容量。可以將上述實施方式所示的半導體裝置組裝於基板1153上的記憶體晶片1154等。
本實施方式可以與其他的實施方式及實施例等所記載的結構適當地組合而實施。
實施方式6 根據本發明的一個實施方式的半導體裝置可以應用於如CPU、GPU等處理器或晶片。圖18A至圖18D、圖18E1、圖18E2以及圖18F示出具有根據本發明的一個實施方式的如CPU、GPU等處理器或晶片的電子裝置的具體例子。
＜電子裝置及系統＞ 根據本發明的一個實施方式的GPU或晶片可以安裝在各種各樣的電子裝置。作為電子裝置的例子，例如除了電視機、桌上型或膝上型個人電腦、用於電腦等的顯示器、數位看板（Digital Signage）、彈珠機等大型遊戲機等具有較大的螢幕的電子裝置以外，還可以舉出數位相機、數位攝影機、數位相框、行動電話機、可攜式遊戲機、可攜式資訊終端、音頻再生裝置等。此外，藉由將根據本發明的一個實施方式的積體電路或晶片設置在電子裝置中，可以使電子裝置具備人工智慧。
本發明的一個實施方式的電子裝置也可以包括天線。藉由由天線接收信號，可以在顯示部上顯示影像或資訊等。此外，在電子裝置包括天線及二次電池時，可以將天線用於非接觸電力傳送。
本發明的一個實施方式的電子裝置也可以包括感測器（該感測器具有測定如下因素的功能：力、位移、位置、速度、加速度、角速度、轉速、距離、光、液、磁、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、輻射線、流量、濕度、傾斜度、振動、氣味或紅外線）。
本發明的一個實施方式的電子裝置可以具有各種功能。例如，可以具有如下功能：將各種資訊（靜態影像、動態圖片、文字影像等）顯示在顯示部上的功能；觸控面板的功能；顯示日曆、日期或時間等的功能；執行各種軟體（程式）的功能；進行無線通訊的功能；讀出儲存在存儲介質中的程式或資料的功能；等。圖18A至圖18D、圖18E1、圖18E2以及圖18F示出電子裝置的例子。
[行動電話機]
圖18A示出資訊終端之一的行動電話機（智慧手機）。資訊終端5500包括外殼5510及顯示部5511，作為輸入介面在顯示部5511中具備觸控面板，並且在外殼5510上設置有按鈕。
藉由將本發明的一個實施方式的晶片應用於資訊終端5500，可以執行利用人工智慧的應用程式。作為利用人工智慧的應用程式，例如，可以舉出識別會話來將該會話的內容顯示在顯示部5511上的應用程式、識別由使用者輸入到顯示部5511所具備的觸控面板的文字或圖形等來將該文字或該圖形顯示在顯示部5511上的應用程式、執行指紋或聲紋等的生物識別的應用程式等。
[資訊終端1] 圖18B示出桌上型資訊終端5300。桌上型資訊終端5300包括資訊終端主體5301、顯示器5302及鍵盤5303。
與上述資訊終端5500同樣，藉由將本發明的一個實施方式的晶片應用於桌上型資訊終端5300，可以執行利用人工智慧的應用程式。作為利用人工智慧的應用程式，例如，可以舉出設計支援軟體、文章校對軟體、功能表自動生成軟體等。此外，藉由使用桌上型資訊終端5300，可以研發新穎的人工智慧。
注意，在上述例子中，圖18A及圖18B示出智慧手機及桌上型資訊終端作為電子裝置的例子，但是也可以應用智慧手機及桌上型資訊終端以外的資訊終端。作為智慧手機及桌上型資訊終端以外的資訊終端，例如可以舉出PDA（Personal Digital Assistant：個人數位助理）、筆記本式資訊終端、工作站等。
[電器產品] 圖18C示出電器產品的一個例子的電冷藏冷凍箱5800。電冷藏冷凍箱5800包括外殼5801、冷藏室門5802及冷凍室門5803等。
藉由將本發明的一個實施方式的晶片應用於電冷藏冷凍箱5800，可以實現具備人工智慧的電冷藏冷凍箱5800。藉由利用人工智慧，可以使電冷藏冷凍箱5800具有基於儲存在電冷藏冷凍箱5800中的食品或該食品的消費期限等自動生成功能表的功能、根據所儲存的食品自動調整電冷藏冷凍箱5800的溫度的功能。
在上述例子中，作為電器產品說明了電冷藏冷凍箱，但是作為其他電器產品，例如可以舉出吸塵器、微波爐、電烤箱、電鍋、熱水器、IH炊具、飲水機、包括空氣調節器的冷暖空調機、洗衣機、乾衣機、視聽設備等。
[遊戲機]
圖18D示出遊戲機的一個例子的可攜式遊戲機5200。可攜式遊戲機包括外殼5201、顯示部5202及按鈕5203等。
藉由將本發明的一個實施方式的GPU或晶片應用於可攜式遊戲機5200，可以實現低功耗的可攜式遊戲機5200。此外，借助於低功耗，可以降低來自電路的發熱，由此可以減少因發熱而給電路本身、週邊電路以及模組帶來的負面影響。
此外，藉由將本發明的一個實施方式的GPU或晶片應用於可攜式遊戲機5200，可以實現具備人工智慧的可攜式遊戲機5200。
遊戲的進展、遊戲中出現的生物的言行、遊戲上發生的現象等的表現本來是由該遊戲所具有的程式規定的，但是藉由將人工智慧應用於可攜式遊戲機5200，可以實現不侷限於遊戲的程式的表現。例如，可以實現遊戲玩者提問的內容、遊戲的進展情況、時間、遊戲上出現的人物的言行變化等的表現。
此外，當使用可攜式遊戲機5200玩需要多個人玩的遊戲時，可以利用人工智慧構成擬人的遊戲玩者，由此可以將人工智慧的遊戲玩者當作對手，一個人也可以玩多個人玩的遊戲。
雖然圖18D示出可攜式遊戲機作為遊戲機的一個例子，但是應用本發明的一個實施方式的GPU或晶片的遊戲機不侷限於此。作為應用本發明的一個實施方式的GPU或晶片的遊戲機，例如可以舉出家用固定式遊戲機、設置在娛樂設施（遊戲中心，遊樂園等）的街機遊戲機、設置在體育設施的擊球練習用投球機等。
[移動體] 本發明的一個實施方式的GPU或晶片可以應用於作為移動體的汽車及汽車的駕駛席周邊。
圖18E1是示出移動體的一個例子的汽車5700的圖，圖18E2是示出汽車室內的前擋風玻璃周邊的圖。圖18E2示出安裝在儀表板的顯示面板5701、顯示面板5702、顯示面板5703以及安裝在支柱的顯示面板5704。
顯示面板5701至顯示面板5703可以提供速度表、轉速計、行駛距離、加油量、排檔狀態、空調的設定以及其他各種資訊。此外，使用者可以根據喜好適當地改變顯示面板所顯示的顯示內容及佈局等，可以提高設計性。顯示面板5701至顯示面板5703還可以用作照明設備。
藉由將由設置在汽車5700的攝像裝置（未圖示）拍攝的影像顯示在顯示面板5704上，可以補充被支柱遮擋的視野(死角)。也就是說，藉由顯示由設置在汽車5700外側的攝像裝置拍攝的影像，可以補充死角，從而可以提高安全性。此外，藉由顯示補充看不到的部分的影像，可以更自然、更舒適地確認安全。顯示面板5704還可以用作照明設備。
因為可以將本發明的一個實施方式的GPU或晶片用作人工智慧的組件，例如可以將該晶片用於汽車5700的自動駕駛系統。該晶片也可以用於進行導航、危險預測等的系統。此外，可以在顯示面板5701至顯示面板5704上顯示導航、危險預測等資訊。
雖然在上述例子中作為移動體的一個例子說明了汽車，但是移動體不侷限於汽車。例如，作為移動體，也可以舉出電車、單軌鐵路、船舶、飛行物（直升機、無人駕駛飛機（無人機）、飛機、火箭）等，可以對這些移動體應用本發明的一個實施方式的晶片，以提供利用人工智慧的系統。
[廣播電視系統] 本發明的一個實施方式的GPU或晶片可以應用於廣播電視系統。
圖18F示意性地示出廣播電視系統中的資料傳送。明確而言，圖18F示出從廣播電視臺5680發送的電波（廣播電視信號）到達每個家庭的電視接收機（TV）5600的路徑。TV5600具備接收機（未圖示），由此天線5650所接收的廣播電視信號藉由該接收機輸入TV5600。
雖然在圖18F中示出超高頻率（UHF）天線作為天線5650，但是可以使用BS及110度CS天線、CS天線等作為天線5650。
電波5675A及電波5675B為地面廣播電視信號，電波塔5670放大所接收的電波5675A並發送電波5675B。各家庭藉由用天線5650接收電波5675B，就可以用TV5600收看地面TV播放。此外，廣播電視系統可以為利用人造衛星的衛星廣播電視、利用光路線的資料廣播電視等而不侷限於圖18F所示的地面廣播電視。
此外，也可以將本發明的一個實施方式的晶片應用於上述廣播電視系統，以形成利用人工智慧的廣播電視系統。當從廣播電視臺5680向每個家庭的TV5600發送廣播電視資料時，利用編碼器進行廣播電視資料的壓縮；當天線5650接收該廣播電視資料時，利用包括在TV5600中的接收機的解碼器進行該廣播電視資料的恢復。藉由利用人工智慧，例如可以在編碼器的壓縮方法之一的變動補償預測中識別包含在顯示影像中的顯示模型。此外，也可以進行利用人工智慧的圖框內預測等。例如，當TV5600接收低解析度的廣播電視資料而進行高解析度的顯示時，可以在解碼器所進行的廣播電視資料的恢復中進行上轉換等影像的補充處理。
上述利用人工智慧的廣播電視系統適合用於廣播電視資料量增大的超高清晰度電視（UHDTV:4K、8K）播放。
此外，作為TV5600一側的人工智慧的應用，例如，可以在TV5600內設置具備人工智慧的錄影裝置。藉由採用這種結構，可以使該具備人工智慧的錄影裝置學習使用者的愛好，而可以自動對符合使用者的愛好的電視節目錄影。
在本實施方式中說明的電子裝置、該電子裝置的功能、人工智慧的應用例子以及其效果等可以與其他的電子裝置的記載適當地組合而實施。
本實施方式可以與其他的實施方式及實施例等所記載的結構適當地組合而實施。 實施例1
在本實施例中，作為樣本A，製造包括作為本發明的一個實施方式的圖1A至圖1C所示的電晶體200的半導體裝置。此外，作為樣本B，製造包括如圖2B所示的在絕緣體274和導電體260之間配置有絕緣體283的電晶體的半導體裝置。作為絕緣體283，藉由CVD法以40nm的厚度形成氧氮化矽膜。關於其他製程，樣本A和樣本B藉由同一製程製造。
測量樣本A及樣本B的電晶體的電特性，然後進行追加的加熱處理，評價加熱處理時間給電特性帶來的影響。注意，被進行評價的電晶體的通道長度為0.38mm，通道寬度為0.23mm。此外，電晶體以0.147個/mm2 的密度配置。
á樣本的製造方法ñ 以下，說明樣本A及樣本B的製造方法。
作為導電體205，使用鎢膜。此外，作為被用作第二閘極絕緣體的絕緣體222及絕緣體224，分別使用氧化鋁膜及氧氮化矽膜。另外，在形成絕緣體224之後進行CMP處理來對絕緣體224的表面進行平坦化及平滑化。
作為成為氧化物230a的第一氧化物，藉由採用濺射法並使用In：Ga：Zn=1：3：4[原子個數比]的靶材來形成In-Ga-Zn氧化物。接著，作為成為氧化物230b的第二氧化物，在第一氧化物上藉由採用濺射法並In：Ga：Zn=4：2：4.1[原子個數比]的靶材來形成In-Ga-Zn氧化物。另外，連續形成第一氧化物和第二氧化物。
接著，在第二氧化物上形成成為導電體240的氮化鉭膜。然後，對該氮化鉭膜、第二氧化物及第一氧化物進行加工來形成氧化物230a、氧化物230b、導電體層242B。
接著，作為絕緣體254形成氧化鋁膜，然後作為絕緣體280形成氧氮化矽膜。接下來，進行CMP處理來對絕緣體280的頂面進行平坦化。
接著，在導電體層242B、絕緣體254及絕緣體280中形成到達氧化物230b的開口來形成導電體242a、導電體242b。
接著，作為成為氧化物230c的第三氧化物，藉由採用濺射法並使用In：Ga：Zn=4：2：4.1[原子個數比]的靶材來形成In-Ga-Zn氧化物。
接著，形成成為絕緣體250的氧氮化矽膜。
接著，作為成為導電體260a的導電膜，在成為絕緣體250的氧氮化矽膜上形成氮化鈦膜。然後，作為成為導電體260b的導電膜，形成鎢膜。另外，藉由連續成膜，形成氮化鈦膜及鎢膜。
接著，藉由CMP處理，直到絕緣體280露出為止對成為氧化物230c的氧化膜、成為絕緣體250的絕緣膜、成為導電體260的導電膜進行拋光，在開口中形成氧化物230c、絕緣體250及導電體260。
接著，關於樣本A，在氮氛圍下以400℃進行加熱處理，然後作為絕緣體274形成氧化鋁膜。
關於樣本B，作為絕緣體283，藉由CVD法形成氧氮化矽膜，在氮氛圍下以400℃進行加熱處理，然後作為絕緣體274，形成氧化鋁膜。
接著，在氮氛圍下以400℃對樣本A及樣本B進行加熱處理。
藉由上述製程製造樣本A及樣本B。
á電晶體的電特性ñ 接著，作為樣本A及樣本B的電特性，測量Id-Vg特性。
注意，在Id-Vg特性的測量中，測量使施加到被用作電晶體的第一閘極電極的導電體260的電位（下面也稱為閘極電位（Vg））從第一值變為第二值時的被用作源極電極的導電體240a和被用作汲極電極的導電體240b之間的電流（下面也稱為汲極電流（Id））的變化。
在此，測量將施加到導電體240a的電位（下面也稱為源極電位Vs）和施加到導電體240b的電位（下面也稱為汲極電位Vd）之差的電壓（下面也稱為汲極電壓）設定為+0.1V或+1.2V，並使作為源極電位和閘極電位之差的電壓（下面也稱為閘極電壓）從-3.3V變為+3.3V時的汲極電流（Id）的變化。
注意，在本測量中，將被用作第二閘極電極（背閘極）的導電體205的電位（下面也稱為背閘極電位（Vbg））設定為0.00V。
關於樣本A及樣本B，評價熱所引起的電晶體特性的變動。首先，在加熱處理之前進行測量，在氮氛圍下以400℃的溫度進行加熱處理。加熱處理時間總共為4小時，每1小時進行電晶體特性的測量。換言之，在加熱處理前、加熱處理的1小時後、加熱處理的2小時後、加熱處理的3小時後及加熱處理4小時後，分別進行電晶體特性的測量。圖19共同示出對樣本A及樣本B中的每6個電晶體進行Id-Vg特性的測量的結果。另外，還示出根據Id-Vg特性、電晶體的通道長度、通道寬度、閘極絕緣體的厚度及閘極絕緣體的介電常數求得場效移動率（mFE）的結果。每個圖中的左側的縱軸表示Id，而右側的縱軸表示mFE。
由圖19所示的結果可知，在樣本A中，加熱處理時間所引起的電晶體特性（Id-Vg、mFE）的變動小。在樣本B中，在加熱處理的2小時後Id-Vg向負方向變動，而在加熱處理的3小時以上後，具有所謂的導通特性，不能得到電晶體特性。
此外，圖20A至圖20D示出樣本A及樣本B的Ion、mFE、Vsh及S值的加熱處理時間依賴性的散點圖。圖20A是示出Ion的加熱處理時間依賴性的散點圖，圖20B是示出mFE的加熱處理時間依賴性的散佈圖，圖20C是示出Vsh的加熱處理時間依賴性的散點圖，而圖20D是示出S值的加熱處理時間依賴性的散點圖。
另外，在Vd=1.2V的Id-Vg特性中，Ion是Vg=3.3V時的Id值。在Vd=1.2V的Id-Vg特性中，Vsh是Id-Vg曲線的最大傾斜度的切線與Id=1.0´10-12 （A）交叉的點的Vg值。S值是在次臨界值區域中Id變化一位數時所需要的Vg值。
由圖20A至圖20D所示的結果可知，在樣本A中，Ion、mFE、Vsh及S值的加熱處理時間所引起的變動都小，而其加熱處理時間依賴性小。另一方面，在樣本B中，加熱處理時間所引起的Ion、mFE、Vsh及S值的變動都大，而其加熱處理時間依賴性大。特別是，加熱處理2小時以上後的變動大。由上述結果可知，作為本發明的一個實施方式的電晶體200的結構對加熱處理具有優良的耐性。
本實施例的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。 實施例2
在上述實施例所示的電晶體200及圖2B所示的電晶體中，進行被用作閘極絕緣膜的絕緣體250中的氫濃度的測量。作為氫濃度的測量使用二次離子質譜分析法（SIMS：Secondary Ion Mass Spectrometry）。此外，對位於被用作通道形成區域的區域234和被用作閘極電極的導電體260之間的絕緣體250進行氫濃度的測量。此時，從區域234一側，亦即，基板一側向導電體260進行測量。
此外，對在形成電晶體200後不進行加熱處理的樣本1、在形成電晶體200後在氮氛圍中以400℃進行4小時的加熱處理的樣本2、在形成圖2B所示的電晶體後不進行加熱處理的樣本3及在形成圖2B所示的電晶體後在氮氛圍中以400℃進行4小時的加熱處理的樣本4進行氫濃度的測量。另外，在樣本1至樣本4的測量中使用沒有設置被用作第二閘極電極的導電體205的電晶體。
圖21示出上述樣本的氫濃度的測量結果。圖21的橫軸表示測量深度（nm），縱軸表示氫濃度（atoms/cm3 ）。在圖21中，由虛線圍繞的區域相當於被用作閘極絕緣膜的絕緣體250。不進行加熱處理的樣本1的絕緣體250中的氫濃度的峰值為1.13´1021 atoms/cm3 ，而進行上述加熱處理的樣本2的絕緣體250中的氫濃度的峰值為1.12´1021 atoms/cm3 。此外，不進行加熱處理的樣本3的絕緣體250中的氫濃度的峰值為2.70´1021 atoms/cm3 ，進行上述加熱處理的樣本4的絕緣體250中的氫濃度的峰值為2.20´1021 atoms/cm3 。在電晶體200（樣本1及樣本2）及圖2B所示的電晶體（樣本3及樣本4）中都不觀察到在絕緣體250中由於加熱處理的有無產生的氫濃度的明顯差異。另一方面，還可知圖2B所示的電晶體（樣本3及樣本4）的絕緣體250中的氫濃度比電晶體200（樣本1及樣本2）的絕緣體250中的氫濃度高。
作為在絕緣體283設置在導電體260、絕緣體250、氧化物230c及絕緣體280和絕緣體274之間的圖2B所示的電晶體中絕緣體250的氫濃度較高的原因，可以考慮到在形成絕緣體283時氫混入絕緣體250中、絕緣體283所包含的氫擴散到絕緣體250或者絕緣體280所包含的氫經過絕緣體283擴散到絕緣體250等。
為了進一步減少向絕緣體250中混入或擴散的氫，可以認為較佳為以與導電體260、絕緣體250、氧化物230c及絕緣體280的頂面接觸的方式設置絕緣體274。 實施例3
使用穿透式電子顯微鏡（日本電子製造的JEM-ARM200F）進行在實施例1中評價電特性的電晶體200（樣本A）的剖面觀察。
圖22A示出樣本A的通道長度方向上的剖面照片。圖22B是放大在圖22A中由白框圍繞的部分附近的剖面照片。由圖22B所示的結果可知，以絕緣體224的底面為標準，氧化物230b上的導電體260的底面的高度比導電體242b的頂面的高度低，且在導電體260的底面的高度和導電體242b的頂面的高度之間的差異為T1時，T1大致為15nm。
圖23示出樣本A的通道寬度方向上的剖面照片。由圖23所示的結果可知，以絕緣體224的底面為標準，氧化物230a及氧化物230b和導電體260不重疊的區域中的導電體260的底面的高度較佳為比氧化物230b的底面的高度低。在氧化物230b和導電體260不重疊的區域中的導電體260的底面的高度和氧化物230b的底面的高度之間的差異為T2時，T2大致為10nm。由此確認到樣本A根據作為本發明的一個實施方式的電晶體200的結構良好地製造。
本實施例的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
100‧‧‧電容器 110‧‧‧導電體 112‧‧‧導電體 120‧‧‧導電體 130‧‧‧絕緣體 150‧‧‧絕緣體 200‧‧‧電晶體 205‧‧‧導電體 210‧‧‧絕緣體 212‧‧‧絕緣體 214‧‧‧絕緣體 216‧‧‧絕緣體 218‧‧‧導電體 220‧‧‧絕緣體 222‧‧‧絕緣體 224‧‧‧絕緣體 230‧‧‧氧化物 230a‧‧‧氧化物 230A‧‧‧氧化膜 230b‧‧‧氧化物 230B‧‧‧氧化膜 230c‧‧‧氧化物 230C‧‧‧氧化膜 231‧‧‧區域 231a‧‧‧區域 231b‧‧‧區域 234‧‧‧區域 240‧‧‧導電體 240a‧‧‧導電體 240b‧‧‧導電體 241‧‧‧絕緣體 241a‧‧‧絕緣體 241b‧‧‧絕緣體 242‧‧‧導電體 242a‧‧‧導電體 242A‧‧‧導電膜 242b‧‧‧導電體 242B‧‧‧導電體層 243‧‧‧區域 243a‧‧‧區域 243b‧‧‧區域 246‧‧‧導電體 250‧‧‧絕緣體 250A‧‧‧絕緣膜 254‧‧‧絕緣體 254A‧‧‧絕緣膜 260‧‧‧導電體 260a‧‧‧導電體 260Aa‧‧‧導電膜 260Ab‧‧‧導電膜 260b‧‧‧導電體 273‧‧‧絕緣體 274‧‧‧絕緣體 276‧‧‧絕緣體 280‧‧‧絕緣體 281‧‧‧絕緣體 283‧‧‧絕緣體 300‧‧‧電晶體 311‧‧‧基板 313‧‧‧半導體區域 314a‧‧‧低電阻區域 314b‧‧‧低電阻區域 315‧‧‧絕緣體 316‧‧‧導電體 320‧‧‧絕緣體 322‧‧‧絕緣體 324‧‧‧絕緣體 326‧‧‧絕緣體 328‧‧‧導電體 330‧‧‧導電體 350‧‧‧絕緣體 352‧‧‧絕緣體 354‧‧‧絕緣體 356‧‧‧導電體 400‧‧‧電晶體 405‧‧‧導電體 405a‧‧‧導電體 405b‧‧‧導電體 430c‧‧‧氧化物 431a‧‧‧氧化物 431b‧‧‧氧化物 432a‧‧‧氧化物 432b‧‧‧氧化物 440‧‧‧導電體 440a‧‧‧導電體 440b‧‧‧導電體 442‧‧‧導電體 442a‧‧‧導電體 442b‧‧‧導電體 450‧‧‧絕緣體 460‧‧‧導電體 460a‧‧‧導電體 460b‧‧‧導電體 1001‧‧‧佈線 1002‧‧‧佈線 1003‧‧‧佈線 1004‧‧‧佈線 1005‧‧‧佈線 1006‧‧‧佈線 1007‧‧‧佈線 1008‧‧‧佈線 1009‧‧‧佈線 1010‧‧‧佈線 1100‧‧‧USB記憶體 1101‧‧‧外殼 1102‧‧‧蓋子 1103‧‧‧USB連接器 1104‧‧‧基板 1105‧‧‧記憶體晶片 1106‧‧‧控制器晶片 1110‧‧‧SD卡 1111‧‧‧外殼 1112‧‧‧連接器 1113‧‧‧基板 1114‧‧‧記憶體晶片 1115‧‧‧控制器晶片 1150‧‧‧SSD 1151‧‧‧外殼 1152‧‧‧連接器 1153‧‧‧基板 1154‧‧‧記憶體晶片 1155‧‧‧記憶體晶片 1156‧‧‧控制器晶片 1200‧‧‧晶片 1201‧‧‧PCB 1202‧‧‧凸塊 1203‧‧‧主機板 1204‧‧‧GPU模組 1211‧‧‧CPU 1212‧‧‧GPU 1213‧‧‧類比運算部 1214‧‧‧記憶體控制器 1215‧‧‧介面 1216‧‧‧網路電路 1221‧‧‧DRAM 1222‧‧‧快閃記憶體 1400‧‧‧記憶體裝置 1411‧‧‧週邊電路 1420‧‧‧行電路 1430‧‧‧列電路 1440‧‧‧輸出電路 1460‧‧‧控制邏輯電路 1470‧‧‧記憶單元陣列 1471‧‧‧記憶單元 1472‧‧‧記憶單元 1473‧‧‧記憶單元 1474‧‧‧記憶單元 1475‧‧‧記憶單元 1476‧‧‧記憶單元 1477‧‧‧記憶單元 1478‧‧‧記憶單元 5200‧‧‧可攜式遊戲機 5201‧‧‧外殼 5202‧‧‧顯示部 5203‧‧‧按鈕 5300‧‧‧桌上型資訊終端 5301‧‧‧主體 5302‧‧‧顯示器 5303‧‧‧鍵盤 5500‧‧‧資訊終端 5510‧‧‧外殼 5511‧‧‧顯示部 5600‧‧‧TV 5650‧‧‧天線 5670‧‧‧電波塔 5675A‧‧‧電波 5675B‧‧‧電波 5680‧‧‧廣播電視臺 5700‧‧‧汽車 5701‧‧‧顯示面板 5702‧‧‧顯示面板 5703‧‧‧顯示面板 5704‧‧‧顯示面板 5800‧‧‧電冷藏冷凍箱 5801‧‧‧外殼 5802‧‧‧冷藏室門 5803‧‧‧冷凍室門
在圖式中： 圖1A至圖1C是根據本發明的一個實施方式的半導體裝置的俯視圖及剖面圖； 圖2A及圖2B是根據本發明的一個實施方式的半導體裝置的剖面圖； 圖3是根據本發明的一個實施方式的半導體裝置的剖面圖； 圖4A至圖4C是示出根據本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖； 圖5A至圖5C是示出根據本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖； 圖6A至圖6C是示出根據本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖； 圖7A至圖7C是示出根據本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖； 圖8A至圖8C是示出根據本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖； 圖9A至圖9C是示出根據本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖； 圖10A至圖10C是示出根據本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖； 圖11A至圖11C是示出根據本發明的一個實施方式的半導體裝置的製造方法的俯視圖及剖面圖； 圖12是示出根據本發明的一個實施方式的記憶體裝置的結構的剖面圖； 圖13是示出根據本發明的一個實施方式的記憶體裝置的結構的剖面圖； 圖14A及圖14B是示出根據本發明的一個實施方式的記憶體裝置的結構例子的方塊圖； 圖15A至圖15H是示出根據本發明的一個實施方式的記憶體裝置的結構例子的電路圖； 圖16A及圖16B是根據本發明的一個實施方式的半導體裝置的模式圖； 圖17A至圖17E是根據本發明的一個實施方式的記憶體裝置的模式圖； 圖18A至圖18D、圖18E1、圖18E2以及圖18F是示出根據本發明的一個實施方式的電子裝置的圖； 圖19是示出實施例的電晶體的電特性的加熱處理時間依賴性的圖； 圖20A至圖20D是示出實施例的電晶體的電特性的加熱處理時間依賴性的圖； 圖21是示出實施例的氫濃度的測量結果的圖； 圖22A及圖22B是示出實施例的剖面TEM影像的圖； 圖23是示出實施例的剖面TEM影像的圖。
205‧‧‧導電體
214‧‧‧絕緣體
216‧‧‧絕緣體
222‧‧‧絕緣體
224‧‧‧絕緣體
230‧‧‧氧化物
230a‧‧‧氧化物
230b‧‧‧氧化物
230c‧‧‧氧化物
240a‧‧‧導電體
240b‧‧‧導電體
241a‧‧‧絕緣體
241b‧‧‧絕緣體
242a‧‧‧導電體
242b‧‧‧導電體
250‧‧‧絕緣體
254‧‧‧絕緣體
260‧‧‧導電體
260a‧‧‧導電體
260b‧‧‧導電體
274‧‧‧絕緣體
280‧‧‧絕緣體
281‧‧‧絕緣體

Claims (12)

  1. 一種半導體裝置，包含：第一導電體；該第一導電體上的第一絕緣體；該第一絕緣體上的第二絕緣體；該第二絕緣體上的第一氧化物；該第一氧化物上的第二氧化物；該第二氧化物上的第二導電體及第三導電體；該第二氧化物上的第三氧化物；該第三氧化物上的第三絕緣體；位於該第三絕緣體上並與該第三氧化物重疊的第四導電體；位於該第二絕緣體上並與該第一氧化物的側面、該第二氧化物的側面、該第二導電體的側面、該第二導電體的頂面、該第三導電體的側面、該第三導電體的頂面接觸的第四絕緣體；以及該第四導電體、該第三絕緣體、該第三氧化物及該第四絕緣體上的第五絕緣體，其中該第五絕緣體與該第四導電體、該第三絕緣體及該第三氧化物中的每一個的頂面接觸。
  2. 根據請求項1之半導體裝置，其中該第四絕緣體和該第五絕緣體各比該第二絕緣體難以使氧及氫中的一者或兩者透過。
  3. 根據請求項1之半導體裝置， 其中該第四絕緣體和該第五絕緣體各比該第三絕緣體難以使氧及氫中的一者或兩者透過。
  4. 根據請求項1之半導體裝置，其中該第四絕緣體和該第五絕緣體各是包含鋁及鉿中的一者或兩者的氧化物。
  5. 根據請求項1之半導體裝置，其中該第四絕緣體和該第五絕緣體各是氧化鋁。
  6. 根據請求項1之半導體裝置，其中該第一氧化物至該第三氧化物包含In、元素M(M是Al、Ga、Y或Sn)及Zn。
  7. 一種包含電晶體的半導體裝置，其中該電晶體包含：第一導電體；第一絕緣體；第二絕緣體；該第二絕緣體上的第一氧化物；該第一氧化物上的第二氧化物；該第二氧化物上的第二導電體及第三導電體；該第二氧化物上的第三氧化物；該第三氧化物上的第三絕緣體；以及位於該第三絕緣體上並與該第三氧化物重疊的第四導電體，其中在該電晶體的通道長度方向上的剖面中，當該第一絕緣體的底面的高度被用作為標準時，與該第二氧化物 重疊的區域中的該第四導電體的底面的高度比該第三導電體的頂面的高度低，並且其中在該電晶體的通道寬度方向上的剖面中，當該第一絕緣體的該底面的該高度被用作為標準時，不與該第二氧化物重疊的區域中的該第四導電體的該底面的高度比該第二氧化物的底面的高度低。
  8. 一種半導體裝置的製造方法，包含如下步驟：在基板上形成第一絕緣體；在該第一絕緣體上依次形成第一氧化膜及第一導電膜；對該第一氧化膜及該第一導電膜進行加工來形成第一氧化物及導電體層；以覆蓋該第一氧化物及該導電體層的方式依次形成第一絕緣膜及第二絕緣膜；藉由在該導電體層、該第一絕緣膜及該第二絕緣膜中形成使該第一氧化物暴露的開口，以形成第一導電體、第二導電體及第二絕緣體；進行第一加熱處理，以形成第二氧化膜；進行第二加熱處理，以形成第三絕緣膜；形成第二導電膜；藉由平坦化處理，直到該第二絕緣膜的一部分被暴露為止，以去除該第二氧化膜、該第三絕緣膜及該第二導電膜，來形成第二氧化物、第三絕緣體及第三導電體； 以覆蓋該第二絕緣膜、該第二氧化物、該第三絕緣體及該第三導電體的方式形成第四絕緣膜；以及進行第三加熱處理。
  9. 根據請求項8之半導體裝置的製造方法，其中該第一加熱處理及該第二氧化膜的形成在減壓下被依次進行。
  10. 根據請求項8之半導體裝置的製造方法，其中該第二加熱處理及該第三絕緣膜的形成在減壓下被依次進行。
  11. 根據請求項8之半導體裝置的製造方法，其中該第三加熱處理在含氮的氛圍下被進行。
  12. 根據請求項8之半導體裝置的製造方法，其中該第四絕緣膜藉由採用濺射法的包含鋁的金屬氧化物的沉積而被形成。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11404107B2 (en) * 2018-03-29 2022-08-02 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
WO2019207429A1 (ja) 2018-04-27 2019-10-31 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US12068198B2 (en) 2019-05-10 2024-08-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102697041B1 (ko) 2019-06-10 2024-08-20 삼성전자주식회사 반도체 장치
US11810980B2 (en) * 2019-06-28 2023-11-07 Intel Corporation Channel formation for three dimensional transistors
KR20210009000A (ko) * 2019-07-16 2021-01-26 삼성전자주식회사 반도체 장치
KR20210010333A (ko) * 2019-07-19 2021-01-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JPWO2021084369A1 (zh) * 2019-11-01 2021-05-06
JP7405027B2 (ja) * 2020-07-07 2023-12-26 豊田合成株式会社 半導体装置とその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201517276A (zh) * 2013-10-22 2015-05-01 Semiconductor Energy Lab 半導體裝置
WO2016125052A1 (ja) * 2015-02-06 2016-08-11 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US20170207347A1 (en) * 2016-01-20 2017-07-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6333229B1 (en) 2000-03-13 2001-12-25 International Business Machines Corporation Method for manufacturing a field effect transitor (FET) having mis-aligned-gate structure
US6660598B2 (en) 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region
JP2004152790A (ja) 2002-10-28 2004-05-27 Toshiba Corp 半導体装置、及び、半導体装置の製造方法
US6673683B1 (en) 2002-11-07 2004-01-06 Taiwan Semiconductor Manufacturing Co., Ltd Damascene gate electrode method for fabricating field effect transistor (FET) device with ion implanted lightly doped extension regions
CN107947763B (zh) 2010-08-06 2021-12-28 株式会社半导体能源研究所 半导体集成电路
US8659015B2 (en) 2011-03-04 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8809854B2 (en) 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102113160B1 (ko) 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9190527B2 (en) * 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US9660100B2 (en) 2015-02-06 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2016154225A (ja) 2015-02-12 2016-08-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TWI718125B (zh) * 2015-03-03 2021-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6736321B2 (ja) 2015-03-27 2020-08-05 株式会社半導体エネルギー研究所 半導体装置の製造方法
WO2017006207A1 (en) 2015-07-08 2017-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6802656B2 (ja) 2015-07-30 2020-12-16 株式会社半導体エネルギー研究所 メモリセルの作製方法及び半導体装置の作製方法
US20170062192A1 (en) 2015-08-28 2017-03-02 Semiconductor Energy Laboratory Co., Ltd. Film forming apparatus
JP6864456B2 (ja) 2015-10-15 2021-04-28 株式会社半導体エネルギー研究所 半導体装置
JP2017112374A (ja) 2015-12-16 2017-06-22 株式会社半導体エネルギー研究所 トランジスタ、半導体装置、および電子機器
KR20170096956A (ko) * 2016-02-17 2017-08-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기
US10147681B2 (en) 2016-12-09 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201517276A (zh) * 2013-10-22 2015-05-01 Semiconductor Energy Lab 半導體裝置
WO2016125052A1 (ja) * 2015-02-06 2016-08-11 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US20170207347A1 (en) * 2016-01-20 2017-07-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

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Publication number Publication date
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