CN111788696A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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菅尾惇平
山崎舜平
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Abstract

提供一种通态电流大的半导体装置。该半导体装置包括：第一氧化物；第一氧化物上的第二氧化物；第二氧化物上的第三氧化物；第三氧化物上的第一绝缘体；第一绝缘体上的导电体；与第二氧化物及第三氧化物接触的第二绝缘体；以及第二绝缘体上的第三绝缘体，其中，第二氧化物包括第一区域至第五区域，第一区域及第二区域的电阻比第三区域的电阻低，第四区域及第五区域的电阻比第三区域的电阻低且比第一区域及第二区域的电阻高，并且，导电体以与第三区域、第四区域及第五区域重叠的方式设置在第三区域、第四区域及第五区域的上方。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明的一个方式涉及一种半导体装置及半导体装置的制造方法。此外，本发明的一个方式涉及一种半导体晶片、模块以及电子设备。
注意，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等的半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、摄像装置及电子设备等有时包括半导体装置。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式涉及一种物体、方法或制造方法。此外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。
背景技术
作为可以应用于晶体管的半导体薄膜，硅类半导体材料被广泛地周知。此外，作为其他材料，氧化物半导体受到关注。作为氧化物半导体，例如，已知除了如氧化铟、氧化锌等单元金属氧化物之外还有多元金属氧化物。在多元金属氧化物中，有关In-Ga-Zn氧化物(以下也称为IGZO)的研究尤为火热。
通过对IGZO的研究，在氧化物半导体中，发现了既不是单晶也不是非晶的CAAC(c-axis aligned crystalline：c轴取向结晶)结构及nc(nanocrystalline：纳米晶)结构(参照非专利文献1至非专利文献3)。非专利文献1及非专利文献2中公开了使用具有CAAC结构的氧化物半导体制造晶体管的技术。非专利文献4及非专利文献5中公开了其结晶性比CAAC结构及nc结构更低的氧化物半导体中也具有微小的结晶。
将IGZO用于活性层的晶体管具有极低的关态电流(off-state current)(参照非专利文献6)，已知有利用了该特性的LSI及显示器(参照非专利文献7及非专利文献8)。
[先行技术文献]
[非专利文献]
[非专利文献1]S.Yamazaki et al.,“SID Symposium Digest of TechnicalPapers”,2012,volume 43,issue 1,pp.183-186
[非专利文献2]S.Yamazaki et al.,“Japanese Journal of Applied Physics”,2014,volume 53,Number 4S,p.04ED18-1-04ED18-10
[非专利文献3]S.Ito et al.,“The Proceedings of AM-FPD’13 Digest ofTechnical Papers”,2013,pp.151-154
[非专利文献4]S.Yamazaki et al.,“ECS Journal of Solid State Science andTechnology”,2014,volume 3,issue 9,p.Q3012-Q3022
[非专利文献5]S.Yamazaki,“ECS Transactions”,2014,volume 64,issue 10,pp.155-164
[非专利文献6]K.Kato et al.,“Japanese Journal of Applied Physics”,2012,volume 51,p.021201-1-021201-7
[非专利文献7]S.Matsuda et al.,“2015 Symposium on VLSI Technology Digestof Technical Papers”,2015,p.T216-T217
[非专利文献8]S.Amano et al.,“SID Symposium Digest of Technical Papers”,2010,volume 41,issue 1,pp.626-629
发明内容
发明所要解决的技术问题
本发明的一个方式的目的之一是提供一种通态电流(on-state current)大的半导体装置。此外，本发明的一个方式的目的之一是提供一种具有高频率特性的半导体装置。此外，本发明的一个方式的目的之一是提供一种具有高可靠性的半导体装置。此外，本发明的一个方式的目的之一是提供一种能够实现微型化或高集成化的半导体装置。此外，本发明的一个方式的目的之一是提供一种具有良好的电特性的半导体装置。此外，本发明的一个方式的目的之一是提供一种生产率高的半导体装置。
本发明的一个方式的目的之一是提供一种能够长期间保持数据的半导体装置。本发明的一个方式的目的之一是提供一种信息的写入速度快的半导体装置。本发明的一个方式的目的之一是提供一种设计自由度高的半导体装置。本发明的一个方式的目的之一是提供一种能够抑制功耗的半导体装置。本发明的一个方式的目的之一是提供一种新颖的半导体装置。
注意，上述目的的记载不妨碍其他目的的存在。此外，本发明的一个方式并不需要达到所有上述目的。此外，上述目的之外的目的是可以从说明书、附图、权利要求书等的记载中自然得知并衍生出来的。
解决技术问题的手段
本发明的一个方式是一种半导体装置，包括：第一氧化物；第一氧化物上的第二氧化物；第二氧化物上的第三氧化物；第三氧化物上的第一绝缘体；第一绝缘体上的导电体；与第二氧化物的顶面的一部分、第二氧化物的侧面的一部分及第三氧化物的侧面的一部分接触的第二绝缘体；第二绝缘体上的第三绝缘体；以及与第三氧化物的顶面、第一绝缘体的顶面、导电体的顶面及第三绝缘体的顶面接触的第四绝缘体，其中，第二氧化物包括第一区域、第二区域、位于第一区域与第二区域之间的第三区域、位于第一区域与第三区域之间的第四区域及位于第二区域与第三区域之间的第五区域，第一区域及第二区域的电阻比第三区域的电阻低，第四区域及第五区域的电阻比第三区域的电阻低且比第一区域及第二区域的电阻高，导电体以与第三区域、第四区域及第五区域重叠的方式设置在第三区域、第四区域及第五区域的上方，第三氧化物的一部分及第一绝缘体的一部分设置在导电体的侧面与第三绝缘体的侧面之间，并且，第二绝缘体与第一区域及第二区域接触。
在上述半导体装置中，导电体优选与第一区域及第二区域的至少一部分重叠。上述半导体装置优选还包括与第二绝缘体的顶面接触的第五绝缘体，第五绝缘体优选与第三绝缘体的底面及第三氧化物的侧面接触。
在上述半导体装置中，第一区域、第二区域、第四区域及第五区域优选包含磷及硼中的一方。另外，第一区域及第二区域优选包含比第四区域及第五区域多的磷或硼。另外，第一区域、第二区域、第四区域及第五区域优选具有比第三区域多的氧空位。另外，第一区域、第二区域、第四区域及第五区域优选包含比第三区域多的氢。
本发明的另一个方式是一种半导体装置的制造方法，包括如下步骤：形成第一氧化物及第一氧化物上的第二氧化物；以覆盖第一氧化物及第二氧化物的方式形成第一绝缘膜；在第一绝缘膜上以与第二氧化物重叠的方式形成第一伪栅极；以第一伪栅极为掩模对第二氧化物添加第一掺杂剂；去除第一伪栅极的一部分来形成第二伪栅极，并使第二氧化物的一部分从该第二伪栅极露出；以第二伪栅极为掩模对第二氧化物添加第二掺杂剂；以覆盖第一绝缘膜及第二伪栅极的方式形成第二绝缘膜；在第二绝缘膜上形成第三绝缘膜；直到使第二伪栅极的顶部露出为止去除第二绝缘膜及第三绝缘膜的一部分；去除第二伪栅极、第二绝缘膜的一部分及第一绝缘膜的一部分来形成开口；以嵌入在开口中的方式依次形成第三氧化物、第四绝缘膜及导电膜；以及直到使第三绝缘膜的顶部露出为止去除第三氧化物、第四绝缘膜及导电膜的一部分。
在上述半导体装置的制造方法中，作为第一掺杂剂及第二掺杂剂优选使用磷或硼。另外，第一掺杂剂的添加量优选比第二掺杂剂的添加量多。另外，在第一掺杂剂的添加及第二掺杂剂的添加中，优选使用离子注入法或离子掺杂法。另外，第一伪栅极优选包含碳。另外，优选通过使用氧自由基的灰化处理形成第二伪栅极。
发明效果
通过本发明的一个方式，可以提供一种通态电流大的半导体装置。此外，通过本发明的一个方式，可以提供一种具有高频率特性的半导体装置。此外，通过本发明的一个方式，可以提供一种具有高可靠性的半导体装置。此外，通过本发明的一个方式，可以提供一种能够实现微型化或高集成化的半导体装置。此外，通过本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。此外，通过本发明的一个方式，可以提供一种生产率高的半导体装置。
此外，可以提供一种能够长期间保持数据的半导体装置。此外，可以提供一种信息的写入速度快的半导体装置。此外，可以提供一种设计自由度高的半导体装置。此外，可以提供一种能够抑制功耗的半导体装置。此外，可以提供一种新颖的半导体装置。
注意，上述效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要实现所有上述效果。此外，上述效果之外的效果是可以从说明书、附图、权利要求书等的记载中自然得知并衍生出来的。
附图简要说明
[图1]根据本发明的一个方式的半导体装置的俯视图及截面图。
[图2]根据本发明的一个方式的半导体装置的截面图。
[图3]根据本发明的一个方式的半导体装置的截面图。
[图4]根据本发明的一个方式的半导体装置的俯视图及截面图。
[图5]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图6]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图7]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图8]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图9]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图10]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图11]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图12]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图13]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图14]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图15]根据本发明的一个方式的半导体装置的俯视图及截面图。
[图16]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图17]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图18]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图19]根据本发明的一个方式的半导体装置的俯视图及截面图。
[图20]示出根据本发明的一个方式的存储装置的结构的截面图。
[图21]示出根据本发明的一个方式的存储装置的结构的截面图。
[图22]示出根据本发明的一个方式的存储装置的结构例子的方框图及立体图。
[图23]示出根据本发明的一个方式的存储装置的结构例子的电路图。
[图24]根据本发明的一个方式的半导体装置的示意图。
[图25]根据本发明的一个方式的存储装置的示意图。
[图26]示出根据本发明的一个方式的电子设备的图。
实施发明的方式
下面，参照附图对实施方式进行说明。但是，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面的实施方式所记载的内容中。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不一定限定于上述尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，在实际的制造工序中，有时由于蚀刻等处理而层或抗蚀剂掩模等非意图性地被减薄，但是为了便于理解有时不反映到附图。此外，在附图中，有时在不同的附图之间共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。此外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
此外，尤其在俯视图(也称为平面图)或立体图等中，为了便于对发明的理解，有时省略部分构成要素的记载。此外，有时省略部分隐藏线等的记载。
此外，在本说明书等中，为了方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等所记载的序数词与用于指定本发明的一个方式的序数词有时不一致。
在本说明书等中，为了方便起见，使用了“上”、“下”等表示配置的词句，以参照附图说明构成要素的位置关系。此外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书中所说明的词句，可以根据情况适当地更换。
例如，在本说明书等中，当明确地记载为“X与Y连接”时，意味着如下情况：X与Y电连接；X与Y在功能上连接；X与Y直接连接。因此，不局限于如附图或文中所示的连接关系等规定的连接关系，附图或文中所示的连接关系以外的连接关系也被认为是附图或文中所公开的内容。
在此，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜及层等)。
此外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时相互调换。因此，在本说明书等中，有时源极和漏极可以相互调换。
在本说明书等中，根据晶体管的结构，有时形成沟道的区域中的实际上的沟道宽度(以下，也称为“实效沟道宽度”)和晶体管的俯视图所示的沟道宽度(以下，也称为“外观上的沟道宽度”)不同。例如，在栅电极覆盖半导体的侧面的情况下，有时因为实效沟道宽度大于外观上的沟道宽度，所以不能忽略其影响。例如，在微型且栅电极覆盖半导体的侧面的晶体管中，有时形成在半导体的侧面的沟道形成区的比例增高。在此情况下，实效沟道宽度大于外观上的沟道宽度。
在此情况下，有时难以通过实测估计实效沟道宽度。例如，要从设计值估算出实效沟道宽度，需要假定半导体的形状是已知的。因此，当半导体的形状不清楚时，难以准确地测量实效沟道宽度。
在本说明书中，在简单地表示为“沟道宽度”时，有时是指外观上的沟道宽度。或者，在本说明书中，在简单地表示“沟道宽度”时，有时表示实效沟道宽度。注意，通过对截面TEM图像等进行分析等，可以决定沟道长度、沟道宽度、实效沟道宽度、外观上的沟道宽度等的值。
注意，半导体的杂质例如是指半导体的主要成分之外的元素。例如，浓度小于0.1atomic％的元素可以说是杂质。有时由于包含杂质，例如造成半导体的DOS(Density ofStates：态密度)变高，结晶性降低等。当半导体是氧化物半导体时，作为改变半导体的特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半导体的主要成分外的过渡金属等。例如，有氢、锂、钠、硅、硼、磷、碳、氮等。在半导体是氧化物半导体的情况下，有时水也作为杂质起作用。此外，在半导体是氧化物半导体时，有时例如由于杂质的进入导致氧空位(oxygen vacancy)的产生。此外，在半导体是硅时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
注意，在本说明书等中，氧氮化硅是指氧含量大于氮含量的物质。此外，氮氧化硅是指氮含量大于氧含量的物质。
此外，在本说明书等中，可以将“绝缘体”换称为“绝缘膜”或“绝缘层”。此外，可以将“导电体”换称为“导电膜”或“导电层”。此外，可以将“半导体”换称为“半导体膜”或“半导体层”。
在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。此外，“垂直”是指两条直线的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
注意，在本说明书中，阻挡膜是指具有抑制水、氢等杂质及氧的透过的功能的膜，在该阻挡膜具有导电性的情况下，有时被称为导电阻挡膜。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也可以简称为OS)等。例如，在将金属氧化物用于晶体管的半导体层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，当有OSFET或OS晶体管的记载时，可以将该晶体管换称为包含氧化物或氧化物半导体的晶体管。
注意，在本说明书等中，常关闭是指：在不对栅极施加电位或者对栅极施加接地电位时流过晶体管的每沟道宽度1μm的电流在室温下为1×10-20A以下，在85℃下为1×10-18A以下，或在125℃下为1×10-16A以下。
(实施方式1)
下面，参照图1至图19说明包括根据本发明的一个方式的晶体管200的半导体装置的具体结构例子。
<半导体装置的结构例子>
图1A、图1B、图1C及图1D是根据本发明的一个方式的晶体管200及晶体管200周边的俯视图及截面图。
图1A是包括晶体管200的半导体装置的俯视图。另外，图1B及图1C是该半导体装置的截面图。在此，图1B是沿着图1A中的点划线A1-A2的截面图，该截面图相当于晶体管200的沟道长度方向上的截面图。图1C是沿着图1A中的点划线A3-A4的截面图，该截面图相当于晶体管200的沟道宽度方向上的截面图。图1D是沿着图1A中的点划线A5-A6的截面图。注意，为了容易理解，在图1A的俯视图中省略部分构成要素。此外，图2是图1B中的氧化物230b及其周边的放大图。
[晶体管200]
如图1所示，晶体管200包括：配置在衬底(未图示)上的氧化物230a；配置在氧化物230a上的氧化物230b；配置在氧化物230b上的相互分离地形成的层253a及层253b；配置在层253a与层253b之间的相互分离地形成的层252a及层252b；配置在氧化物230b上的以与层253a与层253b之间处重叠的方式形成开口263的一部分的绝缘体280；配置在开口263中的导电体260；配置在氧化物230b及绝缘体280与导电体260之间的绝缘体250；以及配置在氧化物230b及绝缘体280与绝缘体250之间的氧化物230c。在此，如图1B和图1C所示，导电体260的顶面优选与绝缘体250、氧化物230c以及绝缘体280的顶面大致一致。
注意，下面氧化物230a、氧化物230b以及氧化物230c有时被总称为氧化物230。另外，层252a及层252b有时被总称为层252。另外，层253a及层253b有时被总称为层253。
此外，如图1所示，优选在绝缘体224、氧化物230a及氧化物230b与绝缘体280之间配置有绝缘体256。在此，如图1B及图1C所示，绝缘体256优选与层253a的顶面及侧面、层253b的顶面及侧面、氧化物230c的侧面以及绝缘体224的顶面接触。
此外，如图1所示，优选在绝缘体256与绝缘体280之间配置有绝缘体266。在此，如图1B及图1C所示，绝缘体266优选与绝缘体256的顶面、氧化物230c的侧面以及绝缘体280的底面接触。
注意，在晶体管200中，在形成沟道的区域(以下也称为沟道形成区域)及其附近层叠有氧化物230a、氧化物230b及氧化物230c的三层，但是本发明不局限于此。例如，可以采用氧化物230b与氧化物230c的两层结构或者四层以上的叠层结构。此外，氧化物230a、氧化物230b以及氧化物230c也可以各自具有两层以上的叠层结构。另外，在晶体管200中，导电体260具有两层结构，但是本发明不局限于此。例如，导电体260可以具有单层结构，也可以具有三层以上的叠层结构。
例如，在氧化物230c具有由第一氧化物和第一氧化物上的第二氧化物构成的叠层结构的情况下，第一氧化物优选具有与氧化物230b同样的组成，而第二氧化物优选具有与氧化物230a同样的组成。
在此，导电体260被用作晶体管的栅电极，层252a及层253a和层252b及层253b各被用作源区域或漏区域。如上所述，导电体260以嵌入在绝缘体280、绝缘体266及绝缘体256的开口263中的方式形成。开口263形成在被夹在层253a与层253b之间的区域中。在此，导电体260、层252a、层252b、层253a及层253b的配置相对于开口263自对准地被选择。也就是说，在晶体管200中，栅电极可以自对准地配置在源电极与漏电极之间。由此，可以以不设置用于对准的余地的方式形成导电体260，所以可以实现晶体管200的占有面积的缩小。由此，可以实现半导体装置的微型化及高集成化。
此外，如图1所示，导电体260优选包括配置在绝缘体250的内侧的导电体260a及以嵌入导电体260a的内侧的方式配置的导电体260b。
此外，晶体管200优选包括配置在衬底(未图示)上的绝缘体214、配置在绝缘体214上的绝缘体216、以嵌入绝缘体216的方式配置的导电体205、配置在绝缘体216及导电体205上的绝缘体222以及配置在绝缘体222上的绝缘体224。优选在绝缘体224上配置有氧化物230a。
此外，优选在晶体管200上配置有被用作层间膜的绝缘体274及绝缘体281。在此，绝缘体274优选与导电体260、绝缘体250、氧化物230c以及绝缘体280的顶面接触。
此外，绝缘体222、绝缘体256、绝缘体266及绝缘体274优选具有抑制氢(例如，氢原子、氢分子等)的扩散的功能。例如，绝缘体222、绝缘体256、绝缘体266及绝缘体274的氢透过性优选低于绝缘体224、绝缘体250以及绝缘体280。此外，绝缘体222、绝缘体256、绝缘体266及绝缘体274优选具有抑制氧(例如，氧原子、氧分子等)的扩散的功能。例如，绝缘体222、绝缘体256、绝缘体266及绝缘体274的氧透过性优选低于绝缘体224、绝缘体250以及绝缘体280。
在此，绝缘体224、氧化物230a、氧化物230b以及绝缘体250与绝缘体280及绝缘体281夹着绝缘体256、绝缘体266、氧化物230c及绝缘体274相隔。由此，可以抑制包含在绝缘体280及绝缘体281中的氢等杂质或过剩的氧混入绝缘体224、氧化物230a、氧化物230b以及绝缘体250。
此外，如图1B及图1D所示，半导体装置优选包括与晶体管200电连接且被用作插头的导电体240(导电体240a及导电体240b)。此外，还包括与被用作插头的导电体240的侧面接触的绝缘体241(绝缘体241a及绝缘体241b)。也就是说，绝缘体241以与绝缘体256、绝缘体266、绝缘体280、绝缘体274以及绝缘体281的开口的内壁接触的方式形成。此外，可以以与绝缘体241的侧面接触的方式设置有导电体240的第一导电体且在其内侧设置有导电体240的第二导电体。在此，导电体240的顶面的高度与绝缘体281的顶面的高度可以为大致相同。此外，示出在晶体管200中，层叠有导电体240的第一导电体及导电体240的第二导电体的结构，但是本发明不局限于此。例如，导电体240也可以具有单层结构或者三层以上的叠层结构。在结构体具有叠层结构的情况下，有时按形成顺序赋予序数以进行区別。
此外，优选在晶体管200中将被用作氧化物半导体的金属氧化物(以下也称为氧化物半导体)用于包含沟道形成区域的氧化物230(氧化物230a、氧化物230b及氧化物230c)。例如，作为成为氧化物230的沟道形成区域的金属氧化物，优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙大的金属氧化物，可以使晶体管的非导通状态下的泄漏电流(关态电流)极小。通过采用这种晶体管，可以提供低功耗的半导体装置。
例如，作为氧化物230优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。特别是，作为元素M可以使用铝、镓、钇或锡。此外，作为氧化物230也可以使用氧化铟、氧化锌、In-Ga氧化物、In-Zn氧化物、Ga-Zn氧化物或氧化镓。
在此，通过对氧化物230添加形成氧空位的元素或者与氧空位键合的元素，氧化物230的载流子密度可能增大而被低电阻化。作为这种元素，典型为硼或磷。另外，除了硼及磷之外，还可以使用氢、碳、氮、氟、硫、氯、钛及稀有气体等。作为稀有气体的典型例子，有氦、氖、氩、氪以及氙等。另外，也可以对氧化物230添加选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等金属元素中的一个或多个。在上述金属元素中优选使用的是硼及磷。在添加硼及磷时可以使用非晶硅或低温多晶硅的生产线的装置，由此可以降低设备投资。上述元素的浓度可以利用二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)等进行测量。
特别是，作为添加到氧化物230中的元素优选使用容易形成氧化物的元素。作为该元素，典型地有硼、磷、铝、镁等。添加到氧化物230中的该元素可能夺取氧化物230中的氧而形成氧化物。其结果是，在氧化物230中产生多量的氧空位。由于该氧空位和氧化物230中的氢键合而产生载流子，因此形成电阻极低的区域。再者，由于添加到氧化物230中的元素以稳定的氧化物状态存在于氧化物230中，因此即使在后工序中进行需要高温度的处理，该元素也不容易从氧化物230脱离。也就是说，通过将容易形成氧化物的元素用作添加到氧化物230的元素，可以在氧化物230中形成即使经过高温工艺也不容易高电阻化的区域。
层252是对氧化物230添加上述元素而形成的层。如图1B及图2所示，层252a及层252b夹着导电体260彼此相对地形成，且其顶面优选与氧化物230c接触。优选的是，在俯视时，层252a及层252b的至少一部分与导电体260重叠。在此，层252的上述元素的浓度优选高于氧化物230中的没有形成层252及层253的部分的上述元素的浓度。另外，层252所包含的氧空位量优选高于氧化物230中的没有形成层252及层253的部分的氧空位量。由此，与氧化物230中的没有形成层252及层253的部分相比，层252的载流子密度更大且电阻更低。
层253是对氧化物230添加上述元素而形成的层，并被添加比层252多的上述元素而形成。如图1B及图2所示，层253a及层253b夹着导电体260及层252彼此相对地形成，且其顶面优选与绝缘体256及氧化物230c接触。优选的是，在俯视时，层253a及层253b的导电体260一侧的侧面与导电体260的侧面对齐，或者层253a及层253b的一部分与导电体260重叠。在此，层253的上述元素的浓度优选等于或高于层252的上述元素的浓度。另外，层253所包含的氧空位量优选高于氧化物230中的没有形成层252及层253的部分的氧空位量。由此，与氧化物230中的没有形成层252及层253的部分相比，层253的载流子密度大且电阻低。
如图2所示，在氧化物230中，将重叠于导电体260且被夹在层252a与层252b之间的区域称为区域234，将重叠于层253的区域称为区域231(区域231a及区域231b)，将重叠于层252的区域称为区域232(区域232a及区域232b)。如图2所示，区域234位于区域231a和区域231b之间，区域232a位于区域231a和区域234之间，区域232b位于区域231b和区域234之间。在此，与区域234相比，区域231的载流子密度高且电阻低。另外，与区域234相比，区域232的载流子密度高且电阻低，并且与区域231相比，区域232的载流子密度低且电阻高。另外，区域232可以具有与区域231相等的载流子密度及电阻。因此，区域234被用作晶体管200的沟道形成区域，区域231被用作源区域或漏区域，区域232被用作接合区域。
通过采用上述结构，与导电体260重叠的层252被用作所谓重叠区域(也称为Lov区域)。因此，可以防止在氧化物230的沟道形成区域和源区域或漏区域之间形成偏置区域，因而能够抑制有效的沟道长度大于导电体260的宽度。由此，可以增大晶体管200的通态电流、实现良好的S值并提高频率特性。
通过在氧化物230中形成被用作源区域或漏区域的区域231，可以不设置由金属形成的源电极及漏电极，并且可以使区域231连接被用作插头的导电体240。在与氧化物230接触地形成以金属形成的源电极及漏电极的情况下，在晶体管200的制造工序或后工序中进行高温的加热处理时有可能由金属形成的源电极及漏电极被氧化而导致晶体管200的通态电流、S值及频率特性的劣化。然而，本实施方式所示的半导体装置不需要设置以金属形成的源电极及漏电极。因此，即使在晶体管200的制造工序或后工序进行高温的加热处理，也可以提供良好的通态电流、S值及频率特性的半导体装置。例如，本实施方式所示的半导体装置在形成晶体管200之后可以进行施加450℃以上且800℃以下、典型为600℃以上且750℃以下的高温的工序。
另外，如上所述那样，通过对层252及层253添加形成氧空位的元素并进行加热处理，有时包含在层253中的氧空位可以俘获包含在被用作沟道形成区域的区域234的氢。在此，层253或层252所包含的氢浓度优选高于氧化物230中的不形成层252及层253的部分的氢浓度。由此，可以实现晶体管200的稳定的电特性，并且提高晶体管200的可靠性。
再者，虽然将在后面进行说明，但是通过利用本实施方式所示的制造方法形成晶体管200，可以自对准地将导电体260配置在层253a与层253b之间，并且使导电体260与层252a及层252b重叠。因此，可以以高成品率制造具有良好的电特性的半导体装置。此外，也可以将沟道长度(也可以说，区域234的A1-A2方向的长度或者层252a与层252b之间的距离)设定为曝光装置的分辨限度以下。例如，沟道长度可以为1nm以上且60nm以下，优选为15nm以上且40nm以下。如此，通过缩短沟道长度，可以增大晶体管200的通态电流、实现良好的S值并提高频率特性。
另外，虽然将在后面进行说明，但是在半导体装置的制造方法中，优选通过以上述元素为掺杂剂将该掺杂剂经过绝缘体256添加到氧化物230来形成层252及层253。此时，掺杂剂有可能不仅添加到氧化物230而且添加到绝缘体256。
因为添加到氧化物230的区域231及区域232的掺杂剂与氧化物230中的氧键合，所以在氧化物230的区域231及区域232中生成氧空位。在此，氧化物230的区域234所含的氢扩散到区域231及区域232而被该氧空位俘获，由此区域234中的氧化物230的电阻值被认为比成膜后的电阻值高。另一方面，区域231中的氧化物230的电阻值因为该氧空位俘获该氢所以被认为比成膜后的电阻值低。
此外，在与区域231重叠的绝缘体256包含氧(或下述过剩氧)且该氧扩散到氧化物230时，有可能区域231中的氧化物230的电阻变高而区域231不充分发挥源区域及漏区域的功能。然而，在对绝缘体256添加该掺杂剂时，绝缘体256所含的氧被该掺杂剂俘获并被固定。因此，可以抑制从绝缘体256释放氧，氧化物230的区域231的电阻值可以维持比成膜后的电阻值低的状态。
根据上述机理可认为：氧化物230的区域234能够维持高电阻值并被用作沟道形成区域；区域231能够维持低电阻值并被用作源区域或漏区域。添加到氧化物230的掺杂剂在后工序的加热处理中也不引起扩散等而很稳定，从而区域234、区域232及区域231即使被进行该加热处理也不引起扩大及缩小而很稳定。就是说，本发明的晶体管可以减少电特性及可靠性方面上的不良的可能性，诸如加热处理导致沟道长度的增加或缩小、源区域与漏区域的连接。
另外，在图2中，层252及层253在氧化物230b的厚度方向上形成在氧化物230b的与绝缘体256及氧化物230c的界面附近，但是不局限于此。例如，层252及层253的厚度也可以与氧化物230b的厚度大致相同，层252及层253也可以形成在氧化物230a中。
在氧化物230中，有时难以明确地观察各区域的边界。在各区域中检测出的金属元素和氢及氮等杂质元素的浓度不需要必须按每区域分阶段地变化，也可以在各区域中逐渐地变化(也称为渐变(gradation))。就是说，越接近沟道形成区域，金属元素和氢及氮等杂质元素的浓度越小即可。
注意，图2示出导电体260与区域234及区域232(层252)重叠的结构，但是本实施方式不局限于此。例如，如图3所示，导电体260也可以具有与区域234、区域232(层252)及区域231(层253)的一部分重叠的结构。通过具有这种结构，除了与导电体260重叠的层252之外，层253的一部分也被用作重叠区域。因此，可以进一步确实地防止在氧化物230的沟道形成区域和源区域或漏区域之间形成偏置区域，因而能够抑制有效的沟道长度大于导电体260的宽度。由此，可以增大晶体管200的通态电流、实现良好的S值并提高频率特性。
通过采用上述结构，可以提供一种包括通态电流大的晶体管的半导体装置。另外，可以提供一种包括具有高频率特性的晶体管的半导体装置。另外，可以提供一种在抑制电特性的变动以具有稳定的电特性的同时提高可靠性的半导体装置。另外，可以提供一种包括关态电流低的半导体装置。
下面说明包括根据本发明的一个方式的晶体管200的半导体装置的详细结构。
导电体205以与氧化物230及导电体260重叠的方式配置。此外，导电体205优选以嵌入绝缘体216中的方式设置。在此，导电体205的顶面的平坦性优选为高。例如，导电体205的顶面的平均表面粗糙度(Ra)为1nm以下，优选为0.5nm以下，更优选为0.3nm以下即可。由此，可以提高形成在导电体205上的绝缘体224的平坦性，并提高氧化物230a、氧化物230b及氧化物230c的结晶性。
在此，导电体260有时被用作第一栅极(也称为顶栅极)电极。此外，导电体205有时被用作第二栅极(也称为底栅极)电极。在此情况下，通过独立地改变供应到导电体205的电位而不使其与供应到导电体260的电位联动，可以控制晶体管200的Vth。尤其是，通过对导电体205供应负电位，可以使晶体管200的Vth大于0V且可以减小关态电流。因此，与不对导电体205施加负电位时相比，在对导电体205施加负电位的情况下，可以减小对导电体260供应的电位为0V时的漏极电流。
此外，导电体205优选比氧化物230中的沟道形成区域大。尤其是，如图1C所示，导电体205优选延伸到与沟道宽度方向上的氧化物230交叉的端部的外侧的区域。就是说，优选在氧化物230的沟道宽度方向的侧面的外侧，导电体205和导电体260隔着绝缘体重叠。
通过具有上述结构，可以由被用作第一栅电极的导电体260的电场和被用作第二栅电极的导电体205的电场电围绕氧化物230的沟道形成区域。
此外，如图1C所示，将导电体205延伸来用作布线。但是，本发明不局限于此，也可以在导电体205下设置被用作布线的导电体。此外，不一定需要在每一个晶体管中设置一个导电体205。例如，在多个晶体管中可以共同使用导电体205。
作为导电体205，以与绝缘体216的开口的内壁接触的方式形成有第一导电体并且在该第一导电体内侧形成有第二导电体。在此，导电体205的第一导电体及第二导电体的高度与绝缘体216的顶面的高度可以大致相同。此外，示出在晶体管200中，层叠有导电体205的第一导电体及第二导电体的结构，但是本发明不局限于此。例如，导电体205也可以具有单层结构或者三层以上的叠层结构。在结构体具有叠层结构的情况下，有时按形成顺序赋予序数以进行区別。
此外，也可以作为导电体205的第一导电体使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易透过上述杂质)的导电体。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易透过上述氧)的导电体。在本说明书中，“抑制杂质或氧的扩散的功能”是指抑制上述杂质和上述氧中的任一个或全部的扩散的功能。
此外，当作为导电体205的第一导电体使用具有抑制氧的扩散的功能的导电体时，可以抑制使导电体205氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电体，例如，优选使用钽、氮化钽、钌或氧化钌等。因此，作为导电体205的第一导电体，可以使用上述导电材料的单层或叠层。
此外，作为导电体205的第二导电体，优选使用以钨、铜或铝为主要成分的导电材料。
绝缘体214优选被用作抑制水或氢等杂质从衬底一侧进入晶体管200的阻挡绝缘膜。因此，作为绝缘体214优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。
例如，优选的是，作为绝缘体214使用氧化铝或氮化硅等。由此，可以抑制水或氢等杂质从与绝缘体214相比更靠近衬底一侧扩散到晶体管200一侧。此外，可以抑制包含在绝缘体224等中的氧扩散到与绝缘体214相比更靠近衬底一侧。
此外，被用作层间膜的绝缘体216、绝缘体280及绝缘体281的介电常数优选比绝缘体214低。通过将介电常数低的材料作为层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体216、绝缘体280及绝缘体281，适当地使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅等即可。
此外，绝缘体216也可以具有叠层结构。例如，也可以采用在绝缘体216中的至少与导电体205的侧面接触的部分设置与绝缘体214相同的绝缘体的结构。通过采用这种结构，可以抑制导电体205因包含在绝缘体216中的氧而被氧化。或者，可以抑制包含在绝缘体216中的氧被导电体205吸收。
绝缘体222及绝缘体224被用作栅极绝缘体。
在此，在与氧化物230接触的绝缘体224中，优选通过加热使氧脱离。在本说明书中，有时将通过加热脱离的氧称为过剩氧。例如，作为绝缘体224适当地使用氧化硅或氧氮化硅等，即可。通过以与氧化物230接触的方式设置包含氧的绝缘体，可以减少氧化物230中的氧空位，从而可以提高晶体管200的可靠性。
具体而言，作为绝缘体224，优选使用通过加热使一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在TDS(Thermal Desorption Spectroscopy：热脱附谱)分析中换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为1.0×1019atoms/cm3以上，进一步优选为2.0×1019atoms/cm3以上，或者3.0×1020atoms/cm3以上的氧化物膜。此外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
此外，如图1C所示，绝缘体224的不与氧化物230b重叠的区域的厚度优选比其他区域的厚度薄。通过采用这种结构，可以使导电体260的下端部位于更下一侧，因此容易将被用作第一栅电极的导电体260的电场影响到氧化物230的侧面。由此，可以增大晶体管200的通态电流并提高频率特性。另外，也可以采用使绝缘体224重叠于氧化物230b及氧化物230a而设置为岛状的结构。
与绝缘体214等同样，绝缘体222优选被用作抑制水或氢等杂质从衬底一侧混入晶体管200的阻挡绝缘膜。例如，绝缘体222的氢透过性优选比绝缘体224低。通过由绝缘体222、绝缘体256、绝缘体266以及绝缘体274围绕绝缘体224、氧化物230以及绝缘体250等，可以抑制水或氢等杂质从外部侵入晶体管200。
再者，绝缘体222优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体222的氧透过性优选比绝缘体224低。通过使绝缘体222具有抑制氧或杂质的扩散的功能，可以减少氧化物230所具有的氧能够扩散到衬底一侧，所以是优选的。此外，可以抑制导电体205与绝缘体224及氧化物230所具有的氧起反应。
绝缘体222优选使用作为绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体222时，绝缘体222被用作抑制氧从氧化物230释放或氢等杂质从晶体管200的周围部进入氧化物230的层。
或者，例如也可以对上述绝缘体添加选自氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇和氧化锆中的一种。此外，也可以对上述绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
此外，作为绝缘体222，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等的所谓high-k材料的绝缘体。当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
此外，绝缘体222及绝缘体224也可以具有两层以上的叠层结构。此时，不局限于由相同材料构成的叠层结构，也可以是由不同材料构成的叠层结构。例如，也可以在绝缘体222下设置有与绝缘体224同样的绝缘体。
氧化物230包括氧化物230a、氧化物230a上的氧化物230b及氧化物230b上的氧化物230c。当在氧化物230b下设置有氧化物230a时，可以抑制杂质从形成在氧化物230a下的结构物扩散到氧化物230b。当在氧化物230b上设置有氧化物230c时，可以抑制杂质从形成在氧化物230c的上方的结构物扩散到氧化物230b。
此外，氧化物230优选具有各金属原子的原子个数比互不相同的氧化物的叠层结构。具体而言，在用于氧化物230a的金属氧化物中，构成元素中的元素M的原子个数比优选大于用于氧化物230b的金属氧化物的构成元素中的元素M的原子个数比。此外，在用于氧化物230a的金属氧化物中，元素M与In的原子个数比优选大于用于氧化物230b的金属氧化物中的元素M与In的原子个数比。此外，在用于氧化物230b的金属氧化物中，In与元素M的原子个数比优选大于用于氧化物230a的金属氧化物中的In与元素M的原子个数比。此外，氧化物230c可以使用可用于氧化物230a或氧化物230b的金属氧化物。
氧化物230a、氧化物230b及氧化物230c优选具有结晶性，尤其是，优选使用CAAC-OS。CAAC-OS等的具有结晶性的氧化物具有杂质及缺陷(氧空位等)少的结晶性高且致密的结构。通过具有这种氧化物230，晶体管200对制造工序中的高温度(所谓热积存；thermalbudget)稳定。
优选的是，使氧化物230a及氧化物230c的导带底的能量高于氧化物230b的导带底的能量。换言之，氧化物230a及氧化物230c的电子亲和势优选小于氧化物230b的电子亲和势。在此情况下，氧化物230c优选使用可以用于氧化物230a的金属氧化物。具体而言，在用于氧化物230c的金属氧化物中，构成元素中的元素M的原子个数比优选大于用于氧化物230b的金属氧化物的构成元素中的元素M的原子个数比。此外，在用于氧化物230c的金属氧化物中，元素M与In的原子个数比优选大于用于氧化物230b的金属氧化物中的元素M与In的原子个数比。此外，在用于氧化物230b的金属氧化物中，In与元素M的原子个数比优选大于用于氧化物230c的金属氧化物中的In与元素M的原子个数比。
在此，在氧化物230a、氧化物230b及氧化物230c的接合部中，导带底的能级平缓地变化。换言之，也可以将上述情况表达为氧化物230a、氧化物230b及氧化物230c的接合部的导带底的能级连续地变化或者连续地接合。为此，优选降低形成在氧化物230a与氧化物230b的界面以及氧化物230b与氧化物230c的界面的混合层的缺陷态密度。
具体而言，通过使氧化物230a与氧化物230b以及氧化物230b与氧化物230c除了氧之外还包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物230b为In-Ga-Zn氧化物的情况下，作为氧化物230a及氧化物230c可以使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。此外，氧化物230c可以具有叠层结构。例如，可以使用In-Ga-Zn氧化物和该In-Ga-Zn氧化物上的Ga-Zn氧化物的叠层结构，或者，可以使用In-Ga-Zn氧化物和该In-Ga-Zn氧化物上的氧化镓的叠层结构。换言之，作为氧化物230c，也可以使用In-Ga-Zn氧化物和不包含In的氧化物的叠层结构。
具体而言，作为氧化物230a使用In:Ga:Zn＝1:3:4[原子个数比]或1:1:0.5[原子个数比]的金属氧化物，即可。此外，作为氧化物230b使用In:Ga:Zn＝4:2:3[原子个数比]或3:1:2[原子个数比]的金属氧化物，即可。此外，作为氧化物230c使用In:Ga:Zn＝1:3:4[原子个数比]、In:Ga:Zn＝4:2:3[原子个数比]、Ga:Zn＝2:1[原子个数比]或Ga:Zn＝2:5[原子个数比]的金属氧化物，即可。此外，作为氧化物230c具有叠层结构的情况下的具体例子，可以举出In:Ga:Zn＝4:2:3[原子个数比]和In:Ga:Zn＝1:3:4[原子个数比]的叠层结构、In:Ga:Zn＝4:2:3[原子个数比]和Ga:Zn＝2:1[原子个数比]的叠层结构、In:Ga:Zn＝4:2:3[原子个数比]和Ga:Zn＝2:5[原子个数比]的叠层结构、In:Ga:Zn＝4:2:3[原子个数比]和氧化镓的叠层结构等。
此时，载流子的主要路径为氧化物230b及其界面附近。通过使氧化物230a及氧化物230c具有上述结构，可以降低氧化物230a与氧化物230b的界面及氧化物230b与氧化物230c的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，从而晶体管200可以得到高通态电流及高频率特性。此外，在氧化物230c具有叠层结构时，被期待降低上述氧化物230b和氧化物230c的界面的缺陷态密度的效果及抑制氧化物230c所具有的构成元素扩散到绝缘体250一侧的效果。更具体而言，在氧化物230c具有叠层结构时，因为使不包含In的氧化物位于叠层结构的上方，所以可以抑制会扩散到绝缘体250一侧的In。由于绝缘体250被用作栅极绝缘体，因此在In扩散在其中的情况下导致晶体管的特性不良。由此，通过使氧化物230c具有叠层结构，可以提供可靠性高的半导体装置。
绝缘体250被用作栅极绝缘体。绝缘体250优选与氧化物230c的顶面接触地配置。绝缘体250可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
与绝缘体224同样，优选降低绝缘体250中的水或氢等杂质的浓度。绝缘体250的厚度优选为1nm以上且20nm以下。
此外，也可以在绝缘体250与导电体260之间设置金属氧化物。该金属氧化物优选抑制从绝缘体250扩散到导电体260的氧。由此，可以抑制因绝缘体250中的氧所导致的导电体260的氧化。例如，能够使用可用作上述氧化物230c的金属氧化物。
此外，该金属氧化物有时被用作栅极绝缘体的一部分。因此，在将氧化硅或氧氮化硅等用于绝缘体250的情况下，作为该金属氧化物优选使用作为相对介电常数高的high-k材料的金属氧化物。通过使栅极绝缘体具有绝缘体250与该金属氧化物的叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持栅极绝缘体的物理厚度的同时降低在晶体管工作时施加的栅极电位。此外，可以减少被用作栅极绝缘体的绝缘体的等效氧化物厚度(EOT)。
具体而言，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。特别是，优选使用作为包含铝及铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。
虽然在图1中，导电体260具有两层结构，但是也可以具有单层结构或三层以上的叠层结构。
作为导电体260a优选使用上述具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电体。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
此外，当导电体260a具有抑制氧的扩散的功能时，可以抑制绝缘体250所包含的氧使导电体260b氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。
此外，作为导电体260b优选使用以钨、铜或铝为主要成分的导电材料。此外，由于导电体260还被用作布线，所以优选使用导电性高的导电体。例如，可以使用以钨、铜或铝为主要成分的导电材料。此外，导电体260b可以具有叠层结构，例如可以具有钛、氮化钛与上述导电材料的叠层结构。
此外，也可以在绝缘体250与导电体260a之间设置可用作氧化物230的金属氧化物。此时，与导电体260同样，该金属氧化物被用作栅电极。通过设置金属氧化物，可以对绝缘体250及氧化物230中的至少一个供应氧，这是优选的。此外，作为该金属氧化物使用具有抑制氧的透过的功能的金属氧化物，因而能够抑制导电体260因被包含在绝缘体250或绝缘体280中的氧而被氧化。或者，可以抑制包含在绝缘体250的氧被导电体260吸收。
此外，如图1A和图1C所示，在氧化物230b的不与层252及层253重叠的区域，即氧化物230的沟道形成区域中，氧化物230的侧面被导电体260覆盖。由此，可以容易将被用作第一栅电极的导电体260的电场影响到氧化物230的侧面。由此，可以增大晶体管200的通态电流、实现良好的S值并提高频率特性。
绝缘体256与绝缘体214等同样地优选被用作抑制水或氢等杂质从绝缘体280一侧混入晶体管200的阻挡绝缘膜。例如，绝缘体256的氢透过性优选比绝缘体224低。再者，如图1B、图1C所示，绝缘体256优选与氧化物230c的侧面的一部分、层253a的顶面及侧面、层253b的顶面及侧面，换言之，氧化物230b的顶面的一部分及侧面的一部分、氧化物230a的侧面以及绝缘体224的顶面接触。通过采用这种结构，可以抑制绝缘体280所包含的氢侵入氧化物230a、氧化物230b及绝缘体224。
再者，绝缘体256还具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体256的氧透过性优选比绝缘体280或绝缘体224低。
绝缘体256也可以通过溅射法形成。通过在包含氧的气氛下使用溅射法形成绝缘体256，可以对绝缘体224与绝缘体256接触的区域附近添加氧。由此，可以将氧从该区域通过绝缘体224供应到氧化物230中。在此，通过使绝缘体256具有抑制扩散到上方的氧的功能，可以防止氧从氧化物230扩散到绝缘体280。此外，通过使绝缘体222具有抑制扩散到下方的氧的功能，可以防止氧从氧化物230扩散到衬底一侧。如此，对氧化物230中的沟道形成区域供应氧。由此，可以减少氧化物230的氧空位并抑制晶体管的常开启化。
作为绝缘体256，例如可以形成包含铝及铪中的一个或多个的氧化物的绝缘体。注意，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。
此外，绝缘体256也可以具有叠层结构。在绝缘体256具有叠层结构的情况下，可以在利用溅射法形成的第一绝缘体上利用ALD法形成第二绝缘体。此时，第一绝缘体及第二绝缘体也可以使用选自上述的材料中的相同材料或不同材料。例如，作为第一绝缘体，可以使用利用溅射法形成的氧化铝，作为第二绝缘体，可以使用利用ALD法形成的氧化铝。利用ALD法形成的膜的覆盖性高，从而也可以在因氧化物230等的结构体形成的台阶部形成均匀性高的膜。此外，也可以弥补利用溅射法形成的第一绝缘膜的成膜不良，这是优选的。
作为绝缘体256，例如可以使用包含氮化铝的绝缘体。作为绝缘体256，优选使用其组成式满足AlNx(x为大于0且2以下的实数，x优选为大于0.5且1.5以下的实数)的氮化物绝缘体。因此，可以形成具有高绝缘性及高热传导率的膜，由此可以提高在驱动晶体管200时产生的热的散热性。此外，作为绝缘体256，也可以使用氮化铝钛、氮化钛等。在此情况下，通过使用溅射法形成绝缘体256，可以在不使用氧或臭氧等氧化性高的气体作为成膜气体的状态下形成膜，所以是优选的。此外，也可以使用氮化硅或氮氧化硅等。
像这样，通过由对氢具有阻挡性的绝缘体256覆盖绝缘体224及氧化物230，绝缘体280与绝缘体224及氧化物230分开。由此，可以抑制从晶体管200的外部侵入氢等杂质，从而可以对晶体管200赋予良好的电特性及可靠性。
作为绝缘体256，例如可以形成包含铝及铪中的一个或多个的氧化物的绝缘体。注意，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。在此情况下，绝缘体256优选利用ALD(Atomic LayerDeposition：原子层沉积)法形成。因为ALD法的覆盖率高，所以可以防止由被形成面的凹凸导致的断开等。
此外，将在后面说明，绝缘体256也可以被用作形成层252及层253时的保护膜。在形成层252及层253时使用离子注入或离子掺杂的情况下，通过作为保护膜设置绝缘体256，不使氧化物230的表面直接暴露于离子或等离子体，因此可以抑制形成层252及层253时的氧化物230的损伤，所以是优选的。在此氧化物230的损伤是指在氧化物230中过度形成氧空位或过度降低氧化物230的结晶性。例如，作为绝缘体256，可以使用优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅等。作为绝缘体256，也可以在这种被用作保护膜的绝缘体上层叠上述阻挡绝缘膜。
绝缘体266与绝缘体214等同样地优选被用作抑制水或氢等杂质从绝缘体280一侧混入晶体管200的阻挡绝缘膜。例如，绝缘体266的氢透过性优选比绝缘体224低。再者，如图1B、图1C所示，绝缘体266优选以与绝缘体256的顶面及氧化物230c的侧面接触的方式配置。通过采用这种结构，可以抑制绝缘体280所包含的氢侵入氧化物230及绝缘体224。
像这样，通过由对氢具有阻挡性的绝缘体256及绝缘体266覆盖绝缘体224、绝缘体250及氧化物230，绝缘体280与绝缘体224、氧化物230及绝缘体250分开。由此，可以抑制从晶体管200的外部侵入氢等杂质，从而可以对晶体管200赋予良好的电特性及可靠性。
再者，绝缘体266优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体266的氧透过性优选比绝缘体224低。通过使绝缘体266具有抑制氧的扩散的功能，可以抑制导电体260与绝缘体280所具有的氧起反应。
作为绝缘体266，例如可以使用能够用于绝缘体256的阻挡绝缘膜。但是，当绝缘体256对氢具有充分的阻挡性时，不一定需要作为绝缘体266使用阻挡绝缘膜。
绝缘体280优选隔着绝缘体256及绝缘体266设置在绝缘体224及氧化物230上。例如，作为绝缘体280，优选具有氧化硅、氧氮化硅、氮氧化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。特别是，因为氧化硅、氧氮化硅、具有空孔的氧化硅等的材料容易形成包含通过加热脱离的氧的区域，所以是优选的。
此外，优选绝缘体280中的水或氢等杂质的浓度得到降低。此外，绝缘体280的顶面也可以被平坦化。
绝缘体274优选与绝缘体214等同样地被用作抑制水或氢等杂质从上方混入到绝缘体280的阻挡绝缘膜。例如，绝缘体274的氢透过性优选比绝缘体280低。
再者，绝缘体274还具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体274的氧透过性优选比绝缘体280低。在绝缘体274具有抑制氧扩散的功能时，可以抑制绝缘体280所含的氧扩散到外部。
作为绝缘体274，例如可以使用能够用于绝缘体214、绝缘体222等的绝缘体。另外，也可以层叠对水或氢等杂质具有阻挡性的阻挡绝缘膜和具有抑制氧扩散的功能的绝缘膜。
此外，优选在绝缘体274上设置被用作层间膜的绝缘体281。与绝缘体224等同样，优选绝缘体281中的水或氢等杂质的浓度得到降低。
此外，在形成于绝缘体281、绝缘体274、绝缘体280、绝缘体266及绝缘体256中的开口中配置导电体240a及导电体240b。导电体240a及导电体240b以中间夹着导电体260的方式设置。此外，导电体240a及导电体240b的顶面的高度与绝缘体281的顶面可以位于同一平面上。
此外，以与绝缘体281、绝缘体274、绝缘体280、绝缘体266及绝缘体256的开口的内壁接触的方式设置有绝缘体241a，以与其侧面接触的方式形成有导电体240a的第一导电体。层253a位于该开口的底部的至少一部分，导电体240a与层253a接触。在此，如图1D所示，导电体240a的第一导电体优选与层253a的顶面及侧面(也可以被称为氧化物230b的顶面及侧面)接触。通过如此设置导电体240a来增大导电体240a与层253a的接触面积，由此可以提高晶体管200的通态电流及迁移率并减少S值。同样地，以与绝缘体281、绝缘体274、绝缘体280、绝缘体266及绝缘体256的开口的内壁接触的方式设置有绝缘体241b，以与其侧面接触的方式形成有导电体240b的第一导电体。层253b位于该开口的底部的至少一部分，导电体240b与层253b接触。虽然未图示，但是与导电体240a相同，导电体240b的第一导电体优选与层253b的顶面及侧面(也可以被称为氧化物230b的顶面及侧面)接触。通过如此设置导电体240b来增大导电体240b与层253b的接触面积，由此可以提高晶体管200的通态电流及迁移率并减少S值。
导电体240a及导电体240b优选使用以钨、铜或铝为主要成分的导电材料。此外，导电体240a及导电体240b也可以具有叠层结构。
当作为导电体240采用叠层结构时，作为与氧化物230a、氧化物230b、绝缘体256、绝缘体266、绝缘体280、绝缘体274及绝缘体281接触的导电体优选使用上述具有抑制水或氢等杂质的扩散的功能的导电体。例如，优选使用钽、氮化钽、钛、氮化钛、钌或氧化钌等。可以以单层或叠层使用具有抑制水或氢等杂质的扩散的功能的导电材料。通过使用该导电材料，可以防止添加到绝缘体280的氧被导电体240a及导电体240b吸收。此外，可以防止水或氢等杂质从绝缘体281的上方的层通过导电体240a及导电体240b进入氧化物230。
作为绝缘体241a及绝缘体241b，使用能够用于绝缘体214等的绝缘体，例如使用氧化铝或者氮化硅等，即可。因为绝缘体241a及绝缘体241b与绝缘体256及绝缘体266接触地设置，所以可以抑制从绝缘体280等水或氢等杂质经过导电体240a及导电体240b混入氧化物230。此外，可以防止绝缘体280所包含的氧被导电体240a及导电体240b吸收。
作为绝缘体241a及绝缘体241b的形成方法可以采用ALD法或CVD(Chemical VaporDeposition：化学气相沉积)法。
虽然未图示，但是可以以与导电体240a的顶面及导电体240b的顶面接触的方式配置被用作布线的导电体。被用作布线的导电体优选使用以钨、铜或铝为主要成分的导电材料。此外，该导电体可以具有叠层结构，例如，可以具有钛、氮化钛与上述导电材料的叠层结构。此外，该导电体也可以以嵌入绝缘体的开口中的方式形成。
此外，虽然未图示，优选以覆盖该导电体的方式设置其电阻率为1.0×1013Ωcm以上且1.0×1015Ωcm以下，优选为5.0×1013Ωcm以上且5.0×1014Ωcm以下的绝缘体。通过在该导电体上设置具有如上电阻率的绝缘体，该绝缘体不仅可以维持绝缘性，而且可以使累积在晶体管200与该导电体等的布线间的电荷分散，而能够抑制由于该电荷导致的晶体管或具有该晶体管的电子设备的特性不良或静电破坏，所以是优选的。
图4示出作为氧化物230c、绝缘体256及绝缘体274各自使用叠层绝缘膜的晶体管200。与图1相同，图4A、图4B、图4C及图4D是晶体管200及晶体管200周边的俯视图及截面图。图4A是包括晶体管200的半导体装置的俯视图。另外，图4B及图4C是该半导体装置的截面图。在此，图4B是沿着图4A中的点划线A1-A2的截面图，该截面图相当于晶体管200的沟道长度方向上的截面图。图4C是沿着图4A中的点划线A3-A4的截面图，该截面图相当于晶体管200的沟道宽度方向上的截面图。图4D是沿着图4A中的点划线A5-A6的截面图。注意，为了容易理解，在图4A的俯视图中省略部分构成要素。
在图4所示的晶体管200中，作为氧化物230c使用氧化物230c1和在其上层叠的氧化物230c2，作为绝缘体256使用绝缘体256a和其在上层叠的绝缘体256b，作为绝缘体274使用绝缘体274a和在其上层叠的绝缘体274b。
在此，作为氧化物230c1可以使用可用作氧化物230b的金属氧化物，作为氧化物230c2可以使用可用作氧化物230a的金属氧化物。例如，作为氧化物230c1可以使用In：Ga：Zn＝4：2：3[原子个数比]的金属氧化物，作为氧化物230c2可以使用In：Ga：Zn＝1：3：4[原子个数比]。
作为绝缘体256a可以使用被用作形成层252及层253时的保护膜的绝缘体，作为绝缘体256b可以使用被用作抑制水或氢等杂质的混入的阻挡绝缘膜的绝缘体。例如，作为绝缘体256a，可以使用氧化氮化硅或氧化硅。作为绝缘体256b，可以使用氮化硅、氮氧化硅、氮化铝或氧化铝等。
作为绝缘体274a可以使用具有抑制氧的扩散的功能的绝缘体，作为绝缘体274b可以使用被用作抑制水或氢等杂质的混入的阻挡绝缘膜的绝缘体。例如，作为绝缘体274a，可以使用通过溅射法形成的氧化铝等。作为绝缘体274b，可以使用氮化硅、氮氧化硅或氮化铝等。
<半导体装置的构成材料>
以下，说明可用于半导体装置的构成材料。
《衬底》
作为形成晶体管200的衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。此外，作为半导体衬底，例如可以举出由硅或锗等构成的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。再者，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如有SOI(Silicon On Insulator：绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，有包含金属氮化物的衬底、包含金属氧化物的衬底等。再者，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容器、电阻器、开关元件、发光元件、存储元件等。
《绝缘体》
作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物以及金属氮氧化物等。
例如，当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时实现晶体管工作时的低电压化。另一方面，通过将相对介电常数较低的材料用于被用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
此外，作为相对介电常数较高的绝缘体，可以举出氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
此外，作为相对介电常数较低的绝缘体，可以举出氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
此外，通过由具有抑制水或氢等杂质及氧的透过的功能的绝缘体(绝缘体214、绝缘体222、绝缘体256及绝缘体274等)围绕使用氧化物半导体的晶体管，可以使晶体管的电特性稳定。作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以以单层或叠层使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体。具体而言，作为具有抑制氢等杂质及氧的透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物、氮化铝、氮化铝钛、氮化钛、氮氧化硅或氮化硅等金属氮化物。
此外，被用作栅极绝缘体的绝缘体优选为具有包含通过加热脱离的氧的区域的绝缘体。例如，通过采用具有包含通过加热脱离的氧的区域的氧化硅或者氧氮化硅接触于氧化物230的结构，可以填补氧化物230所包含的氧空位。
《导电体》
作为导电体，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。此外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
此外，也可以层叠多个由上述材料形成的导电层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。此外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。此外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
此外，在将氧化物用于晶体管的沟道形成区域的情况下，作为被用作栅电极的导电体优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
尤其是，作为被用作栅电极的导电体，优选使用含有包含在形成沟道的金属氧化物中的金属元素及氧的导电材料。此外，也可以使用含有上述金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。此外，可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。此外，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获形成沟道的金属氧化物所包含的氢。或者，有时可以俘获从外方的绝缘体等进入的氢。
《金属氧化物》
作为氧化物230，优选使用被用作氧化物半导体的金属氧化物。以下，将说明可用于根据本发明的氧化物230的金属氧化物。
氧化物半导体优选至少包含铟或锌。尤其优选包含铟及锌。此外，除此之外，优选还包含铝、镓、钇或锡等。或者，也可以包含硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种。
在此，考虑氧化物半导体是包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时也可以组合多个上述元素。
注意，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体，例如，已知有多晶氧化物半导体及非晶氧化物半导体等。
作为用于晶体管的半导体的氧化物半导体，优选使用结晶性高的薄膜。通过使用该薄膜可以提高晶体管的稳定性或可靠性。作为该薄膜，例如，可以举出单晶氧化物半导体薄膜或多晶氧化物半导体薄膜。但是，在衬底上形成单晶氧化物半导体薄膜或多晶氧化物半导体薄膜需要进行高温或激光加热的工序。因此，制造工序的成本变高且处理量下降。
非专利文献1及非专利文献2中报告了2009年发现了具有CAAC结构的In-Ga-Zn氧化物(也称为CAAC-IGZO)。在此报告了CAAC-IGZO具有c轴取向性、晶界不明确、可以低温形成在衬底上。另外，还报告了使用CAAC-IGZO的晶体管具有优良的电特性及可靠性。
另外，2013年发现了具有nc结构的In-Ga-Zn氧化物(称为nc-IGZO)(参照非专利文献3)。在此报告了nc-IGZO在微小的区域(例如，1nm以上且3nm以下的区域)中的原子排列具有周期性，在不同区域间观察不到结晶取向的规律性。
非专利文献4及非专利文献5示出分别对上述CAAC-IGZO、nc-IGZO及结晶性低的IGZO的薄膜照射电子束时的平均结晶尺寸的推移。在结晶性低的IGZO薄膜中，在对其照射电子束之前就能够观察到1nm左右的结晶性IGZO。因此，在此报告了在IGZO中没能确认到完全的非晶结构(completely amorphous structure)的存在。再者，公开了与结晶性低的IGZO薄膜相比CAAC-IGZO薄膜及nc-IGZO薄膜的相对于电子束照射的稳定性较高。因此，作为晶体管的半导体优选使用CAAC-IGZO薄膜或nc-IGZO薄膜。
非专利文献6公开了使用氧化物半导体的晶体管在非导通状态下的泄漏电流极低，具体而言，晶体管的每沟道宽度1μm的关态电流为yA/μm(10-24A/μm)等级(order)。例如，已公开了一种应用了使用氧化物半导体的晶体管的泄漏电流低这一特性的低功耗CPU等(参照非专利文献7)。
另外，还有利用使用氧化物半导体的晶体管的泄漏电流低这一特性将该晶体管应用于显示装置的报告(参照非专利文献8)。在显示装置中，显示图像在1秒间被切换数十次。每1秒钟的图像切换次数被称为刷新频率。另外，刷新频率有时被称为驱动频率。这样的人眼难以识别的高速画面切换被认为是导致眼睛疲劳的原因。于是，提出了降低显示装置的刷新频率以减少图像改写次数的技术。另外，刷新频率得到降低的驱动可以降低显示装置的功耗。将该驱动方法称为空转停止(IDS：idling stop)驱动。
CAAC结构及nc结构的发现有助于使用CAAC结构或具有nc结构的氧化物半导体的晶体管的电特性及可靠性的提高、制造工序的成本的降低以及处理量的提高。另外，已进行利用上述晶体管的泄漏电流小这一特性将该晶体管应用于显示装置及LSI的研究。
[金属氧化物的构成]
以下，对可用于在本发明的一个方式中公开的晶体管的CAC(Cloud-AlignedComposite)-OS的构成进行说明。
在本说明书等中，有时记载为CAAC(c-axis aligned crystal)或CAC(Cloud-Aligned Composite)。注意，CAAC是指结晶结构的一个例子，CAC是指功能或材料构成的一个例子。
CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的活性层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(控制开启/关闭的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时观察到其边缘模糊而以云状连接的导电性区域。
此外，在CAC-OS或CAC-metal oxide中，导电性区域和绝缘性区域有时以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该构成中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分通过与具有宽隙的成分的互补作用，与具有窄隙的成分联动而使载流子流过具有宽隙的成分。因此，在将上述CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域时，在晶体管的导通状态中可以得到高电流驱动力，即大通态电流及高场效应迁移率。
就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。
[金属氧化物的结构]
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-likeoxide semiconductor)及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也观察不到明确的晶界(grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这可以考虑为由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
CAAC-OS有具有层状结晶结构(也称为层状结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M，Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M，Zn)层中的元素M的情况下，也可以将该层表示为(In，M，Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In，M)层。
CAAC-OS是结晶性高的氧化物半导体。另一方面，在CAAC-OS中观察不到明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，氧化物半导体的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
[具有氧化物半导体的晶体管]
接着，说明将上述氧化物半导体用于晶体管的沟道形成区域的情况。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。
另外，优选将载流子密度低的氧化物半导体用于晶体管。在要降低氧化物半导体膜的载流子密度的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。例如，氧化物半导体中的载流子密度可以低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3，且为1×10-9/cm3以上。
此外，高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，因此有时具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，在陷阱态密度高的氧化物半导体中形成沟道形成区域的晶体管的电特性有时不稳定。
因此，为了使晶体管的电特性稳定，减少氧化物半导体中的杂质浓度是有效的。为了减少氧化物半导体中的杂质浓度，优选还减少附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
[杂质]
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷能级。因此，将氧化物半导体中或氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
另外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，优选减少氧化物半导体中的碱金属或碱土金属的浓度。具体而言，使通过SIMS测得的氧化物半导体中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子密度增高，而n型化。其结果是，在将包含氮的氧化物半导体用于半导体层的晶体管容易具有常开启特性。因此，在该氧化物半导体中，优选尽可能地减少氮，例如，利用SIMS测得的氧化物半导体中的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能地减少氧化物半导体中的氢。具体而言，在氧化物半导体中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
[真空焙烧的效果]
在此对金属氧化物所包含的较弱的Zn-O键合进行说明，并且示出减少构成该键合的氧原子及锌原子的方法的一个例子。
在使用金属氧化物的晶体管中，作为引起晶体管的电特性的不良的缺陷的一个例子有氧空位。例如，在使用其膜中包含氧空位的金属氧化物的晶体管中，阈值电压容易向负方向变动，而容易成为常开启特性。这是因为产生起因于包含在金属氧化物中的氧空位的供体而增大载流子浓度的缘故。当晶体管具有常开启特性时发生各种问题，诸如在工作时容易发生工作故障或者在非工作时增大耗电量等。
此外，由于为了形成用来制造模块的连接布线的步骤中的热履历(热积存)，发生如下问题诸如阈值电压的变动及寄生电容的增大等的晶体管的电特性的劣化、起因于该电特性的劣化而导致的电特性的不均匀的增大等。这些问题直接引起制造成品率的降低，因此研讨对策是重要的。另外，可以在短时间内评估由于长时间的使用而导致的晶体管的特性变化(随时间变化)的应力测试中也发生电特性的劣化。该电特性的劣化的原因估计为因制造工序中进行的高温处理或应力测试时被施加的电性应力导致的金属氧化物中的氧缺失。
在金属氧化物中存在有与金属原子的键合较弱而容易成为氧空位的氧原子。尤其是，在金属氧化物为In-Ga-Zn氧化物时容易形成锌原子与氧原子之间的较弱的键合(也称为“弱Zn-O键合”)。在此，弱Zn-O键合是指锌原子与氧原子之间产生的键合，该键合的强度为以由于制造步骤中进行的高温处理或应力测试时被施加的电性应力而被切断的程度。在金属氧化物中存在有弱Zn-O键合时，由于加热或电流应力而该键合被切断，因此形成氧空位。氧空位的形成导致对加热及应力的耐性等晶体管的稳定性的降低。
与多个锌原子键合的氧原子与该锌原子间形成的键合有时为较弱的Zn-O键合。与镓原子相比，锌原子与氧原子之间的键合较弱。因此，与多个锌原子键合的氧原子容易缺失。就是说，可以估计为锌原子与氧原子之间产生的键合比与其他金属之间的键合较弱。
此外，在金属氧化物中存在有杂质时，可以估计为容易形成弱Zn-O键合。作为金属氧化物中的杂质例如有水分子或氢。在金属氧化物中存在有水分子或氢时，有时氢原子与构成金属氧化物的氧原子键合(也称为OH键合)。在In-Ga-Zn氧化物为单晶的情况下，构成金属氧化物的氧原子与构成金属氧化物的四个金属原子键合。然而，键合于氢原子的氧原子有时与两个或三个金属原子键合。由于键合于氧原子的金属原子的个数减少，因而该氧原子容易缺失。注意，在形成有OH键合的氧原子与锌原子键合时，估计为该氧原子与该锌原子之间的键合较弱。
此外，弱Zn-O键合有时在多个纳米晶连接的区域存在的应变中形成。基本上是纳米晶具有六角形，然而在该应变中具有五角形及七角形等晶格排列。在该应变中原子间的键合距离不均匀，因此估计为形成有弱Zn-O键合。
此外，可以估计为弱Zn-O键合在金属氧化物的结晶性低时容易形成。在金属氧化物的结晶性高时，构成金属氧化物的锌原子与四个或五个氧原子键合。但是，有在金属氧化物的结晶性低时键合于锌原子的氧原子的个数减少的趋势。在键合于锌原子的氧原子的个数减少时，该锌原子容易缺失。就是说，可以估计为锌原子与氧原子之间产生的键合比单晶中产生的键合较弱。
通过减少上述的构成弱Zn-O键合的氧原子及锌原子，可以抑制由于热履历或电流应力而导致的氧空位的形成，因此能够提高晶体管的稳定性。注意，在仅减少构成弱Zn-O键合的氧原子而不减少构成弱Zn-O键合的锌原子的情况下，在对该锌原子附近供应氧原子时有可能再形成弱Zn-O键合。因此，优选减少构成弱Zn-O键合的锌原子及氧原子。
作为减少构成弱Zn-O键合的氧原子及锌原子的方法的一种，可以举出在形成金属氧化物之后进行真空焙烧的方法。真空焙烧是指真空气氛中进行的加热处理。通过使用涡轮分子泵等进行排气，维持真空气氛。处理室的压力为1×10-2Pa以下，优选为1×10-3Pa以下。另外，加热处理时的衬底的温度为300℃以上，优选为400℃以上。
通过进行真空焙烧，可以减少构成弱Zn-O键合的氧原子及锌原子。此外，因真空焙烧而对金属氧化物加热，因为在减少构成弱Zn-O键合的氧原子及锌原子之后构成金属氧化物的原子重新排列，所以增加与四个金属原子键合的氧原子。由此，在减少构成弱Zn-O键合的氧原子及锌原子的同时可以抑制再次形成弱Zn-O键合。
此外，在金属氧化物中存在有杂质的情况下，通过进行真空焙烧，释放金属氧化物中的水分子或氢，而可以减少OH键合。由于减少金属氧化物中的OH键合，因此提高与四个金属原子键合的氧原子的比率。另外，在释放水分子或氢时，构成金属氧化物的原子重新排列，因此增加与四个金属原子键合的氧原子。由此，可以抑制再次形成弱Zn-O键合。
如上所述，通过在形成金属氧化物之后进行真空焙烧，可以减少构成弱Zn-O键合的氧原子及锌原子。因此，通过该步骤可以提高晶体管的稳定性。此外，由于提高晶体管的稳定性，因而提高材料或形成方法的选择的自由度。
<半导体装置的制造方法>
接着，对图1所示的包括根据本发明的一个方式的晶体管200的半导体装置的制造方法参照图5至图14进行说明。此外，图5至图14中的每个附图的图A是俯视图。此外，上述每个附图的图B是对应于图A中的点划线A1-A2示出的部分的截面图，该截面图是晶体管200的沟道长度方向上的截面图。此外，上述每个附图的图C是对应于图A中的点划线A3-A4示出的部分的截面图，该截面图是晶体管200的沟道宽度方向上的截面图。此外，上述每个附图的图D是对应于图A中的点划线A5-A6示出的部分的截面图。注意，为了明确起见，在上述每个附图的图A的俯视图中省略部分构成要素。
首先，准备衬底(未图示)，在该衬底上形成绝缘体214。绝缘体214可以利用溅射法、化学气相沉积(CVD：Chemical Vapor Deposition)法、分子束外延(MBE：MolecularBeam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法或ALD(Atomic LayerDeposition：原子层沉积)法等形成。
注意，CVD法可以分为利用等离子体的等离子体CVD(PECVD：Plasma EnhancedCVD)法、利用热的热CVD(TCVD：Thermal CVD)法、利用光的光CVD(Photo CVD)法等。再者，CVD法可以根据使用的源气体分为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal Organic CVD)法。
通过利用等离子体CVD法，可以以较低的温度得到高品质的膜。另外，因为不使用等离子体，热CVD法是能够减少对被处理物造成的等离子体损伤的成膜方法。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。另外，在热CVD法中，不产生成膜时的等离子体损伤，因此能够得到缺陷较少的膜。
另外，ALD法可以利用作为原子的性质的自调节性来沉积每一层的原子，从而发挥能够形成极薄的膜、能够对纵横比高的结构形成膜、能够以针孔等的缺陷少的方式形成膜、能够形成覆盖性优良的膜及能够在低温下形成膜等的效果。此外，ALD法还包括利用等离子体的成膜方法(PEALD(Plasma Enhanced ALD)法)。通过利用等离子体，可以在更低温下进行成膜，所以有时是优选的。注意，ALD法中使用的前驱物有时包含碳等杂质。因此，利用ALD法形成的膜有时与利用其他的成膜方法形成的膜相比包含更多的碳等杂质。另外，杂质的定量可以利用X射线光电子能谱(XPS：X-ray Photoelectron Spectroscopy)进行。
不同于使从靶材等中被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的成膜方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响而具有良好的台阶覆盖性。尤其是，利用ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于要覆盖纵横比高的开口部的表面的情况等。注意，ALD法的成膜速度比较慢，所以有时优选与CVD法等成膜速度快的其他成膜方法组合而使用。
CVD法及ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法或ALD法时，可以通过调整源气体的流量比形成任意组成的膜。此外，例如，当使用CVD法及ALD法时，可以通过一边形成膜一边改变源气体的流量比来形成其组成连续变化的膜。在一边改变源气体的流量比一边形成膜时，因为不需要传送及调整压力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以缩短成膜时间。因此，有时可以提高半导体装置的生产率。
在本实施方式中，作为绝缘体214利用溅射法形成氧化铝。此外，绝缘体214也可以采用多层结构。例如，可以采用利用溅射法形成氧化铝，然后利用ALD法在该氧化铝上形成另一氧化铝的结构。或者，也可以采用利用ALD法形成氧化铝，然后利用溅射法在该氧化铝上形成另一氧化铝的结构。
接着，在绝缘体214上形成绝缘体216。绝缘体216可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为绝缘体216利用CVD法形成氧化硅。
接着，在绝缘体216中使用光刻法形成到达绝缘体214的开口。开口例如包括槽或狭缝等。此外，有时将形成有开口的区域称为开口部。在形成该开口时，可以使用湿蚀刻法，但是对微型加工来说干蚀刻法是优选的。作为绝缘体214，优选选择在对绝缘体216进行蚀刻以形成开口时用作蚀刻停止膜的绝缘体。例如，当作为形成开口的绝缘体216使用氧化硅时，绝缘体214作为用作蚀刻停止膜的绝缘体优选使用氮化硅、氧化铝、氧化铪。
此外，在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，隔着该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。此外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时不需要上述抗蚀剂曝光用掩模。此外，在去除抗蚀剂掩模时，可以进行灰化处理等干蚀刻处理或湿蚀刻处理，也可以在进行干蚀刻处理之后进行湿蚀刻处理，又可以在进行湿蚀刻处理之后进行干蚀刻处理。
或者，可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在将成为绝缘体216的绝缘膜上形成将成为硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。对将成为绝缘体216的绝缘膜进行的蚀刻既可以在去除抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。也可以在将成为绝缘体216的绝缘膜的蚀刻之后，通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型电极中的一个施加高频功率的结构。或者，也可以采用对平行平板型电极中的一个施加不同的多个高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率相同的高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率不同的高频功率的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：Inductively Coupled Plasma)蚀刻装置等。
在形成开口后，形成成为导电体205的第一导电体的导电膜。该导电膜优选包含具有抑制杂质、氧的透过的功能的导电阻挡膜。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用该导电体与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。成为导电体205的第一导电体的导电膜可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。
在本实施方式中，作为成为导电体205的第一导电体的导电膜，形成氮化钽或者在该氮化钽上层叠氮化钛的膜。通过作为导电体205的第一导电体使用这种金属氮化物，即使作为导电体205的第二导电体使用铜等容易扩散的金属，也可以抑制该金属从导电体205的第一导电体扩散到外部。
接着，在成为导电体205的第一导电体的导电膜上形成成为导电体205的第二导电体的导电膜。该导电膜可以使用溅射法、CVD法、MBE法、PLD法、ALD法等形成。在本实施方式中，作为成为导电体205的第二导电体的导电膜，形成钨、铜、铝等低电阻导电材料。
接着，通过进行CMP(Chemical Mechanical Polishing)处理，对成为导电体205的第一导电体的导电膜以及成为导电体205的第二导电体的导电膜的一部分进行抛光而去除，使绝缘体216露出。其结果是，只在开口部残留成为导电体205的第一导电体的导电膜及成为导电体205的第二导电体的导电膜。由此，可以形成其顶面平坦的包括导电体205的第一导电体及导电体205的第二导电体的导电体205(参照图5)。注意，有时由于该CMP处理而绝缘体216的一部分被去除。
此外，绝缘体216及导电体205的形成方法不局限于上述方法。例如，在绝缘体214上形成成为导电体205的导电膜并使用光刻法对该导电膜进行加工，来形成导电体205。接着，也可以以覆盖导电体205的方式设置成为绝缘体216的绝缘膜并使用CMP处理直到导电体205的一部分露出为止去除该绝缘膜的一部分，来形成导电体205及绝缘体216。
如此，通过使用CMP处理形成导电体205及绝缘体216，可以提高导电体205及绝缘体216的顶面的平坦性，从而可以提高在后工序中构成氧化物230a、氧化物230b及氧化物230c的CAAC-OS的结晶性。
接着，在绝缘体216及导电体205上形成绝缘体222。作为绝缘体222，优选形成包含铝和铪中的一方或双方的氧化物的绝缘体。此外，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。包含铝和铪中的一方或双方的氧化物的绝缘体对氧、氢及水具有阻挡性。当绝缘体222对氢及水具有阻挡性时，可以抑制晶体管200的周围的结构体所包含的氢及水通过绝缘体222扩散到晶体管200的内侧，从而可以抑制氧化物230中的氧空位的生成。
绝缘体222可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，在绝缘体222上形成绝缘体224。绝缘体224可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，优选进行加热处理。加热处理以250℃以上且650℃以下，优选以300℃以上且500℃以下，更优选以320℃以上且450℃以下进行即可。加热处理在氮或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。加热处理也可以在减压状态下进行。或者，加热处理也可以在氮或惰性气体气氛下进行加热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理。
在本实施方式中，在形成绝缘体224之后，在氮气氛下以400℃的温度进行1小时的加热处理。通过进行该加热处理，可以去除绝缘体224所包含的水、氢等杂质。此外，也可以在形成绝缘体222之后等进行加热处理。
在此，为了在绝缘体224中形成过剩氧区域，也可以在减压状态下进行包含氧的等离子体处理。包含氧的等离子体处理例如优选采用包括用来产生使用微波的高密度等离子体的电源的装置。或者，也可以包括对衬底一侧施加RF(Radio Frequency：射频)的电源。通过使用高密度等离子体可以生成高密度氧自由基，且通过对衬底一侧施加RF可以将由高密度等离子体生成的氧自由基高效地导入绝缘体224中。或者，也可以在使用这种装置进行包含惰性气体的等离子体处理之后，为填补脱离的氧而进行包含氧的等离子体处理。此外，通过适当地选择该等离子体处理的条件，可以去除绝缘体224所包含的水、氢等杂质。此时，也可以不进行加热处理。
接着，在绝缘体224上依次形成氧化膜230A以及氧化膜230B(参照图5)。优选在不暴露于大气环境的情况下连续地形成上述氧化膜。通过以不暴露于大气的方式形成氧化膜，可以防止来自大气环境的杂质或水分附着于氧化膜230A及氧化膜230B，所以可以保持氧化膜230A与氧化膜230B的界面附近的清洁。
氧化膜230A以及氧化膜230B可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
例如，在利用溅射法形成氧化膜230A以及氧化膜230B的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过增高溅射气体所包含的氧的比率，可以增加在形成的氧化膜中的过剩氧。此外，在利用溅射法形成上述氧化膜的情况下，例如可以使用上述In-M-Zn氧化物等靶材。此外，靶材与直流(DC)电源或高频(RF)电源等的交流(AC)电源连接，根据靶材的导电率可以施加需要的电力。
尤其是，在形成氧化膜230A时，有时溅射气体所包含的氧的一部分供应给绝缘体224。因此，氧化膜230A的溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。
此外，在利用溅射法形成氧化膜230B的情况下，当在溅射气体所包含的氧的比率设定为1％以上且30％以下，优选为5％以上且20％以下的状态下进行成膜时，形成氧缺乏型氧化物半导体。将氧缺乏型氧化物半导体用于沟道形成区域的晶体管可以具有较高的场效应迁移率。此外，通过边加热衬底边形成膜，可以提高该氧化膜的结晶性。但是，本发明的一个实施方式不局限于此。在使用溅射法形成成为氧化物230b氧化膜的情况下，通过在包含在溅射气体中的氧的比率为超过30％且100％以下，优选为70％以上且100％以下的条件下形成膜，形成氧过剩型氧化物半导体。将氧过剩型氧化物半导体用于沟道形成区域的晶体管可以得到比较高的可靠性。
在本实施方式中，利用溅射法使用In:Ga:Zn＝1:1:0.5[原子个数比](2:2:1[原子个数比])或1:3:4[原子个数比]的靶材形成氧化膜230A。此外，利用溅射法使用In:Ga:Zn＝4:2:4.1[原子个数比]的靶材形成氧化膜230B。上述氧化膜可以根据氧化物230所需的特性适当地选择成膜条件及原子个数比来形成。
在此，优选不暴露于大气地形成绝缘体222、绝缘体224、氧化膜230A及氧化膜230B。例如，使用多室方式的成膜装置即可。
接着，也可以进行加热处理。作为加热处理的条件，可以利用上述加热处理条件。通过进行加热处理，可以去除氧化膜230A以及氧化膜230B中的水、氢等杂质。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。
接着，将氧化膜230A及氧化膜230B加工为岛状，来形成氧化物230a及氧化物230b(参照图6)。此外，在该工序中，有时绝缘体224中的不与氧化物230a重叠的区域的厚度变薄。另外，在该工序中，也可以将绝缘体224加工为与氧化物230a重叠的岛状并使绝缘体222的一部分露出。
在此，氧化物230a及氧化物230b以其至少一部分与导电体205重叠的方式形成。或者，也可以采用氧化物230a及氧化物230b的侧面与绝缘体222的顶面所形成的角度较小的结构。在此情况下，氧化物230a及氧化物230b的侧面与绝缘体222的顶面所形成的角度优选为60°以上且小于70°。通过采用这种形状，在下面的工序中提高绝缘体256等的覆盖性，并可以减少空洞等缺陷。此外，氧化物230b的侧面优选对绝缘体222的顶面大致垂直。在氧化物230a及氧化物230b的侧面对绝缘体222的顶面大致垂直时，当设置多个晶体管200时能够实现小面积化、高密度化。
此外，在氧化物230b的侧面与氧化物230b的顶面之间具有弯曲面。就是说，侧面的端部和顶面的端部优选弯曲(以下，也称为圆形)。例如，在氧化物230b的端部，该弯曲面具有3nm以上且10nm以下，更优选为5nm以上且6nm以下的曲率半径。当端部不具有角部时，可以提高后面的成膜工序中的膜的覆盖性。
此外，该氧化膜230A以及氧化膜230B的加工可以利用光刻法进行。此外，作为该加工可以利用干蚀刻法或湿蚀刻法。利用干蚀刻法的加工适合用于微型加工。
此外，通过进行上述干蚀刻等的处理，有时起因于蚀刻气体等的杂质附着于或扩散于氧化物230a及氧化物230b等的表面或内部。作为杂质，例如有氟或氯等。
为了去除上述杂质等，进行洗涤。作为洗涤方法，有使用洗涤液等的湿式洗涤、使用等离子体的等离子处理以及使用加热处理的洗涤等，也可以适当地组合上述洗涤。
作为湿式洗涤，可以使用用碳酸水或纯水稀释草酸、磷酸或氢氟酸等而成的水溶液进行洗涤处理。或者，也可以使用纯水或碳酸水进行超声波洗涤。在本实施方式中，使用纯水或碳酸水进行超声波洗涤。
接着，也可以进行加热处理。该加热处理可以采用上述加热处理的条件。此外，优选在形成绝缘膜256A之前进行加热处理。加热处理优选在100℃以上且400℃以下的温度下进行。例如，加热处理可以在200℃的温度下进行。或者，优选在与绝缘膜256A的成膜温度相同的温度下进行。在此，成膜温度不仅用于表示形成膜时的衬底温度，还用于表示成膜装置的设定温度。例如，在200℃的温度下形成绝缘膜256A时，该加热处理的温度优选为200℃。该加热处理优选在减压下进行，例如也可以在真空气氛中进行。通过使用涡轮分子泵等进行排气，维持真空气氛。在真空气氛中，处理室的压力为1×10-2Pa以下，优选为1×10-3Pa以下。
接着，覆盖氧化物230a及氧化物230b地形成绝缘膜256A(参照图6)。绝缘膜256A可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
作为绝缘膜256A，优选使用具有抑制氢等杂质、氧的扩散的功能的绝缘膜。例如，优选通过溅射法形成氧化铝膜。通过采用溅射法并使用包含氧的气体形成氧化铝膜，可以对绝缘体224中引入氧。换言之，绝缘体224可以具有过剩氧。此外，作为绝缘膜256A，可以使用氧化铪、包含铝及铪的氧化物(铝酸铪)、包含氮化铝的绝缘体、氮化铝钛、氮化钛、氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空穴的氧化硅等。
此外，为了形成绝缘膜256A，也可以边以高温对衬底加热边形成氧化铝。形成绝缘膜256A时的衬底加热温度为200℃以上，优选为250℃以上，更优选为350℃以上即可。
另外，绝缘膜256A也可以具有叠层结构。
接着，在绝缘膜256A上形成成为伪栅极262A的伪栅极膜。
将成为伪栅极262A的伪栅极膜加工而形成伪栅极。伪栅极是指虚拟的栅电极。也就是说，通过对成为伪栅极262A的伪栅极膜进行加工，形成虚拟的栅电极，且在之后的工序中去除该伪栅极来形成由导电膜等形成的栅电极。由此，优选使用易于进行微细加工及去除处理的膜作为成为伪栅极262A的伪栅极膜。
此外，成为伪栅极262A的伪栅极膜可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。例如，可以使用绝缘体、半导体或导电体等。具体而言，可以使用如多晶硅、微晶硅、非晶硅等硅、如铝、钛、钨等金属膜等。此外，也可以使用涂敷法形成包含碳的膜、SOG(SpinOn Glass：旋涂玻璃)、树脂膜等。例如，可以举出光致抗蚀剂、聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸树脂等。通过涂敷法形成SOG、树脂膜，可以使伪栅极膜的表面平坦。如此，通过使伪栅极膜的表面平坦，容易进行微细加工及去除处理。
在下述掺杂剂的添加中，伪栅极需要保护氧化物230免受该掺杂剂的添加。由此，成为伪栅极262A的伪栅极膜优选具有充分的硬度。作为这种伪栅极膜，例如优选使用包含碳的膜。
此外，成为伪栅极262A的伪栅极膜可以使用由种类不同的膜构成的多层膜。例如，可以使用由导电膜和该导电膜上的树脂膜构成的两层结构的膜作为成为伪栅极262A的伪栅极膜。因为使用具有这种结构的伪栅极膜，例如有时在之后的CMP工序中该导电膜被用作CMP处理的停止膜。此外，因为有时可以检测出CMP处理的终止点，所以可以降低加工的不均匀性。
接着，使用光刻法蚀刻成为伪栅极262A的伪栅极膜，以形成伪栅极262A(参照图7)。伪栅极262A的至少一部分与导电体205及氧化物230重叠。
另外，也可以在形成伪栅极262A之后进行加热处理来使伪栅极262A硬化。尤其是，在伪栅极262A具有纵横比高的形状时，可以预先使伪栅极262A硬化来防止伪栅极262A的变形。
接着，将伪栅极262A用作掩模对氧化物230b添加掺杂剂257(参照图7)。由此，在氧化物230b的不与伪栅极262A重叠的区域中形成包含掺杂剂257的层253a及层253b。如此，根据伪栅极262A的沟道长度方向的长度，可以控制层253a和层253b之间的距离。
作为掺杂剂257的添加方法，可以使用：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；以及等离子体浸没离子注入法等。当进行质量分离时，可以严密地控制添加的离子种及其浓度。另一方面，当不进行质量分离时，可以在短时间内添加高浓度的离子。另外，也可以利用生成原子或分子的簇而进行离子化的离子掺杂法。注意，也可以将掺杂剂换称为离子、供体、受体、杂质或元素等。
作为掺杂剂257可以使用形成上述氧空位的元素或者与氧空位键合的元素等。作为这种元素，典型为硼或磷。另外，可以使用氢、碳、氮、氟、硫、氯、钛及稀有气体等。作为稀有气体的典型例子，有氦、氖、氩、氪以及氙等。另外，可以添加选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等金属元素中的任一个或多个。在上述金属元素中作为掺杂剂257优选使用的是硼及磷。在将硼及磷用作掺杂剂257时可以使用非晶硅或低温多晶硅的生产线的装置，由此可以降低设备投资。
特别是，作为掺杂剂257，优选使用容易形成氧化物的元素。作为该元素，典型地有硼、磷、铝、镁等。
在添加掺杂剂257时使用的源气体可以使用包含上述杂质元素的气体。当供应硼时，典型地可以使用B2H6气体或BF3气体等。此外，当供应磷时，典型地可以使用PH3气体。此外，也可以使用由稀有气体稀释这些源气体的混合气体。
除了上述以外，作为源气体，可以使用CH4、N2、NH3、AlH3、AlCl3、SiH4、Si2H6、F2、HF、H2及稀有气体等。此外，离子源不局限于气体，也可以使液体或固体汽化并将其用作离子源。
通过根据绝缘膜256A及氧化物230b的组成、密度、厚度等设定加速电压或剂量等的条件，可以控制掺杂剂257的添加。尤其是，优选对掺杂剂257供应充分能量，以掺杂剂257能够贯通绝缘膜256A的不与伪栅极262A接触的部分。
掺杂剂257的添加量优选比下述掺杂剂258的添加量多。因此，可以形成元素以比层252更高的浓度被注入的层253。另外，也可以以比掺杂剂258更高的加速电压添加掺杂剂257。由此，可以形成元素分布到比层252更深的位置的层253。
此外，在图7中，以大致垂直于绝缘体214的顶面的方式对其添加掺杂剂257，但是不局限于此，也可以以倾斜于绝缘体214的顶面的方式对其添加掺杂剂257。通过以倾斜于绝缘体214的顶面的方式添加掺杂剂，可以容易在与伪栅极262A重叠的区域的一部分形成层253a及层253b。
另外，在本实施方式的制造方法中，掺杂剂257隔着绝缘膜256A对氧化物230添加。由于采用该制造方法，对绝缘膜256A也添加掺杂剂257。就是说，氧化物230及绝缘膜256A都具有掺杂剂257所包含的元素。另外，在绝缘膜256A具有过剩氧的情况下，有时由于掺杂剂257可以抑制向外部的过剩氧的扩散。此外，有时设置在氧化物230b及绝缘膜256A下的氧化物230a、绝缘体224及绝缘体222也被添加掺杂剂257。因此，有时氧化物230a、绝缘体224及绝缘体222包含掺杂剂257所含的元素。
接着，去除伪栅极262A的一部分(以下，有时称为缩小处理)来形成伪栅极262B(参照图8)。伪栅极262B具有缩小伪栅极262A的形状。由此，如图8B所示，可以使氧化物230b中的不形成层253的区域的一部分从伪栅极262B露出。该氧化物230b中的没有形成层253的区域的一部分在后面工序中被添加掺杂剂258并成为层252。换言之，氧化物230b中的与伪栅极262B重叠的区域成为被用作沟道形成区域的区域234。
作为缩小处理，例如可以进行使用自由基状态的氧(氧自由基)的灰化处理。注意，只要是将伪栅极262A加工为更加微型的图案的处理，缩小处理则不局限于上述灰化处理。例如，可以利用含氧气氛下的等离子体处理或加热处理、在暴露于臭氧气氛的状态下照射紫外光的处理、干蚀刻处理或者湿蚀刻处理等。注意，因为晶体管200的沟道长度取决于伪栅极262B，所以作为该缩小处理优选使用控制性高的处理。
通过缩小处理，可以缩小伪栅极262A的A1-A2方向的长度，即曝光装置的分辨限度以下，例如为分辨限度的1/2以下，优选为1/3以下的线宽。因此，例如，晶体管200的沟道长度可以为1nm以上且60nm以下，优选为15nm以上且40nm以下。如此，通过缩短沟道长度，可以增大晶体管200的通态电流、实现良好的S值并提高频率特性。
接着，将伪栅极262B用作掩模对氧化物230b添加掺杂剂258(参照图9)。由此，在氧化物230b的不与伪栅极262B重叠且不形成有层253的区域中形成包含掺杂剂258的层252a及层252b。如此，根据伪栅极262B的A1-A2方向的宽度，可以控制层252a和层252b之间的距离，即晶体管200的沟道长度。
掺杂剂258的添加方法可以与上述掺杂剂257的添加方法相同。此时，优选对掺杂剂258供应充分能量，以掺杂剂258能够贯通绝缘膜256A的不与伪栅极262B接触的部分。与掺杂剂257相同，作为掺杂剂258可以使用形成上述氧空位的元素或者与氧空位键合的元素等。注意，掺杂剂258的添加量优选比掺杂剂257的添加量少。
此外，在图9中，以大致垂直于绝缘体214的顶面的方式对其添加掺杂剂258，但是不局限于此，也可以以倾斜于绝缘体214的顶面的方式对其添加掺杂剂258。通过以倾斜于绝缘体214的顶面的方式添加掺杂剂，有时可以在与伪栅极262B重叠的区域的一部分形成层252a及层252b。
另外，在本实施方式的制造方法中，掺杂剂258隔着绝缘膜256A对氧化物230添加。由于采用该制造方法，对绝缘膜256A也添加掺杂剂258。就是说，氧化物230b及绝缘膜256A都具有掺杂剂258所包含的元素。另外，在绝缘膜256A具有过剩氧的情况下，有时由于掺杂剂258可以抑制向外部的过剩氧的扩散。另外，因为对层253也添加掺杂剂258，所以层253有时包含掺杂剂258所含的元素。此外，有时设置在氧化物230b及绝缘膜256A下的氧化物230a、绝缘体224及绝缘体222也被添加掺杂剂258。因此，有时氧化物230a、绝缘体224及绝缘体222包含掺杂剂258所含的元素。
如上所述，通过以伪栅极262A及伪栅极262B为掩模形成层252及层253，可以自对准地将在后面工序中形成的导电体260配置在层253a与层253b之间，并且可以自对准地将导电体260重叠在层252a及层252b上。
另外，也可以在添加掺杂剂257之后或添加掺杂剂258之后进行加热处理。通过该加热处理，有时可以由层253所含的氧空位俘获被用作沟道形成区域的区域234所含的氢。由此，可以实现晶体管200的稳定的电特性，并且提高晶体管200的可靠性。此外，该加热处理也可以在此后工序进行。
接着，以覆盖绝缘膜256A及伪栅极262B的方式形成绝缘膜266A(参照图10)。绝缘膜266A可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
作为绝缘膜266A，优选使用具有抑制氢等杂质及氧的扩散的功能的绝缘膜。例如，优选通过溅射法形成氧化铝膜。通过采用溅射法并使用包含氧的气体形成氧化铝膜，可以对绝缘体224中引入氧。换言之，绝缘体224可以具有过剩氧。
此外，为了形成绝缘膜266A，也可以边以高温对衬底加热边形成氧化铝。形成绝缘膜266A时的衬底加热温度为200℃以上，优选为250℃以上，更优选为350℃以上即可。此时，在形成绝缘膜266A之前使用ALD法形成氧化铝的情况下，可以防止以上述温度形成绝缘膜266A时的伪栅极262B的变形。
在后面工序中，去除伪栅极262B及绝缘膜266A的与伪栅极262B接触的部分来形成开口263。就是说，可以根据绝缘膜266A的厚度控制开口263的尺寸。这里，层252及层253相对于伪栅极262B的配置自对准地被形成。可以以伪栅极262B的位置为中心控制开口263的尺寸。因此，通过增大开口263，能够使导电体260与层252重叠。通过进一步增大开口263，也能够使导电体260与层253重叠。如此，可以防止在氧化物230的沟道形成区域和源区域或漏区域之间形成偏置区域，因而能够抑制有效的沟道长度大于导电体260的宽度。由此，可以增大晶体管200的通态电流、实现良好的S值并提高频率特性。注意，开口263的尺寸，即晶体管200的重叠区域的尺寸可以根据晶体管200被要求的电特性适当地设定。
接着，在绝缘膜256A、绝缘膜266A及伪栅极262B上形成绝缘膜280A(参照图10)。绝缘膜280A可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，直到伪栅极262B的一部分露出为止去除绝缘膜280A、绝缘膜266A及伪栅极262B的一部分，以形成绝缘体280、绝缘体266B及伪栅极262(参照图11)。绝缘体280、绝缘体266B及伪栅极262优选利用CMP处理形成。
此外，例如，在伪栅极262B如上所述那样由导电膜和该导电膜上的树脂膜的两层膜构成的情况下，有时在CMP工序中该导电膜被用作CMP处理的停止膜。此外，因为有时可以检测出该导电膜的CMP处理的终止点，所以可以减少伪栅极262的高度的不均匀。如图11B所示，伪栅极262的顶面与绝缘体266B及绝缘体280的顶面大致对齐。
接着，去除伪栅极262和绝缘膜256A及绝缘膜266A中的从绝缘体280露出的部分，以形成开口263(参照图12)。通过以绝缘体280为掩模进行湿蚀刻、干蚀刻或灰化等处理，可以去除伪栅极262、绝缘膜256A及绝缘膜266A。或者，可以适当地组合上述处理。例如，也可以在进行灰化处理之后进行湿蚀刻处理等。通过去除绝缘膜266A的一部分来形成绝缘体266，通过去除绝缘膜256A的一部分来形成绝缘体256。通过去除伪栅极262、绝缘膜256A的一部分及绝缘膜266A的一部分，使氧化物230b的表面的一部分(包括层252及层253)从开口263露出。
伪栅极262的去除与绝缘膜256A及绝缘膜266A中的从绝缘体280露出的部分的去除不一定需要同时进行。例如，以绝缘膜256A为蚀刻停止膜去除伪栅极262及绝缘膜266A中的从绝缘体280露出的部分，然后去除绝缘膜256A中的从绝缘体280露出的部分。
接着，也可以进行加热处理。作为加热处理的条件，可以利用上述加热处理条件。通过进行加热处理，可以经过开口263去除氧化物230a以及氧化物230b中的水、氢等杂质。例如，可以在氮气氛下以600℃的温度进行加热处理。
另外，也可以在形成氧化膜230C之前使用离子注入法、离子掺杂法、等离子体处理法和等离子体浸没离子注入法中的一个或多个方法对氧化物230b及绝缘体280添加氧。此时，通过使用离子化了的源气体进行质量分离而将其添加的离子注入法，可以对氧化物230b及绝缘体280以较高控制性供应氧，所以是优选的。
接着，优选在形成氧化膜230C之前进行加热处理。加热处理优选在100℃以上且400℃以下的温度下进行。例如，加热处理可以在200℃的温度下进行。或者，优选在与氧化膜230C的成膜温度相同的温度下进行。在此，成膜温度不仅用于表示形成膜时的衬底温度，还用于表示成膜装置的设定温度。例如，在300℃的温度下形成氧化膜230C时，该加热处理的温度优选为300℃。该加热处理优选在减压下进行，例如也可以在真空气氛中进行。通过使用涡轮分子泵等进行排气，维持真空气氛。在真空气氛中，处理室的压力为1×10-2Pa以下，优选为1×10-3Pa以下。
接着，以嵌入开口263的方式形成氧化膜230C(参照图13)。此外，优选在进行上述加热处理后不暴露于大气地连续形成氧化膜230C。例如，优选使用下述多室式成膜装置等在不同处理室中连续进行加热处理及成膜处理。通过进行这种处理，可以去除吸附在如氧化物230a及氧化物230b的表面等的水分、氢及碳等的杂质，以进一步降低如氧化物230a及氧化物230b中的水分浓度及氢浓度。该通过加热处理被去除的杂质包括包含氢与碳的键合的杂质或氢与氧的键合的杂质等。再者，通过不暴露于外气地连续进行加热处理及成膜处理，可以防止氢等杂质再次侵入氧化物230。
氧化膜230C可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。成为氧化膜230C的氧化膜可以根据氧化膜230C所需的特性利用与氧化膜230A或氧化膜230B相同的成膜方法形成。作为氧化膜230C，可以使用In-Ga-Zn氧化物或不包含In的氧化物。作为不包含In的氧化物，可以使用Ga-Zn氧化物或氧化镓等。另外，作为氧化膜230C，也可以使用In-Ga-Zn氧化物和不包含In的氧化物的叠层结构。利用溅射法使用In:Ga:Zn＝1:3:4[原子个数比]、4:2:4.1[原子个数比]、Ga:Zn＝2:1[原子个数比]或Ga:Zn＝2:5[原子个数比]的靶材形成氧化膜230C。在本实施方式中，作为氧化膜230C利用溅射法使用1:3:4[原子个数比]的靶材形成成为氧化物230c的氧化膜。
此外，氧化膜230C也可以具有由第一氧化膜和第一氧化膜上的第二氧化膜构成的叠层结构，而且也可以使用与形成氧化膜230B时使用的靶材相同的靶材来形成第一氧化膜，并且使用与形成氧化膜230A时使用的靶材相同的靶材来形成第二氧化膜。
优选边对衬底进行加热边形成氧化膜230C。此时，通过将衬底温度设定为300℃以上，可以减少氧化物230a、氧化物230b及氧化膜230C中的氧空位。此外，例如，可以在与后面描述的绝缘膜250A的成膜温度相同的温度下形成氧化膜230C。通过如此边对衬底加热边形成氧化膜230C，也可以提高氧化物230a、氧化物230b及氧化膜230C的结晶性。
尤其是，在形成氧化膜230C时，有时溅射气体所包含的氧的一部分被供应给氧化物230a及氧化物230b。因此，氧化膜230C的溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。此外，通过边对衬底加热边形成膜，可以提高该氧化膜的结晶性。
接着，优选在形成绝缘膜250A之前进行加热处理。加热处理优选在100℃以上且400℃以下的温度下进行。例如，加热处理可以在200℃的温度下进行。或者，优选在与绝缘膜250A的成膜温度相同的温度下进行。在此，成膜温度不仅用于表示形成膜时的衬底温度，还用于表示成膜装置的设定温度。例如，在350℃的温度下形成绝缘膜250A时，该加热处理的温度优选为350℃。该加热处理优选在减压下进行，例如也可以在真空气氛中进行。通过使用涡轮分子泵等进行排气，维持真空气氛。在真空气氛中，处理室的压力为1×10-2Pa以下，优选为1×10-3Pa以下。
接着，形成绝缘膜250A。绝缘膜250A可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。作为绝缘膜250A优选利用ALD法形成氧化硅、氧化铪或氧化镓等。例如，作为绝缘膜250A，可以利用氧化硅和氧化硅上的氧化镓的叠层膜。注意，形成绝缘膜250A时的成膜温度优选为300℃以上且低于450℃，优选为300℃以上且低于400℃，进一步优选为350℃左右。例如，通过在350℃的温度下形成绝缘膜250A，可以形成杂质少的绝缘体。
此外，通过使用微波激发氧，生成高密度氧等离子体，将绝缘膜250A暴露于该氧等离子体，可以对绝缘膜250A引入氧。
此外，也可以进行加热处理。可以使用上述加热处理条件进行加热处理。通过该加热处理，可以降低绝缘膜250A中的水分浓度及氢浓度。
接着，形成导电膜260Aa及导电膜260Ab(参照图13)。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成导电膜260Aa及导电膜260Ab。例如，优选利用CVD法。在本实施方式中，利用ALD法形成导电膜260Aa，利用CVD法形成导电膜260Ab。
接着，通过利用CMP处理直到绝缘体280露出为止对氧化膜230C、绝缘膜250A、导电膜260Aa及导电膜260Ab进行抛光，形成氧化物230c、绝缘体250及导电体260(导电体260a及导电体260b)(参照图14)。
接着，也可以进行加热处理。作为加热处理的条件，可以利用上述加热处理条件。通过进行该加热处理，可以降低绝缘体280中的水分浓度及氢浓度。另外，优选在形成成为绝缘体274的绝缘膜之前进行加热处理。加热处理优选在100℃以上且400℃以下的温度下进行。例如，加热处理可以在200℃的温度下进行。或者，优选在与该绝缘膜的成膜温度相同的温度下进行。在此，成膜温度不仅用于表示形成膜时的衬底温度，还用于表示成膜装置的设定温度。例如，在250℃的温度下形成该绝缘膜时，该加热处理的温度优选为250℃。该加热处理优选在减压下进行，例如也可以在真空气氛中进行。通过使用涡轮分子泵等进行排气，维持真空气氛。在真空气氛中，处理室的压力为1×10-2Pa以下，优选为1×10-3Pa以下。
接着，也可以在绝缘体280上形成成为绝缘体274的绝缘膜(参照图14)。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为绝缘体274的绝缘膜。作为成为绝缘体274的绝缘膜，例如，优选通过溅射法形成氧化铝膜。通过利用溅射法形成氧化铝膜，有时可以抑制绝缘体280所具有的氢扩散到氧化物230。
通过利用溅射法在包含氧的气氛下形成绝缘体274，也可以一边形成绝缘体274一边对绝缘体280添加氧。在此，氧例如作为氧自由基添加，但是被添加时的氧的状态不局限于此。氧可以作为氧原子或氧离子等添加。可以利用后面的工序的加热处理等使氧扩散，由此能够有效地对氧化物230供应氧。
注意，在形成绝缘体274时，优选进行衬底加热。衬底加热的温度优选高于100℃且为300℃以下。更优选为以120℃以上且250℃以下的温度进行加热。通过使衬底温度高于100℃，可以去除氧化物230中的水。此外，可以防止表面吸附水附着在所形成的膜上。
另外，通过将晶体管200夹在绝缘体274与绝缘体222之间，可以不使氧向外方扩散而使绝缘体280、绝缘体224及氧化物230包含大量氧。并且，可以防止水或氢等杂质从绝缘体274的上方及绝缘体222的下方混入，并减少绝缘体280、绝缘体224及氧化物230中的杂质浓度。
接着，也可以进行加热处理。作为加热处理的条件，可以利用上述加热处理条件。通过进行该加热处理，可以降低绝缘体280中的水分浓度及氢浓度。另外，通过进行该加热处理可以扩散绝缘体280所含的氧。
如上所述，在本实施方式中，以覆盖氧化物230b的方式设置有绝缘体256及绝缘体266，因此，在该加热处理中对绝缘体280添加的氧不直接侵入氧化物230b。此外，由于以与导电体260及绝缘体280的顶面接触的方式设置有绝缘体274，所以在该加热处理中对绝缘体280添加的氧扩散不到外部。在此，在该加热处理中，对绝缘体280添加的氧有时经过与绝缘体280的侧面接触的氧化物230c扩散到氧化物230b。尤其是，在作为氧化物230c使用CAAC-OS时，有时氧化物230c中的层状结晶沿着开口263的侧面及底面排列。由此，有时扩散到氧化物230c中的氧沿着该层状结晶扩散到氧化物230b。
当在形成绝缘体274时进行衬底加热的情况下，有时该衬底加热能够将氧从绝缘体280扩散到氧化物230。此时，也可以不进行上述加热处理。
在上述工序中，在形成绝缘体274的同时对绝缘体280添加氧，但是本实施方式不局限于此。例如，也可以在形成绝缘体274之前使用离子注入法、离子掺杂法、等离子体处理法和等离子体浸没离子注入法中的一个或多个方法对绝缘体280添加氧。此时，通过使用离子化了的源气体进行质量分离而将其添加的离子注入法，可以对绝缘体280以较高控制性供应氧，所以是优选的。此外，也可以使用离子注入法、离子掺杂法、等离子体处理法和等离子体浸没离子注入法中的一个或多个方法对绝缘体280添加氧，并且在形成绝缘体274的同时对绝缘体280添加氧。
接着，也可以在绝缘体274上形成成为绝缘体281的绝缘膜。可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成成为绝缘体281的绝缘膜(参照图14)。
接着，在绝缘体256、绝缘体266、绝缘体280、绝缘体274及绝缘体281中形成到达层253a及层253b的开口。使用光刻法形成该开口即可。
接着，形成成为绝缘体241的绝缘膜，并对该绝缘膜进行各向异性蚀刻来形成绝缘体241。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成该绝缘膜。作为成为绝缘体241的绝缘膜，优选使用具有抑制氧的透过的功能的绝缘膜。例如，优选通过ALD法形成氧化铝膜。另外，可以通过ALD法或CVD法形成氮化硅膜。通过ALD法形成氮化硅膜的情况下，可以使用包含硅及卤素的前驱物或氨基硅烷类的前驱物。作为包含硅及卤素的前驱物，可以使用SiCl4、SiH2Cl2、Si2Cl6及Si3Cl8等。另外，作为氨基硅烷类的前驱物，可以使用一价、二价或三价的氨基硅烷类。另外，作为氮化气体可以使用氨或肼。此外，作为各向异性蚀刻，例如进行干蚀刻法等，即可。通过使开口的侧壁部具有这种结构，可以抑制来自外部的氧的透过，并防止接下来要形成的导电体240a及导电体240b的氧化。此外，可以防止水、氢等杂质从导电体240a及导电体240b扩散到外部。
接着，形成成为导电体240a及导电体240b的导电膜。成为导电体240a及导电体240b的导电膜优选是包含具有抑制水、氢等杂质的扩散的功能的导电体的叠层结构。例如，可以使用氮化钽、氮化钛等与钨、钼、铜等的叠层。成为导电体240的导电膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，通过进行CMP处理，去除成为导电体240a及导电体240b的导电膜的一部分，使绝缘体281露出。其结果是，只在上述开口残留该导电膜，由此可以形成其顶面平坦的导电体240a及导电体240b(参照图1)。注意，绝缘体281的一部分有时因该CMP处理而被去除。
通过上述工序，可以制造包括图1所示的晶体管200的半导体装置。如图5至图14所示，通过使用本实施方式所示的半导体装置的制造方法可以制造晶体管200。
通过本发明的一个方式，可以提供一种通态电流大的半导体装置。此外，通过本发明的一个方式，可以提供一种具有高频率特性的半导体装置。此外，通过本发明的一个方式，可以提供一种高可靠性的半导体装置。此外，通过本发明的一个方式，可以提供一种能够实现微型化或高集成化的半导体装置。此外，通过本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。此外，通过本发明的一个方式，可以提供一种关态电流小的半导体装置。此外，通过本发明的一个方式，可以提供一种功耗得到降低的半导体装置。此外，通过本发明的一个方式，可以提供一种生产率高的半导体装置。
<半导体装置的变形例子>
以下，使用图15至图19说明与上述<半导体装置的结构例子>所示的半导体装置不同的包括根据本发明的一个方式的晶体管200的半导体装置以及该半导体装置的制造方法的一个例子。
图15至图19中的每个附图的图A是俯视图。此外，上述每个附图的图B是对应于图A中的点划线A1-A2示出的部分的截面图，该截面图是晶体管200的沟道长度方向上的截面图。此外，上述每个附图的图C是对应于图A中的点划线A3-A4示出的部分的截面图，该截面图是晶体管200的沟道宽度方向上的截面图。此外，上述每个附图的图D是对应于图A中的点划线A5-A6示出的部分的截面图，该截面图是晶体管200的沟道宽度方向上的截面图。为了明确起见，在上述每个附图的图A的俯视图中省略部分构成要素。
在图15至图19所示的半导体装置中，对具有与<半导体装置的结构例子>所示的半导体装置(参照图1)的构成要素相同的功能的构成要素附加相同的附图标记。在本节中，作为晶体管200的构成材料可以使用在<半导体装置的结构例子>中进行了详细说明的材料。
图15所示的晶体管200的与图1所示的晶体管200不同之处在于不包括绝缘体266，绝缘体280与绝缘体256接触。
图15所示的半导体装置的制造方法中的到形成伪栅极262B而添加掺杂剂258的工序与图1所示的半导体装置的制造方法相同。由此，可以参照图5至图9的半导体装置的制造方法。
接着，以覆盖绝缘膜256A及伪栅极262B的方式形成成为伪膜267A的膜。成为伪膜267A的膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。因为成为伪膜267A的膜最终被去除，所以优选使用易于进行微细加工及去除处理的膜。例如，能够使用可用于绝缘体266的绝缘体。注意，优选使用在后面工序被去除时相对于绝缘体280及绝缘膜256A具有充分大的蚀刻速率的绝缘体。
接着，对成为伪膜267A的膜进行各向异性蚀刻，以仅残留该膜的与伪栅极262B的侧壁接触的部分的方式形成伪膜267A(参照图16)。作为各向异性蚀刻，例如进行干蚀刻法等，即可。
在后面工序中，去除伪栅极262B及伪膜267A来形成开口263。就是说，可以根据伪膜267A的厚度控制开口263的尺寸。这里，层252及层253相对于伪栅极262B的配置自对准地被形成。可以以伪栅极262B的位置为中心控制开口263的尺寸。因此，通过增大开口263，能够使导电体260与层252重叠。通过进一步增大开口263，也能够使导电体260与层253重叠。如此，可以防止在氧化物230的沟道形成区域和源区域或漏区域之间形成偏置区域，因而能够抑制有效的沟道长度大于导电体260的宽度。由此，可以增大晶体管200的通态电流、实现良好的S值并提高频率特性。注意，开口263的尺寸，即晶体管200的重叠区域的尺寸可以根据晶体管200被要求的电特性适当地设定。
接着，进行与图10所示的处理相同的处理，在绝缘膜256A、伪膜267A及伪栅极262B上形成绝缘膜280A。
接着，进行与图11所示的处理相同的处理，直到伪栅极262B的一部分露出为止去除绝缘膜280A、伪膜267A及伪栅极262B的一部分，以形成绝缘体280、伪膜267及伪栅极262(参照图17)。绝缘体280、伪膜267及伪栅极262优选利用CMP处理形成。
接着，去除伪栅极262、伪膜267及绝缘膜256A中的从绝缘体280露出的部分，以形成开口263(参照图18)。通过以绝缘体280为掩模进行湿蚀刻、干蚀刻或灰化等处理，可以去除伪栅极262、伪膜267及绝缘膜256A。或者，可以适当地组合上述处理。例如，也可以在进行灰化处理之后进行湿蚀刻处理等。在此，通过去除绝缘膜256A的一部分来形成绝缘体256。通过去除伪栅极262、伪膜267及绝缘膜256A的一部分，使氧化物230b的表面的一部分(包括层252及层253)从开口263露出。
在此，优选的是，以绝缘体280及绝缘膜256A为蚀刻停止膜去除伪栅极262及伪膜267，然后以绝缘体280为掩模去除绝缘膜256A中的从绝缘体280露出的部分。通过上述工序去除伪栅极262、伪膜267及绝缘膜256A中的从绝缘体280露出的部分，可以形成开口263而不对开口263的侧壁过度进行蚀刻。
图15所示的半导体装置的制造方法的之后工序与图1所示的半导体装置的制造方法相同。由此，可以参照图13及图14所示的半导体装置的制造方法。
图19所示的晶体管200的与图1所示的晶体管200不同之处在于绝缘体256、绝缘体266及绝缘体280的侧面与氧化物230b的顶面之间的角度大于90°。
在有关图7所示的上述半导体装置的制造方法的记载中，伪栅极262A的侧面大致与氧化物230b的顶面垂直。另一方面，在伪栅极262A的侧面与氧化物230b的顶面之间的角度小于90°，即伪栅极262A的截面形状具有锥形状时，绝缘体256、绝缘体266及绝缘体280的截面形状为如图19所示的反锥形状。另外，氧化物230c、绝缘体250及导电体260的截面形状为锥形状。
以上，本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而实施。
(实施方式2)
在本实施方式中，参照图20及图21说明半导体装置的一个方式。
[存储装置1]
图20示出使用作为本发明的一个方式的电容器的半导体装置(存储装置)的一个例子。在本发明的一个方式的半导体装置中，晶体管200设置在晶体管300的上方，电容器100设置在晶体管300及晶体管200的上方。此外，作为晶体管200，可以使用上述实施方式所说明的晶体管200等。
晶体管200是其沟道形成在包含氧化物半导体的半导体层中的晶体管。因为晶体管200的关态电流小，所以通过将其用于存储装置，可以长期保持存储内容。换言之，由于不需要刷新工作或刷新工作的频率极低，所以可以充分降低存储装置的功耗。
在图20所示的半导体装置中，布线1001与晶体管300的源极电连接，布线1002与晶体管300的漏极电连接。此外，布线1003与晶体管200的源极和漏极中的一个电连接，布线1004与晶体管200的第一栅极电连接，布线1006与晶体管200的第二栅极电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接，布线1005与电容器100的另一个电极电连接。
此外，通过将图20所示的存储装置配置为矩阵状，可以构成存储单元阵列。
<晶体管300>
晶体管300设置在衬底311上，并包括：用作栅电极的导电体316、用作栅电极的绝缘体315、由衬底311的一部分构成的半导体区域313；以及用作源区域或漏区域的低电阻区域314a及低电阻区域314b。晶体管300可以是p沟道型或n沟道型。
在此，在图20所示的晶体管300中，形成沟道的半导体区域313(衬底311的一部分)具有凸形状。此外，以隔着绝缘体315覆盖半导体区域313的侧面及顶面的方式设置导电体316。此外，导电体316可以使用调整功函数的材料。因为利用半导体衬底的凸部，所以这种晶体管300也被称为FIN型晶体管。此外，也可以以与凸部的上表面接触的方式具有用来形成凸部的掩模的绝缘体。此外，虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸部的半导体膜。
注意，图20所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
<电容器100>
在电容器100设置在晶体管200的上方。电容器100包括用作第一电极的导电体110、用作第二电极的导电体120及用作介电质的绝缘体130。
此外，例如，可以同时形成设置在导电体240上的导电体112及导电体110。此外，导电体112用作与电容器100、晶体管200或晶体管300电连接的插头或者布线。
在图20中，导电体112及导电体110具有单层结构，但是不局限于该结构，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体之间的紧密性高的导电体。
此外，绝缘体130例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪等，并以叠层或单层设置。
例如，绝缘体130优选使用氧氮化硅等介电强度高的材料和高介电常数(high-k)材料的叠层结构。通过采用该结构，电容器100可以包括高介电常数(high-k)的绝缘体来确保充分的电容，并可以包括介电强度高的绝缘体来提高介电强度，从而可以抑制电容器100的静电破坏。
注意，作为高介电常数(high-k)材料(相对介电常数高的材料)的绝缘体，有氧化镓、氧化铪、氧化锆、具有铝及铪的氧化物、具有铝及铪的氧氮化物、具有硅及铪的氧化物、具有硅及铪的氧氮化物或具有硅及铪的氮化物等。
另一方面，作为介电强度高的材料(相对介电常数低的材料)，有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
<布线层>
在各结构体之间也可以设置有包括层间膜、布线及插头等的布线层。此外，布线层可以根据设计而设置为多个层。在此，在具有插头或布线的功能的导电体中，有时使用同一附图标记表示多个结构。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
例如，在晶体管300上，作为层间膜依次层叠地设置有绝缘体320、绝缘体322、绝缘体324及绝缘体326。此外，与电容器100或晶体管200电连接的导电体328及导电体330等嵌入绝缘体320、绝缘体322、绝缘体324及绝缘体326中。此外，导电体328及导电体330被用作插头或布线。
此外，用作层间膜的绝缘体可以被用作覆盖其下方的凹凸形状的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，也可以通过利用化学机械抛光(CMP)法等的平坦化处理实现平坦化。
可以在绝缘体326及导电体330上设置布线层。例如，在图20中，依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356用作插头或布线。
同样地，在绝缘体210、绝缘体212、绝缘体214及绝缘体216中填充有导电体218及构成晶体管200的导电体(导电体205)等。此外，导电体218用作与电容器100或晶体管300电连接的插头或布线。再者，导电体120及绝缘体130上设置有绝缘体150。
作为能够用作层间膜的绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物、金属氮氧化物等。
例如，通过将相对介电常数低的材料用于用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
例如，绝缘体150、绝缘体212、绝缘体352及绝缘体354等优选具有相对介电常数低的绝缘体。例如，该绝缘体优选含有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。或者，该绝缘体优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅和树脂的叠层结构。由于氧化硅及氧氮化硅具有热稳定性，因此通过将其与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸等。
另外，优选的是，设置在导电体112或导电体120上的绝缘体130和绝缘体150中的一方或双方的电阻率为1.0×1012Ωcm以上且1.0×1015Ωcm以下，优选为5.0×1012Ωcm以上且1.0×1014Ωcm以下，更优选为1.0×1013Ωcm以上且5.0×1013Ωcm以下。通过将绝缘体130和绝缘体150中的一方或双方为具有上述电阻率的绝缘体，该绝缘体维持绝缘性的同时使积累晶体管200、晶体管300、电容器100及导电体112、导电体120等的布线之间的电荷分散，能够该电荷导致的晶体管及包括该晶体管的存储装置的特性不良、静电破坏，所以是优选的。作为这种绝缘体，可以使用氮化硅或氮氧化硅。
另外，作为具有上述电阻率的绝缘体，也可以在导电体112的下层设置绝缘体140。在此情况下，在绝缘体281上形成绝缘体140，在绝缘体140、绝缘体281、绝缘体274、绝缘体280、绝缘体266、绝缘体256、绝缘体224、绝缘体222等中形成开口部，来在该开口部内形成绝缘体241并形成与晶体管200、导电体218等电连接的导电体240即可。绝缘体140可以使用与绝缘体130或绝缘体150同样的材料。
此外，通过由具有抑制氢等杂质及氧透过的功能的绝缘体围绕使用氧化物半导体的晶体管，可以使晶体管的电特性稳定。因此，作为绝缘体210及绝缘体350等，使用具有抑制氢等杂质及氧的透过的功能的绝缘体，即可。
作为具有抑制氢等杂质及氧透过的功能的绝缘体，例如可以以单层或叠层使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体。具体而言，作为具有抑制氢等杂质及氧透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
作为能够用于布线、插头的导电体优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟以及钌等的金属元素中的一种以上的材料。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
例如，作为导电体328、导电体330、导电体356、导电体218及导电体112等，可以以单层或叠层使用由上述材料形成的金属材料、合金材料、金属氮化物材料或金属氧化物材料等的导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料形成。通过使用低电阻导电材料可以降低布线电阻。
《设置有氧化物半导体的层的布线或插头》
注意，在将氧化物半导体用于晶体管200时，有时在氧化物半导体附近设置具有过剩氧区域的绝缘体。在此情况下，优选在该具有过剩氧区域的绝缘体和设置于该具有过剩氧区域的绝缘体的导电体之间设置具有阻挡性的绝缘体。
例如，在图20中，优选在绝缘体224和导电体240之间设置绝缘体241。尤其是，绝缘体241优选与夹持具有过剩氧区域的绝缘体224的绝缘体222、绝缘体256及绝缘体266接触地设置。通过使绝缘体241与绝缘体222、绝缘体256及绝缘体266接触地设置，绝缘体224可以具有由具有阻挡性的绝缘体密封的结构。再者，绝缘体241优选与绝缘体280及绝缘体281的一部分接触。在绝缘体241延伸到绝缘体280及绝缘体281时，可以进一步抑制氧及杂质的扩散。
也就是说，通过设置绝缘体241，可以抑制绝缘体224所具有的过剩氧被导电体240吸收。此外，通过具有绝缘体241，可以抑制作为杂质的氢经过导电体240扩散到晶体管200。
此外，作为绝缘体241，优选使用具有抑制水或氢等的杂质及氧的扩散的功能的绝缘材料。例如，优选使用氧化铝或氧化铪等。此外，例如还可以使用氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕或氧化钽等的金属氧化物、氮氧化硅或氮化硅等。
以上是对结构例子的说明。通过采用本结构，可以在使用具有包含氧化物半导体的晶体管的半导体装置中抑制电特性变动的同时提高可靠性。此外，可以提供一种包含通态电流大的氧化物半导体的晶体管。此外，可以提供一种包含关态电流小的氧化物半导体的晶体管。此外，可以提供一种功耗得到降低的半导体装置。
[存储装置2]
图21示出使用作为本发明的一个方式的半导体装置的存储装置的一个例子。图21所示的存储装置除了包括图20所示的晶体管200、晶体管300及电容器100的半导体装置以外还包括晶体管400。
晶体管400可以控制晶体管200的第二栅极电压。例如，采用晶体管400的第一栅极及第二栅极与源极二极管连接并且晶体管400的源极与晶体管200的第二栅极连接的结构。当在该结构中保持晶体管200的第二栅极的负电位时，晶体管400的第一栅极与源极间的电压及第二栅极与源极间的电压成为0V。在晶体管400中，由于第二栅极电压及第一栅极电压为0V时的漏极电流非常小，所以即使没有向晶体管200及晶体管400供应电源，也可以长时间保持晶体管200的第二栅极的负电位。由此，包括晶体管200及晶体管400的存储装置可以长期间保持存储内容。
因此，在图21中，布线1001与晶体管300的源极电连接，布线1002与晶体管300的漏极电连接。此外，布线1003与晶体管200的源极和漏极中的一个电连接，布线1004与晶体管200的栅极电连接，布线1006与晶体管200的第二栅极电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接，布线1005与电容器100的另一个电极电连接。布线1007与晶体管400的源极电连接，布线1008与晶体管400的第一栅极电连接，布线1009与晶体管400的第二栅极电连接，布线1010与晶体管400的漏极电连接。在此，布线1006、布线1007、布线1008及布线1009电连接。
此外，通过将图21所示的存储装置与图20所示的存储装置同样地配置为矩阵状，可以构成存储单元阵列。注意，一个晶体管400可以控制多个晶体管200的第二栅极电压。因此，优选使晶体管400的个数少于晶体管200。
<晶体管400>
晶体管400形成在与晶体管200相同的层上，由此可以同时制造它们。晶体管400包括：用作第一栅极的导电体460(导电体460a及导电体460b)；用作第二栅极的导电体405(导电体405a及导电体405b)；用作栅极绝缘层的绝缘体222、绝缘体224及绝缘体450；包括形成沟道的区域的氧化物430c；用作源极的层453a、氧化物431a及氧化物431b；用作漏极的层453b、氧化物432a及氧化物432b；以及导电体440(导电体440a及导电体440b)。
在晶体管400中，导电体405与导电体205是相同的层。氧化物431a及氧化物432a与氧化物230a是相同的层，氧化物431b及氧化物432b与氧化物230b是相同的层。层453a及层453b是通过与层253a及层253b相同的工序形成的层。氧化物430c与氧化物230c是相同的层。绝缘体450与绝缘体250是相同的层。导电体460与导电体260是相同的层。
注意，形成在相同的层中的结构体可以同时形成。例如，氧化物430c可以通过对成为氧化物230c的氧化膜进行加工来形成。
与氧化物230等同样，在用作晶体管400的活性层的氧化物430c中，减少了氧空位和氢或水等杂质。因此，可以使晶体管400的阈值电压大于0V，减少关态电流，并使第二栅极电压及第一栅极电压为0V时的漏极电流非常小。
《切割线》
下面，对当将大面积衬底按每个半导体元件分割而得到芯片形状的多个半导体装置时设置的切割线(有时也称为分割线、分断线或截断线)进行说明。作为分割方法，例如，有时，首先在衬底中形成用来分断半导体元件的槽(切割线)之后，在切割线处截断，得到被分断(被分割)的多个半导体装置。
在此，例如，如图21所示，优选以与绝缘体256和绝缘体222接触的区域成为切割线的方式进行设计。也就是说，在设置在包括多个晶体管200的存储单元及晶体管400的边缘的成为切割线的区域附近，在绝缘体224中设置开口。此外，以覆盖绝缘体224的侧面的方式设置绝缘体256及绝缘体266。
也就是说，在设置在上述绝缘体224的开口中，绝缘体222与绝缘体254接触。例如，此时，也可以使用相同的材料及相同的方法形成绝缘体222和绝缘体254。通过使用相同的材料及相同的方法形成绝缘体222和绝缘体254，可以提高紧密性。例如，优选使用氧化铝。
通过采用该结构，可以使绝缘体222及绝缘体254包围绝缘体224、晶体管200及晶体管400。绝缘体222及绝缘体254由于具有抑制氧、氢及水的扩散的功能，所以即使如本实施方式所示那样按形成有半导体元件的电路区域将衬底分割加工为多个芯片，也可以防止氢或水等杂质从截断的衬底的侧面方向混入并扩散到晶体管200或晶体管400。
通过采用该结构，可以防止绝缘体224中的过剩氧扩散到绝缘体254及绝缘体222的外部。因此，绝缘体224中的过剩氧高效地被供应到晶体管200或晶体管400中形成沟道的氧化物中。通过该氧，可以减少晶体管200或晶体管400中的形成沟道的氧化物的氧空位。由此，可以使晶体管200或晶体管400中的形成沟道的氧化物成为缺陷态密度低且具有稳定的特性的氧化物半导体。也就是说，可以在抑制晶体管200或晶体管400的电特性变动的同时提高可靠性。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
(实施方式3)
在本实施方式中，参照图22及图23，对根据本发明的一个方式的使用将氧化物用于半导体的晶体管(以下有时称为OS晶体管)及电容器的存储装置(以下有时称为OS存储装置)进行说明。OS存储装置是至少包括电容器和控制该电容器的充放电的OS晶体管的存储装置。因OS晶体管的关态电流极小所以OS存储装置具有优良的保持特性，从而可以被用作非易失性存储器。
<存储装置的结构例子>
图22A示出OS存储装置的结构的一个例子。存储装置1400包括外围电路1411及存储单元阵列1470。外围电路1411包括行电路1420、列电路1430、输出电路1440、控制逻辑电路1460。
列电路1430例如包括列译码器、预充电电路、读出放大器及写入电路等。预充电电路具有对布线进行预充电的功能。读出放大器具有放大从存储单元读出的数据信号的功能。注意，上述布线是连接到存储单元阵列1470所包括的存储单元的布线，下面描述其详细内容。被放大的数据信号作为数据信号RDATA通过输出电路1440输出到存储装置1400的外部。此外，行电路1420例如包括行译码器、字线驱动器电路等，并可以选择要存取的行。
对存储装置1400从外部供应作为电源电压的低电源电压(VSS)、外围电路1411用高电源电压(VDD)及存储单元阵列1470用高电源电压(VIL)。此外，对存储装置1400从外部输入控制信号(CE、WE、RE)、地址信号ADDR及数据信号WDATA。地址信号ADDR被输入到行译码器及列译码器，WDATA被输入到写入电路。
控制逻辑电路1460对来自外部的输入信号(CE、WE、RE)进行处理来生成行译码器或列译码器的控制信号。CE是芯片使能信号，WE是写入使能信号，并且RE是读出使能信号。控制逻辑电路1460所处理的信号不局限于此，根据需要处理其他输入信号而生成行译码器或列译码器的控制信号即可。
存储单元阵列1470包括配置为行列状的多个存储单元MC及多个布线。注意，连接存储单元阵列1470和行电路1420的布线的数量取决于存储单元MC的结构、包括在一个列中的存储单元MC的数量等。此外，连接存储单元阵列1470和列电路1430的布线的数量取决于存储单元MC的结构、包括在一个行中的存储单元MC的数量等。
此外，虽然在图22A中示出在同一平面上形成外围电路1411和存储单元阵列1470的例子，但是本实施方式不局限于此。例如，如图22B所示，也可以以重叠于外围电路1411的一部分上的方式设置存储单元阵列1470。例如，也可以采用以重叠于存储单元阵列1470下的方式设置读出放大器的结构。
在图23中说明能够适合用于上述存储单元MC的存储单元的结构例子。
[DOSRAM]
图23A至图23C示出DRAM的存储单元的电路结构例子。在本说明书等中，有时将使用1OS晶体管1电容器型存储单元的DRAM称为DOSRAM(Dynamic Oxide Semiconductor RandomAccess Memory)。图23A所示的存储单元1471包括晶体管M1及电容器CA。此外，晶体管M1包括栅极(有时称为前栅极)及背栅极。
晶体管M1的第一端子与电容器CA的第一端子连接，晶体管M1的第二端子与布线BIL连接，晶体管M1的栅极与布线WOL连接，晶体管M1的背栅极与布线BGL连接。电容器CA的第二端子与布线CAL连接。
布线BIL被用作位线，布线WOL被用作字线。布线CAL被用作用来对电容器CA的第二端子施加指定的电位的布线。在数据的写入及读出时，优选对布线CAL施加低电平电位。布线BGL被用作用来对晶体管M1的背栅极施加电位的布线。通过对布线BGL施加任意电位，可以增加或减少晶体管M1的阈值电压。
此外，存储单元MC不局限于存储单元1471，而可以改变其电路结构。例如，存储单元MC也可以采用如图23B所示的存储单元1472那样的晶体管M1的背栅极不与布线BGL连接，而与布线WOL连接的结构。此外，例如，存储单元MC也可以是如图23C所示的存储单元1473那样的由单栅极结构的晶体管，即不包括背栅极的晶体管M1构成的存储单元。
在将上述实施方式所示的半导体装置用于存储单元1471等的情况下，作为晶体管M1可以使用晶体管200，作为电容器CA可以使用电容器100。通过作为晶体管M1使用OS晶体管，可以使晶体管M1的泄漏电流为极低。换言之，因为可以由晶体管M1长时间保持写入的数据，所以可以降低存储单元的刷新频率。此外，还可以不进行存储单元的刷新工作。此外，由于泄漏电流极低，因此可以将多值数据或模拟数据保持在存储单元1471、存储单元1472、存储单元1473中。
此外，在DOSRAM中，在如上所述那样地采用以重叠于存储单元阵列1470下的方式设置读出放大器的结构时，可以缩短位线。由此，位线电容减小，从而可以减少存储单元的存储电容。
[NOSRAM]
图23D至图23G示出2晶体管1电容器的增益单元型存储单元的电路结构例子。图23D所示的存储单元1474包括晶体管M2、晶体管M3、电容器CB。此外，晶体管M2包括前栅极(有时简称为栅极)及背栅极。在本说明书等中，有时将包括将OS晶体管用于晶体管M2的增益单元型存储单元的存储装置称为NOSRAM(Nonvolatile Oxide Semiconductor RAM)。
晶体管M2的第一端子与电容器CB的第一端子连接，晶体管M2的第二端子与布线WBL连接，晶体管M2的栅极与布线WOL连接，晶体管M2的背栅极与布线BGL连接。电容器CB的第二端子与布线CAL连接。晶体管M3的第一端子与布线RBL连接，晶体管M3的第二端子与布线SL连接，晶体管M3的栅极与电容器CB的第一端子连接。
布线WBL被用作写入位线，布线RBL被用作读出位线，布线WOL被用作字线。布线CAL被用作用来对电容器CB的第二端子施加指定的电位的布线。在数据的写入、保持及读出时，优选对布线CAL施加低电平电位。布线BGL被用作用来对晶体管M2的背栅极施加电位的布线。通过对布线BGL施加任意电位，可以增加或减少晶体管M2的阈值电压。
此外，存储单元MC不局限于存储单元1474，而可以适当地改变其电路结构。例如，存储单元MC也可以采用如图23E所示的存储单元1475那样的晶体管M2的背栅极不与布线BGL连接，而与布线WOL连接的结构。此外，例如，存储单元MC也可以是如图23F所示的存储单元1476那样的由单栅极结构的晶体管，即不包括背栅极的晶体管M2构成的存储单元。此外，例如，存储单元MC也可以具有如图23G所示的存储单元1477那样的将布线WBL和布线RBL组合为一个布线BIL的结构。
在将上述实施方式所示的半导体装置用于存储单元1474等的情况下，作为晶体管M2可以使用晶体管200，作为晶体管M3可以使用晶体管300，作为电容器CB可以使用电容器100。通过作为晶体管M2使用OS晶体管，可以使晶体管M2的泄漏电流为极低。由此，因为可以由晶体管M2长时间保持写入的数据，所以可以降低存储单元的刷新频率。此外，还可以不进行存储单元的刷新工作。此外，由于泄漏电流极低，因此可以将多值数据或模拟数据保持在存储单元1474中。存储单元1475至1477也是同样的。
此外，晶体管M3也可以是在沟道形成区中包含硅的晶体管(以下有时称为Si晶体管)。Si晶体管的导电型可以是n沟道型或p沟道型。Si晶体管的场效应迁移率有时比OS晶体管高。因此，作为用作读出晶体管的晶体管M3，也可以使用Si晶体管。此外，通过将Si晶体管用于晶体管M3，可以层叠于晶体管M3上地设置晶体管M2，从而可以减少存储单元的占有面积，并可以实现存储装置的高集成化。
此外，晶体管M3也可以是OS晶体管。在将OS晶体管用于晶体管M2、M3时，在存储单元阵列1470中可以只使用n型晶体管构成电路。
此外，图23H示出3晶体管1电容器的增益单元型存储单元的一个例子。图23H所示的存储单元1478包括晶体管M4至M6及电容器CC。电容器CC可以适当地设置。存储单元1478与布线BIL、RWL、WWL、BGL及GNDL电连接。布线GNDL是供应低电平电位的布线。此外，也可以将存储单元1478电连接到布线RBL、WBL，而不与布线BIL电连接。
晶体管M4是包括背栅极的OS晶体管，该背栅极与布线BGL电连接。此外，也可以使晶体管M4的背栅极和栅极互相电连接。或者，晶体管M4也可以不包括背栅极。
此外，晶体管M5、M6各自可以是n沟道型Si晶体管或p沟道型Si晶体管。或者，晶体管M4至M6都是OS晶体管。在此情况下，可以在存储单元阵列1470中只使用n型晶体管构成电路。
在将上述实施方式所示的半导体装置用于存储单元1478时，作为晶体管M4可以使用晶体管200，作为晶体管M5、M6可以使用晶体管300，作为电容器CC可以使用电容器100。通过作为晶体管M4使用OS晶体管，可以使晶体管M4的泄漏电流为极低。
注意，本实施方式所示的外围电路1411及存储单元阵列1470等的结构不局限于上述结构。可以根据需要改变，去除或追加这些电路及连接到该电路的布线、电路元件等的配置或功能。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
(实施方式4)
在本实施方式中，参照图24说明安装有本发明的半导体装置的芯片1200的一个例子。在芯片1200上安装有多个电路(系统)。如此，在一个芯片上集成有多个电路(系统)的技术有时被称为系统芯片(System on Chip：SoC)。
如图24A所示，芯片1200包括中央处理器(CPU：Central Processing Unit)1211、图形处理器(GPU：Graphics Processing Unit)1212、一个或多个模拟运算部1213、一个或多个存储控制器1214、一个或多个接口1215、一个或多个网络电路1216等。
在芯片1200上设置有凸块(未图示)，该凸块如图24B所示那样与印刷线路板(Printed Circuit Board：PCB)1201的第一面连接。此外，在PCB1201的第一面的背面设置有多个凸块1202，该凸块1202与母板1203连接。
此外，也可以在母板1203上设置有DRAM1221、闪存1222等的存储装置。例如，可以将上述实施方式所示的DOSRAM应用于DRAM1221。此外，例如，可以将上述实施方式所示的NOSRAM应用于闪存1222。
CPU1211优选具有多个CPU核。此外，GPU1212优选具有多个GPU核。此外，CPU1211和GPU1212可以分别具有暂时储存数据的存储器。或者，也可以在芯片1200上设置有CPU1211和GPU1212共同使用的存储器。可以将上述NOSRAM或DOSRAM应用于该存储器。此外，GPU1212适合用于多个数据的并行计算，其可以用于图像处理或积和运算。通过作为GPU1212设置使用本发明的氧化物半导体的图像处理电路或积和运算电路，可以以低耗电量执行图像处理及积和运算。
此外，因为在同一芯片上设置有CPU1211和GPU1212，所以可以缩短CPU1211和GPU1212之间的布线，并可以以高速进行从CPU1211到GPU1212的数据传送、CPU1211及GPU1212所具有存储器之间的数据传送以及GPU1212中的运算结束之后的从GPU1212到CPU1211的运算结果传送。
模拟运算部1213具有模拟/数字(A/D)转换电路和数字/模拟(D/A)转换电路中的一方或双方。此外，也可以在模拟运算部1213中设置上述积和运算电路。
存储控制器1214具有用作DRAM1221的控制器的电路及用作闪存1222的接口的电路。
接口1215具有与如显示装置、扬声器、麦克风、影像拍摄装置、控制器等外部连接设备之间的接口电路。控制器包括鼠标、键盘、游戏机用控制器等。作为上述接口，可以使用通用串行总线(USB：Universal Serial Bus)、高清晰度多媒体接口(HDMI：High-Definition Multimedia Interface)(注册商标)等。
网络电路1216具有局域网(LAN：Local Area Network)等网络电路。此外，还可以具有网络安全用电路。
上述电路(系统)可以经同一制造工序形成在芯片1200上。由此，即使芯片1200所需的电路个数增多，也不需要增加制造工序，可以以低成本制造芯片1200。
可以将包括设置有具有GPU1212的芯片1200的PCB1201、DRAM1221以及闪存1222的母板1203称为GPU模块1204。
GPU模块1204因具有使用SoC技术的芯片1200而可以减少其尺寸。此外，GPU模块1204因具有高图像处理能力而适合用于智能手机、平板终端、膝上型个人计算机、便携式(可携带)游戏机等便携式电子设备。此外，通过利用使用GPU1212的积和运算电路，可以执行深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等运算，由此可以将芯片1200用作AI芯片，或者，可以将GPU模块1204用作AI系统模块。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
(实施方式5)
在本实施方式中，说明使用上述实施方式所示的半导体装置的存储装置的应用例子。上述实施方式所示的半导体装置例如可以应用于各种电子设备(例如，信息终端、计算机、智能手机、电子书阅读器终端、数码相机(也包括摄像机)、录像再现装置、导航系统等)的存储装置。注意，在此，计算机包括平板电脑、笔记型计算机、台式计算机以及大型计算机诸如服务器系统。或者，上述实施方式所示的半导体装置应用于存储器卡(例如，SD卡)、USB存储器、SSD(固态硬盘)等各种可移动存储装置。图25示意性地示出可移动存储装置的几个结构例子。例如，上述实施方式所示的半导体装置加工为被封装的存储器芯片并用于各种存储装置或可移动存储器。
图25A是USB存储器的示意图。USB存储器1100包括外壳1101、盖子1102、USB连接器1103及衬底1104。衬底1104被容纳在外壳1101中。例如，衬底1104上安装有存储器芯片1105及控制器芯片1106。可以将上述实施方式所示的半导体装置组装于衬底1104上的存储器芯片1105等。
图25B是SD卡的外观示意图，图25C是SD卡的内部结构的示意图。SD卡1110包括外壳1111、连接器1112及衬底1113。衬底1113被容纳在外壳1111中。例如，衬底1113上安装有存储器芯片1114及控制器芯片1115。通过在衬底1113的背面一侧也设置存储器芯片1114，可以增大SD卡1110的容量。此外，也可以将具有无线通信功能的无线芯片设置于衬底1113。由此，通过主机装置与SD卡1110之间的无线通信，可以进行存储器芯片1114的数据的读出及写入。可以将上述实施方式所示的半导体装置组装于衬底1113上的存储器芯片1114等。
图25D是SSD的外观示意图，图25E是SSD的内部结构的示意图。SSD1150包括外壳1151、连接器1152及衬底1153。衬底1153被容纳在外壳1151中。例如，衬底1153上安装有存储器芯片1154、存储器芯片1155及控制器芯片1156。存储器芯片1155为控制器芯片1156的工作存储器，例如，可以使用DOSRAM芯片。通过在衬底1153的背面一侧也设置存储器芯片1154，可以增大SSD1150的容量。可以将上述实施方式所示的半导体装置组装于衬底1153上的存储器芯片1154等。
本实施方式可以与其他的实施方式等所记载的结构适当地组合而实施。
(实施方式6)
根据本发明的一个方式的半导体装置可以应用于如CPU、GPU等处理器或芯片。图26示出具有根据本发明的一个方式的如CPU、GPU等处理器或芯片的电子设备的具体例子。
<电子设备及系统>
根据本发明的一个方式的GPU或芯片可以安装在各种各样的电子设备。作为电子设备的例子，例如除了电视装置、台式或笔记本型个人计算机、用于计算机等的显示器、数字标牌(Digital Signage)、弹珠机等大型游戏机等具有较大的屏幕的电子设备以外，还可以举出数码相机、数码摄像机、数码相框、移动电话机、便携式游戏机、便携式信息终端、声音再现装置等。此外，通过将根据本发明的一个方式的集成电路或芯片设置在电子设备中，可以使电子设备具备人工智能。
本发明的一个方式的电子设备也可以包括天线。通过由天线接收信号，可以在显示部上显示影像或信息等。此外，在电子设备包括天线及二次电池时，可以将天线用于非接触电力传送。
本发明的一个方式的电子设备也可以包括传感器(该传感器具有测定如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)。
本发明的一个方式的电子设备可以具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图片、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；执行各种软件(程序)的功能；进行无线通信的功能；读出储存在存储介质中的程序或数据的功能；等。图26示出电子设备的例子。
[移动电话机]
图26A示出信息终端之一的移动电话机(智能手机)。信息终端5500包括外壳5510及显示部5511，作为输入界面在显示部5511中具备触控面板，并且在外壳5510上设置有按钮。
通过将本发明的一个方式的芯片应用于信息终端5500，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出识别会话来将该会话的内容显示在显示部5511上的应用程序、识别由使用者输入到显示部5511所具备的触控面板的文字或图形等来将该文字或该图形显示在显示部5511上的应用程序、执行指纹或声纹等的生物识别的应用程序等。
[信息终端1]
图26B示出台式信息终端5300。台式信息终端5300包括信息终端主体5301、显示器5302及键盘5303。
与上述信息终端5500同样，通过将本发明的一个方式的芯片应用于台式信息终端5300，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出设计支援软件、文章校对软件、菜单自动生成软件等。此外，通过使用台式信息终端5300，可以研发新颖的人工智能。
注意，在上述例子中，图26A及图26B示出智能手机及台式信息终端作为电子设备的例子，但是也可以应用智能手机及台式信息终端以外的信息终端。作为智能手机及台式信息终端以外的信息终端，例如可以举出PDA(Personal Digital Assistant：个人数码助理)、笔记本式信息终端、工作站等。
[电器产品]
图26C示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
通过将本发明的一个方式的芯片应用于电冷藏冷冻箱5800，可以实现具备人工智能的电冷藏冷冻箱5800。通过利用人工智能，可以使电冷藏冷冻箱5800具有基于储存在电冷藏冷冻箱5800中的食品或该食品的消费期限等自动生成菜单的功能、根据所储存的食品自动调整电冷藏冷冻箱5800的温度的功能。
在上述例子中，作为电器产品说明了电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
[游戏机]
图26D示出游戏机的一个例子的便携式游戏机5200。便携式游戏机5200包括外壳5201、显示部5202及按钮5203等。
通过将本发明的一个方式的GPU或芯片应用于便携式游戏机5200，可以实现低功耗的便携式游戏机5200。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
此外，通过将本发明的一个方式的GPU或芯片应用于便携式游戏机5200，可以实现具备人工智能的便携式游戏机5200。
游戏的进展、游戏中出现的生物的言行、游戏上发生的现象等的表现本来是由该游戏所具有的程序规定的，但是通过将人工智能应用于便携式游戏机5200，可以实现不局限于游戏的程序的表现。例如，可以实现游戏玩者提问的内容、游戏的进展情况、时间、游戏上出现的人物的言行变化等的表现。
此外，当使用便携式游戏机5200玩需要多个人玩的游戏时，可以利用人工智能构成拟人的游戏玩者，由此可以将人工智能的游戏玩者当作对手，一个人也可以玩多个人玩的游戏。
虽然图26D示出便携式游戏机作为游戏机的一个例子，但是应用本发明的一个方式的GPU或芯片的游戏机不局限于此。作为应用本发明的一个方式的GPU或芯片的游戏机，例如可以举出家用固定式游戏机、设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[移动体]
本发明的一个方式的GPU或芯片可以应用于作为移动体的汽车及汽车的驾驶席周边。
图26E1是示出移动体的一个例子的汽车5700的图，图26E2是示出汽车室内的前挡风玻璃周边的图。图26E2示出安装在仪表盘的显示面板5701、显示面板5702、显示面板5703以及安装在支柱的显示面板5704。
显通过显示速度表、转速计、行驶距离、燃料表、排档状态、空调的设定显示面板5701至显示面板5703可以提供各种信息。此外，使用者可以根据喜好适当地改变显示面板所显示的显示内容及布局等，可以提高设计性。显示面板5701至显示面板5703还可以用作照明装置。
通过将由设置在汽车5700的摄像装置(未图示)拍摄的影像显示在显示面板5704上，可以补充被支柱遮挡的视野(死角)。也就是说，通过显示由设置在汽车5700外侧的摄像装置拍摄的影像，可以补充死角，从而可以提高安全性。此外，通过显示补充看不到的部分的影像，可以更自然、更舒适地确认安全。显示面板5704还可以用作照明装置。
因为可以将本发明的一个方式的GPU或芯片用作人工智能的构成要素，例如可以将该芯片用于汽车5700的自动驾驶系统。该芯片也可以用于进行导航、危险预测等的系统。此外，可以在显示面板5701至显示面板5704上显示导航、危险预测等信息。
虽然在上述例子中作为移动体的一个例子说明了汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等，可以对这些移动体应用本发明的一个方式的芯片，以提供利用人工智能的系统。
[广播电视系统]
本发明的一个方式的GPU或芯片可以应用于广播电视系统。
图26F示意性地示出广播电视系统中的数据传送。具体而言，图26F示出从广播电视台5680发送的电波(广播电视信号)到达每个家庭的电视接收机(TV)5600的路径。TV5600具备接收机(未图示)，由此天线5650所接收的广播电视信号通过该接收机输入TV5600。
虽然在图26F中示出超高频率(UHF：Ultra High Frequency)天线作为天线5650，但是可以使用BS及110度CS天线、CS天线等作为天线5650。
电波5675A及电波5675B为地面广播电视信号，电波塔5670放大所接收的电波5675A并发送电波5675B。各家庭通过用天线5650接收电波5675B，就可以用TV5600收看地面TV播放。此外，广播电视系统可以为利用人造卫星的卫星广播电视、利用光路线的数据广播电视等而不局限于图26F所示的地面广播电视。
此外，也可以将本发明的一个方式的芯片应用于上述广播电视系统，以形成利用人工智能的广播电视系统。当从广播电视台5680向每个家庭的TV5600发送广播电视数据时，利用编码器进行广播电视数据的压缩；当天线5650接收该广播电视数据时，利用包括在TV5600中的接收机的解码器进行该广播电视数据的恢复。通过利用人工智能，例如可以在编码器的压缩方法之一的变动补偿预测中识别包含在显示图像中的显示模型。此外，也可以进行利用人工智能的帧内预测等。例如，当TV5600接收低分辨率的广播电视数据而进行高分辨率的显示时，可以在解码器所进行的广播电视数据的恢复中进行上转换等图像的补充处理。
上述利用人工智能的广播电视系统适合用于广播电视数据量增大的超高清晰度电视(UHDTV:4K、8K)播放。
此外，作为TV5600一侧的人工智能的应用，例如，可以在TV5600内设置具备人工智能的录像装置。通过采用这种结构，可以使该具备人工智能的录像装置学习使用者的爱好，而可以自动对符合使用者的爱好的电视节目录像。
在本实施方式中说明的电子设备、该电子设备的功能、人工智能的应用例子以及其效果等可以与其他的电子设备的记载适当地组合而实施。
本实施方式可以与其他的实施方式等所记载的结构适当地组合而实施。
[符号说明]
200：晶体管、205：导电体、210：绝缘体、212：绝缘体、214：绝缘体、216：绝缘体、218：导电体、222：绝缘体、224：绝缘体、230：氧化物、230a：氧化物、230A：氧化膜、230b：氧化物、230B：氧化膜、230c：氧化物、230c1：氧化物、230c2：氧化物、230C：氧化膜、231：区域、231a：区域、231b：区域、232：区域、232a：区域、232b：区域、234：区域、240：导电体、240a：导电体、240b：导电体、241：绝缘体、241a：绝缘体、241b：绝缘体、244：绝缘体、250：绝缘体、250A：绝缘膜、252：层、252a：层、252b：层、253：层、253a：层、253b：层、254：绝缘体、256：绝缘体、256a：绝缘体、256A：绝缘膜、256b：绝缘体、257：掺杂剂、258：掺杂剂、260：导电体、260a：导电体、260Aa：导电膜、260Ab：导电膜、260b：导电体、262：伪栅极、262A：伪栅极、262B：伪栅极、263：开口、266：绝缘体、266A：绝缘膜、266B：绝缘体、267：伪膜、267A：伪膜、274：绝缘体、274a：绝缘体、274b：绝缘体、280：绝缘体、280A：绝缘膜、281：绝缘体

Claims (14)

1.一种半导体装置，包括：
第一氧化物；
所述第一氧化物上的第二氧化物；
所述第二氧化物上的第三氧化物；
所述第三氧化物上的第一绝缘体；
所述第一绝缘体上的导电体；
与所述第二氧化物的顶面的一部分、所述第二氧化物的侧面的一部分及所述第三氧化物的侧面的一部分接触的第二绝缘体；
所述第二绝缘体上的第三绝缘体；以及
与所述第三氧化物的顶面、所述第一绝缘体的顶面、所述导电体的顶面及所述第三绝缘体的顶面接触的第四绝缘体，
其中，所述第二氧化物包括第一区域、第二区域、位于所述第一区域与所述第二区域之间的第三区域、位于所述第一区域与所述第三区域之间的第四区域及位于所述第二区域与所述第三区域之间的第五区域，
所述第一区域及所述第二区域的电阻比所述第三区域的电阻低，
所述第四区域及所述第五区域的电阻比所述第三区域的电阻低且比所述第一区域及所述第二区域的电阻高，
所述导电体以与所述第三区域、所述第四区域及所述第五区域重叠的方式设置在所述第三区域、所述第四区域及所述第五区域的上方，
所述第三氧化物的一部分及所述第一绝缘体的一部分设置在所述导电体的侧面与所述第三绝缘体的侧面之间，
并且，所述第二绝缘体与所述第一区域及所述第二区域接触。
2.根据权利要求1所述的半导体装置，其中所述导电体与所述第一区域及所述第二区域的至少一部分重叠。
3.根据权利要求1或2所述的半导体装置，还包括与所述第二绝缘体的顶面接触的第五绝缘体，
其中所述第五绝缘体与所述第三绝缘体的底面及所述第三氧化物的侧面接触。
4.根据权利要求1至3中任一项所述的半导体装置，其中所述第一区域、所述第二区域、所述第四区域及所述第五区域包含磷及硼中的一方。
5.根据权利要求4所述的半导体装置，其中所述第一区域及所述第二区域包含比所述第四区域及所述第五区域多的磷或硼。
6.根据权利要求1至5中任一项所述的半导体装置，其中所述第一区域、所述第二区域、所述第四区域及所述第五区域具有比所述第三区域多的氧空位。
7.根据权利要求1至6中任一项所述的半导体装置，其中所述第一区域、所述第二区域、所述第四区域及所述第五区域包含比所述第三区域多的氢。
8.一种半导体装置的制造方法，包括如下步骤：
形成第一氧化物及所述第一氧化物上的第二氧化物；
以覆盖所述第一氧化物及所述第二氧化物的方式形成第一绝缘膜；
在所述第一绝缘膜上以与所述第二氧化物重叠的方式形成第一伪栅极；
以所述第一伪栅极为掩模对所述第二氧化物添加第一掺杂剂；
去除所述第一伪栅极的一部分来形成第二伪栅极，并使所述第二氧化物的一部分从该第二伪栅极露出；
以所述第二伪栅极为掩模对所述第二氧化物添加第二掺杂剂；
以覆盖所述第一绝缘膜及所述第二伪栅极的方式形成第二绝缘膜；
在所述第二绝缘膜上形成第三绝缘膜；
直到使所述第二伪栅极的顶部露出为止去除所述第二绝缘膜及所述第三绝缘膜的一部分；
去除所述第二伪栅极、所述第二绝缘膜的一部分及所述第一绝缘膜的一部分来形成开口；
以嵌入在所述开口中的方式依次形成第三氧化物、第四绝缘膜及导电膜；以及
直到使所述第三绝缘膜的顶部露出为止去除所述第三氧化物、所述第四绝缘膜及所述导电膜的一部分。
9.根据权利要求8所述的半导体装置的制造方法，其中作为所述第一掺杂剂及所述第二掺杂剂使用磷或硼。
10.根据权利要求8或9所述的半导体装置的制造方法，其中所述第一掺杂剂的添加量比所述第二掺杂剂的添加量多。
11.根据权利要求8至10中任一项所述的半导体装置的制造方法，其中在所述第一掺杂剂的添加及所述第二掺杂剂的添加中，使用离子注入法或离子掺杂法。
12.根据权利要求8至11中任一项所述的半导体装置的制造方法，其中所述第一伪栅极包含碳。
13.根据权利要求8至12中任一项所述的半导体装置的制造方法，其中通过使用氧自由基的灰化处理形成所述第二伪栅极。
14.一种半导体装置，包括：
第一氧化物；
所述第一氧化物上的第二氧化物；
所述第二氧化物上的第三氧化物；
所述第三氧化物上的第一绝缘体；
所述第一绝缘体上的导电体；
与所述第二氧化物的顶面的一部分、所述第二氧化物的侧面的一部分及所述第三氧化物的侧面的一部分接触的第二绝缘体；
所述第二绝缘体上的第三绝缘体；以及
与所述第三氧化物的顶面、所述第一绝缘体的顶面、所述导电体的顶面及所述第三绝缘体的顶面接触的第四绝缘体，
其中，所述第二氧化物包括第一区域、第二区域、位于所述第一区域与所述第二区域之间的第三区域、位于所述第一区域与所述第三区域之间的第四区域及位于所述第二区域与所述第三区域之间的第五区域，
所述第一区域、所述第二区域、所述第四区域及所述第五区域包含掺杂剂，
所述第一区域及所述第二区域中的掺杂剂的浓度比所述第四区域及所述第五区域中的掺杂剂的浓度高，
所述导电体与所述第三区域、所述第四区域及所述第五区域重叠，
所述第三氧化物的一部分及所述第一绝缘体的一部分设置在所述导电体的侧面与所述第三绝缘体的侧面之间，
并且，所述第二绝缘体与所述第一区域及所述第二区域接触。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019135137A1 (ja) 2018-01-05 2019-07-11 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
US11211461B2 (en) * 2018-12-28 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
US11791420B2 (en) 2021-04-19 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for manufacturing the same
US11869975B2 (en) 2021-04-19 2024-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Thin-film transistors and method for manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160336454A1 (en) * 2015-05-11 2016-11-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20170236842A1 (en) * 2016-02-17 2017-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2018022713A (ja) * 2015-06-19 2018-02-08 株式会社半導体エネルギー研究所 半導体装置、その作製方法、電子機器
CN111656531A (zh) * 2018-01-24 2020-09-11 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130014200A (ko) 2011-07-29 2013-02-07 삼성전자주식회사 저항 변화 물질을 포함하는 반도체 소자 및 그 제조 방법
JP6050662B2 (ja) * 2011-12-02 2016-12-21 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
TWI569446B (zh) 2011-12-23 2017-02-01 半導體能源研究所股份有限公司 半導體元件、半導體元件的製造方法、及包含半導體元件的半導體裝置
KR102290247B1 (ko) * 2013-03-14 2021-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
WO2015083029A1 (en) * 2013-12-02 2015-06-11 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP6444723B2 (ja) 2014-01-09 2018-12-26 株式会社半導体エネルギー研究所 装置
US10361290B2 (en) 2014-03-14 2019-07-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising adding oxygen to buffer film and insulating film
WO2016125052A1 (ja) 2015-02-06 2016-08-11 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US10147823B2 (en) * 2015-03-19 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP6736321B2 (ja) 2015-03-27 2020-08-05 株式会社半導体エネルギー研究所 半導体装置の製造方法
DE112016002769T5 (de) 2015-06-19 2018-03-29 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren dafür und elektronisches Gerät
JP6986831B2 (ja) 2015-07-17 2021-12-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
JP6850096B2 (ja) * 2015-09-24 2021-03-31 株式会社半導体エネルギー研究所 半導体装置の作製方法及び電子機器の作製方法
WO2017081579A1 (en) 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN105489499B (zh) 2015-12-21 2018-12-07 武汉华星光电技术有限公司 Ltps薄膜晶体管制造方法
US10147681B2 (en) 2016-12-09 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN111316448A (zh) 2017-11-09 2020-06-19 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160336454A1 (en) * 2015-05-11 2016-11-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2018022713A (ja) * 2015-06-19 2018-02-08 株式会社半導体エネルギー研究所 半導体装置、その作製方法、電子機器
US20170236842A1 (en) * 2016-02-17 2017-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
CN111656531A (zh) * 2018-01-24 2020-09-11 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法

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