KR20200126987A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

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KR20200126987A
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슌페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

온 전류가 큰 반도체 장치를 제공한다.
제 1 산화물과, 제 1 산화물 위의 제 2 산화물과, 제 2 산화물 위의 제 3 산화물과, 제 3 산화물 위의 제 1 절연체와, 제 1 절연체 위의 도전체와, 제 2 산화물 및 제 3 산화물에 접하는 제 2 절연체와, 제 2 절연체 위의 제 3 절연체를 가지고, 제 2 산화물은 제 1 영역 내지 제 5 영역을 가지고, 제 1 영역 및 제 2 영역의 저항은 제 3 영역의 저항보다 낮고, 제 4 영역 및 제 5 영역의 저항은 제 3 영역의 저항보다 낮고, 또한 제 1 영역 및 제 2 영역의 저항보다 높고, 도전체는 제 3 영역, 제 4 영역, 및 제 5 영역과 중첩되도록 제 3 영역, 제 4 영역, 및 제 5 영역의 위쪽에 제공되는 반도체 장치.

Description

반도체 장치 및 반도체 장치의 제작 방법
본 발명의 일 형태는 반도체 장치, 그리고 반도체 장치의 제작 방법에 관한 것이다. 또는 본 발명의 일 형태는 반도체 웨이퍼, 모듈, 및 전자 기기에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란 반도체 특성을 이용하여 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치를 가진다고 할 수 있는 경우가 있다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다. 산화물 반도체로서는, 예를 들어 산화 인듐, 산화 아연 등의 단성분계 금속의 산화물뿐만 아니라, 다성분계 금속의 산화물도 알려져 있다. 다성분계 금속의 산화물 중에서도 특히 In-Ga-Zn 산화물(이하, IGZO라고도 부름)에 관한 연구가 활발하게 진행되고 있다.
IGZO에 관한 연구에 의하여, 산화물 반도체에서 단결정도 비정질도 아닌, CAAC(c-axis aligned crystalline) 구조 및 nc(nanocrystalline) 구조가 발견되었다(비특허문헌 1 내지 비특허문헌 3 참조). 비특허문헌 1 및 비특허문헌 2에서는, CAAC 구조를 가지는 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술도 개시되어 있다. 또한 CAAC 구조 및 nc 구조보다 결정성이 낮은 산화물 반도체이더라도, 미소한 결정을 가지는 것이 비특허문헌 4 및 비특허문헌 5에 나타나 있다.
또한 IGZO를 활성층으로서 사용한 트랜지스터는 매우 낮은 오프 전류를 가지고(비특허문헌 6 참조), 그 특성을 이용한 LSI 및 디스플레이가 보고되어 있다(비특허문헌 7 및 비특허문헌 8 참조).
S. Yamazaki et al., "SID Symposium Digest of Technical Papers", 2012, volume 43, issue 1, pp.183-186 S. Yamazaki et al., "Japanese Journal of Applied Physics", 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10 S. Ito et al., "The Proceedings of AM-FPD'13 Digest of Technical Papers", 2013, pp.151-154 S. Yamazaki et al., "ECS Journal of Solid State Science and Technology", 2014, volume 3, issue 9, p.Q3012-Q3022 S. Yamazaki, "ECS Transactions", 2014, volume 64, issue 10, pp.155-164 K. Kato et al., "Japanese Journal of Applied Physics", 2012, volume 51, p.021201-1-021201-7 S. Matsuda et al., "2015 Symposium on VLSI Technology Digest of Technical Papers", 2015, p.T216-T217 S. Amano et al., "SID Symposium Digest of Technical Papers", 2010, volume 41, issue 1, pp.626-629
본 발명의 일 형태는 온 전류가 큰 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 높은 주파수 특성을 가지는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 신뢰성이 양호한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 양호한 전기 특성을 가지는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 생산성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태는 장기간의 데이터 유지가 가능한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 본 발명의 일 형태는 정보의 기록 속도가 빠른 반도체 장치를 제공하는 것을 과제의 하나로 한다. 본 발명의 일 형태는 설계 자유도가 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 본 발명의 일 형태는 소비전력을 억제할 수 있는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 제 1 산화물과, 제 1 산화물 위의 제 2 산화물과, 제 2 산화물 위의 제 3 산화물과, 제 3 산화물 위의 제 1 절연체와, 제 1 절연체 위의 도전체와, 제 2 산화물의 상면의 일부, 제 2 산화물의 측면의 일부, 및 제 3 산화물의 측면의 일부에 접하는 제 2 절연체와, 제 2 절연체 위의 제 3 절연체와, 제 3 산화물의 상면, 제 1 절연체의 상면, 도전체의 상면, 및 제 3 절연체의 상면에 접하는 제 4 절연체를 가지고, 제 2 산화물은 제 1 영역, 제 2 영역, 제 1 영역과 제 2 영역 사이에 위치하는 제 3 영역, 제 1 영역과 제 3 영역 사이에 위치하는 제 4 영역, 및 제 2 영역과 제 3 영역 사이에 위치하는 제 5 영역을 가지고, 제 1 영역 및 제 2 영역의 저항은 제 3 영역의 저항보다 낮고, 제 4 영역 및 제 5 영역의 저항은 제 3 영역의 저항보다 낮고, 또한 제 1 영역 및 제 2 영역의 저항보다 높고, 도전체는 제 3 영역, 제 4 영역, 및 제 5 영역과 중첩되도록 제 3 영역, 제 4 영역, 및 제 5 영역의 위쪽에 제공되고, 제 3 산화물의 일부 및 제 1 절연체의 일부는 도전체의 측면과 제 3 절연체의 측면 사이에 제공되고, 제 2 절연체는 제 1 영역 및 제 2 영역과 접하는 반도체 장치이다.
상기에서, 도전체는 제 1 영역 및 제 2 영역의 적어도 일부와 중첩되는 것이 바람직하다. 또한 상기에서, 제 2 절연체의 상면에 접하여 제 5 절연체를 더 가지고, 제 5 절연체는 제 3 절연체의 하면 및 제 3 산화물의 측면에 접하는 것이 바람직하다.
상기에서, 제 1 영역, 제 2 영역, 제 4 영역, 및 제 5 영역은 인 및 붕소 중 한쪽을 포함하는 것이 바람직하다. 또한 상기에서, 제 1 영역 및 제 2 영역은 제 4 영역 및 제 5 영역보다 인 또는 붕소를 많이 포함하는 것이 바람직하다. 또한 제 1 영역, 제 2 영역, 제 4 영역, 및 제 5 영역은 제 3 영역보다 산소 결손을 많이 가지는 것이 바람직하다. 또한 제 1 영역, 제 2 영역, 제 4 영역, 및 제 5 영역은 제 3 영역보다 수소를 많이 가지는 것이 바람직하다.
또한 본 발명의 다른 일 형태는 제 1 산화물 및 제 1 산화물 위의 제 2 산화물을 형성하고, 제 1 산화물 및 제 2 산화물을 덮어 제 1 절연막을 성막하고, 제 1 절연막 위에, 제 2 산화물과 중첩시켜 제 1 더미 게이트를 형성하고, 제 1 더미 게이트를 마스크로 하여 제 2 산화물에 제 1 도펀트를 첨가하고, 제 1 더미 게이트의 일부를 제거하여 제 2 더미 게이트를 형성하고, 제 2 산화물의 일부를 상기 제 2 더미 게이트로부터 노출시키고, 제 2 더미 게이트를 마스크로 하여 제 2 산화물에 제 2 도펀트를 첨가하고, 제 1 절연막 및 제 2 더미 게이트를 덮어 제 2 절연막을 성막하고, 제 2 절연막 위에 제 3 절연막을 성막하고, 제 2 절연막 및 제 3 절연막의 일부를 제 2 더미 게이트의 상부가 노출될 때까지 제거하고, 제 2 더미 게이트, 제 2 절연막의 일부, 및 제 1 절연막의 일부를 제거하여 개구를 형성하고, 개구 내에 매립하도록 제 3 산화물, 제 4 절연막, 및 도전막을 순차적으로 성막하고, 제 3 산화물, 제 4 절연막, 및 도전막의 일부를 제 3 절연막의 상부가 노출될 때까지 제거하는 반도체 장치의 제작 방법이다.
또한 상기에서, 제 1 도펀트 및 제 2 도펀트로서 인 또는 붕소를 사용하는 것이 바람직하다. 또한 상기에서, 제 1 도펀트의 첨가량이 제 2 도펀트의 첨가량보다 많은 것이 바람직하다. 또한 상기에서, 제 1 도펀트의 첨가 및 제 2 도펀트의 첨가에는 이온 주입법 또는 이온 도핑법이 사용되는 것이 바람직하다. 또한 상기에서, 제 1 더미 게이트는 탄소를 포함하는 것이 바람직하다. 또한 상기에서, 제 2 더미 게이트의 형성은 산소 라디칼을 사용한 애싱 처리에 의하여 수행되는 것이 바람직하다.
본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 높은 주파수 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 생산성이 높은 반도체 장치를 제공할 수 있다.
또는, 장기간의 데이터 유지가 가능한 반도체 장치를 제공할 수 있다. 또는, 정보의 기록 속도가 빠른 반도체 장치를 제공할 수 있다. 또는, 설계 자유도가 높은 반도체 장치를 제공할 수 있다. 또는, 소비전력을 억제할 수 있는 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 5는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 6은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 7은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 8은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 9는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 10은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 11은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 12는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 13은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 14는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 15는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 16은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 17은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 18은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 19는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 20은 본 발명의 일 형태에 따른 기억 장치의 구성을 도시한 단면도.
도 21은 본 발명의 일 형태에 따른 기억 장치의 구성을 도시한 단면도.
도 22는 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 블록도 및 사시도.
도 23은 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 회로도.
도 24는 본 발명의 일 형태에 따른 반도체 장치의 모식도.
도 25는 본 발명의 일 형태에 따른 기억 장치의 모식도.
도 26은 본 발명의 일 형태에 따른 전자 기기를 도시한 도면.
이하에서, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 다른 형태로 실시될 수 있으며, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이므로 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어, 실제의 제조 공정에서, 에칭 등의 처리에 의하여 층이나 레지스트 마스크 등이 의도치 않게 감소되는 경우가 있지만, 이해를 용이하게 하기 위하여 도면에 반영시키지 않는 경우가 있다. 또한 도면에서, 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이의 반복적인 설명은 생략하는 경우가 있다. 또한 같은 기능을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한 특히 상면도('평면도'라고도 함)나 사시도 등에서, 발명의 이해를 용이하게 하기 위하여 일부의 구성 요소의 기재를 생략하는 경우가 있다. 또한 일부의 숨은선 등의 기재를 생략하는 경우가 있다.
또한 본 명세서 등에서 제 1, 제 2 등의 서수사는 편의상 사용되는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로, 예를 들어 '제 1'을 '제 2' 또는 '제 3' 등으로 적절히 치환하여 설명할 수 있다. 또한 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한 본 명세서 등에서 '위에', '아래에' 등의 배치를 나타내는 어구는 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서, 명세서에서 설명된 어구에 한정되지 않고, 상황에 따라 적절히 환언할 수 있다.
예를 들어, 본 명세서 등에서 X와 Y가 접속된다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접적으로 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 기재되어 있는 것으로 한다.
여기서, X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 바뀌는 경우가 있다. 그러므로, 본 명세서 등에서는, 소스나 드레인의 용어는 바꾸어 사용할 수 있는 경우가 있다.
또한 본 명세서 등에서, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, '실효적인 채널 폭'이라고도 함)과 트랜지스터의 상면도에서 나타내는 채널 폭(이하, '외관상 채널 폭'이라고도 함)이 상이한 경우가 있다. 예를 들어, 게이트 전극이 반도체의 측면을 덮는 경우, 실효적인 채널 폭이 외관상 채널 폭보다 커져, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 미세하고 게이트 전극이 반도체의 측면을 덮는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 커지는 경우가 있다. 이 경우에는 외관상 채널 폭보다 실효적인 채널 폭이 커진다.
이러한 경우, 실효적인 채널 폭을 실측에 의하여 어림잡기 어려워지는 경우가 있다. 예를 들어, 설곗값으로부터 실효적인 채널 폭을 어림잡기 위해서는, 반도체의 형상이 미리 알려져 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 알 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는 외관상 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭 등은 단면 TEM상 등을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 외의 것을 말한다. 예를 들어, 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함됨으로써, 예를 들어 반도체의 DOS(Density of States)가 높아지거나, 결정성의 저하 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 산화물 반도체의 주성분 외의 전이 금속(transition metal) 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 물도 불순물로서 기능하는 경우가 있다. 또한 산화물 반도체의 경우, 예를 들어 불순물의 혼입으로 인하여 산소 결손이 형성되는 경우가 있다. 또한 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 및 15족 원소 등이 있다.
또한 본 명세서 등에서, 산화질화 실리콘이란 그 조성으로서 질소보다 산소의 함유량이 많은 것을 가리킨다. 또한 질화산화 실리콘이란 그 조성으로서 산소보다 질소의 함유량이 많은 것을 가리킨다.
또한 본 명세서 등에서, '절연체'라는 용어를 절연막 또는 절연층이라고 환언할 수 있다. 또한 '도전체'라는 용어를 도전막 또는 도전층이라고 환언할 수 있다. 또한 '반도체'라는 용어를 반도체막 또는 반도체층이라고 환언할 수 있다.
또한 본 명세서 등에서 '평행'이란 두 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한 '실질적으로 평행'이란 두 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한 '수직'이란 두 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한 '실질적으로 수직'이란 두 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다.
또한 본 명세서에서, 배리어막이란 물, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 막이고, 상기 배리어막이 도전성을 가지는 경우에는 도전성 배리어막이라고 부르는 경우가 있다.
본 명세서 등에서, 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 반도체층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, OS FET 또는 OS 트랜지스터의 기재가 있는 경우에는 상기 트랜지스터를 산화물 또는 산화물 반도체를 가지는 트랜지스터라고 환언할 수 있다.
또한 본 명세서 등에서, 노멀리 오프란 게이트에 전위를 인가하지 않거나, 또는 게이트에 접지 전위를 공급할 때, 트랜지스터를 흐르는 채널 폭 1μm당 전류가 실온에서 1×10-20A 이하, 85℃에서 1×10-18A 이하, 또는 125℃에서 1×10-16A 이하인 것을 말한다.
(실시형태 1)
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 구체적인 구성의 일례에 대하여 도 1 내지 도 19를 사용하여 설명한다.
<반도체 장치의 구성예>
도 1의 (A), (B), (C), 및 (D)는 본 발명의 일 형태에 따른 트랜지스터(200) 및 트랜지스터(200) 주변의 상면도 및 단면도이다.
도 1의 (A)는 트랜지스터(200)를 가지는 반도체 장치의 상면도이다. 또한 도 1의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 1의 (B)는 도 1의 (A)에 A1-A2의 일점쇄선으로 나타낸 부분의 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한 도 1의 (C)는 도 1의 (A)에 A3-A4의 일점쇄선으로 나타낸 부분의 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한 도 1의 (D)는 도 1의 (A)에 A5-A6의 일점쇄선으로 나타낸 부분의 단면도이다. 또한 도 1의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다. 또한 도 2는 도 1의 (B)에서의 산화물(230b) 및 그 근방의 확대도이다.
[트랜지스터(200)]
도 1에 도시된 바와 같이, 트랜지스터(200)는 기판(도시하지 않았음) 위에 배치된 산화물(230a)과, 산화물(230a) 위에 배치된 산화물(230b)과, 산화물(230b)의 상면에 서로 이격되어 형성된 층(253a) 및 층(253b)과, 층(253a)과 층(253b) 사이에 서로 이격되어 형성된 층(252a) 및 층(252b)과, 산화물(230b) 위에 배치되고 층(253a)과 층(253b) 사이에 중첩되어 개구(263)의 일부가 형성된 절연체(280)와, 개구(263) 내에 배치된 도전체(260)와, 산화물(230b) 및 절연체(280)와 도전체(260) 사이에 배치된 절연체(250)와, 산화물(230b) 및 절연체(280)와 절연체(250) 사이에 배치된 산화물(230c)을 가진다. 여기서, 도 1의 (B), (C)에 도시된 바와 같이 도전체(260)의 상면은 절연체(250), 산화물(230c), 및 절연체(280)의 상면과 대략 일치하는 것이 바람직하다.
또한 이하에서 산화물(230a), 산화물(230b), 및 산화물(230c)을 통틀어 산화물(230)이라고 하는 경우가 있다. 또한 층(252a) 및 층(252b)을 통틀어 층(252)이라고 하는 경우가 있다. 또한 층(253a) 및 층(253b)을 통틀어 층(253)이라고 하는 경우가 있다.
또한 도 1에 도시된 바와 같이, 절연체(224), 산화물(230a), 및 산화물(230b)과 절연체(280) 사이에 절연체(256)가 배치되는 것이 바람직하다. 여기서, 절연체(256)는 도 1의 (B), (C)에 도시된 바와 같이, 층(253a)의 상면과 측면, 층(253b)의 상면과 측면, 산화물(230c)의 측면, 및 절연체(224)의 상면에 접하는 것이 바람직하다.
또한 도 1에 도시된 바와 같이, 절연체(256)와 절연체(280) 사이에 절연체(266)가 배치되는 것이 바람직하다. 여기서, 절연체(266)는 도 1의 (B), (C)에 도시된 바와 같이, 절연체(256)의 상면, 산화물(230c)의 측면, 및 절연체(280)의 하면에 접하는 것이 바람직하다.
또한 트랜지스터(200)에서 채널이 형성되는 영역(이후, 채널 형성 영역이라고도 함)과 그 근방에서 산화물(230a), 산화물(230b), 및 산화물(230c)의 3층을 적층시키는 구성을 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 산화물(230b)과 산화물(230c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다. 또한 산화물(230a), 산화물(230b), 및 산화물(230c)의 각각이 2층 이상의 적층 구조를 가져도 좋다. 또한 트랜지스터(200)에서는 도전체(260)를 2층의 적층 구조로 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 도전체(260)는 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다.
예를 들어, 산화물(230c)이 제 1 산화물과, 제 1 산화물 위의 제 2 산화물로 이루어지는 적층 구조를 가지는 경우, 제 1 산화물은 산화물(230b)과 같은 조성을 가지고, 제 2 산화물은 산화물(230a)과 같은 조성을 가지는 것이 바람직하다.
여기서, 도전체(260)는 트랜지스터의 게이트 전극으로서 기능하고, 층(252a) 및 층(253a), 그리고 층(252b) 및 층(253b)은 각각 소스 영역 또는 드레인 영역으로서 기능한다. 상기와 같이, 도전체(260)는 절연체(280), 절연체(266), 및 절연체(256)의 개구(263)에 매립되도록 형성된다. 또한 개구(263)는 층(253a)과 층(253b) 사이에 끼워진 영역에 형성된다. 여기서, 도전체(260), 층(252a), 층(252b), 층(253a), 및 층(253b)의 배치는 개구(263)에 대하여 자기정합(自己整合)적으로 선택된다. 즉 트랜지스터(200)에서, 게이트 전극을 소스 전극과 드레인 전극 사이에 자기정합적으로 배치시킬 수 있다. 따라서, 도전체(260)를 위치 맞춤을 위한 마진 없이 형성할 수 있기 때문에, 트랜지스터(200)의 점유 면적의 축소를 도모할 수 있다. 이로써, 반도체 장치의 미세화, 고집적화를 도모할 수 있다.
또한 도 1에 도시된 바와 같이, 도전체(260)는 절연체(250)의 내측에 제공된 도전체(260a)와, 도전체(260a)의 내측에 매립되도록 제공된 도전체(260b)를 가지는 것이 바람직하다.
또한 트랜지스터(200)는 기판(도시하지 않았음) 위에 배치된 절연체(214)와, 절연체(214) 위에 배치된 절연체(216)와, 절연체(216)에 매립되도록 배치된 도전체(205)와, 절연체(216) 및 도전체(205) 위에 배치된 절연체(222)와, 절연체(222) 위에 배치된 절연체(224)를 가지는 것이 바람직하다. 절연체(224) 위에 산화물(230a)이 배치되는 것이 바람직하다.
또한 트랜지스터(200) 위에 층간막으로서 기능하는 절연체(274) 및 절연체(281)가 배치되는 것이 바람직하다. 여기서, 절연체(274)는 도전체(260), 절연체(250), 산화물(230c), 및 절연체(280)의 상면에 접하여 배치되는 것이 바람직하다.
절연체(222), 절연체(256), 절연체(266), 및 절연체(274)는 수소(예를 들어, 수소 원자, 수소 분자 등)의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어, 절연체(222), 절연체(256), 절연체(266), 및 절연체(274)는 절연체(224), 절연체(250), 및 절연체(280)보다 수소 투과성이 낮은 것이 바람직하다. 또한 절연체(222), 절연체(256), 절연체(266), 및 절연체(274)는 산소(예를 들어, 산소 원자, 산소 분자 등)의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어, 절연체(222), 절연체(256), 절연체(266), 및 절연체(274)는 절연체(224), 절연체(250), 및 절연체(280)보다 산소 투과성이 낮은 것이 바람직하다.
여기서, 절연체(224), 산화물(230a), 산화물(230b), 및 절연체(250)는 절연체(280) 및 절연체(281)에서, 절연체(256), 절연체(266), 산화물(230c), 및 절연체(274)에 의하여 이격되어 있다. 그러므로, 절연체(280) 및 절연체(281)에 포함되는 수소 등의 불순물이나 과잉 산소가 절연체(224), 산화물(230a), 산화물(230b), 및 절연체(250)로 혼입되는 것을 억제할 수 있다.
또한 도 1의 (B), (D)에 도시된 바와 같이, 트랜지스터(200)와 전기적으로 접속되고, 플러그로서 기능하는 도전체(240)(도전체(240a) 및 도전체(240b))가 제공되는 것이 바람직하다. 또한 플러그로서 기능하는 도전체(240)의 측면에 접하여 절연체(241)(절연체(241a) 및 절연체(241b))가 제공된다. 즉, 절연체(256), 절연체(266), 절연체(280), 절연체(274), 및 절연체(281)의 개구의 내벽에 접하여 절연체(241)가 제공된다. 또한 절연체(241)의 측면에 접하여 도전체(240)의 제 1 도전체가 제공되고, 더 내측에 도전체(240)의 제 2 도전체가 제공되는 구성으로 하여도 좋다. 여기서, 도전체(240)의 상면의 높이와 절연체(281)의 상면의 높이를 같은 정도로 할 수 있다. 또한 트랜지스터(200)에서 도전체(240)의 제 1 도전체와 도전체(240)의 제 2 도전체를 적층시키는 구성을 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 도전체(240)를 단층, 또는 3층 이상의 적층 구조로 제공하는 구성으로 하여도 좋다. 구조체가 적층 구조를 가지는 경우, 형성 순으로 서수를 부여하여 구별하는 경우가 있다.
또한 트랜지스터(200)는 채널 형성 영역을 포함한 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))에 산화물 반도체로서 기능하는 금속 산화물(이후, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 예를 들어, 산화물(230)의 채널 형성 영역이 되는 금속 산화물로서는, 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상의 것을 사용하는 것이 바람직하다. 이와 같이, 밴드 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터의 비도통 상태에서의 누설 전류(오프 전류)를 매우 작게 할 수 있다. 이와 같은 트랜지스터를 사용함으로써, 저소비전력의 반도체 장치를 제공할 수 있다.
예를 들어, 산화물(230)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하면 좋다. 특히, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하면 좋다. 또한 산화물(230)로서, 산화 인듐, 산화 아연, In-Ga 산화물, In-Zn 산화물, Ga-Zn 산화물, 또는 산화 갈륨을 사용하여도 좋다.
여기서, 산화물(230)은 산소 결손을 형성하는 원소, 또는 산소 결손과 결합하는 원소가 첨가됨으로써, 캐리어 밀도가 증대하고 저저항화되는 경우가 있다. 이와 같은 원소로서는, 대표적으로는 붕소나 인을 들 수 있다. 또한 붕소나 인 외에도 수소, 탄소, 질소, 플루오린, 황, 염소, 타이타늄, 희가스 등을 사용할 수 있다. 또한 희가스의 대표적인 예로서는, 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 또한 산화물(230)에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등의 금속 원소 중에서 선택되는 어느 하나 또는 복수의 금속 원소를 첨가하여도 좋다. 상술한 것 중에서도, 첨가되는 원소로서는 붕소 및 인이 바람직하다. 붕소 및 인의 첨가에는 비정질 실리콘 또는 저온 폴리실리콘의 제조 라인의 장치를 사용할 수 있기 때문에, 설비 투자를 억제할 수 있다. 상기 원소의 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry) 등을 사용하여 측정하면 좋다.
특히, 산화물(230) 내에 첨가하는 원소로서, 산화물을 형성하기 쉬운 원소를 사용하는 것이 바람직하다. 이러한 원소로서는, 대표적으로는 붕소, 인, 알루미늄, 마그네슘 등이 있다. 산화물(230) 내에 첨가된 상기 원소는 산화물(230) 내의 산소를 빼앗아 산화물을 형성할 수 있다. 그 결과, 산화물(230) 내에는 많은 산소 결손이 생긴다. 상기 산소 결손과 산화물(230) 내의 수소가 결합함으로써 캐리어가 생성되어 매우 저항이 낮은 영역이 된다. 또한 산화물(230) 내에 첨가된 원소는 안정적인 산화물의 상태로 산화물(230) 내에 존재하기 때문에, 그 후의 공정에서 높은 온도가 필요한 처리가 수행되더라도, 산화물(230)로부터 이탈되기 어렵다. 즉, 산화물(230)에 첨가하는 원소로서, 산화물을 형성하기 쉬운 원소를 사용함으로써, 고온 프로세스를 거쳐도 고저항화되기 어려운 영역을 산화물(230) 내에 형성할 수 있다.
층(252)은 산화물(230)에 상기 원소가 첨가되어 형성된 층이다. 도 1의 (B) 및 도 2에 도시된 바와 같이, 층(252a) 및 층(252b)은 도전체(260)를 끼워 대향하여 형성되어 있고, 상면이 산화물(230c)과 접하는 것이 바람직하다. 상면에서 보았을 때, 층(252a) 및 층(252b)의 적어도 일부가 도전체(260)와 중첩되는 것이 바람직하다. 여기서, 층(252)의 상기 원소의 농도는 산화물(230)에서 층(252) 및 층(253)이 형성되지 않은 부분보다 높은 것이 바람직하다. 또한 층(252)에 포함되는 산소 결손의 양은 산화물(230)에서 층(252) 및 층(253)이 형성되지 않은 부분의 산소 결손의 양보다 높은 것이 바람직하다. 이로써, 층(252)은 산화물(230)에서 층(252) 및 층(253)이 형성되지 않은 부분과 비교하여 캐리어 밀도가 크고 저항이 낮다.
층(253)은 산화물(230)에 상기 원소가 첨가되어 형성된 층이며, 층(252)보다 상기 원소가 많이 첨가되어 형성되어 있다. 도 1의 (B) 및 도 2에 도시된 바와 같이, 층(253a) 및 층(253b)은 도전체(260) 및 층(252)을 끼워 대향하여 형성되어 있고, 상면이 절연체(256) 및 산화물(230c)과 접하는 것이 바람직하다. 상면에서 보았을 때, 층(253a) 및 층(253b)의 도전체(260) 측의 측면은 도전체(260)의 측면과 대략 일치하거나, 또는 층(253a) 및 층(253b)의 일부가 도전체(260)와 중첩되는 것이 바람직하다. 여기서, 층(253)의 상기 원소의 농도는 층(252)의 상기 원소의 농도와 동등하거나, 또는 이보다 높은 것이 바람직하다. 또한 층(253)에 포함되는 산소 결손의 양은 산화물(230)에서 층(252) 및 층(253)이 형성되지 않은 부분의 산소 결손의 양보다 높은 것이 바람직하다. 이로써, 층(253)은 산화물(230)에서 층(252) 및 층(253)이 형성되지 않은 부분과 비교하여 캐리어 밀도가 크고 저항이 낮다.
도 2에 도시된 바와 같이, 산화물(230)에서, 도전체(260)와 중첩되고 층(252a)과 층(252b) 사이에 끼워진 영역을 영역(234)으로 하고, 층(253)과 중첩되는 영역을 영역(231)(영역(231a) 및 영역(231b))으로 하고, 층(252)과 중첩되는 영역을 영역(232)(영역(232a) 및 영역(232b))으로 한다. 도 2에 도시된 바와 같이, 영역(234)은 영역(231a)과 영역(231b) 사이에 위치하고, 영역(232a)은 영역(231a)과 영역(234) 사이에 위치하고, 영역(232b)은 영역(231b)과 영역(234) 사이에 위치한다. 여기서, 영역(231)은 영역(234)과 비교하여 캐리어 밀도가 높고 저항이 낮은 영역이다. 또한 영역(232)은 영역(234)과 비교하여 캐리어 밀도가 높고 저항이 낮은 영역이고, 영역(231)과 비교하여 캐리어 밀도가 낮고 저항이 높은 영역이다. 또는, 영역(232)은 영역(231)과 동등한 캐리어 밀도를 가지고, 동등한 저항을 가져도 좋다. 따라서, 영역(234)은 트랜지스터(200)의 채널 형성 영역으로서 기능하고, 영역(231)은 소스 영역 또는 드레인 영역으로서 기능하고, 영역(232)은 접합 영역으로서 기능한다.
상술한 바와 같은 구성으로 함으로써, 도전체(260)와 중첩되는 층(252)이 소위 오버랩 영역(Lov 영역이라고도 함)으로서 기능한다. 따라서, 산화물(230)의 채널 형성 영역과 소스 영역 또는 드레인 영역 사이에 오프셋 영역이 형성되는 것을 방지하고, 실효적인 채널 길이가 도전체(260)의 폭보다 커지는 것을 억제할 수 있다. 이로써, 트랜지스터(200)의 온 전류를 크게 하고, S값을 양호하게 하고, 주파수 특성의 향상을 도모할 수 있다.
산화물(230)에 소스 영역 또는 드레인 영역으로서 기능하는 영역(231)을 형성함으로써, 금속으로 형성된 소스 전극 및 드레인 전극을 제공하지 않고, 영역(231)에 플러그로서 기능하는 도전체(240)를 접속할 수 있다. 산화물(230)에 접하여 금속으로 형성된 소스 전극 및 드레인 전극을 제공하면, 트랜지스터(200)의 제작 공정 또는 후공정에서 고온의 열처리를 수행한 경우, 금속으로 형성된 소스 전극 및 드레인 전극이 산화되어, 트랜지스터(200)의 온 전류, S값, 및 주파수 특성이 열화하는 경우가 있다. 그러나, 본 실시형태에 나타내는 반도체 장치에서는, 금속으로 형성된 소스 전극 및 드레인 전극을 제공할 필요가 없다. 따라서, 트랜지스터(200)의 제작 공정 또는 후공정에서 고온의 열처리를 수행하여도, 양호한 온 전류, S값, 및 주파수 특성을 나타내는 반도체 장치를 제공할 수 있다. 예를 들어, 본 실시형태에 나타내는 반도체 장치에서는, 트랜지스터(200)의 제작 후에 450℃이상 800℃이하, 대표적으로는 600℃이상 750℃이하의 고온이 가해지는 프로세스를 수행할 수 있다.
또한 상술한 바와 같이, 산소 결손을 형성하는 원소를 층(252) 및 층(253)에 첨가하고 열처리를 수행함으로써, 채널 형성 영역으로서 기능하는 영역(234)에 포함되는 수소를 층(253)에 포함되는 산소 결손으로 포획할 수 있는 경우가 있다. 여기서, 층(253) 또는 층(252)에 포함되는 수소의 농도는 산화물(230)에서 층(252) 및 층(253)이 형성되지 않은 부분의 수소의 농도보다 높은 것이 바람직하다. 이로써, 트랜지스터(200)에 안정적인 전기 특성을 부여하여 신뢰성의 향상을 도모할 수 있다.
또한 자세한 사항은 후술하지만, 본 실시형태에 나타낸 제작 방법을 사용하여 트랜지스터(200)를 형성함으로써, 도전체(260)를 자기정합적으로 층(253a)과 층(253b) 사이에 배치시키고, 또한 층(252a) 및 층(252b)과 중첩시킬 수 있다. 따라서, 양호한 전기 특성을 가지는 반도체 장치를 수율 좋게 제조할 수 있다. 또한 채널 길이(영역(234)의 A1-A2 방향의 길이, 또는 층(252a)과 층(252b)의 거리라고도 할 수 있음)를 노광 장치의 해상 한계 이하로 할 수도 있다. 예를 들어, 채널 길이를 1nm 이상 60nm 이하, 더 바람직하게는 15nm 이상 40nm 이하로 할 수도 있다. 이와 같이, 채널 길이를 짧게 함으로써, 트랜지스터(200)의 온 전류를 크게 하고, S값을 양호하게 하고, 주파수 특성의 향상을 도모할 수 있다.
또한 반도체 장치의 제작 방법의 자세한 사항은 후술하지만, 층(252) 및 층(253)은 상기 원소를 도펀트로서 절연체(256)를 통하여 산화물(230)에 첨가함으로써 형성되는 것이 바람직하다. 이때, 도펀트는 산화물(230)뿐만 아니라 절연체(256)에도 첨가되는 경우가 있다.
산화물(230)의 영역(231) 및 영역(232)에 첨가된 도펀트는 산화물(230) 내의 산소와 결합하기 때문에, 영역(231) 및 영역(232)에 있어서 산화물(230)에는 산소 결손이 생성된다. 여기서, 산화물(230)의 영역(234)에 포함되는 수소는 영역(231) 및 영역(232)으로 확산되고 상기 산소 결손에 포획되기 때문에, 영역(234)의 산화물(230)의 저항값은 성막 후의 저항값과 비교하여 높아진다고 생각된다. 한편, 영역(231)의 산화물(230)의 저항값은 상기 산소 결손이 상기 수소를 포획함으로써, 성막 후의 저항값과 비교하여 낮아진다고 생각된다.
또한 영역(231)과 중첩되는 절연체(256)가 산소(또는 후술하는 과잉 산소)를 포함하는 경우, 상기 산소가 산화물(230)로 확산되면, 영역(231)에서 산화물(230)이 고저항화되어, 소스 영역 및 드레인 영역으로서 충분히 기능하지 않는 것이 우려된다. 그러나, 절연체(256)에 상기 도펀트가 첨가됨으로써, 절연체(256)에 포함되는 산소는 상기 도펀트에 포획되고 고정화된다. 따라서, 절연체(256)로부터의 산소 방출이 억제되어, 영역(231)에서 산화물(230)의 저항값은 성막 후의 저항값보다 낮은 상태를 유지할 수 있다.
이상의 메커니즘에 따라, 산화물(230)에서 영역(234)은 높은 저항값을 유지하고 채널 형성 영역으로서 기능하고, 영역(231)은 낮은 저항값을 유지하고 소스 영역 또는 드레인 영역으로서 기능할 수 있다고 생각된다. 또한 산화물(230)에 첨가된 도펀트는 후공정에서의 가열 처리에서도 확산 등을 일으키지 않고 안정적이기 때문에, 영역(234), 영역(232), 및 영역(231)은 상기 가열 처리가 수행되더라도 확대나 축소를 일으키지 않고 안정적이다. 즉, 본 발명에 따른 트랜지스터는 가열 처리에 의하여 채널 길이의 증가나 감소, 소스 영역과 드레인 영역의 접속 등 전기 특성 및 신뢰성에 관련된 불량을 발생시킬 우려가 저감된다.
또한 도 2에서는 층(252) 및 층(253)이 산화물(230b)의 막 두께 방향에서, 산화물(230b)과 절연체(256) 및 산화물(230c)의 계면 근방에 형성되어 있지만, 이에 한정되지 않는다. 예를 들어, 층(252) 및 층(253)은 산화물(230b)의 막 두께와 대략 같은 두께를 가져도 좋고, 산화물(230a)에도 형성되어 있어도 좋다.
또한 산화물(230)에서, 각 영역의 경계를 명확히 검출하기가 어려운 경우가 있다. 각 영역 내에서 검출되는 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도는 영역마다의 단계적인 변화에 한정되지 않고, 각 영역 내에서도 연속적으로 변화(그러데이션이라고도 함)되어도 좋다. 즉, 채널 형성 영역에 가까운 영역일수록 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도가 감소되면 좋다.
또한 도 2에는 도전체(260)가 영역(234) 및 영역(232)(층(252))과 중첩되는 구성을 도시하였지만, 본 실시형태는 이에 한정되는 것은 아니다. 예를 들어, 도 3에 도시된 바와 같이, 도전체(260)가 영역(234), 영역(232)(층(252)), 및 영역(231)(층(253))의 일부와 중첩되는 구성으로 하여도 좋다. 이러한 구성으로 함으로써 도전체(260)와 중첩되는 층(252)뿐만 아니라, 층(253)의 일부도 오버랩 영역으로서 기능한다. 따라서, 산화물(230)의 채널 형성 영역과 소스 영역 또는 드레인 영역 사이에 오프셋 영역이 형성되는 것을 더 확실하게 방지하고, 실효적인 채널 길이가 도전체(260)의 폭보다 커지는 것을 억제할 수 있다. 이로써, 트랜지스터(200)의 온 전류를 크게 하고, S값을 양호하게 하고, 주파수 특성의 향상을 도모할 수 있다.
이상으로부터, 온 전류가 큰 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 높은 주파수 특성을 가지는 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는 전기 특성의 변동이 억제되어 안정적인 전기 특성을 가지면서 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또는, 오프 전류가 작은 트랜지스터를 가지는 반도체 장치를 제공할 수 있다.
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 자세한 구성에 대하여 설명한다.
도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치된다. 또한 도전체(205)는 절연체(216)에 매립되어 제공되는 것이 바람직하다. 여기서, 도전체(205)의 상면의 평탄성을 양호하게 하는 것이 바람직하다. 예를 들어, 도전체(205) 상면의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.5nm 이하, 더 바람직하게는 0.3nm 이하로 하면 좋다. 이로써, 도전체(205) 위에 형성되는 절연체(224)의 평탄성을 양호하게 하고, 산화물(230a), 산화물(230b), 및 산화물(230c)의 결정성의 향상을 도모할 수 있다.
여기서, 도전체(260)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한 도전체(205)는 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200)의 Vth를 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써 트랜지스터(200)의 Vth를 0V보다 크게 하고, 오프 전류를 저감할 수 있게 된다. 따라서, 도전체(205)에 음의 전위를 인가하는 것이, 인가하지 않은 경우보다 도전체(260)에 인가하는 전위가 0V일 때의 드레인 전류를 더 작게 할 수 있다.
또한 도전체(205)는 산화물(230)에서의 채널 형성 영역보다 크게 제공하는 것이 좋다. 특히, 도 1의 (C)에 도시된 바와 같이, 도전체(205)는 산화물(230)의 채널 폭 방향과 교차되는 단부보다 외측의 영역에도 연장되어 있는 것이 바람직하다. 즉, 산화물(230)의 채널 폭 방향에서의 측면의 외측에서 도전체(205)와 도전체(260)는 절연체를 개재(介在)하여 중첩되어 있는 것이 바람직하다.
상기 구성을 가짐으로써, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)의 전계와 제 2 게이트 전극으로서의 기능을 가지는 도전체(205)의 전계에 의하여 산화물(230)의 채널 형성 영역을 전기적으로 둘러쌀 수 있다.
또한 도 1의 (C)에 도시된 바와 같이, 도전체(205)를 연장시켜 배선으로서도 기능시킨다. 다만, 이에 한정되지 않고, 도전체(205) 아래에 배선으로서 기능하는 도전체를 제공하는 구성으로 하여도 좋다. 또한 도전체(205)는 반드시 각 트랜지스터에 하나씩 제공할 필요는 없다. 예를 들어, 도전체(205)를 복수의 트랜지스터로 공유하는 구성으로 하여도 좋다.
또한 도전체(205)는 절연체(216)의 개구의 내벽에 접하여 제 1 도전체가 형성되고, 더 내측에 제 2 도전체가 형성되어 있다. 여기서, 도전체(205)의 제 1 도전체 및 제 2 도전체의 높이와 절연체(216)의 상면의 높이는 같은 정도로 할 수 있다. 또한 트랜지스터(200)에서는 도전체(205)의 제 1 도전체와 제 2 도전체를 적층하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 도전체(205)는 단층, 또는 3층 이상의 적층 구조로서 제공하는 구성으로 하여도 좋다. 구조체가 적층 구조를 가지는 경우, 형성 순으로 서수를 부여하여 구별하는 경우가 있다.
또한 도전체(205)의 제 1 도전체로서 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 도전체를 사용하여도 좋다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 도전체를 사용하는 것이 바람직하다. 또한 본 명세서에서, 불순물 또는 산소의 확산을 억제하는 기능이란 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능을 말한다.
도전체(205)의 제 1 도전체로서 산소의 확산을 억제하는 기능을 가지는 도전체를 사용함으로써, 도전체(205)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전체로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 따라서, 도전체(205)의 제 1 도전체로서는 상기 도전성 재료를 단층 또는 적층으로 사용하면 좋다.
또한 도전체(205)의 제 2 도전체로서 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다.
절연체(214)는 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(200)로 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서, 절연체(214)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
예를 들어, 절연체(214)로서 산화 알루미늄 또는 질화 실리콘 등을 사용하는 것이 바람직하다. 이로써, 물 또는 수소 등의 불순물이 절연체(214)보다 기판 측으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 또는, 절연체(224) 등에 포함되는 산소가 절연체(214)보다 기판 측으로 확산되는 것을 억제할 수 있다.
또한 층간막으로서 기능하는 절연체(216), 절연체(280), 및 절연체(281)는 절연체(214)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어, 절연체(216), 절연체(280), 및 절연체(281)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공(空孔)을 가지는 산화 실리콘 등을 적절히 사용하면 좋다.
또한 절연체(216)를 적층 구조로 하여도 좋다. 예를 들어, 절연체(216)에서 적어도 도전체(205)의 측면과 접하는 부분에 절연체(214)와 같은 절연체를 제공하는 구성으로 하여도 좋다. 이와 같은 구성으로 함으로써, 절연체(216)에 포함되는 산소로 인하여 도전체(205)가 산화되는 것을 억제할 수 있다. 또는, 도전체(205)로 인하여 절연체(216)에 포함되는 산소가 흡수되는 것을 억제할 수 있다.
절연체(222) 및 절연체(224)는 게이트 절연체로서의 기능을 가진다.
여기서, 산화물(230)과 접하는 절연체(224)는 가열에 의하여 산소가 이탈되는 것이 바람직하다. 본 명세서에서는, 가열에 의하여 이탈되는 산소를 과잉 산소라고 부르는 경우가 있다. 예를 들어, 절연체(224)에는 산화 실리콘 또는 산화질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함한 절연체를 산화물(230)에 접하여 제공함으로써, 산화물(230) 내의 산소 결손을 저감하여, 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
절연체(224)로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상, 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시의 막의 표면 온도로서는 100℃이상 700℃이하, 또는 100℃이상 400℃이하의 범위가 바람직하다.
또한 도 1의 (C)에 도시된 바와 같이, 절연체(224)는 산화물(230b)과 중첩되지 않는 영역의 막 두께가, 이 외의 영역의 막 두께보다 얇은 것이 바람직하다. 이와 같은 구성으로 함으로써, 도전체(260)의 하단부를 더 아래쪽에 위치하게 할 수 있기 때문에, 제 1 게이트 전극으로서 기능하는 도전체(260)의 전계를 산화물(230)의 측면에 작용시키기 쉬워진다. 따라서, 트랜지스터(200)의 온 전류를 증대시키고, 주파수 특성을 향상시킬 수 있다. 또한 절연체(224)를 산화물(230b) 및 산화물(230a)과 중첩시켜, 섬 형상으로 제공하는 구성으로 하여도 좋다.
절연체(222)는 절연체(214) 등과 마찬가지로, 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(200)로 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어, 절연체(222)는 절연체(224)보다 수소 투과성이 낮은 것이 바람직하다. 절연체(222), 절연체(256), 절연체(266), 및 절연체(274)로 절연체(224), 산화물(230), 및 절연체(250) 등을 둘러쌈으로써, 외부로부터 물 또는 수소 등의 불순물이 트랜지스터(200)로 침입하는 것을 억제할 수 있다.
또한 절연체(222)는 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어 절연체(222)는 절연체(224)보다 산소 투과성이 낮은 것이 바람직하다. 절연체(222)가 산소나 불순물의 확산을 억제하는 기능을 가짐으로써, 산화물(230)이 가지는 산소가 기판 측으로 확산되는 것을 저감할 수 있기 때문에 바람직하다. 또한 절연체(224)나 산화물(230)이 가지는 산소와 도전체(205)가 반응하는 것을 억제할 수 있다.
절연체(222)에는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(222)를 형성한 경우, 절연체(222)는 산화물(230)로부터의 산소의 방출이나, 트랜지스터(200)의 주변부로부터 산화물(230)로의 수소 등의 불순물 혼입을 억제하는 층으로서 기능한다.
또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 및 산화 지르코늄에서 선택된 하나를 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한 절연체(222)에는, 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등 소위 high-k 재료를 포함한 절연체를 단층 또는 적층으로 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서, 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다.
또한 절연체(222) 및 절연체(224)가 2층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다. 예를 들어, 절연체(222) 아래에 절연체(224)와 같은 절연체를 제공하는 구성으로 하여도 좋다.
산화물(230)은 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(230c)을 가진다. 산화물(230b) 아래에 산화물(230a)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다. 또한 산화물(230b) 위에 산화물(230c)을 가짐으로써, 산화물(230c)보다 위쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다.
또한 산화물(230)은 각 금속 원자의 원자수비가 상이한 산화물로 이루어지는 적층 구조를 가지는 것이 바람직하다. 구체적으로는, 산화물(230a)에 사용하는 금속 산화물에서 구성 원소 중의 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(230a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230c)에는 산화물(230a) 또는 산화물(230b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
산화물(230a), 산화물(230b), 및 산화물(230c)은 결정성을 가지는 것이 바람직하고, 특히, CAAC-OS를 사용하는 것이 바람직하다. CAAC-OS 등의 결정성을 가지는 산화물은 불순물이나 결함(산소 결손 등)이 적고 결정성이 높은 치밀한 구조를 가진다. 이와 같은 산화물(230)을 가짐으로써, 트랜지스터(200)는 제조 공정에서의 높은 온도(소위 써멀 버짓(thermal budget))에 대하여 안정된다.
또한 산화물(230a) 및 산화물(230c)의 전도대 하단의 에너지가 산화물(230b)의 전도대 하단의 에너지보다 높아지는 것이 바람직하다. 또한 환언하면 산화물(230a) 및 산화물(230c)의 전자 친화력이 산화물(230b)의 전자 친화력보다 작은 것이 바람직하다. 이 경우, 산화물(230c)에는 산화물(230a)에 사용할 수 있는 금속 산화물을 사용하는 것이 바람직하다. 구체적으로는, 산화물(230c)에 사용하는 금속 산화물에서 구성 원소 중의 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230c)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(230c)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다.
여기서, 산화물(230a), 산화물(230b), 및 산화물(230c)의 접합부에서 전도대 하단의 에너지 준위는 완만하게 변화된다. 환언하면, 산화물(230a), 산화물(230b), 및 산화물(230c)의 접합부에서의 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 산화물(230a)과 산화물(230b)의 계면 및 산화물(230b)과 산화물(230c)의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
구체적으로는, 산화물(230a)과 산화물(230b), 산화물(230b)과 산화물(230c)이, 산소 이외에 공통되는 원소를 가짐으로써(주성분으로 함으로써), 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어, 산화물(230b)이 In-Ga-Zn 산화물인 경우, 산화물(230a) 및 산화물(230c)로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하여도 좋다. 또한 산화물(230c)을 적층 구조로 하여도 좋다. 예를 들어, In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 Ga-Zn 산화물의 적층 구조, 또는 In-Ga-Zn 산화물과 상기 In-Ga-Zn 산화물 위의 산화 갈륨의 적층 구조를 사용할 수 있다. 환언하면, In-Ga-Zn 산화물과 In을 포함하지 않는 산화물의 적층 구조를 산화물(230c)로서 사용하여도 좋다.
구체적으로는, 산화물(230a)로서 In:Ga:Zn=1:3:4[원자수비] 또는 1:1:0.5[원자수비]의 금속 산화물을 사용하면 좋다. 또한 산화물(230b)로서 In:Ga:Zn=4:2:3[원자수비] 또는 3:1:2[원자수비]의 금속 산화물을 사용하면 좋다. 또한 산화물(230c)로서 In:Ga:Zn=1:3:4[원자수비], In:Ga:Zn=4:2:3[원자수비], Ga:Zn=2:1[원자수비], 또는 Ga:Zn=2:5[원자수비]의 금속 산화물을 사용하면 좋다. 또한 산화물(230c)을 적층 구조로 하는 경우의 구체적인 예로서는, In:Ga:Zn=4:2:3[원자수비]과 In:Ga:Zn=1:3:4[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:1[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 Ga:Zn=2:5[원자수비]의 적층 구조, In:Ga:Zn=4:2:3[원자수비]과 산화 갈륨의 적층 구조 등을 들 수 있다.
이때, 캐리어의 주된 경로는 산화물(230b) 및 그 계면 근방이다. 산화물(230a), 산화물(230c)을 상술한 구성으로 함으로써, 산화물(230a)과 산화물(230b)의 계면, 및 산화물(230b)과 산화물(230c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 그러므로, 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지고, 트랜지스터(200)는 높은 온 전류 및 높은 주파수 특성을 얻을 수 있다. 또한 산화물(230c)을 적층 구조로 한 경우, 상술한 산화물(230b)과 산화물(230c)의 계면에서의 결함 준위 밀도를 낮추는 효과에 더하여, 산화물(230c)이 가지는 구성 원소가 절연체(250) 측으로 확산되는 것을 억제하는 것이 기대된다. 더 구체적으로는, 산화물(230c)을 적층 구조로 하고, 적층 구조의 위쪽에 In을 포함하지 않는 산화물을 위치하게 하기 때문에 절연체(250) 측으로 확산될 수 있는 In을 억제할 수 있다. 절연체(250)는 게이트 절연체로서 기능하기 때문에, In이 확산된 경우 트랜지스터의 특성 불량이 된다. 따라서, 산화물(230c)을 적층 구조로 함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있게 된다.
절연체(250)는 게이트 절연체로서 기능한다. 절연체(250)는 산화물(230c)의 상면에 접하여 배치하는 것이 바람직하다. 절연체(250)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘을 사용할 수 있다. 특히, 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이기 때문에 바람직하다.
절연체(250)는 절연체(224)와 마찬가지로, 절연체(250) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한 절연체(250)와 도전체(260) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(250)로부터 도전체(260)로의 산소 확산을 억제하는 것이 바람직하다. 이로써, 절연체(250)의 산소로 인한 도전체(260)의 산화를 억제할 수 있다. 예를 들어, 상기 산화물(230c)로서 사용할 수 있는 금속 산화물을 사용하면 좋다.
또한 상기 금속 산화물은 게이트 절연체의 일부로서의 기능을 가지는 경우가 있다. 따라서, 절연체(250)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 상기 금속 산화물에는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 게이트 절연체를 절연체(250)와 상기 금속 산화물의 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서, 게이트 절연체의 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위의 저감화가 가능하게 된다. 또한 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)의 박막화가 가능하게 된다.
구체적으로는, 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다. 특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체인 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
도전체(260)는 도 1에서는 2층 구조를 나타내었지만 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다.
도전체(260a)에는 상술한 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전체를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
또한 도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(250)에 포함되는 산소로 인하여 도전체(260b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다.
또한 도전체(260b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(260)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어, 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(260b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
또한 절연체(250)와 도전체(260a) 사이에 산화물(230)로서 사용할 수 있는 금속 산화물을 제공하여도 좋다. 이때, 상기 금속 산화물은 도전체(260)와 마찬가지로 게이트 전극으로서 기능한다. 금속 산화물을 제공함으로써, 절연체(250) 및 산화물(230) 중 적어도 한쪽에 산소를 공급할 수 있어 바람직하다. 또한 상기 금속 산화물로서, 산소의 투과를 억제하는 기능을 가지는 금속 산화물을 사용함으로써, 절연체(250) 또는 절연체(280)에 포함되는 산소로 인하여 도전체(260)가 산화되는 것을 억제할 수 있다. 또는, 절연체(250)에 포함되는 산소가 도전체(260)에 흡수되는 것을 억제할 수 있다.
또한 도 1의 (A), (C)에 도시된 바와 같이, 산화물(230b)에서 층(252) 및 층(253)과 중첩되지 않는 영역, 환언하면, 산화물(230)의 채널 형성 영역에서, 산화물(230)의 측면이 도전체(260)로 덮이도록 배치되어 있다. 이로써, 제 1 게이트 전극으로서 기능하는 도전체(260)의 전계를 산화물(230)의 측면에 작용시키기 쉬워진다. 따라서, 트랜지스터(200)의 온 전류를 크게 하고, S값을 양호하게 하고, 주파수 특성의 향상을 도모할 수 있다.
절연체(256)는 절연체(214) 등과 마찬가지로, 물 또는 수소 등의 불순물이 절연체(280) 측으로부터 트랜지스터(200)로 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어, 절연체(256)는 절연체(224)보다 수소 투과성이 낮은 것이 바람직하다. 또한 도 1의 (B), (C)에 도시된 바와 같이, 절연체(256)는 산화물(230c)의 측면의 일부, 층(253a)의 상면과 측면, 층(253b)의 상면과 측면, 즉 산화물(230b)의 상면의 일부와 측면의 일부, 산화물(230a)의 측면, 그리고 절연체(224)의 상면에 접하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 절연체(280)에 포함되는 수소가 산화물(230a), 산화물(230b), 및 절연체(224)로 침입하는 것을 억제할 수 있다.
또한 절연체(256)는 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어, 절연체(256)는 절연체(280) 또는 절연체(224)보다 산소 투과성이 낮은 것이 바람직하다.
또한 절연체(256)는 스퍼터링법을 사용하여 성막되는 구성으로 하여도 좋다. 절연체(256)를 산소를 포함하는 분위기에서 스퍼터링법을 사용하여 성막함으로써, 절연체(224)에서 절연체(256)와 접하는 영역 근방에 산소를 첨가할 수 있다. 이로써 상기 영역으로부터 절연체(224)를 통하여 산화물(230) 내에 산소를 공급할 수 있다. 여기서, 절연체(256)가 위쪽으로의 산소의 확산을 억제하는 기능을 가짐으로써, 산소가 산화물(230)로부터 절연체(280)로 확산되는 것을 방지할 수 있다. 또한 절연체(222)가 아래쪽으로의 산소 확산을 억제하는 기능을 가짐으로써, 산소가 산화물(230)로부터 기판 측으로 확산되는 것을 방지할 수 있다. 이와 같이, 산화물(230)의 채널 형성 영역에 산소가 공급된다. 이로써, 산화물(230)의 산소 결손을 저감하고, 트랜지스터의 노멀리 온화를 억제할 수 있다.
절연체(256)로서는, 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 성막하는 것이 좋다. 또한 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
또한 절연체(256)는 적층 구조로 하여도 좋다. 절연체(256)를 적층 구조로 하는 경우, 스퍼터링법을 사용하여 형성된 제 1 절연체 위에 ALD법을 사용하여 제 2 절연체를 형성하여도 좋다. 이때, 제 1 절연체와 제 2 절연체는 상술한 재료에서 선택된 같은 재료를 사용하여도 좋고, 상이한 재료를 사용하여도 좋다. 예를 들어, 제 1 절연체로서 스퍼터링법으로 형성된 산화 알루미늄을 사용하고, 제 2 절연체로서 ALD법으로 형성된 산화 알루미늄을 사용하여도 좋다. ALD법으로 형성되는 막은 피복성이 높고, 산화물(230) 등의 구조체로 인한 단차부에도 높은 균일성을 가지는 막을 형성할 수 있다. 또한 스퍼터링법으로 형성된 제 1 절연막에서의 성막 불량을 보전할 수 있어 바람직하다.
또한 절연체(256)로서는, 예를 들어 질화 알루미늄을 포함하는 절연체를 사용하면 좋다. 절연체(256)로서, 조성식이 AlNx(x는 0보다 크고 2 이하의 실수, 바람직하게는 x는 0.5보다 크고 1.5 이하의 실수)를 만족시키는 질화물 절연체를 사용하는 것이 바람직하다. 이로써, 절연성이 우수하고, 또한 열전도성이 우수한 막으로 할 수 있기 때문에, 트랜지스터(200)를 구동하였을 때 생기는 열의 방열성을 높일 수 있다. 또한 절연체(256)로서 질화 알루미늄 타이타늄, 질화 타이타늄 등을 사용할 수도 있다. 이 경우, 스퍼터링법을 사용하여 절연체(256)를 성막함으로써, 성막 가스에 산소 또는 오존 등 산화성이 강한 가스를 사용하지 않고 성막할 수 있기 때문에 바람직하다. 또한 질화 실리콘 또는 질화산화 실리콘 등을 사용할 수도 있다.
이와 같이, 수소에 대하여 배리어성을 가지는 절연체(256)로 절연체(224) 및 산화물(230)을 덮음으로써, 절연체(280)는 절연체(224) 및 산화물(230)로부터 이격되어 있다. 이로써, 트랜지스터(200)의 외부로부터 수소 등의 불순물이 침입하는 것을 억제할 수 있기 때문에, 트랜지스터(200)에 양호한 전기 특성 및 신뢰성을 부여할 수 있다.
또한 절연체(256)로서는, 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 성막하는 것이 좋다. 또한 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이 경우, 절연체(256)는 ALD법을 사용하여 성막되는 것이 바람직하다. ALD법은 피복성이 양호한 성막법이기 때문에, 피형성면의 요철로 인하여 단절 등이 형성되는 것을 방지할 수 있다.
또한 후술하지만, 절연체(256)는 층(252) 및 층(253)을 형성할 때의 보호막으로서의 기능을 가져도 좋다. 층(252) 및 층(253)의 형성에 이온 주입이나 이온 도핑을 사용하는 경우, 보호막으로서 절연체(256)를 제공함으로써, 산화물(230)의 표면이 이온이나 플라스마에 직접 노출되지 않고, 층(252) 및 층(253)의 형성에서의 산화물(230)의 대미지를 억제할 수 있기 때문에 바람직하다. 여기서, 산화물(230)의 대미지란, 산화물(230) 내에서 산소 결손이 과잉으로 형성되거나, 산화물(230)의 결정성이 지나치게 저하되는 것 등을 가리킨다. 예를 들어, 절연체(256)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘 등을 사용할 수 있다. 절연체(256)로서, 이러한 보호막으로서 기능하는 절연체 위에 상술한 배리어 절연막을 더 적층하여도 좋다.
절연체(266)는 절연체(214) 등과 마찬가지로, 물 또는 수소 등의 불순물이 절연체(280) 측으로부터 트랜지스터(200)로 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어, 절연체(266)는 절연체(224)보다 수소 투과성이 낮은 것이 바람직하다. 또한 도 1의 (B), (C)에 도시된 바와 같이, 절연체(266)는 절연체(256)의 상면 및 산화물(230c)의 측면에 접하도록 배치되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 절연체(280)에 포함되는 수소가 산화물(230) 및 절연체(224)로 침입하는 것을 억제할 수 있다.
이와 같이, 수소에 대하여 배리어성을 가지는 절연체(256) 및 절연체(266)로 절연체(224), 절연체(250), 및 산화물(230)을 덮음으로써, 절연체(280)는 절연체(224), 산화물(230), 및 절연체(250)로부터 이격되어 있다. 이로써, 트랜지스터(200)의 외부로부터 수소 등의 불순물이 침입하는 것을 억제할 수 있기 때문에, 트랜지스터(200)에 양호한 전기 특성 및 신뢰성을 부여할 수 있다.
또한 절연체(266)는 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어, 절연체(266)는 절연체(224)보다 산소 투과성이 낮은 것이 바람직하다. 절연체(266)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(280)가 가지는 산소와 도전체(260)가 반응하는 것을 억제할 수 있다.
절연체(266)로서는, 예를 들어 절연체(256)에 사용할 수 있는 배리어 절연막을 사용하면 좋다. 다만, 절연체(256)가 수소에 대한 배리어성을 충분히 가지는 경우, 절연체(266)로서는 반드시 배리어 절연막을 사용하지 않아도 된다.
절연체(280)는 절연체(256) 및 절연체(266)를 개재하여 절연체(224) 및 산화물(230) 위에 제공된다. 예를 들어 절연체(280)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘 등을 가지는 것이 바람직하다. 특히, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 특히, 산화 실리콘, 산화질화 실리콘, 공공을 가지는 산화 실리콘 등의 재료는 가열에 의하여 이탈되는 산소를 포함한 영역을 용이하게 형성할 수 있어 바람직하다.
절연체(280) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 또한 절연체(280)의 상면은 평탄화되어도 좋다.
절연체(274)는 절연체(214) 등과 마찬가지로, 물 또는 수소 등의 불순물이 위쪽으로부터 절연체(280)로 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어, 절연체(274)는 절연체(280)보다 수소 투과성이 낮은 것이 바람직하다.
또한 절연체(274)는 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어, 절연체(274)는 절연체(280)보다 산소 투과성이 낮은 것이 바람직하다. 절연체(274)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(280)에 포함되는 산소가 외방 확산되는 것을 억제할 수 있다.
절연체(274)로서는, 예를 들어 절연체(214), 절연체(222) 등에 사용할 수 있는 절연체를 사용하면 좋다. 또한 물 또는 수소 등의 불순물에 대한 배리어 절연막과, 산소의 확산을 억제하는 기능을 가지는 절연막을 적층하는 구성으로 하여도 좋다.
또한 절연체(274) 위에 층간막으로서 기능하는 절연체(281)를 제공하는 것이 바람직하다. 절연체(281)는 절연체(224) 등과 마찬가지로 막 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다.
또한 절연체(281), 절연체(274), 절연체(280), 절연체(266), 및 절연체(256)에 형성된 개구에 도전체(240a) 및 도전체(240b)를 배치한다. 도전체(240a) 및 도전체(240b)는 도전체(260)를 사이에 두고 대향하여 제공된다. 또한 도전체(240a) 및 도전체(240b)의 상면의 높이는 절연체(281)의 상면과 동일한 평면상으로 하여도 좋다.
또한 절연체(281), 절연체(274), 절연체(280), 절연체(266), 및 절연체(256)의 개구의 내벽에 접하여 절연체(241a)가 제공되고, 그 측면에 접하여 도전체(240a)의 제 1 도전체가 형성되어 있다. 상기 개구의 바닥부의 적어도 일부에는 층(253a)이 위치하고, 도전체(240a)가 층(253a)과 접한다. 여기서, 도 1의 (D)에 도시된 바와 같이, 도전체(240a)의 제 1 도전체는 층(253a)의 상면 및 측면(산화물(230b)의 상면 및 측면이라고 하여도 좋음)과 접하는 것이 바람직하다. 이와 같이 도전체(240a)를 제공함으로써, 도전체(240a)와 층(253a)의 접촉 면적이 증대되므로, 트랜지스터(200)의 온 전류 및 이동도의 향상, 그리고 S값의 저감을 도모할 수 있다. 마찬가지로, 절연체(281), 절연체(274), 절연체(280), 절연체(266), 및 절연체(256)의 개구의 내벽에 접하여 절연체(241b)가 제공되고, 그 측면에 접하여 도전체(240b)의 제 1 도전체가 형성되어 있다. 상기 개구의 바닥부의 적어도 일부에는 층(253b)이 위치하고, 도전체(240b)가 층(253b)과 접한다. 도시하지 않았지만, 도전체(240a)와 마찬가지로, 도전체(240b)의 제 1 도전체는 층(253b)의 상면 및 측면(산화물(230b)의 상면 및 측면이라고 하여도 좋음)과 접하는 것이 바람직하다. 이와 같이 도전체(240b)를 제공함으로써, 도전체(240b)와 층(253b)의 접촉 면적이 증대되므로, 트랜지스터(200)의 온 전류 및 이동도의 향상, 그리고 S값의 저감을 도모할 수 있다.
도전체(240a) 및 도전체(240b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(240a) 및 도전체(240b)는 적층 구조로 하여도 좋다.
또한 도전체(240)를 적층 구조로 하는 경우, 산화물(230a), 산화물(230b), 절연체(256), 절연체(266), 절연체(280), 절연체(274), 절연체(281)와 접하는 도전체에는 상술한 물 또는 수소 등의 불순물의 확산을 억제하는 기능을 가지는 도전체를 사용하는 것이 바람직하다. 예를 들어, 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 물 또는 수소 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료는 단층 또는 적층으로 사용하여도 좋다. 상기 도전성 재료를 사용함으로써 절연체(280)에 첨가된 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다. 또한 절연체(281)보다 위층으로부터 물 또는 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 산화물(230)로 혼입되는 것을 억제할 수 있다.
절연체(241a) 및 절연체(241b)로서는, 절연체(214) 등에 사용할 수 있는 절연체, 예를 들어 산화 알루미늄 또는 질화 실리콘 등을 사용하면 좋다. 절연체(241a) 및 절연체(241b)는 절연체(256) 및 절연체(266)에 접하여 제공되기 때문에, 절연체(280) 등으로부터 물 또는 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 산화물(230)로 혼입되는 것을 억제할 수 있다. 또한 절연체(280)에 포함되는 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다.
절연체(241a) 및 절연체(241b)의 형성에는 ALD법이나 CVD법을 사용할 수 있다.
또한 도시하지 않았지만, 도전체(240a)의 상면 및 도전체(240b)의 상면에 접하여 배선으로서 기능하는 도전체를 배치하여도 좋다. 배선으로서 기능하는 도전체에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상기 도전체는 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성하여도 좋다.
또한 도시하지 않았지만, 상기 도전체를 덮도록 저항률이 1.0×1013Ωcm 이상 1.0×1015Ωcm 이하, 바람직하게는 5.0×1013Ωcm 이상 5.0×1014Ωcm 이하인 절연체를 제공하는 것이 바람직하다. 상기 도전체 위에 상기와 같은 저항률을 가지는 절연체를 제공함으로써, 상기 절연체는 절연성을 유지하면서 트랜지스터(200)와 상기 도전체 등의 배선 사이에 축적되는 전하를 분산시키고, 상기 전하로 인한 트랜지스터나 상기 트랜지스터를 가지는 전자 기기의 특성 불량이나 정전 파괴를 억제할 수 있어 바람직하다.
산화물(230c), 절연체(256), 및 절연체(274)로서 각각 적층 절연막을 사용한 트랜지스터(200)에 대하여 도 4에 도시하였다. 도 1과 마찬가지로, 도 4의 (A), (B), (C), (D)는 트랜지스터(200) 및 트랜지스터(200) 주변의 상면도 및 단면도이다. 도 4의 (A)는 트랜지스터(200)를 가지는 반도체 장치의 상면도이다. 또한 도 4의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 4의 (B)는 도 4의 (A)에 A1-A2의 일점쇄선으로 나타낸 부분의 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한 도 4의 (C)는 도 4의 (A)에 A3-A4의 일점쇄선으로 나타낸 부분의 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한 도 4의 (D)는 도 4의 (A)에 A5-A6의 일점쇄선으로 나타낸 부분의 단면도이다. 또한 도 4의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 4에 도시된 트랜지스터(200)에서는, 산화물(230c)로서 산화물(230c1)과 그 위에 적층된 산화물(230c2)을 사용하고, 절연체(256)로서 절연체(256a)와 그 위에 적층된 절연체(256b)를 사용하고, 절연체(274)로서 절연체(274a)와 그 위에 적층된 절연체(274b)를 사용한다.
여기서 산화물(230c1)로서, 산화물(230b)로서 사용할 수 있는 금속 산화물을 사용하고, 산화물(230c2)로서, 산화물(230a)로서 사용할 수 있는 금속 산화물을 사용하면 좋다. 예를 들어, 산화물(230c1)로서 In:Ga:Zn=4:2:3[원자수비]의 금속 산화물을 사용하고, 산화물(230c2)로서 In:Ga:Zn=1:3:4[원자수비]를 사용하면 좋다.
또한 절연체(256a)로서, 층(252) 및 층(253)을 형성할 때의 보호막으로서 기능하는 절연체를 사용하고, 절연체(256b)로서, 물 또는 수소 등의 불순물이 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 절연체를 사용하면 좋다. 예를 들어, 절연체(256a)로서 산화질화 실리콘 또는 산화 실리콘을 사용할 수 있다. 또한 절연체(256b)로서 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 산화 알루미늄 등을 사용할 수 있다.
또한 절연체(274a)로서 산소의 확산을 억제하는 기능을 가지는 절연체를 사용하고, 절연체(274b)로서, 물 또는 수소 등의 불순물이 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 절연체를 사용하면 좋다. 예를 들어, 절연체(274a)로서 스퍼터링법으로 성막한 산화 알루미늄 등을 사용할 수 있다. 또한 절연체(274b)로서 질화 실리콘, 질화산화 실리콘, 질화 알루미늄 등을 사용할 수 있다.
<반도체 장치의 구성 재료>
이하에서는, 반도체 장치에 사용할 수 있는 구성 재료에 대하여 설명한다.
<<기판>>
트랜지스터(200)를 형성하는 기판으로서는, 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는, 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한 반도체 기판으로서는, 예를 들어 실리콘, 저마늄 등으로 이루어지는 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한 상술한 반도체 기판 내부에 절연체 영역을 가지는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 가지는 기판, 금속의 산화물을 가지는 기판 등이 있다. 또한 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
<<절연체>>
절연체로서는, 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어, 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 저전압화가 가능하게 된다. 한편, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 따라서, 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
또한 비유전율이 높은 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화질화물, 또는 실리콘 및 하프늄을 가지는 질화물 등이 있다.
또한 비유전율이 낮은 절연체로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등이 있다.
또한 산화물 반도체를 사용한 트랜지스터는 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체(절연체(214), 절연체(222), 절연체(256), 및 절연체(274) 등)로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화 알루미늄, 질화 알루미늄 타이타늄, 질화 타이타늄, 질화산화 실리콘, 또는 질화 실리콘 등의 금속 질화물을 사용할 수 있다.
또한 게이트 절연체로서 기능하는 절연체는, 가열에 의하여 이탈되는 산소를 포함한 영역을 가지는 절연체인 것이 바람직하다. 예를 들어, 가열에 의하여 이탈되는 산소를 포함하는 영역을 가지는 산화 실리콘 또는 산화질화 실리콘이 산화물(230)과 접하는 구조로 함으로써, 산화물(230)이 가지는 산소 결손을 보상할 수 있다.
<<도전체>>
도전체로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함한 재료와 산소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와, 산소를 포함한 도전성 재료와, 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한 트랜지스터의 채널 형성 영역에 산화물을 사용하는 경우, 게이트 전극으로서 기능하는 도전체에는 상술한 금속 원소를 포함하는 재료와 산소를 포함한 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우, 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트 전극으로서 기능하는 도전체로서, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함한 도전성 재료를 사용하는 것이 바람직하다. 또한 상술한 금속 원소 및 질소를 포함한 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함한 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함한 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외부의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
<<금속 산화물>>
산화물(230)로서, 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 이하에서는, 본 발명에 따른 산화물(230)에 적용 가능한 금속 산화물에 대하여 설명한다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여, 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되어 있는 것이 바람직하다. 또한 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는, 산화물 반도체가 인듐, 원소 M, 및 아연을 가지는 In-M-Zn 산화물인 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 이 이외에 원소 M에 적용할 수 있는 원소로서는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한 본 명세서 등에서, 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 다결정 산화물 반도체, 및 비정질 산화물 반도체 등이 알려져 있다.
트랜지스터의 반도체에 사용하는 산화물 반도체로서, 결정성이 높은 박막을 사용하는 것이 바람직하다. 상기 박막을 사용함으로써, 트랜지스터의 안정성 또는 신뢰성을 향상시킬 수 있다. 상기 박막으로서, 예를 들어 단결정 산화물 반도체의 박막 또는 다결정 산화물 반도체의 박막을 들 수 있다. 그러나, 단결정 산화물 반도체의 박막 또는 다결정 산화물 반도체의 박막을 기판 위에 형성하기 위해서는, 고온 또는 레이저 가열의 공정이 필요하다. 따라서, 제조 공정의 비용이 증가하고, 또한 스루풋도 저하된다.
2009년에 CAAC 구조를 가지는 In-Ga-Zn 산화물(CAAC-IGZO라고 부름)이 발견된 것이 비특허문헌 1 및 비특허문헌 2에서 보고되어 있다. 여기서는, CAAC-IGZO는 c축 배향성을 가지고, 결정립계가 명확히 확인되지 않고, 저온에서 기판 위에 형성 가능하다는 것이 보고되어 있다. 또한 CAAC-IGZO를 사용한 트랜지스터는, 우수한 전기 특성 및 신뢰성을 가진다는 것이 보고되어 있다.
또한 2013년에는 nc 구조를 가지는 In-Ga-Zn 산화물(nc-IGZO라고 부름)이 발견되었다(비특허문헌 3 참조). 여기서는, nc-IGZO는 미소한 영역(예를 들어, 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가지고, 상이한 상기 영역 사이에서 결정 방위에 규칙성이 보이지 않는다는 것이 보고되어 있다.
비특허문헌 4 및 비특허문헌 5에서는, 상기 CAAC-IGZO, nc-IGZO, 및 결정성이 낮은 IGZO의 각각의 박막에 대한 전자선의 조사에 의한 평균 결정 크기의 추이(推移)가 나타나 있다. 결정성이 낮은 IGZO의 박막에서 전자선이 조사되기 전에도 1nm 정도의 결정성 IGZO가 관찰되어 있다. 따라서, 여기서는 IGZO에서 완전한 비정질 구조(completely amorphous structure)의 존재가 확인되지 않았다고 보고되어 있다. 또한 결정성이 낮은 IGZO의 박막에 비하여, CAAC-IGZO의 박막 및 nc-IGZO의 박막은 전자선 조사에 대한 안정성이 높은 것이 나타나 있다. 따라서, 트랜지스터의 반도체로서 CAAC-IGZO의 박막 또는 nc-IGZO의 박막을 사용하는 것이 바람직하다.
산화물 반도체를 사용한 트랜지스터는, 비도통 상태에서 누설 전류가 매우 작고, 구체적으로는 트랜지스터의 채널 폭 1μm당 오프 전류가 yA/μm(10-24A/μm) 오더인 것이 비특허문헌 6에 나타나 있다. 예를 들어, 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮다는 특성을 응용한 저소비전력의 CPU 등이 개시되어 있다(비특허문헌 7 참조).
또한 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮다는 특성을 이용한 상기 트랜지스터의 표시 장치로의 응용이 보고되어 있다(비특허문헌 8 참조). 표시 장치에서는 표시되는 화상이 1초간에 수십 번 전환된다. 1초간당 화상 전환 횟수는 리프레시 레이트라고 불린다. 또한 리프레시 레이트를 구동 주파수라고 부르는 경우도 있다. 이와 같이, 사람의 눈으로 지각하기 어려운 고속의 화면 전환이 눈의 피로의 원인으로 생각되고 있다. 그러므로, 표시 장치의 리프레시 레이트를 저하시켜, 화상의 재기록 횟수를 줄이는 것이 제안되어 있다. 또한 리프레시 레이트를 저하시킨 구동에 의하여, 표시 장치의 소비전력을 저감할 수 있다. 이와 같은 구동 방법을 아이들링 스톱(idling stop(IDS)) 구동이라고 부른다.
CAAC 구조 및 nc 구조의 발견은 CAAC 구조 또는 nc 구조를 가지는 산화물 반도체를 사용한 트랜지스터의 전기 특성 및 신뢰성의 향상, 그리고 제조 공정의 비용 저하 및 스루풋의 향상에 기여하고 있다. 또한 상기 트랜지스터의 누설 전류가 낮다는 특성을 이용한, 상기 트랜지스터의 표시 장치 및 LSI로의 응용 연구가 진행되고 있다.
[금속 산화물의 구성]
이하에서는 본 발명의 일 형태에 개시되는 트랜지스터에 사용할 수 있는 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 설명한다.
또한 본 명세서 등에서, CAAC(c-axis aligned crystal) 및 CAC(Cloud-Aligned Composite)라고 기재하는 경우가 있다. 또한 CAAC는 결정 구조의 일례를 나타내고, CAC는 기능 또는 재료의 구성의 일례를 나타낸다.
CAC-OS 또는 CAC-metal oxide란, 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료의 전체에서는 반도체로서의 기능을 가진다. 또한 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 홀)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭시키는 기능(On/Off시키는 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
또한 CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어, CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭을 가지는 성분과 도전성 영역에 기인하는 내로 갭을 가지는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 내로 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한 내로 갭을 가지는 성분이 와이드 갭을 가지는 성분에 상보적으로 작용하고, 내로 갭을 가지는 성분에 연동하여 와이드 갭을 가지는 성분에도 캐리어가 흐른다. 그러므로 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
[금속 산화물의 구조]
산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 가지며 a-b면 방향에서 복수의 나노 결정이 연결되어 변형을 가지는 결정 구조가 되어 있다. 또한 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되어 있는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 변형에서 오각형 및 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한 CAAC-OS에서는, 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이라고 생각된다.
또한 CAAC-OS는 인듐 및 산소를 가지는 층(이하, In층)과 원소 M, 아연, 및 산소를 가지는 층(이하, (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환할 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 한편으로, CAAC-OS는 명확한 결정립계를 확인할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다. 따라서, CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정된다. 그러므로, CAAC-OS를 가지는 산화물 반도체는 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한 nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다. a-like OS는, 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체는 다양한 구조를 취하고, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
[산화물 반도체를 가지는 트랜지스터]
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한 상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한 트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어, 산화물 반도체는 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상으로 하면 좋다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 산화물 반도체의 트랩 준위에 포획된 전하는, 소실되는 데 걸리는 시간이 길어, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[불순물]
여기서, 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로 산화물 반도체에서의 실리콘이나 탄소의 농도와, 산화물 반도체와의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry))에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하고 캐리어를 생성하는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 밀도가 증가되어 n형화되기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체를 반도체층에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서 상기 산화물 반도체에서 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들어 산화물 반도체 내의 질소 농도는 SIMS에서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
[진공 베이킹의 효과]
여기서는, 금속 산화물에 포함되는 약한 Zn-O 결합에 대하여 설명하고, 상기 결합을 구성하는 산소 원자 및 아연 원자를 저감시키는 방법의 일례에 대하여 나타낸다.
금속 산화물을 사용한 트랜지스터에서, 트랜지스터의 전기 특성의 불량으로 이어지는 결함의 일례로서 산소 결손이 있다. 예를 들어, 막 내에 산소 결손이 포함되는 금속 산화물을 사용한 트랜지스터는, 문턱 전압이 마이너스 방향으로 변동되기 쉬워 노멀리 온 특성이 되기 쉽다. 이는, 금속 산화물에 포함되는 산소 결손에 기인한 도너가 생성되어, 캐리어 농도가 증가하기 때문이다. 트랜지스터가 노멀리 온 특성을 가지면, 동작 시에 동작 불량을 발생시키기 쉬워지거나, 또는 비동작 시의 소비전력이 높아지는 등, 다양한 문제가 생긴다.
또한 모듈을 제작하기 위한 접속 배선을 형성하는 공정에서의 열 이력(thermal budget)으로 인한, 문턱 전압의 변동, 기생 저항의 증대 등의 트랜지스터의 전기 특성의 열화, 상기 전기 특성의 열화에 따른 전기 특성의 편차의 증대 등의 문제가 있다. 이들 문제는 제조 수율의 저하에 직결되기 때문에, 대책 검토가 중요하다. 또한 장기간의 사용에 의하여 일어나는 트랜지스터의 특성 변화(경년 변화)를 단시간에 평가할 수 있는 스트레스 시험에서도 전기 특성의 열화가 일어난다. 상기 전기 특성의 열화는 제조 과정에서 수행되는 고온 처리, 또는 스트레스 시험 시에 주어지는 전기적인 스트레스로 인하여 금속 산화물 내의 산소가 결손되는 것에 기인하는 것으로 추측된다.
금속 산화물 내에는, 금속 원자와의 결합이 약하고, 산소 결손이 되기 쉬운 산소 원자가 존재한다. 특히, 금속 산화물이 In-Ga-Zn 산화물인 경우에는, 아연 원자와 산소 원자가 약한 결합(약한 Zn-O 결합이라고도 함)을 형성하기 쉽다. 여기서, 약한 Zn-O 결합이란, 제조 과정에서 수행되는 고온 처리, 또는 스트레스 시험 시에 주어지는 전기적인 스트레스로 인하여 절단될 정도의 강도로 결합된, 아연 원자와 산소 원자 사이에 생기는 결합이다. 약한 Zn-O 결합이 금속 산화물 내에 존재하면, 열 또는 전류 스트레스에 의하여 상기 결합이 절단되어 산소 결손이 형성된다. 산소 결손이 형성됨으로써, 열이나 스트레스에 대한 내성 등, 트랜지스터의 안정성이 저하된다.
아연 원자와 많이 결합된 산소 원자와 상기 아연 원자 사이에 생기는 결합은, 약한 Zn-O 결합인 경우가 있다. 갈륨 원자에 비하여, 아연 원자는 산소 원자와의 결합이 약하다. 따라서, 아연 원자와 많이 결합된 산소 원자는 결손되기 쉽다. 즉, 아연 원자와 산소 원자 사이에 생기는 결합은, 그 외의 금속과의 결합보다 약한 것으로 추측된다.
또한 금속 산화물 내에 불순물이 존재하는 경우, 약한 Zn-O 결합이 형성되기 쉬운 것으로 추측된다. 금속 산화물 내의 불순물로서는, 예를 들어 물 분자나 수소가 있다. 금속 산화물 내에 물 분자나 수소가 존재함으로써, 수소 원자가 금속 산화물을 구성하는 산소 원자와 결합하는(OH 결합이라고도 함) 경우가 있다. 금속 산화물을 구성하는 산소 원자는 In-Ga-Zn 산화물이 단결정인 경우, 금속 산화물을 구성하는 금속 원자 4개와 결합된다. 그러나, 수소 원자와 결합된 산소 원자는, 2개 또는 3개의 금속 원자와 결합되는 경우가 있다. 산소 원자에 결합된 금속 원자의 수가 감소됨으로써, 상기 산소 원자는 결손되기 쉬워진다. 또한 OH 결합을 형성하는 산소 원자에 아연 원자가 결합되는 경우, 상기 산소 원자와 상기 아연 원자의 결합은 약한 것으로 추측된다.
또한 약한 Zn-O 결합은 복수의 나노 결정이 연결되는 영역에 존재하는 변형에 형성되는 경우가 있다. 나노 결정은 기본적으로 육각형이지만, 상기 변형에서, 오각형 및 칠각형 등의 격자 배열을 가진다. 상기 변형에서는, 원자 간의 결합 거리가 균일하지 않기 때문에, 약한 Zn-O 결합이 형성되는 것으로 추측된다.
또한 약한 Zn-O 결합은 금속 산화물의 결정성이 낮은 경우에 형성되기 쉬운 것으로 추측된다. 금속 산화물의 결정성이 높은 경우, 금속 산화물을 구성하는 아연 원자는 산소 원자 4개 또는 5개와 결합된다. 그러나, 금속 산화물의 결정성이 낮아지면, 아연 원자와 결합되는 산소 원자의 수가 감소되는 경향이 있다. 아연 원자에 결합되는 산소 원자의 수가 감소되면, 상기 아연 원자는 결손되기 쉬워진다. 즉, 아연 원자와 산소 원자 사이에 생기는 결합은, 단결정에서 생기는 결합보다 약한 것으로 추측된다.
상기 약한 Zn-O 결합을 구성하는 산소 원자 및 아연 원자가 저감됨으로써, 열 이력 또는 전류 스트레스로 인한 산소 결손의 형성을 억제하고, 트랜지스터의 안정성을 향상시킬 수 있다. 또한 약한 Zn-O 결합을 구성하는 산소 원자만이 저감되고, 약한 Zn-O 결합을 구성하는 아연 원자가 감소되지 않은 경우, 상기 아연 원자 근방에 산소 원자를 공급하면 약한 Zn-O 결합이 재형성되는 경우가 있다. 따라서, 약한 Zn-O 결합을 구성하는 아연 원자 및 산소 원자를 저감시키는 것이 바람직하다.
약한 Zn-O 결합을 구성하는 산소 원자 및 아연 원자를 저감시키는 방법의 하나로서, 금속 산화물을 성막한 후, 진공 베이킹을 실시하는 방법을 들 수 있다. 진공 베이킹이란, 진공 분위기하에서 수행하는 가열 처리를 말한다. 진공 분위기는, 터보 분자 펌프 등으로 배기함으로써 유지된다. 또한 처리실의 압력은 1×10-2Pa 이하, 바람직하게는 1×10-3Pa 이하로 하면 좋다. 또한 가열 처리 시의 기판 온도는 300℃이상, 바람직하게는 400℃이상으로 하면 좋다.
진공 베이킹을 실시함으로써, 약한 Zn-O 결합을 구성하는 산소 원자 및 아연 원자를 저감시킬 수 있다. 또한 진공 베이킹에 의하여 금속 산화물에 열이 가해지기 때문에, 약한 Zn-O 결합을 구성하는 산소 원자 및 아연 원자가 저감된 후, 금속 산화물을 구성하는 원자가 재배열됨으로써, 4개의 금속 원자와 결합되어 있는 산소 원자가 많아진다. 따라서, 약한 Zn-O 결합을 구성하는 산소 원자 및 아연 원자가 저감되면서, 약한 Zn-O 결합이 재형성되는 것을 억제할 수 있다.
또한 금속 산화물 내에 불순물이 존재하는 경우, 진공 베이킹을 실시함으로써, 금속 산화물 내의 물 분자 또는 수소를 방출하여, OH 결합을 저감할 수 있다. 금속 산화물 내의 OH 결합이 감소됨으로써, 4개의 금속 원자와 결합된 산소 원자의 비율이 증가한다. 또한 물 분자 또는 수소가 방출될 때, 금속 산화물을 구성하는 원자가 재배열됨으로써, 4개의 금속 원자와 결합된 산소 원자가 증가한다. 따라서, 약한 Zn-O 결합이 재형성되는 것을 억제할 수 있다.
상술한 바와 같이, 금속 산화물을 성막한 후에 진공 베이킹을 실시함으로써, 약한 Zn-O 결합을 구성하는 산소 원자 및 아연 원자를 저감할 수 있다. 따라서, 상기 공정에 의하여, 트랜지스터의 안정성을 향상시킬 수 있다. 또한 트랜지스터의 안정성이 향상됨으로써, 재료나 형성 방법의 선택의 자유도가 높아진다.
<반도체 장치의 제작 방법>
다음으로, 도 1에 도시된 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치에 대하여, 제작 방법을 도 5 내지 도 14를 사용하여 설명한다. 또한 도 5 내지 도 14에서 각 도면의 (A)는 상면도를 도시한 것이다. 또한 각 도면의 (B)는 (A)에 A1-A2의 일점쇄선으로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한 각 도면의 (C)는 (A)에 A3-A4의 일점쇄선으로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한 각 도면의 (D)는 (A)에 A5-A6의 일점쇄선으로 나타낸 부분에 대응하는 단면도이다. 또한 각 도면의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
우선, 기판(도시하지 않았음)을 준비하고, 상기 기판 위에 절연체(214)를 성막한다. 절연체(214)의 성막은 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 또는 ALD(Atomic Layer Deposition)법 등을 사용하여 수행할 수 있다.
또한 CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 나눌 수 있다.
플라스마 CVD법은 비교적 저온에서 고품질의 막을 얻을 수 있다. 또한 열 CVD법은 플라스마를 사용하지 않기 때문에, 피처리물에 대한 플라스마 대미지를 작게 할 수 있는 성막 방법이다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받음으로써 차지 업하는 경우가 있다. 이때, 축적된 전하에 의하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 열 CVD법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 또한 열 CVD법에서는 성막 중의 플라스마 대미지가 생기지 않기 때문에 결함이 적은 막을 얻을 수 있다.
또한 ALD법은 원자의 성질인 자기 제어성을 이용하여 한 층씩 원자를 퇴적할 수 있기 때문에, 매우 얇게 성막이 가능하고, 종횡비가 높은 구조로의 성막이 가능하고, 핀홀 등의 결함이 적은 성막이 가능하고, 피복성이 우수한 성막이 가능하고, 그리고 저온에서의 성막이 가능하다는 등의 효과가 있다. 또한 ALD법에는, 플라스마를 이용한 성막 방법인 PEALD(Plasma Enhanced ALD)법도 포함된다. 플라스마를 이용함으로써 더 저온에서의 성막이 가능하게 되어 바람직한 경우가 있다. 또한 ALD법에서 사용하는 전구체에는 탄소 등의 불순물을 포함하는 것이 있다. 그러므로, ALD법으로 제공된 막은, 다른 성막법으로 제공된 막과 비교하여 탄소 등의 불순물을 많이 포함하는 경우가 있다. 또한 불순물의 정량은 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 사용하여 수행할 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과 달리, 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서, 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 가지는 성막 방법이다. 특히, ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 가지기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만, ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비에 의하여, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, CVD법 및 ALD법에서는 원료 가스의 유량비에 따라 임의의 조성의 막을 성막할 수 있다. 또한 예를 들어 CVD법 및 ALD법에서는 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송이나 압력 조정에 걸리는 시간이 불필요한 만큼, 성막에 걸리는 시간을 짧게 할 수 있다. 따라서, 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
본 실시형태에서는, 절연체(214)로서 스퍼터링법으로 산화 알루미늄을 성막한다. 또한 절연체(214)는 다층 구조로 하여도 좋다. 예를 들어, 스퍼터링법으로 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에, ALD법으로 산화 알루미늄을 성막하는 구조로 하여도 좋다. 또는, ALD법으로 산화 알루미늄을 성막하고, 상기 산화 알루미늄 위에 스퍼터링법으로 산화 알루미늄을 성막하는 구조로 하여도 좋다.
다음으로 절연체(214) 위에 절연체(216)를 성막한다. 절연체(216)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(216)로서 CVD법으로 산화 실리콘을 성막한다.
다음으로, 리소그래피법을 사용하여, 절연체(214)에 도달하는 개구를 절연체(216)에 형성한다. 개구란 예를 들어 홈이나 슬릿 등도 포함된다. 또한 개구가 형성된 영역을 가리키고 개구부라고 하는 경우가 있다. 개구의 형성에는 웨트 에칭법을 사용하여도 좋지만, 드라이 에칭법을 사용하는 것이 미세 가공에는 더 바람직하다. 또한 절연체(214)는 절연체(216)를 에칭하여 개구를 형성할 때의 에칭 스토퍼로서 기능하는 절연체를 선택하는 것이 바람직하다. 예를 들어, 개구를 형성하는 절연체(216)에 산화 실리콘을 사용한 경우에는, 절연체(214)는 에칭 스토퍼로서 기능하는 절연체로서 질화 실리콘, 산화 알루미늄, 산화 하프늄을 사용하면 좋다.
또한 리소그래피법에서는, 우선 마스크를 통하여 레지스트를 노광한다. 다음으로, 노광된 영역을 현상액을 사용하여 제거 또는 잔존시켜 레지스트 마스크를 형성한다. 다음으로, 상기 레지스트 마스크를 통하여 에칭 처리함으로써 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 예를 들어, KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet) 광 등을 사용하여, 레지스트를 노광함으로써 레지스트 마스크를 형성하면 좋다. 또한 기판과 투영 렌즈 사이에 액체(예를 들어 물)를 채워 노광하는 액침 기술을 사용하여도 좋다. 또한 상술한 광 대신에, 전자 빔이나 이온 빔을 사용하여도 좋다. 또한 전자 빔이나 이온 빔을 사용하는 경우에는 마스크는 불필요하다. 또한 레지스트 마스크의 제거에는, 애싱 등의 드라이 에칭 처리를 수행하거나, 웨트 에칭 처리를 수행하거나, 드라이 에칭 처리 후에 웨트 에칭 처리를 수행하거나, 또는 웨트 에칭 처리 후에 드라이 에칭 처리를 수행할 수 있다.
또한 레지스트 마스크 대신에 절연체나 도전체로 이루어지는 하드 마스크를 사용하여도 좋다. 하드 마스크를 사용하는 경우, 절연체(216)가 되는 절연막 위에 하드 마스크 재료가 되는 절연막이나 도전막을 형성하고, 그 위에 레지스트 마스크를 형성하고, 하드 마스크 재료를 에칭함으로써 원하는 형상의 하드 마스크를 형성할 수 있다. 절연체(216)가 되는 절연막의 에칭은 레지스트 마스크를 제거한 후에 수행하여도 좋고, 레지스트 마스크를 잔존시킨 채 수행하여도 좋다. 후자의 경우, 에칭 중에 레지스트 마스크가 소실되는 경우가 있다. 절연체(216)가 되는 절연막의 에칭 후에 하드 마스크를 에칭에 의하여 제거하여도 좋다. 한편, 하드 마스크의 재료가 후공정에 영향을 주지 않거나, 또는 후공정에서 이용할 수 있는 경우, 반드시 하드 마스크를 제거할 필요는 없다.
드라이 에칭 장치로서는 평행 평판형 전극을 가지는 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 가지는 용량 결합형 플라스마 에칭 장치는 평행 평판형 전극의 한쪽의 전극에 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극의 한쪽의 전극에 복수의 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 같은 주파수의 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 고밀도 플라스마원을 가지는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 가지는 드라이 에칭 장치로서는, 예를 들어 유도 결합형 플라스마(ICP: Inductively Coupled Plasma) 에칭 장치 등을 사용할 수 있다.
개구의 형성 후에, 도전체(205)의 제 1 도전체가 되는 도전막을 성막한다. 상기 도전막에는 불순물이나 산소의 투과를 억제하는 기능을 가지는 도전성 배리어막을 사용하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등을 사용할 수 있다. 또는 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘 텅스텐 합금과의 적층막으로 할 수 있다. 도전체(205)의 제 1 도전체가 되는 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
본 실시형태에서는 도전체(205)의 제 1 도전체가 되는 도전막으로서, 질화 탄탈럼, 또는 질화 탄탈럼 위에 질화 타이타늄을 적층한 막을 성막한다. 도전체(205)의 제 1 도전체로서 이러한 금속 질화물을 사용함으로써, 도전체(205)의 제 2 도전체에 구리 등 확산되기 쉬운 금속을 사용하여도, 상기 금속이 도전체(205)의 제 1 도전체에서 외부로 확산되는 것을 억제할 수 있다.
다음으로, 도전체(205)의 제 1 도전체가 되는 도전막 위에, 도전체(205)의 제 2 도전체가 되는 도전막을 성막한다. 상기 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는 도전체(205)의 제 2 도전체가 되는 도전막으로서 텅스텐, 구리, 알루미늄 등의 저저항 도전성 재료를 성막한다.
다음으로, CMP(Chemical Mechanical Polishing) 처리를 수행함으로써, 도전체(205)의 제 1 도전체가 되는 도전막 및 도전체(205)의 제 2 도전체가 되는 도전막의 일부를 연마에 의하여 제거하여 절연체(216)를 노출시킨다. 그 결과, 개구부에만 도전체(205)의 제 1 도전체가 되는 도전막 및 도전체(205)의 제 2 도전체가 되는 도전막이 잔존한다. 이로써, 상면이 평탄한, 도전체(205)의 제 1 도전체 및 도전체(205)의 제 2 도전체를 포함하는 도전체(205)를 형성할 수 있다(도 5 참조). 또한 상기 CMP 처리에 의하여 절연체(216)의 일부가 제거되는 경우가 있다.
또한 절연체(216) 및 도전체(205)의 제작 방법은 상기에 한정되는 것은 아니다. 예를 들어, 절연체(214) 위에 도전체(205)가 되는 도전막을 성막하고, 리소그래피법을 사용하여 상기 도전막을 가공함으로써 도전체(205)를 형성한다. 다음으로, 도전체(205)를 덮도록 절연체(216)가 되는 절연막을 제공하고, CMP 처리에 의하여 상기 절연막의 일부를 도전체(205)의 일부가 노출될 때까지 제거함으로써 도전체(205) 및 절연체(216)를 형성하여도 좋다.
상기와 같이 CMP 처리를 사용하여 도전체(205) 및 절연체(216)를 형성함으로써, 도전체(205)와 절연체(216)의 상면의 평탄성을 향상시킬 수 있고, 후공정에서 산화물(230a), 산화물(230b), 및 산화물(230c)을 구성하는 CAAC-OS의 결정성을 향상시킬 수 있다.
다음으로, 절연체(216) 및 도전체(205) 위에 절연체(222)를 성막한다. 절연체(222)로서 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 성막하는 것이 좋다. 또한 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체는 산소, 수소, 및 물에 대한 배리어성을 가진다. 절연체(222)가 수소 및 물에 대한 배리어성을 가짐으로써, 트랜지스터(200)의 주변에 제공된 구조체에 포함되는 수소 및 물이 절연체(222)를 통하여 트랜지스터(200)의 내측으로 확산되는 것이 억제되고, 산화물(230) 내의 산소 결손의 생성을 억제할 수 있다.
절연체(222)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
다음으로, 절연체(222) 위에 절연체(224)를 성막한다. 절연체(224)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
이어서, 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 250℃이상 650℃이하, 바람직하게는 300℃이상 500℃이하, 더 바람직하게는 320℃이상 450℃이하에서 수행하면 좋다. 또한 가열 처리는, 질소 또는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 또한 가열 처리는 감압 상태에서 수행하여도 좋다. 또는, 가열 처리는 질소 또는 불활성 가스 분위기에서 가열 처리한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행하여도 좋다.
본 실시형태에서는, 가열 처리로서, 절연체(224)의 성막 후에 질소 분위기에서 400℃의 온도에서 1시간의 처리를 수행한다. 상기 가열 처리에 의하여, 절연체(224)에 포함되는 물, 수소 등의 불순물의 제거 등을 할 수 있다. 또한 가열 처리는 절연체(222)의 성막 후 등의 타이밍에 수행할 수도 있다.
여기서, 절연체(224)에 과잉 산소 영역을 형성하기 위하여, 감압 상태에서 산소를 포함한 플라스마 처리를 수행하여도 좋다. 산소를 포함한 플라스마 처리에는, 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 가지는 장치를 사용하는 것이 바람직하다. 또는, 기판 측에 RF(Radio Frequency)를 인가하는 전원을 가져도 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 라디칼을 생성할 수 있고, 기판 측에 RF를 인가함으로써 고밀도 플라스마에 의하여 생성된 산소 라디칼을 절연체(224) 내에 효율적으로 도입할 수 있다. 또는, 이 장치를 사용하여 불활성 가스를 포함한 플라스마 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산소를 포함한 플라스마 처리를 수행하여도 좋다. 또한 상기 플라스마 처리의 조건을 적절히 선택함으로써, 절연체(224)에 포함되는 물, 수소 등의 불순물을 제거할 수 있다. 그 경우, 가열 처리는 수행하지 않아도 된다.
다음으로 절연체(224) 위에 산화막(230A) 및 산화막(230B)을 순차적으로 성막한다(도 5 참조). 또한 상기 산화막은 대기 환경에 노출시키지 않고 연속적으로 성막하는 것이 바람직하다. 대기 개방하지 않고 성막함으로써, 산화막(230A) 및 산화막(230B) 위에 대기 환경으로부터의 불순물 또는 수분이 부착되는 것을 방지할 수 있고, 산화막(230A)과 산화막(230B)의 계면 근방을 청정하게 유지할 수 있다.
산화막(230A) 및 산화막(230B)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
예를 들어 산화막(230A) 및 산화막(230B)을 스퍼터링법에 의하여 성막하는 경우에는, 스퍼터링 가스로서 산소, 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스에 포함되는 산소의 비율을 높임으로써, 성막되는 산화막 내의 과잉 산소를 증가시킬 수 있다. 또한 상기 산화막을 스퍼터링법에 의하여 성막하는 경우에는, 상기 In-M-Zn 산화물 타깃 등을 사용할 수 있다. 또한 타깃에는 직류(DC) 전원 또는 고주파(RF) 전원 등의 교류(AC) 전원이 접속되고, 타깃의 전기 전도도에 따라 필요한 전력을 인가할 수 있다.
특히 산화막(230A)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 절연체(224)에 공급되는 경우가 있다. 따라서, 산화막(230A)의 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
또한 산화막(230B)을 스퍼터링법으로 형성하는 경우, 스퍼터링 가스에 포함되는 산소의 비율을 1% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하로 하여 성막하면, 산소 결핍형 산화물 반도체가 형성된다. 산소 결핍형 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있다. 또한 기판을 가열하면서 성막함으로써 상기 산화막의 결정성을 향상시킬 수 있다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 산화물(230b)이 되는 산화막을 스퍼터링법으로 형성하는 경우, 스퍼터링 가스에 포함되는 산소의 비율을 30% 초과 100% 이하, 바람직하게는 70% 이상 100% 이하로 하여 성막하면, 산소 과잉형 산화물 반도체가 형성된다. 산소 과잉형 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는 비교적 높은 신뢰성이 얻어진다.
본 실시형태에서는 산화막(230A)을, 스퍼터링법에 의하여 In:Ga:Zn=1:1:0.5[원자수비](2:2:1[원자수비]) 또는 1:3:4[원자수비]의 타깃을 사용하여 성막한다. 또한 산화막(230B)을, 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여 성막한다. 또한 각 산화막은 성막 조건 및 원자수비를 적절히 선택함으로써, 산화물(230)에 요구되는 특성에 맞추어 형성하면 좋다.
여기서 절연체(222), 절연체(224), 산화막(230A), 및 산화막(230B)을 대기에 노출시키지 않고 성막하는 것이 바람직하다. 예를 들어 멀티 체임버 방식의 성막 장치를 사용하면 좋다.
다음으로 가열 처리를 수행하여도 좋다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 가열 처리에 의하여, 산화막(230A) 및 산화막(230B) 내의 물, 수소 등의 불순물을 제거하는 등을 할 수 있다. 본 실시형태에서는 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한 후에, 연속적으로 산소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다.
다음으로, 산화막(230A) 및 산화막(230B)을 섬 형상으로 가공하여 산화물(230a) 및 산화물(230b)을 형성한다(도 6 참조). 또한 상기 공정에서, 절연체(224)에서 산화물(230a)과 중첩되지 않는 영역의 막 두께가 얇아지는 경우가 있다. 또한 상기 공정에서, 절연체(224)를 산화물(230a)과 중첩되는 섬 형상으로 가공하여 절연체(222)의 일부가 노출되는 구성으로 하여도 좋다.
여기서, 산화물(230a) 및 산화물(230b)은 적어도 일부가 도전체(205)와 중첩되도록 형성한다. 또한 산화물(230a) 및 산화물(230b)의 측면과 절연체(222)의 상면이 이루는 각이 작아지는 구성으로 하여도 좋다. 그 경우, 산화물(230a) 및 산화물(230b)의 측면과 절연체(222)의 상면이 이루는 각은 60° 이상 70° 미만이 바람직하다. 이와 같은 형상으로 함으로써, 추후의 공정에서 절연체(256) 등의 피복성이 향상되어, 공동 등의 결함을 저감할 수 있다. 또는, 산화물(230b)의 측면은 절연체(222)의 상면에 대하여 실질적으로 수직으로 하여도 좋다. 산화물(230a) 및 산화물(230b)의 측면을 절연체(222)의 상면에 대하여 실질적으로 수직으로 함으로써, 복수의 트랜지스터(200)를 제공할 때 소면적화 및 고밀도화가 가능하게 된다.
또한 산화물(230b)의 측면과 산화물(230b)의 상면 사이에 만곡면을 가진다. 즉, 측면의 단부와 상면의 단부는 만곡되어 있는 것이 바람직하다(이하, 라운드 형상이라고도 함). 만곡면은, 예를 들어 산화물(230b)층의 단부에 있어서, 곡률 반경을 3nm 이상 10nm 이하, 바람직하게는 5nm 이상 6nm 이하로 한다. 단부에 각을 가지지 않음으로써, 추후의 성막 공정에서의 막의 피복성이 향상된다.
또한 산화막(230A) 및 산화막(230B)의 가공은 리소그래피법을 사용하여 수행하면 좋다. 또한 상기 가공에는 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다.
또한 드라이 에칭 등의 처리를 수행함으로써, 에칭 가스 등에 기인한 불순물이 산화물(230a) 및 산화물(230b) 등의 표면 또는 내부에 부착 또는 확산되는 경우가 있다. 불순물로서는, 예를 들어 플루오린 또는 염소 등이 있다.
상기 불순물 등을 제거하기 위하여 세정을 수행한다. 세정 방법으로서는, 세정액 등을 사용한 웨트 세정, 플라스마를 사용한 플라스마 처리, 또는 열처리에 의한 세정 등이 있고, 상기 세정을 적절히 조합하여 수행하여도 좋다.
웨트 세정으로서는, 옥살산, 인산, 또는 플루오린화 수소산 등을 탄산수 또는 순수로 희석한 수용액을 사용하여 세정 처리를 수행하여도 좋다. 또는, 순수 또는 탄산수를 사용한 초음파 세정을 수행하여도 좋다. 본 실시형태에서는, 순수 또는 탄산수를 사용한 초음파 세정을 수행한다.
이어서, 가열 처리를 수행하여도 좋다. 가열 처리의 조건은 상술한 가열 처리의 조건을 사용할 수 있다. 또는, 절연막(256A)의 성막 전에 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 100℃이상 400℃이하에서 수행하면 좋고, 예를 들어 200℃에서 수행하면 좋다. 또는, 절연막(256A)의 성막 온도와 같은 온도에서 수행하는 것이 바람직하다. 여기서, 성막 온도란 성막 중의 기판 온도에 한정되지 않고, 성막 장치의 설정 온도인 경우를 포함한다. 예를 들어, 절연막(256A)을 200℃에서 성막하는 경우, 상기 가열 처리는 200℃로 하는 것이 바람직하다. 상기 가열 처리는 감압하에서 수행하는 것이 바람직하고, 예를 들어 진공 분위기에서 수행하여도 좋다. 진공 분위기는, 터보 분자 펌프 등으로 배기함으로써 유지된다. 진공 분위기에서 처리실의 압력은 1×10-2Pa 이하, 바람직하게는 1×10-3Pa 이하로 하면 좋다.
다음으로, 산화물(230a) 및 산화물(230b)을 덮어 절연막(256A)을 성막한다(도 6 참조). 절연막(256A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다.
절연막(256A)에는 수소 등의 불순물이나 산소의 확산을 억제하는 기능을 가지는 절연막을 사용하는 것이 바람직하다. 예를 들어, 스퍼터링법으로 산화 알루미늄막을 성막하는 것이 바람직하다. 스퍼터링법으로 산소를 포함한 가스를 사용하여 산화 알루미늄막을 성막함으로써, 절연체(224) 내에 산소를 주입할 수 있다. 즉, 절연체(224)는 과잉 산소를 가질 수 있다. 또한 절연막(256A)으로서, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트), 질화 알루미늄을 포함하는 절연체, 질화 알루미늄 타이타늄, 질화 타이타늄, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘 등을 사용할 수 있다.
또한 절연막(256A)으로서, 고온에서 기판 가열을 수행하면서, 산화 알루미늄을 성막하여도 좋다. 절연막(256A) 성막 시의 기판 가열 온도는 200℃이상, 바람직하게는 250℃이상, 더 바람직하게는 350℃이상으로 하면 좋다.
또한 절연막(256A)은 적층 구조로 하여도 좋다.
다음으로, 절연막(256A) 위에 더미 게이트(262A)가 되는 더미 게이트막을 성막한다.
더미 게이트(262A)가 되는 더미 게이트막은 가공하여 더미 게이트로서 사용한다. 더미 게이트란, 임시적인 게이트 전극이다. 즉, 더미 게이트(262A)가 되는 더미 게이트막을 가공함으로써, 임시적인 게이트 전극을 형성하고, 추후의 공정에서 상기 더미 게이트를 제거하고, 이 대신에 도전막 등으로 이루어지는 게이트 전극을 형성한다. 따라서, 더미 게이트(262A)가 되는 더미 게이트막에는 미세 가공이 용이하고, 또한 제거도 용이한 막을 사용하는 것이 바람직하다.
더미 게이트(262A)가 되는 더미 게이트막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 예를 들어, 절연체, 반도체, 또는 도전체를 사용할 수 있다. 구체적으로는, 폴리실리콘, 미결정 실리콘, 비정질 실리콘 등의 실리콘, 알루미늄, 타이타늄, 텅스텐 등의 금속막 등을 사용하면 좋다. 또는, 도포법을 사용하여, 탄소를 포함한 막, SOG(Spin On Glass), 수지막 등을 형성하여도 좋다. 예를 들어, 포토 레지스트, 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다. SOG, 수지막을 도포법으로 형성함으로써, 더미 게이트막의 표면을 평탄하게 할 수 있다. 이와 같이, 더미 게이트막의 표면을 평탄하게 함으로써, 미세 가공이 용이해지고, 또한 제거도 용이하다.
더미 게이트는 후술하는 도펀트의 첨가에서 산화물(230)을 상기 도펀트로부터 보호할 필요가 있다. 따라서, 더미 게이트(262A)가 되는 더미 게이트막은 충분한 경도를 가지는 것이 바람직하다. 이러한 더미 게이트막으로서는, 예를 들어 탄소를 포함하는 막이 적합하다.
또한 더미 게이트(262A)가 되는 더미 게이트막은 상이한 막 종류를 사용하여 다층막으로 할 수도 있다. 예를 들어, 더미 게이트(262A)가 되는 더미 게이트막을 도전막과 상기 도전막 위에 수지막이 형성된 2층 구조의 막으로 할 수 있다. 더미 게이트막을 이와 같은 구조로 함으로써, 예를 들어 추후의 CMP 공정에서, 상기 도전막이 CMP 처리의 스토퍼막으로서 기능하는 경우가 있다. 또는, CMP 처리의 종점 검출이 가능하게 되는 경우가 있고, 가공 편차의 저감이 가능하게 되는 경우가 있다.
다음으로, 리소그래피법으로 더미 게이트(262A)가 되는 더미 게이트막을 에칭하여, 더미 게이트(262A)를 형성한다(도 7 참조). 더미 게이트(262A)는 적어도 일부가 도전체(205) 및 산화물(230)과 중첩되도록 형성한다.
또한 더미 게이트(262A)의 형성 후에 열처리를 수행하여 더미 게이트(262A)를 경화시켜도 좋다. 특히, 더미 게이트(262A)의 형상을 종횡비가 높은 형상으로 하는 경우, 더미 게이트(262A)를 미리 경화시킴으로써 더미 게이트(262A)의 변형을 방지할 수 있다.
다음으로, 더미 게이트(262A)를 마스크로 하여 산화물(230b)에 도펀트(257)를 첨가한다(도 7 참조). 이로써, 산화물(230b)에서 더미 게이트(262A)와 중첩되지 않는 영역에, 도펀트(257)를 포함하는 층(253a) 및 층(253b)이 형성된다. 이와 같이, 더미 게이트(262A)의 채널 길이 방향의 길이에 의하여 층(253a)과 층(253b) 사이의 거리 제어할 수 있다.
도펀트(257)의 첨가 방법으로서는 이온화된 원료 가스를 질량 분리하고 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리하지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다. 질량 분리를 수행하는 경우, 첨가하는 이온종 및 그 농도를 엄밀하게 제어할 수 있다. 한편, 질량 분리를 수행하지 않는 경우, 단시간에 고농도의 이온을 첨가할 수 있다. 또한 원자 또는 분자의 클러스터를 생성하여 이온화하는 이온 도핑법을 사용하여도 좋다. 또한 도펀트를 이온, 도너, 억셉터, 불순물, 또는 원소 등으로 환언하여도 좋다.
도펀트(257)로서는 상술한 산소 결손을 형성하는 원소 또는 산소 결손과 결합하는 원소 등을 사용하면 좋다. 이와 같은 원소로서는, 대표적으로는 붕소 또는 인을 들 수 있다. 또한 수소, 탄소, 질소, 플루오린, 황, 염소, 타이타늄, 희가스 등을 사용하여도 좋다. 또한 희가스의 대표적인 예로서는, 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 또한 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등의 금속 원소 중에서 선택되는 어느 하나 또는 복수의 금속 원소를 첨가하여도 좋다. 상술한 것 중에서도, 도펀트(257)로서는 붕소 및 인이 바람직하다. 붕소, 인을 도펀트(257)로서 사용하는 경우, 비정질 실리콘 또는 저온 폴리실리콘의 제조 라인의 장치를 사용할 수 있기 때문에, 설비 투자를 억제할 수 있다.
특히, 도펀트(257)로서 산화물을 형성하기 쉬운 원소를 사용하는 것이 바람직하다. 이러한 원소로서는, 대표적으로는 붕소, 인, 알루미늄, 마그네슘 등이 있다.
도펀트(257)를 첨가할 때 사용하는 원료 가스로서는, 상기 불순물 원소를 포함하는 가스를 사용할 수 있다. 붕소를 공급하는 경우, 대표적으로는 B2H6 가스나 BF3 가스 등을 사용할 수 있다. 또한 인을 공급하는 경우, 대표적으로는 PH3 가스를 사용할 수 있다. 또한 이들 원료 가스를 희가스로 희석한 혼합 가스를 사용하여도 좋다.
그 외에, 원료 가스로서 CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, H2 및 희가스 등을 사용할 수 있다. 또한 이온원은 가스에 한정되지 않고, 액체 또는 고체를 기화시킨 것을 이온원으로 하여도 좋다.
도펀트(257)의 첨가는 절연막(256A) 및 산화물(230b)의 조성이나 밀도, 두께 등을 고려하여, 가속 전압이나 도즈양 등의 조건을 설정함으로써 제어할 수 있다. 특히, 절연막(256A)에서 더미 게이트(262A)와 접하지 않은 부분을 도펀트(257)가 관통할 수 있도록 충분한 에너지를 부여하는 것이 바람직하다.
도펀트(257)의 첨가량은 후술하는 도펀트(258)의 첨가량보다 많은 것이 바람직하다. 이로써, 층(252)보다 고농도로 원소가 주입된 층(253)을 형성할 수 있다. 또한 도펀트(257)의 첨가는 도펀트(258)보다 높은 가속 전압으로 수행하여도 좋다. 이로써, 층(252)보다 깊게 원소가 분포된 층(253)을 형성할 수 있다.
또한 도 7에서는 도펀트(257)를 절연체(214)의 상면에 실질적으로 수직으로 첨가하였지만, 이에 한정되지 않고, 도펀트(257)의 첨가를 절연체(214)의 상면에 대하여 기울여 수행하여도 좋다. 절연체(214)의 상면에 대하여 기울여 도펀트를 첨가시킴으로써, 더미 게이트(262A)와 중첩되는 영역의 일부에 층(253a) 및 층(253b)을 형성하는 것이 용이해진다.
또한 본 실시형태의 제작 방법에서는, 도펀트(257)는 절연막(256A)을 통하여 산화물(230)에 첨가된다. 상기 제작 방법으로 함으로써, 절연막(256A)에도 도펀트(257)가 첨가된다. 즉, 산화물(230) 및 절연막(256A)의 양쪽이 도펀트(257)에 포함되는 원소를 가진다. 또한 절연막(256A)이 과잉 산소를 가지는 경우, 도펀트(257)에 의하여 외부로의 과잉 산소의 확산을 억제할 수 있는 경우가 있다. 또한 산화물(230b) 및 절연막(256A) 아래에 제공되어 있는 산화물(230a), 절연체(224), 및 절연체(222)에도 도펀트(257)가 첨가되는 경우가 있다. 따라서, 산화물(230a), 절연체(224), 및 절연체(222)는 도펀트(257)에 포함되는 원소를 가지는 경우가 있다.
다음으로, 더미 게이트(262A)의 일부를 제거하여(이하에서 슬리밍 처리라고 하는 경우가 있음) 더미 게이트(262B)를 형성한다(도 8 참조). 더미 게이트(262B)는 더미 게이트(262A)를 축소한 것과 같은 형상이다. 따라서, 도 8의 (B)에 도시된 바와 같이, 산화물(230b)에서 층(253)이 형성되지 않은 영역의 일부를 더미 게이트(262B)로부터 노출시킬 수 있다. 이 산화물(230b)에서 층(253)이 형성되지 않은 영역의 일부는 추후의 공정에서 도펀트(258)를 첨가시켜 층(252)이 된다. 환언하면, 산화물(230b)에서 더미 게이트(262B)가 중첩된 영역이 채널 형성 영역으로서 기능하는 영역(234)이 된다.
슬리밍 처리로서는, 예를 들어 라디칼 상태의 산소(산소 라디칼)를 사용한 애싱 처리를 적용할 수 있다. 다만, 슬리밍 처리는 더미 게이트(262A)를 더 미세한 패턴으로 가공할 수 있는 처리이기만 하면, 상술한 애싱 처리에 한정될 필요는 없다. 예를 들어, 산소를 포함하는 분위기하에서의 플라스마 처리 또는 가열 처리, 또는 오존 분위기하에 노출시킨 상태로 자외광을 조사하는 처리, 드라이 에칭 처리 또는 웨트 에칭 처리 등을 사용할 수 있다. 또한 더미 게이트(262B)에 의하여 트랜지스터(200)의 채널 길이가 결정되므로, 상기 슬리밍 처리로서는 제어성이 양호한 처리를 적용하는 것이 바람직하다.
슬리밍 처리에 의하여, 더미 게이트(262A)의 A1-A2 방향의 길이를 노광 장치의 해상 한계 이하, 예를 들어 해상 한계의 1/2 이하, 바람직하게는 1/3 이하의 선폭까지 미세화하는 것이 가능하다. 이로써, 예를 들어 트랜지스터(200)의 채널 길이를 1nm 이상 60nm 이하, 더 바람직하게는 15nm 이상 40nm 이하로 할 수 있다. 이와 같이, 채널 길이를 짧게 함으로써, 트랜지스터(200)의 온 전류를 크게 하고, S값을 양호하게 하고, 주파수 특성의 향상을 도모할 수 있다.
다음으로, 더미 게이트(262B)를 마스크로 하여 산화물(230b)에 도펀트(258)를 첨가한다(도 9 참조). 이로써, 산화물(230b)에서 더미 게이트(262B)와 중첩되지 않고 또한 층(253)이 형성되지 않은 영역에, 도펀트(258)를 포함하는 층(252a) 및 층(252b)이 형성된다. 이와 같이, 더미 게이트(262B)의 A1-A2 방향의 폭에 의하여 층(252a)과 층(252b)의 거리, 즉, 트랜지스터(200)의 채널 길이를 제어할 수 있다.
도펀트(258)의 첨가 방법에는 상술한 도펀트(257)의 첨가 방법과 같은 방법을 사용할 수 있다. 이때, 절연막(256A)에서 더미 게이트(262B)와 접하지 않은 부분을 도펀트(258)가 관통할 수 있도록 충분한 에너지를 부여하는 것이 바람직하다. 또한 도펀트(258)로서는, 도펀트(257)와 마찬가지로, 상술한 산소 결손을 형성하는 원소, 또는 산소 결손과 결합하는 원소 등을 사용하면 좋다. 다만, 도펀트(258)의 첨가량은 도펀트(257)의 첨가량보다 적은 것이 바람직하다.
또한 도 9에서는 도펀트(258)를 절연체(214)의 상면에 실질적으로 수직으로 첨가하였지만, 이에 한정되지 않고, 도펀트(258)의 첨가를 절연체(214)의 상면에 대하여 기울여 수행하여도 좋다. 절연체(214)의 상면에 대하여 기울여 도펀트를 첨가시킴으로써, 더미 게이트(262B)와 중첩되는 영역의 일부에도 층(252a) 및 층(252b)을 형성할 수 있는 경우가 있다.
또한 본 실시형태의 제작 방법에서는, 도펀트(258)는 절연막(256A)을 통하여 산화물(230)에 첨가된다. 상기 제작 방법으로 함으로써, 절연막(256A)에도 도펀트(258)가 첨가된다. 즉, 산화물(230b) 및 절연막(256A)의 양쪽이 도펀트(258)에 포함되는 원소를 가진다. 또한 절연막(256A)이 과잉 산소를 가지는 경우, 도펀트(258)에 의하여 외부로의 과잉 산소의 확산을 억제할 수 있는 경우가 있다. 또한 도펀트(258)는 층(253)에도 첨가되기 때문에, 층(253)이 도펀트(258)에 포함되는 원소를 가지는 경우가 있다. 또한 산화물(230b) 및 절연막(256A) 아래에 제공되어 있는 산화물(230a), 절연체(224), 및 절연체(222)에도 도펀트(258)가 첨가되는 경우가 있다. 따라서, 산화물(230a), 절연체(224), 및 절연체(222)는 도펀트(258)에 포함되는 원소를 가지는 경우가 있다.
이상과 같이, 더미 게이트(262A) 및 더미 게이트(262B)를 마스크로 하여 층(252) 및 층(253)을 형성함으로써, 추후의 공정에서 형성하는 도전체(260)를 층(253a)과 층(253b) 사이에 자기정합적으로 배치시키고, 또한 층(252a)과 층(252b) 위에 자기정합적으로 중첩시킬 수 있다.
또한 도펀트(257)의 첨가 후 또는 도펀트(258)의 첨가 후에 열처리를 수행하여도 좋다. 상기 열처리에 의하여, 채널 형성 영역으로서 기능하는 영역(234)에 포함되는 수소를 층(253)에 포함되는 산소 결손으로 포획할 수 있는 경우가 있다. 이로써, 트랜지스터(200)에 안정적인 전기 특성을 부여하여 신뢰성의 향상을 도모할 수 있다. 또한 상기 열처리는 이후의 공정에서 수행하여도 좋다.
다음으로, 절연막(256A) 및 더미 게이트(262B)를 덮어 절연막(266A)을 성막한다(도 10 참조). 절연막(266A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다.
절연막(266A)에는 수소 등의 불순물이나 산소의 확산을 억제하는 기능을 가지는 절연막을 사용하는 것이 바람직하다. 예를 들어, 스퍼터링법으로 산화 알루미늄막을 성막하는 것이 바람직하다. 스퍼터링법으로 산소를 포함한 가스를 사용하여 산화 알루미늄막을 성막함으로써, 절연체(224) 내에 산소를 주입할 수 있다. 즉, 절연체(224)는 과잉 산소를 가질 수 있다.
또한 절연막(266A)으로서, 고온에서 기판 가열을 수행하면서, 산화 알루미늄을 성막하여도 좋다. 절연막(266A) 성막 시의 기판 가열 온도는 200℃이상, 바람직하게는 250℃이상, 더 바람직하게는 350℃이상으로 하면 좋다. 이때, 절연막(266A)을 성막하기 전에, ALD법을 사용하여 산화 알루미늄을 미리 성막함으로써, 상기 온도에서 절연막(266A)을 성막하였을 때 더미 게이트(262B)가 변형되는 것을 방지할 수 있다.
추후의 공정에서, 더미 게이트(262B)와, 절연막(266A)에서 더미 게이트(262B)에 접하는 부분을 제거하여 개구(263)를 형성한다. 즉, 절연막(266A)의 막 두께에 의하여 개구(263)의 크기를 제어할 수 있다. 여기서, 층(252) 및 층(253)은 더미 게이트(262B)의 배치에 대하여 자기정합적으로 형성되어 있다. 개구(263)는 더미 게이트(262B)의 위치를 중심으로 하여 크기를 제어할 수 있다. 따라서, 개구(263)를 크게 함으로써, 도전체(260)를 층(252)과 중첩시킬 수 있다. 또한 개구(263)를 크게 함으로써, 도전체(260)를 층(253)과 중첩시킬 수도 있다. 이와 같이, 산화물(230)의 채널 형성 영역과 소스 영역 또는 드레인 영역 사이에 오프셋 영역이 형성되는 것을 방지하여 실효적인 채널 길이가 도전체(260)의 폭보다 크게 되는 것을 억제할 수 있다. 이로써, 트랜지스터(200)의 온 전류를 크게 하고, S값을 양호하게 하고, 주파수 특성의 향상을 도모할 수 있다. 또한 개구(263)의 크기, 즉 트랜지스터(200)의 오버랩 영역의 크기는 트랜지스터(200)에 요구되는 전기 특성에 따라 적절히 설정할 수 있다.
다음으로, 절연막(256A), 절연막(266A), 및 더미 게이트(262B) 위에 절연막(280A)을 성막한다(도 10 참조). 절연막(280A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
다음으로, 절연막(280A), 절연막(266A), 및 더미 게이트(262B)의 일부를 더미 게이트(262B)의 일부가 노출될 때까지 제거하여, 절연체(280), 절연체(266B), 및 더미 게이트(262)를 형성한다(도 11 참조). 절연체(280), 절연체(266B), 및 더미 게이트(262)의 형성에는 CMP 처리를 사용하는 것이 바람직하다.
또한 상술한 바와 같이 더미 게이트(262B)를, 예를 들어 도전막과 상기 도전막 위에 수지막을 형성하는 2층 구조의 막으로 함으로써, CMP 공정에서, 상기 도전막이 CMP 처리의 스토퍼막으로서 기능하는 경우가 있다. 또는, 상기 도전막으로 CMP 처리의 종점 검출이 가능하게 되는 경우가 있고, 더미 게이트(262)의 높이 편차의 저감이 가능하게 되는 경우가 있다. 도 11의 (B)에 도시된 바와 같이, 더미 게이트(262)의 상면과 절연체(266B) 및 절연체(280)의 상면이 대략 일치한다.
다음으로, 더미 게이트(262)와, 절연막(256A) 및 절연막(266A)의 절연체(280)로부터 노출된 부분을 제거하여 개구(263)를 형성한다(도 12 참조). 더미 게이트(262), 절연막(256A), 및 절연막(266A)의 제거는 절연체(280)를 마스크로 하여 웨트 에칭, 드라이 에칭, 또는 애싱 등을 사용하여 수행할 수 있다. 또는, 상술한 처리를 복수로 적절히 조합하여 수행하여도 좋다. 예를 들어, 애싱 처리 후에 웨트 에칭 처리를 수행하는 등이 있다. 절연막(266A)의 일부를 제거함으로써 절연체(266)를 형성하고, 절연막(256A)의 일부를 제거함으로써 절연체(256)를 형성한다. 더미 게이트(262), 절연막(256A)의 일부 및 절연막(266A)의 일부를 제거함으로써, 개구(263)에서 산화물(230b)의 표면의 일부(층(252) 및 층(253)을 포함함)가 노출된다.
또한 더미 게이트(262)와, 절연막(256A) 및 절연막(266A)의 절연체(280)로부터 노출된 부분의 제거는 반드시 일괄적으로 수행할 필요는 없다. 예를 들어, 절연막(256A)을 에칭 스토퍼로 하여 더미 게이트(262)와, 절연막(266A)의 절연체(280)로부터 노출된 부분을 제거하고, 그 후에 절연막(256A)의 절연체(280)로부터 노출된 부분을 제거하여도 좋다.
다음으로 가열 처리를 수행하여도 좋다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 가열 처리에 의하여 개구(263)를 통하여 산화물(230a) 및 산화물(230b) 내의 물, 수소 등의 불순물을 제거하는 등이 가능하다. 예를 들어, 질소 분위기에서 600℃의 온도에서 열처리를 수행하면 좋다.
또한 산화막(230C)의 성막 전에 이온 주입법, 이온 도핑법, 플라스마 처리법, 및 플라스마 잠입 이온 주입법에서 선택된 하나 또는 복수의 방법을 사용하여 산화물(230b) 및 절연체(280)에 산소를 첨가하여도 좋다. 이때, 이온화된 원료 가스를 질량 분리하여 첨가하는 이온 주입법을 사용함으로써, 산화물(230b) 및 절연체(280)에 높은 제어성으로 산소를 첨가할 수 있어 바람직하다.
다음으로, 산화막(230C) 성막 전에 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 100℃이상 400℃이하에서 수행하면 좋고, 예를 들어 200℃에서 수행하면 좋다. 또는, 산화막(230C)의 성막 온도와 같은 온도에서 수행하는 것이 바람직하다. 여기서, 성막 온도란 성막 중의 기판 온도에 한정되지 않고, 성막 장치의 설정 온도인 경우를 포함한다. 예를 들어, 산화막(230C)을 300℃에서 성막하는 경우, 상기 가열 처리는 300℃로 하는 것이 바람직하다. 상기 가열 처리는 감압하에서 수행하는 것이 바람직하고, 예를 들어 진공 분위기에서 수행하여도 좋다. 진공 분위기는, 터보 분자 펌프 등으로 배기함으로써 유지된다. 진공 분위기에서 처리실의 압력은 1×10-2Pa 이하, 바람직하게는 1×10-3Pa 이하로 하면 좋다.
다음으로, 개구(263)에 매립되도록 산화막(230C)을 성막한다(도 13 참조). 또한 상기 가열 처리 후, 대기에 노출시키지 않고, 연속적으로 산화막(230C)의 성막을 수행하는 것이 바람직하다. 예를 들어, 후술하는 멀티 체임버 방식의 성막 장치 등을 사용하여, 가열 처리와 성막 처리를 상이한 체임버에서 연속적으로 수행하는 것이 바람직하다. 이러한 처리를 수행함으로써, 산화물(230a) 및 산화물(230b)의 표면 등에 흡착된 수분, 수소, 탄소 등의 불순물을 제거하고, 더구나 산화물(230a) 및 산화물(230b) 내의 수분 농도 및 수소 농도를 저감시킬 수 있다. 상기 가열 처리에 의하여 제거되는 불순물에는, 수소와 탄소의 결합을 가지는 불순물이나, 수소와 산소의 결합을 가지는 불순물 등도 포함된다. 또한 외기에 노출시키지 않고 연속적으로 가열 처리와 성막을 수행함으로써, 수소 등의 불순물이 산화물(230)로 다시 침입하는 것을 방지할 수 있다.
산화막(230C)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 산화막(230C)에 요구되는 특성에 맞추어, 산화막(230A) 또는 산화막(230B)과 같은 성막 방법을 사용하여, 산화막(230C)이 되는 산화막을 성막하면 좋다. 산화막(230C)으로서, In-Ga-Zn 산화물이나, In을 포함하지 않는 산화물을 사용할 수 있다. In을 포함하지 않는 산화물로서 Ga-Zn 산화물이나 산화 갈륨 등을 사용할 수 있다. 또한 산화막(230C)으로서, In-Ga-Zn 산화물과 In을 포함하지 않는 산화물의 적층 구조를 사용하여도 좋다. 산화막(230C)을 스퍼터링법으로 In:Ga:Zn=1:3:4[원자수비], 4:2:4.1[원자수비], Ga:Zn=2:1[원자수비], 또는 Ga:Zn=2:5[원자수비]의 타깃을 사용하여 성막한다. 본 실시형태에서는, 산화막(230C)으로서, 스퍼터링법으로 1:3:4[원자수비]의 타깃을 사용하여 산화물(230c)이 되는 산화막을 성막한다.
또한 산화막(230C)은 제 1 산화막과, 제 1 산화막 위의 제 2 산화막으로 이루어지는 적층 구조를 가져도 좋고, 산화막(230B)의 형성에 사용한 타깃과 같은 타깃을 사용하여 제 1 산화막을 형성하고, 산화막(230A)의 형성에 사용한 타깃과 같은 타깃을 사용하여 제 2 산화막을 형성하여도 좋다.
산화막(230C)의 성막은 기판을 가열하면서 수행하는 것이 바람직하다. 이때, 기판 온도를 300℃이상으로 함으로써, 산화물(230a), 산화물(230b), 및 산화막(230C) 내의 산소 결손을 저감할 수 있다. 또한 예를 들어 후술하는 절연막(250A)의 성막 온도와 같은 온도에서 성막하여도 좋다. 또한 이와 같이 기판을 가열하면서 성막함으로써, 산화물(230a), 산화물(230b), 및 산화막(230C)의 결정성의 향상을 도모할 수도 있다.
특히, 산화막(230C)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 산화물(230a) 및 산화물(230b)에 공급되는 경우가 있다. 따라서, 산화막(230C)의 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다. 또한 기판을 가열하면서 성막함으로써 상기 산화막의 결정성을 향상시킬 수 있다.
다음으로, 절연막(250A) 성막 전에 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 100℃이상 400℃이하에서 수행하면 좋고, 예를 들어 200℃에서 수행하면 좋다. 또는, 절연막(250A)의 성막 온도와 같은 온도에서 수행하는 것이 바람직하다. 여기서, 성막 온도란 성막 중의 기판 온도에 한정되지 않고, 성막 장치의 설정 온도인 경우를 포함한다. 예를 들어, 절연막(250A)을 350℃에서 성막하는 경우, 상기 가열 처리는 350℃로 하는 것이 바람직하다. 상기 가열 처리는 감압하에서 수행하는 것이 바람직하고, 예를 들어 진공 분위기에서 수행하여도 좋다. 진공 분위기는, 터보 분자 펌프 등으로 배기함으로써 유지된다. 진공 분위기에서 처리실의 압력은 1×10-2Pa 이하, 바람직하게는 1×10-3Pa 이하로 하면 좋다.
다음으로, 절연막(250A)을 성막한다. 절연막(250A)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 절연막(250A)으로서는, ALD법을 사용하여 산화 실리콘, 산화 하프늄, 또는 산화 갈륨 등을 성막하는 것이 바람직하다. 예를 들어, 절연막(250A)으로서, 산화 실리콘과, 산화 실리콘 위의 산화 갈륨의 적층막을 사용하면 좋다. 또한 절연막(250A)을 성막할 때의 성막 온도는 300℃이상 450℃미만, 바람직하게는 300℃이상 400℃미만, 특히 350℃전후로 하는 것이 바람직하다. 예를 들어, 절연막(250A)을 350℃에서 성막함으로써, 불순물이 적은 절연체를 성막할 수 있다.
또한 마이크로파로 산소를 여기시켜 고밀도의 산소 플라스마를 발생시키고, 상기 산소 플라스마에 절연막(250A)을 노출시킴으로써, 절연막(250A)에 산소를 도입할 수 있다.
또한 가열 처리를 수행하여도 좋다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 상기 가열 처리에 의하여 절연막(250A)의 수분 농도 및 수소 농도를 저감시킬 수 있다.
다음으로, 도전막(260Aa) 및 도전막(260Ab)을 성막한다(도 13 참조). 도전막(260Aa) 및 도전막(260Ab)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 예를 들어, CVD법을 사용하는 것이 바람직하다. 본 실시형태에서는, ALD법을 사용하여 도전막(260Aa)을 성막하고, CVD법을 사용하여 도전막(260Ab)을 성막한다.
다음으로, CMP 처리에 의하여 산화막(230C), 절연막(250A), 도전막(260Aa), 및 도전막(260Ab)을 절연체(280)가 노출될 때까지 연마함으로써, 산화물(230c), 절연체(250), 및 도전체(260)(도전체(260a) 및 도전체(260b))를 형성한다(도 14 참조).
다음으로 가열 처리를 수행하여도 좋다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 상기 가열 처리에 의하여 절연체(280)의 수분 농도 및 수소 농도를 저감시킬 수 있다. 또는, 절연체(274)가 되는 절연막을 성막하기 전에 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 100℃이상 400℃이하에서 수행하면 좋고, 예를 들어 200℃에서 수행하면 좋다. 또는, 상기 절연막의 성막 온도와 같은 온도에서 수행하는 것이 바람직하다. 여기서, 성막 온도란 성막 중의 기판 온도에 한정되지 않고, 성막 장치의 설정 온도인 경우를 포함한다. 예를 들어, 상기 절연막을 250℃에서 성막하는 경우, 상기 가열 처리는 250℃로 하는 것이 바람직하다. 상기 가열 처리는 감압하에서 수행하는 것이 바람직하고, 예를 들어 진공 분위기에서 수행하여도 좋다. 진공 분위기는, 터보 분자 펌프 등으로 배기함으로써 유지된다. 진공 분위기에서 처리실의 압력은 1×10-2Pa 이하, 바람직하게는 1×10-3Pa 이하로 하면 좋다.
다음으로, 절연체(280) 위에 절연체(274)가 되는 절연막을 형성한다(도 14 참조). 절연체(274)가 되는 절연막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 절연체(274)가 되는 절연막으로서는, 예를 들어 스퍼터링법으로 산화 알루미늄막을 성막하는 것이 바람직하다. 스퍼터링법으로 산화 알루미늄막을 성막함으로써, 절연체(280)가 가지는 수소가 산화물(230)로 확산되는 것을 억제할 수 있는 경우가 있다.
스퍼터링법을 사용하여 산소를 포함하는 분위기에서 절연체(274)의 성막을 수행함으로써, 성막하면서 절연체(280)에 산소를 첨가하여도 좋다. 여기서, 산소는 예를 들어 산소 라디칼로서 첨가되지만, 산소가 첨가될 때의 상태는 이에 한정되지 않는다. 산소는 산소 원자 또는 산소 이온 등의 상태로 첨가되어도 좋다. 추후의 공정의 열처리에 의하여 산소를 확산시켜 산화물(230)에 산소를 효과적으로 공급할 수 있다.
또한 절연체(274)를 성막할 때, 기판 가열을 수행하는 것이 바람직하다. 기판 가열은 100℃보다 높고 300℃이하인 것이 바람직하다. 더 바람직하게는 120℃이상 250℃이하에서 수행하면 좋다. 기판 온도를 100℃보다 높게 함으로써, 산화물(230) 내의 물을 제거할 수 있다. 또한 형성한 막 위에 표면 흡착수가 부착되는 것을 방지할 수 있다.
또한 트랜지스터(200)가 절연체(274) 및 절연체(222) 사이에 끼워진 구조로 함으로써, 산소를 외방 확산시키지 않고, 절연체(280), 절연체(224), 및 산화물(230) 내에 많은 산소를 함유시킬 수 있다. 또한 절연체(274)의 위쪽 및 절연체(222)의 아래쪽으로부터 물 또는 수소 등의 불순물이 혼입되는 것을 방지하여, 절연체(280), 절연체(224), 및 산화물(230) 내의 불순물 농도를 저감시킬 수 있다.
다음으로 가열 처리를 수행하여도 좋다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 상기 가열 처리에 의하여 절연체(280)의 수분 농도 및 수소 농도를 저감시킬 수 있다. 또한 상기 가열 처리에 의하여, 절연체(280)에 포함되는 산소를 확산시킬 수 있다.
상술한 바와 같이, 본 실시형태에서는 산화물(230b)을 덮어 절연체(256) 및 절연체(266)가 제공되어 있기 때문에, 상기 열처리에서, 절연체(280)에 첨가된 산소는 산화물(230b)에 직접 침입하지 않는다. 또한 도전체(260) 및 절연체(280)의 상면에 접하여 절연체(274)가 제공되어 있기 때문에, 상기 열처리에서, 절연체(280)에 첨가된 산소는 외방 확산되지 않는다. 여기서, 상기 열처리에서, 절연체(280)에 첨가된 산소는 절연체(280)의 측면에 접하는 산화물(230c)을 통하여 산화물(230b)로 확산되는 경우가 있다. 특히, 산화물(230c)로서 CAAC-OS가 사용되는 경우, 산화물(230c) 내의 층상의 결정이 개구(263)의 측면 및 저면을 따라 배열되는 경우가 있다. 따라서, 산화물(230c) 내로 확산된 산소가 상기 층상의 결정을 따라 산화물(230b)까지 확산되는 경우가 있다.
또한 절연체(274)를 성막할 때 기판 가열을 수행하는 경우에는, 상기 기판 가열에 의하여 절연체(280)로부터 산화물(230)로 산소를 확산시킬 수 있는 경우가 있다. 이 경우, 상기 열처리를 수행하지 않아도 된다.
또한 상기에서 절연체(274)의 성막과 동시에 절연체(280)에 산소를 첨가하였지만, 본 실시형태는 이에 한정되는 것은 아니다. 예를 들어, 절연체(274) 성막 전에 이온 주입법, 이온 도핑법, 플라스마 처리법, 및 플라스마 잠입 이온 주입법에서 선택된 하나 또는 복수의 방법을 사용하여 절연체(280)에 산소를 첨가하여도 좋다. 이때, 이온화된 원료 가스를 질량 분리하여 첨가하는 이온 주입법을 사용함으로써, 절연체(280)에 높은 제어성으로 산소를 첨가할 수 있어 바람직하다. 또한 이온 주입법, 이온 도핑법, 플라스마 처리법, 및 플라스마 잠입 이온 주입법에서 선택된 하나 또는 복수의 방법을 사용하여 절연체(280)에 산소를 첨가하고, 절연체(274)의 성막과 동시에 산소를 더 첨가하여도 좋다.
다음으로 절연체(274) 위에 절연체(281)가 되는 절연체를 성막하여도 좋다. 절연체(281)가 되는 절연막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다(도 14 참조).
다음으로, 절연체(256), 절연체(266), 절연체(280), 절연체(274), 및 절연체(281)에, 층(253a) 및 층(253b)에 도달하는 개구를 형성한다. 상기 개구의 형성은 리소그래피법을 사용하여 수행하면 좋다.
다음으로, 절연체(241)가 되는 절연막을 성막하고, 상기 절연막을 이방성 에칭하여 절연체(241)를 형성한다. 상기 절연막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 절연체(241)가 되는 절연막으로서는, 산소의 투과를 억제하는 기능을 가지는 절연막을 사용하는 것이 바람직하다. 예를 들어, ALD법으로 산화 알루미늄막을 성막하는 것이 바람직하다. 또한 ALD법이나 CVD법을 사용하여 질화 실리콘막을 성막하여도 좋다. ALD법을 사용하여 질화 실리콘막을 성막하는 경우, 실리콘 및 할로젠을 포함한 전구체나, 아미노실레인류의 전구체를 사용할 수 있다. 실리콘 및 할로젠을 포함한 전구체로서 SiCl4, SiH2Cl2, Si2Cl6, Si3Cl8 등을 사용할 수 있다. 또한 아미노실레인류의 전구체로서, 1가, 2가, 또는 3가의 아미노실레인류를 사용할 수 있다. 또한 질화 가스로서 암모니아나 하이드라진을 사용할 수 있다. 또한 이방성 에칭에는, 예를 들어 드라이 에칭법 등을 수행하면 좋다. 개구의 측벽부를 이와 같은 구성으로 함으로써, 외부로부터의 산소의 투과를 억제하고, 다음으로 형성하는 도전체(240a) 및 도전체(240b)의 산화를 방지할 수 있다. 또한 도전체(240a) 및 도전체(240b)로부터 물, 수소 등의 불순물이 외부로 확산되는 것을 방지할 수 있다.
다음으로, 도전체(240a) 및 도전체(240b)가 되는 도전막을 성막한다. 도전체(240a) 및 도전체(240b)가 되는 도전막은 물, 수소 등의 불순물의 확산을 억제하는 기능을 가지는 도전체를 포함한 적층 구조로 하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 타이타늄 등과, 텅스텐, 몰리브데넘, 구리 등의 적층으로 할 수 있다. 도전체(240)가 되는 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
다음으로, CMP 처리를 수행함으로써, 도전체(240a) 및 도전체(240b)가 되는 도전막의 일부를 제거하여 절연체(281)를 노출시킨다. 그 결과, 상기 개구에만 상기 도전막이 잔존함으로써 상면이 평탄한 도전체(240a) 및 도전체(240b)를 형성할 수 있다(도 1 참조). 또한 상기 CMP 처리에 의하여 절연체(281)의 일부가 제거되는 경우가 있다.
이상에 의하여, 도 1에 도시된 트랜지스터(200)를 가지는 반도체 장치를 제작할 수 있다. 도 5 내지 도 14에 도시된 바와 같이, 본 실시형태에 나타내는 반도체 장치의 제작 방법을 사용함으로써 트랜지스터(200)를 제작할 수 있다.
본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 높은 주파수 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 오프 전류가 작은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 소비전력이 저감된 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 생산성이 높은 반도체 장치를 제공할 수 있다.
<반도체 장치의 변형예>
이하에서는, 도 15 내지 도 19를 사용하여, 앞의 <반도체 장치의 구성예>에서 나타낸 것과 다른 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치, 및 상기 반도체 장치의 제작 방법의 일례에 대하여 설명한다.
또한 도 15 내지 도 19에서 각 도면의 (A)는 상면도를 도시한 것이다. 또한 각 도면의 (B)는 각 도면의 (A)에 A1-A2의 일점쇄선으로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한 각 도면의 (C)는 각 도면의 (A)에 A3-A4의 일점쇄선으로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한 각 도면의 (D)는 각 도면의 (A)에 A5-A6의 일점쇄선으로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 각 도면의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
또한 도 15 내지 도 19에 도시된 반도체 장치에서, <반도체 장치의 구성예>에 나타낸 반도체 장치(도 1 참조)를 구성하는 구조와 같은 기능을 가지는 구조에는, 동일 부호를 부기한다. 또한 본 항목에서 트랜지스터(200)의 구성 재료에 대해서는 <반도체 장치의 구성예>에서 자세히 설명한 재료를 사용할 수 있다.
도 15에 도시된 트랜지스터(200)는 절연체(266)를 가지지 않고, 절연체(280)와 절연체(256)가 접하는 점에서, 도 1에 도시된 트랜지스터(200)와 다르다.
도 15에 도시된 반도체 장치는, 더미 게이트(262B)를 형성하고 도펀트(258)를 첨가할 때까지는 도 1에 도시된 반도체 장치의 제작 방법과 마찬가지이다. 따라서, 도 5 내지 도 9에 따른 반도체 장치의 제작 방법을 참작할 수 있다.
다음으로, 절연막(256A) 및 더미 게이트(262B)를 덮어 더미막(267A)이 되는 막을 성막한다. 더미막(267A)이 되는 막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 여기서 더미막(267A)이 되는 막은 최종적으로는 제거되기 때문에, 미세 가공이 용이하며 제거도 용이한 막을 사용하는 것이 바람직하다. 예를 들어, 절연체(266)에 사용할 수 있는 절연체를 사용하면 좋다. 다만, 추후의 공정에서 제거할 때, 절연체(280) 및 절연막(256A)에 대하여 충분히 큰 에칭 레이트를 취할 수 있는 것이 바람직하다.
다음으로, 더미막(267A)이 되는 막에 이방성 에칭을 수행하고, 더미 게이트(262B)의 측벽에 접하는 부분만을 잔존시켜 더미막(267A)을 형성한다(도 16 참조). 이방성 에칭으로서는 예를 들어 드라이 에칭법 등을 수행하면 좋다.
추후의 공정에서, 더미 게이트(262B) 및 더미막(267A)을 제거하여 개구(263)를 형성한다. 즉, 더미막(267A)의 막 두께에 의하여 개구(263)의 크기를 제어할 수 있다. 여기서, 층(252) 및 층(253)은 더미 게이트(262B)의 배치에 대하여 자기정합적으로 형성되어 있다. 개구(263)는 더미 게이트(262B)의 위치를 중심으로 하여 크기를 제어할 수 있다. 따라서, 개구(263)를 크게 함으로써, 도전체(260)를 층(252)과 중첩시킬 수 있다. 또한 개구(263)를 크게 함으로써, 도전체(260)를 층(253)과 중첩시킬 수도 있다. 이와 같이, 산화물(230)의 채널 형성 영역과 소스 영역 또는 드레인 영역 사이에 오프셋 영역이 형성되는 것을 방지하여 실효적인 채널 길이가 도전체(260)의 폭보다 크게 되는 것을 억제할 수 있다. 이로써, 트랜지스터(200)의 온 전류를 크게 하고, S값을 양호하게 하고, 주파수 특성의 향상을 도모할 수 있다. 또한 개구(263)의 크기, 즉 트랜지스터(200)의 오버랩 영역의 크기는 트랜지스터(200)에 요구되는 전기 특성에 따라 적절히 설정할 수 있다.
다음으로, 도 10에 따른 처리와 같은 처리를 수행하고, 절연막(256A), 더미막(267A), 및 더미 게이트(262B) 위에 절연막(280A)을 성막한다.
다음으로, 도 11에 따른 처리와 같은 처리를 수행하고, 절연막(280A), 더미막(267A), 및 더미 게이트(262B)의 일부를 더미 게이트(262B)의 일부가 노출될 때까지 제거하여 절연체(280), 더미막(267), 및 더미 게이트(262)를 형성한다(도 17 참조). 절연체(280), 더미막(267), 및 더미 게이트(262)의 형성에는 CMP 처리를 사용하는 것이 바람직하다.
다음으로, 더미 게이트(262)와, 더미막(267)과, 절연막(256A)의 절연체(280)로부터 노출된 부분을 제거하여 개구(263)를 형성한다(도 18 참조). 더미 게이트(262), 더미막(267), 및 절연막(256A)의 제거는 절연체(280)를 마스크로 하여 웨트 에칭, 드라이 에칭, 또는 애싱 등을 사용하여 수행할 수 있다. 또는, 상기 처리를 복수로 적절히 조합하여 수행하여도 좋다. 예를 들어, 애싱 처리 후에 웨트 에칭 처리를 수행하는 등이 있다. 여기서, 절연막(256A)의 일부를 제거함으로써 절연체(256)를 형성한다. 더미 게이트(262), 더미막(267), 및 절연막(256A)의 일부를 제거함으로써, 개구(263)에서 산화물(230b)의 표면의 일부(층(252) 및 층(253)을 포함함)이 노출된다.
여기서, 절연체(280) 및 절연막(256A)을 에칭 스토퍼로 하여 더미 게이트(262)와 더미막(267)을 제거하고, 그 후에 절연체(280)를 마스크로 하여 절연막(256A)의 절연체(280)로부터 노출된 부분을 제거하는 것이 바람직하다. 이러한 공정으로 더미 게이트(262)와, 더미막(267)과, 절연막(256A)의 절연체(280)로부터 노출된 부분을 제거함으로써, 개구(263)의 측벽을 과잉으로 에칭하지 않고 개구(263)를 형성할 수 있다.
도 15에 도시된 반도체 장치의 제작 방법의 이후 공정에 대해서는, 도 1에 도시된 반도체 장치의 제작 방법과 마찬가지이다. 따라서, 도 13 및 도 14에 따른 반도체 장치의 제작 방법을 참작할 수 있다.
도 19에 도시된 트랜지스터(200)는 절연체(256), 절연체(266), 및 절연체(280)의 측면과 산화물(230b)의 상면이 이루는 각이 90°보다 큰 점에서, 도 1에 도시된 트랜지스터(200)와 다르다.
상기 반도체 장치의 제작 방법의 도 7에 따른 기재에서, 더미 게이트(262A)의 측면은 산화물(230b)의 상면에 대하여 실질적으로 수직이었다. 한편, 더미 게이트(262A)의 측면과 산화물(230b)의 상면이 이루는 각이 90° 미만, 환언하면 더미 게이트(262A)의 단면 형상이 순 테이퍼 형상을 가지는 경우, 절연체(256), 절연체(266), 및 절연체(280)의 단면 형상은 도 19에 도시된 바와 같이 역 테이퍼 형상이 된다. 또한 산화물(230c), 절연체(250), 및 도전체(260)의 단면 형상이 순 테이퍼 형상이 된다.
이상, 본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치의 일 형태를 도 20 및 도 21을 사용하여 설명한다.
[기억 장치 1]
본 발명의 일 형태인 용량 소자를 사용한 반도체 장치(기억 장치)의 일례를 도 20에 도시하였다. 본 발명의 일 형태의 반도체 장치에서, 트랜지스터(200)는 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(100)는 트랜지스터(300) 및 트랜지스터(200)의 위쪽에 제공되어 있다. 또한 트랜지스터(200)로서, 앞의 실시형태에서 설명한 트랜지스터(200) 등을 사용할 수 있다.
트랜지스터(200)는 산화물 반도체를 가지는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)는 오프 전류가 작기 때문에, 이를 기억 장치에 사용함으로써 기억 내용을 장기간 유지할 수 있다. 즉, 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도가 매우 적기 때문에, 기억 장치의 소비전력을 충분히 저감할 수 있다.
도 20에 도시된 반도체 장치에서, 배선(1001)은 트랜지스터(300)의 소스와 전기적으로 접속되고, 배선(1002)은 트랜지스터(300)의 드레인과 전기적으로 접속되어 있다. 또한 배선(1003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 배선(1004)은 트랜지스터(200)의 제 1 게이트와 전기적으로 접속되고, 배선(1006)은 트랜지스터(200)의 제 2 게이트와 전기적으로 접속되어 있다. 그리고, 트랜지스터(300)의 게이트 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 전극 중 한쪽과 전기적으로 접속되고, 배선(1005)은 용량 소자(100)의 전극 중 다른 쪽과 전기적으로 접속되어 있다.
또한 도 20에 도시된 기억 장치는 매트릭스상으로 배치됨으로써, 메모리 셀 어레이를 구성할 수 있다.
<트랜지스터(300)>
트랜지스터(300)는 기판(311) 위에 제공되고, 게이트 전극으로서 기능하는 도전체(316), 게이트 절연체로서 기능하는 절연체(315), 기판(311)의 일부로 이루어지는 반도체 영역(313), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다. 트랜지스터(300)는 p채널형 및 n채널형 중 어느 것이어도 좋다.
여기서, 도 20에 도시된 트랜지스터(300)는 채널이 형성되는 반도체 영역(313)(기판(311)의 일부)이 볼록 형상을 가진다. 또한 반도체 영역(313)의 측면 및 상면을 절연체(315)를 개재하여 도전체(316)가 덮도록 제공되어 있다. 또한 도전체(316)에는 일함수를 조정하는 재료를 사용하여도 좋다. 이와 같은 트랜지스터(300)는 반도체 기판의 볼록부를 이용하기 때문에 FIN형 트랜지스터라고도 불린다. 또한 볼록부의 상부에 접하여 볼록부를 형성하기 위한 마스크로서 기능하는 절연체를 가져도 좋다. 또한 여기서는 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우를 나타내었지만, SOI 기판을 가공하여 볼록 형상을 가지는 반도체막을 형성하여도 좋다.
또한 도 20에 도시된 트랜지스터(300)는 일례이며, 이 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
<용량 소자(100)>
용량 소자(100)는 트랜지스터(200)의 위쪽에 제공된다. 용량 소자(100)는 제 1 전극으로서 기능하는 도전체(110), 제 2 전극으로서 기능하는 도전체(120), 및 유전체로서 기능하는 절연체(130)를 가진다.
또한 예를 들어 도전체(240) 위에 제공된 도전체(112)와 도전체(110)는 동시에 형성할 수 있다. 또한 도전체(112)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 가진다.
도 20에는 도전체(112) 및 도전체(110)를 단층 구조로 도시하였지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조이어도 좋다. 예를 들어, 배리어성을 가지는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 가지는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
또한 절연체(130)는, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄 등을 사용하면 좋고, 적층 또는 단층으로 제공할 수 있다.
예를 들어, 절연체(130)에는 산화질화 실리콘 등의 절연 내력이 큰 재료와 고유전율(high-k) 재료의 적층 구조를 사용하는 것이 바람직하다. 상기 구성에 의하여, 용량 소자(100)는 고유전율(high-k)의 절연체를 가짐으로써 충분한 용량을 확보할 수 있고, 절연 내력이 큰 절연체를 가짐으로써 절연 내력이 향상되고, 용량 소자(100)의 정전 파괴를 억제할 수 있다.
또한 고유전율(high-k) 재료(비유전율이 높은 재료)의 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화질화물, 또는 실리콘 및 하프늄을 가지는 질화물 등이 있다.
한편, 절연 내력이 큰 재료(비유전율이 낮은 재료)로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등이 있다.
<배선층>
각 구조체 사이에는 층간막, 배선, 및 플러그 등이 제공된 배선층이 제공되어 있어도 좋다. 또한 배선층은 설계에 따라 복수층 제공할 수 있다. 여기서, 플러그 또는 배선으로서의 기능을 가지는 도전체에는 복수의 구조를 통틀어 동일한 부호가 부여되는 경우가 있다. 또한 본 명세서 등에서, 배선과, 배선과 전기적으로 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우 및 도전체의 일부가 플러그로서 기능하는 경우도 있다.
예를 들어, 트랜지스터(300) 위에는 층간막으로서 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(100) 또는 트랜지스터(200)와 전기적으로 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서 기능한다.
또한 층간막으로서 기능하는 절연체는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다. 예를 들어, 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어 있어도 좋다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 20에서 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공되어 있다. 또한 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 플러그 또는 배선으로서 기능한다.
마찬가지로, 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)에는 도전체(218) 및 트랜지스터(200)를 구성하는 도전체(도전체(205)) 등이 매립되어 있다. 또한 도전체(218)는 용량 소자(100) 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 가진다. 또한 도전체(120) 및 절연체(130) 위에는 절연체(150)가 제공되어 있다.
층간막으로서 사용할 수 있는 절연체로서는, 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 따라서, 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
예를 들어, 절연체(150), 절연체(212), 절연체(352), 및 절연체(354) 등은 비유전율이 낮은 절연체를 가지는 것이 바람직하다. 예를 들어, 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등을 가지는 것이 바람직하다. 또는, 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘과, 수지의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, 수지와 조합함으로써 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다.
또한 도전체(112) 또는 도전체(120) 위에 제공되는 절연체(130) 및 절연체(150) 중 한쪽 또는 양쪽을 저항률이 1.0×1012Ωcm 이상 1.0×1015Ωcm 이하, 바람직하게는 5.0×1012Ωcm 이상 1.0×1014Ωcm 이하, 더 바람직하게는 1.0×1013Ωcm 이상 5.0×1013Ωcm 이하인 절연체로 하는 것이 바람직하다. 절연체(130) 및 절연체(150) 중 한쪽 또는 양쪽을 상기와 같은 저항률을 가지는 절연체로 함으로써, 상기 절연체는 절연성을 유지하면서 트랜지스터(200), 트랜지스터(300), 용량 소자(100), 및 도전체(112)나 도전체(120) 등의 배선 사이에 축적되는 전하를 분산시키고, 상기 전하로 인한 트랜지스터, 상기 트랜지스터를 가지는 기억 장치의 특성 불량이나 정전 파괴를 억제할 수 있어 바람직하다. 이와 같은 절연체로서 질화 실리콘 또는 질화산화 실리콘을 사용할 수 있다.
또한 상기와 같은 저항률을 가지는 절연체로서, 절연체(140)를 도전체(112)의 아래 층에 제공하여도 좋다. 이 경우, 절연체(281) 위에 절연체(140)를 형성하고, 절연체(140), 절연체(281), 절연체(274), 절연체(280), 절연체(266), 절연체(256), 절연체(224), 절연체(222) 등에 개구부를 형성하고, 상기 개구부 내에 절연체(241)의 형성이나, 트랜지스터(200), 도전체(218) 등과 전기적으로 접속되는 도전체(240)의 형성을 수행하면 좋다. 절연체(140)에는 절연체(130) 또는 절연체(150)와 같은 재료를 사용할 수 있다.
또한 산화물 반도체를 사용한 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 따라서, 절연체(210) 및 절연체(350) 등에는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하면 좋다.
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
배선, 플러그에 사용할 수 있는 도전체로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
예를 들어, 도전체(328), 도전체(330), 도전체(356), 도전체(218), 및 도전체(112) 등으로서는, 상기 재료로 형성되는 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층하여 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 특히 바람직하다. 또는, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
<<산화물 반도체가 제공된 층의 배선 또는 플러그>>
또한 트랜지스터(200)에 산화물 반도체를 사용하는 경우, 산화물 반도체의 근방에 과잉 산소 영역을 가지는 절연체를 제공하는 경우가 있다. 그 경우, 상기 과잉 산소 영역을 가지는 절연체와 상기 과잉 산소 영역을 가지는 절연체에 제공하는 도전체 사이에 배리어성을 가지는 절연체를 제공하는 것이 바람직하다.
예를 들어, 도 20에서는 절연체(224)와 도전체(240) 사이에 절연체(241)를 제공하는 것이 좋다. 특히, 절연체(241)는 과잉 산소 영역을 가지는 절연체(224)를 끼우는 절연체(222), 절연체(256), 및 절연체(266)와 접하여 제공되는 것이 바람직하다. 절연체(241)와 절연체(222), 절연체(256), 및 절연체(266)가 접하여 제공됨으로써, 절연체(224)가 배리어성을 가지는 절연체에 의하여 밀봉되는 구조로 할 수 있다. 또한 절연체(241)는 절연체(280) 및 절연체(281)의 일부와 접하는 것이 바람직하다. 절연체(241)가 절연체(280) 및 절연체(281)까지 연장되어 있음으로써, 산소나 불순물의 확산을 더 억제할 수 있다.
즉, 절연체(241)를 제공함으로써, 절연체(224)가 가지는 과잉 산소가 도전체(240)에 흡수되는 것을 억제할 수 있다. 또한 절연체(241)를 가짐으로써, 불순물인 수소가 도전체(240)를 통하여 트랜지스터(200)로 확산되는 것을 억제할 수 있다.
또한 절연체(241)로서는, 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘 또는 질화 실리콘 등을 사용할 수 있다.
이상이 구성예에 대한 설명이다. 본 구성을 사용함으로써, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변동을 억제하면서 신뢰성을 향상시킬 수 있다. 또는, 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 오프 전류가 작은 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 소비전력이 저감된 반도체 장치를 제공할 수 있다.
[기억 장치 2]
본 발명의 일 형태인 반도체 장치를 사용한 기억 장치의 일례를 도 21에 도시하였다. 도 21에 도시된 기억 장치는, 도 20에 도시된 트랜지스터(200), 트랜지스터(300), 및 용량 소자(100)를 가지는 반도체 장치에 더하여 트랜지스터(400)를 가진다.
트랜지스터(400)는 트랜지스터(200)의 제 2 게이트 전압을 제어할 수 있다. 예를 들어, 트랜지스터(400)의 제 1 게이트 및 제 2 게이트를 소스와 다이오드 접속하고, 트랜지스터(400)의 소스와 트랜지스터(200)의 제 2 게이트를 접속하는 구성으로 한다. 상기 구성으로 트랜지스터(200)의 제 2 게이트의 음의 전위를 유지할 때, 트랜지스터(400)의 제 1 게이트-소스 사이의 전압 및 제 2 게이트-소스 사이의 전압은 0V가 된다. 트랜지스터(400)에서, 제 2 게이트 전압 및 제 1 게이트 전압이 0V일 때의 드레인 전류가 매우 작기 때문에, 트랜지스터(200) 및 트랜지스터(400)에 전원 공급을 하지 않아도, 트랜지스터(200)의 제 2 게이트의 음의 전위를 장시간 유지할 수 있다. 이로써, 트랜지스터(200) 및 트랜지스터(400)를 가지는 기억 장치는 기억 내용을 장기간 유지할 수 있다.
따라서, 도 21에서 배선(1001)은 트랜지스터(300)의 소스와 전기적으로 접속되고, 배선(1002)은 트랜지스터(300)의 드레인과 전기적으로 접속되어 있다. 또한 배선(1003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 배선(1004)은 트랜지스터(200)의 게이트와 전기적으로 접속되고, 배선(1006)은 트랜지스터(200)의 제 2 게이트와 전기적으로 접속되어 있다. 그리고, 트랜지스터(300)의 게이트 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 전극 중 한쪽과 전기적으로 접속되고, 배선(1005)은 용량 소자(100)의 전극 중 다른 쪽과 전기적으로 접속되어 있다. 배선(1007)은 트랜지스터(400)의 소스와 전기적으로 접속되고, 배선(1008)은 트랜지스터(400)의 제 1 게이트와 전기적으로 접속되고, 배선(1009)은 트랜지스터(400)의 제 2 게이트와 전기적으로 접속되고, 배선(1010)은 트랜지스터(400)의 드레인과 전기적으로 접속되어 있다. 여기서, 배선(1006), 배선(1007), 배선(1008), 및 배선(1009)이 전기적으로 접속되어 있다.
또한 도 21에 도시된 기억 장치는, 도 20에 도시된 기억 장치와 마찬가지로, 매트릭스상으로 배치됨으로써, 메모리 셀 어레이를 구성할 수 있다. 또한 하나의 트랜지스터(400)는 복수의 트랜지스터(200)의 제 2 게이트 전압을 제어할 수 있다. 그러므로, 트랜지스터(400)는 트랜지스터(200)보다 적은 개수를 제공하는 것이 좋다.
<트랜지스터(400)>
트랜지스터(400)는 트랜지스터(200)와 같은 층에 형성되어 있고, 병행하여 제작할 수 있는 트랜지스터이다. 트랜지스터(400)는 제 1 게이트로서 기능하는 도전체(460)(도전체(460a) 및 도전체(460b))와, 제 2 게이트로서 기능하는 도전체(405)(도전체(405a) 및 도전체(405b))와, 게이트 절연층으로서 기능하는 절연체(222), 절연체(224), 및 절연체(450)와, 채널이 형성되는 영역을 가지는 산화물(430c)과, 소스로서 기능하는 층(453a), 산화물(431a), 및 산화물(431b)과, 드레인으로서 기능하는 층(453b), 산화물(432a), 및 산화물(432b)과, 도전체(440)(도전체(440a) 및 도전체(440b))를 가진다.
트랜지스터(400)에서, 도전체(405)는 도전체(205)와 같은 층이다. 산화물(431a) 및 산화물(432a)과, 산화물(230a)은 같은 층이고, 산화물(431b) 및 산화물(432b)과, 산화물(230b)은 같은 층이다. 층(453a) 및 층(453b)은 층(253a) 및 층(253b)과 같은 공정으로 형성되는 층이다. 산화물(430c)은 산화물(230c)과 같은 층이다. 절연체(450)는 절연체(250)와 같은 층이다. 도전체(460)는 도전체(260)와 같은 층이다.
또한 같은 층에 형성된 구조체는 동시에 형성할 수 있다. 예를 들어, 산화물(430c)은 산화물(230c)이 되는 산화막을 가공함으로써 형성할 수 있다.
트랜지스터(400)의 활성층으로서 기능하는 산화물(430c)은, 산화물(230) 등과 마찬가지로, 산소 결손이 저감되고 수소 또는 물 등의 불순물이 저감되어 있다. 이에 의하여, 트랜지스터(400)의 문턱 전압을 0V보다 크게 하고, 오프 전류를 저감하고, 제 2 게이트 전압 및 제 1 게이트 전압이 0V일 때의 드레인 전류를 매우 작게 할 수 있다.
<<다이싱 라인>>
이하에서는, 대면적 기판을 반도체 소자마다 분단함으로써, 복수의 반도체 장치를 칩 형상으로 얻는 경우에 제공되는 다이싱 라인(스크라이브 라인, 분단 라인, 또는 절단 라인이라고 부르는 경우가 있음)에 대하여 설명한다. 분단 방법으로서는, 예를 들어 우선 기판에 반도체 소자를 분단하기 위한 홈(다이싱 라인)을 형성한 후, 다이싱 라인에서 절단하여, 복수의 반도체 장치로 분단(분할)하는 경우가 있다.
여기서, 예를 들어 도 21에 도시된 바와 같이, 절연체(256)와 절연체(222)가 접하는 영역을 다이싱 라인이 되도록 설계하는 것이 바람직하다. 즉, 복수의 트랜지스터(200)를 가지는 메모리 셀 및 트랜지스터(400)의 가장자리에 제공되는 다이싱 라인이 되는 영역 근방에서, 절연체(224)에 개구를 제공한다. 또한 절연체(224)의 측면을 덮도록 절연체(256) 및 절연체(266)를 제공한다.
즉, 상기 절연체(224)에 제공된 개구에서, 절연체(222)와 절연체(254)가 접한다. 예를 들어, 이때 절연체(222)와 절연체(254)를 같은 재료 및 같은 방법을 사용하여 형성하여도 좋다. 절연체(222) 및 절연체(254)를 같은 재료 및 같은 방법으로 제공함으로써 밀착성을 높일 수 있다. 예를 들어, 산화 알루미늄을 사용하는 것이 바람직하다.
상기 구조에 의하여 절연체(222) 및 절연체(254)로 절연체(224), 트랜지스터(200), 및 트랜지스터(400)를 둘러쌀 수 있다. 절연체(222) 및 절연체(254)는 산소, 수소, 및 물의 확산을 억제하는 기능을 가지기 때문에, 본 실시형태에 나타내는 반도체 소자가 형성된 회로 영역마다 기판을 분단함으로써 복수의 칩으로 가공하여도 분단된 기판의 측면 방향으로부터 수소 또는 물 등의 불순물이 혼입되어 트랜지스터(200) 및 트랜지스터(400)로 확산되는 것을 방지할 수 있다.
또한 상기 구조에 의하여 절연체(224)의 과잉 산소가 절연체(254) 및 절연체(222)의 외부로 확산되는 것을 방지할 수 있다. 따라서, 절연체(224)의 과잉 산소는 효율적으로 트랜지스터(200) 또는 트랜지스터(400)에서의 채널이 형성되는 산화물에 공급된다. 상기 산소에 의하여 트랜지스터(200) 또는 트랜지스터(400)에서의 채널이 형성되는 산화물의 산소 결손을 저감할 수 있다. 이로써, 트랜지스터(200) 또는 트랜지스터(400)에서의 채널이 형성되는 산화물을 결함 준위 밀도가 낮고 안정적인 특성을 가지는 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200) 또는 트랜지스터(400)의 전기 특성의 변동을 억제하면서, 신뢰성을 향상시킬 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 도 22 및 도 23을 사용하여, 본 발명의 일 형태에 따른 산화물 반도체에 사용한 트랜지스터(이하, OS 트랜지스터라고 부르는 경우가 있음), 및 용량 소자가 적용되어 있는 기억 장치(이하, OS 메모리 장치라고 부르는 경우가 있음)에 대하여 설명한다. OS 메모리 장치는 적어도 용량 소자와 용량 소자의 충방전을 제어하는 OS 트랜지스터를 가지는 기억 장치이다. OS 트랜지스터의 오프 전류는 매우 작기 때문에, OS 메모리 장치는 우수한 유지 특성을 가지고, 비휘발성 메모리로서 기능시킬 수 있다.
<기억 장치의 구성예>
도 22의 (A)에 OS 메모리 장치의 구성의 일례를 도시하였다. 기억 장치(1400)는 주변 회로(1411) 및 메모리 셀 어레이(1470)를 가진다. 주변 회로(1411)는 행 회로(1420), 열 회로(1430), 출력 회로(1440), 컨트롤 로직 회로(1460)를 가진다.
열 회로(1430)는, 예를 들어 열 디코더, 프리차지 회로, 감지 증폭기, 및 기록 회로 등을 가진다. 프리차지 회로는 배선을 프리차지하는 기능을 가진다. 감지 증폭기는 메모리 셀로부터 판독된 데이터 신호를 증폭하는 기능을 가진다. 또한 상기 배선은 메모리 셀 어레이(1470)가 가지는 메모리 셀에 접속되어 있는 배선이고, 자세한 내용은 후술한다. 증폭된 데이터 신호는 출력 회로(1440)를 통하여 데이터 신호(RDATA)로서 기억 장치(1400)의 외부로 출력된다. 또한 행 회로(1420)는, 예를 들어 행 디코더, 워드선 드라이버 회로 등을 가지고, 액세스하는 행을 선택할 수 있다.
기억 장치(1400)에는 외부로부터 전원 전압으로서 저전원 전압(VSS), 주변 회로(1411)용 고전원 전압(VDD), 메모리 셀 어레이(1470)용 고전원 전압(VIL)이 공급된다. 또한 기억 장치(1400)에는 제어 신호(CE, WE, RE), 어드레스 신호(ADDR), 데이터 신호(WDATA)가 외부로부터 입력된다. 어드레스 신호(ADDR)는 행 디코더 및 열 디코더에 입력되고, WDATA는 기록 회로에 입력된다.
컨트롤 로직 회로(1460)는 외부로부터의 입력 신호(CE, WE, RE)를 처리하여, 행 디코더 또는 열 디코더의 제어 신호를 생성한다. CE는 칩 인에이블 신호이고, WE는 기록 인에이블 신호이고, RE는 판독 인에이블 신호이다. 컨트롤 로직 회로(1460)가 처리하는 신호는 이에 한정되지 않고, 필요에 따라 다른 입력 신호를 처리하여 행 디코더 또는 열 디코더의 제어 신호를 생성하면 좋다.
메모리 셀 어레이(1470)는 매트릭스상으로 배치된 복수개의 메모리 셀(MC)과 복수의 배선을 가진다. 또한 메모리 셀 어레이(1470)와 행 회로(1420)를 접속하는 배선의 개수는 메모리 셀(MC)의 구성, 1열에 가지는 메모리 셀(MC)의 개수 등에 따라 결정된다. 또한 메모리 셀 어레이(1470)와 열 회로(1430)를 접속시키는 배선의 개수는 메모리 셀(MC)의 구성, 1행에 가지는 메모리 셀(MC)의 개수 등에 따라 결정된다.
또한 도 22의 (A)에서 주변 회로(1411)와 메모리 셀 어레이(1470)를 동일 평면상에 형성하는 예에 대하여 도시하였지만, 본 실시형태는 이에 한정되는 것이 아니다. 예를 들어, 도 22의 (B)에 도시된 바와 같이, 주변 회로(1411)의 일부 위에 메모리 셀 어레이(1470)가 중첩되도록 제공되어도 좋다. 예를 들어, 메모리 셀 어레이(1470) 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하여도 좋다.
도 23은 상술한 메모리 셀(MC)에 적용할 수 있는 메모리 셀의 구성예에 대하여 설명하기 위한 것이다.
[DOSRAM]
도 23의 (A) 내지 (C)에 DRAM의 메모리 셀의 회로 구성예를 도시하였다. 본 명세서 등에서, 1 OS 트랜지스터 1 용량 소자형 메모리 셀을 사용한 DRAM을 DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)이라고 부르는 경우가 있다. 도 23의 (A)에 도시된 메모리 셀(1471)은 트랜지스터(M1)와 용량 소자(CA)를 가진다. 또한 트랜지스터(M1)는 게이트(프런트 게이트라고 부르는 경우가 있음) 및 백 게이트를 가진다.
트랜지스터(M1)의 제 1 단자는 용량 소자(CA)의 제 1 단자와 접속되고, 트랜지스터(M1)의 제 2 단자는 배선(BIL)과 접속되고, 트랜지스터(M1)의 게이트는 배선(WOL)과 접속되고, 트랜지스터(M1)의 백 게이트는 배선(BGL)과 접속되어 있다. 용량 소자(CA)의 제 2 단자는 배선(CAL)과 접속되어 있다.
배선(BIL)은 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CA)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시 및 판독 시에, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M1)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M1)의 문턱 전압을 증감시킬 수 있다.
또한 메모리 셀(MC)은 메모리 셀(1471)에 한정되지 않고, 회로 구성의 변경을 수행할 수 있다. 예를 들어, 메모리 셀(MC)은 도 23의 (B)에 도시된 메모리 셀(1472)과 같이, 트랜지스터(M1)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)과 접속되는 구성으로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 23의 (C)에 도시된 메모리 셀(1473)과 같이, 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 가지지 않는 트랜지스터(M1)로 구성된 메모리 셀로 하여도 좋다.
상기 실시형태에 나타낸 반도체 장치를 메모리 셀(1471) 등에 사용하는 경우, 트랜지스터(M1)로서 트랜지스터(200)를 사용하고, 용량 소자(CA)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M1)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M1)의 누설 전류를 매우 낮게 할 수 있다. 즉, 기록한 데이터가 트랜지스터(M1)에 의하여 장시간 유지될 수 있기 때문에, 메모리 셀의 리프레시의 빈도를 적게 할 수 있다. 또한 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한 누설 전류가 매우 낮기 때문에, 메모리 셀(1471), 메모리 셀(1472), 메모리 셀(1473)에 대하여 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다.
또한 DOSRAM에서, 상술한 바와 같이, 메모리 셀 어레이(1470) 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하면, 비트선을 짧게 할 수 있다. 이로써, 비트선 용량이 작아지고 메모리 셀의 유지 용량을 저감할 수 있다.
[NOSRAM]
도 23의 (D) 내지 (G)에 2 트랜지스터 1 용량 소자의 게인 셀형 메모리 셀의 회로 구성예를 나타내었다. 도 23의 (D)에 도시된 메모리 셀(1474)은 트랜지스터(M2)와 트랜지스터(M3)와 용량 소자(CB)를 가진다. 또한 트랜지스터(M2)는 프런트 게이트(단순히 게이트라고 부르는 경우가 있음) 및 백 게이트를 가진다. 본 명세서 등에서, 트랜지스터(M2)에 OS 트랜지스터를 사용한 게인 셀형 메모리 셀을 가지는 기억 장치를 NOSRAM(Nonvolatile Oxide Semiconductor RAM)이라고 부르는 경우가 있다.
트랜지스터(M2)의 제 1 단자는 용량 소자(CB)의 제 1 단자와 접속되고, 트랜지스터(M2)의 제 2 단자는 배선(WBL)과 접속되고, 트랜지스터(M2)의 게이트는 배선(WOL)과 접속되고, 트랜지스터(M2)의 백 게이트는 배선(BGL)과 접속되어 있다. 용량 소자(CB)의 제 2 단자는 배선(CAL)과 접속되어 있다. 트랜지스터(M3)의 제 1 단자는 배선(RBL)과 접속되고, 트랜지스터(M3)의 제 2 단자는 배선(SL)과 접속되고, 트랜지스터(M3)의 게이트는 용량 소자(CB)의 제 1 단자와 접속되어 있다.
배선(WBL)은 기록 비트선으로서 기능하고, 배선(RBL)은 판독 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CB)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시, 데이터 유지 중, 데이터의 판독 시에, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M2)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M2)의 문턱 전압을 증감시킬 수 있다.
또한 메모리 셀(MC)은 메모리 셀(1474)에 한정되지 않고, 회로의 구성을 적절히 변경할 수 있다. 예를 들어, 메모리 셀(MC)은 도 23의 (E)에 도시된 메모리 셀(1475)과 같이, 트랜지스터(M2)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)과 접속되는 구성으로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 23의 (F)에 도시된 메모리 셀(1476)과 같이, 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 가지지 않는 트랜지스터(M2)로 구성된 메모리 셀로 하여도 좋다. 또한 예를 들어 메모리 셀(MC)은 도 23의 (G)에 도시된 메모리 셀(1477)과 같이, 배선(WBL)과 배선(RBL)을 하나의 배선(BIL)으로 합친 구성이어도 좋다.
상기 실시형태에 나타낸 반도체 장치를 메모리 셀(1474) 등에 사용하는 경우, 트랜지스터(M2)로서 트랜지스터(200)를 사용하고, 트랜지스터(M3)로서 트랜지스터(300)를 사용하고, 용량 소자(CB)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M2)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M2)의 누설 전류를 매우 낮게 할 수 있다. 이로써, 기록한 데이터가 트랜지스터(M2)에 의하여 장시간 유지될 수 있기 때문에, 메모리 셀의 리프레시의 빈도를 적게 할 수 있다. 또한 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한 누설 전류가 매우 낮기 때문에, 메모리 셀(1474)에 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다. 메모리 셀(1475 내지 1477)도 마찬가지이다.
또한 트랜지스터(M3)는 채널 형성 영역에 실리콘을 가지는 트랜지스터(이하, Si 트랜지스터라고 부르는 경우가 있음)이어도 좋다. Si 트랜지스터의 도전형은 n채널형으로 하여도 좋고, p채널형으로 하여도 좋다. Si 트랜지스터는 OS 트랜지스터보다 전계 효과 이동도가 높아지는 경우가 있다. 따라서, 판독 트랜지스터로서 기능하는 트랜지스터(M3)로서 Si 트랜지스터를 사용하여도 좋다. 또한 트랜지스터(M3)에 Si 트랜지스터를 사용함으로써, 트랜지스터(M3) 위에 적층하여 트랜지스터(M2)를 제공할 수 있기 때문에, 메모리 셀의 점유 면적을 저감시키고, 기억 장치의 고집적화를 도모할 수 있다.
또한 트랜지스터(M3)는 OS 트랜지스터이어도 좋다. 트랜지스터(M2, M3)에 OS 트랜지스터를 사용한 경우, 메모리 셀 어레이(1470)에 n형 트랜지스터만을 사용하여 회로를 구성할 수 있다.
또한 도 23의 (H)에 3 트랜지스터 1 용량 소자의 게인 셀형 메모리 셀의 일례를 도시하였다. 도 23의 (H)에 도시된 메모리 셀(1478)은 트랜지스터(M4 내지 M6) 및 용량 소자(CC)를 가진다. 용량 소자(CC)는 적절히 제공된다. 메모리 셀(1478)은 배선(BIL, RWL, WWL, BGL, 및 GNDL)에 전기적으로 접속되어 있다. 배선(GNDL)은 저레벨 전위를 공급하는 배선이다. 또한 메모리 셀(1478)을 배선(BIL) 대신에 배선(RBL, WBL)에 전기적으로 접속하여도 좋다.
트랜지스터(M4)는 백 게이트를 가지는 OS 트랜지스터이고, 백 게이트는 배선(BGL)에 전기적으로 접속되어 있다. 또한 트랜지스터(M4)의 백 게이트와 게이트를 서로 전기적으로 접속시켜도 좋다. 또는, 트랜지스터(M4)는 백 게이트를 가지지 않아도 된다.
또한 트랜지스터(M5, M6)는 각각, n채널형 Si 트랜지스터 또는 p채널형 Si 트랜지스터이어도 좋다. 또는, 트랜지스터(M4 내지 M6)가 OS 트랜지스터이어도 좋고, 이 경우, 메모리 셀 어레이(1470)에 n형 트랜지스터만을 사용하여 회로를 구성할 수 있다.
상기 실시형태에 나타낸 반도체 장치를 메모리 셀(1478)에 사용하는 경우, 트랜지스터(M4)로서 트랜지스터(200)를 사용하고, 트랜지스터(M5, M6)로서 트랜지스터(300)를 사용하고, 용량 소자(CC)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M4)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M4)의 누설 전류를 매우 낮게 할 수 있다.
또한 본 실시형태에 나타낸 주변 회로(1411) 및 메모리 셀 어레이(1470) 등의 구성은 상기에 한정되지 않는다. 이들 회로 및 상기 회로에 접속되는 배선, 회로 소자 등의 배치 또는 기능은 필요에 따라 변경, 삭제, 또는 추가하여도 좋다.
본 실시형태에 나타낸 구성은 다른 실시형태 등에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 도 24를 사용하여 본 발명의 반도체 장치가 실장된 칩(1200)의 일례를 나타낸다. 칩(1200)에는 복수의 회로(시스템)가 실장되어 있다. 이와 같이, 복수의 회로(시스템)를 하나의 칩으로 집적하는 기술을 시스템 온 칩(System on Chip: SoC)이라고 부르는 경우가 있다.
도 24의 (A)에 도시된 바와 같이, 칩(1200)은 CPU(Central Processing Unit)(1211), GPU(Graphics Processing Unit)(1212), 하나 또는 복수의 아날로그 연산부(1213), 하나 또는 복수의 메모리 컨트롤러(1214), 하나 또는 복수의 인터페이스(1215), 하나 또는 복수의 네트워크 회로(1216) 등을 가진다.
칩(1200)에는 범프(도시하지 않았음)가 제공되고, 도 24의 (B)에 도시된 바와 같이, 인쇄 기판(Printed Circuit Board: PCB)(1201)의 제 1 면과 접속된다. 또한 PCB(1201)의 제 1 면의 뒷면에는 복수의 범프(1202)가 제공되어 있고, 마더보드(1203)와 접속된다.
마더보드(1203)에는 DRAM(1221), 플래시 메모리(1222) 등의 기억 장치가 제공되어 있어도 좋다. 예를 들어, DRAM(1221)에 앞의 실시형태에 나타낸 DOSRAM을 사용할 수 있다. 또한 예를 들어 플래시 메모리(1222)에 앞의 실시형태에 나타낸 NOSRAM을 사용할 수 있다.
CPU(1211)는 복수의 CPU 코어를 가지는 것이 바람직하다. 또한 GPU(1212)는 복수의 GPU 코어를 가지는 것이 바람직하다. 또한 CPU(1211) 및 GPU(1212)는 각각 일시적으로 데이터를 저장하는 메모리를 가져도 좋다. 또는, CPU(1211) 및 GPU(1212)에 공통되는 메모리가 칩(1200)에 제공되어 있어도 좋다. 상기 메모리에는 상술한 NOSRAM이나 DOSRAM을 사용할 수 있다. 또한 GPU(1212)는 다수의 데이터의 병렬 계산에 적합하고, 화상 처리나 적화 연산에 사용할 수 있다. GPU(1212)에 본 발명의 산화물 반도체를 사용한 화상 처리 회로나 적화 연산 회로를 제공함으로써, 화상 처리 및 적화 연산을 저소비전력으로 실행할 수 있게 된다.
또한 CPU(1211) 및 GPU(1212)가 동일 칩에 제공되어 있음으로써, CPU(1211) 및 GPU(1212) 간의 배선을 짧게 할 수 있어, CPU(1211)로부터 GPU(1212)로의 데이터 전송(轉送), CPU(1211) 및 GPU(1212)가 가지는 메모리 간의 데이터 전송, 및 GPU(1212)에서의 연산 후의 GPU(1212)로부터 CPU(1211)로의 연산 결과의 전송을 고속으로 수행할 수 있다.
아날로그 연산부(1213)는 A/D(아날로그/디지털) 변환 회로 및 D/A(디지털/아날로그) 변환 회로 중 한쪽 또는 양쪽을 가진다. 또한 아날로그 연산부(1213)에 상기 적화 연산 회로를 제공하여도 좋다.
메모리 컨트롤러(1214)는 DRAM(1221)의 컨트롤러로서 기능하는 회로 및 플래시 메모리(1222)의 인터페이스로서 기능하는 회로를 가진다.
인터페이스(1215)는 표시 장치, 스피커, 마이크로폰, 카메라, 컨트롤러 등의 외부 접속 기기에 대한 인터페이스 회로를 가진다. 컨트롤러란, 마우스, 키보드, 게임용 컨트롤러 등을 포함한다. 이와 같은 인터페이스로서, USB(Universal Serial Bus), HDMI(등록 상표)(High-Definition Multimedia Interface) 등을 사용할 수 있다.
네트워크 회로(1216)는 LAN(Local Area Network) 등의 네트워크 회로를 가진다. 또한 네트워크 보안용 회로를 가져도 좋다.
칩(1200)에는 상기 회로(시스템)를 동일한 제조 프로세스로 형성할 수 있다. 그러므로, 칩(1200)에 필요한 회로의 개수가 증가하여도 제조 프로세스를 증가시킬 필요 없이 칩(1200)을 낮은 비용으로 제작할 수 있다.
GPU(1212)를 가지는 칩(1200)이 제공된 PCB(1201), DRAM(1221), 및 플래시 메모리(1222)가 제공된 마더보드(1203)는 GPU 모듈(1204)이라고 부를 수 있다.
GPU 모듈(1204)은 SoC 기술을 사용한 칩(1200)을 가지기 때문에, 그 크기를 작게 할 수 있다. 또한 화상 처리 능력이 우수하기 때문에, 스마트폰, 태블릿 단말, 랩톱 PC, 휴대용(들고 다닐 수 있는) 게임기 등의 휴대형 전자 기기에 사용하는 것이 적합하다. 또한 GPU(1212)를 사용한 적화 연산 회로에 의하여, 심층 신경망(DNN), 컨볼루셔널 신경망(CNN), 순환 신경망(RNN), 자기 부호화기, 심층 볼츠만 머신(DBM), 심층 신뢰 네트워크(DBN) 등의 연산을 실행할 수 있기 때문에, 칩(1200)을 AI 칩으로서, 또는 GPU 모듈(1204)을 AI 시스템 모듈로서 사용할 수 있다.
본 실시형태에 나타내는 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 상술한 실시형태에 나타내는 반도체 장치를 사용한 기억 장치의 응용예에 대하여 설명한다. 상술한 실시형태에 나타내는 반도체 장치는, 예를 들어 각종 전자 기기(예를 들어, 정보 단말기, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 카메라(비디오 카메라도 포함함), 녹화 재생 장치, 내비게이션 시스템 등)의 기억 장치에 적용할 수 있다. 또한 여기서, 컴퓨터란, 태블릿형 컴퓨터나, 노트북형 컴퓨터나, 데스크톱형 컴퓨터 외에, 서버 시스템과 같은 대형의 컴퓨터를 포함하는 것이다. 또는, 상술한 실시형태에 나타내는 반도체 장치는, 메모리 카드(예를 들어, SD 카드), USB 메모리, SSD(solid state drive) 등의 각종 리무버블 기억 장치에 적용된다. 도 25에 리무버블 기억 장치의 몇 가지의 구성예를 모식적으로 도시하였다. 예를 들어, 상술한 실시형태에 나타내는 반도체 장치는 패키징된 메모리 칩으로 가공되고, 다양한 기억 장치, 리무버블 메모리에 사용된다.
도 25의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103), 및 기판(1104)을 가진다. 기판(1104)은 하우징(1101)에 수납되어 있다. 예를 들어, 기판(1104)에는 메모리 칩(1105), 컨트롤러 칩(1106)이 장착되어 있다. 기판(1104)의 메모리 칩(1105) 등에 상술한 실시형태에 나타내는 반도체 장치를 제공할 수 있다.
도 25의 (B)는 SD 카드의 외관 모식도이고, 도 25의 (C)는 SD 카드의 내부 구조의 모식도이다. SD 카드(1110)는 하우징(1111), 커넥터(1112), 및 기판(1113)을 가진다. 기판(1113)은 하우징(1111)에 수납되어 있다. 예를 들어, 기판(1113)에는 메모리 칩(1114), 컨트롤러 칩(1115)이 장착되어 있다. 기판(1113)의 뒷면 측에도 메모리 칩(1114)을 제공함으로써, SD 카드(1110)의 용량을 증가시킬 수 있다. 또한 무선 통신 기능을 구비한 무선 칩을 기판(1113)에 제공하여도 좋다. 이로써, 호스트 장치와 SD 카드(1110) 사이의 무선 통신에 의하여 메모리 칩(1114)의 데이터의 판독, 기록이 가능하게 된다. 기판(1113)의 메모리 칩(1114) 등에 상술한 실시형태에 나타내는 반도체 장치를 제공할 수 있다.
도 25의 (D)는 SSD의 외관 모식도이고, 도 25의 (E)는 SSD의 내부 구조의 모식도이다. SSD(1150)는 하우징(1151), 커넥터(1152), 및 기판(1153)을 가진다. 기판(1153)은 하우징(1151)에 수납되어 있다. 예를 들어, 기판(1153)에는 메모리 칩(1154), 메모리 칩(1155), 컨트롤러 칩(1156)이 장착되어 있다. 메모리 칩(1155)은 컨트롤러 칩(1156)의 워크 메모리이고, 예를 들어 DOSRAM 칩을 사용하면 좋다. 기판(1153)의 뒷면 측에도 메모리 칩(1154)을 제공함으로써, SSD(1150)의 용량을 증가시킬 수 있다. 기판(1153)의 메모리 칩(1154) 등에 상술한 실시형태에 나타내는 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 발명의 일 형태에 따른 반도체 장치는 CPU나 GPU 등의 프로세서 또는 칩에 사용할 수 있다. 도 26에 본 발명의 일 형태에 따른 CPU나 GPU 등의 프로세서 또는 칩을 구비한 전자 기기의 구체적인 예를 도시하였다.
<전자 기기·시스템>
본 발명의 일 형태에 따른 GPU 또는 칩은 다양한 전자 기기에 탑재할 수 있다. 전자 기기의 예로서는 예를 들어 텔레비전 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파칭코기 등의 대형 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등을 들 수 있다. 또한 본 발명의 일 형태에 따른 집적 회로 또는 칩을 전자 기기에 제공함으로써, 인공 지능을 전자 기기에 탑재할 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등을 표시할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 가지는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록되는 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다. 도 26에 전자 기기의 예를 도시하였다.
[휴대 전화]
도 26의 (A)에는 정보 단말기의 1종류인 휴대 전화기(스마트폰)가 도시되어 있다. 정보 단말기(5500)는 하우징(5510)과 표시부(5511)를 가지고, 입력용 인터페이스로서 터치 패널이 표시부(5511)에 구비되고, 버튼이 하우징(5510)에 구비된다.
정보 단말기(5500)는, 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 회화를 인식하고 그 회화 내용을 표시부(5511)에 표시하는 애플리케이션, 표시부(5511)에 포함된 터치 패널에 대하여 사용자가 입력한 문자, 도형 등을 인식하고 표시부(5511)에 표시하는 애플리케이션, 지문이나 성문 등의 생체 인증을 수행하는 애플리케이션 등이 있다.
[정보 단말기 1]
도 26의 (B)에는 데스크톱형 정보 단말기(5300)가 도시되어 있다. 데스크톱형 정보 단말기(5300)는 정보 단말기의 본체(5301)와 디스플레이(5302)와 키보드(5303)를 가진다.
데스크톱형 정보 단말기(5300)는 상술한 정보 단말기(5500)와 마찬가지로, 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 설계 지원 소프트웨어, 문장 첨삭 소프트웨어, 식단 자동 생성 소프트웨어 등이 있다. 또한 데스크톱형 정보 단말기(5300)를 사용함으로써 신규 인공 지능을 개발할 수 있다.
또한 위에서는 전자 기기로서 스마트폰 및 데스크톱용 정보 단말기를 예로 들어 각각 도 26의 (A), (B)에 도시하였지만, 스마트폰 및 데스크톱용 정보 단말기 이외의 정보 단말기에 적용할 수 있다. 스마트폰 및 데스크톱용 정보 단말기 이외의 정보 단말기로서는 예를 들어 PDA(Personal Digital Assistant), 노트북형 정보 단말기, 워크스테이션 등을 들 수 있다.
[전자 제품]
도 26의 (C)는 전자 제품의 일례인 전기 냉동 냉장고(5800)를 도시한 것이다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 도어(5802), 냉동실용 도어(5803) 등을 가진다.
전기 냉동 냉장고(5800)에 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 가지는 전기 냉동 냉장고(5800)를 실현할 수 있다. 인공 지능을 이용함으로써, 전기 냉동 냉장고(5800)는 전기 냉동 냉장고(5800)에 저장되어 있는 식재료, 그 식재료의 소비 기한 등을 바탕으로 식단을 자동 생성하는 기능이나, 전기 냉동 냉장고(5800)에 저장되어 있는 식재료에 적합한 온도로 자동적으로 조절하는 기능 등을 가질 수 있다.
본 일례에서는, 전자 제품으로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는 예를 들어 청소기, 전자 레인지, 전자 오븐, 밥솥, 온수기, IH 조리기, 워터 서버, 에어컨디셔너를 포함한 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등을 들 수 있다.
[게임기]
도 26의 (D)는 게임기의 일례인 휴대 게임기(5200)를 도시한 것이다. 휴대 게임기(5200)는 하우징(5201), 표시부(5202), 버튼(5203) 등을 가진다.
휴대 게임기(5200)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 저소비전력의 휴대 게임기(5200)를 실현할 수 있다. 또한 소비전력이 낮으므로, 회로로부터의 발열을 저감시킬 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
또한 휴대 게임기(5200)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 인공 지능을 가지는 휴대 게임기(5200)를 실현할 수 있다.
원래, 게임의 진행, 게임에 등장하는 생물의 언동, 게임에서 발생하는 현상 등의 표현은 그 게임이 가지는 프로그램에 의하여 정해져 있지만, 휴대 게임기(5200)에 인공 지능을 적용함으로써, 게임의 프로그램에 한정되지 않는 표현이 가능하게 된다. 예를 들어, 플레이어가 질문하는 내용, 게임의 진행 상황, 시각, 게임에 등장하는 인물의 언동이 변화되는 등의 표현이 가능하게 된다
또한 휴대 게임기(5200)로 복수의 플레이어가 필요한 게임을 하는 경우, 인공 지능에 의하여 의인적으로 게임 플레이어를 구성할 수 있기 때문에, 대전 상대를 인공 지능에 의한 게임 플레이어로 함으로써, 혼자서도 게임을 할 수 있다.
도 26의 (D)에서는, 게임기의 일례로서 휴대 게임기를 도시하였지만, 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기는 이에 한정되지 않는다. 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기로서는, 예를 들어 가정용 거치형 게임기, 오락 시설(게임 센터, 놀이동산 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등을 들 수 있다.
[이동체]
본 발명의 일 형태의 GPU 또는 칩은 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 26의 (E1)은 이동체의 일례인 자동차(5700)를 도시한 것이고, 도 26의 (E2)는 자동차 실내의 앞유리 주변을 도시한 도면이다. 도 26의 (E2)에서는 대시보드에 제공된 표시 패널(5701), 표시 패널(5702), 표시 패널(5703) 외에, 필러에 제공된 표시 패널(5704)을 도시하였다.
표시 패널(5701) 내지 표시 패널(5703)은, 속도계, 회전 속도계, 주행 거리, 연료계, 기어 상태, 에어컨디셔너의 설정 등을 표시함으로써, 다양한 정보를 제공할 수 있다. 또한 표시 패널에 표시되는 표시 항목이나 레이아웃 등은 사용자의 취향에 따라 적절히 변경할 수 있기 때문에, 디자인성을 높일 수 있다. 표시 패널(5701) 내지 표시 패널(5703)은 조명 장치로서 사용할 수도 있다.
표시 패널(5704)에는 자동차(5700)에 제공된 촬상 장치(도시하지 않았음)로부터의 영상을 표시함으로써, 필러로 차단된 시계(사각)를 보완할 수 있다. 즉, 자동차(5700) 외측에 제공된 촬상 장치로부터의 화상을 표시함으로써 사각을 보완하여 안전성을 높일 수 있다. 또한 보이지 않는 부분을 보완하는 영상을 표시함으로써 더 자연스럽고 위화감 없이 안전을 확인할 수 있다. 표시 패널(5704)은 조명 장치로서 사용할 수도 있다.
본 발명의 일 형태의 GPU 또는 칩은 인공 지능의 구성 요소로서 적용할 수 있기 때문에, 예를 들어 상기 칩을 자동차(5700)의 자동 운전 시스템에 사용할 수 있다. 또한 상기 칩을 도로 안내, 위험 예측 등을 수행하는 시스템에 사용할 수 있다. 표시 패널(5701) 내지 표시 패널(5704)은 도로 안내, 위험 예측 등의 정보를 표시하는 구성으로 하여도 좋다.
또한 상기에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어, 이동체로서는, 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등을 들 수도 있고, 이들 이동체에 본 발명의 일 형태의 칩을 적용하여 인공 지능을 이용한 시스템을 부여할 수 있다.
[방송 시스템]
본 발명의 일 형태의 GPU 또는 칩은 방송 시스템에 적용할 수 있다.
도 26의 (F)는 방송 시스템에서의 데이터 전송(傳送)을 모식적으로 도시한 것이다. 구체적으로는, 도 26의 (F)는 방송국(5680)으로부터 송신된 전파(방송 신호)가, 각 가정의 텔레비전 수신 장치(TV)(5600)에 전달될 때까지의 경로를 도시한 것이다. TV(5600)는 수신 장치를 구비하고(도시하지 않았음), 안테나(5650)에서 수신된 방송 신호는 상기 수신 장치를 통하여 TV(5600)로 송신된다.
도 26의 (F)에서는 안테나(5650)로서 UHF(Ultra High Frequency) 안테나를 도시하였지만, 안테나(5650)로서는 BS·110°CS 안테나, CS 안테나 등도 적용할 수 있다.
전파(5675A), 전파(5675B)는 지상파 방송용의 방송 신호이고, 전파탑(5670)은 수신한 전파(5675A)를 증폭시키고, 전파(5675B)의 송신을 수행한다. 각 가정에서는 안테나(5650)에서 전파(5675B)를 수신함으로써 TV(5600)에서 지상파 TV 방송을 시청할 수 있다. 또한 방송 시스템은 도 26의 (F)에 도시된 지상파 방송에 한정되지 않고, 인공 위성을 사용한 위성 방송, 광 회선에 의한 데이터 방송 등으로 하여도 좋다.
상술한 방송 시스템은, 본 발명의 일 형태의 칩을 적용하여 인공 지능을 이용한 방송 시스템으로 하여도 좋다. 방송국(5680)에서 각 가정의 TV(5600)로 방송 데이터를 송신할 때, 인코더에 의하여 방송 데이터의 압축이 수행되고, 안테나(5650)가 상기 방송 데이터를 수신하였을 때, TV(5600)에 포함되는 수신 장치의 디코더에 의하여 상기 방송 데이터의 복원이 수행된다. 인공 지능을 이용함으로써 예를 들어 인코더의 압축 방법 중 하나인 움직임 보상 예측에서, 표시 화상에 포함되는 표시 패턴의 인식을 수행할 수 있다. 또한 인공 지능을 이용한 프레임 내 예측 등을 수행할 수도 있다. 또한 예를 들어 해상도가 낮은 방송 데이터를 수신하고, 해상도가 높은 TV(5600)에서 상기 방송 데이터의 표시를 수행할 때, 디코더에 의한 방송 데이터의 복원에서 업 컨버트 등의 화상 보간 처리를 수행할 수 있다.
상술한 인공 지능을 이용한 방송 시스템은 방송 데이터의 양이 증대되는 초고정세(超高精細) 텔레비전(UHDTV: 4K, 8K) 방송에 적합하다.
또한 TV(5600)에 대한 인공 지능의 응용으로서는 예를 들어 TV(5600)에 인공 지능을 가지는 녹화 장치를 제공하여도 좋다. 이와 같은 구성으로 함으로써, 사용자의 취향을 인공 지능에 학습시킴으로써, 사용자의 취향에 맞춘 프로그램을 자동적으로 상기 녹화 장치에 녹화할 수 있다.
본 실시형태에서 설명한 전자 기기, 그 전자 기기의 기능, 인공 지능의 응용예, 그 효과 등은 다른 전자 기기에 관한 기재와 적절히 조합할 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
200: 트랜지스터, 205: 도전체, 210: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 218: 도전체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230A: 산화막, 230b: 산화물, 230B: 산화막, 230c: 산화물, 230c1: 산화물, 230c2: 산화물, 230C: 산화막, 231: 영역, 231a: 영역, 231b: 영역, 232: 영역, 232a: 영역, 232b: 영역, 234: 영역, 240: 도전체, 240a: 도전체, 240b: 도전체, 241: 절연체, 241a: 절연체, 241b: 절연체, 244: 절연체, 250: 절연체, 250A: 절연막, 252: 층, 252a: 층, 252b: 층, 253: 층, 253a: 층, 253b: 층, 254: 절연체, 256: 절연체, 256a: 절연체, 256A: 절연막, 256b: 절연체, 257: 도펀트, 258: 도펀트, 260: 도전체, 260a: 도전체, 260Aa: 도전막, 260Ab: 도전막, 260b: 도전체, 262: 더미 게이트, 262A: 더미 게이트, 262B: 더미 게이트, 263: 개구, 266: 절연체, 266A: 절연막, 266B: 절연체, 267: 더미막, 267A: 더미막, 274: 절연체, 274a: 절연체, 274b: 절연체, 280: 절연체, 280A: 절연막, 281: 절연체

Claims (14)

  1. 반도체 장치로서,
    제 1 산화물과,
    상기 제 1 산화물 위의 제 2 산화물과,
    상기 제 2 산화물 위의 제 3 산화물과,
    상기 제 3 산화물 위의 제 1 절연체와,
    상기 제 1 절연체 위의 도전체와,
    상기 제 2 산화물의 상면의 일부, 상기 제 2 산화물의 측면의 일부, 및 상기 제 3 산화물의 측면의 일부에 접하는 제 2 절연체와,
    상기 제 2 절연체 위의 제 3 절연체와,
    상기 제 3 산화물의 상면, 상기 제 1 절연체의 상면, 상기 도전체의 상면, 및 상기 제 3 절연체의 상면에 접하는 제 4 절연체를 가지고,
    상기 제 2 산화물은 제 1 영역, 제 2 영역, 상기 제 1 영역과 상기 제 2 영역 사이에 위치하는 제 3 영역, 상기 제 1 영역과 상기 제 3 영역 사이에 위치하는 제 4 영역, 및 상기 제 2 영역과 상기 제 3 영역 사이에 위치하는 제 5 영역을 가지고,
    상기 제 1 영역 및 상기 제 2 영역의 저항은 상기 제 3 영역의 저항보다 낮고,
    상기 제 4 영역 및 상기 제 5 영역의 저항은 상기 제 3 영역의 저항보다 낮고, 또한 상기 제 1 영역 및 상기 제 2 영역의 저항보다 높고,
    상기 도전체는 상기 제 3 영역, 상기 제 4 영역, 및 상기 제 5 영역과 중첩되도록 상기 제 3 영역, 상기 제 4 영역, 및 상기 제 5 영역의 위쪽에 제공되고,
    상기 제 3 산화물의 일부 및 상기 제 1 절연체의 일부는 상기 도전체의 측면과 상기 제 3 절연체의 측면 사이에 제공되고,
    상기 제 2 절연체는 상기 제 1 영역 및 상기 제 2 영역에 접하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 도전체는 상기 제 1 영역 및 상기 제 2 영역의 적어도 일부와 중첩되는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 절연체의 상면에 접하여 제 5 절연체를 더 가지고,
    상기 제 5 절연체는 상기 제 3 절연체의 하면 및 상기 제 3 산화물의 측면에 접하는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 영역, 상기 제 2 영역, 상기 제 4 영역, 및 상기 제 5 영역은 인 및 붕소 중 한쪽을 포함하는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 영역 및 상기 제 2 영역은 상기 제 4 영역 및 상기 제 5 영역보다 인 또는 붕소를 많이 포함하는, 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 영역, 상기 제 2 영역, 상기 제 4 영역, 및 상기 제 5 영역은 상기 제 3 영역보다 산소 결손을 많이 가지는, 반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 영역, 상기 제 2 영역, 상기 제 4 영역, 및 상기 제 5 영역은 상기 제 3 영역보다 수소를 많이 가지는, 반도체 장치.
  8. 반도체 장치의 제작 방법으로서,
    제 1 산화물, 및 상기 제 1 산화물 위의 제 2 산화물을 형성하고,
    상기 제 1 산화물 및 상기 제 2 산화물을 덮어 제 1 절연막을 성막하고,
    상기 제 1 절연막 위에, 상기 제 2 산화물과 중첩시켜 제 1 더미 게이트를 형성하고,
    상기 제 1 더미 게이트를 마스크로 하여 상기 제 2 산화물에 제 1 도펀트를 첨가하고,
    상기 제 1 더미 게이트의 일부를 제거하여 제 2 더미 게이트를 형성하고, 상기 제 2 산화물의 일부를 상기 제 2 더미 게이트로부터 노출시키고,
    상기 제 2 더미 게이트를 마스크로 하여 상기 제 2 산화물에 제 2 도펀트를 첨가하고,
    상기 제 1 절연막 및 상기 제 2 더미 게이트를 덮어 제 2 절연막을 성막하고,
    상기 제 2 절연막 위에 제 3 절연막을 성막하고,
    상기 제 2 절연막 및 상기 제 3 절연막의 일부를 상기 제 2 더미 게이트의 상부가 노출될 때까지 제거하고,
    상기 제 2 더미 게이트, 상기 제 2 절연막의 일부, 및 상기 제 1 절연막의 일부를 제거하여 개구를 형성하고,
    상기 개구 내에 매립시키도록 제 3 산화물, 제 4 절연막, 및 도전막을 순차적으로 성막하고,
    상기 제 3 산화물, 상기 제 4 절연막, 및 상기 도전막의 일부를 상기 제 3 절연막의 상부가 노출될 때까지 제거하는, 반도체 장치의 제작 방법.
  9. 제 8 항에 있어서,
    상기 제 1 도펀트 및 상기 제 2 도펀트로서 인 또는 붕소를 사용하는, 반도체 장치의 제작 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 제 1 도펀트의 첨가량이 상기 제 2 도펀트의 첨가량보다 많은, 반도체 장치의 제작 방법.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제 1 도펀트의 첨가 및 상기 제 2 도펀트의 첨가에는 이온 주입법 또는 이온 도핑법이 사용되는, 반도체 장치의 제작 방법.
  12. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 1 더미 게이트는 탄소를 포함하는, 반도체 장치의 제작 방법.
  13. 제 8 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 제 2 더미 게이트의 형성은 산소 라디칼을 사용한 애싱 처리에 의하여 수행되는, 반도체 장치의 제작 방법.
  14. 반도체 장치로서,
    제 1 산화물과,
    상기 제 1 산화물 위의 제 2 산화물과,
    상기 제 2 산화물 위의 제 3 산화물과,
    상기 제 3 산화물 위의 제 1 절연체와,
    상기 제 1 절연체 위의 도전체와,
    상기 제 2 산화물의 상면의 일부, 상기 제 2 산화물의 측면의 일부, 및 상기 제 3 산화물의 측면의 일부에 접하는 제 2 절연체와,
    상기 제 2 절연체 위의 제 3 절연체와,
    상기 제 3 산화물의 상면, 상기 제 1 절연체의 상면, 상기 도전체의 상면, 및 상기 제 3 절연체의 상면에 접하는 제 4 절연체를 가지고,
    상기 제 2 산화물은 제 1 영역, 제 2 영역, 상기 제 1 영역과 상기 제 2 영역 사이에 위치하는 제 3 영역, 상기 제 1 영역과 상기 제 3 영역 사이에 위치하는 제 4 영역, 및 상기 제 2 영역과 상기 제 3 영역 사이에 위치하는 제 5 영역을 가지고,
    상기 제 1 영역, 상기 제 2 영역, 상기 제 4 영역, 및 상기 제 5 영역은 도펀트를 가지고,
    상기 제 1 영역 및 상기 제 2 영역 내의 도펀트의 농도는 상기 제 4 영역 및 상기 제 5 영역 내의 도펀트의 농도보다 높고,
    상기 도전체는 상기 제 3 영역, 상기 제 4 영역, 및 상기 제 5 영역과 중첩되고,
    상기 제 3 산화물의 일부 및 상기 제 1 절연체의 일부는 상기 도전체의 측면과 상기 제 3 절연체의 측면 사이에 제공되고,
    상기 제 2 절연체는 상기 제 1 영역 및 상기 제 2 영역에 접하는, 반도체 장치.
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