WO2023203426A1 - 半導体装置、記憶装置 - Google Patents

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WO2023203426A1
WO2023203426A1 PCT/IB2023/053568 IB2023053568W WO2023203426A1 WO 2023203426 A1 WO2023203426 A1 WO 2023203426A1 IB 2023053568 W IB2023053568 W IB 2023053568W WO 2023203426 A1 WO2023203426 A1 WO 2023203426A1
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WO
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conductor
oxide
insulator
transistor
semiconductor device
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PCT/IB2023/053568
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Inventor
宮入秀和
中島基
Original Assignee
株式会社半導体エネルギー研究所
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    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Definitions

  • One embodiment of the present invention relates to a semiconductor device, a memory device, and an electronic device.
  • One embodiment of the present invention relates to a method for manufacturing a semiconductor device.
  • One aspect of the present invention relates to a semiconductor wafer and a module.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • Semiconductor elements such as transistors, semiconductor circuits, arithmetic devices, and storage devices are examples of semiconductor devices.
  • Display devices liquid crystal display devices, light emitting display devices, etc.
  • projection devices lighting devices
  • electro-optical devices power storage devices
  • storage devices semiconductor circuits, imaging devices, electronic equipment, etc.
  • one embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to a product, a method, or a manufacturing method. Further, one aspect of the present invention relates to a process, machine, manufacture, or composition of matter.
  • oxide semiconductors have attracted attention as a semiconductor material that can form transistors during a BEOL (back end of line) process for forming wiring of semiconductor devices.
  • BEOL-Tr technology that forms an OS transistor (transistor with metal oxide in the channel formation region) directly above a conventional Si transistor (transistor with silicon in the channel formation region) maintains design rules. It becomes possible to construct 3D functional circuits without changing the settings. Therefore, it is expected to be a technology that can realize a highly functional memory device with low power consumption and low cost.
  • Patent Document 1 discloses a vertical transistor in which a side surface of an oxide semiconductor is covered with a word line via a gate insulating layer.
  • An object of one embodiment of the present invention is to provide a transistor that can be miniaturized or highly integrated.
  • An object of one embodiment of the present invention is to provide a transistor with good electrical characteristics.
  • An object of one embodiment of the present invention is to provide a transistor with little variation in electrical characteristics.
  • An object of one embodiment of the present invention is to provide a transistor with large on-state current.
  • An object of one embodiment of the present invention is to provide a transistor with good reliability.
  • An object of one embodiment of the present invention is to provide a novel transistor.
  • An object of one embodiment of the present invention is to provide a semiconductor device or a memory device including the transistor.
  • An object of one embodiment of the present invention is to provide a semiconductor device or a memory device with low power consumption.
  • An object of one embodiment of the present invention is to provide a semiconductor device or a memory device that operates at high speed.
  • One embodiment of the present invention includes a first conductor, a first oxide and a second oxide that are electrically connected to the first conductor and have an opening; a second conductor connected to the first insulator, a first insulator disposed inside the opening of the first oxide, a third conductor on the first insulator, and a third conductor connected to the first insulator; a fourth conductor electrically connected to the second oxide, a fifth conductor electrically connected to the second oxide, and a second insulator disposed inside the opening of the second oxide. , a sixth conductor on the second insulator, a seventh conductor electrically connected to the sixth conductor, and electrically connected to the second conductor and the seventh conductor. and an eighth conductor.
  • the fourth conductor is provided in the same layer as the seventh conductor, and the direction in which the fourth conductor extends is the same as the direction in which the fifth conductor extends.
  • the first conductor preferably extends in a direction perpendicular to the direction in which the fourth conductor extends.
  • the semiconductor device further includes a ninth conductor and a tenth conductor, the ninth conductor being provided between the first oxide and the second conductor.
  • the side surface of the ninth conductor coincides with the side surface of the first oxide
  • the tenth conductor is provided between the second oxide and the fifth conductor
  • the tenth conductor is provided between the second oxide and the fifth conductor.
  • the body side coincides with the second oxide side.
  • the second conductor has a convex shape, and the convex shape is in contact with the ninth conductor.
  • the side surface of the first oxide has a tapered shape in a cross-sectional view.
  • One embodiment of the present invention includes a first conductor, a second conductor, a first oxide that is electrically connected to the first conductor and has an opening, and a first oxide that is electrically connected to the first conductor and has an opening.
  • a second insulator disposed inside the opening of the second oxide, a seventh conductor on the second insulator, and an eighth conductor electrically connected to the seventh conductor.
  • a semiconductor device including a conductor and a ninth conductor electrically connected to a third conductor and an eighth conductor.
  • the fifth conductor is provided in the same layer as the eighth conductor, and the direction in which the fifth conductor extends is the same as the direction in which the sixth conductor extends.
  • the first conductor extends in a direction perpendicular to the direction in which the fifth conductor extends
  • the second conductor extends in a direction perpendicular to the direction in which the sixth conductor extends. It is preferable that it extends in the direction of
  • the semiconductor device further includes a tenth conductor and an eleventh conductor, the tenth conductor being provided between the first oxide and the third conductor.
  • the side surface of the tenth conductor coincides with the side surface of the first oxide
  • the eleventh conductor is provided between the second oxide and the sixth conductor
  • the eleventh conductor is provided between the second oxide and the sixth conductor
  • the body side coincides with the second oxide side.
  • the side surface of the first oxide has a tapered shape when viewed in cross section.
  • One embodiment of the present invention includes the semiconductor device described above and a layer including a peripheral circuit, the layer is located below the semiconductor device, and the peripheral circuit writes data to the semiconductor device.
  • a storage device that has a function of reading data from a semiconductor device.
  • a transistor that can be miniaturized or highly integrated can be provided.
  • a transistor with good electrical characteristics can be provided.
  • a transistor with less variation in electrical characteristics can be provided.
  • a transistor with large on-state current can be provided.
  • a highly reliable transistor can be provided.
  • a novel transistor can be provided.
  • a semiconductor device or a memory device including the transistor can be provided.
  • a semiconductor device or a memory device with low power consumption can be provided.
  • a semiconductor device or a storage device with high operating speed can be provided.
  • FIG. 1A is a perspective view showing a configuration example of a semiconductor device.
  • FIG. 1B is a top view showing a configuration example of a semiconductor device.
  • FIG. 2A is a top view showing a configuration example of a semiconductor device.
  • FIGS. 2B and 2C are cross-sectional views showing a configuration example of a semiconductor device.
  • FIG. 2D is a perspective view showing a configuration example of a semiconductor device.
  • FIG. 2E is a cross-sectional view showing a configuration example of a semiconductor device.
  • 3A to 3F are top views showing configuration examples of semiconductor devices.
  • 4A to 4E are top views showing configuration examples of semiconductor devices.
  • 5A and 5B are cross-sectional views showing an example of the configuration of a semiconductor device.
  • FIG. 1B is a top view showing a configuration example of a semiconductor device.
  • FIG. 2A is a top view showing a configuration example of a semiconductor device.
  • FIGS. 2B and 2C are cross-
  • FIG. 5C is a perspective view showing a configuration example of a semiconductor device.
  • FIG. 6A is a top view showing a configuration example of a semiconductor device.
  • FIG. 6B is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 6C is a perspective view showing a configuration example of a semiconductor device.
  • 7A and 7B are top views showing a configuration example of a semiconductor device.
  • FIG. 8A is a top view showing a configuration example of a semiconductor device.
  • FIG. 8B is a cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 8C is a perspective view showing a configuration example of a semiconductor device.
  • 9A and 9B are top views showing a configuration example of a semiconductor device.
  • FIG. 10B are cross-sectional views showing a configuration example of a semiconductor device.
  • FIG. 10C is a perspective view showing a configuration example of a semiconductor device.
  • FIG. 11A and FIG. 11B are cross-sectional views showing a configuration example of a semiconductor device.
  • 12A to 12C are cross-sectional views showing configuration examples of semiconductor devices.
  • 13A and 13D are top views showing a configuration example of a semiconductor device.
  • 13B and 13C are cross-sectional views showing an example of the configuration of a semiconductor device.
  • 14A and 14B are cross-sectional views showing an example of the configuration of a semiconductor device.
  • 15A1 and 15B1 are top views showing an example of a method for manufacturing a semiconductor device.
  • 15A2 and 15B2 are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 16A1 and 16B1 are top views showing an example of a method for manufacturing a semiconductor device.
  • 16A2 and 16B2 are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 17A1 and 17B1 are top views showing an example of a method for manufacturing a semiconductor device.
  • 17A2 and 17B2 are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 18A1 and 18B1 are top views showing an example of a method for manufacturing a semiconductor device.
  • 18A2 and 18B2 are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 19A1 and 19B1 are top views showing an example of a method for manufacturing a semiconductor device.
  • 19A2 and 19B2 are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • 20A1 and 20B1 are top views showing an example of a method for manufacturing a semiconductor device.
  • 20A2 and 20B2 are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 21A1 and 21B1 are top views showing an example of a method for manufacturing a semiconductor device.
  • 21A2 and 21B2 are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
  • 22A1 and 22B1 are top views showing an example of a method for manufacturing a semiconductor device.
  • FIG. 22A2 and 22B2 are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
  • FIG. 23A is a block diagram showing a configuration example of a storage device.
  • FIG. 23B is a perspective view showing a configuration example of a storage device.
  • 24A and 24B are circuit diagrams showing configuration examples of memory cells.
  • 24C and 24D are perspective views showing an example of the configuration of a storage device.
  • FIG. 25 is a cross-sectional view showing a configuration example of a storage device.
  • FIG. 26 is a cross-sectional view showing a configuration example of a storage device.
  • 27A to 27E are diagrams for explaining an example of a storage device.
  • 28A to 28G are diagrams for explaining an example of an electronic device.
  • the size, layer thickness, or region may be exaggerated for clarity. Therefore, it is not necessarily limited to that scale.
  • the drawings schematically show ideal examples and are not limited to the shapes or values shown in the drawings.
  • a layer, resist mask, etc. may be unintentionally reduced due to a process such as etching, but this may not be reflected in the diagram for ease of understanding.
  • the same reference numerals are used for the same parts or parts having similar functions in different drawings, and repeated explanation thereof may be omitted.
  • the hatching pattern may be the same and no particular reference numeral may be attached.
  • a perspective view or a top view also referred to as a "plan view”
  • some components may be omitted in order to facilitate understanding of the invention.
  • some hidden lines may be omitted.
  • notations such as hatching patterns may be omitted.
  • the hatching pattern in the top view and the hatching pattern in the cross-sectional view may be different.
  • ordinal numbers such as first, second, etc. are used for convenience and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by replacing “first” with “second” or “third” as appropriate. Furthermore, the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one aspect of the present invention.
  • X and Y are connected, there is a case where X and Y are electrically connected, and a case where X and Y are functionally connected.
  • a case where X and Y are directly connected and a case where X and Y are directly connected are disclosed in this specification and the like. Therefore, the present invention is not limited to predetermined connection relationships, for example, the connection relationships shown in the diagrams or text, and connection relationships other than those shown in the diagrams or text are also disclosed in the diagrams or text.
  • X and Y are assumed to be objects (eg, devices, elements, circuits, wiring, electrodes, terminals, conductive films, layers, etc.).
  • a transistor is an element having at least three terminals including a gate, a drain, and a source. It has a region where a channel is formed (hereinafter also referred to as a channel formation region) between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode). , a current can flow between the source and the drain via the channel forming region.
  • a channel formation region refers to a region through which current mainly flows.
  • source or drain may be interchanged when transistors with different polarities are employed, or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms source and drain may be used interchangeably.
  • Semiconductor impurities refer to, for example, substances other than the main components constituting the semiconductor.
  • an element having a concentration of less than 0.1 atomic % can be considered an impurity.
  • the inclusion of impurities may cause, for example, an increase in the defect level density of the semiconductor, a decrease in crystallinity, and the like.
  • impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, and the oxide semiconductor.
  • transition metals other than the main components such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen. Note that water may also function as an impurity.
  • oxygen vacancies also referred to as V O
  • V O oxygen vacancies
  • oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • nitrided oxide refers to a material whose composition contains more nitrogen than oxygen.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • the term “insulator” can be replaced with an insulating film or an insulating layer.
  • the term “conductor” can be replaced with a conductive film or a conductive layer.
  • the term “semiconductor” can be translated as a semiconductor film or a semiconductor layer.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10 degrees or more and 10 degrees or less. Therefore, the case where the temperature is greater than or equal to -5 degrees and less than or equal to 5 degrees is also included.
  • substantially parallel refers to a state in which two straight lines are arranged at an angle of -30 degrees or more and 30 degrees or less.
  • perpendicular refers to a state in which two straight lines are arranged at an angle of 80 degrees or more and 100 degrees or less. Therefore, cases where the angle is greater than or equal to 85 degrees and less than or equal to 95 degrees are also included.
  • substantially perpendicular refers to a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • metal oxide refers to a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like. For example, when a metal oxide is used for a semiconductor layer of a transistor, the metal oxide is sometimes called an oxide semiconductor. That is, when describing an OS transistor, it can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • normally-off means that when no potential is applied to the gate or when a ground potential is applied to the gate, the drain current flowing through the transistor per 1 ⁇ m of channel width is 1 ⁇ 10 ⁇ at room temperature. 20 A or less, 1 ⁇ 10 ⁇ 18 A or less at 85°C, or 1 ⁇ 10 ⁇ 16 A or less at 125°C.
  • the heights match refers to a configuration in which the heights from a reference surface (for example, a flat surface such as a substrate surface) are equal in cross-sectional view.
  • a reference surface for example, a flat surface such as a substrate surface
  • the surface of a single layer or a plurality of layers may be exposed by performing a planarization process (typically a CMP (Chemical Mechanical Polishing) process).
  • CMP Chemical Mechanical Polishing
  • the surfaces to be subjected to CMP processing have the same height from the reference surface.
  • the heights of the plurality of layers may differ depending on the processing apparatus, processing method, or material of the surface to be processed during CMP processing.
  • the heights match In this specification, this case is also treated as "the heights match.”
  • the height of the top surface of the first layer and the height of the second layer are If the difference from the height of the top surface of the layer is 20 nm or less, it is also said that the heights match.
  • the ends coincide means that at least a portion of the outlines of the stacked layers overlap when viewed from above. For example, this includes a case where the upper layer and the lower layer are processed using the same mask pattern or partially the same mask pattern. However, strictly speaking, the contours do not overlap, and the contour of the upper layer may be located inside the contour of the lower layer, or the contour of the upper layer may be located outside the contour of the lower layer. "Concordance”.
  • match includes both a complete match and a general match.
  • One embodiment of the present invention relates to a semiconductor device in which a memory layer is provided over a substrate.
  • the storage layer has first and second transistors, which can constitute a memory cell. Since the semiconductor device of one embodiment of the present invention includes a memory cell, it has a function of storing data. Therefore, the semiconductor device of one embodiment of the present invention can be called a memory device.
  • one of the first and second transistors functions as a writing transistor, and the other functions as a reading transistor.
  • the semiconductor device of one embodiment of the present invention preferably includes a transistor (OS transistor) having a metal oxide in a channel formation region.
  • the OS transistor has a small off-state current. Therefore, by using an OS transistor in a semiconductor device that can function as a memory device, memory contents can be retained for a long period of time. In other words, since no refresh operation is required or the frequency of refresh operations is extremely low, the power consumption of the semiconductor device can be sufficiently reduced. Therefore, a semiconductor device with low power consumption can be provided. Further, since the frequency characteristics of the OS transistor are high, the semiconductor device can read and write data at high speed. Therefore, a semiconductor device with high operating speed can be provided.
  • the first and second transistors have a configuration in which current flows in the vertical direction because one of the sources and drains is located below and the other is located above.
  • the channel length direction of the first and second transistors is the vertical direction. That is, the first and second transistors have a vertical structure.
  • a vertical structure transistor can be miniaturized. Therefore, by forming the first and second transistors in a vertical structure, the transistors can be arranged with high density, and high integration in the semiconductor device can be achieved.
  • a transistor with a vertical structure can have a wider channel width per unit area. Therefore, the current density flowing through the transistor is increased, the on-state current of the transistor is increased, and the frequency characteristics can be improved.
  • OS transistors are resistant to short channel effects. Therefore, compared to transistors that have silicon in the channel formation region (also called Si transistors), OS transistors are less susceptible to substrate floating effects even in vertical structures, and the channel length can be reduced even when the gate insulating film is thick. Can be easily shortened. That is, since gate leakage current can be reduced, retention characteristics of the memory device can be improved.
  • Short channel effect is a deterioration in electrical characteristics that becomes apparent as transistors become smaller (reduction in channel length).
  • Short channel effects include drain-induced barrier lowering, electron velocity saturation, and hot carrier degradation.
  • specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value, and an increase in leakage current.
  • the subthreshold swing value refers to the amount of change in gate voltage in a subthreshold region that changes the drain current by one order of magnitude when the drain voltage is constant.
  • the channel length of the vertical structure transistor included in the semiconductor device of one embodiment of the present invention can be controlled by the film thickness of the oxide semiconductor, processing variations in the channel length can be reduced compared to the horizontal structure transistor. In other words, variations in current density flowing through the transistor can be suppressed. Therefore, frequency characteristics can be improved.
  • Example of configuration of semiconductor device A configuration example of a semiconductor device according to one embodiment of the present invention will be described below. Note that each of the components included in the semiconductor device of this embodiment may have a single layer structure or a laminated structure.
  • FIG. 1A and 1B are a perspective view and a top view illustrating a configuration example of a semiconductor device according to one embodiment of the present invention.
  • FIG. 1A is a perspective view of the semiconductor device 10.
  • FIG. 1B is a top view of the semiconductor device 10.
  • arrows indicating the X direction, Y direction, and Z direction may be attached.
  • the "X direction” refers to the direction along the X axis, and the forward direction and reverse direction may not be distinguished unless explicitly stated.
  • the X direction, the Y direction, and the Z direction are directions that intersect with each other. More specifically, the X direction, the Y direction, and the Z direction are directions that are orthogonal to each other.
  • one of the X direction, the Y direction, or the Z direction may be referred to as a "first direction” or a “first direction.”
  • the other one may be called a "second direction” or a “second direction”.
  • the remaining one may be referred to as a "third direction” or "third direction.”
  • the semiconductor device 10 has a plurality of memory cells 100.
  • FIG. 1A shows an example in which the semiconductor device 10 includes a plurality of memory cells 100 arranged in a matrix of m rows and n columns (m and n are each independently an integer of 2 or more).
  • a memory cell array can be configured by arranging the memory cells 100 in a matrix.
  • the rows and columns extend in directions perpendicular to each other.
  • the X direction is defined as a "row”
  • the Y direction is defined as a "column”. Note that the X direction may be a "column” and the Y direction may be a "row”.
  • the memory cell 100 in the first row and first column is indicated as memory cell 100[1,1]
  • the memory cell 100 in the second row and first column is indicated as memory cell 100[2,1]
  • the memory cell 100 in the first row and first column is indicated as memory cell 100[2,1].
  • the second memory cell 100 is indicated as memory cell 100[1,2].
  • the memory cell 100 in the mth row and nth column is referred to as a memory cell 100[m,n].
  • i is an integer of 1 or more and m or less
  • j is an integer of 1 or more and n or less.
  • the memory cell 100 in the i-th row and j-th column is referred to as a memory cell 100[i,j]. Note that in this embodiment and the like, when expressed as "i+ ⁇ " ( ⁇ is a positive or negative integer), "i+ ⁇ " is not less than 1 and does not exceed m. Similarly, in the case of "j+ ⁇ ", "j+ ⁇ " is not less than 1 and not more than n.
  • the semiconductor device 10 also includes m conductors 262a extending in the row direction, m conductors 246b extending in the row direction, and n conductors 244 extending in the column direction.
  • the i-th conductor 262a (i-th row) is referred to as a conductor 262a[i]
  • the i-th conductor 246b (i-th row) is referred to as a conductor 246b[i].
  • i] the j-th conductor 244 (j-th column) is referred to as a conductor 244[j].
  • the memory cell 100[i,j] is electrically connected to each of the conductor 262a[i], the conductor 246b[i], and the conductor 244[j].
  • the conductor 262a[i] is electrically connected to n memory cells (memory cells 100[i,1] to 100[i,n])
  • the conductor 246b[i] is , n memory cells (memory cells 100[i,1] to memory cells 100[i,n])
  • the conductor 244[j] is electrically connected to m memory cells (memory cells 100[i,n]). 1,j] to memory cell 100[m,j]).
  • the conductor 262a hereinafter refers to any one or more of the conductors 262a[1] to 262a[m]
  • the conductor 246b hereinafter refers to the conductors 246b[1] to 246b. Refers to one or more of [m].
  • the conductor 244 described below refers to one or more of the conductors 244[1] to 244[n].
  • the memory cell 100 described below refers to one or more of memory cells 100[1,1] to memory cells 100[m,n].
  • the conductor 262a, the conductor 246b, and the conductor 244 function as wiring.
  • FIG. 2A to 2E are a top view, a cross-sectional view, and a perspective view illustrating a configuration example of a memory cell included in a semiconductor device of one embodiment of the present invention.
  • FIG. 2A is a top view of memory cell 100.
  • FIG. 2B is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line A1-A2 in FIG. 2A.
  • FIG. 2C is a cross-sectional view of the memory cell 100, and is also a cross-sectional view of the portion indicated by the dashed line B1-B2 in FIG. 2A.
  • FIG. 2D is a perspective view of memory cell 100.
  • memory cells 100[1,1] to 100[m,n] have the same configuration, they are referred to as memory cells 100 in FIG. 2 and the like, and no identification code is added.
  • the memory cell 100 shown in FIG. 2 includes a transistor 200a and a transistor 200b. Note that the transistor 200a and the transistor 200b are provided in the same layer. Compared to a structure in which the transistor 200a and the transistor 200b are provided in different layers, by providing the transistor 200a and the transistor 200b in the same layer, the transistor 200a and the transistor 200b can be manufactured at the same time, and the manufacturing process of a semiconductor device can be shortened.
  • the transistor 200 when explaining matters common to constituent elements that are distinguished by alphabets, symbols omitting the alphabets may be used for explanations.
  • the transistor 200 when describing matters common to the transistor 200a and the transistor 200b, the transistor 200 may be written as the transistor 200.
  • the transistor 200 includes an oxide 230, a conductor 242a on the oxide 230, an insulator 250, and a conductor 260 on the insulator 250.
  • the side surface of the conductor 242a coincides with the side surface of the oxide 230.
  • the oxide 230 and the conductor 242a have a cylindrical shape (also referred to as a columnar shape). Note that the cylindrical shapes of the oxide 230 and the conductor 242a extend in the Z direction.
  • the oxide 230 and the conductor 242a have openings. Note that the openings that the oxide 230 and the conductor 242a have are sometimes called an opening, a hollow, a hollow, or the like.
  • the opening of the oxide 230 and the opening of the conductor 242a overlap.
  • the upper surfaces of the oxide 230 and the conductor 242a have a hollow circular shape.
  • the oxide 230 and the conductor 242a have a cylindrical shape with a hollow portion. Note that a cylindrical shape provided with a hollow portion may be referred to as a hollow cylindrical shape.
  • top shape of a certain component refers to the outline shape of the component in plan view.
  • planar view refers to viewing from the normal direction of the surface on which the component is formed or the surface of the support (for example, a substrate) on which the component is formed.
  • FIG. 2A shows a configuration in which the upper surfaces of the oxide 230 and the conductor 242a have a hollow circular shape
  • the present invention is not limited to this.
  • the upper surface shapes of the oxide 230 and the conductor 242a may have a hollow elliptical shape, a hollow polygonal shape, or a hollow polygonal shape with rounded corners. It may have.
  • the polygonal shape refers to a triangle, a quadrilateral, a pentagon, a hexagon, and the like.
  • the insulator 250 and the conductor 260 are arranged inside the opening that the oxide 230 and the conductor 242a have.
  • the insulator 250 has a region in contact with the side surface of the conductor 260 and a region in contact with the bottom surface of the conductor 260.
  • the memory cell 100 has a conductor 244.
  • Oxide 230 is electrically connected to conductor 244 .
  • oxide 230 has a region in contact with at least a portion of the top surface of conductor 244.
  • the conductor 260 functions as a gate electrode of the transistor 200.
  • Insulator 250 functions as a gate insulator for transistor 200.
  • the gate insulator is sometimes called a gate insulating layer or a gate insulating film.
  • the conductor 244 has a region that functions as one of a source electrode and a drain electrode of the transistor 200.
  • the conductor 242a functions as the other of the source electrode and the drain electrode of the transistor 200.
  • At least a portion of the region of the oxide 230 that overlaps with the conductor 260 functions as a channel formation region of the transistor 200. Note that the region of the oxide 230 that overlaps with the conductor 260 can be referred to as the region of the oxide 230 that faces the conductor 260.
  • the region of the oxide 230 that overlaps with the conductor 260 can be rephrased as the region of the oxide 230 that faces the conductor 260 with the insulator 250 interposed therebetween.
  • at least a portion of the region of the oxide 230 facing the conductor 260 functions as a channel formation region of the transistor 200.
  • the transistor 200 is a so-called vertical transistor in which one of the source electrode and the drain electrode is located below the channel formation region, and the other is located above the channel formation region, so that current flows in the vertical direction. Further, the transistor 200 has a structure in which a channel formation region surrounds a gate electrode. Therefore, the transistor 200 can be said to be a transistor with a CAA (Channel-All-Around) structure.
  • CAA Channel-All-Around
  • the channel length of the transistor 200 is defined as the length of the region where the semiconductor (or the part of the semiconductor where current flows when the transistor is on) and the gate electrode overlap each other, and the length of the region where the semiconductor and the gate electrode overlap in cross-sectional view. It refers to the length of regions facing each other, or the distance between the source (source region or source electrode) and drain (drain region or drain electrode) in the channel forming region.
  • the channel length of the transistor 200 corresponds to the film thickness of the oxide 230. Therefore, in the transistor 200, the channel length can be adjusted by adjusting the thickness of the oxide 230; therefore, the transistor 200 with a short channel length can be manufactured by reducing the thickness of the oxide 230.
  • the channel length of the transistor 200 is set to, for example, 30 nm or less, 20 nm or less, 15 nm or less, 10 nm or less, 8 nm or less, or 5 nm or less. be able to. That is, the oxide 230 is preferably formed to have a thickness of, for example, 3 nm or more and 30 nm or less. Since the off-state current of the OS transistor is extremely small, the off-state current of the transistor 200 can be made small even with the above channel length. In FIG. 2B, the channel length of the transistor 200 is indicated by a dot-dash double-headed arrow.
  • the channel length of the transistor may be increased in order to improve electrical characteristics in the saturated region. Since the transistor 200 is a vertical transistor, the area occupied by the transistor 200 when viewed from above does not depend on the thickness of the oxide 230. Therefore, the thickness of the oxide 230 corresponding to the channel length may be large. For example, the film thickness of the oxide 230 may be more than 30 nm and less than or equal to 100 nm.
  • the film thickness of the oxide 230 is 3 nm or more and 100 nm or less, preferably 3 nm or more and 30 nm or less, more preferably 5 nm or more and 30 nm or less, and even more preferably 5 nm or more and 15 nm or less.
  • the channel width of the transistor 200 is the length of the region where the semiconductor (or the part of the semiconductor where current flows when the transistor is on) and the gate electrode overlap each other, and the length of the region where the semiconductor and the gate electrode overlap when viewed from above.
  • the channel width of the transistor 200 corresponds to the hollow circumference of the oxide 230. Note that in one transistor, the channel width does not necessarily take the same value in all regions. That is, the channel width of one transistor may not be determined to one value.
  • the channel width is defined as any one value, maximum value, minimum value, or average value in the channel formation region.
  • the channel width of the transistor 200 is indicated by a dot-dash double-headed arrow. Note that FIG. 2E is a cross-sectional view on the XY plane including the oxide 230.
  • the values of the channel length and channel width can be determined by, for example, analyzing a cross-sectional TEM image.
  • the memory cell 100 includes a conductor 262a and a conductor 262c, a conductor 246b and a conductor 246c, and a conductor 256.
  • the conductor 262a is provided in the same layer as the conductor 262c.
  • the conductor 246b is provided in the same layer as the conductor 246c.
  • the conductor 262a is electrically connected to the conductor 260 included in the transistor 200a.
  • the conductor 262a has a region in contact with the upper surface of the conductor 260 included in the transistor 200a.
  • the conductor 262c is electrically connected to the conductor 260 included in the transistor 200b.
  • the conductor 262c has a region in contact with the upper surface of the conductor 260 included in the transistor 200b.
  • the conductor 246b is electrically connected to the conductor 242a included in the transistor 200b. Further, the conductor 246b is electrically connected to the oxide 230 included in the transistor 200b via the conductor 242a included in the transistor 200b. In other words, the conductor 242a included in the transistor 200b is provided between the oxide 230 and the conductor 246b included in the transistor 200b. In the structure shown in FIG. 2C, the conductor 246b has a region in contact with at least a portion of the upper surface of the conductor 242a of the transistor 200b.
  • the conductor 246c is electrically connected to the conductor 242a included in the transistor 200a. Further, the conductor 246c is electrically connected to the oxide 230 included in the transistor 200a via the conductor 242a included in the transistor 200a. In other words, the conductor 242a included in the transistor 200a is provided between the oxide 230 and the conductor 246c included in the transistor 200a. In the structure shown in FIG. 2B, the conductor 246c has a region in contact with at least a portion of the upper surface of the conductor 242a of the transistor 200a.
  • the conductor 256 is electrically connected to the conductor 262c and the conductor 246c.
  • the conductor 246c is electrically connected to the conductor 262c via the conductor 256.
  • the conductor 262a and the conductor 246b are provided extending in the X direction. That is, the direction in which the conductor 262a extends is the same as the direction in which the conductor 246b extends. Further, the conductor 244 is provided extending in the Y direction. In other words, the conductor 244 extends in a direction perpendicular to the direction in which the conductor 262a extends. Further, the conductor 244 extends in a direction perpendicular to the direction in which the conductor 246b extends.
  • the transistor 200 is a vertical transistor. Vertical transistors can be formed at cross points where minimum pitch wires intersect. Specifically, transistor 200a is formed between a region where conductor 244 and conductor 262a intersect, and transistor 200b is formed between a region where conductor 244 and conductor 246b intersect. Therefore, the semiconductor device can be miniaturized or highly integrated.
  • a metal oxide that functions as a semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used for the oxide 230 including the channel formation region.
  • the band gap of the metal oxide that functions as a semiconductor is preferably 2.0 eV or more, more preferably 2.5 eV or more.
  • the oxide 230 for example, it is preferable to use metal oxides such as indium oxide, gallium oxide, and zinc oxide. Further, as the oxide 230, it is preferable to use, for example, a metal oxide having two or three selected from indium, the element M, and zinc.
  • element M is gallium, aluminum, silicon, boron, yttrium, tin, antimony, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin. Note that a metal oxide containing indium, element M, and zinc may be referred to as an In-M-Zn oxide.
  • the nearby composition includes a range of ⁇ 30% of the desired atomic ratio.
  • an oxide also referred to as IGZO
  • IGZO oxide containing indium (In), gallium (Ga), and zinc (Zn)
  • oxide 230 an oxide containing indium (In), aluminum (Al), and zinc (Zn) (also referred to as IAZO) may be used.
  • oxide 230 an oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn) (also referred to as IAGZO, IGAZO, or AGIZO) may be used.
  • metal oxides containing nitrogen may also be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • oxide semiconductor 230 it is preferable to use an oxide semiconductor having crystallinity.
  • oxide semiconductors with crystallinity include CAAC-OS (c-axis aligned crystalline oxide semiconductor), nc-OS (nanocrystalline oxide semiconductor), and many others. Examples include crystalline oxide semiconductors, single crystal oxide semiconductors, and the like.
  • CAAC-OS c-axis aligned crystalline oxide semiconductor
  • nc-OS nanocrystalline oxide semiconductor
  • examples include crystalline oxide semiconductors, single crystal oxide semiconductors, and the like.
  • CAAC-OS or nc-OS it is preferable to use CAAC-OS.
  • CAAC-OS is a metal oxide that has a highly crystalline and dense structure and has few impurities and defects (for example, oxygen vacancies).
  • heat treatment at a temperature that does not polycrystallize the metal oxide (e.g., 400°C or higher and 600°C or lower) allows CAAC-OS to have a more highly crystalline and dense structure. It can be done. In this way, by further increasing the density of the CAAC-OS, it is possible to further reduce the diffusion of impurities or oxygen in the CAAC-OS.
  • CAAC-OS it is difficult to confirm clear grain boundaries, so it can be said that reduction in electron mobility due to grain boundaries is less likely to occur. Therefore, the metal oxide with CAAC-OS has stable physical properties. Therefore, metal oxides with CAAC-OS are resistant to heat and have high reliability.
  • the oxide 230 by using a crystalline oxide such as CAAC-OS as the oxide 230, it is possible to suppress the extraction of oxygen from the oxide 230 by the conductor 244 and the conductor 242a. As a result, even if heat treatment is performed, oxygen can be suppressed from being extracted from the oxide 230, so that the transistor is stable against high temperatures (so-called thermal budget) during the manufacturing process. Further, it is possible to suppress a decrease in the conductivity of the conductor 244 and the conductor 242a.
  • a crystalline oxide such as CAAC-OS
  • the nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • the nc-OS has minute crystals (also referred to as nanocrystals).
  • no regularity is observed in the crystal orientation between different nanocrystals, so no orientation is observed in the entire film. That is, when an nc-OS is used as the oxide 230, the film characteristics of the oxide 230 are constant regardless of the direction of carriers flowing in the oxide 230, so the electrical characteristics of the transistor are stable.
  • the oxide 230 is a CAAC-OS, a nc-OS, an amorphous-like oxide semiconductor (a-like OS), an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, a CAC-OS ( cloud-aligned composite oxide semiconductor).
  • the position of the peak (2 ⁇ value) indicating the c-axis orientation may vary depending on the type, composition, etc. of the metal element constituting the CAAC-OS.
  • a plurality of bright points (spots) are observed in the electron beam diffraction pattern of the CAAC-OS film. Note that a certain spot and another spot are observed at positions that are point symmetrical with respect to the spot of the incident electron beam that has passed through the sample (also referred to as a direct spot) as the center of symmetry.
  • electron beam diffraction also called nanobeam electron diffraction
  • an electron beam with a probe diameter equal to or smaller than the nanocrystal for example, from 1 nm to 30 nm
  • An electron diffraction pattern in which a plurality of spots are observed within a ring-shaped region centered on the spot may be obtained.
  • the oxide 230 can be rephrased as a semiconductor layer including the channel formation region of the transistor 200.
  • the material applicable to the semiconductor layer is not limited to a metal oxide that functions as a semiconductor (oxide semiconductor).
  • a semiconductor such as single crystal silicon, polycrystalline silicon, or amorphous silicon may be used as the semiconductor layer, and for example, low temperature polysilicon (LTPS) may be used.
  • LTPS low temperature polysilicon
  • a transition metal chalcogenide that functions as a semiconductor may be used as the semiconductor layer, such as molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), molybdenum tellurium (typically MoTe 2 ), tungsten sulfide (typically WS 2 ), tungsten selenide (typically WSe 2 ), tungsten tellurium (typically WTe 2 ), hafnium sulfide (typically HfS 2 ). , hafnium selenide (typically HfSe 2 ), zirconium sulfide (typically ZrS 2 ), zirconium selenide (typically ZrSe 2 ), and the like may be used.
  • molybdenum sulfide typically MoS 2
  • molybdenum selenide typically MoSe 2
  • molybdenum tellurium typically MoTe 2
  • the oxide 230 can be formed by sputtering, chemical vapor deposition (CVD), molecular beam epitaxy (MBE), or pulsed laser deposition (PLD). Deposition method or atomic This can be performed using an atomic layer deposition (ALD) method or the like. It is particularly preferable to form the oxide 230 using a sputtering method. By using a sputtering method, a metal oxide having crystallinity can be formed. Further, since the sputtering method is a film formation method that can form a thin film, it can be suitably used for forming the oxide 230.
  • a transistor with a so-called gate all-around structure in which the side surface of a metal oxide that functions as a semiconductor is covered with a word line via a gate insulating layer, the inside of the opening formed in the word line or gate insulating layer is is provided with a metal oxide.
  • the inner wall of the opening In order to miniaturize the transistor, it is necessary to make the inner wall of the opening as perpendicular to the substrate surface as possible. At this time, since high step coverage is required when forming the metal oxide film, the degree of freedom in the method for forming the metal oxide film is limited.
  • the transistor 200 is manufactured by forming an opening in the stack of the oxide 230 and the conductor 242a, and forming the insulator 250 and the conductor 260 inside the opening.
  • the oxide 230 may be formed on the conductor 244, and high step coverage is not required when forming the oxide 230. Therefore, the method for forming the oxide 230 can be freely applied.
  • a sputtering method can be used to form the oxide 230, and a metal oxide having crystallinity can be formed.
  • the formation of the openings or recesses may be performed using double patterning such as LELE (Litho-Etch-Litho-Etch) and SADP (Self-Aligned Double Patterning), or SAQP (Self-Aligned Quadruple Patterning).
  • quadruple patterning such as Multi-patterning techniques such as bull patterning may be used.
  • the openings of the resist pattern may be reduced by using a shrink agent for the resist pattern.
  • a shrink agent for the resist pattern For example, heat treatment is performed after applying a shrink agent to the resist surface.
  • the resist reacts with the shrink agent, and a reaction layer is formed on the surface of the resist.
  • the opening can be reduced in size.
  • fine openings or fine recesses can be formed.
  • the above-mentioned shrink agent is sometimes called a pattern shrink agent or a hole shrink agent.
  • a fine pattern may be directly formed by exposure using EUV (Extreme Ultraviolet) light or the like.
  • EUV Extreme Ultraviolet
  • patterning may be performed by combining the above methods.
  • a cylindrical channel having a hollow portion is formed using a multi-patterning technique such as SAQP.
  • a multi-patterning technique such as SAQP.
  • a vertical transistor in which a gate electrode is provided in a hollow portion, a transistor that can be miniaturized or highly integrated can be provided.
  • a memory cell with a minimum processing size (F) of, for example, 15 nm or less can be realized.
  • the minimum processing dimension (F) is, for example, the width of the conductor 244 in the X direction, the width of the conductor 262a in the Y direction, or the width of the conductor 246b in the Y direction.
  • a nitride containing tantalum for example, a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, a nitride containing tantalum and aluminum, a nitride containing titanium and aluminum, etc.
  • nitrides containing tantalum are particularly preferred.
  • ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, or an oxide containing lanthanum and nickel may be used. These materials are preferable because they are conductive materials that are difficult to oxidize, or materials that maintain conductivity even after absorbing oxygen.
  • hydrogen contained in the oxide 230 and the like may diffuse into the conductor 242a.
  • hydrogen contained in the oxide 230 and the like can easily diffuse into the conductor 242a, and the diffused hydrogen can combine with nitrogen contained in the conductor 242a. be.
  • hydrogen contained in the oxide 230 or the like may be absorbed by the conductor 242a.
  • the conductor 242a has a region in contact with the oxide 230, it is preferable to use a conductive material containing oxygen.
  • a conductive material containing oxygen As the conductor 242a, conductivity can be maintained even if the conductor 242a absorbs oxygen. Further, even when an insulator containing oxygen is used as the insulator 250, the conductor 242a is suitable because it can maintain conductivity.
  • Conductive materials containing oxygen include indium oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide (also referred to as ITO), indium tin oxide containing titanium oxide, and indium tin oxide containing silicon.
  • Examples include indium zinc oxide (also referred to as ITSO), indium zinc oxide (also referred to as IZO (registered trademark)), and indium zinc oxide containing tungsten oxide.
  • the conductive material containing oxygen include ruthenium oxide, an oxide containing strontium and ruthenium, or an oxide containing lanthanum and nickel. In this specification and the like, a conductive film formed using a conductive material containing oxygen is sometimes referred to as an oxide conductive film.
  • the insulator 250 is preferably formed using an insulator that has a function of suppressing oxygen diffusion.
  • oxygen contained in the oxide 230 can be suppressed from diffusing into the conductor 260.
  • the formation of oxygen vacancies in the oxide 230 can be suppressed.
  • oxidation of the conductor 260 due to oxygen contained in the oxide 230 can be suppressed. Therefore, the electrical characteristics of the transistor 200 can be improved and reliability can be improved.
  • the insulator 250 for example, it is preferable to use an insulator containing an oxide of one or both of aluminum and hafnium.
  • an insulator containing an oxide of one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate), or the like can be used.
  • the insulator 250 may be made of a high dielectric constant (high-k) material.
  • high-k high dielectric constant
  • EOT equivalent oxide thickness
  • high dielectric constant materials include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxynitrides containing silicon and hafnium, Alternatively, there are nitrides containing silicon and hafnium.
  • the insulator 250 may be silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, or oxide with holes. Silicon or the like may also be used.
  • the insulator 250 extends in the Z direction.
  • the top surface of the insulator 250 included in the transistor 200a is preferably located above the top surface of the conductor 246c. This prevents the conductor 246c and the conductor 262a from coming into contact with each other, and prevents leakage current and short circuit between the conductor 246c and the conductor 262a. Note that when an insulator is provided between the conductor 246c and the conductor 260 included in the transistor 200a, and the upper surface of the insulator is located above the upper surface of the conductor 246c, the insulator 250 included in the transistor 200a is The upper surface may be located below the upper surface of the conductor 246c.
  • the top surface of the insulator 250 included in the transistor 200b is preferably located above the top surface of the conductor 246b. This prevents the conductor 246b and the conductor 262c from coming into contact with each other, and prevents leakage current and short circuit between the conductor 246b and the conductor 262c. Note that when an insulator is provided between the conductor 246b and the conductor 260 included in the transistor 200b, and the upper surface of the insulator is located above the upper surface of the conductor 246b, the insulator 250 included in the transistor 200b is The upper surface may be located below the upper surface of the conductor 246b.
  • FIG. 2B shows a configuration in which the insulator 250 is a single layer
  • the present invention is not limited to this, and may have a laminated structure of two or more layers.
  • the insulator 250 has a two-layer stacked structure
  • the insulator provided on the oxide 230 side is formed using an insulator that has a function of suppressing oxygen diffusion
  • the insulator provided on the conductor 260 side is formed using an insulator that has a function of suppressing oxygen diffusion.
  • nitride containing tantalum for example, nitride containing titanium, nitride containing molybdenum, nitride containing tungsten, nitride containing tantalum and aluminum, nitride containing titanium and aluminum, or nitride.
  • ruthenium or the like for example, ruthenium oxide, an oxide containing strontium and ruthenium, or an oxide containing lanthanum and nickel may be used.
  • These materials are conductive materials that are difficult to oxidize, or materials that maintain conductivity even after absorbing oxygen, so they are suitable when using an insulating material containing oxygen as the insulator 250 in contact with the conductor 260. It is.
  • a conductive material for the conductor 260 that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, and copper atoms.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one of oxygen atoms and oxygen molecules
  • the conductive material having the function of suppressing oxygen diffusion include titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, and ruthenium oxide.
  • the conductor 260 has the function of suppressing oxygen diffusion, it is possible to suppress the conductor 260 from being oxidized by the oxygen contained in the insulator 250 and reducing its conductivity.
  • the conductive material having the function of suppressing oxygen diffusion it is preferable to use, for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, or ruthenium oxide.
  • the conductor 246b and the conductor 246c are preferably made of a conductive material containing tungsten, copper, or aluminum as a main component. Further, each of the conductor 246b and the conductor 246c may have a laminated structure, for example, a lamination of titanium or titanium nitride and the above conductive material.
  • the conductor 262a and the conductor 262c are preferably made of a conductive material containing tungsten, copper, or aluminum as a main component. Further, each of the conductor 262a and the conductor 262c may have a laminated structure, for example, a lamination of titanium or titanium nitride and the above conductive material.
  • FIG. 3A shows a top view including the conductor 242a, the insulator 250, the conductor 260, the conductor 246b, and the conductor 246c.
  • the respective outlines of the conductor 244 and the conductor 262a are shown with dotted lines.
  • modifications of the configuration shown in FIG. 3A are shown in FIGS. 3B to 3F.
  • 3A to 3F are also top views illustrating a configuration example of a semiconductor device. In FIGS. 3D and 3F, the outline of the conductor 262c is indicated by a dotted line.
  • a region 264b shown in FIGS. 3A to 3F is a region where the conductor 246b and the conductor 242a provided below the conductor 246b overlap. Further, a region 264c shown in FIGS. 3A to 3F is a region where the conductor 246c and the conductor 242a provided below the conductor 246c overlap.
  • the conductor 246b has an opening. Furthermore, an insulator 250 and a conductor 260 are provided within the opening. Note that when viewed from above, the width of the conductor 246b in the Y direction is equal to the diameter of the outer periphery of the insulator 250 as shown in FIG. 3A, or the width of the conductor 246b in the Y direction is insulated as shown in FIG. 3B. If the diameter is smaller than the outer diameter of the body 250, the conductor 246b is separated by the insulator 250. However, the separated conductors 246b are electrically connected to each other via a conductor 242a provided below the conductor 246b. Therefore, since the conductor 246b extends in the X direction via the conductor 242a provided below the conductor 246b, the conductor 246b can be considered to extend in the X direction.
  • the conductor 246b in the Y direction is larger than the diameter of the outer periphery of the insulator 250 as shown in FIG. 3C when viewed from above, the conductor 246b extends in the X direction as a continuous conductor. ing.
  • FIGS. 3A to 3C show a configuration in which the insulator 250 and the conductor 260 are provided in the opening of the conductor 246b, the present invention is not limited to this.
  • a conductor 260 and an insulator covering the side surface of the conductor 260 may be provided in the opening of the conductor 246b.
  • the insulator may be composed of only the insulator 250, or may be composed of the insulator 250 and an insulator provided on the insulator 250.
  • the conductor 246b only needs to extend in the X direction via the conductor 242a provided below the conductor 246b, and does not need to have the same outline as the outer periphery of the insulator 250 when viewed from above. .
  • the end of the conductor 246b in a region overlapping with the conductor 242a provided below the conductor 246b may be linear when viewed from above.
  • FIG. 3D shows a configuration in which the conductor 246b does not overlap the conductor 262c.
  • the shape of the region of the conductor 246c overlapping with the conductor 242a of the transistor 200a may have the same shape as the conductor 246b.
  • the conductor 246c is provided on both the A1 side and the A2 side with respect to the center of the conductor 260 of the transistor 200a, but the present invention is not limited to this.
  • the conductor 246c may be electrically connected to the conductor 242a of the transistor 200a.
  • the conductor 246c may be provided only on the A2 side with respect to the center of the conductor 260 of the transistor 200a.
  • the conductor 246c may be provided only on the A2 side with respect to the center of the conductor 260 of the transistor 200a (see FIG. 3F).
  • the conductor 244 when viewed from above, overlaps the center of the hollow cylindrical shape of the oxide 230. Note that the conductor 244 only needs to be in contact with at least a portion of the oxide 230 and does not need to overlap the center of the hollow cylindrical shape of the oxide 230. For example, as shown in FIG. 4A, the conductor 244 may be placed at a position shifted in the X direction from the center of the hollow cylindrical shape of the oxide 230 when viewed from above. Note that FIG. 4A is a top view of the memory cell 100.
  • FIG. 2A shows a configuration in which a straight line bisecting the width of the conductor 262a in the Y direction overlaps with the center of the conductor 260 of the transistor 200a when viewed from above.
  • the conductor 262a may be in contact with at least a portion of the conductor 260 included in the transistor 200a.
  • the conductor 262a when viewed from above, is such that the straight line (dotted chain line B3-B4) that bisects the width of the conductor 262a in the Y direction is shifted from the center of the conductor 260 in the Y direction. It may be arranged so that it may be in a certain position.
  • FIG. 4B is a top view of the memory cell 100.
  • FIG. 2A shows a configuration in which a straight line bisecting the width of the conductor 246b in the Y direction overlaps with the center of the conductor 260 included in the transistor 200b when viewed from above.
  • the conductor 246b only needs to be in contact with at least a portion of the conductor 260 included in the transistor 200b.
  • the conductor 246b when viewed from above, is such that the straight line (dotted chain line B5-B6) that bisects the width of the conductor 246b in the Y direction is shifted from the center of the conductor 260 in the Y direction. It may be arranged so as to be in a certain position.
  • FIG. 4C is a top view of the memory cell 100.
  • the center of the conductor 260 included in the transistor 200a may be located at a position shifted in the Y direction from the straight line that bisects the width of the conductor 262a in the Y direction. I can say that.
  • the center of the conductor 260 included in the transistor 200b may be located at a position shifted in the Y direction from the straight line that bisects the width of the conductor 246b in the Y direction. I can say that. For example, as shown in FIG.
  • the center of the conductor 260 included in the transistor 200b is located on the A1 side of the straight line (dotted chain line B5-B6) that bisects the width of the conductor 246b in the Y direction.
  • the center of the conductor 260 adjacent to the conductor 260 in the X direction may be located on the A2 side with respect to the dashed line B5-B6.
  • the transistor 200b when the transistor 200b is arranged as shown in FIG. 4D, the distance between the transistor 200b and the transistor 200a included in the memory cell 100 adjacent in the Y direction to the memory cell 100 including the transistor 200b may become small. Therefore, it is preferable that the transistor 200a also have the same arrangement as the transistor 200b.
  • the center of the conductor 260 included in the transistor 200a is located on the A1 side of the straight line (dotted chain line B3-B4) that bisects the width of the conductor 262a in the Y direction, and The center of the conductor 260 adjacent to the conductor 260 in the X direction may be located on the A2 side with respect to the dashed-dotted line B3-B4. With this configuration, the distance between the transistor 200a and the transistor 200b can be suppressed from becoming small.
  • the distance between transistors 200a, the distance between transistors 200b, and the distance between wirings can be reduced, and a semiconductor device with a high degree of integration of memory cells can be provided.
  • the circumference of the hollow oxide 230 can be increased while maintaining the spacing between the conductors 246b and the spacing between the conductors 262a. This increases the channel width of the transistor and increases the on-state current.
  • the circumference of the hollow oxide 230 of the transistor 200b is made larger than the circumference of the hollow oxide 230 of the transistor 200a. With this structure, the channel width of the transistor 200b becomes large. Therefore, the on-state current of the transistor 200b functioning as a read transistor can be increased, and a semiconductor device with high read speed can be provided.
  • FIGS. 2B and 2C show a configuration in which the lower surfaces of each of the conductor 246b and the conductor 246c are flat, the present invention is not limited to this.
  • the conductor 246b and the conductor 246c may be in contact with at least a portion of the upper surface of the conductor 242a of the transistor 200b and the transistor 200a, respectively, and the conductor 246b and the conductor 246c may have one or both of a convex portion and a concave portion. Good too.
  • the conductor 246c may have a convex shaped portion 246c1.
  • the convex shaped portion 246c1 is provided in a region where the conductor 246c and the conductor 242a of the transistor 200a overlap.
  • the top surface shape of the convex shaped portion 246c1 is the same as the shape of the region 264c shown in any of FIGS. 3A to 3F.
  • the convex shaped portion 246c1 is in contact with the conductor 242a of the transistor 200a.
  • the conductor 246b may have a convex shaped portion 246b1.
  • the convex shaped portion 246b1 is provided in a region where the conductor 246b overlaps the conductor 242a of the transistor 200b.
  • the top surface shape of the convex shaped portion 246b1 is the same as the shape of the region 264b shown in any of FIGS. 3A to 3F.
  • the convex shaped portion 246b1 contacts the conductor 242a of the transistor 200a.
  • FIG. 5C shows a perspective view of the memory cell 100 when the conductor 246b and the conductor 246c have a convex shape, and the upper surface shape of the conductor 246b and the conductor 246c has the shape shown in FIG. 3D.
  • FIGS. 6A to 6C Examples of configurations different from the memory cell 100 described above are shown in FIGS. 6A to 6C.
  • FIGS. 6A to 6C Examples of configurations different from the memory cell 100 described above are shown in FIGS. 6A to 6C.
  • structures having the same functions as the structures constituting the above-described memory cell 100 are given the same reference numerals.
  • parts that are different from the above-described memory cell 100 will be mainly described, and descriptions of overlapping parts will be omitted.
  • FIG. 6A is a top view of the memory cell 100A
  • FIG. 6B is a cross-sectional view of the memory cell 100A
  • FIG. 6C is a perspective view of the memory cell 100A.
  • the memory cell 100A differs from the memory cell 100 shown in FIG. 2 in that it includes a conductor 244a and a conductor 244b instead of the conductor 244.
  • the conductor 244a is electrically connected to the oxide 230 included in the transistor 200a, and the conductor 244b is electrically connected to the oxide 230 included in the transistor 200b.
  • the conductor 244a and the conductor 244b are provided extending in the Y direction. That is, the conductor 244a extends in a direction perpendicular to the direction in which the conductor 262a extends. Further, the conductor 244b extends in a direction perpendicular to the direction in which the conductor 246b extends.
  • the conductor 244a has a function as one of a source electrode and a drain electrode of the transistor 200a, and a function as a wiring.
  • the conductor 244b has a function as one of a source electrode and a drain electrode of the transistor 200b, and a function as a wiring.
  • the write bit line and read bit line of the memory cell can be made independent. Note that the configuration of the memory cell will be explained in Embodiment 2.
  • FIG. 7A is a top view of a memory cell array in which the memory cells 100A shown in FIG. 6 are arranged in a matrix.
  • the conductor 262a and the conductor 246b extend in the X direction
  • the conductor 244 extends in the Y direction
  • the line segment connecting the transistor 200a and the transistor 200b included in the memory cell 100A is tilted in the X direction.
  • one conductor 244 is electrically connected to a first memory cell and a second memory cell adjacent to the first memory cell in the X direction.
  • the conductor 244[j] is electrically connected to the memory cell 100A[i,j-1] and the memory cell 100A[i,j].
  • the conductor 244[j] corresponds to the conductor 244b of the memory cell 100A[i,j-1] and the conductor 244a of the memory cell 100A[i,j].
  • a conductor 262a and a conductor 246b extend in the X direction
  • a conductor 244 extends obliquely in the X direction
  • a line connects the transistor 200a and the transistor 200b included in the memory cell 100A.
  • the minute may be parallel to the Y direction. With this configuration, the memory density of the semiconductor device may be further increased.
  • FIGS. 8A to 8C Examples of configurations different from the above-described memory cell 100 or memory cell 100A are shown in FIGS. 8A to 8C. Note that in the memory cells shown below, structures having the same functions as the structures constituting the above-described memory cell 100 or memory cell 100A are given the same reference numerals. In addition, hereinafter, parts that are different from the above-described memory cell 100 or memory cell 100A will be mainly described, and descriptions of overlapping parts will be omitted.
  • FIG. 8A is a top view of the memory cell 100B
  • FIG. 8B is a cross-sectional view of the memory cell 100B
  • FIG. 8C is a perspective view of the memory cell 100B.
  • the memory cell 100B includes a transistor 200a and a transistor 200b, a conductor 244b and a conductor 244c, a conductor 246a and a conductor 246b, a conductor 256, a conductor 262a and a conductor 262c.
  • the conductor 244b is electrically connected to the oxide 230 of the transistor 200b, and the conductor 244c is electrically connected to the oxide 230 of the transistor 200a.
  • the conductor 246a is electrically connected to the conductor 242a of the transistor 200a, and the conductor 246b is electrically connected to the conductor 242a of the transistor 200b.
  • the conductor 256 is electrically connected to the conductor 244c and the conductor 262c.
  • the conductor 262a and the conductor 244b are provided extending in the X direction
  • the conductor 246a and the conductor 246b are provided extending in the Y direction
  • a line connecting the transistor 200a and the transistor 200b is The minute is tilted in the X direction.
  • the write bit line and read bit line of the memory cell can be made independent.
  • FIG. 9A is a top view of a memory cell array in which the memory cells 100B shown in FIG. 8 are arranged in a matrix.
  • the conductor 262a and the conductor 244b extend in the X direction
  • the conductor 246 extends in the Y direction
  • the line segment connecting the transistor 200a and the transistor 200b included in the memory cell 100B is tilted in the X direction.
  • one conductor 246 is electrically connected to a first memory cell and a second memory cell adjacent to the first memory cell in the X direction.
  • conductor 246[j] is electrically connected to memory cell 100B[i,j-1] and memory cell 100B[i,j].
  • conductor 246[j] corresponds to conductor 246b of memory cell 100B[i,j-1] and conductor 246a of memory cell 100B[i,j].
  • a conductor 262a and a conductor 244b extend in the X direction
  • a conductor 246 extends obliquely in the X direction
  • a line connects the transistor 200a and the transistor 200b included in the memory cell 100B.
  • the minute may be parallel to the Y direction. With this configuration, the memory density of the semiconductor device may be further increased.
  • FIGS. 10C and 10B Examples of configurations different from the above-described memory cell 100, memory cell 100A, or memory cell 100B are shown in FIGS. 10C and 10B. Note that in the memory cells shown below, structures having the same functions as the structures constituting the above-described memory cell 100, memory cell 100A, or memory cell 100B are given the same reference numerals. In addition, hereinafter, portions that are different from the above-described memory cell 100, memory cell 100A, or memory cell 100B will be mainly described, and descriptions of overlapping portions will be omitted.
  • FIG. 10A and 10B are cross-sectional views of the memory cell 100A
  • FIG. 10C is a perspective view of the memory cell 100C.
  • the memory cell 100C is mainly different from the above-described memory cell 100, memory cell 100A, or memory cell 100B in that a transistor 200a and a transistor 200b are stacked.
  • the memory cell 100C includes a transistor 200a and a transistor 200b, a conductor 244b and a conductor 244c, a conductor 246a and a conductor 246b, and a conductor 262a.
  • the conductor 244c is electrically connected to the oxide 230 of the transistor 200a and the conductor 260 of the transistor 200b.
  • the oxide 230 included in the transistor 200a is electrically connected to the conductor 260 included in the transistor 200b via the conductor 244c.
  • the oxide 230 of the transistor 200a and the conductor 260 of the transistor 200b are electrically connected via the conductor 244c, the conductor 256, and the conductor 262c, but in the memory cell 100C, The oxide 230 of the transistor 200a and the conductor 260 of the transistor 200b are electrically connected only through the conductor 244c.
  • the configuration of the memory cell 100C the number of steps in the manufacturing process of a semiconductor device can be reduced and productivity can be improved. Further, there is no need to provide a region for arranging the conductor 256, and the memory density of the semiconductor device can be further increased.
  • the thicknesses of the oxide 230 of the transistor 200a and the oxide 230 of the transistor 200b can be made different.
  • the channel lengths of the transistor 200a and the transistor 200b can be made different.
  • the thickness of the oxide 230 included in the transistor 200b is made larger than the thickness of the oxide 230 included in the transistor 200a. At this time, the channel length of the transistor 200b functioning as a read transistor increases, and a memory cell with high read accuracy can be realized.
  • the thickness of the oxide 230 included in the transistor 200a is made smaller than the thickness of the oxide 230 included in the transistor 200b.
  • the channel length of the transistor 200a functioning as a writing transistor becomes small, a memory cell with a high writing speed can be realized.
  • the channel length of the transistor 200b functioning as a read transistor increases, and a memory cell with high write speed and high read accuracy can be realized.
  • the transistor 200a and the transistor 200b are not provided in the same layer, so the structures of the transistors may be different.
  • one of the transistors 200a and 200b may be a planar transistor, a staggered transistor, an inverted staggered transistor, or the like.
  • a top-gate or bottom-gate transistor structure may be used.
  • gates may be provided above and below the semiconductor layer in which the channel is formed.
  • the semiconductor layer of the transistor 200a and the semiconductor layer of the transistor 200b may be formed using the same material or may be formed using different materials.
  • semiconductor materials that can be used for the semiconductor layer of one of the transistors 200a and 200b include, for example, a semiconductor made of a single element or a compound semiconductor.
  • semiconductors made of simple elements include silicon and germanium.
  • compound semiconductors include gallium arsenide and silicon germanium.
  • compound semiconductors include organic semiconductors and nitride semiconductors. Note that the above-mentioned oxide semiconductor is also a type of compound semiconductor. Note that these semiconductor materials may contain impurities as dopants.
  • Examples of silicon that can be used for the semiconductor layer include single crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon.
  • Examples of polycrystalline silicon include low temperature polysilicon (LTPS).
  • a transistor using amorphous silicon for the semiconductor layer can be formed on a large glass substrate and can be manufactured at low cost.
  • a transistor using polycrystalline silicon for a semiconductor layer has high field effect mobility and can operate at high speed.
  • a transistor using microcrystalline silicon for a semiconductor layer has higher field effect mobility than a transistor using amorphous silicon, and can operate at high speed.
  • FIG. 11A is a cross-sectional view of the memory cell 100.
  • the transistor 200 shown in FIG. 11A differs from the transistor 200 shown in FIG. 2B in the shapes of the oxide 230 and the conductor 242a.
  • the transistor 200 shown in FIG. 11A differs from the transistor 200 shown in FIG. 2B in that each side of the oxide 230 and the conductor 242a has a tapered shape.
  • a tapered shape refers to a shape in which at least a part of the side surface of the structure is inclined with respect to the substrate surface or the surface to be formed.
  • it refers to a shape having a region in which the angle between the inclined side surface and the substrate surface or the surface to be formed (also referred to as a taper angle) is less than 90 degrees.
  • the side surfaces of the structure and the substrate surface do not necessarily have to be completely flat, and may be substantially planar with minute curvatures or substantially planar with minute irregularities.
  • the side surface of the oxide 230 on the opening side may have a tapered shape with a taper angle ⁇ .
  • the taper angle ⁇ is the angle formed between the side surface of the oxide 230 on the opening side and the substrate surface.
  • one of the two sides extending from the apex of the taper angle ⁇ is not limited to the substrate surface, but may be the upper surface of the conductor 244, the lower surface of the oxide 230, or the like. That is, the taper angle ⁇ may be an angle between the side surface of the oxide 230 and the top surface of the conductor 244 or the bottom surface of the oxide 230.
  • the outer side surface of the oxide 230 also has a tapered shape with a taper angle ⁇ .
  • the side surface of the oxide 230 on the opening side has a tapered shape, the coverage of the insulator 250 provided in the opening of the oxide 230 is improved, and defects such as holes can be reduced. Furthermore, the area of the bottom surface of the oxide 230 is increased, and the area of the region where the conductor 244 and the oxide 230 are in contact can be increased.
  • the taper angle ⁇ is 80 degrees or more, 85 degrees or more, or 87 degrees or more, and less than 90 degrees.
  • the upper surface of the oxide 230 has a hollow circular shape. That is, in the above configuration, the oxide 230 has a hollow truncated cone shape. That is, the area of the truncated cone-shaped upper base surface (the surface on the conductor 242a side) of the oxide 230 is smaller than the area of the truncated cone-shaped lower base surface (the surface on the conductor 244 side) of the oxide 230.
  • the side surface of the conductor 242a on the opening side (the insulator 250 side) and the outer side surface of the conductor 242a have a tapered shape. Note that the angle between the side surface of the opening of the conductor 242a and the substrate surface and the angle between the outer side surface of the conductor 242a and the substrate surface match or approximately match the taper angle ⁇ .
  • the angle between the side surface of the opening of the conductor 242a and the substrate surface may not match the taper angle ⁇ .
  • the conductor 242a has a hollow truncated cone shape.
  • the area of the truncated cone-shaped upper base surface (the surface on the conductor 246b or 246c side) of the conductor 242a is the area of the truncated cone-shaped lower base surface (the surface on the oxide 230 side) of the conductor 242a. smaller than
  • FIG. 11B is a cross-sectional view of the memory cell 100.
  • the transistor 200 shown in FIG. 11B differs from the transistor 200 shown in FIG. 2B in that it includes a conductor 242b.
  • the conductor 242b is provided between the oxide 230 and the conductor 244. In FIG. 11B, conductor 242b is provided in contact with the lower surface of oxide 230. In FIG. Further, the conductor 242b is provided in contact with at least a portion of the upper surface of the conductor 244.
  • the conductor 242b has a cylindrical shape (also referred to as a columnar shape). Note that the cylindrical shape of the conductor 242b extends in the Z direction. Further, the conductor 242b has an opening. Further, the upper surface of the conductor 242b has a hollow circular shape. In other words, the conductor 242b has a cylindrical shape with a hollow portion.
  • the conductor 242b functions as one of a source electrode and a drain electrode of the transistor 200.
  • An insulator 250 and a conductor 260 are arranged inside the opening that the conductor 242b has. With this configuration, the end of the region where the oxide 230 and the conductor 260 overlap with each other via the insulator 250 can be brought closer to the conductor 244.
  • a configuration can be employed in which a region where the oxide 230 and the conductor 260 do not overlap with each other via the insulator 250, a so-called Loff region, is narrowed or not provided. Therefore, the frequency characteristics of the transistor 200 can be improved. Thereby, it is possible to improve the writing speed and reading speed of the memory cell 100, the operating speed of the semiconductor device 10, and the like. Therefore, a semiconductor device with high operating speed can be provided.
  • the conductor 242a and the conductor 242b are formed in different steps. Therefore, the conductor 242a and the conductor 242b may be formed of different materials or the same material.
  • FIG. 2B shows a configuration in which the oxide 230 is a single layer
  • the present invention is not limited to this.
  • the oxide 230 may have a stacked structure of two or more layers.
  • FIG. 12A is a cross-sectional view of the memory cell 100.
  • the transistor 200 illustrated in FIG. 12A differs from the transistor 200 illustrated in FIG. 2B in that the oxide 230 has a three-layer stacked structure of an oxide 230_1, an oxide 230_2, and an oxide 230_3.
  • the oxide 230_2 functions as a channel formation region of the transistor 200
  • the oxide 230_1 functions as one of the source and drain regions of the transistor 200
  • the oxide 230_3 functions as the other of the source and drain regions of the transistor 200. Function.
  • oxide 230_2 a metal oxide that can be used for the oxide 230 described above may be used.
  • oxide 230_1 and the oxide 230_3 it is preferable to use a material with higher conductivity for the oxide 230_1 and the oxide 230_3 than for the oxide 230_2. Further, as the oxide 230_1 and the oxide 230_3, degenerate oxide semiconductors are preferably used.
  • a material in which nitrogen is added to a metal oxide that can be used for the oxide 230_2 can be used.
  • a metal oxide also referred to as metal oxynitride
  • indium the above-mentioned element M
  • zinc zinc
  • nitrogen the above-mentioned element M
  • an oxide containing indium (In), gallium (Ga), zinc (Zn), and nitrogen also referred to as oxynitride containing In, Ga, and Zn, or IGZO to which nitrogen is added
  • indium (In), aluminum (Al), zinc (Zn), and nitrogen-containing oxide also referred to as oxynitride containing In, Al, and Zn, or nitrogen-doped IAZO
  • indium ( oxides containing In) aluminum (Al), gallium (Ga), zinc (Zn)
  • nitrogen-doped IAZO nitrogen-doped IAGZO
  • nitrogen-doped Alsoped (Also referred to as IGAZO or AGIZO added with nitrogen
  • nitrogen-doped IGZO tends to have a wurtzite crystal structure.
  • the wurtzite crystal structure has high lattice matching with the crystal structure of the In-M-Zn oxide. Therefore, by using a metal oxynitride having a wurtzite crystal structure as the oxide 230_1, the crystallinity of the oxide 230_2 can be improved. In other words, it becomes easier to form a metal oxide having a CAAC structure as the oxide 230_2.
  • the crystals of the oxide 230_2 are c-axis oriented with respect to the substrate surface.
  • impurities in the CAAC-OS tend to be difficult to diffuse in the c-axis direction. That is, by using CAAC-OS as the oxide 230_2, mixing of impurities into the oxide 230_2 can be suppressed. For example, mixing of nitrogen into the oxide 230_2 can be suppressed. Therefore, it is possible to suppress the conductivity of the oxide 230_2 from increasing.
  • the element added to the metal oxide that can be used for the oxide 230_2 depends on the conductivity of the metal oxide. It suffices if the element enhances the Examples of such elements include hydrogen, Group 15 elements (typically nitrogen (N), phosphorus (P), arsenic (As), and antimony (Sb)), boron (B), aluminum (Al), and argon ( One or more selected from Ar), helium (He), neon (Ne), indium (In), fluorine (F), chlorine (Cl), titanium (Ti), and zinc (Zn) can be used. can.
  • the metal oxide used for the oxide 230_1 and the oxide 230_3 only needs to have higher conductivity than the oxide 230_2.
  • the oxide 230_1 and the oxide 230_3 may be metal oxides that have a common element as a main component other than oxygen and have different chemical compositions from the oxide 230_2.
  • the oxide 230 When the oxide 230_1, the oxide 230_3, and the oxide 230_2 have a common element other than oxygen as a main component, the oxide 230 preferably has a stacked structure of a plurality of oxide layers having different chemical compositions.
  • the oxide 230_2 when an In-M-Zn oxide is used as the oxide 230_2, the ratio of the number of indium atoms to the sum of the number of atoms of the metal elements that are the main components in the metal oxide used for the oxide 230_1 or the oxide 230_3 is It is preferable that the ratio of the number of indium atoms to the sum of the number of atoms of the metal elements that are the main components in the metal oxide used for the oxide 230_2 is larger.
  • the ratio of the number of atoms of indium to the element M is larger than the ratio of the number of atoms of indium to the element M in the metal oxide used for the oxide 230_2. preferable.
  • the oxide 230_1, the oxide 230_3, and the oxide 230_2 have a common element other than oxygen as a main component, the density of defect levels at the interface between the oxide 230_1 or the oxide 230_3 and the oxide 230_2 can be reduced. can do. Since the density of defect levels at the interface between the oxide 230_1 or the oxide 230_3 and the oxide 230_2 can be lowered, the influence of interfacial scattering on carrier conduction is small, and a high on-current can be obtained.
  • titanium oxide, molybdenum oxide, zinc oxide, indium oxide, tungsten oxide, magnesium oxide, calcium oxide, tin oxide, indium zinc oxide, indium tin oxide, or indium containing silicon Tin oxide or the like may also be used.
  • the conductor 242a may not be provided as shown in FIG. 12B.
  • the conductor 246b or the conductor 246c also functions as the conductor 242a.
  • the conductor 246b or the conductor 246c has a function as a wiring and a function as the other of a source electrode and a drain electrode.
  • FIG. 12C is a cross-sectional view of the memory cell 100.
  • the transistor 200 illustrated in FIG. 12C differs from the transistor 200 illustrated in FIG. 2B in that the oxide 230 has a two-layer stacked structure of an oxide 230_1 and an oxide 230_2.
  • the sheet resistance of the oxide 230_2 near the conductor 242a may decrease. Additionally, the carrier concentration may increase. Therefore, the resistance of the oxide 230_2 near the conductor 242a can be reduced in a self-aligned manner.
  • a region 230_22 is formed in the oxide 230_2.
  • the region 230_22 is a low-resistance region of the oxide 230_2 near the conductor 242a.
  • Region 230_22 functions as the other of the source region and the drain region.
  • a region of the oxide 230_2 that functions as a channel formation region is referred to as a region 230_21. Note that in the oxide 230_2, it may be difficult to clearly detect the boundaries of each region.
  • the region 230_22 may not be formed.
  • the oxide 230_2 has a region 230_21.
  • a region with low resistance may be formed in the oxide 230_1 near the conductor 244.
  • FIGS. 13A to 13D A detailed configuration example of a semiconductor device of one embodiment of the present invention will be described below with reference to FIGS. 13A to 13D.
  • FIGS. 13A to 13D structures having the same functions as the structures constituting the semiconductor device shown in ⁇ Example of Structure of Semiconductor Device> above are given the same reference numerals.
  • parts that are different from the semiconductor device shown in the above ⁇ Example of configuration of semiconductor device> will be mainly explained, and descriptions of the overlapping parts will be omitted.
  • FIGS. 13B and 13C are cross-sectional views of the semiconductor device.
  • FIG. 13B is a cross-sectional view of a portion indicated by a dashed line A1-A2 in FIG. 13A.
  • FIG. 13C is a cross-sectional view of the portion shown by the dashed line B1-B2 in FIG. 13A.
  • FIG. 13D is a top view of a region including a cross section of a portion shown by a dashed-dotted line C1-C2 in FIG. 13B and surrounded by a dashed-two dotted line in FIG. 13A. Note that in the top view of FIG. 13A, some elements are omitted for clarity.
  • the semiconductor device shown in FIGS. 13A to 13D has a plurality of memory cells 100 arranged in a matrix.
  • FIG. 13A shows two of the plurality of memory cells 100 included in the semiconductor device.
  • the semiconductor device shown in FIGS. 13A to 13D includes an insulator 216 and a conductor 244 on a substrate (not shown), a transistor 200a, a transistor 200b, an insulator 275b, and an insulator on the insulator 216 and the conductor 244. 250b, the insulator 274, the transistor 200a, the transistor 200b, the insulator 275b, the insulator 250b, and the conductor 246b on the insulator 274, the conductor 246c, the insulator 276, the insulator 278, and the conductor 246b.
  • Insulator 216, insulator 274, insulator 276, insulator 277b, insulator 277c, insulator 278, and insulator 285 function as interlayer films.
  • the conductor 262a does not overlap the conductor 246c. Further, the conductor 262c does not overlap the conductor 246b.
  • a memory cell 100 included in the semiconductor device shown in FIGS. 13A to 13D is composed of a transistor 200a and a transistor 200b. Note that the transistor 200a and the transistor 200b are electrically connected through a conductor 262c, a conductor 256, and a conductor 246c. Further, the memory cell 100 shown in FIGS. 13A to 13D is also a detailed configuration example of the memory cell 100 shown in FIGS. 3D, 5A, 5B, and 5C.
  • the transistor 200 includes a conductor 244 (a conductor 244_1 and a conductor 244_2) disposed to be embedded in an insulator 216, and an oxide on the insulator 216 and the conductor 244.
  • a conductor 244 (a conductor 244_1 and a conductor 244_2) disposed to be embedded in an insulator 216, and an oxide on the insulator 216 and the conductor 244.
  • the oxide 230_1, the oxide 230_2, and the oxide 230_3 may be collectively referred to as the oxide 230.
  • the insulator 275a, the insulator 250a, and the conductor 260 are provided inside the opening that the oxide 230 and the conductor 242a have.
  • the insulator 250a has a region in contact with the side surface of the conductor 260 and a region in contact with the bottom surface of the conductor 260.
  • the insulator 275a has a region in contact with the side surface of the insulator 250a, a region in contact with the bottom surface of the insulator 250a, a region in contact with the side surface on the opening side of the oxide 230, and a region in contact with the side surface on the opening side of the conductor 242a. , and a region in contact with the upper surface of the conductor 244.
  • each of the insulator 275a and the insulator 250a has a recess.
  • the insulator 275a is an insulator. It may have a region in contact with 216.
  • FIG. 13D corresponds to the XY plane at or near the center of the oxide 230_2.
  • insulator 275a is provided concentrically inside oxide 230_2
  • insulator 250a is provided concentrically inside insulator 275a
  • conductive is provided concentrically inside the insulator 250a.
  • the width of the oxide 230_2 in the direction from the center of the hollow part of the oxide 230_2 toward the outer circumference of the cylindrical shape is defined as the width H1.
  • the width H1 is half the difference between the outer diameter and the inner diameter of the hollow cylindrical shape.
  • the width H1 In order to prevent adjacent oxides 230_2 from coming into contact with each other, the width H1 needs to be smaller than half of the minimum processing dimension (F). On the other hand, in order to form the hollow cylindrical oxide 230_2, the width H1 needs to be a certain size.
  • the minimum processing dimension (F) is, for example, 15 nm
  • the width H1 is preferably 1 nm or more and 7 nm or less, more preferably 1.5 nm or more and 6 nm or less, and more preferably 2 nm or more and 5 nm or less.
  • the width H1 is not limited to the above.
  • the width H1 may be appropriately set in consideration of the minimum processing dimension, the film thickness of the insulator 275b, and the like.
  • the oxide 230 has a region that overlaps with the conductor 244. More specifically, the oxide 230_1 has a region in contact with at least a portion of the upper surface of the conductor 244. Further, the oxide 230 has a region overlapping with the conductor 242a. More specifically, the oxide 230_3 has a region in contact with at least a portion of the lower surface of the conductor 242a.
  • the top of the insulator 250a matches the top of the insulator 275a, the top of the insulator 275b, the top of the insulator 250b, and the top of the insulator 274, respectively.
  • An insulator 276 is provided on the insulator 275a and the insulator 250a. Further, on the insulator 276, a conductor 262a or a conductor 262c is located. That is, the insulator 276 is provided between the insulator 275a and the insulator 250a and the conductor 262a or 262c. Insulator 276 has a region that overlaps with insulator 275a and insulator 250a. Further, the insulator 276 has a region in contact with the lower surface of the conductor 262a or the conductor 262c. In other words, at least a portion of the lower surface of the conductor 262a or the conductor 262c is in contact with the upper surface of the insulator 276.
  • the insulator 276 functions as an interlayer film.
  • the insulator 276 has a cylindrical shape and has an opening. That is, the insulator 276 has a cylindrical shape with a hollow portion. In other words, the top surface of the insulator 276 has a hollow circular shape.
  • the conductor 260 is provided in the hollow portion of the insulator 276. Further, when the cross-sectional shape of the conductor 260 is circular, the insulator 276 is provided concentrically outside the conductor 260.
  • the diameter of the hollow portion of the insulator 276 is preferably the same as or larger than the inner diameter of the recess of the insulator 250a in which the conductor 260 is provided.
  • the conductor 260 can be more reliably embedded in the recess of the insulator 250a.
  • a portion of the conductor 246c may be provided on the insulator 275a, or on the insulator 275a and the insulator 250a. Even in such a case, with the above structure, the conductor 260 can be embedded in the recess of the insulator 250a. Note that the same applies to the case where a part of the conductor 246b is provided on the insulator 275a, or on the insulator 275a and the insulator 250a.
  • the cylindrical contour of the insulator 276 matches the contour of the insulator 275a.
  • this configuration compared to a configuration in which the cylindrical outline of the insulator 276 is larger than the outline of the insulator 275a, it is possible to increase the contact area between the conductor 242a and the conductor 246b or the conductor 246c. can.
  • the distance between the conductor 262a and the conductor 246c, and the distance between the conductor 262c and the conductor 246c are reduced compared to a configuration in which the cylindrical outline of the insulator 276 is smaller than the outline of the insulator 275a.
  • the distance between bodies 246b can be increased. Therefore, leakage current and short circuit between the conductor 262a and the conductor 246c and between the conductor 262c and the conductor 246b can be prevented.
  • the insulator 276 extends in the Z direction such that the upper surface of the conductor 246b or 246c is located between the lower surface and the upper surface of the insulator 276.
  • the insulator 276 is arranged in the Z direction such that the top surface of the conductor 246b or 246c is located above the bottom surface of the insulator 276 and below the top surface of the insulator 276.
  • it extends.
  • An insulator 277b is provided on the conductor 246b, and an insulator 277c is provided on the conductor 246c. As shown in FIG. 13B, the insulator 277c and the conductor 246c have regions where their ends coincide. Further, although not shown, the insulator 277b and the conductor 246b have a region where their ends coincide.
  • the conductor 260 functions as a gate electrode of the transistor 200. Further, the insulator 275a and the insulator 250a function as a gate insulator of the transistor 200. Further, the conductor 244 functions as one of the source electrode and the drain electrode of the transistor 200, and the conductor 242a functions as the other of the source electrode and the drain electrode of the transistor 200. Furthermore, at least a portion of the region of the oxide 230 that overlaps with the conductor 260 functions as a channel formation region of the transistor 200. For example, the oxide 230_2 functions as a channel formation region of the transistor 200, the oxide 230_1 functions as one of the source and drain regions of the transistor 200, and the oxide 230_3 functions as the other of the source and drain regions of the transistor 200. do.
  • a metal oxide that functions as a semiconductor (hereinafter also referred to as an oxide semiconductor) be used for the oxide 230_2 including the channel formation region. Note that part of the regions of the oxide 230_1 and the oxide 230_3 that overlap with the conductor 260 may function as a channel formation region.
  • the oxide 230 has a structure in which three layers of the oxide 230_1, the oxide 230_2, and the oxide 230_3 are stacked; however, the present invention is not limited to this.
  • the oxide 230 may have a single layer, or a stacked structure of two layers, four or more layers.
  • oxide 230 oxide 230_1, oxide 230_2, and oxide 230_3
  • the content described in the previous ⁇ Example of configuration of semiconductor device> can be referred to.
  • the insulator 216, the insulator 274, the insulator 276, the insulator 277b, the insulator 277c, the insulator 278, and the insulator 285 have a low dielectric constant.
  • a material with a low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, or fluorine is added as the insulator 216, the insulator 274, the insulator 276, the insulator 277b, the insulator 277c, the insulator 278, and the insulator 285, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, or fluorine is added.
  • Silicon oxide silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having pores, resin, or the like may be used as appropriate.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • the conductor 244 has a region that overlaps with the oxide 230. More specifically, the conductor 244 is arranged so as to be in contact with at least a portion of the lower surface of the oxide 230_1. Here, it is preferable that the conductor 244 be embedded in an opening that the insulator 216 has.
  • the conductor 244 has a two-layer structure of a conductor 244_1 and a conductor 244_2.
  • the conductor 244_1 is provided in contact with the bottom and sidewalls of the opening of the insulator 216.
  • the conductor 244_2 is provided so as to be embedded in the recess formed in the conductor 244_1.
  • the height of the top surface of the conductor 244_2 matches the height of the top surfaces of the conductor 244_1 and the insulator 216, respectively.
  • the conductor 244_1 has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2, etc.), copper atoms, etc.
  • a conductive material is used.
  • the conductor 244_1 may be a single layer or a laminated layer of the above-mentioned conductive material.
  • the conductor 244_1 may be made of titanium nitride.
  • the conductor 244_2 uses a conductive material containing tungsten, copper, or aluminum as a main component.
  • tungsten may be used as the conductor 244_2.
  • the electrical resistivity of the conductor 244 is designed in consideration of the potential applied to the conductor 244, and the film thickness of the conductor 244 is set according to the electrical resistivity. Furthermore, the thickness of the insulator 216 is approximately the same as that of the conductor 244. Here, it is preferable that the thicknesses of the conductor 244 and the insulator 216 be made as thin as the design of the conductor 244 allows. By reducing the thickness of the insulator 216, the absolute amount of impurities such as hydrogen contained in the insulator 216 can be reduced, so that diffusion of the impurities into the oxide 230 can be suppressed.
  • FIG. 13B shows a configuration in which the conductor 244 has a two-layer structure of the conductor 244_1 and the conductor 244_2, the present invention is not limited to this.
  • the conductor 244 may be provided as a single layer or a laminated structure of three or more layers.
  • the conductor 244 may be made of a conductive material that is applicable to the conductor 242a.
  • the conductor 242a overlaps with the oxide 230. More specifically, the conductor 242a is provided in contact with the upper surface of the oxide 230_3.
  • FIG. 13B shows a configuration in which the conductor 242a is a single layer, the present invention is not limited to this, and the conductor 242a may have a laminated structure of two or more layers.
  • the conductor 242a may have a two-layer stacked structure of a first conductor on the oxide 230_3 and a second conductor on the first conductor.
  • the first conductor of the conductor 242a is preferably made of a conductive material that is resistant to oxidation. Thereby, it is possible to suppress the first conductor of the conductor 242a from being oxidized and the conductivity of the conductor 242a from decreasing.
  • the first conductor of the conductor 242a may have a characteristic of easily absorbing (easily extracting) hydrogen. Thereby, hydrogen in the oxide 230 diffuses into the first conductor of the conductor 242a, and the hydrogen concentration in the oxide 230 can be reduced. Therefore, stable electrical characteristics can be provided to the transistor 200.
  • the second conductor of the conductor 242a is preferably made of a conductive material with higher conductivity than the first conductor of the conductor 242a.
  • the second conductor of the conductor 242a may have a region having higher conductivity than the first conductor of the conductor 242a, at least in part.
  • the second conductor of the conductor 242a is preferably made of a conductive material having a lower resistivity than the first conductor of the conductor 242a.
  • the second conductor of the conductor 242a may have a property of easily absorbing hydrogen. Thereby, the hydrogen absorbed by the first conductor of the conductor 242a also diffuses into the second conductor of the conductor 242a, and the hydrogen concentration in the oxide 230 can be further reduced. Therefore, stable electrical characteristics can be provided to the transistor 200.
  • the first conductor and the second conductor of the conductor 242a use conductive materials having the same constituent elements and different chemical compositions.
  • the first conductor and the second conductor of the conductor 242a can be continuously formed into films without being exposed to the atmospheric environment. By forming the film without exposing it to the atmosphere, it is possible to prevent impurities or moisture from the atmospheric environment from adhering to the surface of the first conductor of the conductor 242a. The vicinity of the interface with the conductor No. 2 can be kept clean.
  • a nitride containing tantalum having a high atomic ratio of nitrogen to tantalum is used for the first conductor of the conductor 242a
  • a nitride containing tantalum having a high atomic ratio of nitrogen to tantalum is used for the second conductor of the conductor 242a.
  • nitrides containing low tantalum are preferred to use.
  • the atomic ratio of nitrogen to tantalum is 1.0 or more and 2.0 or less, preferably 1.1 or more and 1.8 or less, and more preferably 1.2 or more and 1.8 or less.
  • a nitride containing tantalum of 5 or less is used as the first conductor of the conductor 242a.
  • the atomic ratio of nitrogen to tantalum is 0.3 or more and 1.5 or less, preferably 0.5 or more and 1.3 or less, and more preferably 0.6 or more.
  • a nitride containing tantalum of 1.0 or less is used as the second conductor of the conductor 242a.
  • a nitride containing tantalum by increasing the atomic ratio of nitrogen to tantalum, oxidation of the nitride containing tantalum can be suppressed. Furthermore, the oxidation resistance of nitrides containing tantalum can be improved. Further, it is possible to suppress the diffusion of oxygen into the nitride containing tantalum. Therefore, it is preferable to use a nitride containing tantalum, which has a high atomic ratio of nitrogen to tantalum, for the first conductor of the conductor 242a. This can prevent the formation of an oxide layer between the first conductor of the conductor 242a and the oxide 230, or can reduce the thickness of the oxide layer.
  • a nitride containing tantalum by lowering the atomic ratio of nitrogen to tantalum, the resistivity of the nitride can be lowered. Therefore, it is preferable to use a tantalum-containing nitride, which has a low atomic ratio of nitrogen to tantalum, for the second conductor of the conductor 242a. Thereby, a semiconductor device with suppressed wiring delay can be manufactured.
  • the tantalum and nitrogen concentrations detected in each layer are not limited to gradual changes in each layer, but also change in the concentration between the first conductor and the second conductor. It may change continuously (also referred to as gradation) in the range of .
  • the film thickness of the first conductor of the conductor 242a is 0.1 nm or more and 5.0 nm or less, preferably 0.5 nm or more and 3.0 nm or less, and more preferably 1.0 nm or more and 3.0 nm or less.
  • the first conductor of the conductor 242a only needs to have a region with the above-mentioned film thickness in at least a portion thereof.
  • the thickness of the first conductor of the conductor 242a is preferably thinner than the thickness of the second conductor of the conductor 242a.
  • the first conductor of the conductor 242a may have a region thinner than the second conductor of the conductor 242a, at least in part.
  • first conductor and the second conductor of the conductor 242a are made of conductive materials having the same element and different chemical compositions
  • the first conductor and second conductor of 242a may be formed using different conductive materials.
  • a nitride containing tantalum may be used as the first conductor of the conductor 242a
  • a nitride containing titanium or tungsten may be used as the second conductor of the conductor 242a.
  • the insulator 275a is arranged inside the opening of the oxide 230 and the conductor 242a (the hollow part of the oxide 230 and the conductor 242a) when viewed from above. Insulator 275a functions as part of the gate insulator. Further, the insulator 275b is arranged outside the cylindrical shape of the oxide 230 and the conductor 242a when viewed from above.
  • insulator 275a and the insulator 275b are formed in the same process. Therefore, insulator 275a has the same insulating material as insulator 275b. Furthermore, the thickness of the insulator 275b is equal to the thickness of the insulator 275a.
  • the insulator 275a is provided in the same layer as the insulator 275b.
  • insulator 275a and insulator 275b are provided on insulator 216 and conductor 244.
  • FIG. 13B insulator 275a and insulator 275b are provided on insulator 216 and conductor 244.
  • a barrier insulating film against oxygen is preferable to use as the insulator 275a and the insulator 275b.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be used.
  • aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate), or the like can be used.
  • aluminum oxide is used as the insulator 275a and the insulator 275b.
  • the insulator 275a and the insulator 275b contain at least oxygen and aluminum.
  • the insulator 275a is provided in contact with the side surface of the opening of the oxide 230. Further, the insulator 275b is provided in contact with the outer side surface of the oxide 230. That is, the oxide 230 is covered with the insulator 275a and the insulator 275b.
  • the insulators 275a and 275b having barrier properties against oxygen. Therefore, formation of oxygen vacancies in the oxide 230 can be suppressed. Thereby, oxygen vacancies and V OH formed in the oxide 230 can be reduced. Therefore, the electrical characteristics of the transistor 200 can be improved and reliability can be improved.
  • the insulator 274 Even if an excessive amount of oxygen is contained in the insulator 274, the insulator 250a, etc., it is possible to suppress excessive supply of oxygen to the oxide 230. Therefore, excessive oxidation of the oxide 230_1 and the oxide 230_3 and a decrease in the on-current or field-effect mobility of the transistor 200 can be suppressed.
  • the insulator 275a is provided in contact with the side surface of the conductor 242a on the opening side, and the insulator 275b is provided in contact with the outer side surface of the conductor 242a.
  • the conductor 242a is covered with the insulator 275a and the insulator 275b. This can prevent the side surfaces of the conductor 242a from being oxidized and forming an oxide film on the side surfaces. Thereby, it is possible to suppress a decrease in the on-current of the transistor 200 or a decrease in field effect mobility.
  • aluminum oxide may be added to the region of the oxide 230_2 in contact with the insulator 275a and its vicinity, and the region in contact with the insulator 275b and its vicinity.
  • the region of the oxide 230_2 in contact with the insulator 275a and its vicinity, and the region in contact with the insulator 275b and its vicinity contain indium, gallium, aluminum, zinc, has.
  • the interface between the oxide 230_2 and the insulator 275a and its vicinity can be Indium contained in the oxide 230_2 may be unevenly distributed.
  • the vicinity of the surface of the oxide 230_2 on the opening side has an atomic ratio close to that of indium oxide or an atomic ratio close to that of In-Zn oxide.
  • the field effect mobility of the transistor 200 can be improved by increasing the atomic ratio of indium near the surface of the oxide 230_2, particularly on the opening side of the oxide 230_2.
  • the insulator 275a needs to be provided in the opening of the conductor 242a and the oxide 230 together with the insulator 250a and the conductor 260.
  • the thickness of the insulator 275a is preferably thin.
  • the thickness of the insulator 275a is 0.1 nm or more and 5.0 nm or less, preferably 0.5 nm or more and 3.0 nm or less, and more preferably 1.0 nm or more and less than 3.0 nm. In this case, at least a portion of the insulator 275a only needs to have a region with the thickness described above. Further, the thickness of the insulator 275a is preferably thinner than the thickness of the insulator 250a. In this case, the insulator 275a only needs to have a region thinner than the insulator 250a at least in part.
  • the insulator 275a In order to reduce the film thickness of the insulator 275a as described above, it is preferable to form the insulator 275a using an ALD method.
  • the ALD method include a thermal ALD method in which a reaction between a precursor and a reactant is performed using only thermal energy, and a PEALD method in which a plasma-excited reactant is used.
  • the PEALD method by using plasma, it is possible to form a film at a lower temperature, which may be preferable.
  • the ALD method can deposit atoms one layer at a time, it is possible to form extremely thin films, to form structures with high aspect ratios, to form films with few defects such as pinholes, and to improve coverage. It has the advantage of being able to form excellent films and being able to form films at low temperatures. Therefore, the insulator 275a can be formed on the side surfaces of the openings of the conductor 242a and the oxide 230 with good coverage and as thin as described above.
  • a film formed by the ALD method may contain more impurities such as carbon than a film formed by other film forming methods.
  • the impurities can be quantified using secondary ion mass spectrometry (SIMS), X-ray photoelectron spectroscopy (XPS), or Auger electron spectroscopy (AES). Auger Electron Spectroscopy) It can be done using
  • the insulator 250a is placed in the recess of the insulator 275a. Insulator 250a functions as part of the gate insulator. Further, the insulator 250b is placed in contact with the upper surface of the insulator 275b.
  • insulator 250a and the insulator 250b are formed in the same process. Therefore, insulator 250a has the same insulating material as insulator 250b. Furthermore, the thickness of the insulator 250b is equal to the thickness of the insulator 250a.
  • the insulator 250a is provided on the insulator 275a, and the insulator 250b is provided on the insulator 275b.
  • the insulator 250a can be considered to be provided in the same layer as the insulator 250b.
  • hafnium oxide is used as the insulator 250a and the insulator 250b.
  • insulator 250a and insulator 250b contain at least oxygen and hafnium.
  • the conductor 260 is placed in the recess of the insulator 250a.
  • the conductor 260 is formed in a self-aligned manner so as to fill the openings of the oxide 230 and the conductor 242a.
  • FIG. 13B shows a configuration in which the conductor 260 is a single layer
  • the present invention is not limited to this.
  • the conductor 260 may have a laminated structure of two or more layers.
  • the conductor 246b is placed on the conductor 242a of the transistor 200b. Further, the conductor 246b is disposed in contact with at least a portion of the upper surface of the conductor 242a of the transistor 200b. Further, the conductor 246b has a convex shaped portion in a region overlapping with the conductor 242a included in the transistor 200b. The conductor 246b functions as a wiring.
  • the conductor 246c is placed on the conductor 242a of the transistor 200a. Further, the conductor 246c is disposed in contact with at least a portion of the upper surface of the conductor 242a of the transistor 200a. Further, the conductor 246c has a convex shaped portion in a region overlapping with the conductor 242a included in the transistor 200a.
  • the conductor 262a is placed on the conductor 260 included in the transistor 200a. Further, the conductor 262a is disposed in contact with the upper surface of the conductor 260 included in the transistor 200a. The conductor 262a functions as a wiring.
  • the conductor 262a preferably has a two-layer structure of a conductor 262a_1 and a conductor 262a_2 on the conductor 262a_1.
  • the conductor 262a_1 is arranged so as to cover the bottom and side surfaces of the conductor 262a_2.
  • the conductor 262a is shown as having a two-layer structure of the conductor 262a_1 and the conductor 262a_2 in FIG. 13B, it may have a single-layer structure or a laminated structure of three or more layers.
  • the conductor 262c is arranged on the conductor 260 included in the transistor 200b. Further, the conductor 262c is disposed in contact with the upper surface of the conductor 260 included in the transistor 200b.
  • the conductor 262c has a two-layer structure of a conductor 262c_1 and a conductor 262c_2 on the conductor 262c_1.
  • the conductor 262c_1 is arranged so as to cover the bottom and side surfaces of the conductor 262c_2.
  • the conductor 262c is shown as having a two-layer structure of the conductor 262c_1 and the conductor 262c_2 in FIG. 13B, it may have a single-layer structure or a laminated structure of three or more layers.
  • the top surface of the conductor 262a matches the top surfaces of the conductor 262c and the insulator 285 in height.
  • a conductive material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, and copper atoms.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, and copper atoms.
  • a conductive material that has a function of suppressing the diffusion of oxygen for example, at least one of oxygen atoms and oxygen molecules).
  • the conductor 262a_1 and the conductor 262c_1 have a function of suppressing oxygen diffusion, the conductor 262a_2 and the conductor 262c_2 are prevented from being oxidized by the oxygen contained in the insulator 285 and the conductivity is reduced.
  • the conductive material having the function of suppressing oxygen diffusion it is preferable to use, for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, or ruthenium oxide.
  • the conductor 262a functions as a wiring, it is preferable to use a conductor with high conductivity.
  • the conductor 262a_2 can be made of a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 262a_2 may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the above conductive material. Note that the same applies to the conductor 262c_2.
  • an insulating substrate for example, an insulating substrate, a semiconductor substrate, or a conductive substrate may be used.
  • the insulating substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as an yttria-stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • a semiconductor substrate having an insulator region inside the semiconductor substrate described above such as an SOI (Silicon On Insulator) substrate.
  • the conductive substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • substrates containing metal nitrides, substrates containing metal oxides, and the like there are substrates in which an insulator substrate is provided with a conductor or a semiconductor, a semiconductor substrate in which a conductor or an insulator is provided, and a conductor substrate in which a semiconductor or an insulator is provided.
  • these substrates provided with elements may be used.
  • Elements provided on the substrate include capacitive elements, resistive elements, switch elements, light emitting elements, and memory elements.
  • insulator examples include oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, and metal nitride oxides having insulating properties.
  • Insulators with high dielectric constants include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, and silicon and hafnium. There are oxynitrides containing silicon and hafnium, and nitrides containing silicon and hafnium.
  • Insulators with low dielectric constants include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, Examples include silicon oxide or resin that has pores.
  • insulators that have the function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • lanthanum, neodymium, hafnium, or tantalum may be used in a single layer or in a laminated manner.
  • the insulator that functions as the gate insulator is preferably an insulator that has a region containing oxygen that is desorbed by heating.
  • the oxide 230 by forming a structure in which silicon oxide or silicon oxynitride having a region containing oxygen that is released by heating is in contact with the oxide 230, oxygen vacancies in the oxide 230 can be compensated for.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from the following, an alloy containing the above-mentioned metal elements as a component, an alloy containing a combination of the above-mentioned metal elements, or the like.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a plurality of conductive layers formed of the above materials may be stacked and used.
  • a layered structure may be used in which a material containing the metal element described above and a conductive material containing oxygen are combined.
  • a laminated structure may be used in which a material containing the aforementioned metal element and a conductive material containing nitrogen are combined.
  • a laminated structure may be used in which a material containing the aforementioned metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
  • the conductor that functions as the gate electrode should have a stacked structure that is a combination of a material containing the aforementioned metal element and a conductive material containing oxygen. is preferred. In this case, it is preferable to provide a conductive material containing oxygen on the channel forming region side. By providing a conductive material containing oxygen on the side of the channel formation region, oxygen released from the conductive material is easily supplied to the channel formation region.
  • a conductive material containing oxygen and a metal element contained in the metal oxide in which the channel is formed as the conductor functioning as the gate electrode.
  • a conductive material containing the aforementioned metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may also be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • FIG. 14B [Modified example of memory cell 100] Below, an example of a configuration different from the memory cell 100 shown in FIG. 13 will be described using FIG. 14B.
  • FIG. 14B is a cross-sectional view of a semiconductor device having a memory cell 100.
  • the memory cell 100 illustrated in FIG. 14B differs from the transistor 200 illustrated in FIG. 13 in that it includes an insulator 254a, an insulator 254b, an insulator 212, and an insulator 247.
  • the insulator 254a is located between the insulator 250a and the conductor 260. Specifically, the insulator 254a is provided in a recessed portion of the insulator 250a. Further, the insulator 254a is provided in contact with the side and bottom surfaces of the conductor 260. In this configuration, the insulator 254a can also be said to have a recess. Furthermore, the top of the insulator 254a matches the top of each of the insulators 275a and 250a in height.
  • the insulator 254a functions as part of the gate insulator.
  • As the insulator 254a it is preferable to use a barrier insulating film against hydrogen. Thereby, impurities such as hydrogen contained in the conductor 260 can be suppressed from diffusing into the oxide 230_2.
  • silicon nitride may be used as the insulator 254a.
  • silicon nitride formed by a PEALD method may be used as the insulator 254a.
  • the insulator 254a includes at least nitrogen and silicon.
  • the insulator 254a for example, aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride oxide, or the like may be used. Note that the insulator 254a only needs to be less permeable to hydrogen than, for example, the insulator 250a. Further, as the insulator 254a, for example, a material that is less permeable to hydrogen than the insulator 250a may be used.
  • the insulator 254a may further have barrier properties against oxygen. Thereby, oxygen contained in the insulator 250a can be suppressed from diffusing into the conductor 260.
  • the insulator 254a together with the insulator 275a, the insulator 250a, and the conductor 260, must be provided in the openings that the oxide 230 and the conductor 242a have.
  • the film thickness of the insulator 254a is thin.
  • the thickness of the insulator 254a is 0.1 nm or more and 5.0 nm or less, preferably 0.5 nm or more and 3.0 nm or less, and more preferably 1.0 nm or more and 3.0 nm or less. In this case, at least a portion of the insulator 254a only needs to have a region with the thickness described above.
  • the thickness of the insulator 254a is preferably thinner than the thickness of the insulator 250a. In this case, the insulator 254a only needs to have a region thinner than the insulator 250a at least in part.
  • the insulator 254b is arranged outside the oxide 230 and the conductor 242a (on the insulator 275b side) in a top view. Further, the insulator 254b is located between the insulator 250b and the insulator 274. Specifically, the insulator 254b is provided in contact with the upper surface of the insulator 250b. Further, the insulator 254b is provided in contact with the side and bottom surfaces of the insulator 274.
  • the insulator 254a and the insulator 254b are formed in the same process. Therefore, insulator 254a has the same insulating material as insulator 254b. Furthermore, the thickness of the insulator 254a is equal to the thickness of the insulator 254b.
  • the insulator 247 is located between the conductor 262a, the insulator 277c, the insulator 278, and the insulator 285. Further, the insulator 247 is located between the conductor 262c, the insulator 277b, the insulator 278, and the insulator 285. Further, the insulator 247 is provided so as to be in contact with the side surface of the conductor 262a or the conductor 262c.
  • the insulator 247 preferably functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the conductor 262a or the conductor 262c. Thereby, impurities such as hydrogen contained in the insulator 285 can be suppressed from diffusing into the oxide 230_2 via the conductor 262a or the conductor 262c.
  • an insulator that can be used for the insulator 254a may be used.
  • silicon nitride formed by a PEALD method may be used as the insulator 247.
  • the insulator 247 includes at least nitrogen and silicon.
  • an insulator made of the same material as the insulator 247 may be formed to cover the side surface of the region of the conductor 260 exposed from the insulator 276.
  • the insulator 212 is provided on a substrate (not shown) and is provided below the insulator 216 and the conductor 244.
  • the insulator 212 functions as an interlayer film.
  • the insulator 212 preferably functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the transistor 200 from the substrate side. By providing the insulator 212, impurities such as water and hydrogen can be suppressed from diffusing from the substrate side to the transistor 200 side.
  • an insulator that can be used for the above-mentioned insulator 254a may be used.
  • the insulator 212 it is preferable to use a nitride containing silicon, such as silicon nitride or silicon nitride oxide.
  • silicon nitride formed by sputtering may be used as the insulator 212.
  • silicon nitride with high density can be formed.
  • silicon nitride formed by a PEALD method or a CVD method may be further laminated on silicon nitride formed by a sputtering method.
  • FIGS. 15A1 to 22B2 A1 and B1 in each figure indicate a top view. Further, A2 and B2 in each figure are sectional views corresponding to the portions indicated by dashed lines A1-A2 in A1 and B1 in each figure, respectively. Note that in the top views A1 and B1 of each figure, some elements are omitted for clarity.
  • an insulating material for forming an insulator, a conductive material for forming a conductor, or a semiconductor material for forming a semiconductor is used by a plating method, a sputtering method, a CVD method, an MBE method, or a PLD method.
  • the film can be formed using an ALD method or the like as appropriate.
  • sputtering methods include an RF sputtering method that uses a high frequency power source as a sputtering power source, and a DC sputtering method that uses a direct current power source.
  • the DC sputtering method further includes a pulsed DC sputtering method in which the voltage applied to the electrodes is changed in a pulsed manner.
  • the RF sputtering method is mainly used when forming an insulating film
  • the DC sputtering method is mainly used when forming a metal conductive film.
  • the pulsed DC sputtering method is mainly used when forming a film of a compound such as an oxide, nitride, or carbide by a reactive sputtering method.
  • the CVD method can be classified into a plasma CVD (PECVD) method that uses plasma, a thermal CVD (TCVD) method that uses heat, a photo CVD (Photo CVD) method that uses light, and the like. Furthermore, it can be divided into a metal CVD (MCVD) method and a metal organic CVD (MOCVD) method depending on the raw material gas used.
  • PECVD plasma CVD
  • TCVD thermal CVD
  • Photo CVD Photo CVD
  • MCVD metal CVD
  • MOCVD metal organic CVD
  • the plasma CVD method can obtain high-quality films at relatively low temperatures. Further, since the thermal CVD method does not use plasma, it is a film forming method that can reduce plasma damage to the object to be processed. For example, wiring, electrodes, elements (transistors, capacitors, etc.) included in a semiconductor device may be charged up by receiving charges from plasma. At this time, the accumulated charges may destroy wiring, electrodes, elements, etc. included in the semiconductor device. On the other hand, in the case of a thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of semiconductor devices can be increased. Further, in the thermal CVD method, since plasma damage does not occur during film formation, a film with fewer defects can be obtained.
  • the ALD method a thermal ALD method in which a reaction between a precursor and a reactant is performed using only thermal energy, a PEALD method in which a plasma-excited reactant is used, or the like can be used.
  • the CVD method and ALD method are different from the sputtering method in which particles emitted from a target or the like are deposited. Therefore, this is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and is therefore suitable for coating the surface of an opening with a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film formation rate, it may be preferable to use it in combination with other film formation methods such as the CVD method, which has a fast film formation rate.
  • a film of any composition can be formed by changing the flow rate ratio of source gases.
  • the flow rate ratio of source gases by changing the flow rate ratio of source gases during film formation, it is possible to form a film whose composition changes continuously.
  • the time required for film formation is reduced because it does not require time for transport or pressure adjustment. can do. Therefore, it may be possible to improve the productivity of semiconductor devices.
  • a film of any composition can be formed by simultaneously introducing a plurality of different types of precursors.
  • a film of any composition can be formed by controlling the number of cycles for each precursor.
  • a substrate (not shown) is prepared, and an insulator 216 (not shown) is formed on the substrate.
  • the insulator 216 is preferably formed using a sputtering method. By using a sputtering method that does not require the use of molecules containing hydrogen in the film formation gas, the hydrogen concentration in the insulator 216 can be reduced.
  • silicon oxide is formed as the insulator 216 by pulsed DC sputtering using a silicon target in an atmosphere containing oxygen gas.
  • pulsed DC sputtering method it is possible to make the film thickness distribution more uniform and improve the sputter rate, film formation speed, and film quality.
  • the insulator 212 and the insulator 216 be formed continuously without being exposed to the atmosphere.
  • a multi-chamber type film forming apparatus may be used. Thereby, the insulator 212 and the insulator 216 can be formed while reducing hydrogen in the film, and furthermore, it is possible to suppress hydrogen from entering the film between each film forming process.
  • an opening is formed in the insulator 216.
  • the opening includes, for example, a groove and a slit. Further, an area in which an opening is formed may be referred to as an opening. Although wet etching may be used to form the openings, it is preferable to use dry etching for fine processing.
  • a capacitively coupled plasma (CCP) etching device having parallel plate electrodes can be used as the dry etching device.
  • a capacitively coupled plasma etching apparatus having parallel plate electrodes may have a configuration in which a high frequency voltage is applied to one electrode of the parallel plate electrodes.
  • a configuration may be adopted in which a plurality of different high frequency voltages are applied to one electrode of a parallel plate type electrode.
  • a configuration may be adopted in which a high frequency voltage of the same frequency is applied to each of the parallel plate type electrodes.
  • a configuration may be adopted in which high frequency voltages having different frequencies are applied to each of the parallel plate type electrodes.
  • a dry etching apparatus having a high-density plasma source can be used.
  • the dry etching device having a high-density plasma source for example, an inductively coupled plasma (ICP) etching device or the like can be used.
  • ICP inductively coupled plasma
  • an insulator that functions as an etching stopper film when etching the insulator 216 to form an opening in contact with the lower surface of the insulator 216.
  • silicon oxide or silicon oxynitride is used for the insulator 216 that forms the opening
  • silicon nitride, aluminum oxide, or hafnium oxide is preferably used for the insulator.
  • an insulator 212 shown in FIG. 14B may be provided as the insulator. In other words, the insulator 212 preferably has this function.
  • the conductive film desirably includes a conductor having a function of suppressing oxygen permeation.
  • a conductor having a function of suppressing oxygen permeation For example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used. Alternatively, it may be a laminated film of a conductor having a function of suppressing oxygen permeation and tantalum, tungsten, titanium, molybdenum, aluminum, copper, or a molybdenum-tungsten alloy.
  • a titanium nitride film is formed as a conductive film that becomes the conductor 244_1.
  • oxidation of the conductor 244_2 by the insulator 216 or the like can be suppressed. Further, even if a metal that easily diffuses, such as copper, is used as the conductor 244_2, the metal can be prevented from diffusing out from the conductor 244_1.
  • a conductive film that will become the conductor 244_2 is formed.
  • the conductive film tantalum, tungsten, titanium, molybdenum, aluminum, copper, molybdenum-tungsten alloy, or the like can be used.
  • a tungsten film is formed as the conductive film.
  • part of the conductive film that will become the conductor 244_1 and the conductive film that will become the conductor 244_2 are removed, and the insulator 216 is exposed.
  • the conductor 244_1 and the conductor 244_2 remain only in the opening formed in the insulator 216, thereby forming the conductor 244 (the conductor 244_1 and the conductor 244_2).
  • part of the insulator 216 may be removed by the CMP process.
  • an oxide film 230_1A, an oxide film 230_2A, and an oxide film 230_3A are sequentially formed on the insulator 216 and the conductor 244 (see FIGS. 15A1 and 15A2). Note that the oxide film 230_1A, the oxide film 230_2A, and the oxide film 230_3A are preferably formed continuously without being exposed to the atmospheric environment.
  • the film By forming the film without exposing it to the atmosphere, it is possible to prevent impurities or moisture from the atmospheric environment from adhering to the oxide film 230_1A and the oxide film 230_2A, and the interface between the oxide film 230_1A and the oxide film 230_2A and The vicinity thereof, the interface between the oxide film 230_2A and the oxide film 230_3A, and the vicinity thereof can be kept clean.
  • oxide film 230_1A, oxide film 230_2A, and oxide film 230_3A by a sputtering method, oxygen or a mixed gas of oxygen and a noble gas is used as the sputtering gas.
  • oxygen or a mixed gas of oxygen and a noble gas is used as the sputtering gas.
  • a target such as the above In-M-Zn oxide can be used.
  • the target when forming metal oxide films to which nitrogen is added as the oxide film 230_1A and the oxide film 230_3A by a sputtering method, by forming the films with nitrogen gas included in the sputtering gas, the target does not contain nitrogen. However, a metal oxide film doped with nitrogen can be formed. When forming a metal oxide film by adding nitrogen gas, the higher the nitrogen flow rate ratio, the higher the carrier mobility of the metal oxide film can be.
  • the nitrogen flow rate ratio can be appropriately set in the range of 10% or more and 100% or less depending on the characteristics required for the oxide 230_1 and the oxide 230_3.
  • the sputtering gas can be a mixed gas of nitrogen gas and argon gas.
  • the sputtering gas may be a mixed gas of nitrogen gas and oxygen gas, or may be a mixed gas of nitrogen gas, oxygen gas, and argon gas.
  • the sputtering gas for the oxide film 230_1A contains oxygen gas
  • part of the oxygen contained in the sputtering gas may be supplied to the insulator 216. Therefore, the proportion of oxygen contained in the sputtering gas may be 70% or more, preferably 80% or more, and more preferably 100%.
  • the above sputtering gas is preferably highly purified.
  • the oxygen gas, nitrogen gas, or argon gas used as the sputtering gas has a high purity with a dew point of -40°C or lower, preferably -80°C or lower, more preferably -100°C or lower, and even more preferably -120°C or lower.
  • the oxidized gas it is possible to prevent moisture and the like from being taken into the metal oxide film as much as possible.
  • the oxide film 230_2A is formed by a sputtering method, if the proportion of oxygen contained in the sputtering gas is more than 30% and less than 100%, preferably more than 70% and less than 100%, an oxygen-excess type oxide semiconductor is formed. is formed.
  • a transistor using an oxygen-rich oxide semiconductor in a channel formation region has relatively high reliability.
  • one embodiment of the present invention is not limited thereto.
  • an oxygen-deficient oxide semiconductor is formed when the proportion of oxygen contained in the sputtering gas is set to 1% or more and 30% or less, preferably 5% or more and 20% or less.
  • Ru A transistor using an oxygen-deficient oxide semiconductor in a channel formation region can achieve relatively high field-effect mobility. Furthermore, by performing film formation while heating the substrate, the crystallinity of the oxide film can be improved.
  • the method of forming the oxide film 230_3A refer to the method of forming the oxide film 230_1A.
  • the oxide film 230_1A, the oxide film 230_2A, and the oxide film 230_3A by a sputtering method without exposing them to the atmosphere.
  • a multi-chamber type film forming apparatus may be used. Thereby, it is possible to suppress hydrogen from being mixed into the oxide film 230_1A, the oxide film 230_2A, and the oxide film 230_3A between the respective film forming steps.
  • the oxide film 230_2A is formed by switching the type of gas introduced into the sputtering apparatus, that is, by stopping the introduction of nitrogen.
  • the oxide film 230_3A is formed by switching the type of gas introduced into the sputtering apparatus, that is, by introducing nitrogen.
  • metal oxide films doped with nitrogen are formed by sputtering as the oxide film 230_1A and the oxide film 230_3A.
  • each oxide film may be formed according to the characteristics required for the oxide 230_1, the oxide 230_2, and the oxide 230_3 by appropriately selecting the film formation conditions and the atomic ratio.
  • the heat treatment may be performed at a temperature range in which the oxide film 230_1A, the oxide film 230_2A, and the oxide film 230_3A do not become polycrystallized, and may be performed at a temperature of 250° C. or more and 650° C. or less, preferably 400° C. or more and 600° C. or less.
  • the heat treatment is performed in an atmosphere of nitrogen gas or inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas.
  • the oxygen gas content may be about 20%.
  • the heat treatment may be performed under reduced pressure.
  • heat treatment is performed in an atmosphere of nitrogen gas or inert gas, and then heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas to compensate for the desorbed oxygen. It's okay.
  • the gas used in the heat treatment is preferably highly purified.
  • the amount of water contained in the gas used in the heat treatment may be 1 ppb or less, preferably 0.1 ppb or less, and more preferably 0.05 ppb or less.
  • the heat treatment is performed at a temperature of 400° C. for 1 hour with a flow rate ratio of nitrogen gas and oxygen gas of 4:1.
  • Such heat treatment containing oxygen gas can reduce impurities such as carbon, water, and hydrogen in the oxide film 230_2A.
  • impurities such as carbon, water, and hydrogen in the oxide film 230_2A.
  • the crystallinity of the oxide film 230_2A can be improved and a denser and more precise structure can be obtained.
  • the crystal region in the oxide film 230_2A can be increased, and in-plane variations in the crystal region in the oxide film 230_2A can be reduced. Therefore, in-plane variations in electrical characteristics of the transistor 200 can be reduced.
  • the hydrogen concentrations in the insulator 216 and the oxide film 230_2A can be reduced.
  • the oxide 230_2 formed from the oxide film 230_2A functions as a channel formation region of the transistor 200. Therefore, the transistor 200 including the oxide 230_2 with reduced hydrogen concentration is preferable because it has good reliability.
  • a conductive film 242A is formed on the oxide film 230_3A (see FIGS. 15A1 and 15A2).
  • a tantalum nitride film may be formed as the conductive film 242A using a sputtering method.
  • heat treatment may be performed before forming the conductive film 242A.
  • the heat treatment may be performed under reduced pressure to continuously form the conductive film 242A without exposing it to the atmosphere.
  • moisture and hydrogen adsorbed on the surface of the oxide film 230_3A are removed, and the moisture concentration and hydrogen concentration in the oxide film 230_1A, the oxide film 230_2A, and the oxide film 230_3A are further reduced. can be done.
  • the temperature of the heat treatment is preferably 100°C or more and 400°C or less. In this embodiment, the temperature of the heat treatment is 200°C.
  • an insulating film 291A is formed on the conductive film 242A (see FIGS. 15A1 and 15A2). It is preferable to use an insulating film that has a function of suppressing oxygen permeation as the insulating film 291A.
  • an aluminum oxide film or a silicon nitride film may be formed by sputtering.
  • the conductive film 242A and the insulating film 291A are preferably formed by a sputtering method without being exposed to the atmosphere.
  • a multi-chamber type film forming apparatus may be used.
  • the conductive film 242A and the insulating film 291A can be formed while reducing hydrogen in the films, and furthermore, it is possible to suppress hydrogen from being mixed into the films between each film forming process.
  • the film serving as the hard mask may also be continuously formed without being exposed to the atmosphere.
  • the oxide film 230_1A, oxide film 230_2A, oxide film 230_3A, conductive film 242A, and insulating film 291A are processed into a hollow cylindrical shape, and the oxides 230 (oxide 230_1, oxide 230_2, and oxide 230_3), a conductor 242a, and an insulator 291.
  • the oxide 230_1, the oxide 230_2, the oxide 230_3, the conductor 242a, and the insulator 291 are formed so as to at least partially overlap with the conductor 244.
  • a dry etching method or a wet etching method can be used for the above processing.
  • the resist is first exposed through a mask.
  • a resist mask is formed by removing or leaving the exposed area using a developer.
  • a conductor, semiconductor, insulator, or the like can be processed into a desired shape.
  • a resist mask may be formed by exposing a resist using KrF excimer laser light, ArF excimer laser light, EUV light, or the like.
  • a liquid immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • an electron beam or an ion beam may be used instead of the light described above.
  • the resist mask can be removed by performing dry etching treatment such as ashing, wet etching treatment, wet etching treatment after dry etching treatment, or dry etching treatment after wet etching treatment.
  • a hard mask made of an insulator or a conductor may be used under the resist mask.
  • a hard mask an insulating film or a conductive film serving as a hard mask material is formed on the conductive film 242A, a resist mask is formed thereon, and the hard mask material is etched to form a hard mask in a desired shape. can do.
  • Etching of the conductive film 242A and the like may be performed after removing the resist mask, or may be performed with the resist mask left. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching after etching the conductive film 242A and the like.
  • the material of the hard mask does not affect the subsequent process or can be used in the subsequent process, it is not necessarily necessary to remove the hard mask.
  • the insulator 291 is used as a hard mask.
  • oxide 230 oxide 230_1, oxide 230_2, and oxide 230_3
  • the conductor 242a and the insulator 291 having a hollow cylindrical shape using a lithography method will be described.
  • a resist mask 292 is formed on the insulating film 291A (see FIGS. 15A1 and 15A2).
  • the resist mask 292 is provided in a region where at least a portion of the resist mask 292 overlaps the conductor 244.
  • top surface shape of the resist mask 292 is circular, it is not limited to this.
  • the top surface may be elliptical, or polygonal such as a triangle or a quadrangle.
  • the corners of the polygonal shape may be rounded.
  • the resist mask 292 can be formed, for example, by exposing a resist to light through a mask and removing or leaving the exposed area using a developer. Note that the resist mask 292 may be shrunk by isotropic etching using oxygen plasma. Shrinking a resist mask is sometimes called resist slimming or resist trimming. By shrinking the resist mask 292, the resist mask 292 can be made finer.
  • the resist mask 292 can be used, for example, by exposing the resist through a mask capable of forming a line pattern, and then exposing the resist again through the mask rotated by 90 degrees on the Z axis, so that the exposed area is It may be formed by removing or remaining using a developer. Through this processing, the upper surface of the resist mask 292 has a rounded corner or a circular shape.
  • the above-mentioned multi-patterning technique may be used to form the resist mask 292.
  • a multi-patterning technique is used to form a resist mask with a line pattern extending in the X direction
  • a multi-patterning technique is used to form a resist mask with a line pattern extending in the Y direction.
  • the resist mask 292 may be formed by processing a line pattern resist mask. Through this processing, the upper surface shape of the resist mask 292 becomes a shape with rounded corners or a circular shape.
  • an insulating film 293A is formed on the resist mask 292 (see FIGS. 15A1 and 15A2).
  • the thickness of the insulating film 293A corresponds to the width H1 shown in FIG. 13D. Therefore, the thickness of the insulating film 293A may be appropriately set according to the design of the transistor 200.
  • the insulating film 293A is anisotropically etched to form the insulator 293 (see FIGS. 15B1 and 15B2).
  • a dry etching method may be used as the anisotropic etching of the insulating film 293A.
  • An insulator 293 is formed on the side surface of the resist mask 292 by anisotropically etching the insulating film 293A. In other words, the insulator 293 can be called a sidewall.
  • the resist mask 292 is removed (see FIGS. 15B1 and 15B2).
  • an insulator 293 remains on the insulating film 291A.
  • the top surface shape of the opening of the insulator 293 corresponds to the top surface shape of the resist mask 292.
  • the top surface of the resist mask 292 is circular
  • the top surface of the insulator 293 is hollow cylindrical, as shown in FIG. 15B1.
  • the top surface of the resist mask 292 has the above-described elliptical shape
  • the top surface of the insulator 293 has a hollow elliptical shape.
  • the top surface of the insulator 293 has a hollow polygonal shape with rounded corners.
  • part of the insulating film 291A, part of the conductive film 242A, part of the oxide film 230_3A, part of the oxide film 230_2A, and part of the oxide film 230_1A are covered with the insulator. Processing is performed until the upper surfaces of the conductor 216 and the conductor 244 are exposed (see FIGS. 16A1 and 16A2).
  • a dry etching method or a wet etching method can be used for the above processing. Processing by dry etching is suitable for microfabrication.
  • the insulating film 291A, the conductive film 242A, the oxide film 230_3A, the oxide film 230_2A, and the oxide film 230_1A may be processed under different conditions.
  • the insulator 291, the conductor 242a, and the oxide 230 (oxide 230_3, oxide 230_2, and oxide 230_1) whose top surface shape is the same or approximately the same as the top surface shape of the insulator 293 are formed. (See FIGS. 16A1 and 16A2). That is, in a top view, the ends of the insulator 291, the conductor 242a, and the oxide 230 coincide. Further, each of the oxide 230, the conductor 242a, and the insulator 291 has a hollow cylindrical shape. Note that, as described above, the top surface shapes of the oxide 230, the conductor 242a, and the insulator 291 correspond to the top surface shape of the resist mask 292. Therefore, the hollow cylindrical shape described above can be changed as appropriate depending on the top surface shape of the resist mask 292.
  • the above is an example of a method for forming the oxide 230, the conductor 242a, and the insulator 291 each having a hollow cylindrical shape using a lithography method.
  • the side surfaces of the oxide 230 and the conductor 242a be perpendicular to the upper surface of the insulator 216.
  • the configuration is not limited to the above configuration, and the side surfaces of the oxide 230 and the conductor 242a may have a tapered shape, as described using FIG. 11A.
  • the side surface By tapering the side surface, the coverage of the insulating film, which will become the insulator 275a, can be improved in subsequent steps, and defects such as cavities can be reduced.
  • impurities may adhere to the side surfaces of the oxide 230, the conductor 242a, and the insulator 291, or may diffuse into the interior thereof.
  • a step of removing such impurities may be performed.
  • impurities include hafnium, aluminum, silicon, tantalum, fluorine, and chlorine.
  • a cleaning process is performed to remove impurities that adhered to the side surfaces of the oxide 230 during the etching process described above.
  • the cleaning method include wet cleaning using a cleaning liquid (also referred to as wet etching treatment), plasma treatment using plasma, cleaning by heat treatment, and the like, and the above cleaning may be performed in an appropriate combination. Note that the groove portion may become deeper due to the cleaning treatment.
  • wet cleaning may be performed using an aqueous solution of ammonia water, oxalic acid, phosphoric acid, or hydrofluoric acid diluted with carbonated water or pure water, pure water, carbonated water, or the like.
  • ultrasonic cleaning may be performed using an aqueous solution of these, pure water, or carbonated water.
  • these cleanings may be performed in an appropriate combination.
  • an aqueous solution of hydrofluoric acid diluted with pure water may be referred to as diluted hydrofluoric acid
  • an aqueous solution of ammonia water diluted with pure water may be referred to as diluted ammonia water.
  • concentration, temperature, etc. of the aqueous solution may be adjusted as appropriate depending on the impurities to be removed, the configuration of the semiconductor device to be cleaned, etc.
  • the ammonia concentration of the diluted ammonia water may be 0.01% or more and 5% or less, preferably 0.1% or more and 0.5% or less.
  • the concentration of hydrogen fluoride in the diluted hydrofluoric acid may be 0.01 ppm or more and 100 ppm or less, preferably 0.1 ppm or more and 10 ppm or less.
  • a frequency of 200 kHz or more, preferably 900 kHz or more for ultrasonic cleaning. By using this frequency, damage to the oxide 230 and the like can be reduced.
  • the above-mentioned cleaning process may be performed multiple times, and the cleaning liquid may be changed for each cleaning process.
  • the first cleaning process may be performed using diluted hydrofluoric acid or diluted aqueous ammonia
  • the second cleaning process may be performed using pure water or carbonated water.
  • a heat treatment may be performed after the above etching or after the above cleaning.
  • the heat treatment may be performed at a temperature of 100°C or higher and 450°C or lower, preferably 350°C or higher and 400°C or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere. Thereby, oxygen can be supplied to the oxide 230_2, and oxygen vacancies can be reduced. Further, by performing such heat treatment, the crystallinity of the oxide 230_2 can be improved. Further, the heat treatment may be performed under reduced pressure. Alternatively, after heat treatment in an oxygen atmosphere, heat treatment may be performed continuously in a nitrogen atmosphere without being exposed to the atmosphere.
  • an insulating film 275A is formed on the insulator 216, the conductor 244, and the insulator 291 (see FIGS. 16B1 and 16B2).
  • the insulating film 275A is formed to cover the oxide 230, the conductor 242a, and the insulator 291.
  • the insulating film 275A is preferably formed using the ALD method. As described above, the insulating film 275A is preferably formed to have a small thickness, and it is necessary to reduce variations in the film thickness.
  • the ALD method is a film forming method in which a precursor and a reactant (such as an oxidizing agent) are introduced alternately, and the film thickness can be adjusted by the number of times this cycle is repeated. Film thickness can be adjusted. Further, as shown in FIGS. 16B1 and 16B2, the insulating film 275A coats the side surfaces of the openings formed in the oxide 230, the conductor 242a, and the insulator 291, and the upper surfaces of the conductor 244 and the insulator 216.
  • the insulating film 275A can be formed with good coverage over the opening.
  • ozone (O 3 ), oxygen (O 2 ), water (H 2 O), or the like can be used as an oxidizing agent.
  • oxygen (O 2 ), or the like can be used as an oxidizing agent that does not contain hydrogen, hydrogen that diffuses into the oxide 230 can be reduced.
  • an insulating film that has a function of suppressing oxygen permeation is preferable to use as the insulating film 275A.
  • an aluminum oxide film may be formed as the insulating film 275A using an ALD method.
  • the oxide 230 and the conductor 242a can be covered with the insulating film 275A having the function of suppressing oxygen diffusion. This can suppress direct diffusion of oxygen from the insulator 274 and the like into the oxide 230 and the conductor 242a in a later step.
  • microwave treatment may be performed in an atmosphere containing oxygen.
  • microwave processing refers to processing using, for example, a device having a power source that generates high-density plasma using microwaves.
  • microwave refers to electromagnetic waves having a frequency of 300 MHz or more and 300 GHz or less.
  • the microwave processing device that has a power source that generates high-density plasma using microwaves, for example.
  • the frequency of the microwave processing device may be 300 MHz or more and 300 GHz or less, preferably 2.4 GHz or more and 2.5 GHz or less, for example, 2.45 GHz.
  • the power of the power source for applying microwaves of the microwave processing device may be set to 1000 W or more and 10000 W or less, preferably 2000 W or more and 5000 W or less.
  • the microwave processing apparatus may have a power source for applying RF to the substrate side. Furthermore, by applying RF to the substrate side, oxygen ions generated by high-density plasma can be efficiently guided into the oxide 230_2.
  • the above microwave treatment is preferably performed under reduced pressure, and the pressure may be 10 Pa or more and 1000 Pa or less, preferably 300 Pa or more and 700 Pa or less.
  • the processing temperature may be 750°C or lower, preferably 500°C or lower, for example about 400°C.
  • heat treatment may be performed continuously without exposing to outside air.
  • the temperature may be 100°C or more and 750°C or less, preferably 300°C or more and 500°C or less.
  • the microwave treatment may be performed using oxygen gas and argon gas.
  • the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is greater than 0% and less than or equal to 100%, preferably greater than 0% and less than or equal to 50%, more preferably greater than or equal to 10% and less than or equal to 40%, and even more preferably 10%. % or more and 30% or less.
  • the carrier concentration in the oxide 230_2 can be reduced.
  • oxygen gas By performing microwave treatment in an atmosphere containing oxygen, oxygen gas can be turned into plasma using microwaves or high frequency waves such as RF, and the oxygen plasma can act on the oxide 230_2.
  • the oxide 230_2 can also be irradiated with microwaves or high frequency waves such as RF. That is, the oxide 230_2 can be subjected to microwaves, high frequency waves such as RF, oxygen plasma, or the like.
  • V OH in the oxide 230_2 can be separated and hydrogen can be removed from the oxide 230_2.
  • V OH contained in the oxide 230_2 can be reduced. Therefore, oxygen vacancies and V OH in the oxide 230_2 can be reduced, and the carrier concentration can be lowered.
  • the oxygen vacancies in the oxide 230_2 are further reduced and carriers are The concentration can be reduced.
  • an insulating film 275A having barrier properties against oxygen is provided in contact with the side surface of the conductor 242a. Thereby, formation of an oxide film on the side surface of the conductor 242a due to microwave treatment can be suppressed.
  • the film quality of the insulating film 275A can be improved, the reliability of the transistor 200 is improved.
  • an insulating film 250A is formed on the insulating film 275A (see FIGS. 16B1 and 16B2).
  • the insulating film 250A is preferably formed using an insulator that has a function of suppressing oxygen diffusion. With such a configuration, oxidation of the conductor 260 due to oxygen contained in the oxide 230 can be suppressed.
  • a hafnium oxide film may be formed as the insulating film 250A using a thermal ALD method.
  • the insulating film 275A and the insulating film 250A be formed successively without being exposed to the atmospheric environment.
  • the film without exposing it to the atmosphere, it is possible to prevent impurities or moisture from the atmospheric environment from adhering to the insulating film 275A, and to keep the interface between the insulating film 275A and the insulating film 250A and its vicinity clean. be able to.
  • an insulating film 274A is formed on the insulating film 250A (see FIGS. 16B1 and 16B2).
  • a silicon oxide film may be formed as the insulating film 274A using a sputtering method.
  • a sputtering method that does not require the use of molecules containing hydrogen in the film formation gas, the hydrogen concentration in the insulating film 274A can be reduced.
  • heat treatment may be performed before forming the insulating film 274A.
  • a silicon oxide film is formed as the insulating film 274A by a CVD method.
  • the insulating film 274A, the insulating film 250A, and the insulating film 275A are processed by CMP processing until the insulator 291 is exposed.
  • an insulator 274 and an insulator 274c are formed from the insulating film 274A
  • an insulator 250a and an insulator 250b are formed from the insulating film 250A
  • an insulator 275a and an insulator 275b are formed from the insulating film 275A. (See FIGS. 17A1 and 17A2).
  • each of the oxide 230, the conductor 242a, and the insulator 291 has a hollow cylindrical shape. That is, the laminate of the oxide 230, the conductor 242a, and the insulator 291 has a hollow cylindrical shape.
  • the insulator 275a is provided in contact with the inner wall of the hollow part of the laminate, the top surface of the insulator 216, and the top surface of the conductor 244, and the insulator 250a is provided in contact with the inner wall and bottom surface of the recess formed in the insulator 275a.
  • the insulator 274c is provided so as to fill the recess formed in the insulator 250a.
  • the insulator 275b is provided in contact with the outer side surface of the laminate, the top surface of the insulator 216, and the top surface of the conductor 244. Further, the insulator 250b is provided in contact with the upper surface of the insulator 275b, and the insulator 274 is provided in contact with the upper surface of the insulator 250b.
  • a part of the upper surface of the insulator 291 may be removed by the above CMP process.
  • the top surface of the insulator 274 matches the top surfaces of the insulator 291 and the insulator 274c in height. Furthermore, the heights of the tops of the insulators 250a, 250b, 275a, and 275b are the same.
  • the insulator 291 is removed to expose the upper surface of the conductor 242a (see FIGS. 17B1 and 17B2). It is preferable to use a dry etching method or a wet etching method to remove the insulator 291.
  • the conductor 246b and the conductor 246c By removing the insulator 291, the upper surface of the conductor 242a can be exposed in a self-aligned manner. Therefore, the conductor 246b and the conductor 246c, which will be formed later, can be arranged to reliably contact the conductor 242a without alignment. Note that when removing the insulator 291 by etching, it is preferable to use etching conditions with a high selectivity so that the insulator 274c is not removed by the etching. This allows the insulator 274c to remain after the insulator 291 is removed.
  • a conductive film to become the conductor 246b and the conductor 246c, and an insulating film to become the insulator 277b and the insulator 277c are sequentially formed.
  • a part of the conductive film and a part of the insulating film are processed by a lithography method (FIGS. 18A1 and 18A2).
  • a conductor 246b, a conductor 246c, an insulator 277b, and an insulator 277c can be formed.
  • convex shaped portions are formed in a region of the conductor 246b overlapping with the conductor 242a and a region of the conductor 246c overlapping with the conductor 242a. Note that although wet etching may be used for the processing, it is preferable to use dry etching for fine processing.
  • an insulating film that will become the insulator 278 is formed on the insulator 277b, the insulator 277c, the insulator 274, and the like.
  • the insulating film may be formed using the same material as the insulating films forming the insulator 277b and the insulator 277c, or may be formed using a different material.
  • the insulating film that will become the insulator 278 is processed by CMP until the insulator 277b and the insulator 277c are exposed.
  • CMP chemical vapor deposition
  • an insulator 278 whose upper surface is planarized is formed. Note that part of the upper surfaces of the insulator 277b and the insulator 277c may be removed by the CMP process.
  • openings are formed in the regions of the insulator 278 that overlap with the insulators 274c, 250a, and 275a (see FIGS. 18B1 and 18B2). Note that when forming the resist mask 292 using the multi-patterning technique described above, the multi-patterning technique described above is also used when forming an opening in the insulator 278.
  • an insulating film 276A is formed on the insulator 274c, the insulator 250a, the insulator 275a, the insulator 277b, the insulator 277c, and the insulator 278 (see FIGS. 19A1 and 19A2).
  • the insulating film 276A is preferably formed using an ALD method.
  • the insulating film 276A needs to be formed on the bottom and side surfaces of the opening formed in the insulator 278 with good coverage. Since the ALD method can deposit a layer of atoms one by one on the bottom and side surfaces of the opening, the insulating film 276A can be formed with good coverage over the opening.
  • a silicon nitride film is formed as the insulating film 276A by the PEALD method.
  • the insulating film 276A is anisotropically etched to form the insulator 276 (see FIGS. 19B1 and 19B2).
  • a dry etching method may be used as the anisotropic etching.
  • a dry etching method may be used as the anisotropic etching.
  • the insulator 274c is removed (see FIGS. 20A1 and 20A2). Dry etching or wet etching may be used to remove the insulator 274c.
  • etching conditions with a high selectivity so that the insulator 250a and the insulator 276 are not removed by the etching. Thereby, after removing the insulator 274c, the insulator 250a and the insulator 276 can remain.
  • a conductive film 260_1A and a conductive film 260_2A are sequentially formed (see FIGS. 20B1 and 20B2).
  • a titanium nitride film is formed as the conductive film 260_1A using an ALD method
  • a tungsten film is formed as the conductive film 260_2A using a CVD method.
  • the conductive film 260_1A and the conductive film 260_2A are processed by CMP until the insulator 277b, the insulator 277c, and the insulator 278 are exposed, thereby forming the conductor 260 (see FIGS. 21A1 and 21A2). ).
  • the conductor 260 is arranged so as to fill the opening of the insulator 276 and the recess of the insulator 250a. That is, the conductor 260 is arranged so as to fill the opening formed in the oxide 230 via the insulator 275a and the insulator 250a.
  • the conductor 260 is formed by partially remaining the conductive film 260_1A in the opening of the insulator 276 and the recess of the insulator 250a, but the present invention is not limited to this.
  • part of the conductive film 260_1A and part of the conductive film 260_2A remain in the opening of the insulator 276 and the recessed part of the insulator 250a.
  • the conductor 260 has a laminated structure of a first conductor formed from the conductive film 260_1A and a second conductor formed from the conductive film 260_2A.
  • FIG. 21A2 when only the conductive film 260_1A is left in the opening of the insulator 276 and the recess of the insulator 250a, it is not necessary to form the conductive film 260_2A.
  • part of the insulator 277b, part of the insulator 277c, and part of the insulator 278 may be removed.
  • an opening reaching the conductor 246c is formed in the insulator 277c.
  • a conductive film that will become the conductor 256 is formed.
  • CMP treatment a portion of the conductive film is removed to expose the insulator 277b, the insulator 277c, and the insulator 278.
  • a conductor 256 is formed in the opening (see FIGS. 21B1 and 21B2). Note that a portion of the insulator 277b, a portion of the insulator 277c, and a portion of the insulator 278 may be removed by the CMP process.
  • an insulator 285 is formed on the insulator 276, the insulator 277b, the insulator 277c, the insulator 278, the conductor 260, and the conductor 256 (see FIGS. 22A1 and 22A2).
  • the insulator 285 is preferably formed using a sputtering method. By using a sputtering method that does not require the use of molecules containing hydrogen in the film formation gas, the hydrogen concentration in the insulator 285 can be reduced.
  • a silicon oxide film is formed as the insulator 285 by a sputtering method.
  • an opening is formed in the insulator 285 (see FIGS. 22B1 and 22B2).
  • the opening By forming the opening, at least the top surface of the insulator 276, the top surface of the conductor 256, and the top surface of the conductor 260 are exposed.
  • wet etching may be used to form the openings, it is preferable to use dry etching for fine processing. Note that when forming the opening in the insulator 285, a part of the insulator 276 may be removed.
  • a conductive film to become the conductor 262a_1 and the conductor 262c_1, and a conductive film to become the conductor 262a_2 and the conductor 262c_2 are sequentially formed.
  • a titanium nitride film is formed using an ALD method as a conductive film that becomes the conductor 262a_1 and the conductor 262c_1
  • a tungsten film is formed using a CVD method as a conductive film that becomes the conductor 262a_2 and the conductor 262c_2.
  • the conductive films that will become the conductor 262a_1 and the conductor 262c_1, and the conductive films that will become the conductor 262a_2 and the conductor 262c_2 are processed until the insulator 285 is exposed.
  • the conductor 262a (conductor 262a_1 and conductor 262a_2) and the conductor 262c (conductor 262c_1 and conductor 262c_2) are formed (see FIGS. 22B1 and 22B2).
  • the conductor 260, the conductor 262a_1, and the conductor 262c_1 are formed of the same material, it may be difficult to clearly detect the boundaries between the conductor 260, the conductor 262a_1, and the conductor 262c_1. .
  • a semiconductor device having the transistor 200 shown in FIGS. 13A to 13D can be manufactured.
  • a transistor 200 can be manufactured by using the method for manufacturing a semiconductor device described in this embodiment.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device with less variation in electric characteristics of transistors can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device having good electrical characteristics can be provided.
  • a semiconductor device with a large on-state current can be provided.
  • a memory device of one embodiment of the present invention is a memory device (hereinafter sometimes referred to as an OS memory device) to which a transistor using an oxide semiconductor (hereinafter sometimes referred to as an OS transistor) is applied. .
  • FIG. 23A shows an example of the configuration of an OS memory device.
  • the memory device 1400 includes a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 is a circuit that has a function of writing data into the memory cells included in the memory cell array 1470 and reading data from the memory cells included in the memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 includes, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging the wiring.
  • the sense amplifier has a function of amplifying data signals read from memory cells. Note that the above wiring is a wiring connected to a memory cell included in the memory cell array 1470, and will be described in detail later.
  • the amplified data signal is output to the outside of the storage device 1400 as a data signal RDATA via the output circuit 1440.
  • the row circuit 1420 includes, for example, a row decoder, a word line driver circuit, etc., and can select a row to be accessed.
  • the storage device 1400 is supplied with a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 as power supply voltages from the outside. Furthermore, control signals (CE, WE, RES), address signal ADDR, and data signal WDATA are input to the storage device 1400 from the outside. Address signal ADDR is input to the row decoder and column decoder, and data signal WDATA is input to the write circuit.
  • VSS low power supply voltage
  • VDD high power supply voltage
  • VIL high power supply voltage
  • the control logic circuit 1460 processes control signals (CE, WE, RES) input from the outside to generate control signals for the row decoder and column decoder.
  • Control signal CE is a chip enable signal
  • control signal WE is a write enable signal
  • control signal RES is a read enable signal.
  • the signals processed by the control logic circuit 1460 are not limited to these, and other control signals may be input as necessary.
  • the memory cell array 1470 has a plurality of memory cells MC arranged in rows and columns and a plurality of wirings. Note that the number of wires connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cells MC, the number of memory cells MC in one column, and the like. Further, the number of wires connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cells MC, the number of memory cells MC in one row, and the like.
  • FIG. 23A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane
  • the present embodiment is not limited to this.
  • a memory cell array 1470 may be provided over a part of the peripheral circuit 1411.
  • a sense amplifier may be provided so as to overlap below the memory cell array 1470.
  • FIGS. 24A and 24B A configuration example of a memory cell that can be applied to the above-described memory cell MC will be described using FIGS. 24A and 24B.
  • FIG. 24A shows an example of the circuit configuration of a two-transistor gain cell type memory cell.
  • Memory cell 1471 shown in FIG. 24A includes a transistor M1 and a transistor M2. Note that the transistor M1 and the transistor M2 are transistors with a single gate structure.
  • the first terminal of the transistor M1 is connected to the gate of the transistor M2, the second terminal of the transistor M1 is connected to the wiring BIL, and the gate of the transistor M1 is connected to the wiring WOL.
  • a first terminal of the transistor M2 is connected to the wiring SL, and a second terminal of the transistor M2 is connected to the wiring BIL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the gate capacitance of the transistor M2 is used as a storage capacitor.
  • the memory cell 1471 can be said to be a capacitorless memory cell. Therefore, it can also be said to be a gain cell type memory cell with two transistors and zero capacitive elements.
  • the memory cell 100 shown in FIG. 2 or the memory cell 100 shown in FIG. 13 can be applied as the memory cell 1471 shown in FIG. 24A.
  • the transistor M1 corresponds to the transistor 200a
  • the transistor M2 corresponds to the transistor 200b.
  • the wiring BIL corresponds to the conductor 244
  • the wiring WOL corresponds to the conductor 262a
  • the wiring SL corresponds to the conductor 246b.
  • FIG. 24B shows another circuit configuration example of a two-transistor gain cell type memory cell.
  • Memory cell 1472 shown in FIG. 24B includes a transistor M1 and a transistor M2. Note that the transistor M1 and the transistor M2 are transistors with a single gate structure.
  • the first terminal of the transistor M1 is connected to the gate of the transistor M2, the second terminal of the transistor M1 is connected to the wiring WBL, and the gate of the transistor M1 is connected to the wiring WOL.
  • a first terminal of the transistor M2 is connected to the wiring SL, and a second terminal of the transistor M2 is connected to the wiring RBL.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the memory cell 1472 uses the gate capacitance of the transistor M2 as a storage capacitor.
  • an OS transistor By turning off the transistor M1, the charge at the node where one of the source and drain of the transistor M1 and the gate of the transistor M2 are electrically connected is kept for a very long time. It becomes possible to hold the Therefore, it is possible to realize a nonvolatile memory cell.
  • the memory cell 100A shown in FIG. 6 can be applied as the memory cell 1472 shown in FIG. 24B.
  • the transistor M1 corresponds to the transistor 200a
  • the transistor M2 corresponds to the transistor 200b.
  • the wiring WBL corresponds to the conductor 244a
  • the wiring RBL corresponds to the conductor 244b
  • the wiring WOL corresponds to the conductor 262a
  • the wiring SL corresponds to the conductor 246b.
  • the memory cell 100B shown in FIG. 8 or the memory cell 100C shown in FIG. 10 can be applied as the memory cell 1472 shown in FIG. 24B.
  • the transistor M1 corresponds to the transistor 200a
  • the transistor M2 corresponds to the transistor 200b.
  • the wiring WBL corresponds to the conductor 246a
  • the wiring RBL corresponds to the conductor 246b
  • the wiring WOL corresponds to the conductor 262a
  • the wiring SL corresponds to the conductor 244b.
  • the memory cell MC is not limited to the memory cell 1471 and the memory cell 1472, and the circuit configuration can be changed.
  • the transistor M1 By using an OS transistor as the transistor M1, the transistor M1 can be formed during the BEOL process in which wiring of the memory device is formed. Furthermore, when using Si transistors in the peripheral circuit 1411 that overlaps under the memory cell array 1470, BEOL-Tr technology can be applied. By using this technology, 3D functional circuits can be constructed while maintaining design rules, and high functionality can be achieved with low power consumption and low cost.
  • FIG. 24C shows a perspective view of the storage device 1400.
  • Storage device 1400 has layer 1480 and layer 1490.
  • FIG. 24D is a perspective view for explaining the configuration of the storage device 1400, and shows a layer 1480 and a layer 1490 separately.
  • the layer 1480 is a layer including a transistor.
  • the semiconductor layer including the channel formation region of the transistor may be formed using a single semiconductor material or a combination of semiconductor materials such as a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, or an amorphous semiconductor.
  • semiconductor material silicon, germanium, or the like can be used, for example.
  • compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, oxide semiconductors, and nitride semiconductors may be used.
  • gallium arsenide aluminum gallium arsenide, indium gallium arsenide, gallium nitride, indium phosphide, silicon germanium, or the like, which is applicable to HEMT (High Electron Mobility Transistor), may be used.
  • HEMT High Electron Mobility Transistor
  • the layer 1490 is a layer including a transistor.
  • a semiconductor layer including a channel formation region of the transistor may be formed using a semiconductor material that can be formed into a thin film, such as an oxide semiconductor or silicon.
  • layer 1490 can be provided on layer 1480. Therefore, a miniaturized storage device 1400 can be realized.
  • the transistor included in the layer 1480 is a Si transistor.
  • the layer 1480 can be provided with a peripheral circuit 1411.
  • a transistor included in the layer 1490 is an OS transistor.
  • a structure can be adopted in which a memory cell array 1470 is provided in the layer 1480.
  • the storage device 1400 can be manufactured using the BEOL-Tr technology. Therefore, the area occupied by the storage device 1400 can be reduced.
  • peripheral circuit 1411 memory cell array 1470, etc. shown in this embodiment are not limited to the above.
  • the arrangement or functions of these circuits and the wiring, circuit elements, etc. connected to the circuits may be changed, deleted, or added as necessary.
  • FIG. 25 shows an example of the cross-sectional configuration of the storage device 1400 shown in FIG. 23A.
  • FIG. 25 shows a part of the storage device 1400 shown in FIG. 23A.
  • the storage device 1400 includes a layer 1480 and a layer 1490 above the layer 1480.
  • a peripheral circuit 1411 is provided in the layer 1480.
  • the layer 1480 can be said to be a layer including the peripheral circuit 1411.
  • a memory cell array 1470 is provided in the layer 1490.
  • the semiconductor device described in the previous embodiment can be used for the memory cells included in memory cell array 1470. That is, layer 1480 is located below the semiconductor device shown in the previous embodiment.
  • FIG. 25 shows a transistor 300 included in layer 1480.
  • Transistor 300 functions as part of the sense amplifier described above.
  • the layer 1480 can be regarded as a substrate on which a semiconductor circuit including a transistor is formed.
  • FIG. 25 shows a part of the memory cell array 1470 provided in the layer 1490. Specifically, FIG. 25 illustrates one memory cell MC provided in layer 1490.
  • the conductor 262a corresponds to the wiring WOL. Furthermore, the conductor 244 corresponds to the wiring BIL. Further, the conductor 246b (not shown) corresponds to the wiring SL.
  • FIG. 25 shows a configuration in which one layer 1490 including the memory cell array 1470 is provided, the present invention is not limited to this. For example, a plurality of layers including the memory cell array 1470 may be stacked.
  • FIG. 26 shows a structure in which a layer 1490_1 including a memory cell array and a layer 1490_2 including a memory cell array are stacked. Note that the number of layers to be stacked may be three or more. In this way, by using OS transistors as transistors included in the memory cell 100, a plurality of memory cell arrays 1470 can be stacked and provided. That is, the amount of data that can be stored per unit area can be increased.
  • the transistor 300 is provided over a substrate 311 and includes a conductor 316 that functions as a gate, an insulator 315 that functions as a gate insulator, a semiconductor region 313 that is a part of the substrate 311, and functions as a source region or a drain region. It has a low resistance region 314a and a low resistance region 314b.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor region 313 (a part of the substrate 311) in which a channel is formed has a convex shape.
  • a conductor 316 is provided to cover the side and top surfaces of the semiconductor region 313 with an insulator 315 in between.
  • the conductor 316 may be made of a material that adjusts the work function.
  • Such a transistor 300 is also called a FIN type transistor because it utilizes a convex portion of a semiconductor substrate.
  • an insulator may be provided in contact with the upper portion of the convex portion to function as a mask for forming the convex portion.
  • a semiconductor film having a convex shape may be formed by processing an SOI substrate.
  • transistor 300 shown in FIG. 25 is an example, and the structure is not limited, and an appropriate transistor may be used depending on the circuit configuration or driving method.
  • a wiring layer including an interlayer film, wiring, plug, etc. may be provided between each structure. Further, a plurality of wiring layers can be provided depending on the design.
  • a conductor having a function as a plug or a wiring a plurality of structures may be given the same reference numeral. Further, in this specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked and provided as interlayer films. Furthermore, a conductor 328, a conductor 330, and the like that are electrically connected to the transistor 200 are embedded in the insulator 320, the insulator 322, the insulator 324, and the insulator 326. Note that the conductor 328 and the conductor 330 function as a plug or wiring.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape underneath.
  • the upper surface of the insulator 322 may be planarized by a planarization process using chemical mechanical polishing (CMP) or the like in order to improve flatness.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are stacked in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or wiring.
  • Examples of insulators that can be used as an interlayer film include oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, and metal nitride oxides that have insulating properties.
  • the material should be selected depending on the function of the insulator.
  • the insulator 322, the insulator 352, the insulator 354, etc. have an insulator with a low relative dielectric constant.
  • the insulator preferably includes fluorine-doped silicon oxide, carbon-doped silicon oxide, carbon and nitrogen-doped silicon oxide, silicon oxide with holes, resin, or the like.
  • the insulator is silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, or silicon oxide with holes. It is preferable to have a laminated structure of and a resin.
  • Silicon oxide and silicon oxynitride are thermally stable, so by combining them with resin, a laminated structure that is thermally stable and has a low dielectric constant can be obtained.
  • the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, and acrylic.
  • an insulator that has a function of suppressing the permeation of impurities such as hydrogen and oxygen may be used as the insulator 350 and the like.
  • Examples of insulators that have the function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • lanthanum, neodymium, hafnium, or tantalum may be used in a single layer or in a stacked layer.
  • aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or Metal oxides such as tantalum oxide, silicon nitride oxide, silicon nitride, etc. can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, and indium.
  • a material containing one or more metal elements selected from , ruthenium, etc. can be used.
  • a semiconductor having high electrical conductivity, typified by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material formed of the above materials is used in a single layer. Alternatively, they can be used in a stacked manner. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferable to use a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • FIGS. 27A to 27E schematically show several configuration examples of removable storage devices.
  • the semiconductor device shown in the previous embodiment is processed into a packaged memory chip and used in various storage devices and removable memories.
  • FIG. 27A is a schematic diagram of a USB memory.
  • USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a board 1104.
  • the board 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the memory device or semiconductor device described in the previous embodiment can be incorporated into the memory chip 1105 or the like.
  • FIG. 27B is a schematic diagram of the external appearance of the SD card
  • FIG. 27C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a board 1113.
  • the board 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • a wireless chip having a wireless communication function may be provided on the substrate 1113. Thereby, data can be read from and written to the memory chip 1114 through wireless communication between the host device and the SD card 1110.
  • the memory device or semiconductor device described in the previous embodiment can be incorporated into the memory chip 1114 or the like.
  • FIG. 27D is a schematic diagram of the external appearance of the SSD
  • FIG. 27E is a schematic diagram of the internal structure of the SSD.
  • SSD 1150 has a housing 1151, a connector 1152, and a board 1153.
  • the board 1153 is housed in a housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and may be a DOSRAM chip, for example.
  • the memory device or semiconductor device described in the previous embodiment can be incorporated into the memory chip 1154 or the like.
  • (Embodiment 4) 28A to 28G show specific examples of electronic equipment equipped with a memory device or a semiconductor device according to one embodiment of the present invention.
  • a storage device or a semiconductor device can be installed in various electronic devices.
  • electronic devices include information terminals, computers, smartphones, electronic book terminals, television devices, digital signage, large game machines such as pachinko machines, digital cameras, digital video cameras, and digital devices.
  • large game machines such as pachinko machines
  • digital cameras digital video cameras
  • digital devices Examples include photo frames, mobile phones, portable game consoles, recording and playback devices, navigation systems, and sound playback devices.
  • the term "computer” as used herein includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • An electronic device may include an antenna. By receiving signals with the antenna, images, information, etc. can be displayed on the display unit. Furthermore, when the electronic device includes an antenna and a secondary battery, the antenna may be used for contactless power transmission.
  • An electronic device includes sensors (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, (including the ability to measure voltage, power, radiation, flow rate, humidity, tilt, vibration, odor, or infrared radiation).
  • sensors force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, (including the ability to measure voltage, power, radiation, flow rate, humidity, tilt, vibration, odor, or infrared radiation).
  • An electronic device can have various functions. For example, functions that display various information (still images, videos, text images, etc.) on the display, touch panel functions, calendars, functions that display date or time, etc., functions that execute various software (programs), wireless communication. It can have a function, a function of reading a program or data recorded on a recording medium, etc.
  • a memory device for holding a program of a microcontroller can be formed using a memory device or a semiconductor device according to one embodiment of the present invention. Therefore, according to one aspect of the present invention, the microcontroller chip can be made smaller.
  • FIG. 28A illustrates a mobile phone (smartphone), which is a type of information terminal.
  • the information terminal 5100 has a casing 5101 and a display section 5102.
  • the display section 5102 is equipped with a touch panel
  • the casing 5101 is equipped with buttons.
  • the storage device according to one embodiment of the present invention may be used for storage of a mobile phone. Thereby, the storage capacity per unit area of the storage can be increased.
  • a notebook information terminal 5200 is illustrated in FIG. 28B.
  • the notebook information terminal 5200 includes an information terminal main body 5201, a display section 5202, and a keyboard 5203.
  • the storage device according to one embodiment of the present invention may be used for storage of a notebook information terminal. Thereby, the storage capacity per unit area of the storage can be increased.
  • a smartphone and a notebook information terminal are shown as examples of electronic devices in FIGS. 28A and 28B, respectively, but information terminals other than smartphones and notebook information terminals can be applied.
  • Examples of information terminals other than smartphones and notebook information terminals include PDAs (Personal Digital Assistants), desktop information terminals, and workstations.
  • FIG. 28C shows a portable game machine 5300 that is an example of a game machine.
  • the portable game machine 5300 includes a housing 5301, a housing 5302, a housing 5303, a display portion 5304, a connection portion 5305, operation keys 5306, and the like.
  • the housing 5302 and the housing 5303 can be removed from the housing 5301.
  • the connection portion 5305 provided in the casing 5301 to another casing (not shown)
  • the video output to the display portion 5304 can be output to another video device (not shown). can.
  • the housing 5302 and the housing 5303 can each function as an operation unit. This allows multiple players to play the game at the same time.
  • a memory device, a semiconductor device, or the like according to one embodiment of the present invention can be incorporated into a chip or the like provided on a substrate of the housing 5301, the housing 5302, and the housing 5303.
  • FIG. 28D shows a stationary game machine 5400, which is an example of a game machine.
  • a controller 5402 is connected to the stationary game machine 5400 wirelessly or by wire.
  • the miniaturized microcontroller according to one embodiment of the present invention in a game machine such as the portable game machine 5300 or the stationary game machine 5400, the limited space inside the game machine can be effectively used.
  • a storage device, a semiconductor device, or the like according to one embodiment of the present invention may be used for storage of a portable game machine. Thereby, the storage capacity per unit area of the storage can be increased.
  • FIGS. 28C and 28D illustrate a portable game machine and a stationary game machine as examples of game machines
  • the game machine to which the microcontroller of one embodiment of the present invention is applied is not limited thereto.
  • Examples of game machines to which the microcontroller of one embodiment of the present invention is applied include arcade game machines installed in entertainment facilities (game centers, amusement parks, etc.), pitching machines for batting practice installed in sports facilities, and the like. Can be mentioned.
  • a storage device, a semiconductor device, or the like of one embodiment of the present invention can be applied to a large-sized computer.
  • FIG. 28E is a diagram showing a supercomputer 5500, which is an example of a large computer.
  • FIG. 28F is a diagram showing a rack-mount computer 5502 included in the supercomputer 5500.
  • the supercomputer 5500 includes a rack 5501 and a plurality of rack-mounted computers 5502. Note that the plurality of computers 5502 are stored in a rack 5501. Further, the computer 5502 is provided with a plurality of boards 5504, and a microcontroller according to one embodiment of the present invention can be mounted on the boards. By using a miniaturized microcontroller according to one embodiment of the present invention, the limited space of a large computer can be used effectively. Further, a storage device, a semiconductor device, or the like according to one embodiment of the present invention may be used for storage of a large-sized computer. Thereby, the storage capacity per unit area of the storage can be increased.
  • FIGS. 28E and 28F illustrate a supercomputer as an example of a large-sized computer
  • the large-sized computer to which the microcontroller according to one embodiment of the present invention is applied is not limited to this.
  • Examples of large computers to which the microcontroller according to one embodiment of the present invention is applied include computers that provide services (servers), large general-purpose computers (mainframes), and the like.
  • FIG. 28G shows an electric refrigerator-freezer 5800 that is an example of an electrical appliance.
  • the electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • a storage device, a semiconductor device, or the like according to one embodiment of the present invention can also be applied to the electric refrigerator-freezer 5800.
  • the miniaturized microcontroller according to one embodiment of the present invention to the electric refrigerator-freezer 5800, the limited space of the electric refrigerator-freezer can be effectively utilized.
  • an electric refrigerator-freezer has been described as an example of an electric appliance
  • other electric appliances include vacuum cleaners, microwave ovens, electric ovens, rice cookers, water heaters, IH cookers, water servers, air conditioning appliances including air conditioners, Examples include washing machines, dryers, and audio-visual equipment.
  • the electronic device, its functions, effects, etc. described in this embodiment can be combined as appropriate with the descriptions of other electronic devices.

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Abstract

微細化又は高集積化が可能な半導体装置を提供する。半導体装置は、第１の導電体と、第１の導電体と電気的に接続し開口を有する、第１の酸化物及び第２の酸化物と、第１の酸化物と電気的に接続する第２の導電体と、第１の酸化物が有する開口の内側に配置される第３の導電体と、第３の導電体と電気的に接続する第４の導電体と、第２の酸化物と電気的に接続する第５の導電体と、第２の酸化物が有する開口の内側に配置される第６の導電体と、第６の導電体と電気的に接続する第７の導電体と、第２の導電体及び第７の導電体と電気的に接続する、第８の導電体と、を有する。第４の導電体は、第７の導電体と同一層に設けられ、第４の導電体が延在する方向は、第５の導電体が延在する方向と同じである。

Description

半導体装置、記憶装置
　本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。本発明の一態様は、半導体装置の作製方法に関する。本発明の一態様は、半導体ウエハ、及びモジュールに関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、及び発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、及び電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、又は製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関するものである。
　記憶装置の高集積化に伴い、メモリの占有面積の縮小が求められている。しかし、Ｓｉトランジスタを用いた記憶装置の微細化は、技術面及びコスト面において困難になりつつある。
　近年、半導体装置の配線を形成するＢＥＯＬ（Ｂａｃｋ　ｅｎｄ　ｏｆ　ｌｉｎｅ）工程中にトランジスタを形成できる半導体材料として、酸化物半導体が注目を集めている。従来のＳｉトランジスタ（チャネル形成領域にシリコンを有するトランジスタ）の上方に直接ＯＳトランジスタ（チャネル形成領域に金属酸化物を有するトランジスタ）を形成する技術（ＢＥＯＬ−Ｔｒ技術とも呼ばれる）は、デザインルールを維持したままで３Ｄ機能回路を構築することが可能となる。したがって、高機能なメモリ装置を低消費電力、低コストで実現できる技術として期待されている。
　さらに、ＯＳトランジスタを縦型とすることができれば、デザインルールを６Ｆ２（Ｆは最小加工寸法）から４Ｆ２へと最小化することが可能となる。例えば、特許文献１には、酸化物半導体の側面が、ゲート絶縁層を介してワード線に覆われている縦型のトランジスタが開示されている。
特開２０２１−１０８３３１号公報
　本発明の一態様は、微細化又は高集積化が可能なトランジスタを提供することを課題の一つとする。本発明の一態様は、良好な電気特性を有するトランジスタを提供することを課題の一つとする。本発明の一態様は、電気特性のばらつきが少ないトランジスタを提供することを課題の一つとする。本発明の一態様は、オン電流が大きいトランジスタを提供することを課題の一つとする。本発明の一態様は、信頼性が良好なトランジスタを提供することを課題の一つとする。本発明の一態様は、新規なトランジスタを提供することを課題の一つとする。本発明の一態様は、当該トランジスタを有する半導体装置又は記憶装置を提供することを課題の一つとする。本発明の一態様は、低消費電力の半導体装置又は記憶装置を提供することを課題の一つとする。本発明の一態様は、動作速度が速い半導体装置又は記憶装置を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、第１の導電体と、第１の導電体と電気的に接続し開口を有する、第１の酸化物及び第２の酸化物と、第１の酸化物と電気的に接続する第２の導電体と、第１の酸化物が有する開口の内側に配置される第１の絶縁体と、第１の絶縁体上の第３の導電体と、第３の導電体と電気的に接続する第４の導電体と、第２の酸化物と電気的に接続する第５の導電体と、第２の酸化物が有する開口の内側に配置される第２の絶縁体と、第２の絶縁体上の第６の導電体と、第６の導電体と電気的に接続する第７の導電体と、第２の導電体及び第７の導電体と電気的に接続する、第８の導電体と、を有する半導体装置である。第４の導電体は、第７の導電体と同一層に設けられ、第４の導電体が延在する方向は、第５の導電体が延在する方向と同じである。
　上記半導体装置において、第１の導電体は、第４の導電体が延在する方向と直交する方向に延在していることが好ましい。
　又、上記半導体装置は、第９の導電体と、第１０の導電体と、をさらに有し、第９の導電体は、第１の酸化物と第２の導電体との間に設けられ、第９の導電体の側面は、第１の酸化物の側面と一致し、第１０の導電体は、第２の酸化物と第５の導電体との間に設けられ、第１０の導電体の側面は、第２の酸化物の側面と一致する、ことが好ましい。また、第２の導電体は凸型の形状部を有し、凸型の形状部は第９の導電体と接する、ことがさらに好ましい。
　又、上記半導体装置において、断面視において、第１の酸化物の側面はテーパ形状を有する、ことが好ましい。
　本発明の一態様は、第１の導電体及び第２の導電体と、第１の導電体と電気的に接続し開口を有する第１の酸化物と、第１の酸化物と電気的に接続する第３の導電体と、第１の酸化物が有する開口の内側に配置される第１の絶縁体と、第１の絶縁体上の第４の導電体と、第４の導電体と電気的に接続する第５の導電体と、第２の導電体と電気的に接続し開口を有する第２の酸化物と、第２の酸化物と電気的に接続する第６の導電体と、第２の酸化物が有する開口の内側に配置される第２の絶縁体と、第２の絶縁体上の第７の導電体と、第７の導電体と電気的に接続する第８の導電体と、第３の導電体及び第８の導電体と電気的に接続する、第９の導電体と、を有する半導体装置である。第５の導電体は、第８の導電体と同一層に設けられ、第５の導電体が延在する方向は、第６の導電体が延在する方向と同じである。
　上記半導体装置において、第１の導電体は、第５の導電体が延在する方向と直交する方向に延在し、第２の導電体は、第６の導電体が延在する方向と直交する方向に延在していることが好ましい。
　又、上記半導体装置は、第１０の導電体と、第１１の導電体と、をさらに有し、第１０の導電体は、第１の酸化物と第３の導電体との間に設けられ、第１０の導電体の側面は、第１の酸化物の側面と一致し、第１１の導電体は、第２の酸化物と第６の導電体との間に設けられ、第１１の導電体の側面は、第２の酸化物の側面と一致することが好ましい。
　又、上記半導体装置において、断面視において、第１の酸化物の側面はテーパ形状を有することが好ましい。
　本発明の一態様は、上記に記載の半導体装置と、周辺回路を含む層と、を有し、層は、半導体装置の下方に位置し、周辺回路は、半導体装置へのデータの書き込み、及び半導体装置からのデータの読み出しを行う機能を有する、記憶装置である。
　本発明の一態様により、微細化または高集積化が可能なトランジスタを提供できる。本発明の一態様により、良好な電気特性を有するトランジスタを提供できる。本発明の一態様により、電気特性のばらつきが少ないトランジスタを提供できる。本発明の一態様により、オン電流が大きいトランジスタを提供できる。本発明の一態様により、信頼性が良好なトランジスタを提供できる。本発明の一態様により、新規なトランジスタを提供できる。本発明の一態様により、当該トランジスタを有する半導体装置又は記憶装置を提供できる。本発明の一態様により、低消費電力の半導体装置又は記憶装置を提供できる。動作速度が速い半導体装置又は記憶装置を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａは、半導体装置の構成例を示す斜視図である。図１Ｂは、半導体装置の構成例を示す上面図である。
図２Ａは、半導体装置の構成例を示す上面図である。図２Ｂ及び図２Ｃは、半導体装置の構成例を示す断面図である。図２Ｄは、半導体装置の構成例を示す斜視図である。図２Ｅは、半導体装置の構成例を示す断面図である。
図３Ａ乃至図３Ｆは、半導体装置の構成例を示す上面図である。
図４Ａ乃至図４Ｅは、半導体装置の構成例を示す上面図である。
図５Ａ及び図５Ｂは、半導体装置の構成例を示す断面図である。図５Ｃは、半導体装置の構成例を示す斜視図である。
図６Ａは、半導体装置の構成例を示す上面図である。図６Ｂは、半導体装置の構成例を示す断面図である。図６Ｃは、半導体装置の構成例を示す斜視図である。
図７Ａ及び図７Ｂは、半導体装置の構成例を示す上面図である。
図８Ａは、半導体装置の構成例を示す上面図である。図８Ｂは、半導体装置の構成例を示す断面図である。図８Ｃは、半導体装置の構成例を示す斜視図である。
図９Ａ及び図９Ｂは、半導体装置の構成例を示す上面図である。
図１０Ａ及び図１０Ｂは、半導体装置の構成例を示す断面図である。図１０Ｃは、半導体装置の構成例を示す斜視図である。
図１１Ａ及び図１１Ｂは、半導体装置の構成例を示す断面図である。
図１２Ａ乃至図１２Ｃは、半導体装置の構成例を示す断面図である。
図１３Ａ及び図１３Ｄは、半導体装置の構成例を示す上面図である。図１３Ｂ及び図１３Ｃは、半導体装置の構成例を示す断面図である。
図１４Ａ及び図１４Ｂは、半導体装置の構成例を示す断面図である。
図１５Ａ１及び図１５Ｂ１は、半導体装置の作製方法例を示す上面図である。図１５Ａ２及び図１５Ｂ２は、半導体装置の作製方法例を示す断面図である。
図１６Ａ１及び図１６Ｂ１は、半導体装置の作製方法例を示す上面図である。図１６Ａ２及び図１６Ｂ２は、半導体装置の作製方法例を示す断面図である。
図１７Ａ１及び図１７Ｂ１は、半導体装置の作製方法例を示す上面図である。図１７Ａ２及び図１７Ｂ２は、半導体装置の作製方法例を示す断面図である。
図１８Ａ１及び図１８Ｂ１は、半導体装置の作製方法例を示す上面図である。図１８Ａ２及び図１８Ｂ２は、半導体装置の作製方法例を示す断面図である。
図１９Ａ１及び図１９Ｂ１は、半導体装置の作製方法例を示す上面図である。図１９Ａ２及び図１９Ｂ２は、半導体装置の作製方法例を示す断面図である。
図２０Ａ１及び図２０Ｂ１は、半導体装置の作製方法例を示す上面図である。図２０Ａ２及び図２０Ｂ２は、半導体装置の作製方法例を示す断面図である。
図２１Ａ１及び図２１Ｂ１は、半導体装置の作製方法例を示す上面図である。図２１Ａ２及び図２１Ｂ２は、半導体装置の作製方法例を示す断面図である。
図２２Ａ１及び図２２Ｂ１は、半導体装置の作製方法例を示す上面図である。図２２Ａ２及び図２２Ｂ２は、半導体装置の作製方法例を示す断面図である。
図２３Ａは、記憶装置の構成例を示すブロック図である。図２３Ｂは、記憶装置の構成例を示す斜視図である。
図２４Ａ及び図２４Ｂは、メモリセルの構成例を示す回路図である。図２４Ｃ及び図２４Ｄは、記憶装置の構成例を示す斜視図である。
図２５は、記憶装置の構成例を示す断面図である。
図２６は、記憶装置の構成例を示す断面図である。
図２７Ａ乃至図２７Ｅは、記憶装置の一例を説明するための図である。
図２８Ａ乃至図２８Ｇは、電子機器の一例を説明するための図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層、レジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
　また、例えば、斜視図又は上面図（「平面図」ともいう）などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。また、図面は、例えば、ハッチングパターンなどの表記を省略する場合がある。また、同一の構成要素に対して、上面図におけるハッチングパターンと、断面図におけるハッチングパターンとを異ならせる場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図又は文章に開示されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、又はドレイン電極）とソース（ソース端子、ソース領域、又はソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソース又はドレインの機能は、異なる極性のトランジスタを採用する場合、又は回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソース又はドレインの用語は、入れ替えて用いることができる場合がある。
　半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、酸化物半導体に酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）が形成される場合がある。
　なお、本明細書等において、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜又は絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜又は導電層と言い換えることができる。また、「半導体」という用語を、半導体膜又は半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりのドレイン電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
　本明細書等において、「高さが一致」とは、断面視において、基準となる面（例えば、基板表面等の平坦な面）からの高さが等しい構成を示す。例えば、半導体装置の製造プロセスにおいて、平坦化処理（代表的にはＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理）を行うことで、単層又は複数の層の表面を露出する場合がある。この場合、ＣＭＰ処理の被処理面は、基準となる面からの高さが等しい構成となる。ただし、ＣＭＰ処理の際の処理装置、処理方法、又は被処理面の材料によって、複数の層の高さが異なる場合がある。本明細書等においては、この場合も「高さが一致」として扱う。例えば、基準面に対して、２つの高さを有する層（ここでは第１の層と、第２の層とする）を有する場合であって、第１の層の上面の高さと、第２の層の上面の高さとの差が２０ｎｍ以下である場合も、「高さが一致」という。
　本明細書等において、「端部が一致」とは、上面視において、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、又は一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重ならず、上層の輪郭が下層の輪郭より内側に位置すること、又は、上層の輪郭が下層の輪郭より外側に位置することもあり、この場合も「端部が一致」という。
　なお、一般に、「完全一致」と「概略一致」の差を明確に区分けするのは困難である。このため、本明細書等において「一致」とは、完全に一致している場合と、概略一致している場合のいずれも含むものとする。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置、及び半導体装置の作製方法について図面を用いて説明する。
　本発明の一態様は、基板上に記憶層が設けられる半導体装置に関する。記憶層は、第１及び第２のトランジスタを有し、これらによりメモリセルを構成することができる。本発明の一態様の半導体装置はメモリセルを有することから、データを記憶する機能を有する。よって、本発明の一態様の半導体装置は、記憶装置ということができる。
　第１及び第２のトランジスタを用いてメモリセルを構成する場合、第１及び第２のトランジスタの一方は書き込み用トランジスタとして機能し、他方は読み出し用トランジスタとして機能する。
　本発明の一態様の半導体装置は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）を有することが好ましい。ＯＳトランジスタは、オフ電流が小さい。よって、ＯＳトランジスタを記憶装置とすることができる半導体装置に用いることにより長期にわたり記憶内容を保持できる。つまり、リフレッシュ動作を必要としない、又は、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減できる。よって、低消費電力の半導体装置を提供できる。また、ＯＳトランジスタの周波数特性は高いため、半導体装置はデータの読み出し、及び書き込みを高速に行うことができる。よって、動作速度が速い半導体装置を提供できる。
　第１及び第２のトランジスタは、ソース及びドレインの一方が下方に位置し、他方が上方に位置することから、電流が上下方向に流れる構成を有する。別言すると、第１及び第２のトランジスタのチャネル長方向は上下方向となる。つまり、第１及び第２のトランジスタは、縦型構造のトランジスタである。電流が横方向に流れる、所謂横型構造のトランジスタと比較して、縦型構造のトランジスタは、微細化を図ることができる。したがって、第１及び第２のトランジスタの構造を縦型構造とすることで、トランジスタを高密度に配置でき、半導体装置における高集積化を実現できる。また、横型構造のトランジスタと比較して、縦型構造のトランジスタは単位面積あたりのチャネル幅を拡げることができる。したがって、トランジスタに流れる電流密度が高くなり、トランジスタのオン電流を増大させ、周波数特性を向上させることができる。
　また、ＯＳトランジスタは、短チャネル効果に強い。したがって、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタともいう）と比較して、ＯＳトランジスタは、縦型構造でも基板浮遊効果の影響を受けづらく、かつ、ゲート絶縁膜が厚くてもチャネル長を容易に短くすることができる。すなわち、ゲートリーク電流を小さくできるため、記憶装置の保持特性を向上させることができる。
　なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果には、ドレイン誘起障壁低下、電子速度飽和、ホットキャリア劣化などがある。また、短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値の増大、漏れ電流の増大などがある。ここで、サブスレッショルドスイング値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　また、本発明の一態様の半導体装置が有する縦型構造のトランジスタはチャネル長を酸化物半導体の膜厚で制御できるため、横型構造のトランジスタと比較して、チャネル長の加工ばらつきを小さくできる。つまり、トランジスタに流れる電流密度のばらつきを抑制できる。したがって、周波数特性を向上させることができる。
＜半導体装置の構成例＞
　以下では、本発明の一態様の半導体装置の構成例について説明する。なお、本実施の形態の半導体装置が有する構成要素はそれぞれ、単層構造であってもよく、積層構造であってもよい。
　図１Ａ及び図１Ｂは、本発明の一態様の半導体装置の構成例を示す斜視図及び上面図である。図１Ａは半導体装置１０の斜視図である。また、図１Ｂは半導体装置１０の上面図である。
　なお、本明細書に係る図面等において、Ｘ方向、Ｙ方向、及びＺ方向を示す矢印を付す場合がある。なお、本明細書等において、「Ｘ方向」とはＸ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」及び「Ｚ方向」についても同様である。また、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに直交する方向である。本明細書等では、Ｘ方向、Ｙ方向、又はＺ方向の１つを「第１方向」又は「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」又は「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」又は「第３の方向」と呼ぶ場合がある。
　半導体装置１０は、複数のメモリセル１００を有する。図１Ａでは、半導体装置１０がｍ行ｎ列（ｍ及びｎは各々独立に２以上の整数である）のマトリックス状に配置された複数のメモリセル１００を有する例を示している。メモリセル１００をマトリックス状に配置することで、メモリセルアレイを構成することができる。
　なお、行と列は互いに直交する方向に延在する。本実施の形態では、Ｘ方向を「行」とし、Ｙ方向を「列」とする。なお、Ｘ方向を「列」とし、Ｙ方向を「行」としてもよい。
　図１Ａでは、１行１列目のメモリセル１００をメモリセル１００［１，１］と示し、２行１列目のメモリセル１００をメモリセル１００［２，１］と示し、１行２列目のメモリセル１００をメモリセル１００［１，２］と示している。なお図１Ａには図示しないが、ｍ行ｎ列目のメモリセル１００をメモリセル１００［ｍ，ｎ］とする。
　また、本実施の形態等では、任意の行を示す場合にｉ行と記す場合がある。また、任意の列を示す場合にｊ列と記す場合がある。よって、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。また、本実施の形態等では、ｉ行ｊ列目のメモリセル１００をメモリセル１００［ｉ，ｊ］と示している。なお、本実施の形態等において、「ｉ＋α」（αは正または負の整数である）と示す場合は、「ｉ＋α」は１を下回らず、ｍを超えない。同様に、「ｊ＋α」と示す場合は、「ｊ＋α」は１を下回らず、ｎを超えない。
　また、半導体装置１０は、行方向に延在するｍ個の導電体２６２ａと、行方向に延在するｍ個の導電体２４６ｂと、列方向に延在するｎ個の導電体２４４と、を有する。本実施の形態等では、ｉ本目（ｉ行目）に設けられた導電体２６２ａを導電体２６２ａ［ｉ］と示し、ｉ本目（ｉ行目）に設けられた導電体２４６ｂを導電体２４６ｂ［ｉ］と示す。同様に、ｊ本目（ｊ列目）に設けられた導電体２４４を導電体２４４［ｊ］と示す。
　メモリセル１００［ｉ，ｊ］は、導電体２６２ａ［ｉ］、導電体２４６ｂ［ｉ］、及び導電体２４４［ｊ］のそれぞれと電気的に接続される。別言すると、導電体２６２ａ［ｉ］は、ｎ個のメモリセル（メモリセル１００［ｉ，１］乃至メモリセル１００［ｉ，ｎ］）と電気的に接続し、導電体２４６ｂ［ｉ］は、ｎ個のメモリセル（メモリセル１００［ｉ，１］乃至メモリセル１００［ｉ，ｎ］）と電気的に接続し、導電体２４４［ｊ］は、ｍ個のメモリセル（メモリセル１００［１，ｊ］乃至メモリセル１００［ｍ，ｊ］）と電気的に接続する。
　以降で表記する導電体２６２ａは、導電体２６２ａ［１］乃至導電体２６２ａ［ｍ］のいずれか一または複数を指し、以降で表記する導電体２４６ｂは、導電体２４６ｂ［１］乃至導電体２４６ｂ［ｍ］のいずれか一または複数を指す。同様に、以降で表記する導電体２４４は、導電体２４４［１］乃至導電体２４４［ｎ］のいずれか一または複数を指す。同様に、以降で表記するメモリセル１００は、メモリセル１００［１，１］乃至メモリセル１００［ｍ，ｎ］のいずれか一または複数を指す。
　導電体２６２ａ、導電体２４６ｂ、及び導電体２４４は、配線として機能する。
［メモリセル１００］
　図２Ａ乃至図２Ｅは、本発明の一態様の半導体装置が有するメモリセルの構成例を説明する上面図、断面図、及び斜視図である。図２Ａはメモリセル１００の上面図である。図２Ｂはメモリセル１００の断面図であり、図２ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図でもある。図２Ｃはメモリセル１００の断面図であり、図２ＡにＢ１−Ｂ２の一点鎖線で示す部位の断面図でもある。図２Ｄはメモリセル１００の斜視図である。
　メモリセル１００［１，１］乃至メモリセル１００［ｍ，ｎ］は同じ構成を有するため、図２等ではメモリセル１００と表記し、識別用の符号は付記しない。
　図２に示すメモリセル１００は、トランジスタ２００ａと、トランジスタ２００ｂと、を有する。なお、トランジスタ２００ａは、トランジスタ２００ｂと同一層に設けられる。トランジスタ２００ａ及びトランジスタ２００ｂを異なる層に設ける構成と比較して、トランジスタ２００ａとトランジスタ２００ｂを同一層に設けることで、トランジスタ２００ａとトランジスタ２００ｂを同時に作製でき、半導体装置の作製工程を短縮できる。
　以降において、アルファベットで区別する構成要素について、これらに共通する事項を説明する場合には、アルファベットを省略した符号を用いて説明する場合がある。例えば、トランジスタ２００ａとトランジスタ２００ｂに共通する事項を説明する場合には、トランジスタ２００と記載する場合がある。
　トランジスタ２００は、酸化物２３０と、酸化物２３０上の導電体２４２ａと、絶縁体２５０と、絶縁体２５０上の導電体２６０と、を有する。図２Ａ乃至図２Ｃに示すように、導電体２４２ａの側面は、酸化物２３０の側面と一致する。また、酸化物２３０及び導電体２４２ａは、円筒形状（円柱形状ともいう）を有する。なお、酸化物２３０及び導電体２４２ａが有する円筒形状は、Ｚ方向に延在している。また、酸化物２３０及び導電体２４２ａは開口を有する。なお、酸化物２３０及び導電体２４２ａが有する開口を、開口部、中空、中空部などと呼ぶ場合がある。また、酸化物２３０が有する開口と、導電体２４２ａが有する開口と、は重なる。また、酸化物２３０及び導電体２４２ａの上面形状は中空円形状を有する。別言すると、酸化物２３０及び導電体２４２ａは、中空部が設けられた円筒形状を有する。なお、中空部が設けられた円筒形状を中空円筒形状と呼ぶ場合がある。
　なお、本明細書等において、ある構成要素の上面形状とは、その平面視における当該構成要素の輪郭形状のことを言う。また平面視とは、当該構成要素の被形成面、または当該構成要素が形成される支持体（例えば基板）の表面の法線方向から見ることを言う。
　図２Ａでは、酸化物２３０及び導電体２４２ａの上面形状が中空円形状を有する構成を示しているが、本発明はこれに限られない。例えば、酸化物２３０及び導電体２４２ａの上面形状は、中空の楕円形状を有してもよいし、中空の多角形状を有してもよいし、角部が丸みを帯びている中空の多角形状を有してもよい。ここで、多角形状とは、三角形、四角形、五角形、及び六角形などを指す。
　絶縁体２５０及び導電体２６０は、酸化物２３０及び導電体２４２ａが有する開口の内側に配置されている。絶縁体２５０は、導電体２６０の側面と接する領域と、導電体２６０の底面と接する領域と、を有する。
　また、メモリセル１００は、導電体２４４を有する。酸化物２３０は、導電体２４４と電気的に接続する。図２Ｂに示す構成では、酸化物２３０は、導電体２４４の上面の少なくとも一部と接する領域を有する。
　導電体２６０は、トランジスタ２００のゲート電極として機能する。絶縁体２５０は、トランジスタ２００のゲート絶縁体として機能する。なお、ゲート絶縁体は、ゲート絶縁層又はゲート絶縁膜と呼ぶ場合もある。導電体２４４は、トランジスタ２００のソース電極及びドレイン電極の一方として機能する領域を有する。導電体２４２ａは、トランジスタ２００のソース電極及びドレイン電極の他方として機能する。酸化物２３０の導電体２６０と重畳する領域の少なくとも一部は、トランジスタ２００のチャネル形成領域として機能する。なお、酸化物２３０の導電体２６０と重畳する領域は、酸化物２３０の導電体２６０と対向する領域と言い換えることができる。または、酸化物２３０の導電体２６０と重畳する領域は、酸化物２３０の絶縁体２５０を介して導電体２６０と対向する領域と言い換えることができる。つまり、酸化物２３０の導電体２６０と対向する領域の少なくとも一部は、トランジスタ２００のチャネル形成領域として機能する。
　トランジスタ２００は、ソース電極及びドレイン電極の一方がチャネル形成領域の下方に位置し、他方がチャネル形成領域の上方に位置することで電流が縦方向に流れる、所謂縦型トランジスタである。また、トランジスタ２００は、チャネル形成領域がゲート電極を取り囲む構造を有する。したがって、トランジスタ２００は、ＣＡＡ（Ｃｈａｎｎｅｌ−Ａｌｌ−Ａｒｏｕｎｄ）構造のトランジスタと言える。
　なお、トランジスタ２００のチャネル長は、断面視において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域の長さ、半導体とゲート電極とが互いに対向する領域の長さ、又はチャネル形成領域における、ソース（ソース領域又はソース電極）とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。つまり、トランジスタ２００のチャネル長は、酸化物２３０の膜厚に相当する。したがって、トランジスタ２００では酸化物２３０の膜厚によってチャネル長を調整できるため、酸化物２３０の膜厚を薄くすることでチャネル長の短いトランジスタ２００を作製できる。薄膜が形成可能な成膜方法を用いて酸化物２３０を成膜することで、例えば、トランジスタ２００のチャネル長を、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、８ｎｍ以下、又は５ｎｍ以下とすることができる。つまり、酸化物２３０を、膜厚が例えば３ｎｍ以上３０ｎｍ以下となるように形成するとよい。ＯＳトランジスタはオフ電流が極めて小さいため、上記のチャネル長であっても、トランジスタ２００のオフ電流を小さくすることができる。図２Ｂは、トランジスタ２００のチャネル長を、一点鎖線の両矢印で示している。
　一方、トランジスタを飽和領域で動作させる場合、飽和領域における電気特性を向上させるために、トランジスタのチャネル長を長くする場合がある。トランジスタ２００は縦型トランジスタであるため、トランジスタ２００の上面視における占有面積は、酸化物２３０の膜厚に依存しない。よって、チャネル長に相当する酸化物２３０の膜厚は厚くてもよい。例えば、酸化物２３０の膜厚は、３０ｎｍを超えて１００ｎｍ以下であってもよい。
　以上より、酸化物２３０の膜厚は、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上３０ｎｍ以下、より好ましくは５ｎｍ以上３０ｎｍ以下、さらに好ましくは５ｎｍ以上１５ｎｍ以下とする。
　また、トランジスタ２００のチャネル幅は、上面視において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域の長さ、半導体とゲート電極とが互いに対向する領域の長さ、又はチャネル形成領域における、チャネル長方向を基準として垂直方向のチャネル形成領域の長さをいう。つまり、トランジスタ２００のチャネル幅は、酸化物２３０が有する中空の円周に相当する。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。例えば、後述するように、トランジスタの断面視において、酸化物２３０の中空部の側面がテーパ形状を有する場合である。そのため、本明細書等では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値、又は平均値とする。図２Ｅは、トランジスタ２００のチャネル幅を、一点鎖線の両矢印で示している。なお、図２Ｅは、酸化物２３０を含む、ＸＹ平面における断面図である。
　なお、チャネル長及びチャネル幅は、例えば、断面ＴＥＭ像を解析することなどによって、値を決定することができる。
　メモリセル１００は、導電体２６２ａ及び導電体２６２ｃと、導電体２４６ｂ及び導電体２４６ｃと、導電体２５６と、を有する。導電体２６２ａは、導電体２６２ｃと同一層に設けられる。導電体２４６ｂは、導電体２４６ｃと同一層に設けられる。
　導電体２６２ａは、トランジスタ２００ａが有する導電体２６０と電気的に接続する。図２Ｂに示す構成では、導電体２６２ａは、トランジスタ２００ａが有する導電体２６０の上面と接する領域を有する。
　導電体２６２ｃは、トランジスタ２００ｂが有する導電体２６０と電気的に接続する。図２Ｂに示す構成では、導電体２６２ｃは、トランジスタ２００ｂが有する導電体２６０の上面と接する領域を有する。
　導電体２４６ｂは、トランジスタ２００ｂが有する導電体２４２ａと電気的に接続する。また、導電体２４６ｂは、トランジスタ２００ｂが有する導電体２４２ａを介して、トランジスタ２００ｂが有する酸化物２３０と電気的に接続する。別言すると、トランジスタ２００ｂが有する導電体２４２ａは、トランジスタ２００ｂが有する酸化物２３０と導電体２４６ｂとの間に設けられる。図２Ｃに示す構成では、導電体２４６ｂは、トランジスタ２００ｂが有する導電体２４２ａの上面の少なくとも一部と接する領域を有する。
　導電体２４６ｃは、トランジスタ２００ａが有する導電体２４２ａと電気的に接続する。また、導電体２４６ｃは、トランジスタ２００ａが有する導電体２４２ａを介して、トランジスタ２００ａが有する酸化物２３０と電気的に接続する。別言すると、トランジスタ２００ａが有する導電体２４２ａは、トランジスタ２００ａが有する酸化物２３０と導電体２４６ｃとの間に設けられる。図２Ｂに示す構成では、導電体２４６ｃは、トランジスタ２００ａが有する導電体２４２ａの上面の少なくとも一部と接する領域を有する。
　導電体２５６は、導電体２６２ｃ及び導電体２４６ｃと電気的に接続する。別言すると、導電体２４６ｃは、導電体２５６を介して導電体２６２ｃと電気的に接続する。
　図２Ａに示すように、導電体２６２ａ及び導電体２４６ｂはＸ方向に延在して設けられる。つまり、導電体２６２ａが延在する方向は、導電体２４６ｂが延在する方向と同じである。また、導電体２４４はＹ方向に延在して設けられる。つまり、導電体２４４は、導電体２６２ａが延在する方向と直交する方向に延在している。また、導電体２４４は、導電体２４６ｂが延在する方向と直交する方向に延在している。
　上述したように、トランジスタ２００は縦型トランジスタである。縦型トランジスタは、最小ピッチの配線が交差するクロスポイントに形成することができる。具体的には、トランジスタ２００ａは、導電体２４４と導電体２６２ａとが交差する領域の間に形成され、トランジスタ２００ｂは、導電体２４４と導電体２４６ｂとが交差する領域の間に形成される。したがって、半導体装置の微細化又は高集積化を図ることができる。
　トランジスタ２００は、チャネル形成領域を含む酸化物２３０に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
　また、半導体として機能する金属酸化物のバンドギャップは、２．０ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。
　酸化物２３０として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物等の金属酸化物を用いることが好ましい。また、酸化物２３０として、例えば、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二又は三を有する金属酸化物を用いることが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、アンチモン、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種又は複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種又は複数種であることが好ましい。なお、インジウム、元素Ｍ及び亜鉛を有する金属酸化物を、Ｉｎ−Ｍ−Ｚｎ酸化物と表記することがある。
　具体的には、酸化物２３０として、Ｉｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、又はＩｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成の金属酸化物を用いることができる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
　特に、酸化物２３０として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。又は、酸化物２３０として、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いてもよい。又は、酸化物２３０として、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯ、ＩＧＡＺＯ、又はＡＧＩＺＯとも記す）を用いてもよい。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　縦型トランジスタのチャネル形成領域にシリコンを用いる場合、基板浮遊効果が生じることで、当該縦型トランジスタの電気特性が不安定となる。一方、ＩＧＺＯ、ＩＡＺＯ、及びＩＡＧＺＯなどの金属酸化物は、正孔有効質量が大きい。したがって、当該金属酸化物をチャネル形成領域に用いることで、チャネル形成領域において正孔が蓄積されるのを抑制し、基板浮遊効果の影響が小さいまたは実質的にない縦型トランジスタを作製できる。つまり、酸化物２３０に上記金属酸化物を用いることで、トランジスタ２００に安定した電気特性を付与することができる。したがって、良好な電気特性を有するトランジスタ、及び当該トランジスタを有する半導体装置を提供できる。また、電気特性のばらつきが少ないトランジスタ、及び当該トランジスタを有する半導体装置を提供できる。
　酸化物２３０は、結晶性を有する酸化物半導体を用いることが好ましい。結晶性を有する酸化物半導体として、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、単結晶酸化物半導体等が挙げられる。酸化物２３０として、ＣＡＡＣ−ＯＳ又はｎｃ−ＯＳを用いることが好ましく、ＣＡＡＣ−ＯＳを用いることが特に好ましい。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物及び欠陥（例えば、酸素欠損）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物又は酸素の拡散をより低減できる。
　また、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　また、酸化物２３０としてＣＡＡＣ−ＯＳ等の結晶性を有する酸化物を用いることで、導電体２４４及び導電体２４２ａによる、酸化物２３０からの酸素の引き抜きを抑制できる。これにより、熱処理を行っても、酸化物２３０から酸素が引き抜かれることを抑制できるため、トランジスタは、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。また、導電体２４４及び導電体２４２ａの導電率が低下することを抑制できる。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶（ナノ結晶ともいう）を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られないため、膜全体で配向性が見られない。すなわち、酸化物２３０としてｎｃ−ＯＳを用いる場合、酸化物２３０中を流れるキャリアの方向によらず酸化物２３０の膜特性が一定となるため、トランジスタの電気特性は安定する。
　なお、酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。酸化物２３０は、ＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、多結晶酸化物半導体、ＣＡＣ−ＯＳ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のうち、二種以上を有してもよい。
　なお、ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°又はその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう）を対称中心として、点対称の位置に観測される。
　また、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと同等又はナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
　酸化物２３０は、トランジスタ２００のチャネル形成領域を含む半導体層と言い換えることができる。なお、当該半導体層に適用可能な材料は、半導体として機能する金属酸化物（酸化物半導体）に限られない。例えば、当該半導体層として、単結晶シリコン、多結晶シリコン、又は非晶質シリコン等の半導体を用いてもよく、例えば低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）を用いてもよい。
　又は、当該半導体層として、半導体として機能する遷移金属カルコゲナイドを用いてもよく、例えば、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などを用いてもよい。
　酸化物２３０の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、又は原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。酸化物２３０の成膜は、特にスパッタリング法を用いて行うことが好ましい。スパッタリング法を用いることで、結晶性を有する金属酸化物を形成することができる。また、スパッタリング法は、薄膜が形成可能な成膜方法であるため、酸化物２３０の成膜に好適に用いることができる。
　ここで、半導体として機能する金属酸化物の側面がゲート絶縁層を介してワード線に覆われている、所謂ゲートオールアラウンド構造のトランジスタでは、ワード線又はゲート絶縁層に形成される開口部の内側に金属酸化物が設けられる。当該トランジスタを微細化するには、開口部の内壁を基板面に対してできる限り垂直にする必要がある。このとき、当該金属酸化物の成膜時に高い段差被覆性が必要とされるため、当該金属酸化物の成膜方法の自由度が制限されてしまう。
　一方、トランジスタ２００は、酸化物２３０及び導電体２４２ａの積層体に開口を形成し、当該開口の内側に絶縁体２５０及び導電体２６０を形成することで、作製される。このとき、酸化物２３０は、導電体２４４上に形成すればよく、酸化物２３０の成膜時に高い段差被覆性は必要とされない。したがって、酸化物２３０の成膜方法を自由に適用することができる。例えば、酸化物２３０の成膜にスパッタリング法を用いることができ、結晶性を有する金属酸化物を形成することができる。
　なお、開口又は凹部の形成には、ＬＥＬＥ（Ｌｉｔｈｏ−Ｅｔｃｈ−Ｌｉｔｈｏ−Ｅｔｃｈ）及びＳＡＤＰ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ　Ｄｏｕｂｌｅ　Ｐａｔｔｅｒｎｉｎｇ）などのダブルパターニング、ＳＡＱＰ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ　Ｑｕａｄｒｕｐｌｅ　Ｐａｔｔｅｒｎｉｎｇ）などのクアドロプルパターニング、並びにオクタブルパターニングなどのマルチパターニング技術を用いるとよい。マルチパターニング技術を用いることで、微細な開口又は微細な凹部を形成することができる。
　また、レジストパターンに対してシュリンク剤を用いることで、レジストパターンの開口部を縮小してもよい。例えば、シュリンク剤をレジスト表面に塗布した後、加熱処理を行う。これにより、レジストがシュリンク剤と反応し、レジストの表面に反応層が形成される。このとき、レジストパターンの開口部の側面に反応層が形成されるため、当該開口部を縮小することができる。開口部が縮小したレジストパターンを用いることで、微細な開口又は微細な凹部を形成することができる。なお、上記シュリンク剤は、パターンシュリンク剤、又はホールシュリンク剤と呼ばれることがある。
　また、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いた露光により、微細なパターンを直接形成してもよい。
　また、上記の方法を組み合わせてパターニングを行ってもよい。
　以上より、基板浮遊効果の影響が小さい又は実質的にない酸化物半導体をスパッタリング法により成膜した後、ＳＡＱＰ等のマルチパターニング技術を用いて中空部を有する円筒形状のチャネルを形成する。中空部にゲート電極を設けた縦型トランジスタとすることで、微細化または高集積化が可能なトランジスタを提供できる。当該トランジスタを用いることで、最小加工寸法（Ｆ）が例えば１５ｎｍ以下のメモリセルを実現できる。ここで、最小加工寸法（Ｆ）は、例えば、導電体２４４のＸ方向の幅、導電体２６２ａのＹ方向の幅、又は導電体２４６ｂのＹ方向の幅とする。
　導電体２４２ａとしては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、又はチタン及びアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、又はランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　なお、酸化物２３０などに含まれる水素が、導電体２４２ａに拡散する場合がある。特に、導電体２４２ａにタンタルを含む窒化物を用いることで、酸化物２３０などに含まれる水素は、導電体２４２ａに拡散しやすく、拡散した水素は、導電体２４２ａが有する窒素と結合することがある。つまり、酸化物２３０などに含まれる水素は、導電体２４２ａに吸い取られる場合がある。
　また、導電体２４２ａは、酸化物２３０と接する領域を有するため、酸素を含む導電性材料を用いることが好ましい。導電体２４２ａとして酸素を含む導電性材料を用いることで、導電体２４２ａが酸素を吸収しても導電性を維持することができる。また、絶縁体２５０として酸素を含む絶縁体を用いる場合においても、導電体２４２ａは導電性を維持できるため好適である。
　酸素を含む導電性材料として、酸化タングステンを含むインジウム酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物（ＩＴＯともいう）、酸化チタンを含むインジウム錫酸化物、シリコンを添加したインジウム錫酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（ＩＺＯ（登録商標）ともいう）、及び、酸化タングステンを含むインジウム亜鉛酸化物などが挙げられる。また、酸素を含む導電性材料として、酸化ルテニウム、ストロンチウム及びルテニウムを含む酸化物、またはランタン及びニッケルを含む酸化物などが挙げられる。本明細書等では、酸素を含む導電性材料を用いて成膜される導電膜を、酸化物導電膜と呼ぶことがある。
　絶縁体２５０は、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。当該構成にすることで、酸化物２３０に含まれる酸素が、導電体２６０へ拡散するのを抑制できる。つまり、酸化物２３０に酸素欠損が形成されるのを抑制できる。また、酸化物２３０に含まれる酸素による導電体２６０の酸化を抑制できる。したがって、トランジスタ２００の電気特性を良好にし、信頼性を向上させることができる。
　絶縁体２５０としては、例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることが好ましい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、又はハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。
　また、絶縁体２５０は、高誘電率（ｈｉｇｈ−ｋ）材料を用いてもよい。絶縁体２５０として高誘電率材料を用いることで、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。よって、絶縁体２５０の絶縁耐圧を高くすることができる。
　高誘電率材料としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、又はシリコン及びハフニウムを有する窒化物などがある。
　また、絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、又は空孔を有する酸化シリコンなどを用いてもよい。
　また、絶縁体２５０はＺ方向に延在している。トランジスタ２００ａが有する絶縁体２５０の上面は、導電体２４６ｃの上面よりも上方に位置することが好ましい。これにより、導電体２４６ｃと導電体２６２ａが接するのを防ぎ、導電体２４６ｃと導電体２６２ａの間のリーク電流及びショートを防止できる。なお、導電体２４６ｃとトランジスタ２００ａが有する導電体２６０との間に絶縁体が設けられ、当該絶縁体の上面が導電体２４６ｃの上面よりも上方に位置する場合、トランジスタ２００ａが有する絶縁体２５０の上面は、導電体２４６ｃの上面よりも下方に位置してもよい。
　同様に、トランジスタ２００ｂが有する絶縁体２５０の上面は、導電体２４６ｂの上面よりも上方に位置することが好ましい。これにより、導電体２４６ｂと導電体２６２ｃが接するのを防ぎ、導電体２４６ｂと導電体２６２ｃの間のリーク電流及びショートを防止できる。なお、導電体２４６ｂとトランジスタ２００ｂが有する導電体２６０との間に絶縁体が設けられ、当該絶縁体の上面が導電体２４６ｂの上面よりも上方に位置する場合、トランジスタ２００ｂが有する絶縁体２５０の上面は、導電体２４６ｂの上面よりも下方に位置してもよい。
　図２Ｂでは、絶縁体２５０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば、絶縁体２５０を２層の積層構造とする場合、酸化物２３０側に設ける絶縁体は、酸素の拡散を抑制する機能を有する絶縁体を用いて形成し、導電体２６０側に設ける絶縁体は、高誘電率材料を用いて形成してもよい。
　導電体２６０としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物、又は窒化ルテニウムなどを用いることが好ましい。また、例えば、酸化ルテニウム、ストロンチウムとルテニウムを含む酸化物、又はランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、導電体２６０と接する絶縁体２５０として酸素を含む絶縁性材料を用いる場合に好適である。
　また、導電体２６０は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いてもよい。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、及び酸化ルテニウムなどが挙げられる。
　また、導電体２６０が酸素の拡散を抑制する機能を有することにより、絶縁体２５０に含まれる酸素によって、導電体２６０が酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。
　導電体２４６ｂ及び導電体２４６ｃは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４６ｂ及び導電体２４６ｃのそれぞれは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
　導電体２６２ａ及び導電体２６２ｃは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６２ａ及び導電体２６２ｃのそれぞれは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
　ここで、図２Ａの上面図のうち、導電体２４２ａ、絶縁体２５０、導電体２６０、導電体２４６ｂ、及び導電体２４６ｃを含む上面図を図３Ａに示す。なお、理解をしやすくするため、図３Ａでは、導電体２４４及び導電体２６２ａのそれぞれの輪郭を点線で示す。また、図３Ａに示す構成の変形例を図３Ｂ乃至図３Ｆに示す。図３Ａ乃至図３Ｆは、半導体装置の構成例を説明する上面図でもある。図３Ｄ及び図３Ｆでは、導電体２６２ｃの輪郭を点線で示す。
　図３Ａ乃至図３Ｆに示す領域２６４ｂは、導電体２４６ｂと導電体２４６ｂの下方に設けられる導電体２４２ａとが重なる領域である。また、図３Ａ乃至図３Ｆに示す領域２６４ｃは、導電体２４６ｃと導電体２４６ｃの下方に設けられる導電体２４２ａとが重なる領域である。
　図３Ａに示すように、導電体２４６ｂは開口を有する。また、当該開口内に、絶縁体２５０及び導電体２６０が設けられている。なお、上面視において、図３Ａに示すように導電体２４６ｂのＹ方向の幅が絶縁体２５０の外周の直径と等しい場合、又は、図３Ｂに示すように導電体２４６ｂのＹ方向の幅が絶縁体２５０の外周の直径よりも小さい場合、導電体２４６ｂは、絶縁体２５０によって分断される。ただし、分断された導電体２４６ｂ同士は導電体２４６ｂの下方に設けられる導電体２４２ａを介して電気的に接続される。よって、導電体２４６ｂは、導電体２４６ｂの下方に設けられる導電体２４２ａを介してＸ方向に延在しているため、導電体２４６ｂは、Ｘ方向に延在しているとみなすことができる。
　一方、上面視において、図３Ｃに示すように導電体２４６ｂのＹ方向の幅が絶縁体２５０の外周の直径よりも大きい場合、導電体２４６ｂは、一続きの導電体としてＸ方向に延在している。
　なお、図３Ａ乃至図３Ｃでは、導電体２４６ｂが有する開口部に、絶縁体２５０及び導電体２６０が設けられている構成を示しているが、本発明はこれに限られない。導電体２４６ｂが有する開口部には、導電体２６０と、導電体２６０の側面を覆う絶縁体とが設けられてもよい。当該絶縁体は、絶縁体２５０のみで構成されてもよいし、絶縁体２５０と絶縁体２５０上に設けられた絶縁体とで構成されてもよい。
　また、導電体２４６ｂは、導電体２４６ｂの下方に設けられる導電体２４２ａを介してＸ方向に延在していればよく、上面視において絶縁体２５０の外周と同じ輪郭を有さなくてもよい。例えば、図３Ｄに示すように、上面視において、導電体２４６ｂの下方に設けられる導電体２４２ａと重なる領域の導電体２４６ｂの端部は直線状であってもよい。図３Ｄでは、導電体２４６ｂが導電体２６２ｃと重ならない構成を示している。
　なお、導電体２４６ｃの、トランジスタ２００ａの導電体２４２ａと重なる領域の形状は、導電体２４６ｂと同様の形状を有してもよい。
　図３Ａでは、導電体２４６ｃが、トランジスタ２００ａの導電体２６０の中心に対して、Ａ１側及びＡ２側の双方に設けられる構成となっているが、本発明はこれに限られない。導電体２４６ｃは、トランジスタ２００ａの導電体２４２ａと電気的に接続すればよい。例えば、図３Ｅに示すように、導電体２４６ｃは、トランジスタ２００ａの導電体２６０の中心に対してＡ２側のみに設けられてもよい。
　図３Ｄに示す構成においても同様に、導電体２４６ｃは、トランジスタ２００ａの導電体２６０の中心に対してＡ２側のみに設けられてもよい（図３Ｆ参照）。
　図２Ａに示すように、上面視において、導電体２４４は、酸化物２３０の有する中空円筒形状の中心と重なる。なお、導電体２４４は、酸化物２３０の少なくとも一部と接すればよく、酸化物２３０の有する中空円筒形状の中心と重ならなくてもよい。例えば、図４Ａに示すように、上面視において、導電体２４４は、酸化物２３０の有する中空円筒形状の中心からＸ方向にずれた位置に配置されてもよい。なお、図４Ａは、メモリセル１００の上面図である。
　図２Ａには、上面視において、導電体２６２ａのＹ方向の幅を二等分する直線が、トランジスタ２００ａが有する導電体２６０の中心と重なる構成を示している。なお、導電体２６２ａは、トランジスタ２００ａが有する導電体２６０の少なくとも一部と接すればよい。例えば、図４Ｂに示すように、上面視において、導電体２６２ａは、導電体２６２ａのＹ方向の幅を二等分する直線（一点鎖線Ｂ３−Ｂ４）が導電体２６０の中心からＹ方向にずれた位置となるように配置されてもよい。なお、図４Ｂは、メモリセル１００の上面図である。
　図２Ａには、上面視において、導電体２４６ｂのＹ方向の幅を二等分する直線は、トランジスタ２００ｂが有する導電体２６０の中心と重なる構成を示している。なお、導電体２４６ｂは、トランジスタ２００ｂが有する導電体２６０の少なくとも一部と接すればよい。例えば、図４Ｃに示すように、上面視において、導電体２４６ｂは、導電体２４６ｂのＹ方向の幅を二等分する直線（一点鎖線Ｂ５−Ｂ６）が導電体２６０の中心からＹ方向にずれた位置となるよう配置されてもよい。なお、図４Ｃは、メモリセル１００の上面図である。
　なお、図４Ｂに示す構成を鑑みると、トランジスタ２００ａが有する導電体２６０の中心は、導電体２６２ａのＹ方向の幅を二等分する直線からＹ方向にずれた位置に位置してもよいといえる。また、図４Ｃに示す構成を鑑みると、トランジスタ２００ｂが有する導電体２６０の中心は、導電体２４６ｂのＹ方向の幅を二等分する直線からＹ方向にずれた位置に位置してもよいといえる。例えば、図４Ｄに示すように、トランジスタ２００ｂが有する導電体２６０の中心が、導電体２４６ｂのＹ方向の幅を二等分する直線（一点鎖線Ｂ５−Ｂ６）よりもＡ１側に位置し、当該導電体２６０とＸ方向に隣接する導電体２６０の中心が、一点鎖線Ｂ５−Ｂ６よりもＡ２側に位置する構成としてもよい。当該構成にすることで、導電体２４４間距離を変更することなく、トランジスタ２００ｂと、当該トランジスタ２００ｂとＸ方向に隣接するトランジスタ２００ｂの間の距離を大きくすることができる。
　なお、トランジスタ２００ｂを図４Ｄに示す配置とする場合、トランジスタ２００ｂと、当該トランジスタ２００ｂを有するメモリセル１００とＹ方向に隣接するメモリセル１００が有するトランジスタ２００ａの間の距離が小さくなることがある。よって、トランジスタ２００ａも、トランジスタ２００ｂと同様の配置とすることが好ましい。例えば、図４Ｄに示すように、トランジスタ２００ａが有する導電体２６０の中心が、導電体２６２ａのＹ方向の幅を二等分する直線（一点鎖線Ｂ３−Ｂ４）よりもＡ１側に位置し、当該導電体２６０とＸ方向に隣接する導電体２６０の中心が、一点鎖線Ｂ３−Ｂ４よりもＡ２側に位置する構成としてもよい。当該構成にすることで、トランジスタ２００ａとトランジスタ２００ｂの間の距離が小さくなるのを抑制できる。
　図４Ｄに示す構成とすることで、トランジスタ２００ａ間の距離、トランジスタ２００ｂ間の距離、及び配線間の距離を小さくすることができ、メモリセルの集積度が高い半導体装置を提供できる。
　また、図４Ｄに示す構成とすることで、導電体２４６ｂ同士の間隔、導電体２６２ａ同士の間隔を保持したまま、酸化物２３０が有する中空の円周を大きくすることができる。これにより、トランジスタのチャネル幅が大きくなり、オン電流を高めることができる。例えば、図４Ｅに示すように、トランジスタ２００ｂの酸化物２３０が有する中空の円周を、トランジスタ２００ａの酸化物２３０が有する中空の円周よりも大きくする。当該構成にすることで、トランジスタ２００ｂのチャネル幅が大きくなる。したがって、読み出し用トランジスタとして機能するトランジスタ２００ｂのオン電流を高めることができ、読み出し速度が速い半導体装置を提供できる。
　図２Ｂ及び図２Ｃでは、導電体２４６ｂ及び導電体２４６ｃのそれぞれの下面が平坦である構成を示しているが、本発明はこれに限られない。導電体２４６ｂ及び導電体２４６ｃがそれぞれトランジスタ２００ｂ及びトランジスタ２００ａの導電体２４２ａの上面の少なくとも一部と接すればよく、導電体２４６ｂ及び導電体２４６ｃは、凸部及び凹部の一方又は双方を有してもよい。
　例えば、図５Ａに示すように、導電体２４６ｃは、凸型の形状部２４６ｃ１を有してもよい。凸型の形状部２４６ｃ１は、導電体２４６ｃとトランジスタ２００ａの導電体２４２ａと重なる領域に設けられる。このとき、凸型の形状部２４６ｃ１の上面形状は、図３Ａ乃至図３Ｆのいずれかに示す領域２６４ｃの形状と同じである。また、凸型の形状部２４６ｃ１はトランジスタ２００ａの導電体２４２ａと接する。
　また、例えば、図５Ｂに示すように、導電体２４６ｂは、凸型の形状部２４６ｂ１を有してもよい。凸型の形状部２４６ｂ１は、導電体２４６ｂとトランジスタ２００ｂの導電体２４２ａと重なる領域に設けられる。このとき、凸型の形状部２４６ｂ１の上面形状は、図３Ａ乃至図３Ｆのいずれかに示す領域２６４ｂの形状と同じである。凸型の形状部２４６ｂ１はトランジスタ２００ａの導電体２４２ａと接する。
　なお、凸型の形状部を有する導電体２４６ｂ及び導電体２４６ｃの形成方法については、後述する。
　導電体２４６ｂ及び導電体２４６ｃが凸型の形状部を有し、導電体２４６ｂ及び導電体２４６ｃの上面形状が図３Ｄに示す形状である場合の、メモリセル１００の斜視図を図５Ｃに示す。
［メモリセル１００Ａ］
　前述のメモリセル１００と異なる構成例を、図６Ａ乃至図６Ｃに示す。なお、以下に示すメモリセルにおいて、前述のメモリセル１００を構成する構造と同機能を有する構造には、同符号を付記する。また、以降では、前述のメモリセル１００と異なる部分について主に説明し、重複する部分については説明を省略する。
　図６Ａは、メモリセル１００Ａの上面図であり、図６Ｂは、メモリセル１００Ａの断面図であり、図６Ｃは、メモリセル１００Ａの斜視図である。メモリセル１００Ａは、導電体２４４に代えて、導電体２４４ａ及び導電体２４４ｂを有する点で、図２に示すメモリセル１００とは異なる。
　導電体２４４ａはトランジスタ２００ａが有する酸化物２３０と電気的に接続し、導電体２４４ｂはトランジスタ２００ｂが有する酸化物２３０と電気的に接続する。なお、図６では、導電体２４４ａ及び導電体２４４ｂはＹ方向に延在して設けられる。つまり、導電体２４４ａは、導電体２６２ａが延在する方向と直交する方向に延在している。また、導電体２４４ｂは、導電体２４６ｂが延在する方向と直交する方向に延在している。
　導電体２４４ａはトランジスタ２００ａのソース電極及びドレイン電極の一方としての機能と、配線としての機能とを有する。導電体２４４ｂはトランジスタ２００ｂのソース電極及びドレイン電極の一方としての機能と、配線としての機能とを有する。
　上記構成にすることで、メモリセルの書き込みビット線と読み出しビット線を独立させることができる。なお、メモリセルの構成については実施の形態２で説明する。
　図７Ａは、図６に示すメモリセル１００Ａがマトリックス状に配置されたメモリセルアレイの上面図である。図７Ａでは、導電体２６２ａ及び導電体２４６ｂがＸ方向に延在し、導電体２４４がＹ方向に延在し、メモリセル１００Ａが有するトランジスタ２００ａ及びトランジスタ２００ｂを結ぶ線分がＸ方向に傾いている。
　図７Ａに示すように、１つの導電体２４４は、第１のメモリセル、及び第１のメモリセルとＸ方向に隣接する第２のメモリセルと電気的に接続する。例えば、ｉ行目に位置するメモリセルにおいて、導電体２４４［ｊ］は、メモリセル１００Ａ［ｉ，ｊ−１］及びメモリセル１００Ａ［ｉ，ｊ］と電気的に接続する。つまり、導電体２４４［ｊ］は、メモリセル１００Ａ［ｉ，ｊ−１］の導電体２４４ｂ、及びメモリセル１００Ａ［ｉ，ｊ］の導電体２４４ａに対応する。
　なお、本発明は上記に限られない。例えば、図７Ｂに示すように、導電体２６２ａ及び導電体２４６ｂがＸ方向に延在し、導電体２４４がＸ方向に傾いて延在し、メモリセル１００Ａが有するトランジスタ２００ａ及びトランジスタ２００ｂを結ぶ線分がＹ方向と平行であってもよい。当該構成にすることで、半導体装置のメモリ密度をより高めることができる場合がある。
［メモリセル１００Ｂ］
　前述のメモリセル１００又はメモリセル１００Ａと異なる構成例を、図８Ａ乃至図８Ｃに示す。なお、以下に示すメモリセルにおいて、前述のメモリセル１００又はメモリセル１００Ａを構成する構造と同機能を有する構造には、同符号を付記する。また、以降では、前述のメモリセル１００又はメモリセル１００Ａと異なる部分について主に説明し、重複する部分については説明を省略する。
　図８Ａは、メモリセル１００Ｂの上面図であり、図８Ｂは、メモリセル１００Ｂの断面図であり、図８Ｃは、メモリセル１００Ｂの斜視図である。
　メモリセル１００Ｂは、トランジスタ２００ａ及びトランジスタ２００ｂと、導電体２４４ｂ及び導電体２４４ｃと、導電体２４６ａ及び導電体２４６ｂと、導電体２５６と、導電体２６２ａ及び導電体２６２ｃと、を有する。
　導電体２４４ｂはトランジスタ２００ｂが有する酸化物２３０と電気的に接続し、導電体２４４ｃはトランジスタ２００ａが有する酸化物２３０と電気的に接続する。
　導電体２４６ａはトランジスタ２００ａが有する導電体２４２ａと電気的に接続し、導電体２４６ｂはトランジスタ２００ｂが有する導電体２４２ａと電気的に接続する。
　導電体２５６は、導電体２４４ｃ及び導電体２６２ｃと電気的に接続する。
　なお、図８では、導電体２６２ａ及び導電体２４４ｂはＸ方向に延在して設けられ、導電体２４６ａ及び導電体２４６ｂはＹ方向に延在して設けられ、トランジスタ２００ａ及びトランジスタ２００ｂを結ぶ線分はＸ方向に傾いている。
　上記構成にすることで、メモリセルの書き込みビット線と読み出しビット線を独立させることができる。
　図９Ａは、図８に示すメモリセル１００Ｂがマトリックス状に配置されたメモリセルアレイの上面図である。図９Ａでは、導電体２６２ａ及び導電体２４４ｂがＸ方向に延在し、導電体２４６がＹ方向に延在し、メモリセル１００Ｂが有するトランジスタ２００ａ及びトランジスタ２００ｂを結ぶ線分がＸ方向に傾いている。
　図９Ａに示すように、１つの導電体２４６は、第１のメモリセル、及び第１のメモリセルとＸ方向に隣接する第２のメモリセルと電気的に接続する。例えば、ｉ行目に位置するメモリセルにおいて、導電体２４６［ｊ］は、メモリセル１００Ｂ［ｉ，ｊ−１］及びメモリセル１００Ｂ［ｉ，ｊ］と電気的に接続する。つまり、導電体２４６［ｊ］は、メモリセル１００Ｂ［ｉ，ｊ−１］の導電体２４６ｂ、及びメモリセル１００Ｂ［ｉ，ｊ］の導電体２４６ａに対応する。
　なお、本発明は上記に限られない。例えば、図９Ｂに示すように、導電体２６２ａ及び導電体２４４ｂがＸ方向に延在し、導電体２４６がＸ方向に傾いて延在し、メモリセル１００Ｂが有するトランジスタ２００ａ及びトランジスタ２００ｂを結ぶ線分がＹ方向と平行であってもよい。当該構成にすることで、半導体装置のメモリ密度をより高めることができる場合がある。
［メモリセル１００Ｃ］
　前述のメモリセル１００、メモリセル１００Ａ、又はメモリセル１００Ｂと異なる構成例を、図１０Ｃ乃至図１０Ｂに示す。なお、以下に示すメモリセルにおいて、前述のメモリセル１００、メモリセル１００Ａ、又はメモリセル１００Ｂを構成する構造と同機能を有する構造には、同符号を付記する。また、以降では、前述のメモリセル１００、メモリセル１００Ａ、又はメモリセル１００Ｂと異なる部分について主に説明し、重複する部分については説明を省略する。
　図１０Ａ及び図１０Ｂは、メモリセル１００Ａの断面図であり、図１０Ｃは、メモリセル１００Ｃの斜視図である。メモリセル１００Ｃは、トランジスタ２００ａ及びトランジスタ２００ｂが積層されている点で、前述のメモリセル１００、メモリセル１００Ａ、又はメモリセル１００Ｂと主に異なる。
　メモリセル１００Ｃは、トランジスタ２００ａ及びトランジスタ２００ｂと、導電体２４４ｂ及び導電体２４４ｃと、導電体２４６ａ及び導電体２４６ｂと、導電体２６２ａと、を有する。
　導電体２４４ｃは、トランジスタ２００ａが有する酸化物２３０、及びトランジスタ２００ｂが有する導電体２６０と電気的に接続する。つまり、トランジスタ２００ａが有する酸化物２３０は、導電体２４４ｃを介してトランジスタ２００ｂが有する導電体２６０と電気的に接続する。
　メモリセル１００Ｂでは、トランジスタ２００ａが有する酸化物２３０とトランジスタ２００ｂが有する導電体２６０は、導電体２４４ｃ、導電体２５６、及び導電体２６２ｃを介して電気的に接続されているが、メモリセル１００Ｃでは、トランジスタ２００ａが有する酸化物２３０とトランジスタ２００ｂが有する導電体２６０は、導電体２４４ｃのみを介して電気的に接続されている。メモリセル１００Ｃの構成とすることで、半導体装置の作製工程における工程数を低減し、生産性の向上を図ることができる。また、導電体２５６を配置するための領域を設ける必要が無くなり、半導体装置のメモリ密度をより高めることができる。
　また、図１０に示すように、トランジスタ２００ａとトランジスタ２００ｂを積層する場合、トランジスタ２００ａが有する酸化物２３０とトランジスタ２００ｂが有する酸化物２３０の膜厚を異ならせることができる。つまり、トランジスタ２００ａとトランジスタ２００ｂのチャネル長を異ならせることができる。
　トランジスタのチャネル長を大きくすることでトランジスタのＶｔｈのばらつきを低減できる。そこで、例えば、トランジスタ２００ｂが有する酸化物２３０の膜厚を、トランジスタ２００ａが有する酸化物２３０の膜厚よりも大きくする。このとき、読み出し用トランジスタとして機能するトランジスタ２００ｂのチャネル長が大きくなり、読み出し精度が高いメモリセルを実現できる。
　また、チャネル長が小さいほど、オン抵抗が小さくなり、高速動作が可能なトランジスタとなる。そこで、例えば、トランジスタ２００ａが有する酸化物２３０の膜厚を、トランジスタ２００ｂが有する酸化物２３０の膜厚よりも小さくする。このとき、書き込み用トランジスタとして機能するトランジスタ２００ａのチャネル長が小さくなるため、書き込み速度が速いメモリセルを実現できる。さらに、トランジスタ２００ｂが有する酸化物２３０の膜厚を大きくすることで、読み出し用トランジスタとして機能するトランジスタ２００ｂのチャネル長が大きくなり、書き込み速度が速く、読み出し精度が高いメモリセルを実現できる。
　なお、図１０に示す構成において、トランジスタ２００ａとトランジスタ２００ｂとは、同一層に設けられないため、トランジスタの構造が異なってもよい。例えば、トランジスタ２００ａ及びトランジスタ２００ｂの一方は、例えば、プレーナ型のトランジスタ、スタガ型のトランジスタ、又は逆スタガ型のトランジスタ等であってもよい。また、トップゲート型またはボトムゲート型のトランジスタ構造としてもよい。また、チャネルが形成される半導体層の上下にゲートが設けられていてもよい。
　また、図１０に示す構成において、トランジスタ２００ａの半導体層、及びトランジスタ２００ｂの半導体層は、同じ材料を用いて形成してもよいし、異なる材料を用いて形成してもよい。
　トランジスタ２００ａ及びトランジスタ２００ｂの一方の半導体層に用いることができる他の半導体材料としては、例えば、単体元素よりなる半導体、又は化合物半導体が挙げられる。単体元素よりなる半導体として、例えば、シリコン、及びゲルマニウムが挙げられる。化合物半導体として、例えば、ヒ化ガリウム、及びシリコンゲルマニウムが挙げられる。その他、化合物半導体として、例えば、有機半導体、及び、窒化物半導体が挙げられる。なお、前述の酸化物半導体も、化合物半導体の一種である。なお、これらの半導体材料に、ドーパントとして不純物が含まれてもよい。
　半導体層に用いることができるシリコンとして、単結晶シリコン、多結晶シリコン、微結晶シリコン、及び非晶質シリコンが挙げられる。多結晶シリコンとして、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）が挙げられる。
　半導体層に非晶質シリコンを用いたトランジスタは、大型のガラス基板上に形成でき、低コストで作製できる。半導体層に多結晶シリコンを用いたトランジスタは、電界効果移動度が高く、高速動作が可能である。また、半導体層に微結晶シリコンを用いたトランジスタは、非晶質シリコンを用いたトランジスタより電界効果移動度が高く、高速動作が可能である。
［トランジスタ２００の変形例］
　以下では、図１１Ａ乃至図１２Ｃを用いて、前述のトランジスタ２００と異なる構成例について説明する。なお、本項では、図２に示すメモリセル１００が有するトランジスタ２００の変形例を説明するが、以降で説明するトランジスタ２００の変形例の構成は、図６乃至図１０に示すメモリセル（メモリセル１００Ａ乃至メモリセル１００Ｃ）に適用してもよい。
　図２Ｂに示すトランジスタ２００の変形例を図１１Ａに示す。図１１Ａはメモリセル１００の断面図である。図１１Ａに示すトランジスタ２００は、酸化物２３０及び導電体２４２ａの形状が図２Ｂに示すトランジスタ２００とは異なる。具体的には、図１１Ａに示すトランジスタ２００は、酸化物２３０及び導電体２４２ａのそれぞれの側面がテーパ形状を有する点で、図２Ｂに示すトランジスタ２００とは異なる。
　本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面又は被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面又は被形成面とのなす角（テーパ角ともいう）が、９０度未満である領域を有する形状のことを指す。なお、構造の側面及び基板面は、必ずしも完全に平坦である必要はなく、微細な曲率を有する略平面状、又は微細な凹凸を有する略平面状であってもよい。
　図１１Ａに示すように、トランジスタ２００の断面視において、酸化物２３０の開口側（絶縁体２５０側）の側面は、テーパ角θのテーパ形状を有してもよい。ここで、テーパ角θは、酸化物２３０の開口側の側面と基板面のなす角である。ただし、テーパ角θの頂点から出る２辺の一方は、基板面に限らず、導電体２４４の上面、又は酸化物２３０の下面などであってもよい。つまり、テーパ角θは、酸化物２３０の側面と、導電体２４４の上面又は酸化物２３０の下面とのなす角としてもよい。このとき、酸化物２３０の外側の側面も、テーパ角θのテーパ形状を有する。
　酸化物２３０の開口側の側面がテーパ形状を有することで、酸化物２３０の開口部に設ける絶縁体２５０の被覆性が向上し、鬆等の欠陥を低減できる。また、酸化物２３０の下底面の面積が大きくなり、導電体２４４と酸化物２３０が接する領域の面積を大きくすることができる。
　なお、テーパ角θは９０度に近いほど、導電体２６０を、酸化物２３０が有する開口のより下方に設けることができる。よって、酸化物２３０の導電体２６０と重畳する領域を大きくすることができ、トランジスタの電気特性を安定にすることができる。また、トランジスタ２００の占有面積を低減できる。例えば、テーパ角θは８０度以上、８５度以上、又は８７度以上であって、９０度未満とする。
　上記構成においても、酸化物２３０の上面は中空円形状を有する。つまり、上記構成において、酸化物２３０は中空の円錐台形状を有する。つまり、酸化物２３０が有する円錐台形状の上底面（導電体２４２ａ側の面）の面積は、酸化物２３０が有する円錐台形状の下底面（導電体２４４側の面）の面積よりも小さい。
　酸化物２３０と同様に、導電体２４２ａの開口側（絶縁体２５０側）の側面、及び導電体２４２ａの外側の側面は、テーパ形状を有する。なお、導電体２４２ａの開口の側面と基板面のなす角、及び導電体２４２ａの外側の側面と基板面のなす角は、テーパ角θと一致または概略一致する。なお、酸化物２３０に用いる材料と導電体２４２ａに用いる材料との組み合わせ、又は、酸化物２３０及び導電体２４２ａの加工条件などによっては、導電体２４２ａの開口の側面と基板面のなす角、及び導電体２４２ａの外側の側面と基板面のなす角は、テーパ角θと一致しない場合がある。
　また、導電体２４２ａは中空の円錐台形状を有する。つまり、導電体２４２ａが有する円錐台形状の上底面（導電体２４６ｂ又は導電体２４６ｃ側の面）の面積は、導電体２４２ａが有する円錐台形状の下底面（酸化物２３０側の面）の面積よりも小さい。
　図２Ｂに示すトランジスタ２００の変形例を図１１Ｂに示す。図１１Ｂはメモリセル１００の断面図である。図１１Ｂに示すトランジスタ２００は、導電体２４２ｂを有する点で、図２Ｂに示すトランジスタ２００とは異なる。
　導電体２４２ｂは、酸化物２３０と導電体２４４の間に設けられる。図１１Ｂでは、導電体２４２ｂは酸化物２３０の下面に接して設けられる。また、導電体２４２ｂは導電体２４４の上面の少なくとも一部と接して設けられる。
　導電体２４２ｂは、円筒形状（円柱形状ともいう）を有する。なお、導電体２４２ｂが有する円筒形状は、Ｚ方向に延在している。また、導電体２４２ｂは開口を有する。また、導電体２４２ｂの上面は中空円形状を有する。別言すると、導電体２４２ｂは、中空部が設けられた円筒形状を有する。導電体２４２ｂは、トランジスタ２００のソース電極及びドレイン電極の一方として機能する。
　導電体２４２ｂが有する開口の内側に、絶縁体２５０及び導電体２６０が配置される。当該構成にすることで、絶縁体２５０を介して酸化物２３０と導電体２６０とが重なる領域の端部を、導電体２４４により近づけることができる。別言すると、絶縁体２５０を介して酸化物２３０と導電体２６０とが重ならない領域、所謂Ｌｏｆｆ領域を狭くする又は設けない構成とすることができる。したがって、トランジスタ２００の周波数特性を向上させることができる。これにより、メモリセル１００の書き込み速度及び読み出し速度の向上、半導体装置１０の動作速度の向上などを図ることができる。よって、動作速度が速い半導体装置を提供できる。
　なお、導電体２４２ａとなる導電膜、及び導電体２４２ｂとなる導電膜は異なる工程で成膜される。よって、導電体２４２ａ及び導電体２４２ｂは、異なる材料で形成されてもよいし、同じ材料で形成されてもよい。
　図２Ｂでは、酸化物２３０を単層とする構成について示したが、本発明はこれに限られない。例えば、酸化物２３０は、２層以上の積層構造としてもよい。
　図２Ｂに示すトランジスタ２００の変形例を図１２Ａに示す。図１２Ａはメモリセル１００の断面図である。図１２Ａに示すトランジスタ２００は、酸化物２３０が、酸化物２３０＿１、酸化物２３０＿２、及び酸化物２３０＿３の３層の積層構造を有する点で、図２Ｂに示すトランジスタ２００とは異なる。
　酸化物２３０＿２は、トランジスタ２００のチャネル形成領域として機能し、酸化物２３０＿１は、トランジスタ２００のソース領域及びドレイン領域の一方として機能し、酸化物２３０＿３は、トランジスタ２００のソース領域及びドレイン領域の他方として機能する。
　酸化物２３０＿２としては、上述の酸化物２３０に用いることができる金属酸化物を用いればよい。
　酸化物２３０＿１及び酸化物２３０＿３は、酸化物２３０＿２と比較して、導電率が高い材料を用いることが好ましい。また、酸化物２３０＿１及び酸化物２３０＿３は、縮退した酸化物半導体を用いることが好ましい。
　例えば、酸化物２３０＿１及び酸化物２３０＿３として、酸化物２３０＿２に用いることができる金属酸化物に窒素が添加された材料を用いることができる。具体的には、インジウム、上述した元素Ｍ、亜鉛、及び窒素を有する金属酸化物（金属酸窒化物ともいう）を用いることが好ましい。より具体的には、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び窒素を含む酸化物（Ｉｎ、Ｇａ、及びＺｎを有する酸窒化物、又は窒素が添加されたＩＧＺＯともいう）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、及び窒素を含む酸化物（Ｉｎ、Ａｌ、及びＺｎを有する酸窒化物、又は窒素が添加されたＩＡＺＯともいう）、又は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び窒素を含む酸化物（Ｉｎ、Ａｌ、Ｇａ、及びＺｎを有する酸窒化物、窒素が添加されたＩＡＧＺＯ、窒素が添加されたＩＧＡＺＯ、又は窒素が添加されたＡＧＩＺＯともいう）などを用いることができる。
　例えば、窒素が添加されたＩＧＺＯは、ウルツ鉱型の結晶構造を有する傾向がある。ウルツ鉱型の結晶構造は、Ｉｎ−Ｍ−Ｚｎ酸化物が有する結晶の結晶構造との格子整合性が高い。したがって、酸化物２３０＿１としてウルツ鉱型の結晶構造を有する金属酸窒化物を用いることで、酸化物２３０＿２の結晶性を高めることができる。つまり、酸化物２３０＿２としてＣＡＡＣ構造を有する金属酸化物を形成しやすくなる。
　また、上述したように、酸化物２３０＿２としてＣＡＡＣ−ＯＳを用いる場合、酸化物２３０＿２が有する結晶は、基板面に対してｃ軸配向している。なお、ＣＡＡＣ−ＯＳ中の不純物は、ｃ軸方向に拡散しにくい傾向がある。つまり、酸化物２３０＿２としてＣＡＡＣ−ＯＳを用いることで、酸化物２３０＿２への不純物の混入を抑制できる。例えば、酸化物２３０＿２への窒素の混入を抑制できる。したがって、酸化物２３０＿２の導電性が高くなるのを抑制できる。
　なお、上記では酸化物２３０＿２に用いることができる金属酸化物に窒素を添加された材料について説明したが、酸化物２３０＿２に用いることができる金属酸化物に添加する元素は、金属酸化物の導電性を高める元素であればよい。当該元素として例えば、水素、第１５族元素（代表的には窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、及びアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）から選ばれた一種又は複数種を用いることができる。
　なお、酸化物２３０＿１及び酸化物２３０＿３に用いる金属酸化物は、酸化物２３０＿２と比較して、導電率が高ければよい。例えば、酸化物２３０＿１及び酸化物２３０＿３は、酸化物２３０＿２と酸素以外に共通の元素を主成分として有し、化学組成が異なる金属酸化物を用いてもよい。
　酸化物２３０＿１及び酸化物２３０＿３と、酸化物２３０＿２とが酸素以外に共通の元素を主成分として有する場合、酸化物２３０は化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。例えば、酸化物２３０＿２としてＩｎ−Ｍ−Ｚｎ酸化物を用いる場合、酸化物２３０＿１又は酸化物２３０＿３に用いる金属酸化物において主成分である金属元素の原子数の和に対するインジウムの原子数の割合が、酸化物２３０＿２に用いる金属酸化物において主成分である金属元素の原子数の和に対するインジウムの原子数の割合より、大きいことが好ましい。また、酸化物２３０＿１又は酸化物２３０＿３に用いる金属酸化物において、元素Ｍに対するインジウムの原子数の割合が、酸化物２３０＿２に用いる金属酸化物における、元素Ｍに対するインジウムの原子数の割合より大きいことが好ましい。
　酸化物２３０＿１及び酸化物２３０＿３と、酸化物２３０＿２とが、酸素以外に共通の元素を主成分として有することで、酸化物２３０＿１又は酸化物２３０＿３と酸化物２３０＿２との界面における欠陥準位密度を低くすることができる。酸化物２３０＿１又は酸化物２３０＿３と酸化物２３０＿２との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
　又は、酸化物２３０＿１及び酸化物２３０＿３として、酸化チタン、酸化モリブデン、酸化亜鉛、酸化インジウム、酸化タングステン、酸化マグネシウム、酸化カルシウム、酸化錫、インジウム亜鉛酸化物、インジウム錫酸化物、又はシリコンを含むインジウム錫酸化物等を用いてもよい。
　なお、酸化物２３０を上述の３層積層構造とする場合、図１２Ｂに示すように、導電体２４２ａを設けなくてもよい場合がある。このとき、導電体２４６ｂ又は導電体２４６ｃが導電体２４２ａの有する機能を兼ねる。つまり、導電体２４６ｂ又は導電体２４６ｃは、配線としての機能と、ソース電極及びドレイン電極の他方としての機能と、を有する。導電体２４２ａを設けない構成にすることで、半導体装置の作製工程における工程数を低減し、生産性の向上を図ることができる。
　図２Ｂに示すトランジスタ２００の変形例を図１２Ｃに示す。図１２Ｃはメモリセル１００の断面図である。図１２Ｃに示すトランジスタ２００は、酸化物２３０が、酸化物２３０＿１及び酸化物２３０＿２の２層の積層構造を有する点で、図２Ｂに示すトランジスタ２００とは異なる。
　導電体２４２ａと酸化物２３０＿２とが接した状態で加熱処理を行う場合、導電体２４２ａ近傍の酸化物２３０＿２は、シート抵抗が低下することがある。また、キャリア濃度が増加することがある。したがって、導電体２４２ａ近傍の酸化物２３０＿２を、自己整合的に低抵抗化することができる。
　上記の場合、例えば、図１２Ｃに示すように、酸化物２３０＿２に、領域２３０＿２２が形成される。領域２３０＿２２は、酸化物２３０＿２の、導電体２４２ａ近傍の低抵抗化された領域である。領域２３０＿２２は、ソース領域及びドレイン領域の他方として機能する。また、酸化物２３０＿２の、チャネル形成領域として機能する領域を、領域２３０＿２１と表記する。なお、酸化物２３０＿２において、各領域の境界を明確に検出することが困難な場合がある。
　なお、導電体２４２ａに用いる材料によっては、領域２３０＿２２が形成されない場合がある。このとき、酸化物２３０＿２は、領域２３０＿２１を有する。また、導電体２４４に用いる材料によっては、酸化物２３０＿１の導電体２４４近傍に低抵抗化された領域が形成される場合がある。
＜半導体装置の詳細な構成例＞
　以下では、図１３Ａ乃至図１３Ｄを用いて、本発明の一態様の半導体装置の詳細な構成例を説明する。なお、以下に示す半導体装置において、先の＜半導体装置の構成例＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。また、以降では、先の＜半導体装置の構成例＞に示した半導体装置と異なる部分について主に説明し、重複する部分については説明を省略する。
　図１３Ａ乃至図１３Ｄは、メモリセル１００を含む半導体装置の上面図及び断面図である。図１３Ａ及び図１３Ｄは、当該半導体装置の上面図である。また、図１３Ｂ及び図１３Ｃは、当該半導体装置の断面図である。ここで、図１３Ｂは、図１３ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図１３Ｃは、図１３ＡにＢ１−Ｂ２の一点鎖線で示す部位の断面図である。また、図１３Ｄは、図１３ＢにＣ１−Ｃ２の一点鎖線で示す部位の断面を含み、かつ、図１３Ａに二点鎖線で囲む領域の上面図である。なお、図１３Ａの上面図では、図の明瞭化のために一部の要素を省いている。
　図１３Ａ乃至図１３Ｄに示す半導体装置は、マトリックス状に配置された複数のメモリセル１００を有する。図１３Ａでは、半導体装置が有する複数のメモリセル１００のうちの２つを示している。
　図１３Ａ乃至図１３Ｄに示す半導体装置は、基板（図示せず）上の絶縁体２１６及び導電体２４４と、絶縁体２１６及び導電体２４４上の、トランジスタ２００ａ、トランジスタ２００ｂ、絶縁体２７５ｂ、絶縁体２５０ｂ、及び絶縁体２７４と、トランジスタ２００ａ、トランジスタ２００ｂ、絶縁体２７５ｂ、絶縁体２５０ｂ、及び絶縁体２７４上の、導電体２４６ｂ、導電体２４６ｃ、絶縁体２７６、及び絶縁体２７８と、導電体２４６ｂ上の絶縁体２７７ｂと、導電体２４６ｃ上の絶縁体２７７ｃ及び導電体２５６と、絶縁体２７６、絶縁体２７７ｂ、絶縁体２７７ｃ、絶縁体２７８、及び導電体２５６上の導電体２６２ａ、導電体２６２ｃ、及び絶縁体２８５と、を有する。絶縁体２１６、絶縁体２７４、絶縁体２７６、絶縁体２７７ｂ、絶縁体２７７ｃ、絶縁体２７８、及び絶縁体２８５は層間膜として機能する。
　図１３Ａ乃至図１３Ｄに示す半導体装置の上面視において、導電体２６２ａは、導電体２４６ｃと重畳しない。また、導電体２６２ｃは、導電体２４６ｂと重畳しない。
　図１３Ａ乃至図１３Ｄに示す半導体装置が有するメモリセル１００は、トランジスタ２００ａとトランジスタ２００ｂとで構成される。なお、トランジスタ２００ａとトランジスタ２００ｂとは、導電体２６２ｃ、導電体２５６、及び導電体２４６ｃを介して電気的に接続されている。また、図１３Ａ乃至図１３Ｄに示すメモリセル１００は、図３Ｄ、図５Ａ、図５Ｂ、及び図５Ｃに示すメモリセル１００の詳細な構成例でもある。
［メモリセル１００の詳細］
　図１３Ｂ及び図１３Ｃに示すように、トランジスタ２００は、絶縁体２１６に埋め込まれるように配置された導電体２４４（導電体２４４＿１及び導電体２４４＿２）と、絶縁体２１６及び導電体２４４上の酸化物２３０＿１及び絶縁体２７５ａと、酸化物２３０＿１上の酸化物２３０＿２と、酸化物２３０＿２上の酸化物２３０＿３と、酸化物２３０＿３上の導電体２４２ａと、絶縁体２７５ａ上の絶縁体２５０ａと、絶縁体２５０ａ上の導電体２６０と、を有する。
　なお、以下において、酸化物２３０＿１、酸化物２３０＿２、及び酸化物２３０＿３をまとめて酸化物２３０と呼ぶ場合がある。
　絶縁体２７５ａ、絶縁体２５０ａ、及び導電体２６０は、酸化物２３０及び導電体２４２ａが有する開口の内側に設けられる。絶縁体２５０ａは、導電体２６０の側面と接する領域と、導電体２６０の底面と接する領域と、を有する。絶縁体２７５ａは、絶縁体２５０ａの側面と接する領域と、絶縁体２５０ａの底面と接する領域と、酸化物２３０の開口側の側面と接する領域と、導電体２４２ａの開口側の側面と接する領域と、導電体２４４の上面と接する領域と、を有する。当該構成において、絶縁体２７５ａ及び絶縁体２５０ａのそれぞれは、凹部を有するともいえる。なお、例えば、図４Ａに示すように、上面視において、導電体２４４が、酸化物２３０の有する中空円筒形状の中心からＸ方向にずれた位置に配置される場合、絶縁体２７５ａは、絶縁体２１６と接する領域を有することがある。
　図１３Ｄは、酸化物２３０＿２の中心又は中心付近のＸ−Ｙ平面に相当する。図１３Ｄにおいて、酸化物２３０＿２の上面が中空円形状を有する場合、絶縁体２７５ａは酸化物２３０＿２の内側に同心円状に設けられ、絶縁体２５０ａは絶縁体２７５ａの内側に同心円状に設けられ、導電体２６０は絶縁体２５０ａの内側に同心円状に設けられている。
　ここで、酸化物２３０＿２の中空部の中心から円筒形状の外周に向かう方向における、酸化物２３０＿２の幅を、幅Ｈ１とする。別言すると、幅Ｈ１は、中空円筒形状の外径と内径との差の半分である。
　隣接する酸化物２３０＿２同士が接しないためには、幅Ｈ１は、最小加工寸法（Ｆ）の半分より小さくする必要がある。一方、中空円筒形状の酸化物２３０＿２を形成するには、幅Ｈ１はある程度の大きさにする必要がある。最小加工寸法（Ｆ）が例えば１５ｎｍである場合、幅Ｈ１は、１ｎｍ以上７ｎｍ以下が好ましく、１．５ｎｍ以上６ｎｍ以下がより好ましく、２ｎｍ以上５ｎｍ以下がより好ましい。当該構成にすることで、隣接する酸化物２３０＿２同士が接することなく、かつ、隣接する酸化物２３０＿２間に少なくとも絶縁体２７５ｂを設けることができる。なお、幅Ｈ１の好ましい範囲は上記に限られない。幅Ｈ１は、最小加工寸法、および絶縁体２７５ｂの膜厚などを考慮して適宜設定すればよい。
　酸化物２３０は、導電体２４４と重なる領域を有する。より具体的には、酸化物２３０＿１は、導電体２４４の上面の少なくとも一部と接する領域を有する。また、酸化物２３０は、導電体２４２ａと重なる領域を有する。より具体的には、酸化物２３０＿３は、導電体２４２ａの下面の少なくとも一部と接する領域を有する。
　絶縁体２５０ａの最上部は、絶縁体２７５ａの最上部、絶縁体２７５ｂの最上部、絶縁体２５０ｂの最上部、及び絶縁体２７４の最上部のそれぞれと高さが一致する。
　絶縁体２７５ａ及び絶縁体２５０ａ上には、絶縁体２７６が設けられている。また、絶縁体２７６上には、導電体２６２ａ又は導電体２６２ｃが位置している。つまり、絶縁体２７６は、絶縁体２７５ａ及び絶縁体２５０ａと、導電体２６２ａ又は導電体２６２ｃとの間に設けられている。絶縁体２７６は、絶縁体２７５ａ及び絶縁体２５０ａと重なる領域を有する。また、絶縁体２７６は、導電体２６２ａ又は導電体２６２ｃの下面と接する領域を有する。別言すると、導電体２６２ａ又は導電体２６２ｃの下面の少なくとも一部は、絶縁体２７６の上面と接する。
　絶縁体２７６は層間膜として機能する。絶縁体２７６は円筒形状を有し、かつ、開口を有する。つまり、絶縁体２７６は、中空部が設けられた円筒形状を有する。別言すると、絶縁体２７６の上面形状は、中空円形状を有する。絶縁体２７６が有する中空部に、導電体２６０が設けられている。また、導電体２６０の断面形状が円形状である場合、絶縁体２７６は導電体２６０の外側に同心円状に設けられている。
　上面視において、絶縁体２７６の中空部の径は、導電体２６０が設けられる絶縁体２５０ａの凹部の内側の径と同じ又は当該凹部の内側の径より大きいことが好ましい。当該構成にすることで、導電体２６０を絶縁体２５０ａの凹部に、より確実に埋め込むことができる。例えば、図１４Ａに示すように、導電体２４６ｃの一部が絶縁体２７５ａ上、又は絶縁体２７５ａ及び絶縁体２５０ａ上に設けられる場合がある。このような場合においても、上記構成にすることで、導電体２６０を絶縁体２５０ａの凹部に埋め込むことができる。なお、導電体２４６ｂの一部が絶縁体２７５ａ上、又は絶縁体２７５ａ及び絶縁体２５０ａ上に設けられる場合についても同様である。
　また、絶縁体２７６の円筒形状の輪郭は、絶縁体２７５ａの輪郭と一致することが好ましい。当該構成にすることで、絶縁体２７６の円筒形状の輪郭が絶縁体２７５ａの輪郭よりも大きい構成と比較して、導電体２４２ａと導電体２４６ｂ又は導電体２４６ｃとが接する面積を大きくすることができる。また、当該構成にすることで、絶縁体２７６の円筒形状の輪郭が絶縁体２７５ａの輪郭よりも小さい構成と比較して、導電体２６２ａと導電体２４６ｃの間の距離、及び導電体２６２ｃと導電体２４６ｂの間の距離を大きくすることができる。したがって、導電体２６２ａと導電体２４６ｃの間、及び導電体２６２ｃと導電体２４６ｂの間のリーク電流及びショートを防止できる。
　また、絶縁体２７６は、導電体２４６ｂ又は導電体２４６ｃの上面が絶縁体２７６の下面と上面との間に位置するように、Ｚ方向に延在していることが好ましい。別言すると、絶縁体２７６は、導電体２４６ｂ又は導電体２４６ｃの上面が絶縁体２７６の下面よりも上方に位置し、かつ、絶縁体２７６の上面よりも下方に位置するように、Ｚ方向に延在していることが好ましい。当該構成にすることで、導電体２６２ａと導電体２４６ｃが接すること、及び導電体２６２ｃと導電体２４６ｂが接することを防ぎ、導電体２６２ａと導電体２４６ｃの間、及び導電体２６２ｃと導電体２４６ｂの間のリーク電流及びショートを防止できる。
　導電体２４６ｂ上には絶縁体２７７ｂが設けられ、導電体２４６ｃ上には絶縁体２７７ｃが設けられている。図１３Ｂに示すように、絶縁体２７７ｃ及び導電体２４６ｃは、端部が一致する領域を有する。また、図示しないが、絶縁体２７７ｂ及び導電体２４６ｂは、端部が一致する領域を有する。
　導電体２６０は、トランジスタ２００のゲート電極として機能する。また、絶縁体２７５ａ及び絶縁体２５０ａは、トランジスタ２００のゲート絶縁体として機能する。また、導電体２４４は、トランジスタ２００のソース電極及びドレイン電極の一方として機能し、導電体２４２ａは、トランジスタ２００のソース電極及びドレイン電極の他方として機能する。また、酸化物２３０の導電体２６０と重畳する領域の少なくとも一部は、トランジスタ２００のチャネル形成領域として機能する。例えば、酸化物２３０＿２はトランジスタ２００のチャネル形成領域として機能し、酸化物２３０＿１はトランジスタ２００のソース領域及びドレイン領域の一方として機能し、酸化物２３０＿３はトランジスタ２００のソース領域及びドレイン領域の他方として機能する。
　トランジスタ２００は、チャネル形成領域を含む酸化物２３０＿２に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。なお、酸化物２３０＿１及び酸化物２３０＿３の導電体２６０と重畳する領域の一部がチャネル形成領域として機能する場合がある。
　なお、図１３Ｂに示すトランジスタ２００では、酸化物２３０は、酸化物２３０＿１、酸化物２３０＿２、及び酸化物２３０＿３の３層を積層する構成について示しているが、本発明はこれに限られない。例えば、酸化物２３０は、単層、又は、２層若しくは４層以上の積層構造としてもよい。
　酸化物２３０（酸化物２３０＿１、酸化物２３０＿２、及び酸化物２３０＿３）の材料、及び構成などは、先の＜半導体装置の構成例＞で説明した内容を参照できる。
　絶縁体２１６、絶縁体２７４、絶縁体２７６、絶縁体２７７ｂ、絶縁体２７７ｃ、絶縁体２７８、及び絶縁体２８５は、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。例えば、絶縁体２１６、絶縁体２７４、絶縁体２７６、絶縁体２７７ｂ、絶縁体２７７ｃ、絶縁体２７８、及び絶縁体２８５として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを適宜用いればよい。なお、樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、またはアクリルなどがある。
　導電体２４４は、酸化物２３０と重なる領域を有する。より具体的には、導電体２４４は、酸化物２３０＿１の下面の少なくとも一部と接するように配置する。ここで、導電体２４４は、絶縁体２１６が有する開口に埋め込まれて設けることが好ましい。
　導電体２４４は、導電体２４４＿１と導電体２４４＿２の２層構造を有する。導電体２４４＿１は、絶縁体２１６が有する開口部の底面及び側壁に接して設けられる。導電体２４４＿２は、導電体２４４＿１に形成された凹部に埋め込まれるように設けられる。ここで、導電体２４４＿２の上面の高さは、導電体２４４＿１及び絶縁体２１６のそれぞれの上面の高さと一致する。
　ここで、導電体２４４＿１は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、導電体２４４＿１は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体２４４＿１に、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２４４＿２が酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。したがって、導電体２４４＿１としては、上記導電性材料を単層または積層とすればよい。例えば、導電体２４４＿１は、窒化チタンを用いればよい。
　また、導電体２４４＿２は、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体２４４＿２は、タングステンを用いればよい。
　導電体２４４の電気抵抗率は、導電体２４４に印加する電位を考慮して設計され、導電体２４４の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体２１６の膜厚は、導電体２４４とほぼ同じになる。ここで、導電体２４４の設計が許す範囲で導電体２４４及び絶縁体２１６の膜厚を薄くすることが好ましい。絶縁体２１６の膜厚を薄くすることで、絶縁体２１６中に含まれる水素などの不純物の絶対量を低減できるため、当該不純物が酸化物２３０に拡散するのを抑制できる。
　なお、図１３Ｂでは、導電体２４４が導電体２４４＿１と導電体２４４＿２の２層構造を有する構成について示しているが、本発明はこれに限られない。例えば、導電体２４４は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
　なお、導電体２４４の材料、及び構成などは、先の＜半導体装置の構成例＞で説明した内容を参照できる。また、導電体２４４は、導電体２４２ａに適用可能な導電性材料を用いてもよい。
　導電体２４２ａは、酸化物２３０と重畳する。より具体的には、導電体２４２ａは酸化物２３０＿３の上面に接して設けられる。
　なお、図１３Ｂでは、導電体２４２ａを単層とする構成について示したが、本発明はこれに限られず、導電体２４２ａを２層以上の積層構造としてもよい。例えば、導電体２４２ａは、酸化物２３０＿３上の第１の導電体と、第１の導電体上の第２の導電体との２層積層構造にしてもよい。
　導電体２４２ａの第１の導電体は、酸化しにくい特性を有する導電性材料で構成されることが好ましい。これにより、導電体２４２ａの第１の導電体が酸化し、導電体２４２ａの導電率が低下するのを抑制できる。なお、導電体２４２ａの第１の導電体は、水素を吸い取りやすい（抜き取りやすい）特性を有してもよい。これにより、酸化物２３０の水素が導電体２４２ａの第１の導電体へ拡散し、酸化物２３０の水素濃度を低減できる。よって、トランジスタ２００に安定した電気特性を付与することができる。
　導電体２４２ａの第２の導電体は、導電体２４２ａの第１の導電体よりも、導電性の高い導電性材料で構成されることが好ましい。この場合、導電体２４２ａの第２の導電体は、少なくとも一部において、導電体２４２ａの第１の導電体よりも導電性が高い領域を有していればよい。また、導電体２４２ａの第２の導電体は、導電体２４２ａの第１の導電体よりも、抵抗率が低い導電性材料で構成されることが好ましい。これにより、配線遅延を抑制した半導体装置を作製できる。
　なお、導電体２４２ａの第２の導電体は、水素を吸い取りやすい特性を有してもよい。これにより、導電体２４２ａの第１の導電体に吸い取られた水素が、導電体２４２ａの第２の導電体にも拡散し、酸化物２３０中の水素濃度をより低減できる。よって、トランジスタ２００に安定した電気特性を付与することができる。
　ここで、導電体２４２ａの第１の導電体及び第２の導電体は、構成する元素が同じで、かつ、化学組成の異なる導電性材料を用いることが好ましい。このとき、導電体２４２ａの第１の導電体と第２の導電体とを、大気環境にさらさずに連続して成膜することができる。大気開放せずに成膜することで、導電体２４２ａの第１の導電体表面に大気環境からの不純物又は水分が付着することを防ぐことができ、導電体２４２ａの第１の導電体と第２の導電体との界面近傍を清浄に保つことができる。
　また、導電体２４２ａの第１の導電体に、タンタルに対する窒素の原子数比が高い、タンタルを含む窒化物を用い、導電体２４２ａの第２の導電体に、タンタルに対する窒素の原子数比が低い、タンタルを含む窒化物を用いることが好ましい。例えば、導電体２４２ａの第１の導電体として、タンタルに対する窒素の原子数比が１．０以上２．０以下、好ましくは１．１以上１．８以下、より好ましくは１．２以上１．５以下のタンタルを含む窒化物を用いる。また、例えば、導電体２４２ａの第２の導電体として、タンタルに対する窒素の原子数比が０．３以上１．５以下、好ましくは０．５以上１．３以下、より好ましくは０．６以上１．０以下のタンタルを含む窒化物を用いる。
　タンタルを含む窒化物において、タンタルに対する窒素の原子数比を高くすることで、タンタルを含む窒化物の酸化を抑制できる。また、タンタルを含む窒化物の耐酸化性を高めることができる。また、タンタルを含む窒化物中への酸素の拡散を抑制できる。よって、タンタルに対する窒素の原子数比が高い、タンタルを含む窒化物を導電体２４２ａの第１の導電体に用いることが好ましい。これにより、導電体２４２ａの第１の導電体と酸化物２３０との間に酸化層が形成されるのを防ぐことができる、又は酸化層の膜厚を薄くすることができる。
　また、タンタルを含む窒化物において、タンタルに対する窒素の原子数比を低くすることで、当該窒化物の抵抗率を下げることができる。よって、タンタルに対する窒素の原子数比が低い、タンタルを含む窒化物を導電体２４２ａの第２の導電体に用いることが好ましい。これにより、配線遅延を抑制した半導体装置を作製できる。
　なお、導電体２４２ａにおいて、第１の導電体と第２の導電体の境界は明確に検出することが困難な場合がある。タンタルを含む窒化物を導電体２４２ａに用いる場合、各層内で検出されるタンタル、及び窒素濃度は、各層の段階的な変化に限らず、第１の導電体と第２の導電体との間の領域で連続的に変化（グラデーションともいう）していてもよい。つまり、導電体２４２ａの、酸化物２３０に近い領域であるほど、タンタルに対する窒素の原子数比が高ければよい。よって、導電体２４２ａの下方に位置する領域における、タンタルに対する窒素の原子数比は、導電体２４２ａの上方に位置する領域における、タンタルに対する窒素の原子数比よりも高いことが好ましい。
　導電体２４２ａの第１の導電体の膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好ましくは１．０ｎｍ以上３．０ｎｍ以下とする。この場合、導電体２４２ａの第１の導電体は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、導電体２４２ａの第１の導電体の膜厚は導電体２４２ａの第２の導電体の膜厚より薄いことが好ましい。この場合、導電体２４２ａの第１の導電体は、少なくとも一部において、導電体２４２ａの第２の導電体より膜厚が薄い領域を有していればよい。
　なお、導電体２４２ａの第１の導電体及び第２の導電体が、構成する元素は同じで、かつ、化学組成の異なる導電性材料を用いる例について示したが、これに限られず、導電体２４２ａの第１の導電体と第２の導電体とは、異なる導電性材料を用いて形成されてもよい。例えば、導電体２４２ａの第１の導電体としてタンタルを含む窒化物を用い、導電体２４２ａの第２の導電体としてチタンを含む窒化物又はタングステンを用いてもよい。
　なお、導電体２４２ａの材料、及び構成などは、先の＜半導体装置の構成例＞で説明した内容を参照できる。
　絶縁体２７５ａは、上面視において、酸化物２３０及び導電体２４２ａが有する開口の内側（酸化物２３０及び導電体２４２ａの中空部）に配置される。絶縁体２７５ａは、ゲート絶縁体の一部として機能する。また、絶縁体２７５ｂは、上面視において、酸化物２３０及び導電体２４２ａの円筒形状の外側に配置される。
　詳細は後述するが、絶縁体２７５ａ及び絶縁体２７５ｂは同じ工程で形成される。したがって、絶縁体２７５ａは、絶縁体２７５ｂと同じ絶縁性材料を有する。また、絶縁体２７５ｂの膜厚は、絶縁体２７５ａの膜厚と等しくなる。
　また、絶縁体２７５ａは、絶縁体２７５ｂと同一層に設けられる。図１３Ｂでは、絶縁体２７５ａ及び絶縁体２７５ｂは、絶縁体２１６及び導電体２４４上に設けられる。
　絶縁体２７５ａ及び絶縁体２７５ｂとして、酸素に対するバリア絶縁膜を用いることが好ましい。絶縁体２７５ａ及び絶縁体２７５ｂとして、例えば、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体２７５ａ及び絶縁体２７５ｂとして、酸化アルミニウムを用いる。この場合、絶縁体２７５ａ及び絶縁体２７５ｂは、少なくとも酸素と、アルミニウムと、を有する。
　図１３Ｂに示すように、絶縁体２７５ａは、酸化物２３０の開口の側面に接して設けられる。また、絶縁体２７５ｂは、酸化物２３０の外側の側面に接して設けられる。つまり、酸化物２３０は絶縁体２７５ａ及び絶縁体２７５ｂに覆われている。これにより、熱処理などを行った際に、酸化物２３０から酸素が脱離するのを、酸素に対するバリア性を有する絶縁体２７５ａ及び絶縁体２７５ｂによって防ぐことができる。よって、酸化物２３０に酸素欠損が形成されるのを抑制できる。これにより、酸化物２３０に形成される、酸素欠損、及びＶＯＨを低減できる。よって、トランジスタ２００の電気特性を良好にし、信頼性を向上させることができる。
　また、絶縁体２７４及び絶縁体２５０ａなどに過剰な量の酸素が含まれていても、酸素が酸化物２３０に過剰に供給されるのを抑制できる。よって、酸化物２３０＿１及び酸化物２３０＿３が過剰に酸化され、トランジスタ２００のオン電流の低下、又は電界効果移動度の低下を起こすのを抑制できる。
　また、図１３Ｂに示すように、絶縁体２７５ａは、導電体２４２ａの開口側の側面に接して設けられ、絶縁体２７５ｂは導電体２４２ａの外側の側面に接して設けられる。つまり、導電体２４２ａは絶縁体２７５ａ及び絶縁体２７５ｂに覆われている。これにより、導電体２４２ａの側面が酸化され、当該側面に酸化膜が形成されるのを抑制できる。これにより、トランジスタ２００のオン電流の低下、又は電界効果移動度の低下を起こすのを抑制できる。
　絶縁体２７５ａ及び絶縁体２７５ｂとして酸化アルミニウムを用いる場合、酸化物２３０＿２の、絶縁体２７５ａと接する領域及びその近傍、並びに絶縁体２７５ｂと接する領域及びその近傍にアルミニウムが添加される場合がある。例えば、酸化物２３０＿２としてＩＧＺＯを用いる場合、酸化物２３０＿２の、絶縁体２７５ａと接する領域及びその近傍、並びに絶縁体２７５ｂと接する領域及びその近傍は、インジウムと、ガリウムと、アルミニウムと、亜鉛と、を有する。
　また、図１３Ｂなどに示すように、酸化物２３０＿２の開口の側面に接して、酸化アルミニウムなどにより形成される絶縁体２７５ａを設けることにより、酸化物２３０＿２と絶縁体２７５ａの界面及びその近傍に、酸化物２３０＿２に含まれるインジウムが偏在する場合がある。これにより、酸化物２３０＿２の開口側の表面近傍が、インジウム酸化物に近い原子数比、又はＩｎ−Ｚｎ酸化物に近い原子数比になる。このように酸化物２３０＿２、特に酸化物２３０＿２の開口側の表面近傍のインジウムの原子数比が大きくなることで、トランジスタ２００の電界効果移動度を向上させることができる。
　絶縁体２７５ａは、絶縁体２５０ａ及び導電体２６０とともに、導電体２４２ａ及び酸化物２３０が有する開口内に設ける必要がある。トランジスタ２００の微細化を図るにあたって、絶縁体２７５ａの膜厚は薄いことが好ましい。絶縁体２７５ａの膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好ましくは１．０ｎｍ以上３．０ｎｍ未満とする。この場合、絶縁体２７５ａは、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体２７５ａの膜厚は絶縁体２５０ａの膜厚より薄いことが好ましい。この場合、絶縁体２７５ａは、少なくとも一部において、絶縁体２５０ａより膜厚が薄い領域を有していればよい。
　絶縁体２７５ａの膜厚を上記のように薄くするには、絶縁体２７５ａはＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
　ＡＬＤ法は、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体２７５ａを導電体２４２ａ及び酸化物２３０が有する開口部の側面などに被覆性良く、上記のような薄い膜厚で成膜することができる。
　なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜方法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）、またはオージェ電子分光法（ＡＥＳ：Ａｕｇｅｒ　Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　絶縁体２５０ａは、絶縁体２７５ａの凹部に配置される。絶縁体２５０ａは、ゲート絶縁体の一部として機能する。また、絶縁体２５０ｂは、絶縁体２７５ｂの上面に接して配置される。
　詳細は後述するが、絶縁体２５０ａ及び絶縁体２５０ｂは同じ工程で形成される。したがって、絶縁体２５０ａは、絶縁体２５０ｂと同じ絶縁性材料を有する。また、絶縁体２５０ｂの膜厚は、絶縁体２５０ａの膜厚と等しくなる。
　また、図１３Ｂでは、絶縁体２５０ａは絶縁体２７５ａ上に設けられ、絶縁体２５０ｂは絶縁体２７５ｂ上に設けられる。上述したように、絶縁体２７５ａは、絶縁体２７５ｂと同一層に設けられるため、絶縁体２５０ａは、絶縁体２５０ｂと同一層に設けられるとみなすことができる。
　なお、絶縁体２５０ａ及び絶縁体２５０ｂの材料、及び構成などは、先の＜半導体装置の構成例＞で説明した絶縁体２５０の内容を参照できる。
　本実施の形態では、絶縁体２５０ａ及び絶縁体２５０ｂとして、酸化ハフニウムを用いる。この場合、絶縁体２５０ａ及び絶縁体２５０ｂは、少なくとも酸素と、ハフニウムと、を有する。
　導電体２６０は、絶縁体２５０ａの凹部に配置される。トランジスタ２００では、導電体２６０は、酸化物２３０及び導電体２４２ａが有する開口を埋めるように自己整合的に形成される。
　図１３Ｂでは、導電体２６０を単層とする構成について示したが、本発明はこれに限られない。例えば、導電体２６０は、２層以上の積層構造としてもよい。
　なお、導電体２６０の材料、及び構成などは、先の＜半導体装置の構成例＞で説明した内容を参照できる。
　導電体２４６ｂは、トランジスタ２００ｂが有する導電体２４２ａ上に配置される。また、導電体２４６ｂは、トランジスタ２００ｂが有する導電体２４２ａの上面の少なくとも一部に接して配置される。また、導電体２４６ｂは、トランジスタ２００ｂが有する導電体２４２ａと重畳する領域に凸型の形状部を有する。導電体２４６ｂは配線として機能する。
　導電体２４６ｃは、トランジスタ２００ａが有する導電体２４２ａ上に配置される。また、導電体２４６ｃは、トランジスタ２００ａが有する導電体２４２ａの上面の少なくとも一部に接して配置される。また、導電体２４６ｃは、トランジスタ２００ａが有する導電体２４２ａと重畳する領域に凸型の形状部を有する。
　なお、導電体２４６ｂ及び導電体２４６ｃの材料、及び構成などは、先の＜半導体装置の構成例＞で説明した内容を参照できる。
　導電体２６２ａは、トランジスタ２００ａが有する導電体２６０上に配置される。また、導電体２６２ａは、トランジスタ２００ａが有する導電体２６０の上面に接して配置される。導電体２６２ａは配線として機能する。
　導電体２６２ａは、導電体２６２ａ＿１と、導電体２６２ａ＿１上の導電体２６２ａ＿２との２層構造を有することが好ましい。例えば、導電体２６２ａ＿１は、導電体２６２ａ＿２の底面及び側面を包むように配置されることが好ましい。なお、図１３Ｂでは、導電体２６２ａは、導電体２６２ａ＿１と導電体２６２ａ＿２の２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体２６２ｃは、トランジスタ２００ｂが有する導電体２６０上に配置される。また、導電体２６２ｃは、トランジスタ２００ｂが有する導電体２６０の上面に接して配置される。
　導電体２６２ｃは、導電体２６２ｃ＿１と、導電体２６２ｃ＿１上の導電体２６２ｃ＿２との２層構造を有することが好ましい。例えば、導電体２６２ｃ＿１は、導電体２６２ｃ＿２の底面及び側面を包むように配置されることが好ましい。なお、図１３Ｂでは、導電体２６２ｃは、導電体２６２ｃ＿１と導電体２６２ｃ＿２の２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　図１３Ｂに示すように、導電体２６２ａの上面は、導電体２６２ｃ及び絶縁体２８５のそれぞれの上面と高さが一致する。
　導電体２６２ａ＿１及び導電体２６２ｃ＿１は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６２ａ＿１及び導電体２６２ｃ＿１が酸素の拡散を抑制する機能を有することにより、絶縁体２８５に含まれる酸素によって、導電体２６２ａ＿２及び導電体２６２ｃ＿２が酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６２ａは配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６２ａ＿２は、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６２ａ＿２は積層構造としてもよく、例えば、チタン又は窒化チタンと、上記導電性材料との積層構造としてもよい。なお、導電体２６２ｃ＿２についても同様である。
　なお、導電体２６２ａ及び導電体２６２ｃの材料、及び構成などは、先の＜半導体装置の構成例＞で説明した内容を参照できる。
［半導体装置の構成材料］
　以下では、半導体装置に用いることができる構成材料について説明する。
≪基板≫
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
≪絶縁体≫
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、金属酸化物を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
≪導電体≫
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
［メモリセル１００の変形例］
　以下では、図１４Ｂを用いて、図１３に示すメモリセル１００と異なる構成例について説明する。
　図１３に示すメモリセル１００の変形例を図１４Ｂに示す。図１４Ｂは、メモリセル１００を有する半導体装置の断面図である。図１４Ｂに示すメモリセル１００は、絶縁体２５４ａ、絶縁体２５４ｂ、絶縁体２１２、及び絶縁体２４７を有する点で、図１３に示すトランジスタ２００とは異なる。
　絶縁体２５４ａは、絶縁体２５０ａと導電体２６０との間に位置する。具体的には、絶縁体２５４ａは、絶縁体２５０ａの凹部に設けられている。また、絶縁体２５４ａは、導電体２６０の側面及び底面に接して設けられている。当該構成において、絶縁体２５４ａは、凹部を有するともいえる。また、絶縁体２５４ａの最上部は、絶縁体２７５ａ及び絶縁体２５０ａのそれぞれの最上部と高さが一致する。
　絶縁体２５４ａはゲート絶縁体の一部として機能する。絶縁体２５４ａとしては、水素に対するバリア絶縁膜を用いることが好ましい。これにより、導電体２６０に含まれる水素などの不純物が、酸化物２３０＿２に拡散するのを抑制できる。絶縁体２５４ａとして、例えば、窒化シリコンを用いるとよい。また、例えば、絶縁体２５４ａとしてＰＥＡＬＤ法で成膜した窒化シリコンを用いるとよい。この場合、絶縁体２５４ａは、少なくとも窒素と、シリコンと、を有する。または、絶縁体２５４ａとして、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、又は窒化酸化シリコンなどを用いてもよい。なお、絶縁体２５４ａは、例えば絶縁体２５０ａよりも水素を透過しにくければよい。また、絶縁体２５４ａとして、例えば絶縁体２５０ａよりも水素を透過しにくい材料を用いればよい。
　また、絶縁体２５４ａが、さらに酸素に対するバリア性を有してもよい。これにより、絶縁体２５０ａに含まれる酸素が、導電体２６０へ拡散するのを抑制できる。
　また、絶縁体２５４ａは、絶縁体２７５ａ、絶縁体２５０ａ、及び導電体２６０と、ともに、酸化物２３０及び導電体２４２ａが有する開口に設ける必要がある。トランジスタの微細化を図るにあたって、絶縁体２５４ａの膜厚は薄いことが好ましい。絶縁体２５４ａの膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好ましくは１．０ｎｍ以上３．０ｎｍ以下とする。この場合、絶縁体２５４ａは、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体２５４ａの膜厚は絶縁体２５０ａの膜厚より薄いことが好ましい。この場合、絶縁体２５４ａは、少なくとも一部において、絶縁体２５０ａより膜厚が薄い領域を有していればよい。
　絶縁体２５４ｂは、上面視において、酸化物２３０及び導電体２４２ａの外側（絶縁体２７５ｂ側）に配置される。また、絶縁体２５４ｂは、絶縁体２５０ｂと絶縁体２７４との間に位置する。具体的には、絶縁体２５４ｂは、絶縁体２５０ｂの上面に接して設けられている。また、絶縁体２５４ｂは、絶縁体２７４の側面及び底面に接して設けられている。
　絶縁体２５４ａ及び絶縁体２５４ｂは同じ工程で形成される。したがって、絶縁体２５４ａは、絶縁体２５４ｂと同じ絶縁性材料を有する。また、絶縁体２５４ａの膜厚は、絶縁体２５４ｂの膜厚と等しくなる。
　絶縁体２４７は、導電体２６２ａと、絶縁体２７７ｃ、絶縁体２７８、及び絶縁体２８５との間に位置する。また、絶縁体２４７は、導電体２６２ｃと、絶縁体２７７ｂ、絶縁体２７８、及び絶縁体２８５との間に位置する。また、絶縁体２４７は、導電体２６２ａ又は導電体２６２ｃの側面に接するように設けられている。
　絶縁体２４７は、水、水素などの不純物が、導電体２６２ａ又は導電体２６２ｃに拡散するのを抑制するバリア絶縁膜として機能することが好ましい。これにより、絶縁体２８５に含まれる水素などの不純物が、導電体２６２ａ又は導電体２６２ｃを介して、酸化物２３０＿２に拡散するのを抑制できる。絶縁体２４７としては、絶縁体２５４ａに用いることができる絶縁体を用いればよい。例えば、絶縁体２４７としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。この場合、絶縁体２４７は、少なくとも窒素と、シリコンと、を有する。
　なお、絶縁体２４７と同一材料からなる絶縁体が、導電体２６０の絶縁体２７６から露出した領域の側面を覆うように形成される場合がある。
　絶縁体２１２は、基板（図示せず）上に設けられ、絶縁体２１６及び導電体２４４の下方に設けられる。
　絶縁体２１２は層間膜として機能する。絶縁体２１２は、水、水素などの不純物が、基板側からトランジスタ２００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体２１２を設けることで、水、水素などの不純物が、基板側からトランジスタ２００側に拡散するのを抑制できる。
　絶縁体２１２としては、上述の絶縁体２５４ａに用いることができる絶縁体を用いればよい。例えば、絶縁体２１２としては、窒化シリコン又は窒化酸化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。具体的には、絶縁体２１２としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体２１２をスパッタリング法で成膜することで、密度が高い窒化シリコンを形成することができる。また、絶縁体２１２として、スパッタリング法で成膜された窒化シリコンの上に、さらに、ＰＥＡＬＤ法、又はＣＶＤ法で成膜された窒化シリコンを積層してもよい。
＜半導体装置の作製方法＞
　次に、図１３Ａ乃至図１３Ｄに示す半導体装置の作製方法を、図１５Ａ１乃至図２２Ｂ２を用いて説明する。
　図１５Ａ１乃至図２２Ｂ２において、各図のＡ１及びＢ１は、上面図を示す。また、各図のＡ２及びＢ２はそれぞれ、各図のＡ１及びＢ１にＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。なお、各図のＡ１及びＢ１の上面図では、図の明瞭化のために一部の要素を省いている。
　以下において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、又は半導体を形成するための半導体材料は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを適宜用いて成膜することができる。
　なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、および直流電源を用いるＤＣスパッタリング法がある。ＤＣスパッタリング法には、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、炭化物などの化合物をリアクティブスパッタリング法で成膜する際に用いられる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、または光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、または有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、および素子（トランジスタ、および容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、および素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、またはプラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などを用いることができる。
　ＣＶＤ法及びＡＬＤ法は、ターゲットなどから放出される粒子が堆積するスパッタリング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送または圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。または、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。
　まず、基板（図示しない）を準備し、当該基板上に絶縁体２１６（図示せず）を成膜する。絶縁体２１６の成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２１６中の水素濃度を低減できる。
　本実施の形態では、絶縁体２１６として、酸素ガスを含む雰囲気でシリコンターゲットを用いて、パルスＤＣスパッタリング法で酸化シリコンを成膜する。パルスＤＣスパッタリング法を用いることで、膜厚分布をより均一にし、スパッタレート、成膜速度、および膜質を向上することができる。
　なお、図１４Ｂに示す絶縁体２１２を設ける場合、絶縁体２１２及び絶縁体２１６は、大気に暴露することなく連続して成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。これにより、絶縁体２１２及び絶縁体２１６を、膜中の水素を低減して成膜し、さらに、各成膜工程の合間に膜中に水素が混入するのを抑制できる。
　次に、絶縁体２１６に開口を形成する。開口とは、例えば、溝、およびスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　なお、絶縁体２１６をエッチングして開口を形成する際のエッチングストッパ膜として機能する絶縁体を、絶縁体２１６の下面と接して設けることが好ましい。例えば、開口を形成する絶縁体２１６に酸化シリコン又は酸化窒化シリコンを用いた場合は、当該絶縁体は窒化シリコン、酸化アルミニウム、又は酸化ハフニウムを用いるとよい。例えば、当該絶縁体として、図１４Ｂに示す絶縁体２１２を設けてもよい。別言すると、絶縁体２１２が当該機能を有するとよい。
　開口の形成後に、導電体２４４＿１となる導電膜を成膜する。当該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。例えば、窒化タンタル、窒化タングステン、又は窒化チタンなどを用いることができる。又は、酸素の透過を抑制する機能を有する導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、又はモリブデンタングステン合金との積層膜とすることができる。
　本実施の形態では、導電体２４４＿１となる導電膜として窒化チタン膜を成膜する。このような金属窒化物を導電体２４４＿２の下方に設けることにより、絶縁体２１６などによって、導電体２４４＿２が酸化されるのを抑制できる。また、導電体２４４＿２として銅などの拡散しやすい金属を用いても、当該金属が導電体２４４＿１から外に拡散するのを防ぐことができる。
　次に、導電体２４４＿２となる導電膜を成膜する。当該導電膜としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、又はモリブデンタングステン合金などを用いることができる。本実施の形態では、当該導電膜として、タングステン膜を成膜する。
　次に、ＣＭＰ処理を行うことで、導電体２４４＿１となる導電膜及び導電体２４４＿２となる導電膜の一部を除去し、絶縁体２１６を露出する。その結果、絶縁体２１６に形成される開口部のみに、導電体２４４＿１及び導電体２４４＿２が残存することで、導電体２４４（導電体２４４＿１及び導電体２４４＿２）が形成される。なお、当該ＣＭＰ処理により、絶縁体２１６の一部が除去される場合がある。
　次に、絶縁体２１６及び導電体２４４上に、酸化膜２３０＿１Ａ、酸化膜２３０＿２Ａ、酸化膜２３０＿３Ａを順に成膜する（図１５Ａ１及び図１５Ａ２参照）。なお、酸化膜２３０＿１Ａ、酸化膜２３０＿２Ａ、及び酸化膜２３０＿３Ａは、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜２３０＿１Ａ上、及び酸化膜２３０＿２Ａ上に大気環境からの不純物又は水分が付着することを防ぐことができ、酸化膜２３０＿１Ａと酸化膜２３０＿２Ａとの界面及びその近傍、並びに酸化膜２３０＿２Ａと酸化膜２３０＿３Ａとの界面及びその近傍を清浄に保つことができる。
　例えば、酸化膜２３０＿１Ａ、酸化膜２３０＿２Ａ、及び酸化膜２３０＿３Ａをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、又は酸素と貴ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物などのターゲットを用いることができる。
　なお、酸化膜２３０＿１Ａ及び酸化膜２３０＿３Ａとして窒素が添加された金属酸化膜をスパッタリング法によって成膜する場合、スパッタリングガスに窒素ガスを含めて成膜することにより、ターゲットが窒素を含まない構成であっても、窒素が添加された金属酸化膜を成膜することができる。窒素ガスを添加して金属酸化膜を成膜する場合、窒素流量比が大きいほど、金属酸化膜のキャリア移動度を高めることができる。
　窒素流量比は、酸化物２３０＿１及び酸化物２３０＿３に求める特性に合わせて、１０％以上１００％以下の範囲で適宜設定することができる。このとき、例えば、スパッタリングガスを窒素ガスとアルゴンガスの混合ガスにすることができる。また、スパッタリングガスを、窒素ガスと酸素ガスの混合ガスとしてもよいし、窒素ガスと酸素ガスとアルゴンガスの混合ガスとしてもよい。
　なお、ターゲットとして窒素を含むターゲットを用いる場合には、窒素が添加された金属酸化膜を成膜する場合でも、スパッタリングガスとして窒素を用いない構成にすることができる。
　酸化膜２３０＿１Ａのスパッタリングガスに酸素ガスが含まれる場合、スパッタリングガスに含まれる酸素の一部が絶縁体２１６に供給される場合がある。したがって、当該スパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％としてもよい。
　上記のスパッタリングガスは、高純度化されていることが好ましい。例えば、スパッタリングガスとして用いる酸素ガス、窒素ガス、又はアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで金属酸化膜に水分等が取り込まれることを可能な限り防ぐことができる。
　酸化膜２３０＿２Ａをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。酸化膜２３０＿２Ａをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。
　酸化膜２３０＿３Ａの成膜方法は、酸化膜２３０＿１Ａの成膜方法を参照できる。
　なお、酸化膜２３０＿１Ａ、酸化膜２３０＿２Ａ、及び酸化膜２３０＿３Ａを、大気に暴露することなく、スパッタリング法で成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。これにより、酸化膜２３０＿１Ａ、酸化膜２３０＿２Ａ、及び酸化膜２３０＿３Ａについて、各成膜工程の合間に膜中に水素が混入するのを抑制できる。
　また、酸化膜２３０＿１Ａ及び酸化膜２３０＿３Ａとして窒素が添加された金属酸化膜をスパッタリング法によって成膜し、酸化膜２３０＿２Ａとして金属酸化膜をスパッタリング法によって成膜する場合、酸化膜２３０＿１Ａを成膜した後、スパッタリング装置に導入するガスの種類を切り替えることで、即ち窒素の導入を停止することで、酸化膜２３０＿２Ａを成膜する。さらに、酸化膜２３０＿２Ａを成膜した後、スパッタリング装置に導入するガスの種類を切り替えることで、即ち窒素を導入することで、酸化膜２３０＿３Ａを成膜する。これにより、酸化膜２３０＿１Ａ、酸化膜２３０＿２Ａ、及び酸化膜２３０＿３Ａを成膜することが連続的に可能であり、量産性に優れている。
　本実施の形態では、酸化膜２３０＿１Ａ及び酸化膜２３０＿３Ａとして、スパッタリング法によって、窒素が添加された金属酸化膜を成膜する。また、酸化膜２３０＿２Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］の酸化物ターゲット、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［原子数比］の酸化物ターゲットを用いて成膜する。なお、各酸化膜は、成膜条件及び原子数比を適宜選択することで、酸化物２３０＿１、酸化物２３０＿２、及び酸化物２３０＿３に求める特性に合わせて形成するとよい。
　次に、加熱処理を行うことが好ましい。加熱処理は、酸化膜２３０＿１Ａ、酸化膜２３０＿２Ａ、及び酸化膜２３０＿３Ａが多結晶化しない温度範囲で行えばよく、２５０℃以上６５０℃以下、好ましくは４００℃以上６００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすればよい。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で加熱処理を行ってもよい。
　また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量が１ｐｐｂ以下、好ましくは０．１ｐｐｂ以下、より好ましくは０．０５ｐｐｂ以下にすればよい。高純度化されたガスを用いて加熱処理を行うことで、酸化膜２３０＿１Ａ、酸化膜２３０＿２Ａ、及び酸化膜２３０＿３Ａなどに水分等が取り込まれることを可能な限り防ぐことができる。
　本実施の形態では、加熱処理として、窒素ガスと酸素ガスの流量比を４：１として、４００℃の温度で１時間の処理を行う。このような酸素ガスを含む加熱処理によって、酸化膜２３０＿２Ａ中の炭素、水、及び水素などの不純物を低減できる。このように膜中の不純物を低減することで、酸化膜２３０＿２Ａの結晶性を向上させ、より密度の高い、緻密な構造にすることができる。これにより、酸化膜２３０＿２Ａ中の結晶領域を増大させ、酸化膜２３０＿２Ａ中における、結晶領域の面内ばらつきを低減できる。よって、トランジスタ２００の電気特性の面内ばらつきを低減できる。
　また、加熱処理を行うことで、絶縁体２１６中、及び酸化膜２３０＿２Ａ中のそれぞれの水素濃度を低減できる。特に、酸化膜２３０＿２Ａから形成される酸化物２３０＿２は、トランジスタ２００のチャネル形成領域として機能する。そのため、水素濃度が低減された酸化物２３０＿２を有するトランジスタ２００は、良好な信頼性を有するため好ましい。
　次に、酸化膜２３０＿３Ａ上に導電膜２４２Ａを成膜する（図１５Ａ１及び図１５Ａ２参照）。例えば、導電膜２４２Ａとして、スパッタリング法を用いて窒化タンタル膜を成膜すればよい。なお、導電膜２４２Ａの成膜前に、加熱処理を行ってもよい。当該加熱処理は、減圧下で行い、大気に暴露することなく、連続して導電膜２４２Ａを成膜してもよい。このような処理を行うことによって、酸化膜２３０＿３Ａの表面に吸着している水分及び水素を除去し、さらに酸化膜２３０＿１Ａ中、酸化膜２３０＿２Ａ中、及び酸化膜２３０＿３Ａ中の水分濃度及び水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする。
　次に、導電膜２４２Ａ上に絶縁膜２９１Ａを成膜する（図１５Ａ１及び図１５Ａ２参照）。絶縁膜２９１Ａは、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、絶縁膜２９１Ａとして、スパッタリング法によって、酸化アルミニウム膜、又は窒化シリコン膜を成膜すればよい。
　なお、導電膜２４２Ａ及び絶縁膜２９１Ａを、大気に暴露することなく、スパッタリング法で成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。これにより、導電膜２４２Ａ及び絶縁膜２９１Ａを、膜中の水素を低減して成膜し、さらに、各成膜工程の合間に膜中に水素が混入するのを抑制できる。また、絶縁膜２９１Ａ上にハードマスクを設ける場合、当該ハードマスクとなる膜も大気に暴露することなく連続して成膜すればよい。
　次に、リソグラフィー法を用いて、酸化膜２３０＿１Ａ、酸化膜２３０＿２Ａ、酸化膜２３０＿３Ａ、導電膜２４２Ａ、及び絶縁膜２９１Ａを中空円筒形状に加工して、酸化物２３０（酸化物２３０＿１、酸化物２３０＿２、及び酸化物２３０＿３）、導電体２４２ａ、及び絶縁体２９１を形成する。ここで、酸化物２３０＿１、酸化物２３０＿２、酸化物２３０＿３、導電体２４２ａ、及び絶縁体２９１は、少なくとも一部が導電体２４４と重なるように形成する。上記加工はドライエッチング法又はウェットエッチング法を用いることができる。
　なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームまたはイオンビームを用いてもよい。なお、電子ビームまたはイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。
　さらに、レジストマスクの下に絶縁体又は導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜２４２Ａ上にハードマスク材料となる絶縁膜又は導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電膜２４２Ａなどのエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電膜２４２Ａなどのエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、又は後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。本実施の形態では、絶縁体２９１をハードマスクとして用いている。
　以降では、リソグラフィー法を用いて、中空円筒形状を有する、酸化物２３０（酸化物２３０＿１、酸化物２３０＿２、及び酸化物２３０＿３）、導電体２４２ａ、及び絶縁体２９１を形成する方法の一例について説明する。
　まず、絶縁膜２９１Ａ上にレジストマスク２９２を形成する（図１５Ａ１及び図１５Ａ２参照）。レジストマスク２９２は、レジストマスク２９２の少なくとも一部が導電体２４４と重なる領域に設けられる。
　なお、レジストマスク２９２の上面形状を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形、及び四角形などの多角形状にしてもよい。また、上面を多角形状とする場合、当該多角形状は角部が丸みを帯びてもよい。
　レジストマスク２９２は、例えば、マスクを介してレジストを露光し、露光された領域を、現像液を用いて除去する又は残存させることで形成することができる。なお、レジストマスク２９２を酸素プラズマによる等方性エッチングにより、シュリンクしてもよい。レジストマスクのシュリンクを、レジストスリミング、又はレジストトリミングと呼ぶ場合がある。レジストマスク２９２をシュリンクすることで、レジストマスク２９２を微細化することができる。
　又は、レジストマスク２９２は、例えば、ラインパターンが形成可能なマスクを介してレジストを露光し、Ｚ軸で９０度回転させた当該マスクを介して当該レジストを再度露光し、露出された領域を、現像液を用いて除去する又は残存させることで形成してもよい。当該加工により、レジストマスク２９２の上面は、角部が丸みを帯びている形状、又は円形状となる。
　また、レジストマスク２９２の形成には、上述したマルチパターニング技術を用いるとよい。例えば、マルチパターニング技術を用いてＸ方向に延在するラインパターンのレジストマスクを形成し、Ｙ方向に延在するラインパターンのレジストマスクを形成するマルチパターニング技術を用いて、Ｘ方向に延在するラインパターンのレジストマスクを加工することで、レジストマスク２９２を形成してもよい。当該加工により、レジストマスク２９２の上面形状は、角部が丸みを帯びている形状、又は円形状となる。
　次に、レジストマスク２９２上に絶縁膜２９３Ａを成膜する（図１５Ａ１及び図１５Ａ２参照）。絶縁膜２９３Ａの膜厚は、図１３Ｄに示す幅Ｈ１に相当する。よって、絶縁膜２９３Ａの膜厚は、トランジスタ２００の設計に合わせて適宜設定すればよい。
　次に、絶縁膜２９３Ａを異方性エッチングして、絶縁体２９３を形成する（図１５Ｂ１及び図１５Ｂ２参照）。絶縁膜２９３Ａの異方性エッチングとしては、例えばドライエッチング法を用いればよい。絶縁膜２９３Ａを異方性エッチングすることで、レジストマスク２９２の側面に絶縁体２９３が形成される。つまり、絶縁体２９３はサイドウォールと言い換えることができる。
　次に、レジストマスク２９２を除去する（図１５Ｂ１及び図１５Ｂ２参照）。レジストマスク２９２を除去することで、絶縁膜２９１Ａ上に絶縁体２９３が残存する。なお、絶縁体２９３が有する開口の上面形状は、レジストマスク２９２の上面形状に対応する。例えば、レジストマスク２９２の上面が円形状である場合、図１５Ｂ１に示すように、絶縁体２９３の上面は中空円筒形状となる。また、レジストマスク２９２の上面形状が上述した楕円形状である場合、絶縁体２９３の上面は、中空の楕円形状となる。また、レジストマスク２９２の上面形状が上述した角部が丸みを帯びている多角形状である場合、絶縁体２９３の上面は、角部が丸みを帯びている中空の多角形状となる。
　次に、絶縁体２９３をハードマスクとして、絶縁膜２９１Ａの一部、導電膜２４２Ａの一部、酸化膜２３０＿３Ａの一部、酸化膜２３０＿２Ａの一部、及び酸化膜２３０＿１Ａの一部を、絶縁体２１６及び導電体２４４の上面が露出するまで加工する（図１６Ａ１及び図１６Ａ２参照）。上記加工はドライエッチング法又はウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。また、絶縁膜２９１Ａ、導電膜２４２Ａ、酸化膜２３０＿３Ａ、酸化膜２３０＿２Ａ、及び酸化膜２３０＿１Ａの加工は、それぞれ異なる条件で行ってもよい。
　上記加工により、上面形状が絶縁体２９３の上面形状と同じ又は概略同じである、絶縁体２９１、導電体２４２ａ、及び酸化物２３０（酸化物２３０＿３、酸化物２３０＿２、及び酸化物２３０＿１）が形成される（図１６Ａ１及び図１６Ａ２参照）。つまり、上面視において、絶縁体２９１、導電体２４２ａ、及び酸化物２３０は、端部が一致する。また、酸化物２３０、導電体２４２ａ、及び絶縁体２９１のそれぞれは、中空円筒形状となる。なお、上述したように、酸化物２３０、導電体２４２ａ、及び絶縁体２９１の上面形状は、レジストマスク２９２の上面形状に対応する。よって、上記中空円筒形状は、レジストマスク２９２の上面形状に合わせて適宜言い換えることができる。
　以上が、リソグラフィー法を用いて、中空円筒形状を有する、酸化物２３０、導電体２４２ａ、及び絶縁体２９１を形成する方法の一例である。
　なお、酸化物２３０、及び導電体２４２ａの側面が、絶縁体２１６の上面に対し、垂直となる構成にすることが好ましい。このような構成にすることで、複数のトランジスタ２００を設ける際に、小面積化、及び高密度化が可能となる。
　ただし、上記構成に限られず、図１１Ａを用いて説明したように、酸化物２３０、及び導電体２４２ａの側面がテーパ形状になっていてもよい。側面をテーパ形状にすることで、これより後の工程において、絶縁体２７５ａとなる絶縁膜などの被覆性が向上し、鬆などの欠陥を低減できる。
　次に、絶縁体２９３を除去する（図１６Ｂ１及び図１６Ｂ２参照）。
　ここまでの工程で、酸化物２３０、導電体２４２ａ、及び絶縁体２９１の側面への不純物の付着又はこれらの内部への当該不純物の拡散が生じる場合がある。このような不純物を除去する工程を行ってもよい。当該不純物として、例えば、ハフニウム、アルミニウム、シリコン、タンタル、フッ素、又は塩素などがある。
　上記エッチング工程で酸化物２３０の側面に付着した不純物を除去するために、洗浄処理を行う。洗浄方法としては、洗浄液などを用いたウェット洗浄（ウェットエッチング処理ということもできる）、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。なお、当該洗浄処理によって、上記溝部が深くなる場合がある。
　ウェット洗浄としては、アンモニア水、シュウ酸、リン酸、もしくはフッ化水素酸などを炭酸水もしくは純水で希釈した水溶液、純水、又は炭酸水などを用いて行ってもよい。又は、これらの水溶液、純水、又は炭酸水を用いた超音波洗浄を行ってもよい。又は、これらの洗浄を適宜組み合わせて行ってもよい。
　なお、本明細書等では、フッ化水素酸を純水で希釈した水溶液を希釈フッ化水素酸と呼び、アンモニア水を純水で希釈した水溶液を希釈アンモニア水と呼ぶ場合がある。また、当該水溶液の濃度、温度などは、除去したい不純物、洗浄される半導体装置の構成などによって、適宜調整すればよい。希釈アンモニア水のアンモニア濃度は０．０１％以上５％以下、好ましくは０．１％以上０．５％以下とすればよい。また、希釈フッ化水素酸のフッ化水素濃度は０．０１ｐｐｍ以上１００ｐｐｍ以下、好ましくは０．１ｐｐｍ以上１０ｐｐｍ以下とすればよい。
　なお、超音波洗浄には、２００ｋＨｚ以上、好ましくは９００ｋＨｚ以上の周波数を用いることが好ましい。当該周波数を用いることで、酸化物２３０などへのダメージを低減ができる。
　また、上記洗浄処理を複数回行ってもよく、洗浄処理毎に洗浄液を変更してもよい。例えば、第１の洗浄処理として希釈フッ化水素酸又は希釈アンモニア水を用いた処理を行い、第２の洗浄処理として純水又は炭酸水を用いた処理を行ってもよい。
　上記エッチング後、又は上記洗浄後に加熱処理を行ってもよい。加熱処理は、１００℃以上４５０℃以下、好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物２３０＿２に酸素を供給して、酸素欠損の低減を図ることができる。また、このような熱処理を行うことで、酸化物２３０＿２の結晶性を向上させることができる。また、加熱処理は減圧状態で行ってもよい。又は、酸素雰囲気で加熱処理した後に、大気に露出せずに連続して窒素雰囲気で加熱処理を行ってもよい。
　なお、上記洗浄処理及び加熱処理は、絶縁体２９３を除去する前に行ってもよい。
　次に、絶縁体２１６、導電体２４４、及び絶縁体２９１上に、絶縁膜２７５Ａを成膜する（図１６Ｂ１及び図１６Ｂ２参照）。別言すると、酸化物２３０、導電体２４２ａ、及び絶縁体２９１を覆って、絶縁膜２７５Ａを成膜する。
　絶縁膜２７５ＡはＡＬＤ法を用いて成膜することが好ましい。上述の通り、絶縁膜２７５Ａは薄い膜厚で成膜することが好ましく、膜厚のばらつきが小さくなるようにする必要がある。これに対して、ＡＬＤ法は、プリカーサと、リアクタント（例えば酸化剤など）を交互に導入して行う成膜方法であり、このサイクルを繰り返す回数によって膜厚を調節することができるため、精密な膜厚調節が可能である。また、図１６Ｂ１及び図１６Ｂ２に示すように、絶縁膜２７５Ａは、酸化物２３０、導電体２４２ａ、及び絶縁体２９１に形成される開口の側面、並びに導電体２４４及び絶縁体２１６の上面に、被覆性良く成膜される必要がある。特に、酸化物２３０の側面、及び導電体２４２ａの側面には、被覆性良く成膜されることが好ましい。ＡＬＤ法は、上記開口部の底面及び側面において原子の層を一層ずつ堆積させることができるため、絶縁膜２７５Ａを当該開口に対して良好な被覆性で成膜することができる。
　また、絶縁膜２７５ＡをＡＬＤ法で成膜する場合、酸化剤として、オゾン（Ｏ３）、酸素（Ｏ２）、水（Ｈ２Ｏ）などを用いることができる。水素を含まない、オゾン（Ｏ３）、酸素（Ｏ２）などを酸化剤として用いることで、酸化物２３０に拡散する水素を低減できる。
　絶縁膜２７５Ａは、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、絶縁膜２７５Ａとして、ＡＬＤ法を用いて酸化アルミニウム膜を成膜すればよい。このようにして、酸化物２３０及び導電体２４２ａを、酸素の拡散を抑制する機能を有する絶縁膜２７５Ａで覆うことができる。これにより、後の工程で、酸化物２３０及び導電体２４２ａに、絶縁体２７４などから酸素が直接拡散するのを抑制できる。
　次に、酸素を含む雰囲気でマイクロ波処理を行ってもよい。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、本明細書等において、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。
　マイクロ波処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する、マイクロ波処理装置を用いることが好ましい。ここで、マイクロ波処理装置の周波数は、３００ＭＨｚ以上３００ＧＨｚ以下、好ましくは２．４ＧＨｚ以上２．５ＧＨｚ以下、例えば、２．４５ＧＨｚにすればよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができる。また、マイクロ波処理装置のマイクロ波を印加する電源の電力は、１０００Ｗ以上１００００Ｗ以下、好ましくは２０００Ｗ以上５０００Ｗ以下にすればよい。また、マイクロ波処理装置は基板側にＲＦを印加する電源を有してもよい。また、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素イオンを、効率よく酸化物２３０＿２中に導くことができる。
　また、上記マイクロ波処理は、減圧下で行うことが好ましく、圧力は、１０Ｐａ以上１０００Ｐａ以下、好ましくは３００Ｐａ以上７００Ｐａ以下にすればよい。また、処理温度は、７５０℃以下、好ましくは５００℃以下、例えば４００℃程度とすればよい。また、酸素プラズマ処理を行った後に、外気に曝すことなく、連続して熱処理を行ってもよい。例えば、１００℃以上７５０℃以下、好ましくは３００℃以上５００℃以下にすればよい。
　また、例えば、上記マイクロ波処理は、酸素ガスとアルゴンガスを用いて行えばよい。ここで、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））は、０％より大きく１００％以下、好ましくは０％より大きく５０％以下、より好ましくは１０％以上４０％以下、さらに好ましくは１０％以上３０％以下にすればよい。このように、酸素を含む雰囲気でマイクロ波処理を行うことで、酸化物２３０＿２中のキャリア濃度を低下させることができる。また、マイクロ波処理において、チャンバーに過剰な量の酸素が導入されないようにすることで、酸化物２３０＿２及び酸化物２３０＿３でキャリア濃度が過剰に低下するのを防ぐことができる。
　酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、又はＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを酸化物２３０＿２に作用させることができる。このとき、マイクロ波、又はＲＦ等の高周波を酸化物２３０＿２に照射することもできる。つまり、酸化物２３０＿２に、マイクロ波、もしくはＲＦ等の高周波、または酸素プラズマなどを作用させることができる。プラズマ、またはマイクロ波などの作用により、酸化物２３０＿２のＶＯＨを分断し、水素を酸化物２３０＿２から除去することができる。つまり、酸化物２３０＿２に含まれるＶＯＨを低減できる。よって、酸化物２３０＿２中の酸素欠損、およびＶＯＨを低減し、キャリア濃度を低下させることができる。また、酸化物２３０＿２で形成された酸素欠損に、上記酸素プラズマで発生した酸素ラジカル、または絶縁体２７５ａに含まれる酸素を供給することで、さらに、酸化物２３０＿２中の酸素欠損を低減し、キャリア濃度を低下させることができる。
　また、導電体２４２ａの側面に接して、酸素に対するバリア性を有する絶縁膜２７５Ａが設けられている。これにより、マイクロ波処理によって、導電体２４２ａの側面に酸化膜が形成されるのを抑制できる。
　また、絶縁膜２７５Ａの膜質を向上させることができるため、トランジスタ２００の信頼性が向上する。
　次に、絶縁膜２７５Ａ上に絶縁膜２５０Ａを成膜する（図１６Ｂ１及び図１６Ｂ２参照）。絶縁膜２５０Ａは、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、酸化物２３０に含まれる酸素による導電体２６０の酸化を抑制できる。例えば、絶縁膜２５０Ａとして、熱ＡＬＤ法を用いて酸化ハフニウム膜を成膜すればよい。
　絶縁膜２７５Ａを成膜した後に上記マイクロ波処理を行わない場合、絶縁膜２７５Ａ及び絶縁膜２５０Ａは、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、絶縁膜２７５Ａ上に大気環境からの不純物又は水分が付着することを防ぐことができ、絶縁膜２７５Ａと絶縁膜２５０Ａとの界面及びその近傍を清浄に保つことができる。
　次に、絶縁膜２５０Ａ上に絶縁膜２７４Ａを成膜する（図１６Ｂ１及び図１６Ｂ２参照）。例えば、絶縁膜２７４Ａとして、スパッタリング法を用いて酸化シリコン膜を成膜すればよい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁膜２７４Ａ中の水素濃度を低減できる。なお、絶縁膜２７４Ａの成膜前に、加熱処理を行ってもよい。本実施の形態では、絶縁膜２７４Ａとして、ＣＶＤ法によって酸化シリコン膜を成膜する。
　次に、ＣＭＰ処理によって、絶縁膜２７４Ａ、絶縁膜２５０Ａ、及び絶縁膜２７５Ａを絶縁体２９１が露出するまで加工する。当該ＣＭＰ処理によって、絶縁膜２７４Ａから絶縁体２７４及び絶縁体２７４ｃが形成され、絶縁膜２５０Ａから絶縁体２５０ａ及び絶縁体２５０ｂが形成され、絶縁膜２７５Ａから絶縁体２７５ａ及び絶縁体２７５ｂが形成される（図１７Ａ１及び図１７Ａ２参照）。
　上述したように、酸化物２３０、導電体２４２ａ、及び絶縁体２９１のそれぞれは、中空円筒形状を有する。つまり、酸化物２３０、導電体２４２ａ、及び絶縁体２９１の積層体は、中空円筒形状を有する。絶縁体２７５ａは、当該積層体の中空部の内壁、絶縁体２１６の上面、及び導電体２４４の上面に接して設けられ、絶縁体２５０ａは、絶縁体２７５ａに形成された凹部の内壁及び底面に接して設けられ、絶縁体２７４ｃは、絶縁体２５０ａに形成された凹部を埋め込むように設けられる。
　また、絶縁体２７５ｂは、上記積層体の外側の側面、絶縁体２１６の上面、及び導電体２４４の上面に接して設けられる。また、絶縁体２５０ｂは、絶縁体２７５ｂの上面に接して設けられ、絶縁体２７４は、絶縁体２５０ｂの上面に接して設けられる。
　上記ＣＭＰ処理により、絶縁体２９１の上面の一部が除去される場合がある。
　絶縁体２７４の上面は、絶縁体２９１及び絶縁体２７４ｃのそれぞれの上面と高さが一致する。また、絶縁体２５０ａ、絶縁体２５０ｂ、絶縁体２７５ａ、及び絶縁体２７５ｂは、それぞれの最上部の高さが一致する。
　次に、絶縁体２９１を除去し、導電体２４２ａの上面を露出する（図１７Ｂ１及び図１７Ｂ２参照）。絶縁体２９１の除去には、ドライエッチング法又はウェットエッチング法を用いるとよい。
　絶縁体２９１を除去することで、導電体２４２ａの上面を自己整合的に露出することができる。したがって、後に形成する導電体２４６ｂ及び導電体２４６ｃを、位置合わせすることなく確実に導電体２４２ａと接するように配置することができる。なお、絶縁体２９１をエッチングによって除去する際、絶縁体２７４ｃが当該エッチングにより除去されないように、選択比の高いエッチング条件を用いることが好ましい。これにより、絶縁体２９１を除去した後、絶縁体２７４ｃを残存させることができる。
　次に、導電体２４６ｂ及び導電体２４６ｃとなる導電膜、絶縁体２７７ｂ及び絶縁体２７７ｃとなる絶縁膜を順に成膜する。次に、リソグラフィー法によって、当該導電膜の一部、及び当該絶縁膜の一部を加工する（図１８Ａ１及び図１８Ａ２）。当該加工により、導電体２４６ｂ、導電体２４６ｃ、絶縁体２７７ｂ、及び絶縁体２７７ｃを形成することができる。このとき、導電体２４６ｂの導電体２４２ａと重なる領域、及び導電体２４６ｃの導電体２４２ａと重なる領域に凸型の形状部が形成される。なお、当該加工は、ウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
　次に、絶縁体２７７ｂ、絶縁体２７７ｃ、及び絶縁体２７４などの上に絶縁体２７８となる絶縁膜を成膜する。当該絶縁膜は、絶縁体２７７ｂ及び絶縁体２７７ｃとなる絶縁膜と同じ材料を用いて成膜してもよいし、異なる材料を用いて成膜してもよい。
　次に、ＣＭＰ処理によって、絶縁体２７８となる絶縁膜を絶縁体２７７ｂ及び絶縁体２７７ｃが露出するまで加工する。当該ＣＭＰ処理によって、上面が平坦化された絶縁体２７８が形成される。なお、当該ＣＭＰ処理により、絶縁体２７７ｂ及び絶縁体２７７ｃの上面の一部が除去される場合がある。
　次に、絶縁体２７８の、絶縁体２７４ｃ、絶縁体２５０ａ、及び絶縁体２７５ａと重なる領域に開口を形成する（図１８Ｂ１及び図１８Ｂ２参照）。なお、レジストマスク２９２を上述したマルチパターニング技術を用いて形成する場合、絶縁体２７８に開口を形成する場合にも、上述したマルチパターニング技術を用いる。
　次に、絶縁体２７４ｃ、絶縁体２５０ａ、絶縁体２７５ａ、絶縁体２７７ｂ、絶縁体２７７ｃ、及び絶縁体２７８上に、絶縁膜２７６Ａを成膜する（図１９Ａ１及び図１９Ａ２参照）。絶縁膜２７６ＡはＡＬＤ法を用いて成膜することが好ましい。絶縁膜２７６Ａは、絶縁体２７８に形成される開口部の底面及び側面に、被覆性良く成膜される必要がある。ＡＬＤ法は、上記開口部の底面及び側面において原子の層を一層ずつ堆積させることができるため、絶縁膜２７６Ａを当該開口に対して良好な被覆性で成膜することができる。本実施の形態では、絶縁膜２７６ＡとしてＰＥＡＬＤ法で窒化シリコン膜を成膜する。
　次に、絶縁膜２７６Ａを異方性エッチングして絶縁体２７６を形成する（図１９Ｂ１及び図１９Ｂ２参照）。絶縁体２７６を形成することで、絶縁体２５０ａの上面の一部、及び絶縁体２７４ｃの上面が露出する。
　上記異方性エッチングとしては、例えばドライエッチング法を用いればよい。開口部の側壁に絶縁体２７６を設けることで、導電体２４６ｂ又は導電体２４６ｃと後に形成する導電体２６０との物理的距離を保つことができる。したがって、導電体２４６ｂ又は導電体２４６ｃと導電体２６０とが導通することを防止できる。別言すると、導電体２４６ｂ又は導電体２４６ｃと導電体２６０とが電気的に接続することを防止できる。
　次に、絶縁体２７４ｃを除去する（図２０Ａ１及び図２０Ａ２参照）。絶縁体２７４ｃの除去には、ドライエッチング法又はウェットエッチング法を用いるとよい。
　なお、絶縁体２７４ｃをエッチングによって除去する際、絶縁体２５０ａ及び絶縁体２７６が当該エッチングにより除去されないように、選択比の高いエッチング条件を用いることが好ましい。これにより、絶縁体２７４ｃを除去した後、絶縁体２５０ａ及び絶縁体２７６を残存させることができる。
　次に、導電膜２６０＿１Ａ、導電膜２６０＿２Ａを順に成膜する（図２０Ｂ１及び図２０Ｂ２参照）。本実施の形態では、導電膜２６０＿１ＡとしてＡＬＤ法を用いて窒化チタン膜を成膜し、導電膜２６０＿２ＡとしてＣＶＤ法を用いてタングステン膜を成膜する。
　次に、ＣＭＰ処理によって、導電膜２６０＿１Ａ及び導電膜２６０＿２Ａを、絶縁体２７７ｂ、絶縁体２７７ｃ、及び絶縁体２７８が露出するまで加工することによって、導電体２６０を形成する（図２１Ａ１及び図２１Ａ２参照）。これにより、導電体２６０は、絶縁体２７６の開口及び絶縁体２５０ａの凹部を埋め込むように配置される。つまり、導電体２６０は、絶縁体２７５ａ及び絶縁体２５０ａを介して、酸化物２３０に形成される開口を埋め込むように配置される。
　なお、図２１Ａ２では、絶縁体２７６の開口及び絶縁体２５０ａの凹部に導電膜２６０＿１Ａの一部が残存することで導電体２６０が形成されているが、本発明はこれに限られない。上記ＣＭＰ処理の条件、又は絶縁体２７６の開口の大きさもしくは深さなどによっては、絶縁体２７６の開口及び絶縁体２５０ａの凹部に、導電膜２６０＿１Ａの一部及び導電膜２６０＿２Ａの一部が残存する場合がある。このとき、導電体２６０は、導電膜２６０＿１Ａから形成された第１の導電体と、導電膜２６０＿２Ａから形成された第２の導電体との積層構造となる。また、図２１Ａ２に示すように、絶縁体２７６の開口及び絶縁体２５０ａの凹部に導電膜２６０＿１Ａのみを残存させる場合、導電膜２６０＿２Ａを成膜しなくてもよい。
　上記ＣＭＰ処理により、絶縁体２７７ｂの一部、絶縁体２７７ｃの一部、及び絶縁体２７８の一部が除去される場合がある。
　次に、絶縁体２７７ｃに、導電体２４６ｃに達する開口を形成する。次に、導電体２５６となる導電膜を成膜する。次に、ＣＭＰ処理を行うことで、当該導電膜の一部を除去し、絶縁体２７７ｂ、絶縁体２７７ｃ、及び絶縁体２７８を露出する。その結果、上記開口部に導電体２５６が形成される（図２１Ｂ１及び図２１Ｂ２参照）。なお、当該ＣＭＰ処理により、絶縁体２７７ｂの一部、絶縁体２７７ｃの一部、及び絶縁体２７８の一部が除去される場合がある。
　次に、絶縁体２７６、絶縁体２７７ｂ、絶縁体２７７ｃ、絶縁体２７８、導電体２６０、及び導電体２５６上に、絶縁体２８５を形成する（図２２Ａ１及び図２２Ａ２参照）。絶縁体２８５の成膜は、スパッタリング法を用いて行うことが好ましい。成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁体２８５中の水素濃度を低減できる。本実施の形態では、絶縁体２８５として、スパッタリング法によって酸化シリコンを成膜する。
　次に、絶縁体２８５に開口を形成する（図２２Ｂ１及び図２２Ｂ２参照）。当該開口を形成することで、少なくとも、絶縁体２７６の上面、導電体２５６の上面、及び導電体２６０の上面が露出する。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。なお、絶縁体２８５に開口を形成する際、絶縁体２７６の一部が除去される場合がある。
　次に、導電体２６２ａ＿１及び導電体２６２ｃ＿１となる導電膜、導電体２６２ａ＿２及び導電体２６２ｃ＿２となる導電膜を順に成膜する。本実施の形態では、導電体２６２ａ＿１及び導電体２６２ｃ＿１となる導電膜としてＡＬＤ法を用いて窒化チタン膜を成膜し、導電体２６２ａ＿２及び導電体２６２ｃ＿２となる導電膜としてＣＶＤ法を用いてタングステン膜を成膜する。
　次に、ＣＭＰ処理によって、導電体２６２ａ＿１及び導電体２６２ｃ＿１となる導電膜、並びに導電体２６２ａ＿２及び導電体２６２ｃ＿２となる導電膜を絶縁体２８５が露出するまで加工する。これにより、導電体２６２ａ（導電体２６２ａ＿１及び導電体２６２ａ＿２）及び導電体２６２ｃ（導電体２６２ｃ＿１及び導電体２６２ｃ＿２）を形成する（図２２Ｂ１及び図２２Ｂ２参照）。なお、導電体２６０と導電体２６２ａ＿１及び導電体２６２ｃ＿１とが同一の材料で形成される場合、導電体２６０と導電体２６２ａ＿１及び導電体２６２ｃ＿１との境界を明確に検出することが困難な場合がある。
　以上により、図１３Ａ乃至図１３Ｄに示すトランジスタ２００を有する半導体装置を作製できる。図１５Ａ１乃至図２２Ｂ２に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ２００を作製できる。
　本発明の一態様により、微細化又は高集積化が可能な半導体装置を提供できる。本発明の一態様により、トランジスタの電気特性のばらつきが少ない半導体装置を提供できる。本発明の一態様により、信頼性が良好な半導体装置を提供できる。本発明の一態様により、良好な電気特性を有する半導体装置を提供できる。本発明の一態様により、オン電流が大きい半導体装置を提供できる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態２）
　本実施の形態では、本発明の一態様の記憶装置について図面を用いて説明する。本発明の一態様の記憶装置は、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある）が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある）である。
＜記憶装置の構成例＞
　図２３ＡにＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、及びメモリセルアレイ１４７０を有する。周辺回路１４１１は、メモリセルアレイ１４７０が有するメモリセルへのデータの書き込み、及びメモリセルアレイ１４７０が有するメモリセルからのデータの読み出しを行う機能を有する回路である。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、及びコントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥＳ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部から入力される制御信号（ＣＥ、ＷＥ、ＲＥＳ）を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号ＣＥは、チップイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号であり、制御信号ＲＥＳは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
　メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図２３Ａにおいて、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られない。例えば、図２３Ｂに示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図２４Ａ及び図２４Ｂを用いて、上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
　図２４Ａに、２トランジスタのゲインセル型のメモリセルの回路構成例を示す。図２４Ａに示すメモリセル１４７１は、トランジスタＭ１と、トランジスタＭ２と、を有する。なお、トランジスタＭ１及びトランジスタＭ２は、シングルゲート構造のトランジスタである。
　トランジスタＭ１の第１端子はトランジスタＭ２のゲートと接続され、トランジスタＭ１の第２端子は配線ＢＩＬと接続され、トランジスタＭ１のゲートは配線ＷＯＬと接続されている。トランジスタＭ２の第１端子は配線ＳＬと接続され、トランジスタＭ２の第２端子は配線ＢＩＬと接続されている。
　配線ＢＩＬはビット線として機能し、配線ＷＯＬはワード線として機能する。
　メモリセル１４７１では、トランジスタＭ２のゲート容量を保持容量として用いる。つまり、メモリセル１４７１は、キャパシタレスメモリセルともいえる。よって、２トランジスタ０容量素子のゲインセル型のメモリセルともいえる。
　トランジスタＭ１としてＯＳトランジスタを用いることで、トランジスタＭ１をオフ状態とすることで、トランジスタＭ１のソース及びドレインの一方と、トランジスタＭ２のゲートとが電気的に接続されたノードの電荷を極めて長時間にわたって保持することが可能となる。したがって、不揮発性のメモリセルを実現することが可能である。
　図２４Ａに示すメモリセル１４７１として、図２に示すメモリセル１００又は図１３に示すメモリセル１００を適用できる。このとき、トランジスタＭ１はトランジスタ２００ａに、トランジスタＭ２はトランジスタ２００ｂにそれぞれ対応する。また、配線ＢＩＬは導電体２４４に、配線ＷＯＬは導電体２６２ａに、配線ＳＬは導電体２４６ｂにそれぞれ対応する。
　図２４Ｂに、２トランジスタのゲインセル型のメモリセルの別の回路構成例を示す。図２４Ｂに示すメモリセル１４７２は、トランジスタＭ１と、トランジスタＭ２と、を有する。なお、トランジスタＭ１及びトランジスタＭ２は、シングルゲート構造のトランジスタである。
　トランジスタＭ１の第１端子はトランジスタＭ２のゲートと接続され、トランジスタＭ１の第２端子は配線ＷＢＬと接続され、トランジスタＭ１のゲートは配線ＷＯＬと接続されている。トランジスタＭ２の第１端子は配線ＳＬと接続され、トランジスタＭ２の第２端子は配線ＲＢＬと接続されている。
　配線ＷＢＬは書き込みビット線として機能し、配線ＲＢＬは読み出しビット線として機能し、配線ＷＯＬはワード線として機能する。
　メモリセル１４７１と同様に、メモリセル１４７２では、トランジスタＭ２のゲート容量を保持容量として用いる。トランジスタＭ１としてＯＳトランジスタを用いることで、トランジスタＭ１をオフ状態とすることで、トランジスタＭ１のソース及びドレインの一方と、トランジスタＭ２のゲートとが電気的に接続されたノードの電荷を極めて長時間にわたって保持することが可能となる。したがって、不揮発性のメモリセルを実現することが可能である。
　図２４Ｂに示すメモリセル１４７２として、図６に示すメモリセル１００Ａを適用できる。このとき、トランジスタＭ１はトランジスタ２００ａに、トランジスタＭ２はトランジスタ２００ｂにそれぞれ対応する。また、配線ＷＢＬは導電体２４４ａに、配線ＲＢＬは導電体２４４ｂに、配線ＷＯＬは導電体２６２ａに、配線ＳＬは導電体２４６ｂにそれぞれ対応する。
　又は、図２４Ｂに示すメモリセル１４７２として、図８に示すメモリセル１００Ｂ又は図１０に示すメモリセル１００Ｃを適用できる。このとき、トランジスタＭ１はトランジスタ２００ａに、トランジスタＭ２はトランジスタ２００ｂにそれぞれ対応する。また、配線ＷＢＬは導電体２４６ａに、配線ＲＢＬは導電体２４６ｂに、配線ＷＯＬは導電体２６２ａに、配線ＳＬは導電体２４４ｂにそれぞれ対応する。
　また、メモリセルＭＣは、メモリセル１４７１及びメモリセル１４７２に限定されず、回路構成の変更を行うことができる。
　トランジスタＭ１としてＯＳトランジスタを用いることで、記憶装置の配線を形成するＢＥＯＬ工程中にトランジスタＭ１を形成することができる。また、メモリセルアレイ１４７０の下に重なる周辺回路１４１１にＳｉトランジスタを用いる場合、ＢＥＯＬ−Ｔｒ技術を適用することができる。当該技術を用いることで、デザインルールを維持したままで３Ｄ機能回路を構築でき、高機能を低消費電力、低コストで実現できる。
　図２４Ｃに記憶装置１４００の斜視図を示す。記憶装置１４００は、層１４８０及び層１４９０を有する。図２４Ｄは、記憶装置１４００の構成を説明するための斜視図であり、層１４８０及び層１４９０を分けて示している。
　層１４８０は、トランジスタを含む層である。当該トランジスタのチャネル形成領域を含む半導体層は、単結晶半導体、多結晶半導体、微結晶半導体、又は非晶質半導体などの半導体材料を、単体でまたは組み合わせて形成すればよい。当該半導体材料としては、例えば、シリコン、又はゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、及び窒化物半導体などの化合物半導体を用いてもよい。また、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、またはシリコンゲルマニウムなどを用いてもよい。
　層１４９０は、トランジスタを含む層である。当該トランジスタのチャネル形成領域を含む半導体層は、酸化物半導体又はシリコンなどの薄膜形成可能な半導体材料を用いて設ければよい。ＢＥＯＬ−Ｔｒ技術を用いることで、層１４８０上に層１４９０を設けることができる。よって、微細化された記憶装置１４００を実現できる。
　例えば、層１４８０に含まれるトランジスタをＳｉトランジスタとする。このとき、層１４８０に、周辺回路１４１１を設ける構成とすることができる。また、層１４９０に含まれるトランジスタをＯＳトランジスタとする。このとき、層１４８０にメモリセルアレイ１４７０を設ける構成とすることができる。
　以上より、ＢＥＯＬ−Ｔｒ技術を用いて、記憶装置１４００を作製できる。したがって、記憶装置１４００の占有面積を低減できる。
　なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
　図２５に、図２３Ａに示す記憶装置１４００の断面構成例を示す。図２５では図２３Ａに示す記憶装置１４００の一部を示している。
　図２５に示すように、記憶装置１４００は、層１４８０と、層１４８０上の層１４９０と、を有する。層１４８０には周辺回路１４１１が設けられている。つまり、層１４８０は、周辺回路１４１１を含む層といえる。また、層１４９０にはメモリセルアレイ１４７０が設けられている。メモリセルアレイ１４７０が有するメモリセルに、先の実施の形態に示す半導体装置を用いることができる。つまり、層１４８０は、先の実施の形態に示す半導体装置の下方に位置する。
　図２５では、層１４８０に含まれるトランジスタ３００を示している。トランジスタ３００は、上述したセンスアンプの一部として機能する。このとき、層１４８０は、トランジスタを含む半導体回路が形成された基板とみなすことができる。
　また、図２５では、層１４９０に設けられているメモリセルアレイ１４７０の一部を示している。具体的には、図２５には、層１４９０に設けられている１つのメモリセルＭＣを図示している。
　導電体２６２ａは配線ＷＯＬに対応している。また、導電体２４４は配線ＢＩＬに対応している。また、導電体２４６ｂ（図示せず）は配線ＳＬに対応している。
　なお、図２５では、メモリセルアレイ１４７０を含む層１４９０が１層設けられた構成を示しているが、本発明はこれに限られない。例えば、メモリセルアレイ１４７０を含む層を複数積層して設けられてもよい。
　図２６には、メモリセルアレイを含む層１４９０＿１と、メモリセルアレイを含む層１４９０＿２が積層された構成を示す。なお、積層する数は３以上であってもよい。このように、メモリセル１００を構成するトランジスタにＯＳトランジスタを用いることで、メモリセルアレイ１４７０を複数積層して設けることができる。すなわち、単位面積あたりに記憶できるデータ量を増やすことができる。
＜トランジスタ３００＞
　トランジスタ３００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６と、ゲート絶縁体として機能する絶縁体３１５と、基板３１１の一部からなる半導体領域３１３と、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、を有する。トランジスタ３００は、ｐチャネル型又はｎチャネル型のいずれでもよい。
　ここで、図２５に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図２５に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。
＜配線層＞
　各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６にはトランジスタ２００と電気的に接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８及び導電体３３０はプラグ又は配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６及び導電体３３０上に、配線層を設けてもよい。例えば、図２５において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ又は配線として機能する。
　層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　例えば、絶縁体３２２、絶縁体３５２、及び絶縁体３５４等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体３５０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　例えば、導電体３２８、導電体３３０、及び導電体３５６等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態３）
　本実施の形態では、先の実施の形態に示す記憶装置を用いた半導体装置の応用例について説明する。先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用することができる。図２７Ａ乃至図２７Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図２７ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
　図２７ＢはＳＤカードの外観の模式図であり、図２７Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
　図２７ＤはＳＳＤの外観の模式図であり、図２７Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
　図２８Ａ乃至図２８Ｇに、本発明の一態様に係る記憶装置または半導体装置を搭載した電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係る記憶装置または半導体装置は、様々な電子機器に搭載することができる。電子機器の例としては、例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、テレビジョン装置、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、録画再生装置、ナビゲーションシステム、音響再生装置、などが挙げられる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像および情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
［情報端末］
　本発明の一態様に係る記憶装置または半導体装置を用いて、マイクロコントローラのプログラム保持用記憶装置を形成することができる。よって、本発明の一態様によれば、マイクロコントローラチップを小型にすることができる。
　図２８Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、携帯電話内部の限られた空間を有効に利用することができる。また、携帯電話のストレージに、本発明の一態様に係る記憶装置を用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
　図２８Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、ノート型情報端末内部の限られた空間を有効に利用することができる。また、ノート型情報端末のストレージに、本発明の一態様に係る記憶装置を用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
　なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図２８Ａ、図２８Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
　図２８Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに本発明の一態様に係る記憶装置または半導体装置などを組み込むことができる。
　また、図２８Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
　携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、ゲーム機内部の限られた空間を有効に利用することができる。また、携帯ゲーム機のストレージに、本発明の一態様に係る記憶装置または半導体装置などを用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
　図２８Ｃ、図２８Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のマイクロコントローラを適用するゲーム機はこれに限定されない。本発明の一態様のマイクロコントローラを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
　本発明の一態様の記憶装置または半導体装置などは、大型コンピュータに適用することができる。
　図２８Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図２８Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
　スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に本発明の一態様に係るマイクロコントローラを搭載することができる。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、大型コンピュータの限られた空間を有効に利用することができる。また、大型コンピュータのストレージに、本発明の一態様に係る記憶装置または半導体装置などを用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
　図２８Ｅ、図２８Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様に係るマイクロコントローラを適用する大型コンピュータはこれに限定されない。本発明の一態様に係るマイクロコントローラを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［電化製品］
　図２８Ｇは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　本発明の一態様に係る記憶装置または半導体装置などは、電気冷凍冷蔵庫５８００に適用することもできる。例えば、電気冷凍冷蔵庫５８００に本発明の一態様に係る小型化されたマイクロコントローラを適用することによって、電気冷凍冷蔵庫の限られた空間を有効に利用することができる。
　電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　本実施の形態で説明した電子機器、その電子機器の機能、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
［符号の説明］
１０　　半導体装置
１００Ａ：メモリセル、１００Ｂ：メモリセル、１００Ｃ：メモリセル、１００：メモリセル、２００ａ：トランジスタ、２００ｂ：トランジスタ、２００：トランジスタ、２１２：絶縁体、２１６：絶縁体、２３０＿１：酸化物、２３０＿１Ａ：酸化膜、２３０＿２：酸化物、２３０＿２１：領域、２３０＿２２：領域、２３０＿２Ａ：酸化膜、２３０＿３：酸化物、２３０＿３Ａ：酸化膜、２３０：酸化物、２４２ａ：導電体、２４２Ａ：導電膜、２４２ｂ：導電体、２４４＿１：導電体、２４４＿２：導電体、２４４ａ：導電体、２４４ｂ：導電体、２４４ｃ：導電体、２４４：導電体、２４６ａ：導電体、２４６ｂ：導電体、２４６ｂ１：凸型の形状部、２４６ｃ：導電体、２４６ｃ１：凸型の形状部、２４６：導電体、２４７：絶縁体、２５０ａ：絶縁体、２５０Ａ：絶縁膜、２５０ｂ：絶縁体、２５０：絶縁体、２５４ａ：絶縁体、２５４ｂ：絶縁体、２５６：導電体、２６０＿１Ａ：導電膜、２６０＿２Ａ：導電膜、２６０：導電体、２６２ａ：導電体、２６２ａ＿１：導電体、２６２ａ＿２：導電体、２６２ｃ：導電体、２６２ｃ＿１：導電体、２６２ｃ＿２：導電体、２６４ｂ：領域、２６４ｃ：領域、２７４Ａ：絶縁膜、２７４ｃ：絶縁体、２７４：絶縁体、２７５ａ：絶縁体、２７５Ａ：絶縁膜、２７５ｂ：絶縁体、２７６Ａ：絶縁膜、２７６：絶縁体、２７７ｂ：絶縁体、２７７ｃ：絶縁体、２７８：絶縁体、２８５：絶縁体、２９１Ａ：絶縁膜、２９１：絶縁体、２９２：レジストマスク、２９３Ａ：絶縁膜、２９３：絶縁体、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、１４００：記憶装置、１４１１：周辺回路、１４２０：行回路、１４３０：列回路、１４４０：出力回路、１４６０：コントロールロジック回路、１４７０：メモリセルアレイ、１４７１：メモリセル、１４７２：メモリセル、１４８０：層、１４９０＿１：層、１４９０＿２：層、１４９０：層、５１００：情報端末、５１０１：筐体、５１０２：表示部、５２００：ノート型情報端末、５２０１：本体、５２０２：表示部、５２０３：キーボード、５３００：携帯ゲーム機、５３０１：筐体、５３０２：筐体、５３０３：筐体、５３０４：表示部、５３０５：接続部、５３０６：操作キー、５４００：据え置き型ゲーム機、５４０２：コントローラ、５５００：スーパーコンピュータ、５５０１：ラック、５５０２：計算機、５５０４：基板、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉

Claims (10)

  1. 　第１の導電体と、
    　前記第１の導電体と電気的に接続し開口を有する、第１の酸化物及び第２の酸化物と、
    　前記第１の酸化物と電気的に接続する第２の導電体と、
    　前記第１の酸化物が有する開口の内側に配置される第１の絶縁体と、
    　前記第１の絶縁体上の第３の導電体と、
    　前記第３の導電体と電気的に接続する第４の導電体と、
    　前記第２の酸化物と電気的に接続する第５の導電体と、
    　前記第２の酸化物が有する開口の内側に配置される第２の絶縁体と、
    　前記第２の絶縁体上の第６の導電体と、
    　前記第６の導電体と電気的に接続する第７の導電体と、
    　前記第２の導電体及び前記第７の導電体と電気的に接続する、第８の導電体と、
    　を有し、
    　前記第４の導電体は、前記第７の導電体と同一層に設けられ、
    　前記第４の導電体が延在する方向は、前記第５の導電体が延在する方向と同じである、半導体装置。
  2. 　請求項１において、
    　前記第１の導電体は、前記第４の導電体が延在する方向と直交する方向に延在している、半導体装置。
  3. 　請求項１において、
    　第９の導電体と、第１０の導電体と、をさらに有し、
    　前記第９の導電体は、前記第１の酸化物と前記第２の導電体との間に設けられ、
    　前記第９の導電体の側面は、前記第１の酸化物の側面と一致し、
    　前記第１０の導電体は、前記第２の酸化物と前記第５の導電体との間に設けられ、
    　前記第１０の導電体の側面は、前記第２の酸化物の側面と一致する、半導体装置。
  4. 　請求項３において、
    　前記第２の導電体は、凸型の形状部を有し、
    　前記凸型の形状部は、前記第９の導電体と接する、半導体装置。
  5. 　請求項１において、
    　断面視において、前記第１の酸化物の側面はテーパ形状を有する、半導体装置。
  6. 　第１の導電体及び第２の導電体と、
    　前記第１の導電体と電気的に接続し開口を有する第１の酸化物と、
    　前記第１の酸化物と電気的に接続する第３の導電体と、
    　前記第１の酸化物が有する開口の内側に配置される第１の絶縁体と、
    　前記第１の絶縁体上の第４の導電体と、
    　前記第４の導電体と電気的に接続する第５の導電体と、
    　前記第２の導電体と電気的に接続し開口を有する第２の酸化物と、
    　前記第２の酸化物と電気的に接続する第６の導電体と、
    　前記第２の酸化物が有する開口の内側に配置される第２の絶縁体と、
    　前記第２の絶縁体上の第７の導電体と、
    　前記第７の導電体と電気的に接続する第８の導電体と、
    　前記第３の導電体及び前記第８の導電体と電気的に接続する、第９の導電体と、
    　を有し、
    　前記第５の導電体は、前記第８の導電体と同一層に設けられ、
    　前記第５の導電体が延在する方向は、前記第６の導電体が延在する方向と同じである、半導体装置。
  7. 　請求項６において、
    　前記第１の導電体は、前記第５の導電体が延在する方向と直交する方向に延在し、
    　前記第２の導電体は、前記第６の導電体が延在する方向と直交する方向に延在している、半導体装置。
  8. 　請求項６において、
    　第１０の導電体と、第１１の導電体と、をさらに有し、
    　前記第１０の導電体は、前記第１の酸化物と前記第３の導電体との間に設けられ、
    　前記第１０の導電体の側面は、前記第１の酸化物の側面と一致し、
    　前記第１１の導電体は、前記第２の酸化物と前記第６の導電体との間に設けられ、
    　前記第１１の導電体の側面は、前記第２の酸化物の側面と一致する、半導体装置。
  9. 　請求項６において、
    　断面視において、前記第１の酸化物の側面はテーパ形状を有する、半導体装置。
  10. 　請求項１乃至請求項９のいずれか一項に記載の半導体装置と、周辺回路を含む層と、を有し、
    　前記層は、前記半導体装置の下方に位置し、
    　前記周辺回路は、前記半導体装置へのデータの書き込み、及び前記半導体装置からのデータの読み出しを行う機能を有する、記憶装置。
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