CN114127957A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

提供一种存储容量大的半导体装置。该半导体装置包括衬底上的氧化物、氧化物上的多个第一导电体、位于多个第一导电体上且形成有与多个第一导电体之间的区域重叠的多个开口的第一绝缘体、多个开口中的多个第二绝缘体、多个第二绝缘体上的多个电荷存储层、多个电荷存储层上的多个第三绝缘体以及多个第三绝缘体上的多个第二导电体。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明的一个方式涉及一种晶体管、半导体装置及电子设备。此外，本发明的一个方式涉及一种半导体装置的制造方法。此外，本发明的一个方式涉及一种半导体晶片及模块。
在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等的半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、摄像装置、电子设备等有时包括半导体装置。
本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式涉及一种物体、方法或制造方法。此外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition ofmatter)。
背景技术
近年来，已在对半导体装置进行开发，尤其是对LSI、CPU、存储器积极进行研发。CPU是包括从半导体晶片分开的半导体集成电路(至少包括晶体管及存储器)且形成有作为连接端子的电极的半导体元件的集合体。
LSI、CPU、存储器等的半导体电路(IC芯片)安装在例如印刷线路板等电路板上，并用作各种电子设备的部件之一。
此外，通过使用形成在具有绝缘表面的衬底上的半导体薄膜构成晶体管的技术受到关注。该晶体管被广泛地应用于集成电路(IC)、图像显示装置(简单地记载为显示装置)等电子设备。作为可以应用于晶体管的半导体薄膜，硅类半导体材料被广泛地周知。作为其他材料，氧化物半导体受到关注。
此外，已知使用氧化物半导体的晶体管的泄漏电流在非导通状态下极低。例如，已公开了利用使用氧化物半导体的晶体管的泄漏电流低的特性的低功耗CPU等(参照专利文献1)。此外，例如，已公开了利用使用氧化物半导体的晶体管的泄漏电流低的特性实现存储内容的长期保持的存储装置等(参照专利文献2)。
此外，近年来，随着电子设备的微型化和轻量化，集成电路的高密度化要求得到提高。此外，还被要求提高包括集成电路的半导体装置的生产率。
[先行技术文献]
[专利文献]
[专利文献1]日本专利申请公开第2012-257187号公报
[专利文献2]日本专利申请公开第2011-151383号公报
发明内容
发明所要解决的技术问题
本发明的一个方式的目的之一是提供一种存储容量大的半导体装置。此外，本发明的一个方式的目的之一是提供一种可以实现微型化或高集成化的半导体装置。此外，本发明的一个方式的目的之一是提供一种晶体管特性的不均匀少的半导体装置。此外，本发明的一个方式的目的之一是提供一种可靠性高的半导体装置。此外，本发明的一个方式的目的之一是提供一种具有良好的电特性的半导体装置。此外，本发明的一个方式的目的之一是提供一种通态电流(on-state current)大的半导体装置。此外，本发明的一个方式的目的之一是提供一种场效应迁移率高的半导体装置。此外，本发明的一个方式的目的之一是提供一种关态电流(off-state current)小的半导体装置。此外，本发明的一个方式的目的之一是提供一种低功耗的半导体装置。此外，本发明的一个方式的目的之一是提供一种新颖的半导体装置。
注意，这些目的的记载不妨碍其他目的的存在。此外，本发明的一个方式并不需要实现所有上述目的。上述目的以外的目的可以显而易见地从说明书、附图、权利要求书等的描述中看出，并且可以从该描述中抽取上述目的以外的目的。
解决技术问题的手段
本发明的一个方式是一种半导体装置，该半导体装置包括衬底上的氧化物、氧化物上的多个第一导电体、位于多个第一导电体上且形成有与多个第一导电体之间的区域重叠的多个开口的第一绝缘体、多个开口中的多个第二绝缘体、多个第二绝缘体上的多个电荷存储层、多个电荷存储层上的多个第三绝缘体以及多个第三绝缘体上的多个第二导电体。
在上述半导体装置中，多个第一导电体优选以平行于氧化物的顶面的方式排列为直线状。
此外，在上述半导体装置中，多个第二绝缘体及多个第三绝缘体可以为包含硅的氧化物，并且多个电荷存储层可以为包含硅的氮化物。此外，在上述半导体装置中，多个电荷存储层可以为导电体。
此外，在上述半导体装置中，第二绝缘体优选与氧化物的顶面及第一绝缘体的侧面接触。
此外，在上述半导体装置中，优选在氧化物的下方配置有与多个第二导电体重叠的多个第三导电体。
此外，本发明的另一个方式是一种半导体装置的制造方法，该制造方法包括如下步骤：在衬底上形成氧化膜；在氧化膜上形成第一导电膜；通过将氧化膜及第一导电膜加工为岛状，形成氧化物及第一导电体；形成覆盖氧化物及第一导电体的第一绝缘体；通过去除第一绝缘体的一部分，形成与第一导电体重叠的多个开口；通过去除与该多个开口重叠的第一导电体的一部分，形成排列为直线状的多个第二导电体并使氧化物在该多个第二导电体之间的区域中露出；形成与氧化物的顶面接触的第一绝缘膜；在包含氧的气氛下进行微波处理；在第一绝缘膜上形成第二绝缘膜；在第二绝缘膜上形成第三绝缘膜；在第三绝缘膜上形成第二导电膜；以及通过对第一绝缘膜、第二绝缘膜、第三绝缘膜及第二导电膜直到使第一绝缘体的顶面露出为止进行CMP处理，形成位于多个第二导电体之间的区域中的多个第二绝缘体、多个第三绝缘体、多个第四绝缘体及多个第三导电体。
此外，在上述半导体装置的制造方法中，第一绝缘膜及第三绝缘膜优选为包含硅的氧化膜，并且第二绝缘膜优选为包含硅的氮化膜。
发明效果
根据本发明的一个方式，可以提供一种存储容量大的半导体装置。此外，根据本发明的一个方式，可以提供一种可以实现微型化或高集成化的半导体装置。此外，根据本发明的一个方式，可以提供一种晶体管特性的不均匀少的半导体装置。此外，根据本发明的一个方式，可以提供一种可靠性高的半导体装置。此外，根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。此外，根据本发明的一个方式，可以提供一种通态电流大的半导体装置。此外，根据本发明的一个方式，可以提供一种场效应迁移率高的半导体装置。此外，根据本发明的一个方式，可以提供一种关态电流小的半导体装置。此外，根据本发明的一个方式，可以提供一种低功耗的半导体装置。此外，根据本发明的一个方式，可以提供一种新颖的半导体装置。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。上述效果以外的效果可以显而易见地从说明书、附图、权利要求书等的描述中看出，并且可以从该描述中抽取上述效果以外的效果。
附图简要说明
图1A至图1C是本发明的一个方式的半导体装置的俯视图、截面图及电路图。
图2A及图2B是示出本发明的一个方式的半导体装置的电特性的示意图及示出电荷迁移的示意图。
图3A至图3C是本发明的一个方式的半导体装置的电路图。
图4A及图4B是本发明的一个方式的半导体装置的截面图及电路图。
图5A至图5D是本发明的一个方式的半导体装置的俯视图及截面图。
图6是本发明的一个方式的半导体装置的截面图。
图7A是说明IGZO的结晶结构的分类的图。图7B是说明CAAC-IGZO膜的XRD谱的图。图7C是说明CAAC-IGZO膜的纳米束电子衍射图案的图。
图8A至图8D是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图9A至图9D是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图10A至图10D是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图11A至图11D是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图12A至图12D是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图13A至图13D是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图14A至图14D是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图15A至图15D是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图16是说明本发明的一个方式的微波处理设备的俯视图。
图17是说明本发明的一个方式的微波处理设备的截面图。
图18是说明本发明的一个方式的微波处理设备的截面图。
图19是示出本发明的一个方式的半导体装置的结构的截面图。
图20是本发明的一个方式的半导体装置的截面图。
图21A是示出本发明的一个方式的半导体装置的结构例子的方框图，图21B是本发明的一个方式的半导体装置的立体图。
图22是示出本发明的一个方式的半导体装置的结构例子的电路图。
图23A及图23B是示出本发明的一个方式的半导体装置的示意图。
图24A至图24E是本发明的一个方式的存储装置的示意图。
图25A至图25G是示出本发明的一个方式的电子设备的示意图。
实施发明的方式
下面，参照附图对实施方式进行说明。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面所示的实施方式所记载的内容中。
在附图中，为显而易见，有时夸大表示大小、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，在实际的制造工序中，有时由于蚀刻等处理而层或抗蚀剂掩模等非意图性地被减薄，但是为了便于理解有时不反映于附图中。此外，在附图中，有时在不同的附图之间共同使用相同的符号来表示相同的部分或具有相同功能的部分，而省略其重复说明。此外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加符号。
此外，尤其在俯视图(也称为平面图)或立体图等中，为了便于对发明的理解，有时省略部分构成要素的记载。此外，有时省略部分隐藏线等的记载。
此外，在本说明书等中，为了方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等中所记载的序数词与用于指定本发明的一个方式的序数词有时不一致。
在本说明书等中，为方便起见，使用了“上”、“下”等表示配置的词句，以参照附图说明构成要素的位置关系。此外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于说明书中所说明的词句，根据情况可以适当地换词句。
例如，在本说明书等中，当明确地记载为“X与Y连接”时，意味着如下情况：X与Y电连接；X与Y在功能上连接；X与Y直接连接。因此，不局限于附图或文中所示的连接关系等规定的连接关系，附图或文中所示的连接关系以外的连接关系也在附图或文中公开了。在此，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有形成沟道的区域(以下也称为沟道形成区域)，并且通过沟道形成区域电流能够流过源极和漏极之间。注意，在本说明书等中，沟道形成区域是指电流主要流过的区域。
此外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时互相调换。因此，在本说明书等中，有时源极和漏极可以相互调换。
注意，沟道长度例如是指晶体管的俯视图中的半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者沟道形成区域中的源极(源区域或源电极)和漏极(漏区域或漏电极)之间的距离。此外，在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不限定于一个值。因此，在本说明书中，沟道长度是沟道形成区域中的任一个值、最大值、最小值或平均值。
沟道宽度例如是指晶体管的俯视图中的半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者垂直于沟道长度方向的方向的长度。此外，在一个晶体管中，沟道宽度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道宽度有时不限定于一个值。因此，在本说明书中，沟道宽度是沟道形成区域中的任一个值、最大值、最小值或平均值。
在本说明书等中，根据晶体管的结构，有时实际形成沟道的区域中的沟道宽度(以下，也称为“实效沟道宽度”)和晶体管的俯视图所示的沟道宽度(以下，也称为“外观上的沟道宽度”)不同。例如，在栅电极覆盖半导体的侧面的情况下，有时因为实效的沟道宽度大于外观上的沟道宽度，所以不能忽略其影响。例如，在微型且栅电极覆盖半导体的侧面的晶体管中，有时形成在半导体的侧面上的沟道形成区域的比例增高。在此情况下，实效的沟道宽度大于外观上的沟道宽度。
在上述情况下，有时难以通过实测估计实效沟道宽度。例如，为了根据设计值估计实效沟道宽度，需要以已知半导体形状为前提条件。因此，当不能确定半导体形状时，难以准确地测量实效沟道宽度。
在本说明书中，在简单地描述为“沟道宽度”时，有时是指外观上的沟道宽度。或者，在本说明书中，在简单地描述为“沟道宽度”时，有时是指实效沟道宽度。注意，通过对截面TEM图像等进行分析等，可以决定沟道长度、沟道宽度、实效沟道宽度、外观上的沟道宽度等的值。
注意，半导体的杂质例如是指半导体的主要成分之外的元素。例如，浓度小于0.1atomic％的元素可以说是杂质。在包含杂质时，例如有时发生半导体的缺陷态密度的提高或者结晶性的降低等。当半导体是氧化物半导体时，作为改变半导体的特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半导体的主要成分外的过渡金属等，例如有氢、锂、钠、硅、硼、磷、碳、氮等。此外，有时水也用作杂质。此外，例如在杂质混入时，有时在氧化物半导体中形成氧空位(有时称为VO：oxygenvacancy)。
注意，在本说明书等中，氧氮化硅是指氧含量大于氮含量的物质。此外，氮氧化硅是指氮含量大于氧含量的物质。
注意，在本说明书等中，可以将“绝缘体”换称为“绝缘膜”或“绝缘层”。此外，可以将“导电体”换称为“导电膜”或“导电层”。此外，可以将“半导体”换称为“半导体膜”或“半导体层”。
在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。此外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(OxideSemiconductor，也可以简称为OS)等。例如，在将金属氧化物用于晶体管的半导体层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在记为OS晶体管的情况下，这意味着包含金属氧化物或氧化物半导体的晶体管。
此外，在本说明书等中，常关闭是指：在不对栅极施加电位或者对栅极施加接地电位时流过晶体管的每沟道宽度1μm的漏极电流在室温下为1×10-20A以下，在85℃下为1×10-18A以下，或在125℃下为1×10-16A以下。
(实施方式1)
在本实施方式中，参照图1A至图4B说明根据本发明的一个方式的用作存储装置的半导体装置的一个例子。
<半导体装置的结构例子>
以下参照图1A至图1C说明包括晶体管10、晶体管12及晶体管14的半导体装置的结构。图1A是该半导体装置的俯视图。图1B是该半导体装置的沿图1A中的点划线A1-A2的截面图，也是晶体管10、晶体管12及晶体管14的沟道长度方向上的截面图。此外，图1C是对应于图1B的截面图的电路图。在图1A的俯视图中，为了容易理解，省略部分构成要素。以下说明各晶体管使用n沟道型晶体管的情况，但也可以适当地改变词语或符号等来使用p沟道型晶体管。
图1A和图1B所示的半导体装置具有在晶体管12和晶体管14之间设置有多个晶体管10的结构(以下有时称为串)。串在A1-A2方向，即晶体管10、晶体管12及晶体管14的沟道长度方向上延伸。此外，多个串在垂直于A1-A2方向的方向，即晶体管10、晶体管12及晶体管14的沟道宽度方向上排列。虽然在图1A中示出三个串，但是本发明不局限于此。可以根据存储器的设计设定合适的串个数。此外，对设置在串中的晶体管10的个数没有限制，但是例如可以为2个、4个、8个、16个、32个、64个、128个等。
串包括配置在衬底(未图示)上的氧化物20、配置在氧化物20上的多个导电体22、配置在多个导电体22上且形成有与多个导电体22之间的区域重叠的多个开口的绝缘体24、配置在多个开口中的多个绝缘体26a、配置在多个绝缘体26a上的多个电荷存储层28、配置在多个电荷存储层28上的多个绝缘体26b以及配置在多个绝缘体26b上的多个导电体30。
如图1B所示，晶体管10包括氧化物20、导电体22、绝缘体24、绝缘体26a、电荷存储层28、绝缘体26b以及导电体30。此外，晶体管12及晶体管14具有与晶体管10几乎相同的结构，但只包括绝缘体26而不包括绝缘体26a、电荷存储层28以及绝缘体26b。在此，氧化物20在A1-A2方向上延伸。此外，多个导电体22以平行于氧化物20的顶面的方式排列为直线状。多个导电体22的列在A1-A2方向上延伸。此外，绝缘体26a、电荷存储层28、绝缘体26b、绝缘体26及导电体30在垂直于A1-A2方向的方向上延伸。由此可知，晶体管10、晶体管12及晶体管14设置在氧化物20与导电体30交叉的区域中。
在晶体管10中，导电体30用作栅电极，绝缘体26a、电荷存储层28及绝缘体26b用作栅极绝缘体，并且导电体22用作源电极或漏电极。此外，在晶体管12及晶体管14中，导电体30用作栅电极，绝缘体26用作栅极绝缘体，并且导电体22用作源电极或漏电极。在此，如图1B所示，导电体30配置在设置在多个导电体22之间的开口中，导电体30与导电体22交替排列。也就是说，在每个串中，相邻的晶体管之间的源电极与漏电极不分离。也就是说，导电体22在用作位于A1侧的晶体管的漏电极的同时还用作位于A2侧的晶体管的源电极。像这样，设置在串中的晶体管10、晶体管12及晶体管14具有源电极和漏电极串联连接的结构。
晶体管10具有导电体30与氧化物20之间的电荷存储层28。因此，晶体管10的阈值电压取决于电荷存储层28的电荷极性及电荷量。因为可以使用电荷存储层28控制晶体管10的阈值电压，所以可以将晶体管10用作储存对应于阈值电压的数据的存储单元(存储元件)。
在此，图2A示意性地示出晶体管10储存有电荷的状态的Id-Vg曲线和没储存电荷的状态的Id-Vg曲线。此外，图2B是电荷存储层28储存电荷时的截面示意图。
如图2A的左侧所示，例如在电荷存储层28没储存电子的状态下，晶体管10的阈值电压为负值。此外，如图2B所示，当电荷存储层28储存电子时，阈值电压变动以消除由电子产生的电场，如图2A的右侧所示，晶体管10的阈值电压成为正值。也就是说，晶体管10在电荷存储层28没储存电子的状态下导通来取data“1”，并在电荷存储层28储存有电子的状态下不导通来取data“0”。虽然在图2A中说明晶体管10在取data“1”时具有负的阈值电压而在取data“0”时具有正的阈值电压的例子，但不局限于此，只要晶体管10在取data“1”时的阈值电压小于在取data“0”时的阈值电压即可。此外，在此说明了存储单元为2值的情况，但是也可以使用3值以上(例如，4值、8值、16值、32值等)的多值存储单元。此外，就向电荷存储层28的电子注入将在后面描述。
此外，晶体管12及晶体管14因没有电荷存储层28而没有储存电荷的功能，由此用作开关晶体管。通过使晶体管12及晶体管14导通或截止，可以选择在半导体装置进行数据写入、擦除及读出工作时成为该工作对象的串。因此，可以将晶体管12及晶体管14称为选择晶体管。
在上述晶体管中，包含沟道形成区域的氧化物20优选使用被用作半导体的金属氧化物(以下也称为氧化物半导体)。被用作半导体的金属氧化物的带隙优选为2eV以上，更优选为2.5eV以上。通过使用带隙宽的金属氧化物，可以降低晶体管10、晶体管12及晶体管14的关态电流。如此，通过降低晶体管10、晶体管12及晶体管14的关态电流，可以抑制产生在串中的晶体管12与晶体管14之间的泄漏电流。由此，可以降低使用该串的存储装置的功耗。
作为氧化物20，例如优选使用包含铟、元素M及锌的In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等的金属氧化物。例如，作为氧化物20，可以使用In-Ga-Zn氧化物，也可以使用在In-Ga-Zn氧化物中添加有锡的氧化物。此外，作为氧化物20，可以使用In-Ga氧化物、In-Zn氧化物、铟氧化物。
上述金属氧化物可以通过溅射法等形成在衬底上。因此，可以以重叠于形成在硅衬底上的驱动电路等外围电路的方式设置存储单元阵列。由此，可以减少设置在一个芯片中的外围电路的占有面积，并可以增加存储单元阵列的占有面积，来可以增加半导体装置的存储容量。此外，通过形成多个层叠的上述金属氧化物膜，可以层叠存储单元阵列。由此，可以集成地配置单元而无需增大存储单元阵列的占有面积。也就是说，可以构成存储单元阵列的叠层结构体(以下有时称为3D单元阵列)。如此，可以实现存储单元的高集成化，并提供存储容量大的半导体装置。
此外，使用上述金属氧化物，尤其是In-Ga-Zn氧化物的半导体装置能够正常工作的温度范围在-40℃以上且190℃以下，也就是说，耐热性非常高。与相变化存储器(PCM：Phase Change Memory)的耐热性(-40℃以上且150℃以下)、可变电阻式随机存取存储器(ReRAM：Resistance RandomAccess Memory)的耐热性(-40℃以上且125℃以下)、磁阻随机存取存储器(MRAM：Magnetoresistive Random Access Memory)的耐热性(-40℃以上且105℃以下)等相比，该半导体装置具有高耐热性。
如图1B所示，氧化物20具有区域20a及夹持区域20a的区域20b。区域20a用作各晶体管的沟道形成区域，区域20b用作各晶体管的源区域或漏区域。区域20a的至少一部分与导电体30重叠。换言之，区域20a设置在导电体22之间。区域20b与导电体22重叠。
与区域20b中相比，用作沟道形成区域的区域20a中，氧空位少或者杂质浓度低，由此该区域20a是载流子浓度低的高电阻区域。因此，区域20a可以说是i型(本征)或实质上i型的区域。此外，用作源区域或漏区域的区域20b中，氧空位多或者如氢、氮、金属元素等杂质的浓度高，由此该区域20b是载流子浓度高且电阻低的区域。也就是说，区域20b是与区域20a相比载流子浓度高且电阻低的n型区域。此外，就选择性地形成区域20a及区域20b的方法将在后面的实施方式中说明。
如图1C所示，在串中，多个晶体管10的源极和漏极串联连接，多个晶体管10的栅极分别与多个布线WL连接。位于串联连接的晶体管10中的一端部的晶体管10的漏极与晶体管12的源极连接，而位于串联连接的晶体管10中的另一端部的晶体管10的源极与晶体管14的漏极连接。此外，晶体管12的漏极与布线BL连接，晶体管12的栅极与布线SGB连接。此外，晶体管14的源极与布线SL连接，晶体管14的栅极与布线SGS连接。
布线WL用作选择存储单元的字线。此外，布线SGB及布线SGS用作选择串的选择线。此外，布线BL用作位线，布线SL用作源极线。
在此，晶体管10的导电体30用作布线WL，晶体管12的导电体30用作布线SGB，并且晶体管14的导电体30用作布线SGS。也就是说，如图1A所示，布线WL、布线SGB及布线SGS分别与另一串的晶体管10、晶体管12及晶体管14连接。
在本实施方式所示的半导体装置中，如图1A所示，串与布线WL、布线SGB及布线SGS排列为彼此正交的形状。此外，晶体管10排列为矩阵状，晶体管12及晶体管14在垂直于A1-A2的方向上排列。但是，串与布线WL、布线SGB及布线SGS也可以不一定排列为彼此正交的形状。例如，布线WL、布线SGB及布线SGS的延伸方向可以倾斜于串的延伸方向。
与同一布线WL连接的一群存储单元被称为页。各页分别被进行数据写入及读出。此外，与同一布线SGB及布线SGS连接的一群串被称为框。由此，一个框包括多个页。各框分别被进行数据擦除。此外，包括在同一框中的多个串优选与同一布线SL电连接。
以下参照图3A至图3C说明图1A至图1C所示的半导体装置的数据写入、擦除及读出工作的一个例子。
<写入工作>
首先，参照图3A说明对所选出的存储单元的数据写入工作。在图3A中，布线SWL和布线NWL分别表示被写入数据的页中的布线WL和不被写入数据的页中的布线WL。以下说明对与布线SWL连接的data“1”的存储单元写入data“0”的工作。
可以对上述页的每一个进行数据写入工作。首先，对与被写入数据的页连接的布线SWL施加写入电位VWW，对与不被写入数据的页连接的布线NWL施加电位VOP(相当于晶体管10无论保持哪个数据都导通的电位)。写入电位VWW非常大于电位VOP。在此，对布线SGB供应使晶体管12成为导通状态的电位，对布线SGS供应使晶体管14成为截止状态的电位。在此，对布线BL供应电位VWD0(相当于非常小于写入电位VWW的电位)。由此，可以对被写入数据的页中的存储单元供应布线BL的电位VWD0。在被写入数据的存储单元的晶体管10中，因电位VWD0与写入电位VWW的电位差而在导电体22及区域20a与电荷存储层28之间引起隧道电流，使得电子注入电荷存储层28。如此，对与布线SWL连接的存储单元写入data“0”。
因为数据写入工作按每个页进行，所以在上述数据写入工作中，对同一框中的另一串同时写入数据。在此，在将另一串的存储单元保持为data“1”的情况下，对与该串连接的布线BL供应电位VWD1(相当于与写入电位VWW大致相等的电位)即可。因为电位VWD1与写入电位VWW的电位差小，所以电子不注入与布线SWL连接的上述串中的晶体管10的电荷存储层28。由此，可以将上述存储单元保持为data“1”。
接着，通过使用同样的方法，可以对其他页依次写入数据。如此，可以对包括在同一框中的所有页写入数据。
此外，也可以对存储单元写入data“0”及data“1”以外的数据。例如，通过调整布线BL等的电位或电位施加时间，可以控制注入电荷存储层28的电子量。
<擦除工作>
接着，参照图3B说明从包括在所选出的框中的所有存储单元一次擦除数据(写入data“1”)的工作。在图3B中，布线SWL和布线NWL分别表示被写入data“0”的页中的布线WL和被写入data“1”的页中的布线WL。
数据擦除工作按每个框进行。例如，对与要擦除数据的框连接的布线SGS供应使晶体管14成为导通状态的电位，对布线SL供应擦除电位VE(相当于与写入电位VWW大致相等的电位)即可。由此，对所选出的框中的存储单元供应布线SL的擦除电位VE。因擦除电位VE而从所选出的框中的晶体管10的电荷存储层28抽出电子。如此，从所选出的框中的存储单元擦除数据。此外，也可以对布线SGB供应使晶体管12成为导通状态的电位，对布线BL供应擦除电位VE，以从晶体管10的电荷存储层28抽出电子来擦除所选出的框中的存储单元的数据。此外，也可以对布线SL和布线BL的双方供应擦除电位VE，以擦除所选出的框中的存储单元的数据。
此外，优选在进行上述数据写入工作之前擦除数据，以将作为写入对象的框中的存储单元设定为data“1”。如此擦除数据的工作也被称为复位工作。
优选在对框进行复位工作之前将不需要改写数据的存储单元的数据储存在另一区域中。
<读出工作>
接着，参照图3C说明对所选出的存储单元的数据读出工作。在图3C中，布线SWL和布线NWL分别表示被读出数据的布线WL和不被读出数据的布线WL。以下说明读出与布线SWL连接的存储单元的data“0”的工作。
数据读出工作也可以按每个页进行。首先，对与被读出数据的页连接的布线SWL施加读出电位VRW，对与不被读出数据的页连接的布线NWL施加电位VOP。读出电位VRW是使晶体管10在储存data“0”时成为截止状态而在储存data“1”时成为导通状态的电位。在此，对布线SGB供应使晶体管12成为导通状态的电位，对布线SGS供应使晶体管14成为截止状态的电位。在此，对布线BL供应电位VR且对布线SL供应电位Vs(相当于小于电位VR的电位)。由此，可以对被读出数据的页中的存储单元的两端供应布线BL的电位VR及布线SL的电位Vs。因为该存储单元储存data“0”，所以布线SL与布线BL之间一直处于截止状态，使得流过布线SL与布线BL之间的电流量几乎成为0。在该存储单元储存data“1”的情况下，布线SL与布线BL成为导通状态，使得电流流过布线SL与布线BL之间。因此，通过测量流过布线SL与布线BL之间的电流，可以读出该存储单元的数据。
此外，例如，也可以在使布线BL预充电位VR之后对布线SWL施加读出电位VRW并对布线NWL施加电位VOP，以读出存储单元的数据。在此情况下，例如，该存储单元储存data“0”时，布线SL与布线BL一直为截止状态，由此保持布线BL的电位VR。另一方面，该存储单元储存data“1”时，布线SL与布线BL成为导通状态，由此布线BL从电位VR下降。也就是说，通过测量布线BL的电位，可以读出该存储单元的数据。
此外，因为数据读出工作按每个页进行，所以在上述数据读出工作中，可以从同一框中的另一串同时读出数据。接着，通过使用同样的方法，可以对其他页依次进行读出。如此，可以从包括在同一框中的所有页读出数据。
此外，上述数据写入、擦除及读出工作只是本发明的半导体装置的驱动方法的一个例子而已，本发明的半导体装置的驱动方法不局限于此。作为施加到各种布线的电位等，可以根据存储装置的电路结构等设定合适的电位。
<半导体装置的变形例子>
本发明的一个方式的半导体装置不局限于图1A至图1C所示的结构。以下参照图4A及图4B说明本发明的一个方式的半导体装置的变形例子。
<变形例1>
如图4A所示，本发明的一个方式的半导体装置可以具有晶体管10包括绝缘体26、导电体30a及导电体30b的结构。图4A所示的串与图1B所示的串的不同之处在于：有绝缘体26、导电体30a及导电体30b而没有电荷存储层28、绝缘体26a及绝缘体26b。其他结构与图1B所示的串相同，由此可以参照上述记载。
在图4B所示的晶体管10中，绝缘体26与由导电体22及绝缘体24形成的开口的侧面及底面接触，导电体30a被绝缘体26包围，并且导电体30b配置在绝缘体26及导电体30a上。在此，导电体30a隔着绝缘体26与导电体30b、导电体22、氧化物20等绝缘。此外，导电体30a也在晶体管10的沟道宽度方向上被绝缘体26包围，分别设置在每个晶体管中。此外，导电体30b用作布线WL，由此在晶体管10的沟道宽度方向上延伸。
图4B所示的半导体装置是浮动栅极型存储装置，其中，导电体30a用作浮动栅极，导电体30b用作控制栅极。由此，图4B所示的半导体装置具有在导电体30a中储存电荷以储存数据的结构，而图1A至图1C所示的半导体装置具有在电荷存储层28中储存电荷以储存数据的结构。
此外，上述绝缘体26的与上述开口的底面及侧面接触的部分及包围导电体30a的部分为一体，但是本发明不局限于此。例如，也可以分别设置与上述开口的底面及侧面接触的绝缘体及形成在导电体30a与导电体30b之间的绝缘体。
<变形例2>
此外，如图4B所示，本发明的一个方式的半导体装置也可以具有在晶体管10、晶体管12及晶体管14中设置有与布线BGL连接的第二栅电极的结构。此外，第二栅电极可以被称为背栅电极，并在氧化物20下隔着绝缘体与导电体30重叠。在设置有第二栅电极的情况下，导电体30可以被称为第一栅电极或顶栅电极。
通过与半导体装置的写入工作一起进行对布线BGL的电位施加，有时可以减少施加到导电体30的写入电位。由此，可以降低半导体装置的功耗。此外，可以减少写入时对栅极绝缘体造成的损伤，来可以提高半导体装置的改写耐性。
此外，也可以在进行数据擦除工作时对对应于布线WL的布线BGL供应相当于擦除电位VE的电位，以从相应的晶体管10的电荷存储层28抽出电荷。由此，可以一次擦除所选出的框的数据，来可以缩短擦除数据所需的时间。
(实施方式2)
在本实施方式中，参照图5A至图15D说明上述实施方式所示的半导体装置的具体结构的一个例子。在本实施方式中，说明具有多个晶体管(晶体管200a至晶体管200c)的半导体装置及其制造方法。在下面说明中，晶体管200a至晶体管200c因具有大致相同的结构而有时合称为晶体管200。在此，晶体管200相当于上述实施方式所示的晶体管10。也就是说，晶体管200a至晶体管200c也具有源电极和漏电极串联连接的结构。
此外，虽然在图5A至图15D中示出具有晶体管200a至晶体管200c的半导体装置，但是本发明不局限于此。如上述实施方式所述，根据存储器的设计适当地设定包括在串中的存储单元，即晶体管200的个数即可。此外，虽然在图5A至图15D中示出一个串，但是本发明不局限于此。如上述实施方式所述，根据存储器的设计适当地设定串的个数即可。
<半导体装置的结构例子>
以下参照图5A至图5D说明包括晶体管200的半导体装置的结构。图5A至图5D是具有晶体管200的半导体装置的俯视图及截面图。图5A是该半导体装置的俯视图。此外，图5B至图5D是该半导体装置的截面图。在此，图5B是沿图5A中的点划线A1-A2的截面图，该截面图相当于晶体管200的沟道长度方向上的截面图。图5C是沿图5A中的点划线A3-A4的截面图，该截面图相当于晶体管200a的沟道宽度方向上的截面图。图5D是沿图5A中的点划线A5-A6的截面图，该截面图相当于晶体管200a的源极及漏极的沟道宽度方向上的截面图。在图5A的俯视图中，为了容易理解，省略一部分构成要素。
如图5A至图5D所示，晶体管200包括衬底(未图示)上的绝缘体212、绝缘体212上的绝缘体214、绝缘体214上的绝缘体216、以嵌入绝缘体216的方式配置的导电体205(导电体205a、导电体205b及导电体205c)、配置在绝缘体216及导电体205上的绝缘体222、绝缘体222上的绝缘体224、绝缘体224上的氧化物230a、氧化物230a上的氧化物230b、氧化物230b上的氧化物243(氧化物243a及氧化物243b)、氧化物243a上的导电体242a、氧化物243b上的导电体242b、氧化物230b上的绝缘体250a、绝缘体250a上的电荷存储层255、电荷存储层255上的绝缘体250b、位于绝缘体250b上且与氧化物230b的一部分重叠的导电体260(导电体260a及导电体260b)、覆盖绝缘体224及氧化物230的绝缘体275、绝缘体275上的绝缘体280、配置在绝缘体280、绝缘体250a、绝缘体250b、电荷存储层255以及导电体260上的绝缘体282、绝缘体282上的绝缘体283。在此，如图5B及图5C所示，导电体260的顶面与绝缘体250a的最顶部、绝缘体250b的最顶部、电荷存储层255的最顶部及绝缘体280的顶面大致整齐。
以下，有时将氧化物230a及氧化物230b统称为氧化物230。此外，有时将导电体242a及导电体242b统称为导电体242。此外，有时将绝缘体250a及绝缘体250b统称为绝缘体250。
在此，氧化物230，特别是氧化物230b相当于上述实施方式的氧化物20。此外，导电体242相当于上述实施方式的导电体22。此外，绝缘体280相当于上述实施方式的绝缘体24。此外，绝缘体250a相当于上述实施方式的绝缘体26a。此外，电荷存储层255相当于上述实施方式的电荷存储层28。此外，绝缘体250b相当于上述实施方式的绝缘体26b。此外，导电体260相当于上述实施方式的导电体30。
在绝缘体280及绝缘体275中形成到达氧化物230b的开口。在该开口内设置绝缘体250、电荷存储层255及导电体260。此外，在晶体管200的沟道长度方向上，导电体242a及氧化物243a与导电体242b及氧化物243b间设置有导电体260、电荷存储层255及绝缘体250。在此，绝缘体250a优选与氧化物230b的顶面、氧化物243的侧面、导电体242的侧面、绝缘体275的侧面以及绝缘体280的侧面接触。此外，电荷存储层255优选与绝缘体250a的顶面及侧面接触。此外，绝缘体250b优选与电荷存储层255的顶面及侧面接触。此外，导电体260优选与绝缘体250b的顶面及侧面接触。
在此，晶体管200a至晶体管200c共同使用绝缘体212、绝缘体214、绝缘体216、绝缘体222、绝缘体224、氧化物230a、氧化物230b、绝缘体275、绝缘体280、绝缘体282以及绝缘体283。另一方面，晶体管200a至晶体管200c的每一个分别使用导电体205、绝缘体250a、电荷存储层255、绝缘体250b以及导电体260。此外，多个导电体242在沟道长度方向上排列为直线状。还设置有与导电体242之间的区域重叠的多个开口，在该开口中形成有绝缘体250a、电荷存储层255、绝缘体250b以及导电体260。
氧化物230优选包括绝缘体224上的氧化物230a及氧化物230a上的氧化物230b。当在氧化物230b的下方包括氧化物230a，可以抑制杂质从形成在氧化物230a的下方的结构物向氧化物230b扩散。
注意，虽然在晶体管200中氧化物230具有氧化物230a及氧化物230b的两层的叠层结构，但是本发明不局限于此。例如，氧化物230既可具有氧化物230b的单层或三层以上的叠层结构又可使氧化物230a及氧化物230b分别具有叠层结构。此外，当在氧化物230b上层叠与氧化物230a或氧化物230b相同的氧化物时，该氧化物也可以形成为像绝缘体250a那样沿上述开口的底面及侧面的形状。
例如，导电体260被用作第一栅(也称为顶栅极)电极，导电体205被用作第二栅(也称为背栅极)电极。此外，绝缘体250及电荷存储层255被用作第一栅极绝缘体，绝缘体222及绝缘体224被用作第二栅极绝缘体。如上述实施方式所示，电荷存储层255具有储存电荷的功能，晶体管200可以被用作存储单元。
导电体242a被用作源极和漏极中的一方，导电体242b被用作源极和漏极中的另一方。此外，氧化物230的与导电体260重叠的区域的至少一部分被用作沟道形成区域。
在此，图6示出图5B中的晶体管200a的沟道形成区域附近的放大图。如图6所示，氧化物230b包括被用作晶体管200a的沟道形成区域的区域230bc及夹持区域230bc并被用作源极区域或漏极区域的区域230ba及区域230bb。区域230bc的至少一部分与导电体260重叠。换言之，区域230bc设置在导电体242a与导电体242b间的区域中。区域230ba与导电体242a重叠，区域230bb与导电体242b重叠。
与区域230ba及区域230bb相比，其氧空位少或杂质浓度低，所以被用作沟道形成区域的区域230bc是载流子浓度低的高电阻区域。此外，被用作源极区域或漏极区域的区域230ba及区域230bb是其氧空位多或者氢、氮、金属元素等的杂质浓度高而载流子浓度提高，所以被低电阻化的区域。也就是说，区域230ba及区域230bb是比区域230bc载流子浓度高且电阻低的区域。
在此，优选被用作沟道形成区域的区域230bc的载流子浓度为1×1018cm-3以下，更优选低于1×1017cm-3，进一步优选低于1×1016cm-3，更优选的是低于1×1013cm-3，进一步优选的是低于1×1012cm-3。对被用作沟道形成区域的区域230bc的载流子浓度的下限值没有特别的限定，例如可以为1×10-9cm-3。
此外，也可以在区域230bc与区域230ba或区域230bb之间形成载流子浓度等于或低于区域230ba及区域230bb的载流子浓度且等于或高于区域230bc的载流子浓度的区域。换言之，该区域被用作区域230bc与区域230ba或区域230bb的接合区域。该接合区域的氢浓度有时等于或低于区域230ba及区域230bb的氢浓度且等于或高于区域230bc的氢浓度。此外，该接合区域的氧空位有时等于或少于区域230ba及区域230bb的氧空位且等于或多于区域230bc的氧空位。
注意，图6示出区域230ba、区域230bb及区域230bc只形成在氧化物230b中的例子，但是本发明不局限于此。例如，上述各区域也可以形成在氧化物230b及氧化物230a中。
在氧化物230中，有时难以看清各区域的边界。在各区域中检测出的金属元素和氢及氮等杂质元素的浓度的变化不但可以为根据区域的分阶段变化，而且还可以为各区域内的连续变化。也就是说，越接近沟道形成区域，金属元素和氢及氮等杂质元素的浓度越小即可。
在此，区域230bc分别形成在各晶体管200中，而区域230ba及区域230bb被相邻的两个晶体管200共享。例如，区域230ba在被用作晶体管200a的源极和漏极中的一个的同时被用作晶体管200b的源极和漏极中的另一个。此外，例如，区域230bb在被用作晶体管200a的源极和漏极中的另一个的同时被用作晶体管200c的源极和漏极中的一个。像这样，多个晶体管200的源极及漏极串联连接，由此形成上述实施方式所示的串。
在晶体管200中，包含沟道形成区域的氧化物230(氧化物230a、氧化物230b)优选使用被用作半导体的金属氧化物(以下也称为氧化物半导体)。如图5A所示，氧化物230具有在A1-A2方向上延伸的岛状形状。
被用作半导体的金属氧化物优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管200的关态电流。如此，通过降低晶体管200的关态电流，可以抑制产生在上述实施方式所示的串中的布线BL与布线SL之间的泄漏电流。由此，可以降低使用该串的存储装置的功耗。
作为氧化物230，例如优选使用包含铟、元素M及锌的In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等的金属氧化物。例如，作为氧化物230，可以使用In-Ga-Zn氧化物，也可以使用在In-Ga-Zn氧化物中添加有锡的氧化物。此外，作为氧化物230，可以使用In-Ga氧化物、In-Zn氧化物、铟氧化物。
上述金属氧化物可以通过溅射法等形成在衬底上。因此，可以以重叠于形成在硅衬底上的驱动电路等外围电路的方式设置存储单元阵列。由此，可以减少设置在一个芯片中的外围电路的占有面积，并可以增加存储单元阵列的占有面积，来可以增加半导体装置的存储容量。此外，通过形成多个层叠的上述金属氧化物膜，可以层叠存储单元阵列。由此，可以集成地配置单元而无需增大存储单元阵列的占有面积。也就是说，可以构成3D单元阵列。如此，可以实现存储单元的高集成化，并提供存储容量大的半导体装置。
在此，优选的是，用于氧化物230b的金属氧化物中的In与元素M的原子个数比大于用于氧化物230a的金属氧化物中的In与元素M的原子个数比。
如此，通过在氧化物230b的下方配置氧化物230a，可以抑制杂质及氧从形成在氧化物230a的下方的结构物向氧化物230b扩散。
此外，氧化物230a及氧化物230b除了氧以外还包含共同元素(作为主要成分)，所以可以降低氧化物230a与氧化物230b的各界面的缺陷态密度。因为可以降低氧化物230a与氧化物230b的界面的缺陷态密度，所以界面散射给载流子传导带来的影响小，从而可以得到高通态电流。
氧化物230b优选具有结晶性。尤其是，优选使用CAAC-OS(c-axis alignedcrystalline oxide semiconductor：c轴取向结晶氧化物半导体)作为氧化物230b。
CAAC-OS具有结晶性高的致密结构且是杂质、缺陷(例如，氧空位(VO)等)少的金属氧化物。尤其是，通过在形成金属氧化物后以金属氧化物不被多晶化的温度(例如，400℃以上且600℃以下)进行热处理，可以使CAAC-OS具有结晶性更高的致密结构。如此，通过进一步提高CAAC-OS的密度，可以进一步降低该CAAC-OS中的杂质或氧的扩散。
另一方面，在CAAC-OS中不容易观察明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，具有CAAC-OS的金属氧化物具有耐热性及可靠性良好。
此外，在使用氧化物半导体的晶体管中，如果氧化物半导体中的形成沟道的区域存在杂质及氧空位，电特性则容易变动，有时降低可靠性。此外，氧空位附近的氢形成氢进入氧空位中的缺陷(下面有时称为VOH)而在晶体管的栅电极不被施加电压的状态下也可能会生成成为载流子的电子。因此，当在氧化物半导体中的形成沟道的区域中包含氧空位时，晶体管会成为常开启特性(即使不对栅电极施加电压也存在沟道而在晶体管中电流流过的特性)。由此，在氧化物半导体的形成沟道的区域中，优选尽量减少杂质、氧空位及VOH。换言之，优选的是，在晶体管的栅电极不被施加电压的状态下，氧化物半导体中的形成沟道的区域的载流子浓度降低且被i型化(本征化)或实质上被i型化。
相对于此，通过在氧化物半导体附近设置包含通过加热脱离的氧(以下，有时称为过剩氧)的绝缘体而进行热处理，可以从该绝缘体向氧化物半导体供应氧而减少氧空位及VOH。注意，在对源极区域或漏极区域供应过多的氧时，有可能引起晶体管200的通态电流下降或者场效应迁移率的下降。并且，在供应到源极区域或漏极区域的氧在衬底面内有不均匀时，包括晶体管的半导体装置特性中发生不均匀。
因此，优选的是，在氧化物半导体中，被用作沟道形成区域的区域230bc的载流子浓度得到降低且被i型化或实质上被i型化。另一方面，优选的是，被用作源极区域或漏极区域的区域230ba及区域230bb的载流子浓度高且被n型化。换言之，优选减少氧化物半导体的区域230bc的氧空位及VOH且不对区域230ba及区域230bb供应过多的氧。
鉴于此，在本实施方式中，在氧化物230b上设置有导电体242a及导电体242b的状态下在含氧气氛下进行微波处理来减少区域230bc的氧空位及VOH。在此，微波处理例如是指使用包括利用微波生成高密度等离子体的电源的装置的处理。
通过在含氧气氛下进行微波处理，可以使用微波或RF等高频使氧气体等离子体化来使该氧等离子体发挥作用。此时，也可以将微波或RF等高频照射到区域230bc。通过等离子体、微波等的作用，可以使区域230bc的VOH分开，将氢H从区域230bc去除，由氧填补氧空位VO。换言之，在区域230bc中发生“VOH→H+VO”的反应而降低区域230bc的氢浓度。由此，可以减少区域230bc中的氧空位及VOH而降低载流子浓度。
此外，当在含氧气氛下进行微波处理时，微波或RF等的高频、氧等离子体等作用被导电体242a及导电体242b遮蔽并不涉及于区域230ba及区域230bb。再者，可以通过覆盖氧化物230b及导电体242的绝缘体275及绝缘体280降低氧等离子体的作用。由此，由于在进行微波处理时在区域230ba及区域230bb不发生VOH的减少以及过多的氧的供应，所以可以防止载流子浓度的降低。
如上所述，可以在氧化物半导体的区域230bc选择性地去除氧空位及VOH而使区域230bc成为i型化或实质上i型化。并且，可以抑制对被用作源极区域或漏极区域的区域230ba及区域230bb供应过多的氧而保持n型。由此，可以抑制晶体管200的电特性变动而抑制在衬底面内晶体管200的电特性不均匀。
通过采用上述结构，可以提供一种晶体管特性不均匀小的半导体装置。此外，可以提供一种具有良好的电特性的半导体装置。此外，可以提供一种可靠性良好的半导体装置。
在图5A至图5D等中，嵌入有导电体260等的开口的侧面与氧化物230b的被形成面大致垂直，但是本实施方式不局限于此。例如，该开口的底部也可以为具有平缓曲面的U字型形状。此外，例如，该开口的侧面也可以倾斜于氧化物230b的被形成面。
此外，如图5C所示，在从晶体管200的沟道宽度的截面看时，也可以在氧化物230b的侧面与氧化物230b的顶面之间具有弯曲面。也就是说，该侧面的端部和该顶面的端部也可以弯曲(以下也称为圆形)。
上述弯曲面的曲率半径优选大于0nm且小于与导电体242重叠的区域的氧化物230b的厚度或者小于不具有上述弯曲面的区域的一半长度。具体而言，上述弯曲面的曲率半径大于0nm且为20nm以下，优选为1nm以上且15nm以下，更优选为2nm以上且10nm以下。通过采用上述形状，可以提高绝缘体250及导电体260的氧化物230b的覆盖性。
氧化物230优选具有化学组成互不相同的多个氧化物层的叠层结构。具体而言，用于氧化物230a的金属氧化物中的相对于主要成分的金属元素的元素M的原子数比优选大于用于氧化物230b的金属氧化物中的相对于主要成分的金属元素的元素M的原子数比。此外，用于氧化物230a的金属氧化物中的In与元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的In与元素M的原子个数比。此外，用于氧化物230b的金属氧化物中的In与元素M的原子个数比优选大于用于氧化物230a的金属氧化物中的In与元素M的原子个数比。
此外，氧化物230b优选为具有CAAC-OS等的结晶性的氧化物。CAAC-OS等的具有结晶性的氧化物具有杂质及缺陷(氧空位等)少的结晶性高且致密的结构。因此，可以抑制源电极或漏电极从氧化物230b抽出氧。因此，即使进行热处理也可以减少从氧化物230b被抽出的氧，所以晶体管200对制造工序中的高温度(所谓热积存；thermal budget)也很稳定。
在此，在氧化物230a与氧化物230b的接合部中，导带底平缓地变化。换言之，也可以将上述情况表达为氧化物230a与氧化物230b的接合部的导带底连续地变化或者连续地接合。为此，优选降低形成在氧化物230a与氧化物230b的界面的混合层的缺陷态密度。
具体而言，通过使氧化物230a与氧化物230b除了包含氧之外还包含共同元素作为主要成分，可以形成缺陷态密度低的混合层。例如，在氧化物230b为In-M-Zn氧化物的情况下，作为氧化物230a也可以使用In-M-Zn氧化物、M-Zn氧化物、元素M的氧化物、In-Zn氧化物、铟氧化物等。
具体而言，作为氧化物230a使用In：M：Zn＝1：3：4[原子个数比]或其附近的组成或者In：M：Zn＝1：1：0.5[原子个数比]或其附近的组成的金属氧化物，即可。此外，作为氧化物230b，使用In：M：Zn＝1：1：1[原子个数比]或其附近的组成、或者In：M：Zn＝4：2：3[原子个数比]或其附近的组成的金属氧化物，即可。注意，附近的组成包括所希望的原子个数比的±30％的范围。此外，作为元素M优选使用镓。
此外，在通过溅射法形成金属氧化物时，上述原子个数比不局限于所形成的金属氧化物的原子个数比，而也可以是用于金属氧化物的形成的溅射靶材的原子个数比。
通过使氧化物230a及氧化物230b具有上述结构，可以降低氧化物230a与氧化物230b的界面的缺陷态密度。因此，界面散射对载流子传导带来的影响减少，从而晶体管200可以得到高场效应迁移率、高通态电流及高频特性。通过将这种晶体管200应用于上述实施方式所示的串，可以实现读出速度的提升。
绝缘体212、绝缘体214、绝缘体275、绝缘体282和绝缘体283中的至少一个优选被用作抑制水、氢等杂质从衬底一侧或晶体管200的上方扩散到晶体管200的阻挡绝缘膜。因此，绝缘体212、绝缘体214、绝缘体275、绝缘体282和绝缘体283中的至少一个优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。
此外，在本说明书中，阻挡绝缘膜是指具有阻挡性的绝缘膜。注意，在本说明书中，阻挡性是指抑制所对应的物质的扩散的功能(也可以说透过性低)。或者，是指俘获并固定所对应的物质(也称为吸杂)的功能。
作为绝缘体212、绝缘体214、绝缘体275、绝缘体282及绝缘体283，例如可以使用氧化铝、氧化铪、氧化镓、铟镓锌氧化物、氮化硅或氮氧化硅等。例如，作为绝缘体212及绝缘体283，优选使用氢阻挡性更高的氮化硅等。此外，例如，作为绝缘体214、绝缘体275及绝缘体282，优选使用俘获并固定氢的性能高且氧阻挡性高的氧化铝等。由此，可以抑制水、氢等杂质经过绝缘体212及绝缘体214从衬底一侧扩散到晶体管200一侧。此外，可以抑制水、氢等杂质从配置在绝缘体283的外方的层间绝缘膜等扩散到晶体管200一侧。此外，可以抑制包含在绝缘体224等中的氧经过绝缘体212及绝缘体214扩散到衬底一侧。或者，可以抑制含在绝缘体280等的氧通过绝缘体282等向晶体管200的上方扩散。如此，优选采用由具有抑制水、氢等杂质及氧的扩散的功能的绝缘体212、绝缘体214、绝缘体275、绝缘体282及绝缘体283围绕晶体管200的结构。
绝缘体212、绝缘体214、绝缘体275、绝缘体282及绝缘体283的成膜例如可以利用溅射法。溅射法不需要作为成膜气体使用氢，所以可以降低绝缘体212、绝缘体214、绝缘体275、绝缘体282及绝缘体283的氢浓度。作为成膜方法，除了溅射法以外还可以适当地使用化学气相沉积(CVD：Chemical Vapor Deposition)法、分子束外延(MBE：Molecular BeamEpitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法、原子层沉积法(ALD：Atomic Layer Deposition)法等。
此外，有时优选降低绝缘体212及绝缘体283的电阻率。例如，通过使绝缘体212及绝缘体283的电阻率约为1×1013Ωcm，在半导体装置制造工序的利用等离子体等的处理中，有时绝缘体212及绝缘体283可以缓和导电体205、导电体242或导电体260的电荷积聚。绝缘体212及绝缘体283的电阻率优选为1×1010Ωcm以上且1×1015Ωcm以下。
此外，绝缘体216及绝缘体280的介电常数优选比绝缘体214低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体216、绝缘体280，适当地使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅等。
导电体205以与氧化物230及导电体260重叠的方式配置。此外，导电体205优选以嵌入绝缘体216的开口中的方式设置。导电体205的一部分也可以以嵌入绝缘体214的方式设置。
导电体205包括导电体205a、导电体205b及导电体205c。导电体205a与该开口的底面及侧壁接触。导电体205b以嵌入形成在导电体205a的凹部的方式设置。在此，导电体205b的顶面低于导电体205a的顶面及绝缘体216的顶面。导电体205c与导电体205b的顶面及导电体205a的侧面接触。在此，导电体205c的顶面的高度与导电体205a的顶面的高度及绝缘体216的顶面的高度大致一致。换言之，导电体205b由导电体205a及导电体205c包围。
在此，作为导电体205a及导电体205c优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
通过作为导电体205a及导电体205c使用具有抑制氢的扩散的功能的导电材料，可以防止含在导电体205b的氢等杂质通过绝缘体224等扩散到氧化物230。此外，通过作为导电体205a及导电体205c使用具有抑制氧的扩散的功能的导电材料，可以抑制导电体205b被氧化而导电率下降。作为具有抑制氧扩散的功能的导电材料，例如可以使用钛、氮化钛、钽、氮化钽、钌、氧化钌等。因此，作为导电体205a及导电体205c使用单层或叠层的上述导电材料即可。例如，作为导电体205a及导电体205c使用氮化钛即可。
此外，导电体205b优选使用以钨、铜或铝为主要成分的导电材料。例如，导电体205b可以使用钨。
导电体205有时被用作第二栅电极。此时，通过施加到导电体205的电位不与施加到导电体260的电位联动而独立地变化，可以控制晶体管200地阈值电压(Vth)。此外，通过对导电体205施加负电位，可以增大晶体管200的Vth而减少关态电流。由此，与不对导电体205施加负电位的情况相比，在对导电体205施加负电位的情况下，可以减少对导电体260施加的电位为0V时的漏极电流。
通过与存储装置的写入工作一起进行对导电体205的电位施加，有时可以减少施加到导电体260的写入电位。由此，可以降低存储装置的功耗。此外，可以减少写入时对绝缘体250造成的损伤，来可以提高存储装置的改写耐性。
此外，导电体205的电阻率根据上述施加到导电体205的电位设计，导电体205的厚度根据该电阻率设定。此外，绝缘体216的厚度与导电体205大致相同。在此，优选在导电体205的设计允许的范围内减少导电体205及绝缘体216的厚度。通过减少绝缘体216的厚度，可以降低含在绝缘体216中的氢等杂质的绝对量，所以可以抑制该杂质扩散到氧化物230。
此外，如图5A所示，导电体205优选比氧化物230中不与导电体242a及导电体242b重叠的区域大。尤其是，如图5C所示，导电体205优选延伸到氧化物230a及氧化物230b的与沟道宽度方向交叉的端部的外侧的区域。也就是说，优选在氧化物230的沟道宽度方向的侧面的外侧，导电体205和导电体260隔着绝缘体重叠。通过具有上述结构，可以由被用作第一栅电极的导电体260的电场和被用作第二栅电极的导电体205的电场电围绕氧化物230的沟道形成区域。在本说明书中，将由第一栅极及第二栅极的电场电围绕沟道形成区域的晶体管结构称为surrounded channel(S-channel)结构。
在本说明书等中，S-channel结构的晶体管是指由一对栅电极中的一方及另一方的电场电围绕沟道形成区域的晶体管的结构。此外，本说明书等中公开的S-channel结构与Fin型结构及平面型结构不同。通过采用S-channel结构，可以实现对短沟道效应的耐性得到提高的晶体管，换言之，可以实现不容易发生短沟道效应的晶体管。
此外，如图5C所示，将导电体205在沟道宽度方向上延伸来被用作布线。但是，本发明不局限于此，也可以在导电体205下设置被用作布线的导电体。此外，不一定需要在每一个晶体管中设置一个导电体205。例如，在多个晶体管中可以共同使用导电体205。
注意，示出在晶体管200中导电体205层叠有导电体205a、导电体205b及导电体205c的结构，但是本发明不局限于此。例如，导电体205可以具有单层结构，也可以具有两层或四层以上的叠层结构。
绝缘体222及绝缘体224被用作栅极绝缘体。
绝缘体222优选具有抑制氢(例如，氢原子、氢分子等中的至少一个)的扩散的功能。此外，绝缘体222优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能。例如，与绝缘体224相比，绝缘体222优选具有抑制氢和氧中的一方或双方的扩散的功能。
绝缘体222优选使被用作为绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为该绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体222时，绝缘体222被用作抑制氧从氧化物230释放到衬底一侧或氢等杂质从晶体管200的周围部扩散到氧化物230的层。因此，通过设置绝缘体222，可以抑制氢等杂质扩散到晶体管200的内侧，而可以抑制在氧化物230中生成氧空位。此外，可以抑制导电体205与绝缘体224或氧化物230所包含的氧起反应。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。或者，也可以对上述绝缘体进行氮化处理。此外，绝缘体222还可以在上述绝缘体上层叠有氧化硅、氧氮化硅或氮化硅。
此外，作为绝缘体222，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)、(Ba，Sr)TiO3(BST)等所谓的high-k材料的绝缘体。当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
在此，在与氧化物230接触的绝缘体224中，优选包含过剩氧(通过加热使氧脱离)。例如，作为绝缘体224适当地使用氧化硅、氧氮化硅等，即可。通过以与氧化物230接触的方式设置上述包含氧的绝缘体，可以减少氧化物230中的氧空位，从而可以提高晶体管200的可靠性。
具体而言，作为绝缘体224优选使用通过加热使一部分氧脱离的氧化物材料，即具有过剩氧区域的绝缘体材料。通过加热使氧脱离的氧化物是指在TDS(Thermal DesorptionSpectroscopy：热脱附谱)分析中的氧分子的脱离量为1.0×1018molecules/cm3以上，优选为1.0×1019molecules/cm3以上，进一步优选为2.0×1019molecules/cm3以上，或者3.0×1020molecules/cm3以上的氧化膜。进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
此外，在晶体管200的制造工程中，热处理优选在氧化物230的表面露出的状态下进行。该热处理例如优选以100℃以上且600℃以下，更优选以350℃以上且550℃以下进行。热处理在氮气体或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。例如，热处理优选在氧气氛下进行。由此，对氧化物230供应氧，从而可以减少氧空位(VO)。热处理也可以在减压状态下进行。此外，也可以在氮气体或惰性气体的气氛下进行热处理，然后为了填补脱离的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行热处理。此外，也可以在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行热处理，然后连续地在氮气体或惰性气体的气氛下进行热处理。
通过对氧化物230进行加氧化处理，可以使所供应的氧填补氧化物230中的氧空位，换言之可以促进“VO+O→null”的反应。再者，氧化物230中残留的氢与被供给的氧发生反应而可以将氢以H2O的形态去除(脱水化)。由此，可以抑制残留在氧化物230中的氢与氧空位再结合而形成VOH。
此外，绝缘体222及绝缘体224也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料形成的叠层结构。此外，绝缘体224也可以形成为岛状且与氧化物230a重叠。在此情况下，绝缘体275与绝缘体224的侧面及绝缘体222的顶面接触。
氧化物243a及氧化物243b设置在氧化物230b上。氧化物243a与氧化物243b隔着导电体260分离。此外，氧化物243优选与导电体242重叠，在氧化物230上排列为直线状即可。
氧化物243(氧化物243a及氧化物243b)优选具有抑制氧透过的功能。通过在被用作源电极或漏电极的导电体242与氧化物230b之间配置具有抑制氧的透过的功能的氧化物243，导电体242与氧化物230b之间的电阻被减少，所以是优选的。通过采用这样的结构，可以提高晶体管200的电特性及晶体管200的可靠性。此外，在能够充分降低导电体242与氧化物230b间的电阻的情况下，也可以不设置氧化物243。
作为氧化物243也可以使用包含元素M的金属氧化物。尤其是，作为元素M优选使用铝、镓、钇或锡。氧化物243的元素M的浓度优选比氧化物230b高。此外，作为氧化物243也可以使用氧化镓。此外，作为氧化物243也可以使用In-M-Zn氧化物等金属氧化物。具体而言，用于氧化物243的金属氧化物中的In与元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的In与元素M的原子个数比。此外，氧化物243的厚度优选为0.5nm以上且5nm以下，更优选为1nm以上且3nm以下，进一步优选为1nm以上且2nm以下。此外，氧化物243优选具有结晶性。在氧化物243具有结晶性的情况下，可以适当地抑制氧化物230中的氧的释放。例如，在氧化物243具有六方晶等结晶结构的情况下，有时可以抑制氧化物230中的氧的释放。
优选的是，导电体242a与氧化物243a的顶面接触，导电体242b与氧化物243b的顶面接触。导电体242a及导电体242b分别被用作晶体管200的源电极或漏电极。此外，导电体242在氧化物230上排列为直线状即可。
作为导电体242(导电体242a及导电体242b)例如优选使用包含钽的氮化物、包含钛的氮化物、包含钼的氮化物、包含钨的氮化物、包含钽及铝的氮化物、包含钛及铝的氮化物等。在本发明的一个方式中，尤其优选采用包含钽的氮化物。此外，例如也可以使用氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。这些材料是不容易氧化的导电材料或者即使吸收氧也维持导电性的材料，所以是优选的。
注意，有时包含在氧化物230b等中的氢扩散到导电体242a或导电体242b。尤其是，通过作为导电体242a及导电体242b使用包含钽的氮化物，有时包含在氧化物230b等中的氢容易扩散到导电体242a或导电体242b，该扩散的氢与导电体242a或导电体242b所包含的氮键合。也就是说，有时包含在氧化物230b等中的氢被导电体242a或导电体242b吸收。
此外，优选在导电体242的侧面与导电体242的顶面之间不形成弯曲面。通过使导电体242不具有该弯曲面，可以增大如图5D所示的沟道宽度方向的截面上的导电体242的截面积。由此，可以提高导电体242的导电率而提高晶体管200的通态电流。
绝缘体275覆盖绝缘体224、氧化物230、氧化物243及导电体242，在将设置绝缘体250及导电体260的区域中形成开口。绝缘体275优选与绝缘体224的顶面、氧化物230的侧面、氧化物243的侧面、导电体242的侧面及导电体242的顶面接触。此外，绝缘体275优选被用作抑制氧透过的阻挡绝缘膜。此外，绝缘体275优选被用作抑制水、氢等杂质从上方向绝缘体224或氧化物230扩散的阻挡绝缘膜且具有俘获氢等杂质的功能。作为绝缘体275，例如优选使用氧化铝或氮化硅等绝缘体。
通过设置上述绝缘体275，可以由具有对氧具有阻挡性的绝缘体包围导电体242。换言之，可以抑制包含在绝缘体280中的氧扩散到导电体242。由此，可以抑制因包含在绝缘体280中的氧等而导致导电体242直接被氧化使得电阻率增大而场效应迁移率及通态电流减少。像这样，通过提高晶体管200的场效应迁移率及通态电流，可以提高存储装置的读出速度。
通过在夹在绝缘体212与绝缘体283的区域内设置与绝缘体280及绝缘体224接触且具有俘获氢等杂质的功能的绝缘体275，可以俘获包含在绝缘体280及绝缘体224等的氢等杂质而将该区域内的氢量设定为一定的值。此时，作为绝缘体275优选使用氧化铝等。
绝缘体250(绝缘体250a及绝缘体250b)被用作栅极绝缘体。绝缘体250优选以与氧化物230b的顶面及侧面接触的方式配置。绝缘体250可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅等。尤其是，如氧化硅及氧氮化硅等包含硅的氧化物具有热稳定性，所以是优选的。
与绝缘体224同样，优选绝缘体250中的水或氢等杂质的浓度得到降低。绝缘体250的厚度优选为1nm以上且20nm以下。
此外，也可以在绝缘体250b与导电体260之间设置金属氧化物。该金属氧化物优选抑制氧从绝缘体250b扩散到导电体260。通过设置抑制氧的扩散的金属氧化物，从绝缘体250b扩散到导电体260的氧被抑制。换言之，可以抑制对氧化物230供应的氧量的减少。此外，可以抑制因包含在绝缘体250b中的氧导致的导电体260的氧化。例如，作为该金属氧化物，可以使用氧化铪等。
此外，上述金属氧化物也可以被用作第一栅电极的一部分。例如，可以将能够用于氧化物230的金属氧化物被用作上述金属氧化物。在此情况下，通过利用溅射法形成导电体260a，可以降低上述金属氧化物的电阻值使其变为导电体。上述导电体可以称为OC(OxideConductor)电极。
通过设置上述金属氧化物，可以提高晶体管200的通态电流，而无需减少来自导电体260的电场的影响。此外，通过利用绝缘体250b及上述金属氧化物的物理厚度保持导电体260与氧化物230之间的距离，可以抑制导电体260与氧化物230之间的泄漏电流。此外，通过设置绝缘体250b及上述金属氧化物的叠层结构，可以容易调整导电体260与氧化物230之间的物理距离及从导电体260施加到氧化物230的电场强度。
作为电荷存储层255，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。例如，电荷存储层255可以使用氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽。
电荷存储层255被夹在绝缘体250a和绝缘体250b之间。电荷存储层255具有储存电子的功能即可。例如，优选使用含有电子陷阱的绝缘体等。电子陷阱可以通过添加杂质或受到损伤等而形成。此外，也可以在电荷存储层255与绝缘体250a的界面或在电荷存储层255与绝缘体250b的界面含有电子陷阱。在此情况下，电荷存储层255与绝缘体250a的接合及电荷存储层255与绝缘体250b的接合优选为异种接合。当在电荷存储层255与绝缘体250a的界面含有电子陷阱的情况下，有时可以不设置绝缘体250b。当在电荷存储层255与绝缘体250b的界面含有电子陷阱的情况下，有时可以不设置绝缘体250a。此外，相邻的存储单元共同使用电荷存储层255，由此优选在电荷存储层255内不容易发生电子迁移。但是，在相邻的存储单元远离电荷存储层255的情况下，在电荷存储层255内也可以发生电子迁移。也就是说，电荷存储层255可以为半导体或导电体。
此外，绝缘体250a及绝缘体250b优选具有足以因栅极电压或背栅极电压而引起电子隧道效应(tunneling)的厚度，以将电子注入电荷存储层255。同时，绝缘体250a及绝缘体250b优选具有足以在没施加栅极电压或背栅极电压的状态下不引起电子隧道效应的厚度，以抑制在存储单元保持数据的状态下流出电子。但是，难以完全消除电子隧道效应，因此绝缘体250a及绝缘体250b的厚度只要是足以保持数据的厚度即可。例如，绝缘体250a及绝缘体250b的厚度可以为3nm以上且15nm以下，优选为4nm以上且10nm以下。此外，为了抑制电子流出，优选使用带隙大的绝缘体。例如，绝缘体250a及绝缘体250b的带隙可以为6eV以上且10eV以下，优选为7eV以上且10eV以下，更优选为8eV以上且10eV以下。
具体而言，电荷存储层255可以使用缺陷态密度高的氮化硅、氮氧化硅等包含硅的氮化物。此外，电荷存储层255也可以使用氧化铪。
导电体260如图5A所示那样在A3-A4方向上延伸，并被用作晶体管200的第一栅电极。导电体260优选包括导电体260a以及配置在导电体260a上的导电体260b。例如，优选以包围导电体260b的底面及侧面的方式配置导电体260a。此外，如图5B及图5C所示，导电体260的顶面与绝缘体250及电荷存储层255的顶面大致一致。虽然在图5B及图5C中导电体260具有导电体260a和导电体260b的两层结构，但是也可以具有单层结构或三层以上的叠层结构。
在此，作为导电体260a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
此外，当导电体260a具有抑制氧的扩散的功能时，可以抑制绝缘体250所包含的氧使导电体260b氧化而导致导电率的下降。作为具有抑制氧扩散的功能的导电材料，例如可以使用钛、氮化钛、钽、氮化钽、钌、氧化钌等。
此外，由于导电体260还被用作布线，所以优选使用导电性高的导电体。例如，导电体260b可以使用钨、铜或铝为主要成分的导电材料。此外，导电体260b可以具有叠层结构，例如可以具有钛、氮化钛与上述导电材料的叠层。
此外，在晶体管200中，以嵌入形成于绝缘体280等的开口的方式自对准地形成导电体260。通过如此形成导电体260，可以在导电体242a和导电体242b之间的区域中无需位置对准而配置导电体260。
此外，如图5C所示，在晶体管200的沟道宽度方向上，以绝缘体222的底面为基准，导电体260的导电体260不与氧化物230b重叠的区域的底面的高度优选比氧化物230b的底面的高度低。通过采用被用作栅电极的导电体260隔着绝缘体250等覆盖氧化物230b的沟道形成区域的侧面及顶面的结构，容易使导电体260的电场作用于氧化物230b的沟道形成区域整体。由此，可以提高晶体管200的通态电流及频率特性。以绝缘体222的底面为基准时的氧化物230a及氧化物230b不与导电体260重叠的区域的导电体260的底面的高度与氧化物230b的底面的高度之差为0nm以上且100nm以下，优选为3nm以上且50nm以下，更优选为5nm以上且20nm以下。
绝缘体280设置在绝缘体275上，在将设置绝缘体250及导电体260的区域中形成开口。此外，绝缘体280的顶面也可以被平坦化。
优选的是，被用作层间膜的绝缘体280的介电常数低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。绝缘体280例如优选使用与绝缘体216相同的材料形成。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。特别是，因为氧化硅、氧氮化硅、具有空孔的氧化硅等的材料容易形成包含通过加热脱离的氧的区域，所以是优选的。
与绝缘体224同样，绝缘体280优选包含过剩氧区域或过剩氧。此外，绝缘体280中的水、氢等杂质浓度优选得到降低。例如，作为绝缘体280适当地使用氧化硅、氧氮化硅等，即可。通过以与氧化物230接触的方式设置上述包含过剩氧的绝缘体，可以减少氧化物230中的氧空位，从而可以提高晶体管200的可靠性。
绝缘体282与导电体260及绝缘体280的顶面、绝缘体250及电荷存储层255的最顶部接触。绝缘体282优选被用作抑制水、氢等杂质从上方向绝缘体280扩散的阻挡绝缘膜且具有俘获氢等杂质的功能。此外，绝缘体282优选被用作抑制氧透过的阻挡绝缘膜。作为绝缘体282，例如使用氧化铝等绝缘体即可。通过在夹在绝缘体212与绝缘体283的区域内设置与绝缘体280接触且具有俘获氢等杂质的功能的绝缘体282，可以俘获包含在绝缘体280等的氢等杂质而将该区域内的氢量为一定的值。
绝缘体283可以被用作抑制水、氢等杂质从上方扩散到绝缘体280的阻挡绝缘膜。绝缘体283配置在绝缘体282上。作为绝缘体283，优选使用氮化硅或氮氧化硅等包含硅的氮化物。例如，作为绝缘体283使用通过溅射法形成的氮化硅。通过使用溅射法形成绝缘体283，可以形成密度高且不容易形成空洞等的氮化硅膜。此外，作为绝缘体283，也可以在通过溅射法形成的氮化硅上还层叠通过CVD法形成的氮化硅。
以上说明了相当于晶体管10的晶体管200的结构，但是上述实施方式所示的晶体管12及晶体管14也可以具有同样结构。也就是说，晶体管12及晶体管14可以使用在晶体管200中没有电荷存储层255及绝缘体250b的结构。通过使用具有这种结构的晶体管12及晶体管14，可以降低关态电流。由此，可以在上述实施方式所示的串中降低布线BL与布线SL之间的泄漏电流，可以提供低功耗半导体装置。
<半导体装置的构成材料>
以下，说明可用于半导体装置的构成材料。
<<衬底>>
作为形成晶体管200的衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。此外，作为半导体衬底，例如可以举出以硅或锗等为材料的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。并且，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如为SOI(Silicon On Insulator；绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属氮化物的衬底、包含金属氧化物的衬底等。此外，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容器、电阻元件、开关元件、发光元件、存储元件等。
<<绝缘体>>
作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物、金属氮氧化物等。
例如，当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时实现晶体管工作时的低电压化。另一方面，通过将相对介电常数较低的材料用于被用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
作为相对介电常数较高的绝缘体，可以举出氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
作为相对介电常数较低的绝缘体，可以举出氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
此外，通过由具有抑制氢等杂质及氧的透过的功能的绝缘体围绕使用金属氧化物的晶体管，可以使晶体管的电特性稳定。作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。具体而言，作为具有抑制氢等杂质及氧的透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽等金属氧化物、氮化铝、氮氧化硅、氮化硅等金属氮化物。
此外，被用作栅极绝缘体的绝缘体优选为具有包含通过加热脱离的氧的区域的绝缘体。例如，通过采用具有包含通过加热脱离的氧的区域的氧化硅或者氧氮化硅接触于氧化物230的结构，可以填补氧化物230所包含的氧空位。
<<导电体>>
作为导电体，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。此外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
此外，也可以层叠多个由上述材料形成的导电层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。此外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。此外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
此外，在将氧化物用于晶体管的沟道形成区域的情况下，作为被用作栅电极的导电体优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
尤其是，作为被用作栅电极的导电体，优选使用包含含在被形成沟道的金属氧化物中的金属元素及氧的导电材料。此外，也可以使用包含上述金属元素及氮的导电材料。例如，可以使用氮化钛、氮化钽等包含氮的导电材料。此外，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。通过使用上述材料，有时可以俘获形成有沟道的金属氧化物所包含的氢。或者，有时可以俘获从外方的绝缘体等混入的氢。
<<金属氧化物>>
作为氧化物230，优选使用被用作半导体的金属氧化物(氧化物半导体)。下面，对可用于根据本发明的氧化物230的金属氧化物进行说明。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。此外，除此之外，优选还包含铝、镓、钇、锡等。此外，也可以包含选自硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁及钴等中的一种或多种。
在此考虑金属氧化物为包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为选自铝、镓、钇及锡中的一种或多种。作为可以应用于元素M的其他元素，有硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁、钴等。注意，作为元素M有时也可以组合多个上述元素。
此外，在本说明书等中，有时将包含氮的金属氧化物称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
<结晶结构的分类>
首先，对氧化物半导体中的结晶结构的分类参照图7A进行说明。图7A是说明氧化物半导体，典型为IGZO(包含In、Ga、Zn的金属氧化物)的结晶结构的分类的图。
如图7A所示那样，氧化物半导体大致分为“Amorphous(无定形)”、“Crystalline(结晶性)”、“Crystal(结晶)”。此外，completely amorphous包含在“Amorphous”中。此外，在“Crystalline”中包含CAAC(c-axis-aligned crystalline)、nc(nanocrystalline)及CAC(cloud-aligned composite)。此外，在“Crystalline”的分类中不包含single crystal(单晶)、poly crystal(多晶)及completely amorphous。此外，在“Crystal”中包含singlecrystal及poly crystal。
此外，图7A所示的外框线被加粗的部分中的结构是介于“Amorphous(无定形)”与“Crystal(结晶)”之间的中间状态，是属于新颖的边界区域(New crystalline phase)的结构。换言之，该结构与“Crystal(结晶)”或在能量性上不稳定的“Amorphous(无定形)”可以说是完全不同的结构。
可以使用X射线衍射(XRD：X-Ray Diffraction)谱对膜或衬底的结晶结构进行评价。在此，图7B示出被分类为“Crystalline”的CAAC-IGZO膜的通过GIXD(Grazing-Incidence XRD)测量而得到的XRD谱。此外，将GIXD法也称为薄膜法或Seemann-Bohlin法。下面，将通过图7B所示的GIXD测量而得到的XRD谱简单地记为XRD谱。此外，图7B所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，图7B所示的CAAC-IGZO膜的厚度为500nm。
如图7B所示，在CAAC-IGZO膜的XRD谱中检测出表示明确的结晶性的峰值。具体而言，在CAAC-IGZO膜的XRD谱中，2θ＝31°附近检测出表示c轴取向的峰值。此外，如图7B所示那样，2θ＝31°附近的峰值在以检测出峰值强度的角度为轴时左右非对称。
此外，可以使用纳米束电子衍射法(NBED：Nano Beam Electron Diffraction)观察的衍射图案(也称为纳米束电子衍射图案)对膜或衬底的结晶结构进行评价。图7C示出CAAC-IGZO膜的衍射图案。图7C是将电子束向平行于衬底的方向入射的NBED观察的衍射图案。此外，图7C所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，在纳米束电子衍射法中，进行束径为1nm的电子衍射法。
如图7C所示那样，在CAAC-IGZO膜的衍射图案中观察到表示c轴取向的多个斑点。
<<氧化物半导体的结构>>
此外，在注目于氧化物半导体的结晶结构的情况下，有时氧化物半导体的分类与图7A不同。例如，氧化物半导体可以分类为单晶氧化物半导体和除此之外的非单晶氧化物半导体。作为非单晶氧化物半导体，例如可以举出上述CAAC-OS及nc-OS。此外，在非单晶氧化物半导体中包含多晶氧化物半导体、a-like OS(amorphous-like oxidesemiconductor)及非晶氧化物半导体等。
在此，对上述CAAC-OS、nc-OS及a-like OS的详细内容进行说明。
[CAAC-OS]
CAAC-OS是包括多个结晶区域的氧化物半导体，该多个结晶区域的c轴取向于特定的方向。此外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法线方向、或者CAAC-OS膜的表面的法线方向。此外，结晶区域是具有原子排列的周期性的区域。注意，在将原子排列看作晶格排列时结晶区域也是晶格排列一致的区域。再者，CAAC-OS具有在a-b面方向上多个结晶区域连接的区域，有时该区域具有畸变。此外，畸变是指在多个结晶区域连接的区域中，晶格排列一致的区域和其他晶格排列一致的区域之间的晶格排列的方向变化的部分。换言之，CAAC-OS是指c轴取向并在a-b面方向上没有明显的取向的氧化物半导体。
此外，上述多个结晶区域的每一个由一个或多个微小结晶(最大径小于10nm的结晶)构成。在结晶区域由一个微小结晶构成的情况下，该结晶区域的最大径小于10nm。此外，结晶区域由多个微小结晶构成的情况下，有时该结晶区域的尺寸为几十nm左右。
此外，在In-M-Zn氧化物(元素M为选自铝、镓、钇、锡及钛等中的一种或多种)中，CAAC-OS有包括含有层叠有铟(In)及氧的层(以下，In层)、含有元素M、锌(Zn)及氧的层(以下，(M，Zn)层)的层状结晶结构(也称为层状结构)的趋势。此外，铟和元素M可以彼此置换。因此，有时(M，Zn)层包含铟。此外，有时In层包含元素M。注意，有时In层包含Zn。该层状结构例如在高分辨率TEM图像中被观察作为晶格像。
例如，当对CAAC-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，在2θ＝31°或其附近检测出c轴取向的峰值。注意，表示c轴取向的峰值的位置(2θ值)有时根据构成CAAC-OS的金属元素的种类、组成等变动。
此外，例如，在CAAC-OS膜的电子衍射图案中观察到多个亮点(斑点)。此外，在以透过样品的入射电子束的斑点(也称为直接斑点)为对称中心时，某一个斑点和其他斑点被观察在点对称的位置。
在从上述特定的方向观察结晶区域的情况下，虽然该结晶区域中的晶格排列基本上是六方晶格，但是单位晶格并不局限于正六角形，有是非正六角形的情况。此外，在上述畸变中，有时具有五角形、七角形等晶格排列。此外，在CAAC-OS的畸变附近观察不到明确的晶界(grain boundary)。也就是说，晶格排列的畸变抑制晶界的形成。这可能是因为CAAC-OS由于a-b面方向上的氧原子的排列的低密度或因金属原子被取代而使原子间的键合距离产生变化而容许畸变。
此外，确认到明确的晶界的结晶结构被称为所谓的多晶(polycrystal)。晶界成为复合中心而载流子被俘获，因而有可能导致晶体管的通态电流的降低、场效应迁移率的降低等。因此，确认不到明确的晶界的CAAC-OS是使晶体管的半导体层具有优异的结晶结构的结晶性氧化物之一。注意，为了构成CAAC-OS，优选为包含Zn的结构。例如，与In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能够进一步地抑制晶界的发生，所以是优选的。
CAAC-OS是结晶性高且确认不到明确的晶界的氧化物半导体。因此，可以说在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。此外，氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧缺陷等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及可靠性良好。此外，CAAC-OS对制造工序中的高温度(所谓热积存：thermal budget)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。
[nc-OS]
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。换言之，nc-OS具有微小的结晶。此外，例如，该微小的结晶的尺寸为1nm以上且10nm以下，尤其为1nm以上且3nm以下，将该微小的结晶称为纳米晶。此外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS或非晶氧化物半导体没有差别。例如，在对nc-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，不检测出表示结晶性的峰值。此外，在对nc-OS膜进行使用其束径比纳米晶大(例如，50nm以上)的电子束的电子衍射(也称为选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，在对nc-OS膜进行使用其束径近于或小于纳米晶的尺寸(例如1nm以上且30nm以下)的电子束的电子衍射(也称为纳米束电子射线)的情况下，有时得到在以直接斑点为中心的环状区域内观察到多个斑点的电子衍射图案。
[a-like OS]
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。此外，a-like OS的膜中的氢浓度比nc-OS及CAAC-OS的膜中的氢浓度高。
<<氧化物半导体的结构>>
接着，说明上述的CAC-OS的详细内容。此外，说明CAC-OS与材料构成有关。
[CAC-OS]
CAC-OS例如是指包含在金属氧化物中的元素不均匀地分布的构成，其中包含不均匀地分布的元素的材料的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。注意，在下面也将在金属氧化物中一个或多个金属元素不均匀地分布且包含该金属元素的区域混合的状态称为马赛克状或补丁(patch)状，该区域的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分开为第一区域与第二区域而成为马赛克状且该第一区域分布于膜中的结构(下面也称为云状)。也就是说，CAC-OS是指具有该第一区域和该第二区域混合的结构的复合金属氧化物。
在此，将相对于构成In-Ga-Zn氧化物的CAC-OS的金属元素的In、Ga及Zn的原子个数比的每一个记为[In]、[Ga]及[Zn]。例如，在In-Ga-Zn氧化物的CAC-OS中，第一区域是其[In]大于CAC-OS膜的组成中的[In]的区域。此外，第二区域是其[Ga]大于CAC-OS膜的组成中的[Ga]的区域。此外，例如，第一区域是其[In]大于第二区域中的[In]且其[Ga]小于第二区域中的[Ga]的区域。此外，第二区域是其[Ga]大于第一区域中的[Ga]且其[In]小于第一区域中的[In]的区域。
具体而言，上述第一区域是以铟氧化物或铟锌氧化物等为主要成分的区域。此外，上述第二区域是以镓氧化物或镓锌氧化物等为主要成分的区域。换言之，可以将上述第一区域称为以In为主要成分的区域。此外，可以将上述第二区域称为以Ga为主要成分的区域。
注意，有时观察不到上述第一区域和上述第二区域的明确的边界。
例如，在In-Ga-Zn氧化物的CAC-OS中，根据通过能量分散型X射线分析法(EDX：Energy Dispersive X-ray spectroscopy)取得的EDX面分析(mapping)图像，可确认到具有以In为主要成分的区域(第一区域)及以Ga为主要成分的区域(第二区域)不均匀地分布而混合的结构。
在将CAC-OS用于晶体管的情况下，通过起因于第一区域的导电性和起因于第二区域的绝缘性的互补作用，可以使CAC-OS具有开关功能(控制导通/关闭的功能)。换言之，在CAC-OS的材料的一部分中具有导电性的功能且在另一部分中具有绝缘性的功能，在材料的整体中具有半导体的功能。通过使导电性的功能和绝缘性的功能分离，可以最大限度地提高各功能。因此，通过将CAC-OS用于晶体管，可以实现高通态电流(Ion)、高场效应迁移率(μ)及良好的开关工作。
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、CAC-OS、nc-OS、CAAC-OS中的两种以上。
<包括氧化物半导体的晶体管>
在此，说明将上述氧化物半导体用于晶体管的情况。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。此外，可以实现可靠性高的晶体管。
此外，优选将载流子浓度低的氧化物半导体用于晶体管的沟道形成区域。例如，氧化物半导体的沟道形成区域中的载流子浓度优选为1×1018cm-3以下，更优选为1×1017cm-3以下，进一步优选为1×1016cm-3以下，更进一步优选低于1×1013cm-3，还进一步优选低于1×1012cm-3。在以降低氧化物半导体膜的载流子浓度为目的的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。此外，有时将载流子浓度低的氧化物半导体称为“高纯度本征”或“实质上高纯度本征”的氧化物半导体。
因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成沟道形成区域的晶体管的电特性不稳定。
因此，为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。为了降低氧化物半导体中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
<杂质>
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷能级。因此，将氧化物半导体的沟道形成区域中的硅或碳的浓度、氧化物半导体的与沟道形成区域的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion MassSpectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
此外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，将利用SIMS分析测得的氧化物半导体的沟道形成区域中的碱金属或碱土金属的浓度设定为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子浓度增高，而被n型化。其结果，将含有氮的氧化物半导体用于半导体的晶体管容易具有常开启型特性。或者，在氧化物半导体包含氮时，有时形成陷阱能级。其结果，有时晶体管的电特性不稳定。因此，将利用SIMS测得的氧化物半导体的沟道形成区域中的氮浓度设定为低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧缺陷。当氢进入该氧缺陷时，有时生成作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，具有含有氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体的沟道形成区域中的氢。具体而言，在氧化物半导体的沟道形成区域中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于5×1019atoms/cm3，更优选低于1×1019atoms/cm3，进一步优选低于5×1018atoms/cm3，还进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
<<其他半导体材料>>
可以用于氧化物230的半导体材料不局限于上述金属氧化物。作为氧化物230，也可以使用具有带隙的半导体材料(不是零带隙半导体的半导体材料)。例如，优选将硅等单个元素的半导体、砷化镓等化合物半导体、被用作半导体的层状物质(也称为原子层物质、二维材料等)等用于半导体材料。特别是，优选将被用作半导体的层状物质用于半导体材料。
在此，在本说明书等中，层状物质是具有层状结晶结构的材料群的总称。层状结晶结构是由共价键或离子键形成的层通过如范德华力那样的比共价键或离子键弱的键合层叠的结构。层状物质在每单位层中具有高导电性，即，具有高二维导电性。通过将被用作半导体并具有高二维导电性的材料用于沟道形成区域，可以提供通态电流大的晶体管。
作为层状物质，有石墨烯、硅烯、硫族化物等。硫族化物是包含氧族元素的化合物。此外，氧族元素是属于第16族的元素的总称，其中包括氧、硫、硒、碲、钋、鉝。此外，作为硫族化物，可以举出过渡金属硫族化物、第13族硫族化物等。
作为氧化物230，例如优选使用被用作半导体的过渡金属硫族化物。作为能够被用作氧化物230的过渡金属硫族化物，具体地可以举出硫化钼(典型的是MoS2)、硒化钼(典型的是MoSe2)、碲化钼(典型的是MoTe2)、硫化钨(典型的是WS2)、硒化钨(典型的是WSe2)、碲化钨(典型的是WTe2)、硫化铪(典型的是HfS2)、硒化铪(典型的是HfSe2)、硫化锆(典型的是ZrS2)、硒化锆(典型的是ZrSe2)等。
<半导体装置的制造方法>
接着，使用图8A至图15A、图8B至图15B、图8C至图15C及图8D至图15D说明图5A至图5D所示的本发明的一个方式的半导体装置的制造方法。
图8A至图15A是俯视图。此外，图8B至图15B是相当于沿着图8A至图15A中的点划线A1-A2的截面图，也是晶体管200的沟道长度方向的截面图。此外，图8C至图15C是相当于沿着图8A至图15A中的点划线A3-A4的截面图，也是晶体管200的沟道宽度方向的截面图。此外，图8D至图15D是相当于沿着图8A至图15A中的点划线A5-A6的截面图。注意，为了容易理解，在图8A至图15A的俯视图中省略部分构成要素。
以下，用来形成绝缘体的绝缘材料、用来形成导电体的导电材料或用来形成半导体的半导体材料可以适当地使用溅射法、CVD法、MBE法、PLD法、ALD法等进行成膜。
作为溅射法，可以举出将高频电源用于溅射用电源的RF溅射法、利用直流电源的DC溅射法、以脉冲方式改变施加到电极的电压的脉冲DC溅射法。RF溅射法主要在形成绝缘膜时使用，DC溅射法主要在形成金属导电膜时使用。此外，脉冲DC溅射法主要在利用反应性溅射法形成氧化物、氮化物、碳化物等化合物时使用。
注意，CVD法可以分为利用等离子体的等离子体增强CVD(PECVD：Plasma EnhancedCVD)法、利用热量的热CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，可以根据使用的源气体分类为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal Organic CVD)法。
通过利用等离子体CVD法，可以以较低的温度得到高品质的膜。此外，因为在热CVD法中不使用等离子体，所以能够减少对被处理物造成的等离子体损伤。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。此外，在热CVD法中，不产生成膜时的等离子体损伤，因此能够得到缺陷较少的膜。
作为ALD法，采用只利用热能使前驱物及反应物起反应的热ALD(Thermal ALD)法、使用收到等离子体激发的反应物的PEALD(Plasma EnhancedALD)法等。
此外，ALD法可以利被用作为原子的性质的自调整性来沉积每一层的原子，从而发挥能够形成极薄的膜、能够对纵横比高的结构形成膜、能够以针孔等的缺陷少的方式形成膜、能够形成覆盖性优良的膜及能够在低温下形成膜等的效果。在PEALD法中，通过利用等离子体可以在更低温下进行成膜，所以有时是优选的。ALD法中使用的前驱物有时包含碳等杂质。因此，利用ALD法形成的膜有时与利用其它的成膜方法形成的膜相比包含更多的碳等杂质。此外，杂质的定量可以利用X射线光电子能谱(XPS：X-ray PhotoelectronSpectroscopy)测量。
不同于从靶材等中被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的形成方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响而具有良好的台阶覆盖性。尤其是，通过ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于形成覆盖纵横比高的开口部的表面的膜。但是，ALD法的成膜速度比较慢，所以有时优选与成膜速度快的CVD法等其他成膜方法组合而使用。
CVD法或ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法或ALD法时，可以通过调整源气体的流量比形成任意组成的膜。此外，例如，当使用CVD法或ALD法时，可以通过一边形成膜一边改变源气体的流量比来形成其组成连续变化的膜。在一边改变源气体的流量比一边形成膜时，因为不需要传送及调整压力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以缩短成膜时间。因此，有时可以提高半导体装置的生产率。
首先，准备衬底(未图示)，在该衬底上形成绝缘体212(参照图8A至图8D)。绝缘体212优选使用溅射法形成。通过使用不需要氢作为成膜气体的溅射法，可以降低绝缘体212中的氢浓度。注意，绝缘体212的成膜不局限于溅射法，也可以适当地使用CVD法、MBE法、PLD法、ALD法等。
在本实施方式中，作为绝缘体212在含氮气体气氛下使用硅靶材通过脉冲DC溅射法形成氮化硅。通过使用脉冲DC溅射法，可以抑制因靶材表面的电弧(arcing)而发生的粉尘(particle)，所以可以使厚度更均匀。此外，通过使用脉冲电压，与高频电压相比可以使放电时的上升或下降急剧。由此，可以更高效地对电极供应电力而提高溅射速率及膜质。
此外，通过使用如氮化硅等不容易使水、氢等杂质透过的绝缘体，可以抑制绝缘体212的下方的层所包含的水、氢等杂质扩散。此外，通过作为绝缘体212使用氮化硅等不容易使铜透过的绝缘体，即使作为绝缘体212的下方的层(未图示)的导电体使用铜等容易扩散的金属，也可以抑制该金属通过绝缘体212向上方扩散。
接着，在绝缘体212上形成绝缘体214(参照图8A至图8D)。绝缘体214优选使用溅射法形成。通过使用不需要氢作为成膜气体的溅射法，可以降低绝缘体214中的氢浓度。注意，绝缘体214的成膜不局限于溅射法，也可以适当地使用CVD法、MBE法、PLD法、ALD法等。
在本实施方式中，作为绝缘体214在含氧气体气氛下使用硅靶材通过脉冲DC溅射法形成氧化铝。通过使用脉冲DC溅射法，可以使厚度更均匀而提高溅射速率及膜质。
通过作为绝缘体214使用俘获并固定氢的性能高的氧化铝，可以俘获或固定包含在形成在绝缘体214上的绝缘体216等中的氢以防止该氢扩散到氧化物230。
接着，在绝缘体214上形成绝缘体216。绝缘体216优选使用溅射法形成。通过使用不需要氢作为成膜气体的溅射法，可以降低绝缘体216中的氢浓度。注意，绝缘体216的成膜不局限于溅射法，也可以适当地使用CVD法、MBE法、PLD法、ALD法等。
在本实施方式中，作为绝缘体216在包含氧气体气氛下使用硅靶材通过脉冲DC溅射法形成氧化硅。通过使用脉冲DC溅射法，可以使厚度更均匀而提高溅射速率及膜质。
绝缘体212、绝缘体214及绝缘体216优选以不暴露于大气的方式连续形成。例如，使用多室方式的成膜装置即可。由此，可以降低膜中的氢而形成绝缘体212、绝缘体214及绝缘体216，并且可以降低在各成膜工序之间氢混入膜中。
接着，在绝缘体216中形成在A3-A4方向上延伸的到达绝缘体214的开口。该开口可以根据晶体管200的排列而适当地设定。开口例如包括槽或狭缝等。有时将形成有开口的区域称为开口部。在形成该开口时，可以使用湿蚀刻法，但是对微型加工来说干蚀刻法是优选的。作为绝缘体214，优选选择在对绝缘体216进行蚀刻以形成槽时被用作蚀刻停止膜的绝缘体。例如，当作为形成槽的绝缘体216使用氧化硅膜或氧氮化硅时，绝缘体214优选使用氮化硅、氧化铝、氧化铪。
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively CoupledPlasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型电极中的一方施加高频电压的结构。或者，也可以采用对平行平板型电极中的一方施加不同的多个高频电压的结构。或者，也可以采用对平行平板型电极的各个施加频率相同的高频电压的结构。或者，也可以采用对平行平板型电极的各个施加频率不同的高频电压的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：Inductively CoupledPlasma)蚀刻装置等。
在形成开口之后，形成被用作导电体205a的导电膜(参照图8A至图8D)。被用作导电体205a的导电膜优选包括具有抑制氧的透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用具有抑制氧透过的功能的导电体与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成被用作导电体205a的导电膜。
在本实施方式中，作为被用作导电体205a的导电膜形成氮化钛。通过作为后述导电体205b的下层使用上述金属氮化物，可以抑制由于绝缘体216等导电体205b被氧化。此外，即使作为导电体205b使用铜等容易扩散的金属，也可以防止该金属从该导电体205a向外方扩散。
接着，形成被用作导电体205b的导电膜(参照图8A至图8D)。作为被用作导电体205b的导电膜，可以使用钽、钨、钛、钼、铝、铜、钼钨合金等。该导电膜的成膜可以使用电镀法、溅射法、CVD法、MBE法、PLD法、ALD法等。在本实施方式中，作为被用作导电体205b的导电膜形成钨。
接着，通过CMP处理去除被用作导电体205a的导电膜及被用作导电体205b的导电膜的一部分而使绝缘体216露出。其结果，只在开口部残留导电体205a及导电体205b。此外，有时通过该CMP处理绝缘体216的一部分被去除。
接着，进行蚀刻去除导电体205b的顶部。由此，导电体205b的顶面低于导电体205a的顶面及绝缘体216的顶面。在对导电体205b进行蚀刻时可以使用干蚀刻法或湿蚀刻法，从微细加工的观点来看，使用干蚀刻法是更优选的。
接着，在绝缘体216、导电体205a及导电体205b上形成被用作导电体205c的导电膜。与被用作导电体205a的导电膜同样，被用作导电体205c的导电膜优选包括具有抑制氧透过的功能的导电体。
在本实施方式中，作为被用作导电体205c的导电膜形成氮化钛。通过作为导电体205b的上层使用上述金属氮化物，可以抑制由于绝缘体222等导电体205b被氧化。此外，即使作为导电体205b使用铜等容易扩散的金属，也可以防止该金属从导电体205c向外方扩散。
接着，通过CMP处理去除被用作导电体205c的导电膜的一部分而使绝缘体216露出(参照图8A至图8D)。其结果，只在开口部残留导电体205a、导电体205b及导电体205c。由此，可以形成其顶面平坦的导电体205。并且，导电体205b由导电体205a及导电体205c包围。因此，可以防止氢从导电体205b扩散到导电体205a及导电体205c之外侧且防止从到导电体205a及导电体205c之外侧混入氧而导电体205b被氧化。此外，有时通过该CMP处理绝缘体216的一部分被去除。
接着，在绝缘体216及导电体205上形成绝缘体222(参照图8A至图8D)。绝缘体222优选使被用作包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。包含铝和铪中的一方或双方的氧化物的绝缘体对氧、氢及水具有阻挡性。当绝缘体222对氢及水具有阻挡性时，可以抑制晶体管200的周围的结构体所包含的氢及水通过绝缘体222扩散到晶体管200的内侧，从而可以抑制氧化物230中的氧空位的生成。
可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成绝缘体222。在本实施方式中，作为绝缘体222利用溅射法形成氧化铪。通过使用不需要氢作为成膜气体的溅射法，可以降低绝缘体222中的氢浓度。
接着，优选进行热处理。热处理以250℃以上且650℃以下的温度，优选以300℃以上且500℃以下的温度，更优选以320℃以上且450℃以下进行即可。热处理在氮气体或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。热处理例如，当在氮气体和氧气体的混合气氛下进行热处理时，氧气体的比例设为20％左右即可。热处理也可以在减压状态下进行。或者，热处理也可以在氮气体或惰性气体气氛下进行热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行热处理。
此外，在上述热处理中使用的气体优选被高纯度化。例如，在上述热处理中使用的气体所包含的水分量为1ppb以下，优选为0.1ppb以下，更优选为0.05ppb以下即可。通过使用高纯度化了的气体进行热处理，可以尽可能地防止水分等被绝缘体222等吸收。
在本实施方式中，作为热处理在形成绝缘体222后以氮气体与氧气体的流量比为4slm：1slm且400℃的温度进行1小时的处理。通过进行该热处理，可以去除绝缘体222所包含的水、氢等杂质。此外，在作为绝缘体222使用含铪氧化物时，有时通过进行该热处理可以提高绝缘体222的结晶性。此外，也可以在形成绝缘体224之后等进行热处理。
接着，在绝缘体222上形成绝缘体224(参照图8A至图8D)。可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成绝缘体224。在本实施方式中，作为绝缘体224利用溅射法形成氧化硅。通过使用不需要氢作为成膜气体的溅射法，可以降低绝缘体224中的氢浓度。绝缘体224在后面工序中与氧化物230a接触，所以如此那样氢浓度得到降低是优选的。
在此，为了在绝缘体224中形成过剩氧区域，也可以在减压状态下进行包含氧的等离子体处理。包含氧的等离子体处理例如优选采用包括用来使用微波产生高密度等离子体的电源的装置。或者，也可以包括对衬底一侧施加RF(Radio Frequency：射频)的电源。通过使用高密度等离子体可以生成高密度氧自由基，且通过对衬底一侧施加RF可以将由高密度等离子体生成的氧自由基高效地导入绝缘体224中。或者，也可以在使用这种装置进行包含惰性气体的等离子体处理之后，为填补脱离的氧而进行包含氧的等离子体处理。此外，通过适当地选择该等离子体处理的条件，可以去除绝缘体224所包含的水、氢等杂质。此时，也可以不进行热处理。
在此，也可以在绝缘体224上例如通过溅射法形成氧化铝之后对该氧化铝进行CMP处理来去除该氧化铝，直到到达绝缘体224为止。通过进行该CMP处理，可以进行绝缘体224表面的平坦化及绝缘体224表面的平滑化。通过将该氧化铝配置于绝缘体224上进行CMP处理，容易检测出CMP处理的终点。此外，有时由于绝缘体224的一部分通过CMP处理被抛光而绝缘体224的厚度变薄，但是在绝缘体224的成膜时调整厚度，即可。通过进行绝缘体224表面的平坦化及平滑化，有时可以防止下面进行成膜的氧化物的覆盖率的降低并防止半导体装置的成品率的降低。此外，通过在绝缘体224上利用溅射法进行氧化铝的成膜，可以对绝缘体224添加氧，所以是优选的。
接着，在绝缘体224上依次形成氧化膜230A以及氧化膜230B(参照图8A至图8D)。优选在不暴露于大气环境的情况下连续地形成氧化膜230A及氧化膜230B。通过不暴露于大气而形成氧化膜，由于可以防止来自大气环境的杂质或水分附着于氧化膜230A及氧化膜230B上，所以可以保持氧化膜230A与氧化膜230B的界面附近的清洁。
氧化膜230A及氧化膜230B可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。
例如，在利用溅射法形成氧化膜230A以及氧化膜230B的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过提高溅射气体所包含的氧的比例，可以增加形成的氧化膜中的过剩氧。此外，在利用溅射法形成上述氧化膜的情况下，例如可以使用上述In-M-Zn氧化物等靶材。
尤其是，在形成氧化膜230A时，有时溅射气体所包含的氧的一部分供应给绝缘体224。因此，该溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。
在使用溅射法形成氧化膜230B的情况下，通过在包含在溅射气体中的氧的比率为超过30％且100％以下，优选为70％以上且100％以下的条件下形成膜，可以形成氧过剩型氧化物半导体。将氧过剩型氧化物半导体用于沟道形成区域的晶体管可以得到比较高的可靠性。注意，本发明的一个方式不局限于此。在利用溅射法形成氧化膜230B的情况下，当在溅射气体所包含的氧的比率设定为1％以上且30％以下、优选为5％以上且20％以下的情况下进行成膜时，形成氧缺乏型氧化物半导体。将氧缺乏型氧化物半导体用于沟道形成区域的晶体管可以具有较高的场效应迁移率。此外，通过边加热衬底边形成膜，可以提高该氧化膜的结晶性。
在本实施方式中，利用溅射法使用In:Ga:Zn＝1:3:4[原子个数比]的氧化物靶材形成氧化膜230A。此外，利用溅射法使用In:Ga:Zn＝4:2:4.1[原子个数比]的氧化物靶材形成氧化膜230B。上述氧化膜可以根据在后续工序中加工形成的氧化物230a及氧化物230b所需的特性适当地选择成膜条件及原子个数比来形成。
接着，在氧化膜230B上形成氧化膜243A(参照图8A至图8D)。氧化膜243A可以使用溅射法、CVD法、MBE法、PLD法、ALD法等形成。氧化膜243A中的相对于In的Ga的原子个数比优选比氧化膜230B中的相对于In的Ga的原子个数比大。在本实施方式中，利用溅射法使用In:Ga:Zn＝1:3:4[原子个数比]的氧化物靶材形成氧化膜243A。
在此，优选通过溅射法以不暴露于大气的方式形成绝缘体222、绝缘体224、氧化膜230A及氧化膜230B及氧化膜243A。例如，使用多室方式的成膜装置即可。由此，可以降低膜中的氢而形成绝缘体222、绝缘体224、氧化膜230A、氧化膜230B及氧化膜243A及，并且可以降低在各成膜工序之间氢混入膜中。
接着，优选进行热处理。热处理在氧化膜230A、氧化膜230B及氧化膜243A不发生多晶化的温度范围内进行即可，可以在250℃以上且650℃以下，优选在400℃以上且600℃以下进行。热处理在氮气体或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。例如，当在氮气体和氧气体的混合气氛下进行热处理时，氧气体的比例设为20％左右即可。热处理也可以在减压状态下进行。或者，热处理也可以在氮气体或惰性气体气氛下进行热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行热处理。
此外，在上述热处理中使用的气体优选被高纯度化。例如，在上述热处理中使用的气体所包含的水分量为1ppb以下，优选为0.1ppb以下，更优选为0.05ppb以下即可。通过使用高纯度化了的气体进行热处理，可以尽可能地防止水分等被氧化膜230A、氧化膜230B及氧化膜243A等吸收。
在本实施方式中，作为热处理，在氮气氛下以550℃的温度进行1小时的处理，接下来连续地在氧气氛下以550℃的温度进行1小时的处理。通过进行该热处理，可以去除氧化膜230A、氧化膜230B以及氧化膜243A中的水、氢等杂质。再者，通过进行该热处理，可以提高氧化膜230B的结晶性实现密度更高的致密结构。由此，可以降低氧化膜230B中的氧或杂质的扩散。
接着，在氧化膜243A上形成导电膜242A(参照图8A至图8D)。可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成导电膜242A。例如，作为导电膜242A利用溅射法形成氮化钽即可。此外，在形成导电膜242A之前也可以进行热处理。该热处理也可以在减压下进行，并其中以不暴露于大气的方式连续地形成导电膜242A。通过进行这种处理，可以去除附着于氧化膜243A的表面等的水分及氢，而且减少氧化膜230A、氧化膜230B及氧化膜243A中的水分浓度及氢浓度。热处理的温度优选为100℃以上且400℃以下。在本实施方式中，将热处理的温度设定为200℃。
接着，例如使用光刻法(lithography)将氧化膜230A、氧化膜230B、氧化膜243A、导电膜242A加工为在A1-A2方向上延伸的岛状，来形成氧化物230a、氧化物230b、氧化物层243B、导电层242B(参照图9A至图9D)。氧化物230a、氧化物230b、氧化物层243B、导电层242B可以根据晶体管200的排列而适当地设定。此外，作为该加工可以利用干蚀刻法或湿蚀刻法。利用干蚀刻法的加工适合于微细加工。此外，可以以彼此不同的条件形成氧化膜230A、氧化膜230B、氧化膜243A、导电膜242A。此外，在该工序中，有时绝缘体224中的不与氧化物230a重叠的区域的厚度变薄。此外，在该工序中，也可以以与氧化物230a重叠的方式将绝缘体224加工为岛状。
注意，在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，通过该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。此外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时，可以选出抗蚀剂掩模中的所希望的区域来照射，由此不需要掩模。此外，在去除抗蚀剂掩模时，可以进行灰化处理等干蚀刻处理或湿蚀刻处理，也可以在进行干蚀刻处理之后进行湿蚀刻处理，又可以在进行湿蚀刻处理之后进行干蚀刻处理。
再者，也可以在抗蚀剂掩模下使用由绝缘体或导电体构成的硬掩模。当使用硬掩模时，可以在导电膜242A上形成成为硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。对导电膜242A等进行的蚀刻既可以在去除抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。可以在导电膜242A等的蚀刻之后，通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。例如，在使用绝缘膜形成硬掩模的情况下，也可以使该硬掩模残留或者被用作阻挡绝缘膜。
在此，氧化物230a、氧化物230b、氧化物层243B、导电层242B以其至少一部分与导电体205重叠的方式形成。此外，氧化物230a、氧化物230b、氧化物层243B、导电层242B的侧面优选相对于绝缘体222的顶面大致垂直。在氧化物230a、氧化物230b、氧化物层243B及导电层242B的侧面相对于绝缘体222的顶面大致垂直时，当设置多个晶体管200时能够实现小面积化、高密度化。或者，也可以采用氧化物230a、氧化物230b、氧化物层243B、导电层242B的侧面与绝缘体222的顶面所形成的角度较低的结构。在此情况下，氧化物230a、氧化物230b、氧化物层243B、导电层242B的侧面与绝缘体222的顶面所形成的角度优选为60度以上且低于70度。通过采用这种形状，在下面的工序中提高绝缘体275等的覆盖率，并可以减少空洞等缺陷。
此外，有时在上述蚀刻工序中产生的副产物以层状形成在氧化物230a、氧化物230b、氧化物层243B、导电层242B的侧面。在此情况下，该层状的副产物残留在氧化物230a、氧化物230b、氧化物层243B、导电层242B与后面形成的绝缘体275间。此外，同样地，有时层状的副产物残留在绝缘体224上。如果在该层状的副产物残留在绝缘体224上的状态下形成绝缘体275，该层状的副产物则阻碍对绝缘体224的氧的添加。因此，优选去除接触于绝缘体224的顶面的该层状的副产物。
接着，在绝缘体224、氧化物230a、氧化物230b、氧化物层243B及导电层242B上形成绝缘体275(参照图10A至图10D)。绝缘体275可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。绝缘体275优选使用抑制氧透过的功能的绝缘膜。例如，作为绝缘体275通过溅射法形成氧化铝即可。通过使用溅射法形成绝缘体275，可以对绝缘体224添加氧。
接着，在绝缘体275上形成成为绝缘体280的绝缘膜。可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成该绝缘膜。例如，作为该绝缘膜通过溅射法形成氧化硅即可。通过在含氧气氛下使用溅射法形成成为绝缘体280的绝缘膜，可以形成包含过剩氧的绝缘体280。通过使用不需要氢作为成膜气体的溅射法，可以降低绝缘体280中的氢浓度。此外，在形成该绝缘膜之前也可以进行热处理。该热处理也可以在减压下进行，并其中以不暴露于大气的方式连续地形成该绝缘膜。通过进行这种处理，可以去除附着于绝缘体275的表面等的水分及氢，而且减少氧化物230a、氧化物230b、氧化物层243B及绝缘体224中的水分浓度及氢浓度。该热处理可以采用上述热处理的条件。
接着，通过对上述成为绝缘体280的绝缘膜进行CMP处理，形成其顶面平坦的绝缘体280(参照图10A至图10D)。此外，也可以在绝缘体280上例如通过溅射法形成氮化硅，对该氮化硅进行CMP处理直到到达绝缘体280为止。
接着，对绝缘体280的一部分、绝缘体275的一部分导电层242B的一部分、氧化物层243B的一部分及氧化物230b的一部分进行加工来形成到达氧化物230b的开口。该开口优选以与导电体205重叠的方式形成。通过形成该开口，形成导电体242a、导电体242b、氧化物243a及氧化物243b(参照图11A至图11D)。也就是说，多个导电体242及多个氧化物243因被该开口分开而排列为直线状。在此，从该开口露出氧化物230b。
注意，在形成上述开口时，有时氧化物230b的顶部被去除。通过氧化物230b的一部分被去除，在氧化物230b中形成槽部。根据槽部的深度，既可以在上述开口的形成工序中形成该槽部，又可以在与上述开口的形成工序不同的工序形成该槽部。
此外，也可以对绝缘体280的一部分、绝缘体275的一部分、导电层242B的一部分、氧化物层243B的一部分及氧化物230b的一部分通过干蚀刻法或湿蚀刻法进行加工。利用干蚀刻法的加工适合于微细加工。此外，该加工也可以以互不相同的条件进行。例如，也可以通过干蚀刻法对绝缘体280的一部分进行加工，通过湿蚀刻法对绝缘体275的一部分进行加工，并通过干蚀刻法对氧化物层243B的一部分、导电层242B的一部分及氧化物230b的一部分进行加工。注意，氧化物层243B的一部分及导电层242B的一部分的加工可以以与氧化物230b的一部分的加工不同的条件进行。
在此，优选去除附着于氧化物230a、氧化物230b等的表面或者扩散到其内部的杂质。此外，优选去除因上述干蚀刻法在氧化物230b的表面上形成的损伤区域。作为该杂质，可以举出起因于如下成分的杂质：绝缘体280、绝缘体275及导电层242B所包含的成分；包含于形成上述开口时使用的装置所使用的构件中的成分；用于蚀刻的气体或液体所包含的成分等。作为该杂质，例如有铝、硅、钽、氟、氯等。
尤其是，铝或硅等的杂质妨碍氧化物230b的CAAC-OS化。因此，优选减少或去除铝或硅等妨碍CAAC-OS化的杂质元素。例如，氧化物230b及其附近的铝原子的浓度可以为5.0原子％以下，优选为2.0原子％以下，更优选为1.5原子％以下，进一步优选为1.0原子％以下，尤其优选小于0.3原子％。
有时将被铝或硅等杂质妨碍CAAC-OS化而成为a-like OS(amorphous-like oxidesemiconductor)的金属氧化物的区域称为非CAAC区域。在非CAAC区域中，结晶结构的致密度降低，所以产生大量VOH而晶体管容易变成常开启化。由此，优选减少或去除氧化物230b中的非CAAC化区域。
相对于此，氧化物230b优选具有层状的CAAC结构。尤其是，优选氧化物230b的漏极的下端部也具有CAAC结构。在此，在晶体管200中，导电体242a或导电体242b及其附近被用作漏极。换言之，导电体242a(导电体242b)的下端部附近的氧化物230b优选具有CAAC结构。如此，通过去除对漏极耐压带来显著影响的漏极端部中的氧化物230b的损伤区域而使其具有CAAC结构，可以进一步抑制晶体管200的电特性的变动。此外，可以进一步提高晶体管200的可靠性。
为了去除上述杂质，也可以进行洗涤处理。作为洗涤方法，有使用洗涤液等的湿式洗涤、使用等离子体的等离子体处理、使用热处理的洗涤等，也可以适当地组合上述洗涤。注意，通过进行该洗涤处理有时上述槽部变深。
作为湿式洗涤，可以使用用碳酸水或纯水稀释氨水、草酸、磷酸或氢氟酸等而成的水溶液、纯水或碳酸水等进行洗涤处理。或者，可以使用上述水溶液、纯水或碳酸水进行超声波洗涤。此外，也可以适当地组合上述洗涤。
注意，在本说明书等中，有时将用纯水稀释市售的氟化氢酸的水溶液称为稀氟化氢酸且将用纯水稀释市售的氨水的水溶液称为稀氨水。此外，该水溶液的浓度、温度等可以根据要去除的杂质、被洗涤的半导体装置的结构等适当地调整即可。稀氨水的氨浓度设定为0.01％以上且5％以下，优选设定为0.1％以上且0.5％以下即可。此外，稀氟化氢酸的氟化氢浓度设定为0.01ppm以上且100ppm以下，优选设定为0.1ppm以上且10ppm以下即可。
此外，作为超声波洗涤优选使用200kHz以上，优选为900kHz以上的频率。通过使用该频率，可以降低对氧化物230b等造成的损伤。
此外，可以多次进行上述洗涤处理，也可以按每个洗涤处理改变洗涤液。例如，也可以作为第一洗涤处理进行使用稀氟化氢酸或稀氨水的处理，作为第二洗涤处理进行使用纯水或碳酸水的处理。
作为上述洗涤处理，在本实施方式中，使用稀氟化氢酸进行湿式洗涤，然后用纯水或碳酸水进行湿式洗涤。通过进行该洗涤处理，可以去除附着于氧化物230a、氧化物230b等的表面或者扩散到其内部的杂质。并且，可以提高氧化物230b的结晶性。
通过进行上述干蚀刻法等的加工或上述洗浄处理，有时重叠于上述开口且不重叠于氧化物230b的区域的绝缘体224的厚度比重叠于氧化物230b的区域的绝缘体224的厚度薄。
可以在上述蚀刻或上述洗涤后进行热处理。热处理以100℃以上且450℃以下，优选以350℃以上且400℃以下进行即可。热处理在氮气体或惰性气体气氛下或者在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。例如，热处理优选在氧气氛下进行。由此，对氧化物230a及氧化物230b供应氧，从而可以减少氧空位(VO)。此外，通过进行上述热处理，可以提高氧化物230b的结晶性。热处理也可以在减压状态下进行。或者，也可以在氧气氛下进行热处理，然后以不暴露于大气的方式在氮气氛下连续地进行热处理。
接着，形成绝缘膜250A(参照图12A至图12D)。也可以在形成绝缘膜250A之前进行热处理，并且优选的是，该热处理在减压下进行，以不暴露于大气的方式连续形成绝缘膜250A。此外，该热处理优选在包含氧的气氛下进行。通过进行这种处理，可以去除附着于氧化物230b的表面等的水分及氢，而且减少氧化物230a、氧化物230b中的水分浓度及氢浓度。热处理的温度优选为100℃以上且400℃以下。
可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成绝缘膜250A。绝缘膜250A优选使用减少或去除氢原子的气体的成膜方法形成。由此，可以降低绝缘膜250A的氢浓度。绝缘膜250A在后面工序中成为与氧化物230b接触的绝缘体250，所以如此那样氢浓度得到降低是优选的。
此外，绝缘膜250A优选使用ALD法形成。被微型化的晶体管200的被用作栅极绝缘膜的绝缘体250需要其厚度非常薄(例如，5nm以上且30nm以下左右)且不均匀小。对此，ALD法是交替地导入前驱物及反应物(氧化剂)进行的成膜方法，由于膜的厚度可以根据反复该循环的次数进行调整，所以ALD法可以精密地调整厚度。因此，可以实现对微型化了的晶体管200必要的栅极绝缘膜的厚度的精度。此外，如图12B及图12C所示，绝缘膜250A需要以高覆盖率地形成在由绝缘体280等形成的开口的底面及侧面。由于可以在该开口的底面及侧面上沉积每一层的原子层，所以可以对该开口高覆盖率地形成绝缘膜250A。
此外，例如，当使用PECVD法形成绝缘膜250A时，含氢的成膜气体在等离子体中被分解而产生大量氢自由基。在通过氢自由基的还原反应氧化物230b中的氧被抽出而形成VOH时，氧化物230b中的氢浓度提高。然而，在使用ALD法形成绝缘膜250A时，在导入前驱物时和导入反应物时都可以抑制氢自由基的产生。因此，通过使用ALD法形成绝缘膜250A，可以防止氧化物230b中的氢浓度提高。例如，作为绝缘膜250A，可以通过ALD法形成如氧化硅等硅氧化膜。
接着，在含氧气氛下进行微波处理(参照图12A至图12D)。在此，图12B至图12D所示的虚线表示微波、RF等高频氧等离子体或氧自由基等。微波处理例如优选使用包括用微波产生高密度等离子体的电源的微波处理装置。此外，微波处理装置也可以包括对衬底一侧施加RF的电源。通过使用高密度等离子体，可以生成高密度的氧自由基。此外，通过对衬底一侧施加RF，可以将由高密度等离子体生成的氧离子高效地导入到氧化物230b中。此外，上述微波处理优选在减压下进行，压力为60Pa以上，优选为133Pa以上，更优选为200Pa以上，进一步优选为400Pa以上即可。以50％以下的氧流量比(O2/O2+Ar)，优选以10％以上30％以下的氧流量比进行。此外，处理温度为750℃以下，优选为500℃以下，例如400℃左右即可。此外，也可以在进行氧等离子体处理之后，以不暴露于大气的方式连续地进行加热处理。
如图12B至图12D所示，通过在含氧气氛下进行微波处理，可以使用微波或RF等高频使氧气体等离子体化而使该氧等离子体作用于氧化物230b的导电体242a与导电体242b间的区域。此时，也可以将微波或RF等高频照射到区域230bc。换言之，可以使该微波或RF等高频氧等离子体在图6所示的区域230bc中作用。通过等离子体、微波等的作用，可以使区域230bc的VOH分开来从区域230bc去除氢H。换言之，在区域230bc中发生“VOH→H+VO”的反应而降低包含在区域230bc的氢浓度。因此，可以减少区域230bc中的氧空位及VOH而降低载流子浓度。此外，通过对形成在区域230bc中的氧空位供应在上述氧等离子体中产生的氧自由基或包含在绝缘体250的氧，可以进一步降低区域230bc中的氧空位，由此可以降低载流子浓度。
另一方面，在图6所示的区域230ba及区域230bb上设置导电体242a及导电体242b。如图12B至图12D所示，导电体242a及导电体242b遮蔽微波或RF等高频氧等离子体等的作用，所以不作用于区域230ba及区域230bb。由此，不发生通过微波处理在区域230ba及区域230bb中VOH的下降及过多的氧的供应，所以可以防止载流子浓度的降低。
如上所述，可以由氧化物半导体的区域230bc选择性地去除氧空位及VOH而使区域230bc成为i型化或实质上i型化。并且，可以抑制被用作源极区域或漏极区域的区域230ba及区域230bb供应过多的氧而保持n型化。由此，可以抑制晶体管200地电特性变动而抑制在衬底面内晶体管200的电特性不均匀。
因此，可以提供一种晶体管特性的不均匀小的半导体装置。此外，可以提供一种可靠性良好的半导体装置。此外，可以提供一种具有良好的电特性的半导体装置。
此外，也可以在微波处理之后在保持减压状态下进行热处理。通过进行这种处理，可以高效地去除绝缘膜250A中、氧化物230b中及氧化物230a中的氢。此外，氢的一部分有时被导电体242(导电体242a及导电体242b)吸杂。此外，也可以反复在微波处理之后在保持减压状态下进行热处理的步骤。通过反复进行热处理，可以进一步高效地去除绝缘膜250A中、氧化物230b中及氧化物230a中的氢。注意，热处理温度优选为300℃以上且500℃以下。
此外，通过进行微波处理而改变绝缘膜250A的膜品质，可以抑制氢、水、杂质等的扩散。由此，可以抑制因成为导电体260的导电膜的成膜等后工序或热处理等后处理而氢、水、杂质等经过绝缘体250a扩散到氧化物230b、氧化物230a等。
接着，形成电荷存储层255A(参照图13A至图13D)。可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成电荷存储层255A。例如，电荷存储层255A可以使用与上述绝缘膜250A同样的方法形成。
此外，电荷存储层255A优选使用ALD法形成。由此，可以以厚度薄且对上述开口的覆盖率高的方式形成电荷存储层255A。例如，作为电荷存储层255A，可以通过ALD法形成如氮化硅等硅氮化膜。
接着，形成绝缘膜250B(参照图13A至图13D)。可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成绝缘膜250B。例如，绝缘膜250B可以使用与上述绝缘膜250A同样的方法形成。
此外，绝缘膜250B优选使用ALD法形成。由此，可以以厚度薄且对上述开口的覆盖率高的方式形成绝缘膜250B。例如，作为绝缘膜250B，可以通过ALD法形成如氧化硅等硅氧化膜。
此外，还可以在绝缘膜250B的上方形成具有抑制氧扩散的功能的阻挡绝缘膜。由此，可以抑制包含在绝缘体250b中的氧扩散到导电体260。也就是说，可以抑制由包含在绝缘体250b中的氧导致的导电体260的氧化。例如，绝缘膜250B可以使用与绝缘体222同样的材料形成，可以通过ALD法形成氧化铪等。
注意，绝缘膜250A、电荷存储层255A、绝缘膜250B及上述阻挡绝缘膜优选以不暴露于大气的方式连续形成。例如，可以使用多室设备。通过以不暴露于大气的方式形成，可以防止来自大气环境的氢等杂质或水分附着于这些膜，并可以保持这些膜的界面附近的清洁。
在图12A至图12D所示的工序中，在形成绝缘膜250A之后进行微波处理，但是本发明不局限于此。例如，可以在形成绝缘膜250A之前进行微波处理，可以在形成电荷存储层255A之前或形成电荷存储层255A之后进行微波处理，可以在形成绝缘膜250B之前或形成绝缘膜250B之后进行微波处理，可以在形成上述阻挡绝缘膜之前或形成上述阻挡绝缘膜之后进行微波处理。此外，上述微波处理既可进行一次又可进行多次。此外，在使用PEALD法形成绝缘膜250A、绝缘膜250B及上述阻挡绝缘膜的情况下，可以使用在PEALD设备中以等离子体激发的反应物(氧化剂)的处理代替上述微波处理。在此，作为反应物(氧化剂)使用氧气体即可。
接着，依次形成成为导电体260a的导电膜及成为导电体260b的导电膜。成为导电体260a的导电膜及成为导电体260b的导电膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，利用CVD法形成成为导电体260a的导电膜及成为导电体260b的导电膜。
接着，通过利用CMP处理直到绝缘体280露出为止对绝缘膜250A、电荷存储层255A、绝缘膜250B、成为导电体260a的导电膜及成为导电体260b的导电膜进行抛光，来形成绝缘体250a、电荷存储层255、绝缘体250b及导电体260(导电体260a及导电体260b)(参照图14A至图14D)。由此，绝缘体250a以覆盖到达氧化物230b的开口及氧化物230b的槽部的内壁(侧壁及底面)的方式配置。此外，导电体260以隔着绝缘体250及电荷存储层255填充上述开口及上述槽部的方式配置。电荷存储层255及绝缘体250b形成在绝缘体250a与导电体260之间。
接着，也可以在与上述热处理同样的条件下进行热处理。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理。通过该热处理，可以减少绝缘体250及绝缘体280中的水分浓度及氢浓度。此外，在上述热处理之后，以不暴露于大气的方式连续地进行作为绝缘体282的形成。
接着，在绝缘体250上、电荷存储层255上、导电体260上及绝缘体280上形成绝缘体282(参照图15A至图15D)。可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成绝缘体282。绝缘体282优选使用溅射法形成。通过使用不需要氢作为成膜气体的溅射法，可以降低绝缘体282中的氢浓度。此外，通过使用溅射法在含氧气氛下形成绝缘体282，可以在进行成膜的同时对绝缘体280添加氧。由此，可以使绝缘体280包含过剩氧。此时，优选在加热衬底的同时形成绝缘体282。
在本实施方式中，作为绝缘体282在含氧气体气氛下使用铝靶材通过脉冲DC溅射法形成氧化铝。通过使用脉冲DC溅射法，可以使厚度更均匀而提高溅射速率及膜质。
接着，在绝缘体282上形成绝缘体283(参照图5A至图5D)。可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成绝缘体283。绝缘体283优选使用溅射法形成。通过使用不需要氢作为成膜气体的溅射法，可以降低绝缘体283中的氢浓度。此外，绝缘体283也可以采用多层结构。例如，可以通过溅射法形成氮化硅，并在该氮化硅上通过CVD法形成氮化硅。通过由阻挡性高的绝缘体283及绝缘体212夹住晶体管200，可以防止水分及氢从外部进入。
接着，可以进行热处理。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理。通过该热处理可以将在形成绝缘体282时添加的氧扩散到绝缘体280、绝缘体250而选择地供应到氧化物230的沟道形成区域。此外，该热处理不局限于在形成绝缘体283之后进行，也可以在形成绝缘体282之后等进行。
通过上述工序，可以制造包括图5A至图5D所示的晶体管200的半导体装置。如图8A至图15A、图8B至图15B、图8C至图15C及图8D至图15D所示，通过使用本实施方式所示的半导体装置的制造方法，可以制造晶体管200。
<微波处理装置>
以下，说明可以在上述半导体装置的制造方法中使用的微波处理装置。
首先，参照图16、图17及图18对制造半导体装置等时杂质混入较少的制造装置的结构进行说明。
图16示意性地示出单片式多室制造装置2700的俯视图。制造装置2700包括：具备收纳衬底的盒2761和进行衬底对准的对准机2762的大气侧衬底供应室2701；从大气侧衬底供应室2701传送衬底的大气侧衬底传送室2702；进行衬底的搬入且将室内的压力从大气压切换为减压或从减压切换为大气压的装载闭锁室2703a；进行衬底的搬出且将室内的压力从减压切换为大气压或从大气压切换为减压的卸载闭锁室2703b；在真空中进行衬底的传送的传送室2704；处理室2706a、处理室2706b、处理室2706c及处理室2706d。
此外，大气侧衬底传送室2702与装载闭锁室2703a以及卸载闭锁室2703b连接，装载闭锁室2703a以及卸载闭锁室2703b与传送室2704连接，传送室2704与处理室2706a、处理室2706b、处理室2706c以及处理室2706d连接。
在各室之间的连接部设置有闸阀GV，由此除了大气侧衬底供应室2701及大气侧衬底传送室2702以外，各室可以独立地保持为真空状态。在大气侧衬底传送室2702中设置有传送机器人2763a，并且在传送室2704中设置有传送机器人2763b。通过利用传送机器人2763a及传送机器人2763b在制造装置2700中可以传送衬底。
传送室2704及各处理室的背压(全压)例如为1×10-4Pa以下，优选为3×10-5Pa以下，更优选为1×10-5Pa以下。传送室2704及各处理室的质量电荷比(m/z)是18的气体分子(原子)的分压例如为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。此外，传送室2704及各处理室的m/z是28的气体分子(原子)的分压例如为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。传送室2704及各处理室的m/z是44的气体分子(原子)的分压例如为3×10-5Pa以下，优选为1×10-5Pa以下，更优选为3×10-6Pa以下。
传送室2704及各处理室内的全压及分压可以使用质量分析器测量。例如，使用由ULVAC，Inc.制造的四极质量分析器(也称为Q-mass)Qulee CGM-051即可。
此外，传送室2704及各处理室优选具有外部泄漏或内部泄漏少的结构。例如，传送室2704及各处理室的泄漏率为3×10-6Pa·m3/s以下，优选为1×10-6Pa·m3/s以下。此外，例如，将m/z是18的气体分子(原子)的泄漏率设定为1×10-7Pa·m3/s以下，优选设定为3×10- 8Pa·m3/s以下。此外，例如，将m/z是28的气体分子(原子)的泄漏率设定为1×10-5Pa·m3/s以下，优选设定为1×10-6Pa·m3/s以下。此外，例如，将m/z是44的气体分子(原子)的泄漏率设定为3×10-6Pa·m3/s以下，优选设定为1×10-6Pa·m3/s以下。
泄漏率可以根据利用上述质量分析器测量出的全压及分压算出。泄漏率取决于外部泄漏及内部泄漏。外部泄漏是指由于微小的孔或密封不良等，气体从真空系统的外部流入的现象。内部泄漏起因于来自真空系统中的阀等隔板的泄漏或来自内部构件的释放气体。为了将泄漏率设定为上述数值以下，需要从外部泄漏及内部泄漏的两个方面采取措施。
例如，优选使用金属垫片对传送室2704及各处理室的开闭部分进行密封。金属垫片优选使用由氟化铁、氧化铝或氧化铬覆盖的金属。金属垫片的紧密性比O形环高，因此可以降低外部泄漏。通过利用被氟化铁、氧化铝、氧化铬等覆盖的钝态的金属，可以抑制从金属垫片释放的包含杂质的释放气体，由此可以降低内部泄漏。
作为构成制造装置2700的构件，使用包含杂质的释放气体少的铝、铬、钛、锆、镍或钒。也可以使用上述构件覆盖含有铁、铬及镍等的合金。含有铁、铬及镍等的合金具有刚性，耐热且适于加工。在此，通过进行抛光等减少构件表面上的凹凸以缩小表面积，可以减少释放气体。
或者，也可以使用氟化铁、氧化铝、氧化铬等覆盖上述制造装置2700的构件。
制造装置2700的构件优选尽量只由金属构成，例如当设置由石英等构成的观察窗(viewing window)等时，为了抑制释放气体，优选由其厚度薄的氟化铁、氧化铝或氧化铬等覆盖观察窗的表面。
虽然存在于传送室2704及各处理室的附着物附着于内壁等而不影响到传送室2704及各处理室的压力，但是该附着物成为对传送室2704及各处理室进行排气时产生的气体释放的原因。因此，虽然泄漏率与排气速度不相关，但是使用排气能力高的泵尽量地使存在于传送室2704及各处理室内的附着物脱离以预先进行排气是十分重要的。为了促进附着物的脱离，也可以对传送室2704及各处理室进行烘烤。通过进行烘烤，可以将吸附物的脱离速度提高到10倍左右。烘烤以100℃以上且450℃以下进行即可。此时，通过一边将非活性气体导入传送室2704及各处理室一边去除附着物，可以进一步提高仅通过排气不容易脱离的水等的脱离速度。此外，通过对导入的非活性气体以与烘烤温度相同程度的温度进行加热，可以进一步提高吸附物的脱离速度。这里，作为非活性气体优选使用稀有气体。
此外，优选通过导入被加热的稀有气体等非活性气体或氧等提高传送室2704及各处理室内的压力，并在经过一定时间之后再次对传送室2704及各处理室进行排气处理。可以由被加热的气体的导入使传送室2704及各处理室内的附着物脱离，由此可以减少存在于传送室2704及各处理室内的杂质。有效的是将该处理反复进行2次以上且30次以下，优选为5次以上且15次以下。具体地，通过导入40℃以上且400℃以下，优选为50℃以上且200℃以下的非活性气体或氧等来将传送室2704及各处理室内的压力设定为0.1Pa以上且10kPa以下，优选为1Pa以上且1kPa以下，更优选为5Pa以上且100Pa以下，并将保持压力的期间设定为1分钟以上且300分钟以下，优选为5分钟以上且120分钟以下，即可。然后，对传送室2704及各处理室进行排气5分钟以上且300分钟以下，优选为10分钟以上且120分钟以下。
接着，使用图17所示的截面示意图说明处理室2706b及处理室2706c。
处理室2706b及处理室2706c例如是能够对被处理物进行微波处理的处理室。注意，处理室2706b与处理室2706c的不同之处仅在于进行微波处理时的气氛。因为处理室2706b和处理室2706c的其他结构相同，所以下面一并说明。
处理室2706b及处理室2706c包括缝隙天线板2808、电介质板2809、衬底架2812以及排气口2819。此外，在处理室2706b及处理室2706c的外部等设置有气体供应源2801、阀2802、高频产生器2803、波导管2804、模式转换器2805、气体管2806、波导管2807、匹配器(matching box)2815、高频电源2816、真空泵2817以及阀2818。
高频产生器2803通过波导管2804与模式转换器2805连接。模式转换器2805通过波导管2807与缝隙天线板2808连接。缝隙天线板2808与电介质板2809接触地配置。此外，气体供应源2801通过阀2802与模式转换器2805连接。并且，使用穿过模式转换器2805、波导管2807及电介质板2809的气体管2806对处理室2706b及处理室2706c导入气体。此外，真空泵2817具有通过阀2818及排气口2819从处理室2706b及处理室2706c排出气体等的功能。此外，高频电源2816通过匹配器2815与衬底架2812连接。
衬底架2812能够保持衬底2811。例如，衬底架2812具有对衬底2811进行静电卡盘或机械卡盘的功能。此外，衬底架2812具有被高频电源2816供应电力的电极的功能。此外，衬底架2812在其内部包括加热机构2813并具有对衬底2811进行加热的功能。
作为真空泵2817，可以使用例如干燥泵、机械增压泵、离子泵、钛升华泵、低温泵或涡轮分子泵等。此外，除了真空泵2817以外，还可以使用低温冷阱。当使用低温泵及低温冷阱时可以高效地排出水，这是特别优选的。
作为加热机构2813，例如使用利用电阻发热体等进行加热的加热机构即可。或者，还可以使用利用被加热的气体等的介质的热传导或热辐射来进行加热的加热机构。例如，可以使用GRTA(Gas Rapid Thermal Annealing：气体快速热退火)或LRTA(Lamp RapidThermal Annealing：灯快速热退火)等的RTA(Rapid ThermalAnnealing：快速热退火)。GRTA利用高温气体进行热处理。作为气体使用非活性气体。
此外，气体供应源2801可以通过质量流量控制器与精制器连接。作为气体，优选使用露点为-80℃以下，优选为-100℃以下的气体。例如，可以使用氧气体、氮气体及稀有气体(氩气体等)。
作为电介质板2809例如使用氧化硅(石英)、氧化铝(alumina)或氧化钇(yttria)等即可。此外，也可以在电介质板2809的表面进一步形成有其他保护层。作为保护层可以使用氧化镁、氧化钛、氧化铬、氧化锆、氧化铪、氧化钽、氧化硅、氧化铝或氧化钇等。因为电介质板2809暴露于后述的高密度等离子体2810的特别高密度区域中，所以通过设置保护层可以缓和损伤。其结果是，可以抑制进行处理时的粉尘的增加等。
高频产生器2803具有例如产生0.3GHz以上且3.0GHz以下、0.7GHz以上且1.1GHz以下或者2.2GHz以上且2.8GHz以下的微波的功能。高频产生器2803所产生的微波通过波导管2804传送到模式转换器2805。在模式转换器2805中，将被传送的TE模式的微波转换为TEM模式的微波。然后，该微波通过波导管2807传送到缝隙天线板2808。在缝隙天线板2808中设置有多个缝隙，微波透过该缝隙及电介质板2809。然后，在电介质板2809的下方产生电场而可以生成高密度等离子体2810。高密度等离子体2810包括根据从气体供应源2801供应的气体种类的离子及自由基。例如，高密度等离子体2810包括氧自由基等。
此时，通过利用在高密度等离子体2810中生成的离子及自由基可以改善衬底2811上的膜品质等。此外，有时优选使用高频电源2816对衬底2811一侧施加偏压。作为高频电源2816，例如可以使用13.56MHz、27.12MHz等频率的RF电源。通过对衬底一侧施加偏压，可以高效地使高密度等离子体2810中的离子到达衬底2811上的膜等的开口部的深部。
例如，通过从气体供应源2801导入氧，可以在处理室2706b或处理室2706c进行使用高密度等离子体2810的氧自由基处理。
接着，使用图18所示的截面示意图说明处理室2706a及处理室2706d。
处理室2706a及处理室2706d例如是能够对被处理物照射电磁波的处理室。注意，处理室2706a与处理室2706d的不同之处仅在于电磁波的种类。因为处理室2706a和处理室2706d的其他结构相同，所以下面一并说明。
处理室2706a及处理室2706d包括一个或多个灯2820、衬底架2825、气体导入口2823以及排气口2830。此外，在处理室2706a及处理室2706d的外部等设置有气体供应源2821、阀2822、真空泵2828以及阀2829。
气体供应源2821通过阀2822与气体导入口2823连接。真空泵2828通过阀2829与排气口2830连接。灯2820与衬底架2825相对地配置。衬底架2825具有保持衬底2824的功能。此外，衬底架2825在其内部包括加热机构2826并具有对衬底2824进行加热的功能。
作为灯2820，例如可以使用具有放射可见光或紫外线光等的电磁波的功能的光源。例如，可以使用具有放射在10nm以上且2500nm以下、500nm以上且2000nm以下或者40nm以上且340nm以下的波长区域中具有峰值的电磁波的功能的光源。
例如，作为灯2820，可以使用卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯、高压汞灯等的光源。
例如，从灯2820放射的电磁波的一部分或全部被衬底2824抽吸，由此可以改善衬底2824上的膜等的品质。例如，可以生成或减少缺陷、或者可以去除杂质。与此同时，通过对衬底2824进行加热，可以高效地生成或降低缺陷、或者可以去除杂质。
或者，例如，也可以利用从灯2820发射的电磁波使衬底架2825发热，由此对衬底2824进行加热。在此情况下，不需要在衬底架2825的内部包括加热机构2826。
真空泵2828可参照关于真空泵2817的记载。此外，加热机构2826可参照关于加热机构2813的记载。此外，气体供应源2821可参照关于气体供应源2801的记载。
通过使用上述制造装置，可以抑制杂质混入到被处理物并可以改善膜品质。
根据本发明的一个方式，可以提供一种存储容量大的半导体装置。此外，根据本发明的一个方式，可以提供一种可以实现微型化或高集成化的半导体装置。此外，根据本发明的一个方式，可以提供一种晶体管特性的不均匀少的半导体装置。此外，根据本发明的一个方式，可以提供一种可靠性高的半导体装置。此外，根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。此外，根据本发明的一个方式，可以提供一种通态电流大的半导体装置。此外，根据本发明的一个方式，可以提供一种场效应迁移率高的半导体装置。此外，根据本发明的一个方式，可以提供一种关态电流小的半导体装置。此外，根据本发明的一个方式，可以提供一种低功耗的半导体装置。此外，根据本发明的一个方式，可以提供一种新颖的半导体装置。
如上所述，本实施方式所示的结构、方法等可以与本实施方式所示的其他结构、方法或者其他实施方式所示的结构、方法等适当地组合而实施。
(实施方式3)
在本实施方式中，参照图19及图20说明半导体装置的一个方式。
[存储装置1]
图19示出使用根据本发明的一个方式的半导体装置(存储装置)的一个例子。在本发明的一个方式的半导体装置中，晶体管200及晶体管201设置在晶体管300的上方。此外，作为晶体管200，可以使用上述实施方式所说明的晶体管200。晶体管201相当于上述实施方式所示的晶体管12或晶体管14，两者不同之处只在于没有电荷存储层255及绝缘体250b的结构，其他结构与晶体管200相同。
在图19所示的半导体装置中，在晶体管300上设置有与实施方式1所示的半导体装置同样的结构。也就是说，在晶体管300上排列着实施方式1所示的多个串。在该串中，在两个晶体管201之间设置有多个晶体管200，该多个晶体管200的源极和漏极串联连接。
如上述实施方式所述，In-M-Zn等的金属氧化物可以通过溅射法等形成在衬底上。因此，可以以重叠于形成在硅衬底上的由晶体管300等构成的驱动电路等的方式设置由晶体管200及晶体管201等构成的存储单元阵列。由此，可以减少设置在一个芯片中的外围电路的占有面积，并可以增加存储单元阵列的占有面积，来可以增加半导体装置的存储容量。
此外，通过将图19所示的存储单元配置为矩阵状，可以构成存储单元阵列。
<晶体管300>
晶体管300设置在衬底311上，并包括：被用作栅极的导电体316、被用作栅极绝缘体的绝缘体315、由衬底311的一部分构成的半导体区域313以及被用作源极区域或漏极区域的低电阻区域314a及低电阻区域314b。晶体管300可以是p沟道型或n沟道型。
在此，在图19所示的晶体管300中，形成沟道的半导体区域313(衬底311的一部分)具有凸形状。此外，以隔着绝缘体315覆盖半导体区域313的侧面及顶面的方式设置导电体316。此外，导电体316可以使用调整功函数的材料。因为利用半导体衬底的凸部，所以这种晶体管300也被称为FIN型晶体管。此外，也可以以与凸部的上表面接触的方式具有用来形成凸部的掩模的绝缘体。此外，虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸部的半导体膜。
注意，图19所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
<布线层>
在各结构体之间也可以设置有包括层间膜、布线及插头等的布线层。此外，布线层可以根据设计而设置为多个层。在此，在具有插头或布线的功能的导电体中，有时使用同一符号表示多个结构。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。也就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
例如，在晶体管300上，作为层间膜依次层叠地设置有绝缘体320、绝缘体322、绝缘体324及绝缘体326。此外，导电体328及导电体330等嵌入绝缘体320、绝缘体322、绝缘体324及绝缘体326中。此外，导电体328及导电体330被用作插头或布线。
此外，被用作层间膜的绝缘体可以被用作覆盖其下方的凹凸形状的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，也可以通过利用化学机械抛光(CMP)法等的平坦化处理实现平坦化。
也可以在绝缘体326及导电体330上设置布线层。例如，在图19中，依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356被用作插头或布线。
在绝缘体354及导电体356上设置有绝缘体210。在绝缘体210上设置有上述实施方式所示的绝缘体212、绝缘体214、绝缘体216、绝缘体222、绝缘体224、绝缘体280、绝缘体282及绝缘体283，在这些绝缘体中形成有晶体管200及晶体管201。
此外，还设置有与晶体管201的源电极或漏电极的顶面接触的用作插头的导电体240。还包括与被用作插头的导电体240的侧面接触的绝缘体241。此外，在绝缘体283及导电体240上设置与导电体240电连接且被用作布线的导电体246。此外，在绝缘体283上的不与绝缘体280重叠的区域中设置有绝缘体274。此外，在导电体246上及绝缘体283上设置有绝缘体286。在绝缘体286上设置有绝缘体287。
作为能够被用作层间膜的绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物、金属氮氧化物等。
例如，通过将相对介电常数低的材料用于被用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
例如，绝缘体210、绝缘体352及绝缘体354等优选具有相对介电常数低的绝缘体。例如，该绝缘体优选含有氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅、树脂等。或者，该绝缘体优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅和树脂的叠层结构。由于氧化硅及氧氮化硅具有热稳定性，因此通过将其与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。
此外，通过由具有抑制氢等杂质及氧透过的功能的绝缘体围绕使用氧化物半导体的晶体管，可以使晶体管的电特性稳定。因此，作为绝缘体214、绝缘体212及绝缘体350等，使用具有抑制氢等杂质及氧的透过的功能的绝缘体，即可。
作为具有抑制氢等杂质及氧透过的功能的绝缘体，例如可以以单层或叠层使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体。具体而言，作为具有抑制氢等杂质及氧透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽等金属氧化物、氮氧化硅、氮化硅等。
作为能够用于布线、插头的导电体优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟以及钌等的金属元素中的一种以上的材料。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
例如，作为导电体328、导电体330、导电体356等，可以以单层或叠层使用由上述材料形成的金属材料、合金材料、金属氮化物材料、金属氧化物材料等的导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料形成。通过使用低电阻导电材料可以降低布线电阻。
<设置有氧化物半导体的层的布线或插头>
注意，在将氧化物半导体用于晶体管200、晶体管201时，有时在氧化物半导体附近设置具有过剩氧区域的绝缘体。在此情况下，优选在该具有过剩氧区域的绝缘体和设置于该具有过剩氧区域的绝缘体的导电体之间设置具有阻挡性的绝缘体。
例如，在图19中，优选在具有过剩氧的绝缘体280与导电体240之间设置绝缘体241。通过使绝缘体241与绝缘体275、绝缘体282及绝缘体283接触地设置，绝缘体224及晶体管200可以被具有阻挡性的绝缘体密封。
也就是说，通过设置绝缘体241，可以抑制绝缘体224及绝缘体280所具有的过剩氧被导电体240吸收。此外，通过具有绝缘体241，可以抑制作为杂质的氢经过导电体240扩散到晶体管200。
此外，作为绝缘体241，优选使用具有抑制水、氢等杂质及氧的扩散的功能的绝缘材料。例如，优选使用氮化硅、氮氧化硅、氧化铝或氧化铪等。尤其是，氮化硅对氢具有高阻挡性，所以是优选的。此外，例如还可以使用氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化钽等的金属氧化物等。
此外，如上述实施方式所示，晶体管200也可以采用由绝缘体212、绝缘体214、绝缘体282及绝缘体283密封的结构。通过采用上述结构，可以降低包含在绝缘体274等中的氢混入绝缘体280等。
在此，导电体240贯通绝缘体283及绝缘体282，如上所述，绝缘体241与导电体240接触。由此，可以减少通过导电体240混入绝缘体212、绝缘体214、绝缘体282及绝缘体283的内侧的氢。如此，可以由绝缘体212、绝缘体214、绝缘体282、绝缘体283、绝缘体241密封晶体管200，而可以减少包含在绝缘体274等中的氢等杂质从外侧混入。
此外，绝缘体286优选使用具有抑制氢等杂质及氧透过的功能的绝缘体。在此，导电体246的顶面及导电体246的侧面与绝缘体286接触，导电体246的底面与绝缘体283接触。也就是说，导电体246可以由绝缘体283及绝缘体286包围。通过采用这种结构，可以抑制来自外部的氧的透过来防止导电体246的氧化。此外，可以防止水、氢等杂质从导电体246向外扩散，所以是优选的。
<切割线>
下面，对当将大面积衬底按每个半导体元件分割而得到芯片形状的多个半导体装置时设置的切割线(有时也称为分割线、分断线或截断线)进行说明。作为分割方法，例如，有时，首先在衬底中形成用来分断半导体元件的槽(切割线)之后，在切割线处截断，得到被分断(被分割)的多个半导体装置。
在此，例如，如图19所示，优选以与绝缘体283和绝缘体212接触的区域重叠于切割线的方式进行设计。也就是说，在与设置在包括多个晶体管200的存储单元的边缘的成为切割线的区域附近，在绝缘体282、绝缘体280、绝缘体275、绝缘体224、绝缘体222、绝缘体216及绝缘体214中设置开口。
也就是说，在设置于绝缘体282、绝缘体280、绝缘体275、绝缘体224、绝缘体222、绝缘体216及绝缘体214的开口中，绝缘体212与绝缘体283接触。此时，例如也可以使用相同材料及相同方法形成绝缘体212及绝缘体283。通过使用相同的材料及相同的方法形成绝缘体212和绝缘体283，可以提高紧密性。例如，优选使用氮化硅。
通过采用该结构，可以由绝缘体212、绝缘体214、绝缘体282及绝缘体283包围晶体管200及晶体管201。绝缘体212、绝缘体214、绝缘体282和绝缘体283中的至少一个由于具有抑制氧、氢及水的扩散的功能，所以即使将衬底按每个形成有本实施方式所示的半导体元件的电路区域分割而加工为多个芯片，也可以防止从截断的衬底的侧面方向混入氢或水等杂质且该杂质扩散到晶体管200。
此外，通过采用该结构，可以防止绝缘体280及绝缘体224中的过剩氧扩散到外部。因此，绝缘体280及绝缘体224中的过剩氧高效地被供应到晶体管200中的形成沟道的氧化物中。由于该氧，而可以减少晶体管200中的形成沟道的氧化物的氧空位。由此，可以使晶体管200中的形成沟道的氧化物成为缺陷态密度低且具有稳定的特性的氧化物半导体。也就是说，可以在抑制晶体管200的电特性变动的同时提可靠性良好。
此外，具有多个串的单元阵列不但可以设置在平面上而且还可以被层叠。图20示出层叠有n层的单元阵列610的结构的截面图。如图20所示，通过层叠多个单元阵列(单元阵列610_1至单元阵列610_n)，可以集成地配置单元而无需增大单元阵列的占有面积。也就是说，可以构成3D单元阵列。如此，可以实现存储单元的高集成化，并提供存储容量大的半导体装置。
本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而实施。
(实施方式4)
在本实施方式中，参照图21A、图21B以及图22，对根据本发明的一个方式的使用将氧化物用于半导体的晶体管(以下有时称为OS晶体管)的存储装置(以下有时称为OS存储装置)进行说明。
<存储装置的结构例子>
图21A示出OS存储装置的结构的一个例子。存储装置1400包括外围电路1411及存储单元阵列1470。外围电路1411包括行电路1420、列电路1430、输出电路1440及控制逻辑电路1460。
列电路1430例如包括列译码器、预充电电路、读出放大器及写入电路等。预充电电路具有对布线进行预充电的功能。读出放大器具有放大从存储单元读出的数据信号的功能。注意，上述布线是连接到存储单元阵列1470所包括的存储单元的布线。被放大的数据信号作为数据信号RDATA通过输出电路1440输出到存储装置1400的外部。此外，行电路1420例如包括行译码器、字线驱动器电路等，并可以选择要存取的行。
对存储装置1400从外部供应作为电源电压的低电源电压(VSS)、外围电路1411用高电源电压(VDD)及存储单元阵列1470用高电源电压(VIL)。此外，对存储装置1400从外部输入控制信号(CE、WE、RE)、地址信号ADDR及数据信号WDATA。地址信号ADDR被输入到行译码器及列译码器，数据信号WDATA被输入到写入电路。
控制逻辑电路1460对从外部输入的控制信号(CE、WE、RE)进行处理来生成行译码器及列译码器的控制信号。控制信号CE是芯片使能信号，控制信号WE是写入使能信号，并且控制信号RE是读出使能信号。控制逻辑电路1460所处理的信号不局限于此，根据需要而输入其他控制信号即可。
图22示出存储单元阵列1470的电路图的一个例子。在图22所示的存储单元阵列中，n个串和m个布线WL彼此正交，且m×n个存储单元MC排列为矩阵形状。在此，n和m都是2以上的自然数。
在存储单元阵列1470的串中，m个存储单元MC的源极及漏极串联连接，m个存储单元MC中的一端部与晶体管ST1的漏极连接，并且m个存储单元MC中的另一端部与晶体管ST2的源极连接。该串具有与实施方式1所示的串相同的结构，存储单元MC、晶体管ST1以及晶体管ST2分别相当于晶体管10、晶体管14以及晶体管12。由此，串及存储单元阵列1470的详细结构可以参照上述实施方式的记载。
串的两端分别设置有与晶体管ST1的源极连接的布线SL及与晶体管ST2的漏极连接的布线BL。例如，布线BL_1至布线BL_n可以与列电路1430连接。此外，布线SL_1至布线SL_n可以与列电路1430连接。
此外，各串的存储单元MC的栅极的每一行分别与布线WL_1至布线WL_m连接，由此形成m个页。此外，各串的晶体管ST1的栅极与布线SGS连接，而各串的晶体管ST2的栅极与布线SGB连接。例如，布线WL_1至布线WL_m、布线SGS及布线SGB可以与行电路1420连接。
存储单元阵列1470以图22所示的n个串为一个框，还可以包括多个框。
此外，虽然在图21A中示出在同一平面上形成外围电路1411和存储单元阵列1470的例子，但是本实施方式不局限于此。例如，如图21B所示，也可以以重叠于外围电路1411的一部分上的方式设置存储单元阵列1470。例如，也可以采用以重叠于存储单元阵列1470下的方式设置读出放大器的结构。
如上述实施方式所述，In-M-Zn等的金属氧化物可以通过溅射法等形成在衬底上。因此，可以以重叠于形成在硅衬底上的外围电路1411的方式设置存储单元阵列1470。由此，可以减少设置在一个芯片中的外围电路的占有面积，并可以增加存储单元阵列的占有面积，来可以增加半导体装置的存储容量。
此外，可以层叠多个存储单元阵列1470。通过层叠多个存储单元阵列1470，可以集成地配置存储单元而无需增大存储单元阵列1470的占有面积。也就是说，可以构成3D单元阵列。如此，可以实现存储单元的高集成化，并提供存储容量大的半导体装置。
注意，本实施方式所示的外围电路1411及存储单元阵列1470等的结构不局限于上述结构。此外，也可以根据需要改变，去除或追加这些电路及连接到该电路的布线、电路元件等的配置或功能。
本实施方式所示的结构可以与其他实施方式等所示的结构适当地组合而实施。
(实施方式5)
在本实施方式中，参照图23A和图23B说明安装有本发明的半导体装置的芯片1200的一个例子。在芯片1200上安装有多个电路(系统)。如此，在一个芯片上集成有多个电路(系统)的技术有时被称为系统芯片(System on Chip：SoC)。
如图23A所示，芯片1200包括CPU1211、GPU1212、一个或多个模拟运算部1213、一个或多个存储控制器1214、一个或多个接口1215、一个或多个网络电路1216等。
在芯片1200上设置有凸块(未图示)，该凸块如图23B所示那样与印刷线路板(PCB：Printed Circuit Board)1201的第一面连接。此外，在PCB1201的第一面的背面设置有多个凸块1202，该凸块1202与母板1203连接。
此外，也可以在母板1203上设置有DRAM1221、闪存1222等的存储装置。优选将上述实施方式所示的半导体装置应用于闪存1222。通过将上述实施方式所示的半导体装置应用于闪存1222，可以增加闪存1222的存储容量。
CPU1211优选具有多个CPU核。此外，GPU1212优选具有多个GPU核。此外，CPU1211和GPU1212可以分别具有暂时储存数据的存储器。或者，也可以在芯片1200上设置有CPU1211和GPU1212共同使用的存储器。此外，GPU1212适合用于多个数据的并行计算，其可以用于图像处理或积和运算。通过作为GPU1212设置图像处理电路或积和运算电路，可以以低功耗执行图像处理及积和运算。
此外，因为在同一芯片上设置有CPU1211和GPU1212，所以可以缩短CPU1211和GPU1212之间的布线，并可以以高速进行从CPU1211到GPU1212的数据传送、CPU1211及GPU1212所具有的存储器之间的数据传送以及GPU1212中的运算结束之后的从GPU1212到CPU1211的运算结果传送。
模拟运算部1213具有模拟/数字(A/D)转换电路和数字/模拟(D/A)转换电路中的一方或双方。此外，也可以在模拟运算部1213中设置上述积和运算电路。
存储控制器1214具有被用作DRAM1221的控制器的电路及被用作闪存1222的接口的电路。
接口1215具有与如显示装置、扬声器、麦克风、影像拍摄装置、控制器等外部连接设备之间的接口电路。控制器包括鼠标、键盘、游戏机用控制器等。作为上述接口，可以使用USB(Universal Serial Bus：通用串行总线)、HDMI(High-Definition MultimediaInterface：高清晰度多媒体接口)(注册商标)等。
网络电路1216具有控制与LAN(Local Area Network：局域网)等的连接的功能。此外，还可以具有网络安全用电路。
上述电路(系统)可以经同一制造工序形成在芯片1200上。由此，即使芯片1200所需的电路个数增多，也不需要增加制造工序，可以以低成本制造芯片1200。
可以将包括设置有具有GPU1212的芯片1200的PCB1201、DRAM1221以及闪存1222的母板1203称为GPU模块1204。
GPU模块1204因具有使用SoC技术的芯片1200而可以减少其尺寸。此外，GPU模块1204因具有高图像处理能力而适合用于智能手机、平板终端、膝上型个人计算机、便携式(可携带)游戏机等便携式电子设备。此外，通过利用使用GPU1212的积和运算电路，可以执行深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等方法，由此可以将芯片1200被用作AI芯片，或者，可以将GPU模块1204用作AI系统模块。
本实施方式所示的结构可以与其他实施方式等所示的结构适当地组合而实施。
(实施方式6)
在本实施方式中，说明使用上述实施方式所示的半导体装置的存储装置的应用例子。上述实施方式所示的半导体装置应用于存储器卡(例如，SD卡)、USB存储器、SSD(固态硬盘)等各种可移动存储装置。图24A至图24E示意性地示出可移动存储装置的几个结构例子。例如，上述实施方式所示的半导体装置加工为被封装的存储器芯片并用于各种存储装置或可移动存储器。
图24A是USB存储器的示意图。USB存储器1100包括外壳1101、盖子1102、USB连接器1103及衬底1104。衬底1104被容纳在外壳1101中。例如，衬底1104上安装有存储器芯片1105及控制器芯片1106。可以将上述实施方式所示的半导体装置组装于存储器芯片1105等。
图24B是SD卡的外观示意图，图24C是SD卡的内部结构的示意图。SD卡1110包括外壳1111、连接器1112及衬底1113。衬底1113被容纳在外壳1111中。例如，衬底1113上安装有存储器芯片1114及控制器芯片1115。通过在衬底1113的背面一侧也设置存储器芯片1114，可以增大SD卡1110的容量。此外，也可以将具有无线通信功能的无线芯片设置于衬底1113。由此，通过主机装置与SD卡1110之间的无线通信，可以进行存储器芯片1114的数据的读出及写入。可以将上述实施方式所示的半导体装置组装于存储器芯片1114等。
图24D是SSD的外观示意图，图24E是SSD的内部结构的示意图。SSD1150包括外壳1151、连接器1152及衬底1153。衬底1153被容纳在外壳1151中。例如，衬底1153上安装有存储器芯片1154、存储器芯片1155及控制器芯片1156。存储器芯片1155为控制器芯片1156的工作存储器，例如，可以使用DOSRAM芯片。通过在衬底1153的背面一侧也设置存储器芯片1154，可以增大SSD1150的容量。可以将上述实施方式所示的半导体装置组装于存储器芯片1154等。
本实施方式可以与其他的实施方式等所记载的结构适当地组合而实施。
(实施方式7)
通过使用本发明的一个方式的半导体装置，可以形成微控制器的程序储存用ROM。如上述实施方式所示，因为可以在设置有CPU等的硅衬底上层叠ROM，所以可以实现微控制器的小型化。图25A至图25G示出具有安装有本发明的一个方式的存储装置的微控制器的电子设备的具体例子。
<电子设备及系统>
根据本发明的一个方式的微控制器可以安装在各种各样的电子设备。作为电子设备的例子，例如有信息终端、计算机、智能手机、电子书阅读器、电视装置、数字标牌(Digital Signage)、弹珠机等大型游戏机、数码相机、数码摄像机、数码相框、移动电话机、便携式游戏机、录音再现装置、导航系统、声音再现装置等。在此，计算机包括平板电脑、笔记本电脑、台式电脑、如服务系统等大型计算机。
本发明的一个方式的电子设备也可以包括天线。通过由天线接收信号，可以在显示部上显示影像或信息等。此外，在电子设备包括天线及二次电池时，可以将天线用于非接触电力传送。
本发明的一个方式的电子设备也可以包括传感器(该传感器具有测量如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)。
本发明的一个方式的电子设备可以具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图片、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；执行各种软件(程序)的功能；进行无线通信的功能；读出储存在存储介质中的程序或数据的功能等。
[信息终端]
图25A示出信息终端之一的移动电话机(智能手机)。信息终端5100包括外壳5101及显示部5102，作为输入接口在显示部5102中具备触控面板，并且在外壳5101上设置有按钮。通过使用本发明的一个方式的被微型化了的微控制器，可以有效利用手机内的有限空间。此外，也可以将本发明的一个方式的存储装置应用于手机的储存器(storage)。由此，可以增加该储存器的每单位面积的存储容量。
图25B示出笔记本式信息终端5200。笔记本式信息终端5200包括信息终端主体5201、显示部5202及键盘5203。通过使用本发明的一个方式的被微型化了的微控制器，可以有效利用手机内的有限空间。此外，也可以将本发明的一个方式的存储装置应用于笔记本式信息终端的储存器。由此，可以增加该储存器的每单位面积的存储容量。
注意，在上述例子中，图25A及图25B分别示出智能手机及笔记本式信息终端作为电子设备的例子，但是也可以应用智能手机及笔记本式信息终端以外的信息终端。作为智能手机及笔记本式信息终端以外的信息终端，例如可以举出PDA(PersonalDigitalAssistant：个人数码助理)、台式信息终端、工作站等。
[游戏机]
图25C示出作为游戏机的一个例子的便携式游戏机5300。便携式游戏机5300包括外壳5301、外壳5302、外壳5303、显示部5304、连接部5305及操作键5306等。可以将外壳5302及外壳5303从外壳5301拆卸。通过将设在外壳5301中的连接部5305安装到其他外壳(未图示)，可以将输出到显示部5304的影像输出到其他视频显示设备(未图示)。此时，外壳5302及外壳5303分别可以被用作操作部。由此，多个游戏玩者可以同时玩游戏。可以将本发明的一个方式的微控制器嵌入到设置在外壳5301、外壳5302及外壳5303的衬底的芯片等。
此外，图25D示出游戏机之一的固定式游戏机5400。固定式游戏机5400以无线或有线连接有控制器5402。
通过将本发明的一个方式的被微型化了的微控制器应用于便携式游戏机5300、固定式游戏机5400等游戏机，可以有效利用手机内的有限空间。此外，也可以将本发明的一个方式的存储装置应用于便携式游戏机的储存器。由此，可以增加该储存器的每单位面积的存储容量。
虽然图25C及图25D示出便携式游戏机及固定式游戏机作为游戏机的一个例子，但是应用本发明的一个方式的微控制器的游戏机不局限于此。作为应用本发明的一个方式的微控制器的游戏机，例如可以举出设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[大型计算机]
将本发明的一个方式的微控制器可以应用于大型计算机。
图25E示出作为大型计算机的一个例子的超级计算机5500。图25F示出超级计算机5500所包括的机架(rackmount)式计算机5502。
超级计算机5500包括机架5501及多个机架式计算机5502。注意，多个计算机5502容纳在机架5501中。此外，计算机5502设有多个衬底5504，在该衬底上可以安装本发明的一个方式的微控制器。通过使用本发明的一个方式的被微型化了的微控制器，可以有效利用大型计算机内的有限空间。此外，也可以将本发明的一个方式的存储装置应用于大型计算机的储存器。由此，可以增加该储存器的每单位面积的存储容量。
在图25E及图25F中，作为大型计算机的一个例子示出超级计算机，然而应用本发明的一个方式的微控制器的大型计算机不局限于此。作为应用本发明的一个方式的微控制器的大型计算机，例如可以举出提供服务的计算机(服务器)、大型通用计算机(主机)等。
[电器产品]
图25G示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
通过将本发明的一个方式的被微型化了的微控制器应用于电冷藏冷冻箱5800，可以有效利用电冷藏冷冻箱内的有限空间。
作为电器产品的一个例子说明了电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调整器的冷暖空調机、洗衣机、干衣机、视听设备等。
在本实施方式中说明的电子设备、该电子设备的功能以及其效果等可以与其他的电子设备的记载适当地组合而实施。
本实施方式可以与其他的实施方式等所记载的结构适当地组合而实施。
[符号说明]
BGL：布线、BL：布线、BL_1：布线、BL_n：布线、MC：存储单元、NWL：布线、SGB：布线、SGS：布线、SL：布线、SL_1：布线、SL_n：布线、SWL：布线、ST1：晶体管、ST2：晶体管、WL：布线、WL_1：布线、WL_m：布线、10：晶体管、12：晶体管、14：晶体管、20：氧化物、20a：区域、20b：区域、22：导电体、24：绝缘体、26：绝缘体、26a：绝缘体、26b：绝缘体、28：电荷存储层、30：导电体、30a：导电体、30b：导电体、200：晶体管、200a：晶体管、200b：晶体管、200c：晶体管、201：晶体管、205：导电体、205a：导电体、205b：导电体、205c：导电体、210：绝缘体、212：绝缘体、214：绝缘体、216：绝缘体、222：绝缘体、224:绝缘体、230：氧化物、230a：氧化物、230A：氧化膜、230b：氧化物、230B：氧化膜、230ba：区域、230bb：区域、230bc：区域、240：导电体、241：绝缘体、242：导电体、242a：导电体、242A：导电膜、242b：导电体、242B：导电层、243：氧化物、243a：氧化物、243A：氧化膜、243b：氧化物、243B：氧化物层、246：导电体、250：绝缘体、250a：绝缘体、250A：绝缘膜、250b：绝缘体、250B：绝缘膜、255：电荷存储层、255A：电荷存储膜、260：导电体、260a：导电体、260b：导电体、274：绝缘体、275：绝缘体、280：绝缘体、282：绝缘体、283：绝缘体、286：绝缘体、287：绝缘体、300：晶体管、311：衬底、313：半导体区域、314a：低电阻区域、314b：低电阻区域、315：绝缘体、316：导电体、320：绝缘体、322：绝缘体、324：绝缘体、326：绝缘体、328：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、610：单元阵列、610_n：单元阵列、610_1：单元阵列、1100：USB存储器、1101：外壳、1102：盖子、1103：USB连接器、1104：衬底、1105：存储器芯片、1106：控制器芯片、1110：SD卡、1111：外壳、1112：连接器、1113：衬底、1114：存储器芯片、1115：控制器芯片、1150：SSD、1151：外壳、1152：连接器、1153：衬底、1154：存储器芯片、1155：存储器芯片、1156：控制器芯片、1200：芯片、1201：PCB、1202：凸块、1203：母板、1204：GPU模块、1211：CPU、1212：GPU、1213：模拟运算部、1214：存储控制器、1215：接口、1216：网络电路、1221：DRAM、1222：闪存、1400：存储装置、1411：外围电路、1420：行电路、1430：列电路、1440：输出电路、1460：控制逻辑电路、1470：存储单元阵列、2700：制造装置、2701：大气侧衬底供应室、2702：大气侧衬底传送室、2703a：装载闭锁室、2703b：卸装载闭锁室、2704：传送室、2706a：处理室、2706b：处理室、2706c：处理室、2706d：处理室、2761：盒、2762：对准机、2763a：传送机器人、2763b：传送机器人、2801：气体供应源、2802：阀、2803：高频产生器、2804：波导管、2805：模式转换器、2806：气体管、2807：波导管、2808：缝隙天线板、2809：电介质板、2810：高密度等离子体、2811：衬底、2812：衬底架、2813：加热机构、2815：匹配器、2816：高频电源、2817：真空泵、2818：阀、2819：排气口、2820：灯、2821：气体供应源、2822：阀、2823：气体导入口、2824：衬底、2825：衬底架、2826：加热机构、2828：真空泵、2829：阀、2830：排气口、5100：信息终端、5101：外壳、5102：显示部、5200：笔记本式信息终端、5201：主体、5202：显示部、5203：键盘、5300：便携式游戏机、5301：外壳、5302：外壳、5303：外壳、5304：显示部、5305：连接部、5306：操作键、5400：固定式游戏机、5402：控制器、5500：超级计算机、5501：机架、5502：计算机、5504：衬底、5800：电冷藏冷冻箱、5801：外壳、5802：冷藏室门、5803：冷冻室门。

Claims (8)

1.一种半导体装置，包括：
衬底上的氧化物；
所述氧化物上的多个第一导电体；
位于所述多个第一导电体上且形成有与所述多个第一导电体之间的区域重叠的多个开口的第一绝缘体；
所述多个开口中的多个第二绝缘体；
所述多个第二绝缘体上的多个电荷存储层；
所述多个电荷存储层上的多个第三绝缘体；以及
所述多个第三绝缘体上的多个第二导电体。
2.根据权利要求1所述的半导体装置，
其中所述多个第一导电体以平行于所述氧化物的顶面的方式排列为直线状。
3.根据权利要求1或2所述的半导体装置，
其中所述多个第二绝缘体及所述多个第三绝缘体为包含硅的氧化物，
并且所述多个电荷存储层为包含硅的氮化物。
4.根据权利要求1或2所述的半导体装置，
其中所述多个电荷存储层为导电体。
5.根据权利要求1至4中任一项所述的半导体装置，
其中所述第二绝缘体与所述氧化物的顶面及所述第一绝缘体的侧面接触。
6.根据权利要求1至5中任一项所述的半导体装置，
其中在所述氧化物的下方配置有与所述多个第二导电体重叠的多个第三导电体。
7.一种半导体装置的制造方法，包括：
在衬底上形成氧化膜；
在所述氧化膜上形成第一导电膜；
通过将所述氧化膜及所述第一导电膜加工为岛状，形成氧化物及第一导电体；
形成覆盖所述氧化物及所述第一导电体的第一绝缘体；
通过去除所述第一绝缘体的一部分，形成与所述第一导电体重叠的多个开口；
通过去除与所述多个开口重叠的所述第一导电体的一部分，形成排列为直线状的多个第二导电体并使所述氧化物在所述多个第二导电体之间的区域中露出；
形成与所述氧化物的顶面接触的第一绝缘膜；
在包含氧的气氛下进行微波处理；
在所述第一绝缘膜上形成第二绝缘膜；
在所述第二绝缘膜上形成第三绝缘膜；
在所述第三绝缘膜上形成第二导电膜；以及
通过对所述第一绝缘膜、所述第二绝缘膜、所述第三绝缘膜及所述第二导电膜直到使所述第一绝缘体的顶面露出为止进行CMP处理，形成位于所述多个第二导电体之间的区域中的多个第二绝缘体、多个第三绝缘体、多个第四绝缘体及多个第三导电体。
8.根据权利要求7所述的半导体装置的制造方法，
其中所述第一绝缘膜及所述第三绝缘膜为包含硅的氧化膜，
并且所述第二绝缘膜为包含硅的氮化膜。
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