CN104716139B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN104716139B
CN104716139B CN201410646241.3A CN201410646241A CN104716139B CN 104716139 B CN104716139 B CN 104716139B CN 201410646241 A CN201410646241 A CN 201410646241A CN 104716139 B CN104716139 B CN 104716139B
Authority
CN
China
Prior art keywords
transistor
oxide semiconductor
semiconductor layer
electrode
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410646241.3A
Other languages
English (en)
Other versions
CN104716139A (zh
Inventor
山崎舜平
小山润
加藤清
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN104716139A publication Critical patent/CN104716139A/zh
Application granted granted Critical
Publication of CN104716139B publication Critical patent/CN104716139B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Abstract

本发明的一个实施例的目的在于提供一种在数据存储期间中即使当没有电力供给时也可以存储所存储数据且对写入次数没有制限的新颖结构的半导体装置。该半导体装置包括：包含使用氧化物半导体以外的半导体材料的第一沟道形成区域的第一晶体管；包含使用氧化物半导体材料的第二沟道形成区域的第二晶体管；以及电容器，其中，第二晶体管的第二源电极和第二漏电极中的一个与电容器的一个电极电连接。

Description

半导体装置
技术领域
所公开的发明涉及一种利用半导体元件的半导体装置及该半导体装置的制造方法。
背景技术
利用半导体元件的存储装置可以粗分为两个类别：当电力供给停止时，所存储的数据消失的易失性存储装置，和即使没有电力供给也存储所存储的数据的非易失性存储装置。
易失性存储装置的典型例子是DRAM(Dynamic Random Access Memory：动态随机存取存储器)。DRAM以选择包含于存储元件的晶体管并将电荷存储在电容器中的方式存储数据。
根据上述原理，因为当从DRAM读出数据时电容器的电荷消失，所以每次读出数据时都需要进行另一写入操作。另外，因为包含于存储元件的晶体管存在泄漏电流，而当晶体管未被选择时电荷也流出或流入电容器，使得数据的存储时间较短。为此，需要按预定的间隔进行另一写入操作(刷新操作)，由此，难以充分降低耗电量。另外，因为当电力供给停止时所存储的数据消失，所以需要利用磁性材料或光学材料的其他存储装置以实现较长期间的存储数据。
易失性存储装置的另一例子是SRAM(Static Random Access Memory：静态随机存取存储器)。SRAM使用触发器等电路存储所存储的数据，从而不需要进行刷新操作。这意味着SRAM优越于DRAM。但是，因为SRAM使用触发器等电路，所以存储容量的单价变高。另外，如DRAM那样，在当电力供给停止时SRAM中所存储的数据消失。
非易失性存储装置的典型例子是快闪存储器。快闪存储器在晶体管的栅电极与沟道形成区域之间包含浮动栅，在该浮动栅保持电荷而存储数据。因此，快闪存储器具有数据存储时间极长(几乎永久)、不需要进行易失性存储装置所需要的刷新操作的优点(例如，参照专利文献1)。
但是，由于在写入时流动的隧道电流会引起包含于存储元件的栅极绝缘层的退化，使得在预定次数的写入操作后存储元件停止其功能。为了缓和上述问题的负面影响，例如，使用使各存储元件的写入操作的次数均等的方法。但是，为了使用该方法，另外需要复杂的外围电路。另外，即使使用了上述方法，也不能解决使用寿命的根本问题。就是说，快闪存储器不合适于数据频繁重写的应用。
另外，为了在浮动栅保持电荷或者去除该电荷，需要高电压，还需要用于产生高电压的电路。再者，电荷的保持或去除需要较长时间，并且难以以更高速度进行写入和擦除。
[参照]
[专利文献]
专利文献1：日本专利申请公开S57-105889号。
发明内容
鉴于上述问题，所公开的发明的一个实施方式的目的之一就是提供一种即使在数据存储期间中没有电力供给时也能够存储所存储的数据并且对写入次数也没有限制的新颖结构的半导体装置。
在所公开的发明中，使用高纯度化的氧化物半导体形成半导体装置。由于使用高纯度化的氧化物半导体形成的晶体管的泄漏电流非常小，所以可以长时间地存储数据。
所公开的发明的一个实施方式是一种半导体装置，该半导体装置包括：第一晶体管，该第一晶体管包括：使用氧化物半导体以外的半导体材料的第一沟道形成区域、以夹着第一沟道形成区域的方式设置的杂质区域、第一沟道形成区域上的第一栅极绝缘层、第一栅极绝缘层上的第一栅电极、以及与杂质区域电连接的第一源电极及第一漏电极；第二晶体管，该第二晶体管包括：第一晶体管上第二源电极及第二漏电极、与第二源电极及第二漏电极电连接并且使用氧化物半导体材料的第二沟道形成区域、第二沟道形成区域上的第二栅极绝缘层、以及第二栅极绝缘层上的第二栅电极；以及电容器。第二晶体管的第二源电极和第二漏电极中的一个与电容器的一个电极彼此电连接。
在上述结构中，电容器可以包含第二源电极或第二漏电极、第二栅极绝缘层及第二栅极绝缘层上的用于电容器的电极。
另外，上述半导体装置还可以包括：第三晶体管，该第三晶体管包括第一晶体管上的第三源电极及第三漏电极、与第三源电极及第三漏电极电连接并且使用氧化物半导体材料的第三沟道形成区域、第三沟道形成区域上的第三栅极绝缘层、以及第三栅极绝缘层上的第三栅电极；源极线；位线；字线；第一信号线以及第二信号线。第三栅电极与第二源电极和第二漏电极中的一个及电容器的一个电极彼此电连接，源极线与第三源电极可以彼此电连接，位线与第三漏电极可以彼此电连接，第一信号线与第二源电极和第二漏电极中的另一个可以彼此电连接，第二信号线与第二栅电极可以彼此电连接，并且字线与电容器的另一个电极可以彼此电连接。
另外，在上述结构中，逻辑电路(算术电路)或驱动电路可以包含第一晶体管。
注意，在本说明书等中，“上”或“下”等术语不必意味着部件放置在另一部件的“直接之上”或“直接之下”。例如，“栅极绝缘层上的栅电极”的表达不排除在栅极绝缘层和栅电极之间包含部件的情况。另外，“上”和“下”等术语只是为了便于描述而使用的，在没有特别的说明时，其可以包括部件的位置关系倒转的情况。
另外，在本说明书等中，“电极”或“线”等术语不限定部件的功能。例如，有时将“电极”用作“线”的一部分，反之亦然。再者，术语“电极”或“线”还包括以集成方式形成多个“电极”或“线”的情况。
“源极”和“漏极”的功能在使用极性相反的晶体管或电路操作的电流流动方向变化时，有时互相调换。因此，在本说明书等中，术语“源极”和“漏极”可以互相调换。
注意，在本说明书等中，术语“电连接”包括通过“具有任何电功能的对象”连接的情况。“具有任何电功能的对象”只要可以进行通过该对象连接的部件之间的电信号的传送和接收，就对其没有特别的限制。
“具有任何电功能的对象”的例子不仅包括电极和线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、以及具有各种功能的元件等。
在本发明的一个实施方式中，提供一种具有使用氧化物半导体以外的材料的晶体管及使用氧化物半导体的晶体管的分层结构的半导体装置。
因为使用氧化物半导体的晶体管的截止电流极小，所以通过使用该晶体管而可以在极长期间内存储所存储的数据。就是说，因为不再需要进行刷新操作，或者，可以将刷新操作的频率降低到极低，所以可以充分降低耗电量。另外，即使当电力供给停止时，也可以在较长期间内存储所存储的数据。
另外，在根据所公开的发明的一个实施方式的半导体装置中，数据的写入不需要高电压，而且也没有元件退化的问题。例如，不像现有的非易失性存储器的情况那样，不需要对浮动栅注入电子或从浮动栅抽出电子，所以不会发生栅极绝缘层的退化等的问题。就是说，根据本发明的半导体装置一个实施方式对写入次数没有限制，这是现有的非易失性存储器所存在的问题，所以可以显著提高其可靠性。再者，因为是根据晶体管的导通状态或截止状态而进行数据的写入，所以容易实现高速操作。另外，还有不需要用于擦除数据的操作的另一优点。
另外，由于包含氧化物半导体以外的材料的晶体管能够以非常高的速度操作，因此，通过利用该晶体管可以顺利地实现要求高速操作的各种电路(例如，逻辑电路或驱动电路)。
通过包含使用氧化物半导体以外的材料的晶体管和使用氧化物半导体的晶体管，可以实现具有新颖的特征的半导体装置。
附图说明
在附图中：
图1是半导体装置的示意图；
图2A和2B是半导体装置的截面图；
图3A和3B是半导体装置的截面图；
图4A至4C是半导体装置的截面图；
图5A1、5A2及5B是半导体装置的电路图；
图6A至6E是有关半导体装置的制造工序的截面图；
图7A至7E是有关半导体装置的制造工序的截面图；
图8A至8E是有关半导体装置的制造工序的截面图；
图9A至9E是有关半导体装置的制造工序的截面图；
图10A至10H是有关半导体装置的制造工序的截面图；
图11A至11H是有关SOI衬底的制造工序的截面图；
图12A至12H是有关半导体装置的制造工序的截面图；
图13A和13B是半导体装置的电路图；
图14A至14C是半导体装置的电路图；
图15A和15B是半导体装置的电路图；
图16A至16F是每个图示包含半导体装置的电子设备的图；
图17是示出存储器窗口宽度(memory window width)的调查结果的图。
具体实施方式
下面，参照附图将对本发明的实施方式的例子进行描述。注意，本发明不局限于下面的描述，并且所属技术领域的普通技术人员可以很容易地理解本文公开的方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以以各种各样的方式修改。因此，本发明不应该被解释为仅限定在本文所包含的实施方式的内容。
注意，附图等所示的每个结构的位置、大小、范围等为了容易理解而有时不精确表示。因此，所公开的发明不一定局限于附图等所公开的位置、大小、范围等。
另外，本说明书等中的“第一”、“第二”、“第三”等的序数词是为了避免部件之间的混淆而使用的，该术语不是用于在数目方面上限制部件。
实施方式1
在本实施方式中，参照图1、图2A和2B、图3A和3B、图4A至4C、以及图5A1、5A2和5B将对根据所公开的发明的一个实施方式的半导体装置的结构及制造方法进行描述。注意，在一些电路图中，为了表示使用氧化物半导体的晶体管，有时在晶体管旁写上“OS”。
<半导体装置的结构的概略>
图1是图示半导体装置的结构的例子的示意图。根据所公开的发明的一个实施方式的半导体装置典型地是在上部包含存储电路且在下部包含需要高速操作的逻辑电路(算术电路)和驱动电路的分层结构的半导体装置。
图1所示的半导体装置是在上部包含存储单元阵列10，在下部包含包含于驱动电路的列解码器20、行解码器30、IO控制器40、IO缓冲器50、命令缓冲器60、地址缓冲器70、控制器80等的半导体装置(存储装置)。在下部中，还可以包含CPU等算术电路。注意，虽然在这里作为半导体装置的一个例子图示存储装置，但是所公开的发明的一个实施方式不局限于此。
<半导体装置的截面结构>
图2A和2B是每个图示半导体装置的具体结构的例子的截面图。图2A和图2B分别是有关第一例的半导体装置的截面图和有关第二例的半导体装置的截面图。图2A和2B所示的半导体装置每个在下部包含使用氧化物半导体以外的材料的晶体管(晶体管170或晶体管570)，并且在上部包含每个使用氧化物半导体的晶体管162以及电容器164。使用氧化物半导体以外的材料的晶体管易于高速操作，并且用于逻辑电路(也称为算术电路)等。另一方面，使用氧化物半导体的晶体管用于利用该晶体管的特性的存储电路等。
另外，虽然这里所有晶体管都描述为n沟道型晶体管，但是当然也可以使用p沟道型晶体管。另外，所公开的发明的技术本质在于：为了存储数据，将氧化物半导体用于晶体管162，所以，半导体装置的具体结构不必局限于这里所述的结构。
图2A中所示的晶体管170包括：设置在含有半导体材料(例如，硅等)的衬底100中的沟道形成区域116；以夹着沟道形成区域116的方式设置的杂质区域114及高浓度杂质区域120(将它们总称为杂质区域)；设置在沟道形成区域116上的栅极绝缘层108；设置在栅极绝缘层108上的栅电极110；以及与杂质区域电连接的源电极或漏电极130a及源电极或漏电极130b。
在栅电极110的侧面上设置有侧壁绝缘层118。另外，在衬底100的从垂直于衬底100的表面的方向观看时不与侧壁绝缘层118重叠的区域中，设置高浓度杂质区域120。接触于高浓度杂质区域120放置金属化合物区域124。在衬底100上以围绕晶体管170的方式设置有元件分离绝缘层106。以覆盖晶体管170的方式设置有层间绝缘层126及层间绝缘层128。源电极或漏电极130a及源电极或漏电极130b通过形成在层间绝缘层126及层间绝缘层128中的开口电连接到金属化合物区域124。也就是说，源电极或漏电极130a及源电极或漏电极130b通过金属化合物区域124电连接到高浓度杂质区域120及杂质区域114。注意，有时为了实现晶体管170的集成化等而不设置侧壁绝缘层118。
图2B中所示的晶体管570包括：设置在含有氮的层502及氧化膜512上的含有半导体材料(例如硅等)的层中的沟道形成区域534；以夹着沟道形成区域534的方式设置的低浓度杂质区域532及高浓度杂质区域530(可以将这些区域简单地总称为杂质区域)；设置在沟道形成区域534上的栅极绝缘层522a；设置在栅极绝缘层522a上的栅电极524；以及电连接到杂质区域的源电极或漏电极540a及源电极或漏电极540b。
在栅电极524的侧面上设置有侧壁绝缘层528。在基底衬底500的从垂直于基底衬底500的表面的方向观看时不重叠于侧壁绝缘层528的区域中设置有高浓度杂质区域530。以覆盖晶体管570的方式设置有层间绝缘层536及层间绝缘层538。源电极或漏电极540a及源电极或漏电极540b的每个通过形成在层间绝缘层536及层间绝缘层538中的开口电连接到高浓度杂质区域530。注意，有时为了实现晶体管570的集成化等而不设置侧壁绝缘层528。
图2A及图2B的每个中的晶体管162包括：设置在绝缘层138上的源电极或漏电极142a以及源电极或漏电极142b；与源电极或漏电极142a以及源电极或漏电极142b电连接的氧化物半导体层144；覆盖源电极或漏电极142a、源电极或漏电极142b和氧化物半导体层144的栅极绝缘层146；在栅极绝缘层146上设置为重叠于氧化物半导体层144的栅电极148a。
在此，氧化物半导体层144优选通过充分地去除氢等的杂质或者向其供给充分的量的氧而高纯度化。具体地说，例如氧化物半导体层144的氢浓度为5×1019atoms/cm3以下，优选为5×1018atoms/cm3以下，更优选为5×1017atoms/cm3以下。另外，上述氧化物半导体层144中的氢浓度是通过二次离子质谱分析技术(SIMS：Secondary Ion Mass Spectrometry)来测量的。在其中的氢浓度被充分降低而高纯度化，并其中通过供给充分量的氧来降低起因于氧缺乏的能隙中的缺陷能级的氧化物半导体层144中，载流子浓度为低于1×1012/cm3，优选为低于1×1011/cm3，更优选为低于1.45×1010/cm3。例如，室温下的截止电流密度(将截止电流除以晶体管的沟道宽度所得的值)为10zA/μm至100zA/μm(1zA(zeptoampere)等于1×10-21A)左右。如此，通过使用被作成i型化(本征化)或实质上被i型化的氧化物半导体，可以得到截止电流特性极为优良的晶体管162。
注意，由于在图2A和2B中的晶体管162中，不将氧化物半导体层144图案化为具有岛状，因此可以防止用于图案化的蚀刻导致的氧化物半导体层144的污染。
电容器164包括源电极或漏电极142a、氧化物半导体层144、栅极绝缘层146和电极148b。换言之，源电极或漏电极142a用作电容器164的一个电极，电极148b用作电容器164的另一个电极。
注意，在图2A和2B所示的电容器164中，通过层叠氧化物半导体层144和栅极绝缘层146，可以充分确保源电极或漏电极142a和电极148b之间的绝缘性。
注意，在晶体管162和电容器164中，优选将源电极或漏电极142a、源电极或漏电极142b的端部形成为锥形形状。在此，将锥形角例如设定为30度以上且60度以下。注意，“锥形角”是指当从垂直于截面(与衬底的表面垂直的面)的方向观察具有锥形形状的层(例如，源电极或漏电极142a)时该层的侧面和底面所形成的倾斜角。当源电极或漏电极142a和源电极或漏电极142b的端部为锥形形状时，可以提高氧化物半导体层144的覆盖性并可以防止断裂。
另外，在晶体管162和电容器164上设置有层间绝缘层150，在层间绝缘层150上设置有层间绝缘层152。
<半导体装置的变形例>
图3A和3B是图示半导体装置的结构的变形例的截面图。图3A和图3B分别图示有关第一例的半导体装置的截面图和有关第二例的半导体装置的截面图。注意，图3A和3B所示的每个半导体装置部对应于图2A所示的结构的变形例。
图3A所示的半导体装置与图2A所示的半导体装置的不同之处在于在层间绝缘层128与绝缘层138之间前者包含绝缘层132及绝缘层134。这里，绝缘层132使用添加有氢的氮化硅，并且绝缘层134使用不添加氢的氮化硅。另外，绝缘层138优选使用氧化硅形成。
通过采用包含由添加有氢的氮化硅形成的绝缘层132作为下层，由不添加氢的氮化硅形成的绝缘层134作为上层的上述结构，可以对晶体管170的沟道形成区域116的材料(例如硅)供给氢，从而能够提高晶体管170的特性并可以防止氢进入氧化物半导体层144，其中氢是导致使用氧化物半导体的晶体管162特性恶化的原因。注意，使用添加有氢的氮化硅形成的绝缘层132可以利用等离子体CVD法等形成。另外，使用不添加氢的氮化硅形成的绝缘层134可以利用溅射法等形成。在利用溅射法的情况下，例如，可以使用氮气氛或氮和氩的混合气氛作为沉积气氛，并使用不含有氢的硅作为溅射靶材。
图3B所示的半导体装置与图2A所示的半导体装置的不同之处在于前者在层间绝缘层128与绝缘层138之间具有绝缘层134。这里，绝缘层134使用不添加氢的氮化硅形成。层间绝缘层126使用添加有氢的氮化硅形成。层间绝缘层128及绝缘层138优选使用氧化硅形成。
通过采用包含使用添加有氢的氮化硅形成的层间绝缘层126以及使用不添加氢的氮化硅形成的绝缘层134的上述结构，可以对晶体管170的沟道形成区域116的材料(例如硅)供给氢，从而提高晶体管170的特性并防止氢进入氧化物半导体层144，其中氢是导致使用氧化物半导体的晶体管162特性恶化的原因。注意，使用添加有氢的氮化硅形成的层间绝缘层126可以利用等离子体CVD法等形成。使用不添加氢的氮化硅形成的绝缘层134可以利用溅射法等形成。在利用溅射法的情况下，例如，可以使用氮气氛或氮和氩的混合气氛作为沉积气氛，并使用不含有氢的硅作为溅射靶材。
<上部的晶体管及电容器的变形例>
接着，在图4A、图4B和图4C图示图2A和2B所示的上部中的晶体管162及电容器164的变形例。
图4A所示的晶体管和电容器是图2A和2B所示的半导体装置的上部中的晶体管和电容器的变形例。
图4A所示的结构和图2A和2B所示的结构的不同之处在于前者包含形成为具有岛状的氧化物半导体层。换言之，在图2A和2B所示的结构中，氧化物半导体层144覆盖绝缘层138、源电极或漏电极142a以及源电极或漏电极142b的整体；另一方面，在图4A所示的结构中，岛状的氧化物半导体层144覆盖绝缘层138、源电极或漏电极142a以及源电极或漏电极142b的一部分。在此，优选将岛状的氧化物半导体层144的端部形成为锥形形状。优选锥形角例如为30度以上且60度以下。
另外，在电容器164中，通过层叠氧化物半导体层144和栅极绝缘层146，可以充分确保源电极或漏电极142a和电极148b之间的绝缘性。
图4B所示的晶体管和电容器是图2A和2B所示的半导体装置的上部中的晶体管和电容器的其他变形例子。
图4B所示的结构和图2A和2B所示的结构的不同之处在于，前者包含形成在源电极或漏电极142a和源电极或漏电极142b上的绝缘层143。另外，氧化物半导体层144形成为覆盖绝缘层143、源电极或漏电极142a以及源电极或漏电极142b。另外，在图4B所示的结构中，氧化物半导体层144设置为通过形成于绝缘层143中的开口与源电极或漏电极142a接触。
当设置有绝缘层143时，降低形成在栅电极与源电极之间或栅电极与漏电极之间的电容，而可以实现晶体管的操作的高速化。
图4C所示的晶体管和电容器与图4A及图4B所示的晶体管和电容器部分不同。
图4C所示的结构与图4A所示的结构的不同之处在于：前者包含形成在源电极或漏电极142a和源电极或漏电极142b上的绝缘层143。另外，氧化物半导体层144形成为覆盖绝缘层143、源电极或漏电极142a以及源电极或漏电极142b。另外，图4C所示的结构与图4B所示的结构的不同之处在于前者包含形成为具有岛状的氧化物半导体层144。通过采用该结构，可以兼得图4A所示的结构中可以获得的效果和图4B所示的结构中可以获得的效果。
<半导体装置的电路配置及操作>
接着，对上述半导体装置的电路配置的例子及其操作进行描述。图5A1、5A2及5B图示使用图2A和2B所示的半导体装置的电路配置的例子。
在图5A1所示的半导体装置中，第一线(也称为源极线)与晶体管160的源电极彼此电连接，第二线(也称为位线)与晶体管160的漏电极彼此电连接。另外，第三线(也称为第一信号线)与晶体管162的源电极和漏电极中的一个彼此电连接，第四线(也称第二信号线)与晶体管162的栅电极彼此电连接。晶体管160的栅电极和晶体管162的源电极和漏电极中的另一个与电容器164的一个电极彼此电连接，第五线(也称为字线)与电容器164的另一个电极彼此电连接。
在此，将使用上述氧化物半导体的晶体管用作晶体管160和晶体管162。使用上述氧化物半导体的晶体管具有截止电流极为小的特征。因此，当晶体管162关闭时，可以极长时间地保持晶体管160的栅电极的电位。再者，通过设置电容器164，便于保持施加到晶体管160的栅电极的电荷，另外，也便于读出所存储的数据。注意，使用氧化物半导体的晶体管162的沟道长度(L)为10nm以上且1000nm以下，所以该晶体管162耗电量小，并且操作速度极快。
在图5A1所示的半导体装置中，通过利用可以保持晶体管160的栅电极的电位的特征，可以如以下那样进行数据的写入、存储以及读出。
首先，对数据的写入和保持进行描述。首先，将第四线的电位设定为允许晶体管162打开的电位，使晶体管162打开。由此，对晶体管160的栅电极和电容器164供给第三线的电位。也就是说，对晶体管160的栅电极施加预定的电荷(写入)。在此，施加用于供给电位电平的电荷或用于供给不同的电位电平的电荷(以下称为Low电平电荷、High电平电荷)。然后，通过将第四线的电位设定为允许晶体管162关闭的电位，使晶体管162关闭。从而保持对晶体管160的栅电极施加的电荷(存储)。
因为晶体管162的截止电流极为小，所以晶体管160的栅电极的电荷被长时间地保持。
接着，对数据的读出进行描述。当在对第一线施加预定的电位(定电位)的状态下，对第五线施加适当的电位(读出电位)时，根据保持在晶体管160的栅电极中的电荷量，第二线的电位变化。这是因为一般而言，当晶体管160为n沟道型时，对晶体管160的栅电极施加High电平电荷时的外观上的阈值电压Vth_H低于对晶体管160的栅电极施加Low电平电荷时的外观上的阈值电压Vth_L的缘故。在此，外观上的阈值电压是指为了打开晶体管160所需要的第五线的电位。从而，通过将第五线的电位设定为Vth_H和Vth_L之间的中间电位V0，可以确定对晶体管160的栅电极施加的电荷。例如，在写入中施加High电平电荷的情况下，当第五线的电位设为V0(＞Vth_H)时，晶体管160打开。在写入中施加Low电平电荷的情况下，即使第五线的电位设为V0(＜Vth_L)时，晶体管160也一直处于截止状态。因此，通过第二线的电位可以读出所存储的数据。
注意，在将存储单元配置为阵列状而使用的情况下，需要只读出所希望的存储单元的数据。从而，为了读出预定的存储单元的数据，且不读出其他的存储单元的数据，在存储单元之间将晶体管160并联连接的情况下，对不读出数据的存储单元的第五线可以供给不管栅电极的状态怎么样都允许晶体管160关闭的电位，也就是小于Vth_H的电位。在存储单元之间将晶体管160串联连接的情况下，对该第五线供给不管栅电极的状态怎么样都允许晶体管160打开的电位，也就是大于Vth_L的电位。
接着，对数据的改写进行描述。数据的改写与上述数据的写入和存储类似地进行。也就是说，将第四线的电位设定为允许晶体管162打开的电位，从而使晶体管162打开。由此，对晶体管160的栅电极和电容器164供给第三线的电位(有关新的数据的电位)。然后，通过将第四线的电位设定为使晶体管162关闭的电位，使晶体管162关闭。从而向晶体管160的栅电极施加有关新的数据的电荷。
在根据所公开的发明的半导体装置中，通过进行另一如上所述的数据的写入，可以直接改写数据。因此，不需要快闪存储器等所需要的擦除操作，可以抑制起因于擦除操作的操作速度的降低。换言之，可以实现半导体装置的高速操作。
注意，通过将晶体管162的源电极或漏电极与晶体管160的栅电极电连接，该源电极或漏电极具有与用作非易失性存储元件的浮动栅型晶体管的浮动栅的效果类似的效果。由此，有时将附图中的晶体管162的源电极或漏电极与晶体管160的栅电极彼此电连接的部分称为浮动栅部FG。当晶体管162截止时，可以认为该浮动栅部FG被埋设在绝缘体中，从而在浮动栅部FG中保持有电荷。因为使用氧化物半导体的晶体管162的截止电流量为使用硅等而形成的晶体管的截止电流量的十万分之一以下，所以可以不考虑由于晶体管162的泄漏电流的积累在浮动栅部FG中的电荷的消失。也就是说，通过使用氧化物半导体的晶体管162，可以实现非易失性存储装置。
例如，当室温下的晶体管162的截止电流密度为10zA(1zA(zeptoampere)等于1×10-21A)左右，并且电容器164的电容值为1pF左右时，至少可以存储数据106秒以上。当然该保持时间取决于晶体管特性和电容值。
另外，在此情况下，不存在在现有的浮动栅型晶体管中被指出的栅极绝缘膜(隧道绝缘膜)的劣化的问题。也就是说，可以避免以往的由于电子注入到浮动栅引起的栅极绝缘膜的劣化的问题。这意味着在原理上不存在写入次数的限制。另外，也不需要在现有的浮动栅型晶体管中写入或擦除数据所需要的高电压。
在其中半导体装置的晶体管等部件包括电阻器和电容器的图5A1所示的半导体装置电路结构可以用图5A2所示的电路结构代替。换言之，可以认为在图5A2中，晶体管160和电容器164每个包括电阻器和电容器。R1和C1分别指代电容器164的电阻值和电容值。电阻值R1对应于取决于电容器164的绝缘层的电阻值。R2和C2分别指代晶体管160的电阻值和电容值。电阻值R2对应于取决于晶体管160处于导通时的晶体管160包含的栅极绝缘层的电阻值。电容值C2对应于所谓的栅极电容(形成在栅电极和源电极之间或栅电极和漏电极之间的电容)值。注意，因为电阻值R2不过是用于指代晶体管160的栅电极与沟道形成区域之间的电阻值，并且为了明确这一点，使用虚线表示连接的一部分。
在晶体管162处于截止时的源电极和漏电极之间的电阻值(也称为有效电阻)为ROS的情况下，在R1和R2满足R1≥ROS(R1为ROS以上)并且R2≥ROS(R2为ROS以上)的情况下，主要根据晶体管162的截止电流来确定电荷的保持期间(也可以说成数据的存储期间)。
与此相反，当不满足上述关系时，即使晶体管162的截止电流充分小，难以充分确保保持期间。这是因为在晶体管162之外的部分产生的泄漏电流量大的缘故。由此，可以说本实施方式所公开的半导体装置优选满足上述关系。
C1和C2优选满足C1≥C2(C1为C2以上)的关系。这是因为如果C1大，当由第五线控制浮动栅部FG的电位时(例如在读出时)，可以降低第五线的电位的变动的缘故。
当满足上述关系时，可以实现更优选的半导体装置。注意，R1和R2由晶体管160和晶体管162的栅极绝缘层来控制。C1和C2也是同样地控制。因此，优选适当地设定栅极绝缘层的材料或厚度等，从而满足上述关系。
图5B所示的半导体装置是具有不设置图5A1所示的晶体管160的结构的半导体装置。在图5B所示的半导体装置中，第一线(也称为第一信号线)与晶体管162的源电极和漏电极中的一个彼此电连接。第二线(也称为第二信号线)与晶体管162的栅电极彼此电连接。再者，晶体管162的源电极和漏电极中的另一个与电容器164的一个电极彼此电连接。第三线(也称为电容线)与电容器164的另一个电极彼此电连接。
在此，将使用上述氧化物半导体的晶体管用作晶体管162。使用上述氧化物半导体的晶体管具有截止电流极小的特性。因此，将晶体管162关闭时，可以极长时间地保持对电容器164供给的电位。注意，使用氧化物半导体的晶体管162的沟道长度(L)为10nm以上且1000nm以下，所以该晶体管162耗电量小，并且操作速度极快。
在图5B所示的半导体装置中，通过利用可以保持对电容器164供给的电位的特性，可以如以下那样进行数据的写入、存储和读出。
首先，对数据的写入和存储进行描述。为了简单起见，此处第三线的电位是固定的。首先，将第二线的电位设定为允许晶体管162打开的电位，从而使晶体管162打开。由此方式，对电容器164的一个电极供给第一线的电位。也就是说，对电容器164供给预定的电荷(写入)。然后，通过将第二线的电位设定为允许晶体管162关闭的电位，从而使晶体管162关闭。由此保持对电容器164施加的电荷(存储)。如上述那样，因为晶体管162的截止电流极小，所以可以极长时间地保持电荷。
接着，将对数据的读出进行描述。当在对第一线供给预定的电位(定电位)时，将第二线的电位设定为允许晶体管162打开的电位时，根据保持在电容器164中的电荷量，第一线的电位变化。因此，通过第一线的电位，可以读出所存储的数据。
必须注意：由于在读出数据的情况下，电容器164中的电荷消失，所以进行另一写入操作。
接着，对数据的改写进行描述。数据的改写与数据的写入和存储同样地进行。也就是说，将第二线的电位设定为允许晶体管162打开的电位，从而使晶体管162打开。由此，对电容器164的一个电极供给第一线的电位(有关新的数据的电位)。然后，通过将第二线的电位设定为允许晶体管162关闭的电位，从而使晶体管162关闭。由此电容器164施加有有关新的数据的电荷。
在根据所公开的发明的一个实施方式的半导体装置中，通过如上所述地进行另一数据的写入，可以直接改写数据。由此，可以实现半导体装置的高速操作。
注意，在上述描述中，使用以电子为多数载流子的n沟道型晶体管。但是当然可以使用以空穴为多数载流子的p沟道型晶体管代替n沟道型晶体管。
以上本实施方式所述的结构和方法等可以与其他实施方式所述的任何结构和方法等适当地组合而使用。
实施方式2
在本实施方式中，参照图6A至6E对使用氧化物半导体的半导体装置的制造方法，具体地说，对图2A和2B的上部的晶体管162的制造方法进行描述。注意，由于图6A至6E主要图示晶体管162的制造工序等，所以省略对晶体管162下的晶体管170等的详细描述。
首先，在层间绝缘层128上形成绝缘层138。然后，在绝缘层138上形成导电层，并对该导电层进行选择性蚀刻，从而形成源电极或漏电极142a及源电极或漏电极142b(参照图6A)。
绝缘层138用作基底，并且可以利用PVD法或CVD法等形成。另外，绝缘层138可以使用含有如氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、或氧化钽等无机绝缘材料的材料来形成。注意，优选以尽量不含有氢或水的方式形成绝缘层138。可以采用不设置绝缘层138的结构。
可以利用如溅射法等的PVD法或如等离子体CVD法等的CVD法来形成导电层。另外，作为用于导电层的材料，可以使用选自铝、铬、铜、钽、钛、钼、及钨中的元素；或包含任何这些元素作为成分的合金等。另外，可以使用选自锰、镁、锆、铍中的一种或多种材料。备选地，还可以采用组合铝与选自钛、钽、钨、钼、铬、钕、钪中的一种或多种元素。
导电层既可以采用单层结构也可以采用包含两层以上的分层结构。例如导电层可以具有钛膜或氮化钛膜的单层结构；含有硅的铝膜的单层结构；在铝膜上层叠钛膜的双层结构；在氮化钛膜上层叠钛膜的双层结构；或者以该顺序层叠钛膜、铝膜及钛膜的三层结构等。注意，在导电层具有钛膜或氮化钛膜的单层结构时，具有易于将导电膜处理为具有锥形形状的源电极或漏电极142a及源电极或漏电极142b的优点。
备选地，导电层还可以使用导电金属氧化物来形成。作为导电金属氧化物，可以采用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟氧化锡合金(In2O3-SnO2，有时简称为ITO)、氧化铟氧化锌合金(In2O3-ZnO)或者使任何这些金属氧化物材料中含有硅或氧化硅的金属氧化物材料。
优选以源电极或漏电极142a及源电极或漏电极142b的端部成为锥形形状的方式对导电层进行蚀刻。这里，锥形角例如优选为30度以上60度以下。以源电极或漏电极142a及源电极或漏电极142b的端部成为锥形形状的方式进行蚀刻，由此可以提高后面形成的栅极绝缘层146的覆盖性，并可以防止断裂。注意，“锥形角”是指当从垂直于具有锥形形状的层的截面(垂直于衬底表面的面)方向观察时，由该具有锥形形状的层(例如，源电极或漏电极142a)的侧面与底面形成的倾斜角。
晶体管的沟道长度(L)由源电极或漏电极142a的下端部与源电极或漏电极142b的下端部之间的距离确定。另外，在晶体管的沟道长度(L)为25nm以下的情况下，优选使用波长小到几nm至几十nm的极紫外线(Extreme Ultraviolet ray)进行用来形成掩模的曝光。利用极紫外线的曝光的分辨率高且聚焦深度大。由此，后面形成的晶体管的沟道长度(L)可以处于10nm以及1000nm(1μm)以下，并且电路的可以以更高速度操作。再者，通过微型化可以降低半导体装置的耗电量。
另外，还可以在源电极或漏电极142a及源电极或漏电极142b上形成绝缘层。通过设置该绝缘层，可以降低之后形成的栅电极与源电极或漏电极142a之间以及栅电极与源电极或漏电极142b之间的寄生电容。
接着，以覆盖源电极或漏电极142a及源电极或漏电极142b的方式形成氧化物半导体层144(参照图6B)。
氧化物半导体层144可以使用如下氧化物半导体来形成：四元金属氧化物例如In-Sn-Ga-Zn-O类氧化物半导体；三元金属氧化物例如In-Ga-Zn-O类氧化物半导体、In-Sn-Zn-O类氧化物半导体、In-Al-Zn-O类氧化物半导体、Sn-Ga-Zn-O类氧化物半导体、Al-Ga-Zn-O类氧化物半导体、Sn-Al-Zn-O类氧化物半导体；二元金属氧化物例如In-Zn-O类氧化物半导体、Sn-Zn-O类氧化物半导体、Al-Zn-O类氧化物半导体、Zn-Mg-O类氧化物半导体、Sn-Mg-O类氧化物半导体、以及In-Mg-O类氧化物半导体；以及一元金属氧化物例如In-O类氧化物半导体、Sn-O类氧化物半导体、Zn-O类氧化物半导体等。
特别地，In-Ga-Zn-O类的氧化物半导体材料在无电场时具有充分高的电阻并且能够充分地降低截止电流。此外，场效应迁移率高，In-Ga-Zn-O类的氧化物半导体材料适合于用于半导体装置的半导体材料。
作为In-Ga-Zn-O类的氧化物半导体材料的典型例子，给出表示为InGaO3(ZnO)m(m＞0并且m不限于自然数)的氧化物半导体材料。此外，还有使用M代替Ga的表示为InMO3(ZnO)m(m＞0、并且m不限于自然数)的氧化物半导体材料。在此，M指代选自镓(Ga)、铝(Al)、铁(Fe)、镍(Ni)、锰(Mn)、钴(Co)等中的一种金属元素或多种金属元素。例如，M可以采用Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co等。注意，上述组成是根据氧化物半导体可以具有的结晶结构导出的，并且仅是例子。
作为用于以溅射法形成氧化物半导体层144的靶材，优选使用具有In∶Ga∶Zn＝1∶x∶y(x为0以上、y为0.5以上且5以下)的组成比的靶材。例如，可以使用其组成比为In2O3∶Ga2O3∶ZnO＝1∶1∶2[摩尔数比]的靶材等。备选地，还可以使用组成比为In2O3∶Ga2O3∶ZnO＝1∶1∶1[摩尔数比]的靶材、组成比为In2O3∶Ga2O3∶ZnO＝1∶1∶4[摩尔数比]的靶材或组成比为In2O3∶ZnO＝1∶2[摩尔数比]的靶材。
在本实施方式中，由使用In-Ga-Zn-O类的金属氧化物靶材的溅射法形成非晶结构的氧化物半导体层144。
优选金属氧化物靶材中包含的金属氧化物的相对密度为80％以上，优选为95％以上，更优选为99.9％以上。通过使用相对密度高的金属氧化物靶材，可以形成具有致密结构的氧化物半导体层144。
氧化物半导体层144的形成气氛优选为稀有气体(典型为氩)气氛、氧气氛或稀有气体(典型为氩)和氧的混合气氛。具体地说，例如，优选使用从其中去除氢、水、羟基或氢化物等的杂质，以便浓度降低到1ppm以下(优选为10ppb以下)的高纯度气体气氛。
当形成氧化物半导体层144时，例如，将对象保持在维持为减压的处理室内并进行加热，以使对象的温度为100℃以上且低于550℃，优选为200℃以上并且400℃以下。或者，形成氧化物半导体层144时的对象的温度也可以为室温。然后，去除处理室内的水分并且引入去除了氢和水等的溅射气体，由此使用上述靶材形成氧化物半导体层144。通过加热对象而形成氧化物半导体层144，可以减少氧化物半导体层144中含有的杂质。另外，可以减轻因溅射而带来的损伤。优选使用吸附式真空泵来去除处理室内的水分。例如，可以使用低温泵、离子泵、或钛升华泵等。另外，还可以使用装备有冷阱的涡轮泵。由于通过使用低温泵等进行排气，可以将氢或水等从处理室中去除，由此可以降低氧化物半导体层144中的杂质浓度。
氧化物半导体层144例如可以在以下条件下形成：对象与靶材之间的距离为170mm、压力为0.4Pa、直流(DC)电力为0.5kW、并且气氛为氧(氧流量比率为100％)气氛、氩(氩流量比率100％)气氛、或氧和氩的混合气氛。另外，当利用脉冲直流(DC)电源时，可以减少膜沉积时产生的粉状物质(也称为微粒、尘屑等)且厚度分布也可以均匀，所以是优选的。氧化物半导体层144的厚度为1nm以上50nm以下，优选为1nm以上30nm以下，更优选为1nm以上10nm以下。通过采用该厚度的氧化物半导体层144，可以抑制由于微型化引起的短沟道效应。注意，根据使用的氧化物半导体材料及半导体装置的用途等合适的厚度不同，因此还可以根据使用的材料及用途等设定合适的厚度。
注意，在利用溅射法形成氧化物半导体层144之前，优选进行通过引入氩气体并且产生等离子体的反溅射来去除在形成氧化物半导体层144的表面(例如层间绝缘层128的表面)上的附加的材料。这里，反溅射是指这样的一种方法：通常的溅射是使粒子碰撞溅射靶材，而反溅射与其相反，其通过使离子碰撞待处理表面来改变表面的性质。使粒子碰撞待处理表面的方法的例子是在氩气氛下对该表面施加高频电压以在对象附近生成等离子体的方法。注意，可以使用氮气氛、氦气氛、氧气氛等代替氩气氛。
然后，优选对氧化物半导体层144进行热处理(第一热处理)。通过该第一热处理，可以去除氧化物半导体层144中包含的过量的氢(包括水及羟基)，从而改善氧化物半导体层的结构，并且降低能隙中的缺陷能级。例如，第一热处理的温度为300℃以上且低于550℃，或者400℃以上500℃以下。
可以以这样的方式进行热处理，例如，可以将对象放入使用电阻加热元件等的电炉中，并在氮气氛下以450℃加热1个小时。在热处理期间，不使氧化物半导体层144暴露于大气从而可以防止水和氢的进入。
热处理装置不限于电炉，还可以为利用被加热的气体等的介质的热传导或热辐射来加热对象的装置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：气体快速热退火)装置、LRTA(Lamp Rapid Thermal Anneal：灯快速热退火)装置等的RTA(Rapid ThermalAnneal：快速热退火)装置。LRTA装置是用于通过卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯或者高压汞灯等的灯发射的光(电磁波)辐射来加热对象的装置。GRTA装置是使用高温气体进行热处理的装置。作为气体，使用如氩等的稀有气体或如氮等的通过加热不与对象产生反应的惰性气体。
例如，作为第一热处理，可以如下地进行GRTA处理。将对象放入加热的惰性气体气氛中，进行几分钟的加热，并且从该惰性气体气氛中取出。GRTA处理使在短时间内能进行高温热处理。另外，即使温度超过对象的温度上限时，也可以采用GRTA处理。注意，在处理期间，还可以将惰性气体换为含有氧的气体。这是由于以下缘故：通过在含有氧的气氛中进行第一热处理，可以降低因氧缺乏而引起能隙中的缺陷能级。
注意，作为惰性气体气氛，优选采用包含氮或稀有气体(例如氦、氖、氩)作为其主要成分且不含有水、氢等的气氛。例如，引入热处理装置中的氮或如氦、氖、氩等的稀有气体的纯度为6N(99.9999％)以上，优选为7N(99.99999％)以上(即，杂质浓度为1ppm以下，优选为0.1ppm以下)。
总之，通过利用第一热处理减少杂质以形成i型(本征)或实质上i型的氧化物半导体层144，可以实现具有极优的特性的晶体管。
因为上述热处理(第一热处理)的去除氢或水等的效果，所以也可以将该热处理称为脱水化处理或脱氢化处理等。可以例如在形成氧化物半导体层之后、形成栅极绝缘层之后或形成栅电极之后等进行该脱水化处理或脱氢化处理。另外，该脱水化处理、脱氢化处理可以进行一次或多次。
接着，形成接触氧化物半导体层144的栅极绝缘层146(参照图6C)。栅极绝缘层146可以利用CVD法或溅射法等形成。另外，栅极绝缘层146优选以含有氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钽、氧化铪、氧化钇、硅酸铪(HfSixOy(x＞0、y＞0))、添加有氮的硅酸铪(HfSixOyNz(x＞0、y＞0、z＞0))、添加有氮的铝酸铪(HfAlxOyNz(x＞0、y＞0、z＞0))等的方式形成。栅极绝缘层146可以具有单层结构或分层结构。另外，对厚度没有特别的限定，但是在半导体装置微型化的情况下，为了确保晶体管的操作而优选厚度较薄。例如，在使用氧化硅的情况下，厚度可以设定为1nm以上100nm以下，优选为10nm以上50nm以下。
如上所述，当栅极绝缘层146较薄时，存在因隧道效应等引起栅极泄漏的问题。为了解决栅极泄漏的问题，优选使用如氧化铪、氧化钽、氧化钇、硅酸铪(HfSixOy(x＞0、y＞0))、添加有氮的硅酸铪(HfSixOyNz(x＞0、y＞0、z＞0))、或添加有氮的铝酸铪(HfAlxOyNz(x＞0、y＞0、z＞0))等的高介电常数(high-k)材料作为栅极绝缘层146。通过将high-k材料用于栅极绝缘层146，不但可以确保电特性，而且可以将厚度设定得大以防止栅极泄漏。注意，还可以采用含有high-k材料的膜与含有氧化硅、氮化硅、氧氮化硅、氮氧化硅和氧化铝等的膜的分层结构。
优选在形成栅极绝缘层146之后，在惰性气体气氛下或氧气氛下进行第二热处理。热处理的温度设定为200℃以上450℃以下，优选为250℃以上350℃以下。例如，可以在氮气氛下以250℃进行1个小时的热处理。第二热处理可以降低晶体管的电特性的变动。另外，在栅极绝缘层146含有氧的情况下，其向氧化物半导体层144供给氧，以覆盖氧化物半导体层144中的氧缺陷，从而可以形成i型(本征半导体)或实质上i型的氧化物半导体层。
注意，在本实施方式中，在形成栅极绝缘层146之后进行第二热处理，第二热处理的时机不限定于此。例如，也可以在形成栅电极之后进行第二热处理。另外，既可以在第一热处理之后进行第二热处理，第一热处理可以兼并为第二热处理，或第二热处理可以兼并为第一热处理。
接着，在栅极绝缘层146上的与氧化物半导体层144重叠的区域形成栅电极148a(参照图6D)。通过在栅极绝缘层146上形成导电层之后，对该导电层进行选择性蚀刻的方式可以形成栅电极148a。待成为栅电极148a的导电层可以利用以溅射法为代表的PVD法或以等离子体CVD法为代表的CVD法来形成。其详细内容与源电极或漏电极142a等的情况类似因而可以参照其描述。注意，在形成栅电极148a时，可以形成上述实施方式中的电容器164的电极148b。
接着，在栅极绝缘层146及栅电极148a上形成层间绝缘层150及层间绝缘层152(参照图6E)。层间绝缘层150及层间绝缘层152可以利用PVD法或CVD法等形成。另外，层间绝缘层150及层间绝缘层152可以使用含有如氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽等的无机绝缘材料的材料形成。注意，在本实施方式中，采用层间绝缘层150与层间绝缘层152的分层结构，但是所公开的发明的一个实施方式不限定于此例子。还可以采用单层结构或包含三层以上的分层结构。备选地，也可以采用不设置层间绝缘层的结构。
注意，优选将层间绝缘层152形成为具有平坦化的表面。这是由于：例如，即使在半导体装置微型化等情况下，也可以顺利地在层间绝缘层152上形成电极或线等。另外，可以利用CMP(化学机械抛光)等方法进行层间绝缘层152的平坦化。
通过上述工序，完成使用高纯度化的氧化物半导体层144的晶体管162(参照图6E)。
图6E所示的晶体管162包括：氧化物半导体层144；电连接到氧化物半导体层144的源电极或漏电极142a及源电极或漏电极142b；覆盖氧化物半导体层144、源电极或漏电极142a及源电极或漏电极142b的栅极绝缘层146；栅极绝缘层146上的栅电极148a；栅极绝缘层146和栅电极148a上的层间绝缘层150；以及层间绝缘层150上的层间绝缘层152。
在本实施方式所示的晶体管162中，由于氧化物半导体层144被高纯度化，所以氢浓度为5×1019atoms/cm3以下，优选为5×1O18atoms/cm3以下，更优选为5×1017atoms/cm3以下。另外，氧化物半导体层144的载流子密度与通常的硅片中的载流子密度(1×1014/cm3左右)相比充分小(例如，低于1×1012/cm3、优选为低于1.45×1010/cm3)。由此截止电流极小。例如，晶体管162在室温下的截止电流密度(截止电流除以晶体管的沟道宽度所获得的值)为10zA/μm至100zA/μm(1zA(zeptoampere)为1×10-21A)左右。
如此，通过使用被高纯度化而变为本征的氧化物半导体层144，可以充分地降低晶体管的截止电流。并且，通过使用这种晶体管，可以获得能够在极长期间内存储所存储的数据的半导体装置。
本实施方式所述的结构和方法等可以与其他实施方式所述的任何结构和方法等适当地组合。
实施方式3
在本实施方式中，参照图7A至7E对使用氧化物半导体(尤其是具有非晶结构的氧化物半导体)的晶体管的制造方法进行描述。可以使用该晶体管代替上述的任何实施方式中的晶体管162等。根据本实施方式的晶体管的结构与根据上述的实施方式的任一个的晶体管的结构部分彼此相同。因此，以下主要对其不同之处进行描述。另外，以下虽然以顶栅型晶体管为例进行描述，但是晶体管的结构不局限于顶栅型结构。
首先，在对象200上形成绝缘层202。然后，在绝缘层202上形成氧化物半导体层206(参照图7A)。
例如，对象200为上述任何实施方式中的层间绝缘层128。优选对象200表面的算术平均粗糙度(Ra)为1nm以下，更优选为0.5nm以下。虽然对用于图案化的掩模的曝光条件的要求提高，但是当表面具有较高的平坦性时，能够容易地满足曝光条件的高的要求。注意，上述算术平均粗糙度例如可以在10平方微米的区域中进行测量。
绝缘层202对应于上述任何实施方式中的绝缘层138，并且用作基底。其详细内容可以参照任何上述实施方式。注意，还可以采用不设置绝缘层202的结构。
氧化物半导体层206对应于任何上述实施方式中的氧化物半导体层144。至于可以使用的材料、制造方法等的详细内容可以参照任何上述实施方式。
在本实施方式中，利用使用In-Ga-Zn-O类金属氧化物靶材的溅射法形成具有非晶结构的氧化物半导体层206。
接着，利用使用掩模的蚀刻等的方法处理氧化物半导体层206，以形成岛状的氧化物半导体层206a。
作为氧化物半导体层206的蚀刻方法，既可以使用干蚀刻也可以使用湿蚀刻。当然，也可以组合干蚀刻和湿蚀刻而使用。根据材料适当地设定蚀刻条件(蚀刻气体、蚀刻液、蚀刻时间、以及温度等)，以将氧化物半导体层蚀刻成所希望的形状。
干蚀刻所使用的蚀刻气体的例子是含有氯的气体(氯类气体，例如氯(Cl2)、三氯化硼(BCl3)、四氯化硅(SiCl4)、或四氯化碳(CCl4)等)。另外，还可以使用含有氟的气体(氟类气体，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NE3)、或三氟甲烷(CHF3)等)、溴化氢(HBr)、氧(O2)或对任何这些气体添加了氦(He)或氩(Ar)等的气体等。
作为干蚀刻法，可以使用平行平板型RIE(反应性离子蚀刻)法或ICP(感应耦合等离子体)蚀刻法。适当地设定蚀刻条件(例如，施加到线圈形电极的电力的量、施加到对象侧的电极的电力的量、对象侧的电极温度等)，以将氧化物半导体层蚀刻成所希望的形状。
作为用于湿蚀刻的蚀刻剂，可以使用磷酸、醋酸以及硝酸等的混合溶液。另外，还可以使用ITO07N(日本关东化学公司制造)等的蚀刻液。
优选以氧化物半导体层206a的端部成为锥形形状的方式对氧化物半导体层206a进行蚀刻。这里，锥形角例如优选为30度以上60度以下。注意，“锥形角”是指：当从垂直于具有锥形形状的层的截面(垂直于对象的表面的面)的方向观察时，该具有锥形形状的层(例如氧化物半导体层206a)的侧面与底面形成的倾斜角。以氧化物半导体层206a的端部形成为锥形形状的方式进行蚀刻，由此可以提高之后形成的源电极或漏电极208a和源电极或漏电极208b的覆盖性，并防止断裂。
之后，优选对氧化物半导体层206a进行热处理(第一热处理)。通过该第一热处理，可以去除氧化物半导体层206a中包含的过量的氢(包括水及羟基)从而改善氧化物半导体层的结构，并且降低能隙中的缺陷能级。其详细内容可以参照上述实施方式。另外，在如这里所述那样在蚀刻之后进行热处理(第一热处理)的情况下，即便当使用湿蚀刻时，也可以在蚀刻速率高的状态下进行蚀刻，由此具有可以缩短蚀刻所需要的时间的优势。
注意，也可以对未处理为岛状的氧化物半导体层206a的氧化物半导体层206进行第一热处理。在此情况下，在第一热处理之后，将对象200从加热装置中取出并进行光刻工序。
上述热处理(第一热处理)由于具有去除氢、水等的效果，所以也可以将该热处理称为脱水化处理或脱氢化处理等。例如，可以在形成氧化物半导体层之后、在氧化物半导体层206a上形成源电极及漏电极之后、或形成栅极绝缘层之后等进行该脱水化处理或脱氢化处理。该脱水化处理或脱氢化处理可以进行一次或多次。
接着，以接触氧化物半导体层206a的方式形成导电层。对导电层进行选择性蚀刻以形成源电极或漏电极208a及源电极或漏电极208b(参照图7B)。对于导电层、源电极或漏电极208a及源电极或漏电极208b等的详细内容，可以参照任何上述实施方式中关于导电层、源电极或漏电极等的描述。
接着，形成接触于氧化物半导体层206a的一部分的栅极绝缘层212(参照图7C)。对于栅极绝缘层212的详细内容，可以参照任何上述实施方式中的关于栅极绝缘层等的描述。
在形成栅极绝缘层212之后，优选在惰性气体气氛下或氧气氛下进行第二热处理。对于第二热处理的详细内容可以参照上述实施方式。
注意，在本实施方式中，在形成栅极绝缘层212之后进行第二热处理，第二热处理的时机不限定于此。例如，也可以在形成栅电极之后进行第二热处理。
接着，在栅极绝缘层212上的与氧化物半导体层206a重叠的区域形成栅电极214(参照图7D)。通过在栅极绝缘层212上形成导电层之后，对该导电层进行选择性蚀刻的方式，可以形成栅电极214。对于栅电极214的详细内容，可以参照上述实施方式。注意，还可以在形成栅电极214时形成任何上述实施方式中的电容器的电极。
接着，在栅极绝缘层212及栅电极214上形成层间绝缘层216及层间绝缘层218(参照图7E)。对于其详细内容，可以参照上述实施方式。此外，也可以使用不设置层间绝缘层的结构。
通过上述工序，完成使用高纯度化的具有非晶结构的氧化物半导体层206a的晶体管250(参照图7E)。注意，根据热处理的条件，有时在氧化物半导体层206a中可以存在极少量的结晶成分。
通过使用高纯度化而变为本征的氧化物半导体层206a，可以充分地降低晶体管的截止电流。并且，通过使用这种晶体管，可以获得能够在极长期间内存储所存储的数据的半导体装置。
注意，在本实施方式中，对源电极及漏电极的下部与氧化物半导体层的上部彼此接触的顶栅型的晶体管进行了描述，但是可以应用本实施方式的结构的晶体管不局限于此。例如，也可以将本实施方式的结构的一部分应用于顶栅型晶体管中的源电极及漏电极的上部与氧化物半导体层的下部彼此接触的结构(图2A和2B、或者图4A、图4B和图4C所示的结构等)。备选地，也可以将本实施方式的结构的一部分应用于：底栅型晶体管中的源电极及漏电极的下部与氧化物半导体层的上部彼此接触的结构；或底栅型晶体管中的源电极及漏电极的上部与氧化物半导体层的下部彼此接触的结构等。也就是说，根据本实施方式，可以实现具有非晶结构的氧化物半导体的各种各样的晶体管。
本实施方式所述的结构、方法等可以与其他实施方式中所述的任何结构、方法等适当地组合。
实施方式4
在本实施方式中，将参照图8A至8E描述使用氧化物半导体的晶体管的制造方法。在本实施方式中，对如下情况进行详细说明：作为氧化物半导体层，使用包含结晶区域的第一氧化物半导体层及从第一氧化物半导体层的结晶区域进行结晶成长的第二氧化物半导体层。可以使用该晶体管代替任何上述实施方式中的晶体管162等。根据本实施方式的晶体管的结构与根据任何上述实施方式中的晶体管的结构部分彼此相同。因此，在以下主要对其不同之处进行描述。
注意，当仅通过第一氧化物半导体层就能获得所需要的厚度时，不需要第二氧化物半导体层。另外，在以下描述顶栅型的晶体管的例子，但是晶体管的结构不局限于顶栅型结构。
首先，在对象300上形成绝缘层302。然后，在绝缘层302上形成第一氧化物半导体层，并利用第一热处理使至少包括第一氧化物半导体层表面的区域晶化，以形成第一氧化物半导体层304(参照图8A)。
对于对象300的详细内容(对象的表面等的详细说明)，可以参照上述实施方式。
绝缘层302用作基底。对于绝缘层302的详细内容，可以参照任何上述实施方式。注意，可以采用不设置绝缘层302的结构。
第一氧化物半导体层可以与上述实施方式中的氧化物半导体层类似的方式形成。所以，对于第一氧化物半导体层及其制造方法的详细内容，可以参照任何上述实施方式。注意，在本实施方式中，为了利用第一热处理有意地使第一氧化物半导体层晶化，优选使用易于晶化的氧化物半导体形成第一氧化物半导体层。作为这样的氧化物半导体，例如给出ZnO等。作为In-Ga-Zn-O类氧化物半导体，例如Zn浓度高的易于晶化，对于此目的，优选使用金属元素(In、Ga及Zn)中Zn的比例为60atom％以上的In-Ga-Zn-O类氧化物半导体。另外，第一氧化物半导体层的厚度优选设定为1nm以上10nm以下。在本实施方式中作为一个例子将厚度设定为3nm。注意，由于根据使用的氧化物半导体材料及半导体装置的用途等第一氧化物半导体层的合适的厚度不同，所以可以根据材料、用途等确定合适的厚度。
将第一热处理的温度设定为550℃以上850℃以下，优选设定为600℃以上750℃以下。另外，热处理的时间长度优选为1分钟以上24小时以下。注意，根据氧化物半导体的种类等，热处理的温度及热处理的时间长度不同。
另外，第一热处理的气氛优选为不含有氢或水等的气氛。例如，可以采用水被充分地去除的氮气氛、氧气氛、或稀有气体(氦、氖、氩等)气氛。
作为可使用的热处理装置，除了电炉之外，还可以使用利用被加热的气体等的介质的热传导或热辐射来加热对象的装置。例如，可以使用LRTA(Lamp Rapid ThermalAnneal：灯快速热退火)装置或GRTA(Gas Rapid Thermal Anneal：气体快速热退火)装置等的RTA(Rapid Thermal Anneal：快速热退火)装置。LRTA装置是用于通过卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯或者高压汞灯等的灯发射的光(电磁波)辐射来加热对象的装置。GRTA装置是用于使用高温气体进行热处理的装置。作为气体，使用如氩等的稀有气体或如氮等的通过热处理不与对象产生反应的惰性气体。
通过上述第一热处理，至少包括第一氧化物半导体层的表面的区域被晶化。该结晶区域以从第一氧化物半导体层的表面向第一氧化物半导体层的内部进行结晶成长的方式形成。注意，该结晶区域有时含有平均厚度为1nm以上10nm以下的板状结晶。另外，该结晶区域有时含有其c轴在大致垂直于氧化物半导体层的表面的方向上取向的结晶。这里，“大致平行的方向”是指在平行方向±10度以内的方向，“大致垂直的方向”是指在垂直方向±10度以内的方向。
另外，优选在形成结晶区域时利用第一热处理去除第一氧化物半导体层中含有的氢(包括水及羟基)等。在进行氢等的去除的情况下，优选在纯度为6N(99.9999％)以上(即，杂质浓度为1ppm以下)的氮气氛、氧气氛、或稀有气体(氦、氖、氩等)气氛下进行第一热处理。更优选采用纯度为7N(99.99999％)以上(即，杂质浓度为0.1ppm以下)的气氛。可以在H2O浓度为20ppm以下的超干燥空气中，优选在H2O浓度为1ppm以下的超干燥空气中进行第一热处理。
另外，优选在形成结晶区域时利用第一热处理对第一氧化物半导体层供给氧。例如，通过使用氧气氛作为热处理的气氛，可以对第一氧化物半导体层供给氧。
在本实施方式中，第一热处理如下进行：通过在氮气氛下以700℃进行1个小时的热处理从氧化物半导体层中去除氢等之后，再将氮气氛换为氧气氛，以对第一氧化物半导体层的内部供给氧。注意，由于第一热处理的主要目的是形成结晶区域，所以可以单独进行用于去除氢等的处理及用于供给氧的处理。例如，在执行用于去除氢等的热处理及用于供给氧的处理之后，进行用于晶化的热处理。
通过该第一热处理，可以获得从其中氢(包括水及羟基)等被去除且向其供给氧的包含结晶区域的第一氧化物半导体层。
接着，在至少包括表面的区域中包含结晶区域的第一氧化物半导体层304上形成第二氧化物半导体层305(参照图8B)。注意，当仅通过第一氧化物半导体层304就能获得所需要的厚度时，不需要第二氧化物半导体层305。在这种情况下，可以省略有关第二氧化物半导体层305的工序。
第二氧化物半导体层305可以以与任何上述实施方式中的氧化物半导体层同样的方式形成。所以，对于第二氧化物半导体层305及其制造方法的详细内容，可以参照任何上述实施方式。注意，优选将第二氧化物半导体层305形成为厚于第一氧化物半导体层304。优选以第一氧化物半导体层304与第二氧化物半导体层305的总厚度为1nm以上50nm以下，优选为1nm以上10nm以下的方式形成第二氧化物半导体层305。在本实施方式中，作为一个例子将厚度设定为7nm。注意，由于根据所使用的氧化物半导体材料及半导体装置的用途等第二氧化物半导体层的合适的厚度不同，所以可以根据材料、用途等选择合适地确定该厚度。
作为第二氧化物半导体层305，优选采用其主要成分与第一氧化物半导体层304相同且晶化后其晶格常数接近第一氧化物半导体层304的晶格常数的材料(晶格失配度为1％以下)。这是由于以下缘故：当使用这样的材料时，在第二氧化物半导体层305的晶化中，易于进行使用第一氧化物半导体层304的结晶区域为晶种的结晶成长。再者，在使用包含相同主要成分的材料的情况下，能获得良好的界面性质或电特性。
注意，当能够通过晶化获得所希望的膜质时，也可以使用包含不同的主要成分的材料形成第二氧化物半导体层305。
接着，对第二氧化物半导体层305进行第二热处理，来引起使用第一氧化物半导体层304的结晶区域作为晶种的结晶成长以形成第二氧化物半导体层306(参照图8C)。在不形成第二氧化物半导体层305的情况下可以省略该工序。
将第二热处理的温度设定为550℃以上850℃以下，优选为600℃以上750℃以下。第二热处理的时间长度为1分钟以上100小时以下，优选为5小时以上20小时以下，典型地为10小时。注意，在第二热处理中，也优选热处理气氛中不含有氢或水等。
热处理的气氛的详细说明及效果与第一热处理的那些类似。另外，可以使用的热处理装置也与第一热处理中的装置类似。例如，通过在第二热处理的升温时将炉的内部设定为氮气氛，而在进行冷却时将炉的内部设定为氧气氛，从而可以在氮气氛下去除氢等并在氧气氛下进行氧的供给。
通过进行如上述那样的第二热处理，可以使结晶成长由形成于第一氧化物半导体层304中的结晶区域一直进行至第二氧化物半导体层305整体，从而可以形成第二氧化物半导体层306。另外，可以形成从其中去除了氢(包括水及羟基)等且向其供给氧的第二氧化物半导体层306。此外，通过第二热处理，可以提高第一氧化物半导体层304的结晶区域的取向。
在将In-Ga-Zn-O类氧化物半导体材料用于第二氧化物半导体层306的情况下，第二氧化物半导体层306可以包含以InGaO3(ZnO)m(m不限于自然数)表示的结晶、以In2Ga2ZnO7(In∶Ga∶Zn∶O＝2∶2∶1∶7[原子比])表示的结晶等。通过第二热处理，将这种结晶以其c轴处于大致垂直于第二氧化物半导体层306的表面的方向的方式取向。
在此，上述结晶具有与a轴(a-axis)以及b轴(b-axis)平行的层的分层结构。另外，每个层含有In、Ga、或Zn。具体地说，上述结晶具有将含有In的层和不含有In的层(含有Ga或Zn的层)在c轴方向上层叠的结构。
在In-Ga-Zn-O类氧化物半导体结晶中，含有In的层的面内方向，即与a轴以及b轴平行的方向的导电性是良好的。这是因为在In-Ga-Zn-O类氧化物半导体结晶中导电性主要由In控制的事实，一个In原子的5s轨道与相邻的In原子的5s轨道重叠的事实，从而形成载流子路径(carrier path)等的缘故。
另外，当在第一氧化物半导体层304与绝缘层302之间的界面附近中包含非晶区域的情况下，第二热处理有时可以引起结晶成长从形成在第一氧化物半导体层304的表面上的结晶区域向第一氧化物半导体层304的底面进行，而使该非晶区域晶化。注意，根据用于形成绝缘层302的材料、热处理的条件等，可以保留该非晶区域。
在使用包含相同的主要成分的氧化物半导体材料形成第一氧化物半导体层304和第二氧化物半导体层305的情况下，如图8C所示，有时第一氧化物半导体层304和第二氧化物半导体层306具有同一结晶结构。由此，虽然在图8C中以虚线表示第一氧化物半导体层304和第二氧化物半导体层306之间的边界，但是有时由于不能辨别，所以有时可以将第一氧化物半导体层304和第二氧化物半导体层306看作为同一层。
接着，通过使用掩模的蚀刻等的方法来处理第一氧化物半导体层304和第二氧化物半导体层306，从而形成岛状的第一氧化物半导体层304a和岛状的第二氧化物半导体层306a(参照图8D)。注意，这里在第二热处理之后进行形成岛状的氧化物半导体层的处理，但是也可以在形成岛状的氧化物半导体的处理之后进行第二热处理。在这种情况下，即使当使用湿蚀刻使，也可以在蚀刻速率高的状态下进行蚀刻，由此具有可以缩短蚀刻所需要的时间的优势。
作为用于蚀刻第一氧化物半导体层304和第二氧化物半导体层306的方法，既可以使用干蚀刻也可以使用湿蚀刻。当然，也可以组合干蚀刻和湿蚀刻而使用。根据材料适当地设定蚀刻条件(例如，蚀刻气体、蚀刻液、蚀刻时间、温度等)，以将氧化物半导体层蚀刻成所希望的形状。第一氧化物半导体层304和第二氧化物半导体层306的蚀刻可以与任何上述实施方式中的氧化物半导体层的蚀刻同样地进行。对于其详细内容，可以参照任何上述实施方式。
注意，优选氧化物半导体层中的待成为沟道形成区域的区域具有平坦化表面。例如，在第二氧化物半导体层306中的与栅电极重叠的区域(沟道形成区域)中，第二氧化物半导体层306的表面的高低差(P-V)为1nm以下(优选为0.5nm以下)。注意，上述高低差例如可以在10平方微米的区域中进行测量。
接着，以接触第二氧化物半导体层306a的方式形成导电层。然后，对该导电层进行选择性蚀刻来形成源电极或漏电极308a及源电极或漏电极308b(参照图8D)。对于其详细内容，可以参照任何上述实施方式。
注意，在图8D所示的工序中，有时第一氧化物半导体层304a或第二氧化物半导体层306a中的接触于源电极或漏电极308a和源电极或漏电极308b的结晶区域成为非晶。由此，第一氧化物半导体层304a和第二氧化物半导体层306a的所有区域不一定部晶化。
接着，形成接触于第二氧化物半导体层306a的一部分的栅极绝缘层312。对于其详细内容，可以参照任何上述实施方式。然后，在栅极绝缘层312上的与第一氧化物半导体层304a以及第二氧化物半导体层306a重叠的区域中形成栅电极314。接着，在栅极绝缘层312和栅电极314上形成层间绝缘层316和层间绝缘层318(参照图8E)。对于其详细内容，可以参照任何上述实施方式。
优选在形成栅极绝缘层312之后，在惰性气体气氛下或氧气氛下进行第三热处理。第三热处理的温度设定为200℃以上且450℃以下，优选为250℃以上且350℃以下。例如，可以在包含氧的气氛下以250℃进行1个小时的热处理。第三热处理可以降低晶体管的电特性的变动。另外，在栅极绝缘层312是包含氧的绝缘层的情况下，也可以对第二氧化物半导体层306a供给氧。
注意，在本实施方式中，在形成栅极绝缘层312之后进行第三热处理，但是第三热处理的时机不局限于此。另外，在通过例如第二热处理等的另一处理对第二氧化物半导体层306a供给氧的情况下，可以省略第三热处理。
通过以上工序，完成使用第一氧化物半导体层304a和第二氧化物半导体层306a的晶体管350(参照图8E)。
通过使用被高纯度化而变为本征的第一氧化物半导体层304a和第二氧化物半导体层306a，可以充分降低晶体管的截止电流。并且，通过使用这种晶体管，可以得到可以极长时间地存储所存储的数据的半导体装置。
注意，在本实施方式中，描述了顶栅型的晶体管中源电极及漏电极的下部与氧化物半导体层的上部彼此接触的结构进行描述，但是可以应用本实施方式的结构的晶体管不局限于此。例如，也可以将本实施方式的结构的一部分应用于顶栅型晶体管中的源电极及漏电极的上部与氧化物半导体层的下部彼此接触的结构(图2A和2B、图4A、图4B和图4C所示的结构等)。备选地，也可以将本实施方式的结构的一部分应用于：底栅型晶体管中的源电极及漏电极的下部与氧化物半导体层的上部彼此接触的结构；底栅型晶体管中的源电极及漏电极的上部与氧化物半导体层的下部的彼此接触的结构等。也就是说，根据本实施方式，可以实现包括具有结晶区域的氧化物半导体层的各种各样的晶体管。
再者，在本实施方式中，作为氧化物半导体层，使用包含结晶区域的第一氧化物半导体层304a和从第一氧化物半导体层304a的结晶区域的结晶成长形成的第二氧化物半导体层306a，所以可以提高场效应迁移率，并且可以实现具有良好的电特性的晶体管。例如，可以实现场效应迁移率μ＞100cm2/V·s。由此，也可以将上述晶体管应用于要求高操作速度的各种逻辑电路。
本实施方式所述的结构、方法等可以与其他实施方式所述的任何结构、方法等适当地组合。
实施方式5
在本实施方式中，将参照图9A至9E对使用氧化物半导体的晶体管的制造方法进行描述。可以使用该晶体管代替任何上述实施方式中的晶体管162等。根据本实施方式的晶体管的结构与根据任何上述实施方式中的晶体管的结构彼此部分相同。所以，以下主要对其不同之处进行描述。另外，在以下以顶栅型晶体管为例子进行描述，但是晶体管的结构不局限于顶栅型结构。
首先，在对象400上形成绝缘层402。然后，在绝缘层402上形成氧化物半导体层406(参照图9A)。对于其详细内容，可以参照任何上述实施方式。
接着，通过例如使用掩模的蚀刻等的方法来处理氧化物半导体层406，以形成岛状的氧化物半导体层406a。以覆盖该氧化物半导体层406a的方式形成导电层408和绝缘层410(参照图9B)。注意，绝缘层410不是必要的部件，但是其在对后面形成的源电极和漏电极的侧面选择性进行氧化方面是有效的。另外，绝缘层410在降低形成于栅电极和源电极之间以及栅电极和漏电极之间的电容方面也是有效的。
对于岛状的氧化物半导体层406a的形成和热处理等的详细内容，可以参照任何上述实施方式。对于导电层408的详细内容，可以参照任何上述实施方式。
可以通过CVD法或溅射法等来形成绝缘层410。另外，优选以包含氧化硅、氮化硅、氧氮化硅、氧化铝、氧化铪、氧化钽等的方式形成绝缘层410。注意，绝缘层410可以具有单层结构或分层结构。对绝缘层410的厚度没有特别的限制。例如可以将厚度设定为10nm以上且200nm以下。
接着，对导电层408和绝缘层410进行选择性蚀刻来形成源电极或漏电极408a、源电极或漏电极408b、绝缘层410a以及绝缘层410b(参照图9C)。详细内容与任何上述实施方式中的源电极或漏电极的形成工序类似。注意，例如铝、钛、钼以及铜等的材料适合于后面进行的等离子体氧化处理，并且适合用作源电极或漏电极408a、源电极或漏电极408b等的材料。
接着，进行用于对氧化物半导体层406a供给氧的氧化处理(参照图9D)。通过该氧化处理，在源电极或漏电极408a的一部分(尤其是对应于其侧面的部分)中形成氧化区域411a，并且在源电极或漏电极408b的一部分(尤其是对应于其侧面的部分)中形成氧化区域411b(参照图9D)。另外，通过该氧化处理，在源电极或漏电极408a以及源电极或漏电极408b的外围部中也形成氧化区域。
优选进行使用由微波(300MHz至300GHz)激发的使用氧等离子体的氧化处理，其可以称作等离子体氧化处理。这是因为通过由微波激发等离子体，实现高密度等离子体，并且可以充分降低对氧化物半导体层406a的损伤的缘故。
具体地说，例如可以在300MHz至300GHz(典型为2.45GHz)的频率，在50Pa至5000Pa(典型为500Pa)的压力下，在对象的温度为200℃至400℃(典型为300℃)下，使用氧和氩的混合气体，进行上述处理。
通过上述氧化处理，对氧化物半导体层406a供给氧。所以可以充分降低对氧化物半导体层406a的损伤，并且可以降低起因于氧缺乏的能隙中的缺陷能级。换言之，可以进一步提高氧化物半导体层406a的特性。
注意，不局限于使用微波的等离子体氧化处理，可以使用任何其他使能充分降低对氧化物半导体层406a的损伤，并且对氧化物半导体层406a供给氧的方法。例如，可以使用包含氧的气氛下的例如热处理等的方法。
可以与氧化处理组合进行用于从氧化物半导体层406a去除水、氢等的处理。在这种情况下，例如可以进行使用氮、氩等的气体的等离子体处理。
注意，当晶体管450被微型化时(例如，当沟道长度小于1000nm时)，通过该氧化处理形成的氧化区域411a和氧化区域411b特别有效。随着晶体管的微型化，栅极绝缘层要求具有更小厚度。设置该氧化区域的原因是，氧化区域可以防止因栅极绝缘层的厚度降低、覆盖缺陷等而可能发生的栅电极和源电极或漏电极之间的短路。注意，氧化区域在具有5nm以上(优选为10nm以上)的厚度时充分有效。
从改善绝缘层402的露出部分的膜质的观点来看，该氧化处理也是有效的。
注意，在绝缘层410a和绝缘层410b具有防止源电极或漏电极408a和源电极或漏电极408b的上部的氧化的作用上来看，绝缘层410a和绝缘层410b是重要的。这是因为在残留用于蚀刻的掩模的情况下进行上述等离子体处理有很大的困难的缘故。
接着，在不暴露于大气的情况下，形成接触于氧化物半导体层406a的一部分的栅极绝缘层412。然后，在栅极绝缘层412上的与氧化物半导体层406a重叠的区域中形成栅电极414，并且在栅极绝缘层412和栅电极414上形成层间绝缘层416和层间绝缘层418(参照图9E)。对于其详细内容，可以参照任何上述实施方式。
通过以上工序，完成使用氧化物半导体的晶体管450。
在本实施方式中，通过对氧化物半导体层406a进行氧等离子体处理，来对氧化物半导体层406a供给氧。由此，晶体管450的具有更好特性。另外，对应于源电极或漏电极的侧面的区域被氧化，所以可以防止因栅极绝缘层的厚度降低而可能发生的栅电极和源电极(或者漏电极)之间的短路。另外，可以由氧化区域411a和氧化区域411b形成适当的偏移区域，所以也可以使从氧化物半导体到与源电极(或者漏电极)的界面的电场的改变。
另外，通过将绝缘层设置在源电极和漏电极上，可以降低源电极和栅电极之间以及漏电极和栅电极之间形成的电容(寄生电容)，并且可以实现进一步的高速操作。
注意，在本实施方式中，虽然对在顶栅型的晶体管中源电极及漏电极的下部与氧化物半导体层的上部彼此接触的结构进行了描述，但是可以应用本实施方式的结构的晶体管不局限于此。例如，也可以将本实施方式的结构的一部分应用于底栅型晶体管中的源电极及漏电极的下部与氧化物半导体层的上部彼此接触的结构。也就是说，根据本实施方式，可以实现包括被供给氧的氧化物半导体、包含氧化区域的电极等的各种各样的晶体管。
本实施方式所述的结构、方法等可以与其他实施方式中所述的任何结构、方法等适当地组合。
实施方式6
在本实施方式中，参照图10A至10H及图2A对使用氧化物半导体以外的半导体材料的半导体装置的制造方法，具体而言，对图2A的下部的晶体管170的制造方法进行描述。
首先，准备包含半导体材料的衬底100(参照图10A)。作为包含半导体材料的衬底100可以使用硅或碳化硅等形成的单晶半导体衬底或多晶半导体衬底、使用硅锗等形成的化合物半导体衬底、或SOI衬底等。这里，描述了使用单晶硅衬底作为包含半导体材料的衬底100的例子。注意，一般来说，术语“SOI衬底”是指在绝缘表面上设置有硅层的衬底。在本说明书等中，术语“SOI衬底”在其类别中还包含在绝缘表面上设置有使用硅以外的材料形成的半导体层的衬底。也就是说，“SOI衬底”所包含的半导体层不局限于硅层。SOI衬底的例子包括在玻璃衬底等绝缘衬底上具有半导体层的衬底，其中在半导体层和绝缘衬底之间有绝缘层。
在衬底100上形成保护层102，该保护膜102成为用来形成元件分离绝缘层的掩模(参照图10A)。作为保护层102，例如可以使用以氧化硅、氮化硅、氧氮化硅等形成的绝缘层。注意，在该工序的前后，为了控制晶体管的阈值电压，也可以对衬底100添加赋予n型导电性的杂质元素或赋予p型导电性的杂质元素。当衬底100中含有的半导体材料为硅时，作为赋予n型导电性的杂质，可以使用磷或砷等。此外，作为赋予p型导电性的杂质，例如可以使用硼、铝、镓等。
接着，将上述保护层102用作掩模来进行蚀刻，以去除不被保护层102覆盖的区域(即露出的区域)的衬底100的一部分。由此，形成与其他的半导体区域分离的半导体区域104(参照图10B)。作为该蚀刻，优选使用干蚀刻，但是也可以进行湿蚀刻。可以根据待蚀刻的层的材料适当地选择蚀刻气体及蚀刻液。
接着，以覆盖半导体区域104的方式形成绝缘层，并通过选择性地去除与半导体区域104重叠的区域的绝缘层，来形成元件分离绝缘层106(参照图10B)。该绝缘层使用氧化硅、氮化硅、氧氮化硅等形成。作为去除绝缘层的方法，可以使用如CMP等抛光处理和蚀刻处理的任一种。注意，在形成半导体区域104之后或在形成元件分离绝缘层106之后，去除上述保护层102。
接着，在半导体区域104上形成绝缘层，并在该绝缘层上形成包含导电材料的层。
绝缘层待成为后面的栅极绝缘层，其优选采用通过CVD法或溅射法等获得的使用包含氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪(HfSixOy(x＞0、y＞0))、添加有氮的硅酸铪(HfSixOyNz(x＞0、y＞0、z＞0))、添加有氮的铝酸铪(HfAlxOyNz(x＞0、y＞0、z＞0))等的膜的单层结构或分层结构。备选地，也可以用通过高密度等离子体处理或热氧化处理使半导体区域104的表面氧化或氮化的方式，来形成上述绝缘层。例如，可以使用如He、Ar、Kr、Xe等稀有气体、氧、氧化氮、氨、氮、或氢等的混合气体来进行高密度等离子体处理。绝缘层的厚度，例如可以为1nm以上且100nm以下，优选为10nm以上50nm以下。
可以使用铝、铜、钛、钽、钨等的金属材料形成包含导电材料的层。另外，可以通过使用如多晶硅等的半导体材料形成包含导电材料的层。对用于包含导电材料的层的形成方法也没有特别的限制，可以使用蒸镀法、CVD法、溅射法和旋涂法等各种成膜方法。注意，在本实施方式中，描述了使用金属材料形成包含导电材料的层的情况的例子。
然后，通过对绝缘层及包含导电材料的层进行选择性的蚀刻，来形成栅极绝缘层108及栅电极110(参照图10C)。
接着，形成覆盖栅电极110的绝缘层112(参照图10C)。然后，对半导体区域104添加磷(P)或砷(As)等，以形成具有浅的结深的杂质区域114(参照图10C)。注意，这里，为了形成n沟道型晶体管而添加了磷或砷，但是，在形成p沟道型晶体管的情况下，可以添加硼(B)或铝(Al)等杂质元素。由于上述杂质区域114的形成，在半导体区域104中的栅极绝缘层108下形成了沟道形成区域116(参照图10C)。这里，可以适当地设定添加杂质的浓度，当半导体元件被高度微型化时，优选提高该浓度。这里采用在形成绝缘层112之后形成杂质区域114的工序，备选地也可以在形成杂质区域114之后形成绝缘层112。
接着，形成侧壁绝缘层118(参照图10D)。以覆盖绝缘层112的方式形成绝缘层，然后通过对该绝缘层进行各向异性高的蚀刻，由此可以以自对准的方式形成侧壁绝缘层118。此时，优选对绝缘层112进行部分蚀刻以使栅电极110的顶面及杂质区域114的顶面露出。注意，有时为了实现高集成化等而不设置侧壁绝缘层118。
接着，以覆盖栅电极110、杂质区域114和侧壁绝缘层118等的方式形成绝缘层。然后，通过将磷(P)或砷(As)等添加到接触于杂质区域114的区域，来形成高浓度杂质区域120(参照图10E)。然后，去除上述绝缘层，并以覆盖栅电极110、侧壁绝缘层118及高浓度杂质区域120等的方式形成金属层122(参照图10E)。该金属层122可以使用真空蒸镀法、溅射法和旋涂法等的各种成膜方法形成。优选使用能够通过与包含于半导体区域104的半导体材料起反应而成为低电阻的金属化合物的金属材料形成金属层122。上述金属材料的例子有钛、钽、钨、镍、钴、铂等。
接着，进行热处理，使上述金属层122与半导体材料发生反应。由此，形成接触于高浓度杂质区域120的金属化合物区域124(参照图10F)。注意，当使用多晶硅等形成栅电极110时，在栅电极110中的与金属层122接触的部分也形成金属化合物区域。
作为上述热处理，例如可以使用利用闪光灯的照射。尽管当然也可以使用其他热处理方法，但是为了提高形成金属化合物时的化学反应的可控制性，优选使用可以实现在极短的时间内进行热处理的方法。注意，金属化合物区域通过金属材料与半导体材料的反应形成并具有充分高的导电性。通过形成该金属化合物区域，可以充分降低电阻，并可以提高元件特性。注意，在形成金属化合物区域124之后，去除金属层122。
接着，以覆盖通过上述工序形成的各部件的方式形成层间绝缘层126及层间绝缘层128(参照图10G)。层间绝缘层126和层间绝缘层128可以使用包含如氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽等的无机绝缘材料的材料形成。此外，也可以使用聚酰亚胺或丙烯酸树脂等有机绝缘材料形成层间绝缘层126及层间绝缘层128。注意，虽然这里采用层间绝缘层126与层间绝缘层128的分层结构，但是所公开的发明的一个实施方式不局限于此。还可以采用单层结构或三层以上的叠层结构。在形成层间绝缘层128之后，优选通过CMP或蚀刻等以使层间绝缘层128的表面平坦化。
然后，在上述层间绝缘层126、128中形成到达金属化合物区域124的开口，并在该开口中形成源电极或漏电极130a及源电极或漏电极130b(参照图10H)。例如，可以用在包括开口的区域中利用PVD法或CVD法等形成导电层等，然后利用蚀刻或CMP等去除上述导电层的一部分的方式，来形成源电极或漏电极130a及源电极或漏电极130b。
具体而言，例如可以采用以下方法，其中：在包括开口的区域中利用PVD法形成薄的钛膜，并且利用CVD法形成薄的氮化钛膜，之后以嵌入开口的方式形成钨膜。这里，利用PVD法形成的钛膜具有使在其上形成有钛膜的表面上形成的氧化膜(自然氧化膜等)还原而降低与下部电极(这里为金属化合物区域124)的接触电阻的功能。在形成钛膜之后形成的氮化钛膜具有抑制导电材料扩散的阻挡功能。还可以在钛或氮化钛等形成阻挡膜之后，利用镀法形成铜膜。
注意，在通过去除上述导电层的一部分形成源电极或漏电极130a及源电极或漏电极130b的情况下，优选以源电极或漏电极130a及源电极或漏电极130b的表面平坦化的方式进行该工序。例如，当在包含开口的区域中形成薄的钛膜或薄的氮化钛膜，然后以嵌入开口的方式形成钨膜时，通过之后的CMP可以去除多余的钨膜、多余的钛膜或多余的氮化钛膜等并且提高其表面的平坦性。以此方式，对包含源电极或漏电极130a及源电极或漏电极130b的表面进行平坦化，以便可以在之后的工序中形成优良的电极、线、绝缘层及半导体层等。
注意，虽然在这里仅示出接触于金属化合物区域124的源电极或漏电极130a及源电极或漏电极130b，但是也可以在该工序中形成接触于栅电极110的电极等。对可以用作源电极或漏电极130a及源电极或漏电极130b的材料没有特别的限制，可以使用各种导电材料。例如，可以使用钼、钛、铬、钽、钨、铝、铜、钕或钪等导电材料。注意，考虑到之后进行的热处理，优选使用具有足够高的耐热性以耐受热处理的材料形成源电极或漏电极130a及源电极或漏电极130b。
通过上述工序，形成使用包含半导体材料的衬底100的晶体管170(参照图10H)。由于使用氧化物半导体以外的材料的晶体管170能够进行以高速操作，所以可以使用该晶体管形成逻辑电路(也称为算术电路)等。此外，还可以将该晶体管用于用来驱动上述实施方式所述的存储电路的驱动电路等。
注意，还可以在上述工序之后形成电极、线或绝缘层等。当线具有包含层间绝缘层及导电层的分层结构的多层结构时，可以提供高集成化的半导体装置。
例如，可以在上述工序之后形成绝缘层138并在绝缘层138中形成开口。再者，还可以在该开口中形成与源电极或漏电极130a连接的电极142c及与源电极或漏电极130b连接的电极142d(参照图2A)。
本实施方式所述的结构和方法等可以与其他实施方式所述的任何结构和方法等适当地组合。
实施方式7
在本实施方式中，参照图11A至11H及图12A至12H对使用氧化物半导体以外的半导体材料的半导体装置的制造方法，具体而言，对图2B的下部的晶体管570的制造方法进行描述。以下，首先参照图11A至11H对在基底衬底上设置有单晶半导体层的SOI衬底的制造方法进行描述，然后，参照图12A至12H对使用该SOI衬底的晶体管的制造方法进行描述。
<SOI衬底的制造方法>
首先，准备基底衬底500(参照图11A)。作为基底衬底500可以使用由绝缘体形成的衬底。其具体例子如下：如铝硅酸盐玻璃衬底、铝硼硅酸盐玻璃衬底、钡硼硅酸盐玻璃衬底等用于电子工业的各种玻璃衬底、石英衬底、陶瓷衬底、蓝宝石衬底。另外，也可以使用包含氮化硅和氧化铝为其主要成分的热膨胀系数接近于硅的陶瓷衬底。
备选地，作为基底衬底500可以使用单晶硅衬底、单晶锗衬底等半导体衬底。由于与使用玻璃衬底等的情况相比，使用这样的半导体衬底作为基底衬底500的情况下的热处理的温度上限可以提高，所以更容易获得优质的SOI衬底。这里，作为半导体衬底，可以使用太阳能级硅(SOG-Si：Solar Grade Silicon)衬底等。备选地，还可以使用多晶半导体衬底。与使用单晶硅衬底等的情况相比，使用SOG-Si衬底或多晶半导体衬底等的情况可以抑制制造成本。
注意，在本实施方式中，对使用玻璃衬底作为基底衬底500的情况进行描述。当使用廉价的能够具有较大的尺寸的玻璃衬底作为基底衬底500时，可以实现成本降低。
优选预先对基底衬底500的表面进行清洗。具体而言，使用盐酸/过氧化氢混合液(HPM)、硫酸/过氧化氢混合液(SPM)、氨水过氧化氢混合液(APM)、稀氢氟酸(DHF)、FPM(氢氟酸和过氧化氢水以及纯水的混合液)等对基底衬底500进行超声波清洗。通过进行该清洗处理，可以提高基底衬底500的表面平坦性并可以去除残留在基底衬底500表面上的研磨粒子等。
接着，在基底衬底500的表面上形成含有氮的层502(例如，含有氮化硅(SiNx)膜或氮氧化硅膜(SiNxOy(x＞y)膜)等的含有氮的绝缘膜的层)(参照图11B)。含有氮的层502可以使用CVD法、溅射法等形成。
在本实施方式中形成的含有氮的层502对应于后面用来接合单晶半导体层的层(接合层)。另外，含有氮的层502还用作防止基底衬底中含有的钠(Na)等杂质扩散到单晶半导体层中的阻挡层。
如上所述，由于在本实施方式中将含有氮的层502用作接合层，所以优选以具有特定水平的表面平坦性的方式形成含有氮的层502。具体而言，将含有氮的层502形成为：其具有0.5nm以下的平均表面粗糙度(Ra，也称为算术平均粗糙度)，0.60nm以下的均方根表面粗糙度(Rms)，更优选的是，0.35nm以下的平均表面粗糙度，以及0.45nm以下的均方根表面粗糙度。注意，上述平均表面粗糙度可以在例如10平方微米的区域中进行测量。厚度处于10nm以上至200nm以下的范围内，优选为50nm以上至100nm以下的范围内。如上所述，通过提高表面的平坦性，可以防止单晶半导体层的接合缺陷。
接着，准备接合衬底。这里作为接合衬底使用单晶半导体衬底510(参照图11C)。注意，虽然在这里使用结晶性为单晶的衬底作为接合衬底，但是接合衬底的结晶性不必局限于单晶。
作为单晶半导体衬底510，例如可以使用如单晶硅衬底、单晶锗衬底、或单晶硅锗衬底等的使用第14族元素形成的单晶半导体衬底。此外，还可以使用用如砷化镓、磷化铟等的化合物半导体衬底。作为在市场上出售的硅衬底典型例子，有直径5英寸(125mm)，直径6英寸(150mm)，直径8英寸(200mm)，直径12英寸(300mm)，以及直径16英寸(400mm)的圆形硅衬底。注意，单晶半导体衬底510的形状不局限于圆形，以及单晶半导体衬底510还可以是处理为矩形等的衬底。另外，单晶半导体衬底510可以利用CZ(提拉)法或FZ(浮区)法形成。
在单晶半导体衬底510的表面上形成氧化膜512(参照图11D)。另外，从去除污染物的观点来看，优选在形成氧化膜512之前使用盐酸/过氧化氢混合液(HPM)、硫酸/过氧化氢混合液(SPM)、氨水过氧化氢混合液(APM)、稀氢氟酸(DHF)、FPM(氢氟酸和过氧化氢水以及纯水的混合液)等对单晶半导体衬底510的表面进行清洗。备选地，也可以通过交替喷出稀释的氢氟酸和臭氧水来清洗单晶半导体衬底510的表面。
例如，可以用氧化硅膜、氧氮化硅膜等的单层或叠层形成氧化膜512。作为用于氧化膜512的形成方法，可以使用热氧化法、CVD法或溅射法等。当使用CVD法形成氧化膜512时，优选使用四乙氧基硅烷(简称TEOS：化学式Si(OC2H5)4)等的有机硅烷形成氧化硅膜，以实现良好的接合。
在本实施方式中，通过对单晶半导体衬底510进行热氧化处理来形成氧化膜512(这里为SiOx膜)。热氧化处理优选在氧化气氛中添加卤素来进行。
例如，通过在添加有氯(Cl)的氧化气氛中对单晶半导体衬底510进行热氧化处理，由此可以形成通过氯氧化的氧化膜512。在这种情况下，氧化膜512成为含有氯原子的膜。通过利用该氯氧化，俘获外来杂质的重金属(例如，Fe、Cr、Ni、或Mo等)并且形成金属氯化物然后再将该金属氯化物去除到外部，由此可以降低单晶半导体衬底510的污染。此外，在与基底衬底500接合之后，来自基底衬底的Na等杂质被固定，由此可以防止单晶半导体衬底510的污染。
注意，氧化膜512所包含的卤素原子不局限于氯原子。也可以使氧化膜512中包含氟原子。作为使单晶半导体衬底510表面氟氧化的方法，例如可以使用以下方法：在将单晶半导体衬底510浸渍在HF溶液中之后在氧化气氛中经受热氧化处理；或者将NF3添加到氧化气氛中而进行热氧化处理：等等。
接着，由电场加速离子，对单晶半导体衬底510照射并进行添加这些离子，由此在单晶半导体衬底510的预定的深度中形成结晶结构受到损伤的脆化区域514(参照图11E)。
可以根据离子的动能、质量、电荷、或入射角等来控制形成脆化区域514的形成的深度。脆化区域514形成在与离子的平均侵入深度基本相同的深度的区域中。由此，可以根据离子的添加深度来调整从单晶半导体衬底510分离的单晶半导体层的厚度。例如，可以以使单晶半导体层的厚度大致成为10nm以上500nm以下，优选为50nm以上200nm以下的方式控制平均侵入深度。
可以用离子掺杂装置或离子注入装置进行上述离子照射处理。作为离子掺杂装置的代表例，有进行工艺气体的等离子体激发、并且用产生的所有离子种照射对象的非质量分离型装置。在该装置中，不对等离子体中的离子种进行质量分离而将其照射到对象。相对于此，离子注入装置是质量分离型装置。在离子注入装置中，对等离子体中的离子种进行质量分离，并用具有预定质量的离子种照射对象。
在本实施方式中，对使用离子掺杂装置将氢添加到单晶半导体衬底510的例子进行描述。作为源气体，使用包含氢的气体。至于用于照射的离子，优选将H3 +的比例设定为高。具体而言，相对于H+、H2 +、H3 +的总量，优选将H3 +的比例设定为50％以上(更优选为80％以上)。通过高的H3 +的比例，可以使离子照射的效率得到提高。
注意，添加的离子不局限于氢离子。也可以添加氦等的离子。此外，添加的离子不局限于一种离子，也可以添加多种离子。例如，在使用离子掺杂装置同时照射氢和氦的情况下，与在单独的工序中进行氢和氦的照射的情况相比可以减少工序数，并且可以抑制后面形成的单晶半导体层的表面粗糙度的增加。
注意，当使用离子掺杂装置形成脆化区域514时，也可以添加重金属，但是通过含有卤素原子的氧化膜512进行离子照射，可以防止由于这些重金属导致的对单晶半导体衬底510的污染。
接着，使基底衬底500和单晶半导体衬底510彼此对置，并使含有氮的层502的表面与氧化膜512彼此紧密接触。由此，可以彼此接合基底衬底500和单晶半导体衬底510(参照图11F)。
当进行接合时，优选对基底衬底500的一部分或单晶半导体衬底510的一部分施加0.001N/cm2以上100N/cm2以下，例如1N/cm2以上20N/cm2以下的压力。通过施加压力使接合面彼此接近而彼此紧密接触地放置时，在紧密接触的部分中产生含有氮的层502与氧化膜512之间的接合，并且接合自发性地扩展至几乎整个区。该接合在范德华力或氢键的作用下进行，并可以在室温下进行。
注意，在单晶半导体衬底510与基底衬底500彼此接合之前，优选彼此接合的表面经受表面处理。表面处理可以提高单晶半导体衬底510和基底衬底500之间的界面的接合强度。
作为表面处理，可以使用湿处理、干处理或湿处理与干处理的组合。备选地，可以使用湿处理与不同的湿处理的组合或可以使用干处理与不同的干处理的组合。
注意，在接合之后，可以进行热处理以增高接合强度。热处理在不使脆化区域514发生分离的温度(例如，室温以上且低于400℃的温度)进行。备选地，也可以在该范围内的温度加热含有氮的层502及氧化膜512并进行接合。可以使用如电阻加热炉等的加热炉、扩散炉RTA(快速热退火：Rapid Thermal Anneal)装置、微波加热装置等进行上述热处理。另外，上述温度条件只是一个例子，并且所公开的发明的一个实施方式不应被解释为限定于此例子。
接着，进行热处理用于使单晶半导体衬底510在脆化区域进行分离，从而在基底衬底500上形成单晶半导体层516，其中含有氮的层502及氧化膜512置于其间(参照图11G)。
注意，优选使进行上述分离时的热处理的温度尽可能地低。这是因为进行分离时的温度低，则能够抑制单晶半导体层516的表面上的粗糙度的产生的缘故。具体而言，进行上述分离时的热处理的温度可以为300℃以上600℃以下，当温度为400℃以上500℃以下时热处理更有效。
注意，也可以在使单晶半导体衬底510分离之后，单晶半导体层516可以经受500℃以上热处理，以降低残留在单晶半导体层516中的氢的浓度。
接着，对单晶半导体层516的表面照射激光，由此形成表面平坦性的平整提高且缺陷的数量减少的单晶半导体层518。注意，可以进行热处理来替代激光照射处理。
在本实施方式中，虽然在紧接进行了用来分离单晶半导体层516的热处理之后进行了激光照射处理，但是所公开的发明的一个实施方式不应被解释为限定于此。还可以在用来分离单晶半导体层516的热处理之后进行蚀刻处理，来去除单晶半导体层516的表面上的缺陷多的区域，然后再进行激光照射处理。备选地，可以在提高单晶半导体层516的表面平坦性之后，进行激光照射处理。注意，上述蚀刻处理可以为湿蚀刻或干蚀刻。另外，在本实施方式中，在激光照射之后可以进行减薄单晶半导体层516的厚度的工序。为了减薄单晶半导体层516的厚度，可以使用干蚀刻和湿蚀刻中的任一种或两者。
通过上述工序，可以获得具有良好特性的单晶半导体层518的SOI衬底(参照图11H)。
<晶体管的制造方法>
接着，参照图12A至12H对包含上述SOI衬底的晶体管570的制造方法进行描述。
图12A是图示由图11A至11H所示的方法制造的SOI衬底的一部分的截面图。
首先，将单晶半导体层518图案化为具有岛状以形成半导体层520(参照图12B)。注意，在该工序前后，为了控制晶体管的阈值电压，可以对半导体层添加赋予n型导电性的杂质元素或赋予p型导电性的杂质元素。当半导体材料是硅时，作为赋予n型导电性的杂质元素，可以使用磷或砷等。另外，作为赋予p型导电性的杂质元素，可以使用硼、铝、镓等。
接着，以覆盖半导体层520的方式形成绝缘层522(参照图12C)。绝缘层522成为后面的栅极绝缘层。这里，通过等离子体CVD法形成氧化硅膜的单层。对于用于形成绝缘层522的材料及方法可以参照任何上述实施方式中的关于栅极绝缘层(例如栅极绝缘层108等)的描述。
接着，在绝缘层522上形成导电层，然后，对该导电层进行选择性蚀刻，从而在半导体层520上形成栅电极524(参照图12D)。对于用于形成栅电极524的材料及方法可以参照任何上述实施方式中的关于栅电极(例如栅电极110等)的描述。
接着，将栅电极524用作掩模，并且对半导体层520添加赋予一种导电型的杂质以形成杂质区域526(参照图12E)。注意，虽然这里为了形成n沟道型晶体管而添加磷(P)或砷(As)，但是在形成p沟道型晶体管等情况下，可以添加硼(B)或铝(Al)等的杂质元素。这里，可以适当地设定添加的杂质的浓度。
接着，在栅电极524的侧面形成侧壁绝缘层528。以覆盖绝缘层522及栅电极524的方式形成绝缘层，然后该绝缘层经受各向异性高的蚀刻，由此可以以自对准的方式形成侧壁绝缘层528。另外，此时，优选对绝缘层522的一部分进行蚀刻来形成栅极绝缘层522a并使杂质区域526露出。
接着，将栅电极524及侧壁绝缘层528用作掩模，对杂质区域526添加赋予一种导电型的杂质元素。注意，对杂质区域526添加的杂质元素是与之前的工序中添加的杂质元素赋予相同导电型的杂质元素。并且，对杂质区域526添加的杂质元素的浓度高于之前的工序中的杂质元素的浓度。通过添加该杂质元素，在半导体层520中形成一对高浓度杂质区域530、一对低浓度杂质区域532及沟道形成区域534(参照图12G)。高浓度杂质区域530用作源区或漏区。
注意，当半导体层520使用含有硅的材料形成时，为了进一步降低源区及漏区的电阻，可以通过在半导体层520的一部分形成硅化物而形成硅化物区。可以利用以下方式进行硅化，即：使半导体层接触金属并通过加热处理(例如，GRTA法、或LRTA法等)使半导体层中的硅与金属起反应。对于硅化物区，可以使用钴硅化物或镍硅化物等。在半导体层520较薄的情况下，硅化反应可以进行到半导体层520的底部。作为用于形成硅化物的金属材料，可以举出钛、镍、钨、钼、钴、锆、铪、钽、钒、钕、铬、铂、钯等。另外，还可以利用激光照射等形成硅化物区。
接着，以覆盖通过上述工序形成的各部件的方式形成层间绝缘层536和层间绝缘层538(参照图12H)。层间绝缘层536和层间绝缘层538可以使用包含如氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽等无机绝缘材料的材料形成。此外，可以使用聚酰亚胺、丙烯酸树脂等有机绝缘材料形成层间绝缘层536及层间绝缘层538。注意，虽然此处使用层间绝缘层536与层间绝缘层538的分层结构，但是所公开的发明的一个实施方式不局限于此。还可以采用单层结构或包含三层以上的分层结构。在形成层间绝缘层538之后，优选通过CMP或蚀刻等使层间绝缘层538的表面平坦化。
接着，在上述层间绝缘层536、538中形成到达高浓度杂质区域530的开口，并且在该开口中形成源电极或漏电极540a及源电极或漏电极540b(参照图12H)。对于用于源电极或漏电极540a及源电极或漏电极540b的材料和制造方法，可以参照有关源电极或漏电极130a及源电极或漏电极130b的描述。
通过上述工序，形成包含SOI衬底的晶体管570(参照图12H)。因为使用氧化物半导体以外的材料的晶体管570能够以高速进行操作，所以可以使用该晶体管形成逻辑电路(也称为算术电路)等。另外，该晶体管可以用于驱动上述实施方式所述的存储电路的驱动电路。
注意，在上述工序之后，还可以形成电极、线或绝缘层等。当线具有包含层间绝缘层及导电层的分层结构的多层结构时，可以提供高集成化的半导体装置。
本实施方式所述的结构和方法等可以与其他实施方式所述的任何结构和方法等适当地组合。
实施方式8
在本实施方式中，参照图13A和13B以及图14A至14C对任何上述实施方式所述的半导体装置的应用进行描述。
图13A和13B是每个包含多个图5A1所示的半导体装置(以下也称为存储单元190)的半导体装置的电路图的例子。图13A是存储单元190串联连接的所谓NAND型半导体装置的电路图。图13B是存储单元190并联连接的所谓NOR型半导体装置的电路图。
图13A中的半导体装置包括源极线SL、位线BL、第一信号线S1、m条第二信号线S2、m条字线WL、配置为m个(行)(在纵向)×1个(列)(在横向)的多个存储单元190(1，1)至190(m，1)。注意，图13A中，半导体装置中设置有一条源极线SL和一条位线BL，但是所公开的发明的一个实施方式不局限于此。可以设置n条源极线SL和n条位线BL，从而形成存储单元安排为m个(行)(在纵向)×n个(列)(在横向)的存储单元阵列。
在每个存储单元190中，晶体管160的栅电极、晶体管162的源电极和漏电极中的一个与电容器164的一个电极彼此电连接。第一信号线S1与晶体管162的源电极和漏电极中的另一个彼此电连接，以及第二信号线S2与晶体管162的栅电极彼此电连接。再者，字线WL与电容器164的另一个电极彼此电连接。
另外，存储单元190所包含的晶体管160的源电极与相邻的存储单元190所包含的晶体管160的漏电极彼此电连接。存储单元190所包含的晶体管160的漏电极与相邻的存储单元190所包含的晶体管160的源电极彼此电连接。注意，串联连接的多个存储单元的设置在一端的存储单元190所包含的晶体管160的漏电极与位线彼此电连接。串联连接的多个存储单元的设置在另一端的存储单元190所包含的晶体管160的源电极与源极线彼此电连接。
图13A所示的半导体装置按每行进行写入操作和读出操作。以如下方式进行写入操作。对进行写入的行的第二信号线S2供给使晶体管162打开的电位，从而使进行写入的行的晶体管162打开。由此，对所指定的行的晶体管160的栅电极供给第一信号线S1的电位，从而对该栅电极施加预定的电荷。由此，可以对所指定的行的存储单元写入数据。
另外，以如下方式进行读出操作。首先，对进行读出的行之外的行的字线WL供给不管晶体管160的栅电极的电荷如何都使晶体管160打开的电位，从而使进行读出的行之外的行的晶体管160打开。然后，对进行读出的行的字线WL施加根据晶体管160的栅电极的电荷确定晶体管160的导通状态或截止状态的电位(读出电位)。然后，对源极线SL施加预定电位，从而使与位线BL连接的读出电路(未图示)操作。这里，源极线SL和位线BL之间的多个晶体管160除了进行读出的行之外中的晶体管160之外处于导通，所以根据进行读出的行的晶体管160的状态，确定源极线SL和位线BL之间的导电率。就是说，根据进行读出的行的晶体管160的栅电极的电荷，读出电路所读出的位线BL的电位变化。以此方式，可以从所指定的行的存储单元读出数据。
图13B所示的半导体装置具有n条源极线SL、n条位线BL、以及n条第一信号线S1；m条第二信号线S2以及m条字线WL；以及包含安排为m个(行)(在纵向)×n个(列)(在横向)的矩阵的多个存储单元190(1，1)至190(m，n)的存储单元阵列181。晶体管160的栅电极、晶体管162的源电极和漏电极中的一个与电容器164的一个电极彼此电连接。源极线SL与晶体管160的源电极彼此电连接。位线BL与晶体管160的漏电极彼此电连接。第一信号线S1与晶体管162的源电极和漏电极中的另一个彼此电连接，并且第二信号线S2与晶体管162的栅电极彼此电连接。字线WL与电容器164的另一个电极彼此电连接。
图13B所示的半导体装置中，按每行进行写入操作和读出操作。写入操作以与图13A所示的半导体装置相似的方法进行。读出操作以如下方式进行。首先，对进行读出的行之外的行的字线WL施加不管晶体管160的栅电极的电荷如何都使晶体管160关闭的电位，从而使进行读出的行之外行的的晶体管160关闭。然后，对进行读出的行的字线WL供给根据晶体管160的栅电极的电荷确定晶体管160的导通状态或截止状态的电位(读出电位)。然后，对源极线SL供给预定电位，从而使与位线BL连接的读出电路(未图示)操作。这里，根据进行读出的行的晶体管160的状态，确定源极线SL和位线BL之间的导电率。就是说，根据进行读出的行的晶体管160的栅电极的电荷，读出电路所读出的位线BL的电位变化。以此方式，可以从所指定的行的存储单元读出数据。
接着，将参照图14A至14C对可以用于图13A和13B所示的半导体装置的读出电路的例子进行描述。
图14A图示读出电路的概况。该读出电路包含晶体管和读出放大器电路(senseamplifier circuit)。
当进行数据的读出时，端子A与连接到从其中读出数据的存储单元的位线连接。另外，对晶体管的栅电极施加偏电位Vbias，来控制端子A的电位。
根据所存储的数据，存储单元190的电阻值变化。具体地说，当所选择的存储单元190的晶体管160处于导通时，存储单元190具有低电阻，而当所选择的存储单元190的晶体管160处于截止时，存储单元190具有高电阻。
当存储单元具有高电阻时，端子A的电位高于参考电位Vref，并且读出放大器电路输出与端子A的电位对应的电位(数据“1”)。另一方面，当存储单元具有低电阻时，端子A的电位低于参考电位Vref，并且读出放大器电路输出与端子A的电位对应的电位(数据“0”)。
从而，通过使用读出电路，可以从存储单元读出数据。注意，本实施方式的读出电路是一个例子。备选地，可以使用其他已知的电路。读出电路还可以包含预充电电路。参照位线可以连接到读出放大器电路来代替参考电位Vref。
图14B图示读出放大器电路的一个例子的差分读出放大器。差分读出放大器包含输入端子Vin(+)、Vin(-)以及输出端子Vout，并且放大Vin(+)与Vin(-)的差。当Vin(+)＞Vin(-)时，Vout近似为High输出，当Vin(+)＜Vin(-)时，Vout近似为Low输出。
图14C图示读出放大器电路的一个例子的锁存型读出放大器。锁存型读出放大器具有输入/输出端子V1和V2以及控制信号Sp和Sn的输入端子。首先，将控制信号Sp和Sn分别设定为信号High和信号Low，并且切断电源电位(Vdd)。然后，对V1和V2供给用于比较的电位。之后，将控制信号Sp和Sn分别设定为信号Low和信号High，并且供给电源电位(Vdd)。如果对于用于比较的电位V1in和V2in满足V1in＞V2in，则从V1的输出为信号High，并且从V2的输出为信号Low；而如果满足V1in＜V2in，则从V1的输出为信号Low，并且从V2的输出为信号High。通过利用这种关系，可以放大V1in和V2in之间的差。
本实施方式所述的结构、方法等可以与其他实施方式所述的任何结构、方法等适当地组合。
实施方式9
在本实施方式中，参照图15A和15B对使用任何上述实施方式所述的晶体管的半导体装置的例子进行描述。
图15A图示具有对应于所谓的DRAM(Dynamic Random Access Memory：动态随机存取存储器)的结构的半导体装置的一个例子。图15A所示的存储单元阵列620具有将多个存储单元630排列为矩阵的结构。另外，存储单元阵列620包含m条第一线和n条第二线。注意，存储单元630对应于图5B所示的半导体装置。还注意，在本实施方式中，将图5B中的第一线和第二线分别称为位线BL和字线WL。
存储单元630包括晶体管631和电容器632。晶体管631的栅电极与第一线(字线WL)连接。另外，晶体管631的源电极和漏电极中的一个与第二线(位线BL)连接。晶体管631的源电极和漏电极中的另一个与电容器的一个电极连接。电容器的另一个电极与电容线CL连接，并且被供给预定电位。上述任何实施方式中所述的晶体管应用于晶体管631。
任何上述实施方式所述的晶体管具有极小的截止电流。因此，当将该晶体管应用于视为所谓的DRAM的图15A所示的半导体装置时，可以得到实际上的非易失性存储器。
图15B图示具有对应于所谓的SRAM(Static Random Access Memory：静态随机存取存储器)的结构的半导体装置的一个例子。图15B所示的存储单元阵列640具有将多个存储单元650安排为矩阵的结构。另外，存储单元阵列640包含多条第一线(字线WL)、多条第二线(位线BL)以及多条第三线(反转位线/BL)。
存储单元650包含第一至第六晶体管651至656。第一晶体管651和第二晶体管652用作选择晶体管。另外，第三晶体管653和第四晶体管654之中的一个是n沟道型晶体管(这里，是第四晶体管654)，另一个是p沟道型晶体管(这里，是第三晶体管653)。就是说，用第三晶体管653和第四晶体管654形成CMOS电路。类似地，用第五晶体管655和第六晶体管656形成CMOS电路。
第一晶体管651、第二晶体管652、第四晶体管654以及第六晶体管656是n沟道型晶体管，并且任何上述实施方式所述的晶体管可以应用到这些晶体管。第三晶体管653和第五晶体管655是p沟道型晶体管，并可以使用氧化物半导体或除氧化物半导体以外的材料(例如，硅等)来形成。
本实施方式所述的结构、方法等可以与任何其他实施方式所述的结构、方法等适当地组合。
实施方式10
在本实施方式中，参照图16A至16F对将任何上述实施方式所描述的半导体装置的应用于电子设备的情况进行说明。在本实施方式中，描述了将上述半导体装置应用于如计算机、移动电话(也称为移动电话机、移动电话装置)、便携式信息终端(包括便携式游戏机、声音再现装置等)、如数码相机或数码摄像机等的相机、电子纸、电视装置(也称为电视或电视接收机)等的电子设备。
图16A图示笔记本型个人计算机，包括框体701、框体702、显示部703以及键盘704等。任何上述实施方式所述的半导体装置设置在框体701和框体702中。任何上述实施方式所述的半导体装置的可以以高速进行写入和读出数据，可以在较长期间内存储数据，并且耗电量被充分地降低。因此，可以实现一种以高速进行写入和读出数据，在较长期间内存储数据，并且耗电量被充分地降低的笔记本型个人计算机。
图16B图示便携式信息终端(便携式数据助理(PDA))。在主体711中设置显示部713、外部接口715以及操作按钮714等。另外，设置有用于操作便携式信息终端的操作的触屏笔712等。任何上述实施方式所述的半导体装置设置在主体711中。任何上述实施方式所述的半导体装置可以以高速进行写入和读出数据，可以在较长期间内存储数据，并且耗电量被充分地降低。因此，可以实现一种以高速进行写入和读出数据，在较长期间内存储数据，并且耗电量被充分地降低的便携式信息终端。
图16C图示安装有电子纸的电子书阅读器720，包括框体721和框体723这两个框体。框体721和框体723分别设置有显示部725和显示部727。框体721和框体723由轴部737相连接，且可以用该轴部737进行开闭。框体721配备有电源731、操作键733以及扬声器735等。任何上述实施方式所述的半导体装置设置在框体721和框体723中的至少一个。任何上述实施方式所示的半导体装置可以以高速进行写入和读出数据，可以在较长期间内存储数据，并且耗电量被充分地降低。因此，可以实现一种以高速进行写入和读出数据，在较长期间内存储数据，并且耗电量被充分地降低的电子书阅读器。
图16D图示移动电话，包括框体740和框体741这两个框体。再者，框体740和框体741通过滑动而可以从如图16D所示的展开状态彼此重叠，所以可以减小移动电话的，这使得移动电话适于携带。框体741包括显示面板742、扬声器743、麦克风744、操作键745、定位装置746、照相机透镜747以及外部连接端子748等。框体740包括用于进行移动电话的充电的太阳能电池749和外部存储器插槽750等。另外，天线并入在框体741中。任何上述实施方式所述的半导体装置设置在框体740和框体741中的至少一个。任何上述实施方式所述的半导体装置可以以高速进行写入和读出数据，可以在较长期间内存储数据，并且耗电量被充分地降低。因此，可以实现一种以高速进行写入和读出数据，在较长期间内存储数据，并且耗电量被充分地降低的移动电话。
图16E图示数码相机，其包括主体761、显示部767、取景器763、操作开关764、显示部765以及电池766等。任何上述实施方式所述的半导体装置设置在主体761中。任何上述实施方式所述的半导体装置可以以高速进行写入和读出数据，可以在较长期间内存储数据，并且耗电量被充分地降低。因此，可以实现一种以高速进行写入和读出数据，在较长期间内存储数据，并且耗电量被充分地降低的数码相机。
图16F图示电视装置770，包括框体771、显示部773以及支架775等。可以通过框体771的操作开关或遥控操作机780来进行电视装置770的操作。在框体771和遥控操作机780上安装有任何上述实施方式所述的半导体装置。任何上述实施方式所述的半导体装置可以以高速进行写入和读出数据，可以在较长期间内存储数据，并且耗电量被充分地降低。因此，可以实现一种以高速进行写入和读出数据，在较长期间内存储数据，并且耗电量被充分地降低的电视装置。
如上所述，本实施方式所述的电子设备的每个安装有任何上述实施方式的半导体装置。所以，可以实现耗电量被降低的电子设备。
例子1
对根据所公开的发明的一个实施方式的半导体装置的能够重写数据的次数进行考察。在本例子中，将参照图17对该考察结果进行描述。
用于考察的半导体装置是具有图5A1中的电路结构的半导体装置。这里，氧化物半导体用于对应于晶体管162的晶体管，并且作为对应于电容器164的电容器，使用电容值为0.33pF的电容器。
通过比较初期存储器窗口宽度和重复进行预定次数的数据的存储和写入之后的存储器窗口宽度来进行考察。通过对对应于图5A1中的第三线的线施加0V或5V，并且对对应于第四线的线施加0V或5V，进行数据的存储和写入。当对应于第四线的线的电位为0V时，对应于晶体管162的晶体管处于截止，因此保持对浮动栅部FG供给的电位。当对应于第四线的线的电位为5V时，对应于晶体管162的晶体管处于导通，因此对浮动栅部FG供给对应于第三线的线的电位。
存储器窗口宽度是存储装置的特性的指标之一。在此，该存储器窗口宽度表示不同的存储状态之间的曲线(Vcg-Id曲线)的漂移量DVcg，其示出对应于第五线的线的电位Vcg和对应于晶体管160的晶体管的漏极电流Id的关系。不同的存储状态是指对浮动栅部FG施加0V的状态(以下称为Low状态)和对浮动栅部FG施加5V的状态(以下称为High状态)。就是说，可以通过在Low状态和High状态进行电位Vcg的扫描，来检查存储器窗口宽度。在任何情况下Vds设定为1V。
图17示出初期状态的存储器窗口宽度和进行1×109次的写入之后的存储器窗口宽度的考察结果。在图17中，每个实线示出第一次写入，每个虚线示出第1×109次写入。另外，在实线和虚线的双方中，左边的曲线示出High状态的写入，右边的曲线示出Low状态的写入。横轴示出Vcg(V)，纵轴示出Id(A)。根据图17可以确认在第1×109次的数据写入的前后，在High状态和Low状态扫描了电位Vcg的存储器窗口宽度没有变化。在第1×109次的数据写入后存储器窗口宽度没有变化意味着至少在此期间，半导体装置的特性没有变化。
如上所述，根据所公开的发明的一个实施方式的半导体装置即使反复进行多次数据存储和写入其特性也没有变化。就是说，可以说，可以根据所公开的发明的一个实施方式来实现可靠性极为高的半导体装置。
本申请基于2009年12月25日向日本专利局提交的日本专利申请第2009-296202号，其全部内容通过参照而并入与此。
符号说明
10：存储单元阵列，20：列解码器，30：行解码器，40：IO控制器，50：IO缓冲器，60：命令缓冲器，70：地址缓冲器，80：控制器，100：衬底，102：保护层，104：半导体区域，106：元件分离绝缘层，108：栅极绝缘层，110：栅电极，112：绝缘层，114：杂质区域，116：沟道形成区域，118：侧壁绝缘层，120：高浓度杂质区域，122：金属层，124：金属化合物区域，126：层间绝缘层，128：层间绝缘层，130a：源电极或漏电极，130b：源电极或漏电极，132：绝缘层，134：绝缘层，138：绝缘层，142a：源电极或漏电极，142b：源电极或漏电极，142c：电极，142d：电极，143：绝缘层，144：氧化物半导体层，146：栅极绝缘层，148a：栅电极，148b：电极，150：层间绝缘层，152：层间绝缘层，160：晶体管，162：晶体管，164：电容器，170：晶体管，181：存储单元阵列，190：存储单元，200：对象，202：绝缘层，206：氧化物半导体层，206a：氧化物半导体层，208a：源电极或漏电极，208b：源电极或漏电极，212：栅极绝缘层，214：栅电极，216：层间绝缘层，218：层间绝缘层，250：晶体管，300：对象，302：绝缘层，304：第一氧化物半导体层，304a：第一氧化物半导体层，305：第二氧化物半导体层，306：第二氧化物半导体层，306a：第二氧化物半导体层，308a：源电极或漏电极，308b：源电极或漏电极，312：栅极绝缘层，314：栅电极，316：层间绝缘层，318：层间绝缘层，350：晶体管，400：对象，402：绝缘层，406：氧化物半导体层，406a：氧化物半导体层，408：导电层，408a：源电极或漏电极，408b：源电极或漏电极，410：绝缘层，410a：绝缘层，410b：绝缘层，411a：氧化区域，411b：氧化区域，412：栅极绝缘层，414：栅电极，416：层间绝缘层，418：层间绝缘层，450：晶体管，500：基底衬底，502：含有氮的层，510：单晶半导体衬底，512：氧化膜，514：脆化区域，516：单晶半导体层，518：单晶半导体层，520：半导体层，522：绝缘层，522a：栅极绝缘层，524：栅电极，526：杂质区域，528：侧壁绝缘层，530：高浓度杂质区域，532：低浓度杂质区域，534：沟道形成区域，536：层间绝缘层，538：层间绝缘层，540a：源电极或漏电极，540b：源电极或漏电极，570：晶体管，620：存储单元阵列，630：存储单元，631：晶体管，632：电容器，640：存储单元阵列，650：存储单元，651：晶体管，652：晶体管，653：晶体管，654：晶体管，655：晶体管，656：晶体管，701：框体，702：框体，703：显示部，704：键盘，711：主体，712：触屏笔，713：显示部，714：操作按钮，715：外部接口，720：电子书阅读器，721：框体，723：框体，725：显示部，727：显示部，731：电源，733：操作键，735：扬声器，737：轴部，740：框体，741：框体，742：显示面板，743：扬声器，744：麦克风，745：操作键，746：定位装置，747：照相机透镜，748：外部连接端子，749：太阳能电池，750：外部存储器插槽，761：主体，763：取景器，764：操作开关，765：显示部，766：电池，767：显示部，770：电视装置，771：框体，773：显示部，775：支架，780：遥控操作机。

Claims (6)

1.一种半导体装置，包括：
包括第一晶体管的驱动电路；
在所述第一晶体管上的第一绝缘层；以及
在所述第一绝缘层上的存储单元，所述存储单元包括：
在所述第一绝缘层上的第二晶体管；和
在所述第一绝缘层上的电容器，
其中，所述第一晶体管的沟道形成区域包括单晶硅，
其中，所述第二晶体管的沟道形成区域包括氧化物半导体，
其中，所述第二晶体管的源极和漏极中之一电连接到第一线，
其中，所述第二晶体管的所述源极和所述漏极中的另一个电连接到所述电容器的一个电极，
其中，所述第二晶体管的栅极电连接到第二线，
其中，所述驱动电路配置成驱动所述存储单元，并且
其中，所述氧化物半导体的氢浓度为5×1019atoms/cm3以下。
2.如权利要求1所述的半导体装置，其中，所述第一晶体管的所述沟道形成区域设置在SOI衬底中。
3.如权利要求1所述的半导体装置，其中，所述氧化物半导体包括选自由In-Sn-Ga-Zn-O类氧化物半导体、In-Ga-Zn-O类氧化物半导体、In-Sn-Zn-O类氧化物半导体、In-Al-Zn-O类氧化物半导体、Sn-Ga-Zn-O类氧化物半导体、Al-Ga-Zn-O类氧化物半导体、Sn-Al-Zn-O类氧化物半导体、In-Zn-O类氧化物半导体、Sn-Zn-O类氧化物半导体、Al-Zn-O类氧化物半导体、Zn-Mg-O类氧化物半导体、Sn-Mg-O类氧化物半导体、In-Mg-O类氧化物半导体、In-O类氧化物半导体、Sn-O类氧化物半导体以及Zn-O类氧化物半导体组成的组的材料。
4.如权利要求1所述的半导体装置，其中，所述氧化物半导体包括其c轴在与包括所述氧化物半导体的层的表面大致垂直的方向上取向的结晶。
5.如权利要求1所述的半导体装置，其中，所述电容器的另一个电极电连接到第三线。
6.一种电子设备，包括如权利要求1所述的半导体装置。
CN201410646241.3A 2009-12-25 2010-12-03 半导体装置 Active CN104716139B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009296202 2009-12-25
JP2009-296202 2009-12-25
CN201080059256.XA CN102804360B (zh) 2009-12-25 2010-12-03 半导体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201080059256.XA Division CN102804360B (zh) 2009-12-25 2010-12-03 半导体装置

Publications (2)

Publication Number Publication Date
CN104716139A CN104716139A (zh) 2015-06-17
CN104716139B true CN104716139B (zh) 2018-03-30

Family

ID=44186324

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201410646241.3A Active CN104716139B (zh) 2009-12-25 2010-12-03 半导体装置
CN201410239460.XA Active CN103985760B (zh) 2009-12-25 2010-12-03 半导体装置
CN201080059256.XA Active CN102804360B (zh) 2009-12-25 2010-12-03 半导体装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
CN201410239460.XA Active CN103985760B (zh) 2009-12-25 2010-12-03 半导体装置
CN201080059256.XA Active CN102804360B (zh) 2009-12-25 2010-12-03 半导体装置

Country Status (6)

Country Link
US (7) US8455868B2 (zh)
JP (9) JP5467036B2 (zh)
KR (4) KR101434948B1 (zh)
CN (3) CN104716139B (zh)
TW (2) TWI533439B (zh)
WO (1) WO2011077967A1 (zh)

Families Citing this family (174)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG10201503877UA (en) * 2009-10-29 2015-06-29 Semiconductor Energy Lab Semiconductor device
KR101866734B1 (ko) 2009-12-25 2018-06-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101434948B1 (ko) 2009-12-25 2014-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105702631B (zh) * 2009-12-28 2019-05-28 株式会社半导体能源研究所 半导体器件
KR101842413B1 (ko) 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
KR101822962B1 (ko) 2010-02-05 2018-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011096262A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101862823B1 (ko) 2010-02-05 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
WO2011096264A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
CN102754163B (zh) 2010-02-19 2015-11-25 株式会社半导体能源研究所 半导体器件
CN102812547B (zh) 2010-03-19 2015-09-09 株式会社半导体能源研究所 半导体装置
KR101891065B1 (ko) * 2010-03-19 2018-08-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 구동 방법
WO2011125432A1 (en) * 2010-04-07 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8664658B2 (en) 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
US8339837B2 (en) 2010-08-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
WO2012029638A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI543166B (zh) 2010-09-13 2016-07-21 半導體能源研究所股份有限公司 半導體裝置
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI670711B (zh) 2010-09-14 2019-09-01 日商半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
US8902637B2 (en) * 2010-11-08 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device comprising inverting amplifier circuit and driving method thereof
US8854865B2 (en) 2010-11-24 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP2012151453A (ja) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
JP5973165B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI572009B (zh) 2011-01-14 2017-02-21 半導體能源研究所股份有限公司 半導體記憶裝置
KR102026718B1 (ko) 2011-01-14 2019-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억장치, 반도체 장치, 검출 방법
TWI564890B (zh) 2011-01-26 2017-01-01 半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
TWI582999B (zh) 2011-03-25 2017-05-11 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
JP2012235104A (ja) 2011-04-22 2012-11-29 Kobe Steel Ltd 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
KR101874144B1 (ko) 2011-05-06 2018-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
TWI568181B (zh) 2011-05-06 2017-01-21 半導體能源研究所股份有限公司 邏輯電路及半導體裝置
TWI536502B (zh) 2011-05-13 2016-06-01 半導體能源研究所股份有限公司 記憶體電路及電子裝置
US8508256B2 (en) 2011-05-20 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP5951351B2 (ja) 2011-05-20 2016-07-13 株式会社半導体エネルギー研究所 加算器及び全加算器
US8958263B2 (en) 2011-06-10 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8891285B2 (en) 2011-06-10 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US9012993B2 (en) 2011-07-22 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013065638A (ja) * 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置
CN103022012B (zh) * 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
US8913419B2 (en) 2011-10-24 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and driving method thereof
US9230615B2 (en) 2011-10-24 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for driving the same
US9105351B2 (en) 2011-11-09 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including amplifier circuit
JP6059968B2 (ja) * 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6081171B2 (ja) * 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
US10002968B2 (en) 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
JP6105266B2 (ja) 2011-12-15 2017-03-29 株式会社半導体エネルギー研究所 記憶装置
US8907392B2 (en) 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
US8704221B2 (en) 2011-12-23 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9312257B2 (en) * 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6046514B2 (ja) * 2012-03-01 2016-12-14 株式会社半導体エネルギー研究所 半導体装置
US9208849B2 (en) 2012-04-12 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device, and electronic device
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
JP6224931B2 (ja) 2012-07-27 2017-11-01 株式会社半導体エネルギー研究所 半導体装置
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
CN108493253B (zh) 2012-11-30 2023-04-25 株式会社半导体能源研究所 半导体装置
JP2014195241A (ja) * 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
JP6335616B2 (ja) * 2013-04-30 2018-05-30 株式会社半導体エネルギー研究所 半導体装置
KR102257058B1 (ko) 2013-06-21 2021-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6516978B2 (ja) * 2013-07-17 2019-05-22 株式会社半導体エネルギー研究所 半導体装置
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
CN103681659B (zh) * 2013-11-25 2016-03-02 京东方科技集团股份有限公司 一种阵列基板、制备方法以及显示装置
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
CN105960633B (zh) * 2014-02-07 2020-06-19 株式会社半导体能源研究所 半导体装置、装置及电子设备
US9337030B2 (en) 2014-03-26 2016-05-10 Intermolecular, Inc. Method to grow in-situ crystalline IGZO using co-sputtering targets
TWI735206B (zh) 2014-04-10 2021-08-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
JP6635670B2 (ja) * 2014-04-11 2020-01-29 株式会社半導体エネルギー研究所 半導体装置
WO2015170220A1 (en) 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
CN106796918A (zh) 2014-10-10 2017-05-31 株式会社半导体能源研究所 半导体装置、电路板及电子设备
TW201624708A (zh) 2014-11-21 2016-07-01 半導體能源研究所股份有限公司 半導體裝置及記憶體裝置
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
WO2016092416A1 (en) * 2014-12-11 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and electronic device
WO2016139559A1 (ja) * 2015-03-02 2016-09-09 株式会社半導体エネルギー研究所 環境センサ、又は半導体装置
US9728243B2 (en) * 2015-05-11 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or electronic component including the same
JP2016225613A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
JP2016225614A (ja) 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
JP6773453B2 (ja) * 2015-05-26 2020-10-21 株式会社半導体エネルギー研究所 記憶装置及び電子機器
US10424671B2 (en) 2015-07-29 2019-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
CN106409919A (zh) 2015-07-30 2017-02-15 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
JP6802656B2 (ja) 2015-07-30 2020-12-16 株式会社半導体エネルギー研究所 メモリセルの作製方法及び半導体装置の作製方法
CN108140657A (zh) * 2015-09-30 2018-06-08 株式会社半导体能源研究所 半导体装置及电子设备
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
US9741400B2 (en) 2015-11-05 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, and method for operating the semiconductor device
JP6822853B2 (ja) * 2016-01-21 2021-01-27 株式会社半導体エネルギー研究所 記憶装置及び記憶装置の駆動方法
WO2017135029A1 (ja) 2016-02-01 2017-08-10 株式会社リコー 電界効果型トランジスタ及びその製造方法、表示素子、表示装置、システム
WO2017158478A1 (ja) 2016-03-18 2017-09-21 株式会社半導体エネルギー研究所 撮像装置および電子機器
US10032492B2 (en) 2016-03-18 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, driver IC, computer and electronic device
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
TWI743115B (zh) 2016-05-17 2021-10-21 日商半導體能源硏究所股份有限公司 顯示裝置及其工作方法
US20170338252A1 (en) * 2016-05-17 2017-11-23 Innolux Corporation Display device
TWI753908B (zh) 2016-05-20 2022-02-01 日商半導體能源硏究所股份有限公司 半導體裝置、顯示裝置及電子裝置
JP2017219572A (ja) * 2016-06-03 2017-12-14 株式会社半導体エネルギー研究所 情報端末および学習支援システム
US20170365209A1 (en) * 2016-06-17 2017-12-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
WO2018015833A1 (en) 2016-07-19 2018-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10120470B2 (en) 2016-07-22 2018-11-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device
US10255838B2 (en) 2016-07-27 2019-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR102473839B1 (ko) 2016-08-26 2022-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
GB2554362B (en) * 2016-09-21 2020-11-11 Pragmatic Printing Ltd Transistor and its method of manufacture
US10540944B2 (en) 2016-09-29 2020-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising register
US10650727B2 (en) 2016-10-04 2020-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
WO2018122658A1 (en) 2016-12-27 2018-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN113660439A (zh) 2016-12-27 2021-11-16 株式会社半导体能源研究所 摄像装置及电子设备
US11380688B2 (en) 2017-01-27 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Capacitor, semiconductor device, and manufacturing method of semiconductor device
TW201836020A (zh) 2017-02-17 2018-10-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US10453913B2 (en) * 2017-04-26 2019-10-22 Samsung Electronics Co., Ltd. Capacitor, semiconductor device and methods of manufacturing the capacitor and the semiconductor device
CN107293493A (zh) * 2017-06-06 2017-10-24 武汉华星光电技术有限公司 铟镓锌氧化物薄膜晶体管的制作方法
JP7213803B2 (ja) * 2017-06-08 2023-01-27 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
KR102588480B1 (ko) * 2017-06-16 2023-10-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
US10049714B1 (en) * 2017-07-19 2018-08-14 Nanya Technology Corporation DRAM and method for managing power thereof
CN107248393B (zh) * 2017-07-24 2019-04-26 上海交通大学 像素驱动单元及其形成方法、显示背板、像素驱动电路
WO2019025893A1 (ja) 2017-07-31 2019-02-07 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US10957712B2 (en) 2017-08-02 2021-03-23 Sharp Kabushiki Kaisha Substrate and method for producing substrate
US11410716B2 (en) 2018-01-25 2022-08-09 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, and electronic device
JP7161529B2 (ja) 2018-06-08 2022-10-26 株式会社半導体エネルギー研究所 半導体装置
US11495601B2 (en) 2018-06-29 2022-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
CN108962948B (zh) * 2018-07-04 2021-04-02 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制作方法
WO2020021383A1 (ja) 2018-07-27 2020-01-30 株式会社半導体エネルギー研究所 半導体装置
WO2020049425A1 (ja) 2018-09-05 2020-03-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2020070580A1 (ja) 2018-10-05 2020-04-09 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN112823415A (zh) 2018-10-26 2021-05-18 株式会社半导体能源研究所 半导体装置以及半导体装置的制造方法
US11107929B2 (en) 2018-12-21 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10978563B2 (en) 2018-12-21 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11211461B2 (en) * 2018-12-28 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
US11289475B2 (en) 2019-01-25 2022-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
JP7433250B2 (ja) * 2019-01-29 2024-02-19 株式会社半導体エネルギー研究所 記憶装置
JP7145775B2 (ja) * 2019-01-31 2022-10-03 三菱重工業株式会社 回転機械
CN113474897A (zh) 2019-03-12 2021-10-01 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US20220238719A1 (en) 2019-06-14 2022-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TW202118009A (zh) 2019-07-05 2021-05-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP2021015976A (ja) 2019-07-12 2021-02-12 株式会社半導体エネルギー研究所 記憶装置
JPWO2021009589A1 (zh) 2019-07-12 2021-01-21
CN114144894A (zh) 2019-07-26 2022-03-04 株式会社半导体能源研究所 半导体装置
US20220310616A1 (en) 2019-08-22 2022-09-29 Semiconductor Energy Laboratory Co., Ltd. Memory cell and memory device
TW202129877A (zh) 2019-08-30 2021-08-01 日商半導體能源研究所股份有限公司 半導體裝置
JPWO2021048672A1 (zh) 2019-09-09 2021-03-18
WO2021069998A1 (ja) 2019-10-11 2021-04-15 株式会社半導体エネルギー研究所 記憶装置
CN114616681A (zh) 2019-11-01 2022-06-10 株式会社半导体能源研究所 半导体装置
JPWO2021094844A1 (zh) 2019-11-11 2021-05-20
CN114730582A (zh) * 2019-11-22 2022-07-08 株式会社半导体能源研究所 计算机系统及信息处理装置的工作方法
CN114846625A (zh) 2019-12-27 2022-08-02 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
CN114868255A (zh) 2019-12-27 2022-08-05 株式会社半导体能源研究所 半导体装置、半导体装置的制造方法
CN114930547A (zh) 2020-01-10 2022-08-19 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
WO2021191721A1 (ja) 2020-03-27 2021-09-30 株式会社半導体エネルギー研究所 表示装置、及び電子機器
CN115244713A (zh) 2020-03-31 2022-10-25 株式会社半导体能源研究所 半导体装置、半导体装置的制造方法
WO2022038447A1 (ja) 2020-08-19 2022-02-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2022038453A1 (ja) 2020-08-19 2022-02-24 株式会社半導体エネルギー研究所 絶縁膜の改質方法、および半導体装置の作製方法
US20230326751A1 (en) 2020-08-19 2023-10-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of metal oxide
US20230402279A1 (en) 2020-08-21 2023-12-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JPWO2022043824A1 (zh) * 2020-08-26 2022-03-03
WO2022043809A1 (ja) 2020-08-27 2022-03-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2022043811A1 (ja) 2020-08-27 2022-03-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPWO2022043810A1 (zh) 2020-08-27 2022-03-03
KR20230054848A (ko) 2020-08-27 2023-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN112599528B (zh) * 2020-12-14 2022-07-12 武汉新芯集成电路制造有限公司 半导体器件及其制备方法
WO2022238794A1 (ja) 2021-05-12 2022-11-17 株式会社半導体エネルギー研究所 半導体装置
CN117730419A (zh) 2021-07-09 2024-03-19 株式会社半导体能源研究所 晶体管
US11940831B2 (en) * 2021-12-07 2024-03-26 Infineon Technologies LLC Current generator for memory sensing
US20230411500A1 (en) 2022-06-20 2023-12-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2024009185A1 (ja) * 2022-07-08 2024-01-11 株式会社半導体エネルギー研究所 蓄電システム
DE102023125478A1 (de) 2022-09-30 2024-04-04 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren der Halbleitervorrichtung und eines elektronischen Geräts

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1219770A (zh) * 1997-12-08 1999-06-16 国际商业机器公司 结合薄膜和体Si晶体管的合并逻辑和存储器
CN1396156A (zh) * 2001-07-13 2003-02-12 朱景力 异喹啉的高效提纯方法
JP2006261178A (ja) * 2005-03-15 2006-09-28 Seiko Epson Corp 有機強誘電体メモリ及びその製造方法

Family Cites Families (193)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH03101556A (ja) 1989-09-14 1991-04-26 Fujitsu Ltd Ｉｓｄｎプロトコル試験方式
JPH03101556U (zh) * 1990-02-05 1991-10-23
JPH0529571A (ja) 1991-07-19 1993-02-05 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2742747B2 (ja) * 1992-05-29 1998-04-22 株式会社半導体エネルギー研究所 薄膜トランジスタを有する多層半導体集積回路
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH103091A (ja) * 1996-06-18 1998-01-06 Hoshiden Philips Display Kk 液晶表示素子
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
KR100333180B1 (ko) * 1998-06-30 2003-06-19 주식회사 현대 디스플레이 테크놀로지 Tft-lcd제조방법
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001053164A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
IT1314025B1 (it) 1999-11-10 2002-12-03 St Microelectronics Srl Processo per sigillare selettivamente elementi capacitoriferroelettrici compresi in celle di memorie non volatili integrate su
TW587252B (en) 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
JP3735855B2 (ja) * 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002093924A (ja) * 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4306142B2 (ja) * 2001-04-24 2009-07-29 株式会社日立製作所 画像表示装置及びその製造方法
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP2004054200A (ja) * 2001-09-21 2004-02-19 Semiconductor Energy Lab Co Ltd 半導体装置
SG120075A1 (en) 2001-09-21 2006-03-28 Semiconductor Energy Lab Semiconductor device
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4275336B2 (ja) 2001-11-16 2009-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
AU2003235175A1 (en) * 2002-04-17 2003-10-27 Matsushita Electric Industrial Co., Ltd. Semiconductor device and its manufacturing method
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
US6787835B2 (en) 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4927321B2 (ja) * 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4849817B2 (ja) 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
CN101167189B (zh) 2005-04-27 2013-09-18 株式会社半导体能源研究所 半导体器件的制造方法
JP4969141B2 (ja) 2005-04-27 2012-07-04 株式会社半導体エネルギー研究所 記憶素子、半導体装置、及び記憶素子の作製方法
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) * 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015473B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP4839904B2 (ja) * 2006-03-16 2011-12-21 セイコーエプソン株式会社 半導体装置、集積回路、及び電子機器
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP2007293195A (ja) * 2006-04-27 2007-11-08 Ｎｅｃディスプレイソリューションズ株式会社 自動輝度調整機構を有するプロジェクタと自動輝度調整方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7863612B2 (en) 2006-07-21 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Display device and semiconductor device
JP5147320B2 (ja) 2006-07-21 2013-02-20 株式会社半導体エネルギー研究所 半導体装置
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4404881B2 (ja) * 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
KR100796608B1 (ko) * 2006-08-11 2008-01-22 삼성에스디아이 주식회사 박막 트랜지스터 어레이 기판의 제조방법
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7989361B2 (en) 2006-09-30 2011-08-02 Samsung Electronics Co., Ltd. Composition for dielectric thin film, metal oxide dielectric thin film using the same and preparation method thereof
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
KR100829570B1 (ko) * 2006-10-20 2008-05-14 삼성전자주식회사 크로스 포인트 메모리용 박막 트랜지스터 및 그 제조 방법
JP5116290B2 (ja) 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR20080052107A (ko) * 2006-12-07 2008-06-11 엘지전자 주식회사 산화물 반도체층을 구비한 박막 트랜지스터
JP5086625B2 (ja) 2006-12-15 2012-11-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
WO2008097117A1 (en) 2007-02-05 2008-08-14 Universidade Nova De Lisboa ELECTRONIC SEMICONDUCTOR DEVICE BASED ON COPPER NICKEL AND GALLIUM-TIN-ZINC-COPPER-TITANIUM p AND n-TYPE OXIDES, THEIR APPLICATIONS AND CORRESPONDING MANUFACTURE PROCESS
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
GB2448174B (en) 2007-04-04 2009-12-09 Cambridge Display Tech Ltd Organic thin film transistors
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP5043499B2 (ja) * 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101402189B1 (ko) * 2007-06-22 2014-06-02 삼성전자주식회사 Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR20090002841A (ko) * 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
US8049253B2 (en) * 2007-07-11 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI353063B (en) * 2007-07-27 2011-11-21 Au Optronics Corp Photo detector and method for fabricating the same
US7982250B2 (en) 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8044464B2 (en) * 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8067793B2 (en) 2007-09-27 2011-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including storage capacitor with yttrium oxide capacitor dielectric
JP4759598B2 (ja) 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
JP5435857B2 (ja) * 2007-11-07 2014-03-05 スパンション エルエルシー 半導体装置
JP5512078B2 (ja) * 2007-11-22 2014-06-04 富士フイルム株式会社 画像形成装置
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5213429B2 (ja) 2007-12-13 2013-06-19 キヤノン株式会社 電界効果型トランジスタ
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5213458B2 (ja) * 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR101448002B1 (ko) * 2008-04-14 2014-10-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP5325446B2 (ja) 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
JP5253872B2 (ja) 2008-04-17 2013-07-31 株式会社東芝 半導体集積回路装置
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
CN105070715B (zh) 2009-10-21 2018-10-19 株式会社半导体能源研究所 半导体装置
MY164205A (en) 2009-10-29 2017-11-30 Semiconductor Energy Lab Semiconductor device
SG10201503877UA (en) 2009-10-29 2015-06-29 Semiconductor Energy Lab Semiconductor device
KR101788521B1 (ko) 2009-10-30 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104282691B (zh) 2009-10-30 2018-05-18 株式会社半导体能源研究所 半导体装置
EP3051588A1 (en) 2009-11-06 2016-08-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101810254B1 (ko) 2009-11-06 2017-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 동작 방법
CN104600074A (zh) 2009-11-06 2015-05-06 株式会社半导体能源研究所 半导体装置
CN104681079B (zh) 2009-11-06 2018-02-02 株式会社半导体能源研究所 半导体装置及用于驱动半导体装置的方法
WO2011058934A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
WO2011062068A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101752212B1 (ko) 2009-11-20 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011062058A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101662359B1 (ko) 2009-11-24 2016-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 셀을 포함하는 반도체 장치
WO2011065258A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102656683B (zh) 2009-12-11 2015-02-11 株式会社半导体能源研究所 半导体装置
KR101913111B1 (ko) 2009-12-18 2018-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101434948B1 (ko) 2009-12-25 2014-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101866734B1 (ko) 2009-12-25 2018-06-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011096264A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
CN102122620A (zh) * 2011-01-18 2011-07-13 北京大学深圳研究生院 一种自对准薄膜晶体管的制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1219770A (zh) * 1997-12-08 1999-06-16 国际商业机器公司 结合薄膜和体Si晶体管的合并逻辑和存储器
CN1396156A (zh) * 2001-07-13 2003-02-12 朱景力 异喹啉的高效提纯方法
JP2006261178A (ja) * 2005-03-15 2006-09-28 Seiko Epson Corp 有機強誘電体メモリ及びその製造方法

Also Published As

Publication number Publication date
US11825665B2 (en) 2023-11-21
JP6127112B2 (ja) 2017-05-10
US20130256657A1 (en) 2013-10-03
CN102804360A (zh) 2012-11-28
JP5836449B2 (ja) 2015-12-24
KR20130099215A (ko) 2013-09-05
JP6971348B2 (ja) 2021-11-24
KR101870119B1 (ko) 2018-06-25
KR20170109071A (ko) 2017-09-27
KR101473684B1 (ko) 2014-12-18
KR101781336B1 (ko) 2017-09-25
KR20120094146A (ko) 2012-08-23
JP2018137464A (ja) 2018-08-30
CN103985760B (zh) 2017-07-18
JP6321837B2 (ja) 2018-05-09
JP2017092492A (ja) 2017-05-25
US9349735B2 (en) 2016-05-24
JP2016042590A (ja) 2016-03-31
JP2020127011A (ja) 2020-08-20
TW201347147A (zh) 2013-11-16
US8455868B2 (en) 2013-06-04
US11456296B2 (en) 2022-09-27
WO2011077967A1 (en) 2011-06-30
TWI533439B (zh) 2016-05-11
JP2014068050A (ja) 2014-04-17
CN104716139A (zh) 2015-06-17
JP5593460B2 (ja) 2014-09-24
JP6676687B2 (ja) 2020-04-08
TWI529917B (zh) 2016-04-11
JP5467036B2 (ja) 2014-04-09
TW201140808A (en) 2011-11-16
JP2023158042A (ja) 2023-10-26
US20160260718A1 (en) 2016-09-08
JP2015008302A (ja) 2015-01-15
KR20140072129A (ko) 2014-06-12
KR101434948B1 (ko) 2014-08-28
US10553589B2 (en) 2020-02-04
CN102804360B (zh) 2014-12-17
US20180286864A1 (en) 2018-10-04
JP2022009814A (ja) 2022-01-14
JP2011151383A (ja) 2011-08-04
US20230079244A1 (en) 2023-03-16
US9991265B2 (en) 2018-06-05
US20200176450A1 (en) 2020-06-04
US20230413587A1 (en) 2023-12-21
US20110156027A1 (en) 2011-06-30
CN103985760A (zh) 2014-08-13

Similar Documents

Publication Publication Date Title
CN104716139B (zh) 半导体装置
TWI608486B (zh) 半導體裝置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant