JP5467036B2 - 半導体装置 - Google Patents

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Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、記憶保持期間において電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。
開示する発明の一態様は、酸化物半導体以外の半導体材料が用いられた第１のチャネル形成領域と、第１のチャネル形成領域を挟むように設けられた不純物領域と、第１のチャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気的に接続された第１のソース電極および第１のドレイン電極と、を有する第１のトランジスタと、第１のトランジスタの上方の第２のソース電極および第２のドレイン電極と、第２のソース電極および第２のドレイン電極と電気的に接続され、酸化物半導体材料が用いられた第２のチャネル形成領域と、第２のチャネル形成領域上の第２のゲート絶縁層と、第２のゲート絶縁層上の第２のゲート電極と、を有する第２のトランジスタと、容量素子と、を有し、第２のトランジスタの第２のソース電極または第２のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続された半導体装置である。
上記において、容量素子は、第２のソース電極または第２のドレイン電極と、第２のゲート絶縁層と、第２のゲート絶縁層上の容量素子用電極と、によって構成することができる。
また、上記において、第１のトランジスタの上方の第３のソース電極および第３のドレイン電極と、第３のソース電極および第３のドレイン電極と電気的に接続され、酸化物半導体材料が用いられた第３のチャネル形成領域と、第３のチャネル形成領域上の第３のゲート絶縁層と、第３のゲート絶縁層上の第３のゲート電極と、を有する第３のトランジスタと、ソース線と、ビット線と、ワード線と、第１信号線と、第２信号線と、を有し、第３のゲート電極と、第２のソース電極または第２のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線と、第３のソース電極とは、電気的に接続され、ビット線と、第３のドレイン電極とは、電気的に接続され、第１信号線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、第２信号線と、第２のゲート電極とは、電気的に接続され、ワード線と、容量素子の電極の他方とは電気的に接続された構成とすることができる。
また、上記において、第１のトランジスタによって、論理回路（演算回路）または駆動回路を構成することができる。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
本発明の一態様では、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタの積層構造に係る半導体装置が提供される。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを用いることにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
半導体装置の概念図。 半導体装置の断面図。 半導体装置の断面図。 半導体装置の断面図。 半導体装置の回路図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 ＳＯＩ基板の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置を用いた電子機器を説明するための図。 メモリウィンドウ幅の調査結果を示す図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法について、図１乃至図５を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
〈半導体装置の構成の概略〉
図１は、半導体装置の構成の一例を示す概念図である。開示する発明の一態様に係る半導体装置は、代表的には、上部に記憶回路を有し、下部に高速動作が必要な論理回路（演算回路ともいう）や駆動回路を有する、積層構造の半導体装置である。
図１に示す半導体装置は、上部にメモリセルアレイ１０を有し、下部に、カラムデコーダ２０、ローデコーダ３０、ＩＯコントローラ４０、ＩＯバッファ５０、コマンドバッファ６０、アドレスバッファ７０、コントローラ８０、などの駆動回路を有する半導体装置（記憶装置）である。下部には、ＣＰＵなどの演算回路を有していても良い。なお、ここでは、半導体装置の一例として記憶装置について示したが、開示する発明の一態様はこれに限定されない。
〈半導体装置の断面構成〉
図２は、半導体装置の具体的構成の例を示す断面図である。図２（Ａ）には、第１の例に係る半導体装置の断面を、図２（Ｂ）には、第２の例に係る半導体装置の断面を、それぞれ示す。図２（Ａ）および図２（Ｂ）に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ（トランジスタ１７０またはトランジスタ５７０）を有し、上部に酸化物半導体を用いたトランジスタ１６２および容量素子１６４を有するものである。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易であり、論理回路（演算回路ともいう）などに用いられる。一方で、酸化物半導体を用いたトランジスタは、その特性を利用する記憶回路などに用いられる。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図２（Ａ）におけるトランジスタ１７０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、不純物領域と電気的に接続するソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂを有する。
ここで、ゲート電極１１０の側面にはサイドウォール絶縁層１１８が設けられている。また、基板１００の、表面に垂直な方向から見てサイドウォール絶縁層１１８と重ならない領域には、高濃度不純物領域１２０を有し、高濃度不純物領域１２０に接する金属化合物領域１２４が存在する。また、基板１００上にはトランジスタ１７０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１７０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂは、金属化合物領域１２４を介して高濃度不純物領域１２０および不純物領域１１４と電気的に接続されている。なお、トランジスタ１７０の集積化などのため、サイドウォール絶縁層１１８が形成されない場合もある。
図２（Ｂ）におけるトランジスタ５７０は、窒素含有層５０２および酸化膜５１２上の半導体材料（例えば、シリコンなど）を含む層に設けられたチャネル形成領域５３４と、チャネル形成領域５３４を挟むように設けられた低濃度不純物領域５３２および高濃度不純物領域５３０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域５３４上に設けられたゲート絶縁層５２２ａと、ゲート絶縁層５２２ａ上に設けられたゲート電極５２４と、不純物領域と電気的に接続するソース電極またはドレイン電極５４０ａ、およびソース電極またはドレイン電極５４０ｂを有する。
ここで、ゲート電極５２４の側面にはサイドウォール絶縁層５２８が設けられている。また、ベース基板５００の、表面に垂直な方向から見てサイドウォール絶縁層５２８と重ならない領域には、高濃度不純物領域５３０を有する。また、トランジスタ５７０を覆うように、層間絶縁層５３６および層間絶縁層５３８が設けられている。ソース電極またはドレイン電極５４０ａ、およびソース電極またはドレイン電極５４０ｂは、層間絶縁層５３６および層間絶縁層５３８に形成された開口を通じて、高濃度不純物領域５３０と電気的に接続されている。なお、トランジスタ５７０の集積化などのため、サイドウォール絶縁層５２８が形成されない場合もある。
図２（Ａ）および図２（Ｂ）におけるトランジスタ１６２は、絶縁層１３８上に設けられたソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続されている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定したものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温でのオフ電流密度（オフ電流をトランジスタのチャネル幅で除した値）は１０ｚＡ／μｍから１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）程度となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
なお、図２のトランジスタ１６２では、酸化物半導体層１４４が島状に加工されないため、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。
なお、図２の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性を向上し、段切れを防止することができるためである。
また、トランジスタ１６２および容量素子１６４の上には、層間絶縁層１５０が設けられており、層間絶縁層１５０上には層間絶縁層１５２が設けられている。
〈半導体装置の変形例〉
図３は、半導体装置の構成の変形例を示す断面図である。図３（Ａ）には、第１の変形例に係る半導体装置の断面を、図３（Ｂ）には、第２の変形例に係る半導体装置の断面を、それぞれ示す。なお、図３（Ａ）および図３（Ｂ）に示される半導体装置は、いずれも図２（Ａ）に示される構成の変形例に相当する。
図３（Ａ）に示される半導体装置と、図２（Ａ）に示される半導体装置の相違は、層間絶縁層１２８と絶縁層１３８との間に、絶縁層１３２および絶縁層１３４を有するか否かにある。ここで、絶縁層１３２には、水素が添加された窒化シリコンが用いられ、絶縁層１３４には水素が添加されていない窒化シリコンが用いられる。また、絶縁層１３８は酸化シリコンを用いたものであることが望ましい。
このように、下層に水素が添加された窒化シリコンでなる絶縁層１３２を有し、上層に水素が添加されていない窒化シリコンでなる絶縁層１３４を有する構成を採用することで、トランジスタ１７０のチャネル形成領域１１６を構成する材料（例えばシリコン）に水素を供給して、トランジスタ１７０の特性を向上させるとともに、酸化物半導体を用いたトランジスタ１６２の特性悪化の原因となる水素の、酸化物半導体層１４４への混入を防止することができる。なお、水素が添加された窒化シリコンでなる絶縁層１３２は、プラズマＣＶＤ法などによって形成することができる。また、水素が添加されていない窒化シリコンでなる絶縁層１３４は、スパッタリング法などによって形成することができる。この場合、例えば、成膜雰囲気を、窒素雰囲気または窒素とアルゴンとの混合雰囲気とし、スパッタリングターゲットとしては、水素を含まないシリコンを用いればよい。
図３（Ｂ）に示される半導体装置と、図２（Ａ）に示される半導体装置の相違は、層間絶縁層１２８と絶縁層１３８との間に、絶縁層１３４を有するか否かにある。ここで、絶縁層１３４には水素が添加されていない窒化シリコンが用いられる。また、層間絶縁層１２６には、水素が添加された窒化シリコンが用いられる。層間絶縁層１２８や絶縁層１３８は酸化シリコンを用いたものであることが望ましい。
このように、水素が添加された窒化シリコンでなる層間絶縁層１２６を有し、水素が添加されていない窒化シリコンでなる絶縁層１３４を有する構成を採用することで、トランジスタ１７０のチャネル形成領域１１６を構成する材料（例えばシリコン）に水素を供給して、トランジスタ１７０の特性を向上させるとともに、酸化物半導体を用いたトランジスタ１６２の特性悪化の原因となる水素の、酸化物半導体層１４４への混入を防止することができる。なお、水素が添加された窒化シリコンでなる層間絶縁層１２６は、プラズマＣＶＤ法などによって形成することができる。また、水素が添加されていない窒化シリコンでなる絶縁層１３４は、スパッタリング法などによって形成することができる。この場合、例えば、成膜雰囲気を、窒素雰囲気または窒素とアルゴンとの混合雰囲気とし、スパッタリングターゲットとしては、水素を含まないシリコンを用いればよい。
〈上部のトランジスタおよび容量素子の変形例〉
次に、図２における上部のトランジスタ１６２および容量素子１６４の変形例を、図４に示す。
図４（Ａ）に示すトランジスタおよび容量素子は、図２における半導体装置の上部のトランジスタおよび容量素子の変形例の一である。
図４（Ａ）に示す構成と、図２に示す構成との相違は、酸化物半導体層を島状に形成している点にある。つまり、図２に示す構成では、酸化物半導体層１４４が、絶縁層１３８、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの全体を覆っている。これに対して、図４（Ａ）に示す構成では、島状の酸化物半導体層１４４が、絶縁層１３８、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの一部を覆っている。ここで、島状の酸化物半導体層１４４の端部は、テーパー形状であることが好ましい。テーパー角は、例えば、３０°以上６０°以下とすることが好ましい。
また、容量素子１６４において、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。
図４（Ｂ）に示すトランジスタおよび容量素子は、図２における半導体装置の上部のトランジスタおよび容量素子の変形例の一である。
図４（Ｂ）に示す構成と、図２に示す構成との相違は、絶縁層１４３が、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ上に形成されている点にある。さらに、酸化物半導体層１４４が、絶縁層１４３、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように形成されている点にある。また、酸化物半導体層１４４は、絶縁層１４３に設けられた開口を介して、ソース電極またはドレイン電極１４２ａに接して設けられている。
絶縁層１４３を有することにより、ゲート電極と、ソース電極またはドレイン電極との間に形成される容量が低減され、トランジスタ動作の高速化を図ることができる。
図４（Ｃ）に示すトランジスタおよび容量素子は、図４（Ａ）や図４（Ｂ）のトランジスタおよび容量素子と一部異なる構成である。
図４（Ｃ）に示す構成と、図４（Ａ）に示す構成との相違は、絶縁層１４３が、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ上に形成されている点にある。さらに、酸化物半導体層１４４が、絶縁層１４３、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように形成されている点にある。また、図４（Ｃ）に示す構成と、図４（Ｂ）に示す構成との相違は、酸化物半導体層１４４が島状に形成されている点にある。当該構成により、図４（Ａ）の構成における効果と、図４（Ｂ）の構成における効果とを併せて得ることができる。
〈半導体装置の回路構成および動作〉
次に、上記半導体装置の回路構成の例、およびその動作について説明する。図５は、図２に示す半導体装置を用いた回路構成の例である。
図５（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子１６４の電極の他方は電気的に接続されている。
ここで、トランジスタ１６０およびトランジスタ１６２には、上述の酸化物半導体を用いたトランジスタが適用される。上述の酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、酸化物半導体を用いたトランジスタ１６２は、チャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下としているため、消費電力が小さく、動作速度もきわめて大きいという特徴を有する。
図５（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ１６０がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモリセル間でトランジスタ１６０がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコンなどで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１６２の室温でのオフ電流密度が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）程度であり、容量素子１６４の容量値が１ｐＦ程度である場合には、少なくとも１０６秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
図５（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図５（Ａ−２）のような回路に置き換えることが可能である。つまり、図５（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量）値に相当する。なお、抵抗値Ｒ２は、トランジスタ１６０のゲート電極とチャネル形成領域との間の抵抗値を示すものに過ぎないから、この点を明確にするために、接続の一部を点線で示している。
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
逆に、当該関係を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２以外において生じるリークが大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際（例えば、読み出しの際）に、第５の配線の電位の変動を低く抑えることができるためである。
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０やトランジスタ１６２のゲート絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
図５（Ｂ）に示す半導体装置は、図５（Ａ−１）におけるトランジスタ１６０を設けない構成の半導体装置である。図５（Ｂ）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６２のソース電極またはドレイン電極の他方と、容量素子１６４の電極の一方とは、電気的に接続され、第３の配線（３ｒｄ Ｌｉｎｅ：容量線とも呼ぶ）と、容量素子１６４の電極の他方とは、電気的に接続されている。
ここで、トランジスタ１６２には、上述の酸化物半導体を用いたトランジスタが適用される。上述の酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子１６４に与えられた電位を、極めて長時間にわたって保持することが可能である。なお、酸化物半導体を用いたトランジスタ１６２は、チャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下としているため、消費電力が小さく、動作速度もきわめて大きいという特徴を有する。
図５（Ｂ）に示す半導体装置では、容量素子１６４に与えられた電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。ここでは簡単のため、第３の配線の電位は固定されているものとする。まず、第２の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第１の配線の電位が、容量素子１６４の電極の一方に与えられる。すなわち、容量素子１６４には、所定の電荷が与えられる（書き込み）。その後、第２の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、容量素子１６４に与えられた電荷が保持される（保持）。トランジスタ１６２は上述のとおり、極めてオフ電流が小さいので、長時間にわたって電荷を保持できる。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第２の配線の電位を、トランジスタ１６２がオン状態となる電位にすると、容量素子１６４に保持されている電荷量に応じて、第１の配線は異なる電位をとる。このため、第１の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、情報が読み出された場合、容量素子１６４の電荷は失われるため、再度の書き込みを行う点に留意が必要である。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第２の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第１の配線の電位（新たな情報に係る電位）が、容量素子１６４の電極の一方に与えられる。その後、第２の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、容量素子１６４は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このため、半導体装置の高速動作が実現される。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、酸化物半導体を用いた半導体装置の作製方法、具体的には、図２の上部のトランジスタ１６２の作製方法について、図６を用いて説明する。なお、図６は、主としてトランジスタ１６２の作製工程などについて示すものであるから、トランジスタ１６２の下部に存在するトランジスタ１７０等の詳細な説明については省略する。
まず、層間絶縁層１２８上に絶縁層１３８を形成する。その後、絶縁層１３８上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図６（Ａ）参照）。
絶縁層１３８は下地として機能するものであり、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、絶縁層１３８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１３８は、できるだけ水素や水を含まないように形成することが望ましい。また、絶縁層１３８を設けない構成とすることも可能である。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａの下端部と、およびソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う場合には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行うのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
なお、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂとの間の寄生容量を低減することが可能である。
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように、酸化物半導体層１４４を形成する（図６（Ｂ）参照）。
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、一元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成することができる。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍ：自然数とは限らない）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍ：自然数とは限らない）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：ＺｎＯ＝１：２［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層１４４を形成することが可能である。
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４４を形成する。被処理物を熱しながら酸化物半導体層１４４を形成することにより、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層１４４中の不純物濃度を低減できる。
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、またはアルゴン（アルゴン流量比率１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に形成される粉状の物質（パーティクル、ゴミともいう）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層１４４の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層１４４を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば層間絶縁層１２８の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠乏に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層１４４を形成することで、極めて優れた特性のトランジスタを実現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図６（Ｃ）参照）。ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層１４６を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成する（図６（Ｄ）参照）。ゲート電極１４８ａは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。なお、ゲート電極１４８ａの形成の際に、先の実施の形態における容量素子１６４の電極１４８ｂを併せて形成することができる。
次に、ゲート絶縁層１４６およびゲート電極１４８ａ上に、層間絶縁層１５０および層間絶縁層１５２を形成する（図６（Ｅ）参照）。層間絶縁層１５０および層間絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁層１５０と層間絶縁層１５２の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。また、層間絶縁層を設けない構成とすることも可能である。
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成する（図６（Ｅ）参照）。
図６（Ｅ）に示すトランジスタ１６２は、酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続するソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上のゲート電極１４８ａと、ゲート絶縁層１４６およびゲート電極１４８ａ上の層間絶縁層１５０と、層間絶縁層１５０上の層間絶縁層１５２とを有する。
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１６２の室温でのオフ電流密度（オフ電流をトランジスタのチャネル幅で除した値）は１０ｚＡ／μｍから１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）程度となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、酸化物半導体（特に非晶質構造を有する酸化物半導体）を用いたトランジスタの作製方法について、図７を用いて説明する。当該トランジスタは、先の実施の形態におけるトランジスタ１６２などに代えて用いることができるものである。なお、本実施の形態に係るトランジスタは、一部の構成が先の実施の形態に係るトランジスタと共通している。このため、以下では、主として相違点について述べる。また、以下では、トップゲート型のトランジスタを例に挙げて説明するが、トランジスタの構成はトップゲート型に限られない。
まず、被処理物２００上に絶縁層２０２を形成する。その後、絶縁層２０２上に酸化物半導体層２０６を形成する（図７（Ａ）参照）。
被処理物２００は、例えば、先の実施の形態における層間絶縁層１２８である。被処理物２００の表面は、算術平均粗さ（Ｒａ）が１ｎｍ以下であることが望ましい。より望ましくは、０．５ｎｍ以下である。半導体装置の微細化に伴い、パターニングに用いるマスクの露光条件の要求は高まるが、このような平坦性の高い表面とすることで、露光条件の要求が高い場合でも、対応が容易になるためである。なお、上述の算術平均粗さには、例えば、１０μｍ×１０μｍの領域で測定できる。
絶縁層２０２は、先の実施の形態における絶縁層１３８に相当し、下地として機能する。詳細については、先の実施の形態を参酌できる。なお、絶縁層２０２を設けない構成とすることも可能である。
酸化物半導体層２０６は、先の実施の形態における酸化物半導体層１４４に相当する。用いることができる材料、作製方法、その他の詳細については、先の実施の形態を参酌できる。
本実施の形態では、非晶質構造の酸化物半導体層２０６を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成する。
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層２０６を加工して、島状の酸化物半導体層２０６ａを形成する。
酸化物半導体層２０６のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるように、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）は適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）がある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、被処理物側の電極に印加される電力量、被処理物側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
酸化物半導体層２０６ａの端部は、テーパー形状となるようにエッチングすることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。なお、テーパー角とは、テーパー形状を有する層（例えば、酸化物半導体層２０６ａ）を、その断面（被処理物の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。酸化物半導体層２０６ａの端部をテーパー形状となるようにエッチングすることにより、後に形成されるソース電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂの被覆性が向上し、段切れを防止することができる。
その後、酸化物半導体層２０６ａに対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層２０６ａ中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。詳細については先の実施の形態を参酌できる。なお、ここで示すように、熱処理（第１の熱処理）をエッチング後に行う場合には、ウェットエッチングを用いる場合であっても、エッチングレートが高い状態でエッチングを行うことができるため、エッチングにかかる時間を短縮することができるというメリットがある。
なお、第１の熱処理は、島状の酸化物半導体層２０６ａに加工する前の酸化物半導体層２０６に行うこともできる。その場合には、第１の熱処理後に、加熱装置から被処理物２００を取り出し、フォトリソグラフィ工程を行うことになる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理、脱水素化処理などと呼ぶこともできる。当該脱水化処理、脱水素化処理は、酸化物半導体層の形成後や、酸化物半導体層２０６ａ上にソース電極またはドレイン電極を積層させた後、ゲート絶縁層を形成した後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層２０６ａに接するように導電層を形成する。そして、導電層を選択的にエッチングして、ソース電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂを形成する（図７（Ｂ）参照）。導電層や、ソース電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂ、その他の詳細については、先の実施の形態における導電層や、ソース電極またはドレイン電極等に関する記載を参酌できる。
次に、酸化物半導体層２０６ａの一部に接するゲート絶縁層２１２を形成する（図７（Ｃ）参照）。ゲート絶縁層２１２の詳細については、先の実施の形態におけるゲート絶縁層等に関する記載を参酌できる。
ゲート絶縁層２１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。第２の熱処理の詳細についても、先の実施の形態を参酌できる。
なお、本実施の形態では、ゲート絶縁層２１２の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。
次に、ゲート絶縁層２１２上において酸化物半導体層２０６ａと重畳する領域にゲート電極２１４を形成する（図７（Ｄ）参照）。ゲート電極２１４は、ゲート絶縁層２１２上に導電層を形成した後に、当該導電層を選択的にパターニングすることによって形成することができる。詳細は、先の実施の形態を参酌すればよい。なお、ゲート電極２１４の形成の際に、先の実施の形態における容量素子の電極を併せて形成することができる。
次に、ゲート絶縁層２１２およびゲート電極２１４上に、層間絶縁層２１６および層間絶縁層２１８を形成する（図７（Ｅ）参照）。詳細は、先の実施の形態を参酌すればよい。なお、層間絶縁層を設けない構成とすることも可能である。
以上により、高純度化された非晶質構造の酸化物半導体層２０６ａを用いたトランジスタ２５０が完成する（図７（Ｅ）参照）。なお、熱処理の条件によっては、酸化物半導体層２０６ａ中に、結晶成分が僅かに存在する場合もある。
このように高純度化され、真性化された酸化物半導体層２０６ａを用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
なお、本実施の形態では、トップゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成について説明したが、本実施の形態の構成を適用できるトランジスタはこれに限定されない。例えば、トップゲート型のトランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の下部とが接触する構成（図２や図４に示す構成など）に、本実施の形態の構成の一部を適用することができる。また、ボトムゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成や、ボトムゲート型のトランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の下部とが接触する構成などに対しても、本実施の形態の構成の一部を適用することができる。つまり、本実施の形態により、非晶質構造の酸化物半導体を備えた様々なトランジスタを実現することができる
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、酸化物半導体を用いたトランジスタの作製方法について、図８を用いて説明する。本実施の形態では、酸化物半導体層として、結晶領域を有する第１の酸化物半導体層と、第１の酸化物半導体層の結晶領域から結晶成長させた第２の酸化物半導体層を用いる場合について、詳細に説明する。当該トランジスタは、先の実施の形態におけるトランジスタ１６２などに代えて用いることができるものである。なお、本実施の形態に係るトランジスタは、一部の構成が先の実施の形態に係るトランジスタと共通している。このため、以下では、主として相違点について述べる。
なお、第１の酸化物半導体層のみで必要な厚さを確保できる場合には、第２の酸化物半導体層は不要である。また、以下では、トップゲート型のトランジスタを例に挙げて説明するが、トランジスタの構成はトップゲート型に限られない。
まず、被処理物３００上に絶縁層３０２を形成する。それから、絶縁層３０２上に第１の酸化物半導体層を形成し、第１の熱処理によって少なくとも第１の酸化物半導体層の表面を含む領域を結晶化させて、第１の酸化物半導体層３０４を形成する（図８（Ａ）参照）。
被処理物３００の詳細（表面などの詳細）については、先の実施の形態を参酌できる。
絶縁層３０２は下地として機能するものである。絶縁層３０２の詳細についても、先の実施の形態を参酌すればよい。なお、絶縁層３０２を設けない構成としてもよい。
第１の酸化物半導体層は、先の実施の形態における酸化物半導体層と同様に形成することができる。このため、第１の酸化物半導体層およびその成膜方法の詳細については、先の実施の形態を参酌すればよい。ただし、本実施の形態では、第１の熱処理によって第１の酸化物半導体層を意図的に結晶化させるため、結晶化が生じやすい酸化物半導体を用いて第１の酸化物半導体層を形成することが望ましい。このような酸化物半導体としては、例えば、ＺｎＯなどが挙げられる。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体であっても、例えば、Ｚｎの濃度の高いものは結晶化しやすく、金属元素（Ｉｎ、Ｇａ、およびＺｎ）においてＺｎの占める割合が６０ａｔｏｍ％以上のものは、この目的に用いるには望ましい。また、第１の酸化物半導体層の厚さは、１ｎｍ以上１０ｎｍ以下とするのが望ましい。本実施の形態では一例として３ｎｍの厚さとする。ただし、適用する酸化物半導体材料や半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択すればよい。
第１の熱処理の温度は、５５０℃以上８５０℃以下、好ましくは６００℃以上７５０℃以下とする。また、熱処理の時間は、１分以上２４時間以下とすることが望ましい。なお、熱処理の温度や、熱処理の時間は、酸化物半導体の種類などによって異なる。
また、第１の熱処理の雰囲気は、水素や水などを含まない雰囲気とすることが望ましい。例えば、水が十分に除去された、窒素、酸素、希ガス（ヘリウム、ネオン、アルゴン等）雰囲気とすることができる。
熱処理装置は、電気炉の他、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いることができる。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
上述の第１の熱処理によって、少なくとも第１の酸化物半導体層の表面を含む領域が結晶化する。当該結晶領域は、第１の酸化物半導体層表面から、第１の酸化物半導体層内部に向かって結晶成長が進行することにより形成される領域である。なお、当該結晶領域は、平均厚さが１ｎｍ以上１０ｎｍ以下の板状結晶を含む場合がある。また、当該結晶領域は、酸化物半導体層の表面に対して略垂直な方向にｃ軸配向する結晶を含む場合がある。ここで、略平行とは、平行方向から±１０°以内の状態をいうものとし、略垂直とは、垂直方向から±１０°以内の状態を言うものとする。
また、第１の熱処理によって結晶領域を形成すると共に、第１の酸化物半導体層中の水素（水や水酸基を含む）などを除去することが望ましい。水素などの除去を行う場合には、純度が、６Ｎ（９９．９９９９％）以上（即ち不純物の濃度が１ｐｐｍ以下）の窒素、酸素、希ガス（ヘリウム、ネオン、アルゴン等）雰囲気において第１の熱処理を行うと良い。より望ましくは、純度が７Ｎ（９９．９９９９９％）以上（即ち不純物の濃度が０．１ｐｐｍ以下）の雰囲気である。また、Ｈ２Ｏが２０ｐｐｍ以下の超乾燥空気中で、好ましくは、Ｈ２Ｏが１ｐｐｍ以下の超乾燥空気中で、第１の熱処理を行っても良い。
また、第１の熱処理により結晶領域を形成すると共に、第１の酸化物半導体層に酸素を供給することが望ましい。例えば、熱処理の雰囲気を酸素雰囲気とすることで、第１の酸化物半導体層に酸素を供給することができる。
本実施の形態では、第１の熱処理として、窒素雰囲気下で７００℃、１時間の熱処理を行って酸化物半導体層から水素などを除去した後、酸素雰囲気に切り替えることで、第１の酸化物半導体層内部に酸素を供給する。なお、第１の熱処理の主たる目的は結晶領域の形成にあるから、水素などの除去や、酸素の供給を目的とする処理は別に行うこともできる。例えば、水素などを除去するための熱処理や、酸素を供給するための処理を行った後に、結晶化のための熱処理を行うことが可能である。
このような第１の熱処理によって、結晶領域を有し、水素（水や水酸基を含む）などが除去され、酸素が供給された第１の酸化物半導体層が得られる。
次に、少なくとも表面を含む領域に結晶領域を有する第１の酸化物半導体層３０４上に、第２の酸化物半導体層３０５を形成する（図８（Ｂ）参照）。なお、第１の酸化物半導体層３０４のみで必要な厚さを確保できる場合には、第２の酸化物半導体層３０５は不要である。この場合、第２の酸化物半導体層３０５にかかる工程を省略することができる。
第２の酸化物半導体層３０５は、先の実施の形態における酸化物半導体層と同様に形成することができる。このため、第２の酸化物半導体層３０５およびその成膜方法の詳細については、先の実施の形態を参酌すればよい。ただし、第２の酸化物半導体層３０５は、第１の酸化物半導体層３０４より厚く形成することが望ましい。また、第１の酸化物半導体層３０４と第２の酸化物半導体層３０５の厚さの和が１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上１０ｎｍ以下となるように、第２の酸化物半導体層３０５を形成することが望ましい。本実施の形態では、一例として７ｎｍの厚さとする。なお、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択すればよい。
第２の酸化物半導体層３０５には、第１の酸化物半導体層３０４と同一主成分の材料であって、結晶化後の格子定数が近接した材料（ミスマッチが１％以下）を用いることが望ましい。このような材料を用いる場合には、第２の酸化物半導体層３０５の結晶化において、第１の酸化物半導体層３０４の結晶領域を種とする結晶成長を進行させやすくなるためである。さらに、同一主成分材料である場合には、界面物性や電気的特性も良好になる。
なお、結晶化によって所望の膜質が得られる場合には、異なる主成分の材料を用いて第２の酸化物半導体層３０５を形成しても良い。
次に、第２の酸化物半導体層３０５に第２の熱処理を行い、第１の酸化物半導体層３０４の結晶領域を種として結晶成長させて、第２の酸化物半導体層３０６を形成する（図８（Ｃ）参照）。第２の酸化物半導体層３０５を形成しない場合、当該工程は省略することができる。
第２の熱処理の温度は、５５０℃以上８５０℃以下、好ましくは６００℃以上７５０℃以下とする。第２の熱処理の加熱時間は１分以上１００時間以下とし、好ましくは５時間以上２０時間以下とし、代表的には１０時間とする。なお、第２の熱処理においても、熱処理の雰囲気には、水素や水などが含まれないことが望ましい。
雰囲気の詳細および熱処理による効果は、第１の熱処理と同様である。また、用いることができる熱処理装置も、第１の熱処理の場合と同様である。例えば、第２の熱処理の昇温時には炉の内部を窒素雰囲気とし、冷却時には炉の内部を酸素雰囲気とすることで、窒素雰囲気で水素などの除去を、酸素雰囲気で酸素の供給を行うことができる。
上述のような第２の熱処理を行うことにより、第１の酸化物半導体層３０４に形成された結晶領域から第２の酸化物半導体層３０５全体に結晶成長を進行させて、第２の酸化物半導体層３０６を形成することができる。また、水素（水や水酸基を含む）などが除去され、酸素が供給された第２の酸化物半導体層３０６を形成することができる。また、第２の熱処理によって、第１の酸化物半導体層３０４の結晶領域の配向性を高めることも可能である。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を第２の酸化物半導体層３０６に用いる場合、第２の酸化物半導体層３０６は、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数とは限らない）で表される結晶や、Ｉｎ２Ｇａ２ＺｎＯ７（Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝２：２：１：７［ａｔｏｍ比］）で表される結晶などを含み得る。このような結晶は、第２の熱処理によって、そのｃ軸が、第２の酸化物半導体層３０６の表面と略垂直な方向をとるように配向する。
ここで、上述の結晶は、ａ軸（ａ−ａｘｉｓ）およびｂ軸（ｂ−ａｘｉｓ）に平行なレイヤーの積層構造である。また、各レイヤーはＩｎ、Ｇａ、Ｚｎのいずれかを含有する。具体的には、上述の結晶は、Ｉｎを含有するレイヤーと、Ｉｎを含有しないレイヤー（ＧａまたはＺｎを含有するレイヤー）が、ｃ軸方向に積層された構造を有する。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体結晶では、Ｉｎを含有するレイヤーの面内方向、すなわち、ａ軸およびｂ軸に平行な方向に関する導電性は良好である。これは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体結晶では電気伝導が主としてＩｎによって制御されること、一のＩｎの５ｓ軌道が、隣接するＩｎの５ｓ軌道と重なりを有することにより、キャリアパスが形成されること、などによる。
また、第１の酸化物半導体層３０４が絶縁層３０２との界面に非晶質領域を有するような構造の場合、第２の熱処理を行うことにより、第１の酸化物半導体層３０４の表面に形成されている結晶領域から第１の酸化物半導体層３０４の下方に向かって結晶成長が進行し、該非晶質領域が結晶化される場合もある。なお、絶縁層３０２を構成する材料や、熱処理の条件などによっては、該非晶質領域が残存する場合もある。
また、第１の酸化物半導体層３０４と第２の酸化物半導体層３０５とに同一主成分の酸化物半導体材料を用いる場合、図８（Ｃ）に示すように、第１の酸化物半導体層３０４と、第２の酸化物半導体層３０６とが、同一の結晶構造を有する場合がある。このため、図８（Ｃ）では点線で示したが、第１の酸化物半導体層３０４と第２の酸化物半導体層３０６の境界が判別できなくなり、第１の酸化物半導体層３０４と第２の酸化物半導体層３０６を同一の層と見なせる場合もある。
次に、マスクを用いたエッチングなどの方法によって第１の酸化物半導体層３０４および第２の酸化物半導体層３０６を加工して、島状の第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａを形成する（図８（Ｄ）参照）。なお、ここでは、第２の熱処理の後に、島状の酸化物半導体層への加工を行っているが、島状の酸化物半導体層への加工後に、第２の熱処理を行っても良い。この場合、ウェットエッチングを用いる場合であっても、エッチングレートが高い状態でエッチングを行うことができるため、エッチングにかかる時間を短縮することができるというメリットがある。
第１の酸化物半導体層３０４および第２の酸化物半導体層３０６のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）は適宜設定する。第１の酸化物半導体層３０４および第２の酸化物半導体層３０６のエッチングは、先の実施の形態における酸化物半導体層のエッチングと同様に行うことができる。詳細については、先の実施の形態を参酌すればよい。
なお、酸化物半導体層のうち、チャネル形成領域となる領域は、平坦な表面を有していることが望ましい。例えば、第２の酸化物半導体層３０６表面の高低差（Ｐ−Ｖ）は、ゲート電極と重畳する領域（チャネル形成領域）において、１ｎｍ以下（好ましくは０．５ｎｍ以下）であると好適である。なお、上述の高低差には、例えば、１０μｍ×１０μｍの領域で測定できる。
次に、第２の酸化物半導体層３０６ａに接するように導電層を形成する。それから、該導電層を選択的にエッチングして、ソース電極またはドレイン電極３０８ａ、ソース電極またはドレイン電極３０８ｂを形成する（図８（Ｄ）参照）。詳細については、先の実施の形態を参酌すればよい。
なお、図８（Ｄ）に示す工程で、第１の酸化物半導体層３０４ａまたは第２の酸化物半導体層３０６ａの、ソース電極またはドレイン電極３０８ａ、ソース電極またはドレイン電極３０８ｂと接する結晶層が非晶質状態となることもある。このため、第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａのすべての領域が結晶性とは限らない。
次に、第２の酸化物半導体層３０６ａの一部に接するゲート絶縁層３１２を形成する。詳細については、先の実施の形態を参酌すればよい。その後、ゲート絶縁層３１２上の、第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａと重畳する領域にゲート電極３１４を形成する。そして、ゲート絶縁層３１２およびゲート電極３１４上に、層間絶縁層３１６および層間絶縁層３１８を形成する（図８（Ｅ）参照）。詳細については、先の実施の形態を参酌すればよい。
ゲート絶縁層３１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第３の熱処理を行うのが望ましい。第３の熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、酸素を含む雰囲気下で２５０℃、１時間の熱処理を行えばよい。第３の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層３１２が酸素を含む絶縁層である場合、第２の酸化物半導体層３０６ａに酸素を供給することもできる。
なお、本実施の形態では、ゲート絶縁層３１２の形成後に第３の熱処理を行っているが、第３の熱処理のタイミングはこれに限定されない。また、第２の熱処理など、他の処理によって第２の酸化物半導体層３０６ａに酸素を供給している場合には、第３の熱処理は省略しても良い。
以上により、第１の酸化物半導体層３０４ａ、および、第２の酸化物半導体層３０６ａを用いたトランジスタ３５０が完成する（図８（Ｅ）参照）。
このように高純度化され、真性化された第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａを用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
なお、本実施の形態では、トップゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成について説明したが、本実施の形態の構成を適用できるトランジスタはこれに限定されない。例えば、トップゲート型のトランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の下部とが接触する構成（図２や図４に示す構成など）に、本実施の形態の構成の一部を適用することができる。また、ボトムゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成や、ボトムゲート型のトランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の下部とが接触する構成などに対しても、本実施の形態の構成の一部を適用することができる。つまり、本実施の形態により、結晶領域を有する酸化物半導体層を備えた様々なトランジスタを実現することができる
さらに、本実施の形態では、酸化物半導体層として、結晶領域を有する第１の酸化物半導体層３０４ａと、第１の酸化物半導体層３０４ａの結晶領域から結晶成長させた第２の酸化物半導体層３０６ａを用いているため、電界効果移動度を向上させ、良好な電気特性を有するトランジスタを実現することができる。例えば、電界効果移動度μ＞１００ｃｍ２／Ｖ・ｓを実現することも可能である。これにより、高速動作が求められる各種論理回路に、上記トランジスタを適用することも可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、酸化物半導体を用いたトランジスタの作製方法について、図９を用いて説明する。当該トランジスタは、先の実施の形態におけるトランジスタ１６２などに代えて用いることができるものである。なお、本実施の形態に係るトランジスタは、一部の構成が先の実施の形態に係るトランジスタと共通している。このため、以下では、主として相違点について述べる。また、以下では、トップゲート型のトランジスタを例に挙げて説明するが、トランジスタの構成はトップゲート型に限られない。
まず、被処理物４００上に、絶縁層４０２を形成する。そして、絶縁層４０２上に酸化物半導体層４０６を形成する（図９（Ａ）参照）。詳細については先の実施の形態を参酌すればよい。
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層４０６を加工して、島状の酸化物半導体層４０６ａを形成し、当該酸化物半導体層４０６ａを覆うように、導電層４０８および絶縁層４１０を形成する（図９（Ｂ）参照）。なお、絶縁層４１０は必須の構成要素ではないが、後に形成されるソース電極またはドレイン電極の側面を選択的に酸化させるためには有効である。また、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減するという点においても有効である。
島状の酸化物半導体層４０６ａの形成や熱処理などの詳細については、先の実施の形態を参酌することができる。また、導電層４０８の詳細についても、先の実施の形態を参酌すればよい。
絶縁層４１０は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、絶縁層４１０は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、絶縁層４１０は、単層構造としても良いし、積層構造としても良い。絶縁層４１０の厚さは特に限定されないが、例えば、１０ｎｍ以上２００ｎｍ以下とすることができる。
次に、導電層４０８および絶縁層４１０を選択的にエッチングして、ソース電極またはドレイン電極４０８ａ、ソース電極またはドレイン電極４０８ｂ、絶縁層４１０ａ、絶縁層４１０ｂを形成する（図９（Ｃ）参照）。詳細は、先の実施の形態におけるソース電極またはドレイン電極の形成工程と同様である。なお、アルミニウム、チタン、モリブデン、銅などの材料は、後に行われるプラズマ酸化処理に適しており、ソース電極またはドレイン電極４０８ａ、ソース電極またはドレイン電極４０８ｂなどの材料として好適である。
次に、酸化物半導体層４０６ａに酸素を供給するための酸化処理を行う（図９（Ｄ）参照）。当該酸化処理によって、ソース電極またはドレイン電極４０８ａの一部（特に、その側面に相当する部分）には酸化領域４１１ａが、ソース電極またはドレイン電極４０８ｂの一部（特に、その側面に相当する部分）には酸化領域４１１ｂが形成される（図９（Ｄ）参照）。また、当該酸化処理によって、ソース電極またはドレイン電極４０８ａや、ソース電極またはドレイン電極４０８ｂの外周部にも、酸化領域が形成される。
酸化処理は、マイクロ波（３００ＭＨｚ〜３００ＧＨｚ）によって励起された酸素プラズマを用いた酸化処理（プラズマ酸化処理）とするのが好適である。マイクロ波によってプラズマを励起することで、高密度プラズマが実現され、酸化物半導体層４０６ａへのダメージを十分に低減することができるからである。
より具体的には、例えば、周波数を３００ＭＨｚ〜３００ＧＨｚ（代表的には２．４５ＧＨｚ）、圧力を５０Ｐａ〜５０００Ｐａ（代表的には５００Ｐａ）、被処理物の温度を２００〜４００℃（代表的には３００℃）とし、酸素とアルゴンとの混合ガスを用いて上記処理を行うことができる。
上記酸化処理によって、酸化物半導体層４０６ａには酸素が供給されることになるため、酸化物半導体層４０６ａへのダメージを十分に低減しつつ、酸素欠乏に起因するエネルギーギャップ中の欠陥準位を減少させることができる。つまり、酸化物半導体層４０６ａの特性を一層向上させることができる。
なお、酸化物半導体層４０６ａへのダメージを十分に低減しつつ、酸化物半導体層４０６ａに酸素を供給することができる方法であれば、マイクロ波を用いたプラズマ酸化処理に限定されない。例えば、酸素を含む雰囲気における熱処理などの方法を用いることもできる。
また、上記酸化処理と併せて、酸化物半導体層４０６ａから水や水素などを除去する処理を行ってもよい。この場合、例えば、窒素やアルゴンなどのガスを用いたプラズマ処理を用いることができる。
なお、上記酸化処理によって形成された酸化領域４１１ａや酸化領域４１１ｂは、トランジスタ４５０が微細化されている場合（例えば、チャネル長が１０００ｎｍ未満である場合）には、特に有効である。トランジスタの微細化に伴い、ゲート絶縁層に対してはその厚みを小さくすることが要求されるが、当該酸化領域を有することで、ゲート絶縁層の薄型化やカバレッジ不良などに起因して生じ得る、ゲート電極と、ソース電極またはドレイン電極のショートを防止できるためである。なお、当該酸化領域は、５ｎｍ以上（好ましくは１０ｎｍ以上）の厚みを有していれば、十分に効果的である。
また、上記酸化処理は、露出した絶縁層４０２の膜質改善の観点からも有効である。
なお、ソース電極またはドレイン電極４０８ａや、ソース電極またはドレイン電極４０８ｂの上部の酸化を防止する役割を有する点で、絶縁層４１０ａおよび絶縁層４１０ｂは重要である。エッチングの際に用いるマスクを残存させたまま、上記プラズマ処理をするには大きな困難が伴うからである。
次に、大気に触れさせることなく、酸化物半導体層４０６ａの一部に接するゲート絶縁層４１２を形成する。そして、ゲート絶縁層４１２上の酸化物半導体層４０６ａと重畳する領域にゲート電極４１４を形成し、ゲート絶縁層４１２およびゲート電極４１４上に、層間絶縁層４１６および層間絶縁層４１８を形成する（図９（Ｅ）参照）。詳細については、先の実施の形態を参酌することができる。
以上により、酸化物半導体を用いたトランジスタ４５０が完成する。
本実施の形態では、酸化物半導体層４０６ａに酸素を供給するために、酸化物半導体層４０６ａに酸素プラズマ処理を施している。このため、トランジスタ４５０の特性はさらに高いものとなる。また、ソース電極またはドレイン電極の側面に相当する領域が酸化されることになるため、ゲート絶縁層の薄膜化に起因して生じるおそれのある、ゲート電極−ソース電極（またはドレイン電極）間の短絡を防止することができる。また、酸化領域４１１ａ、酸化領域４１１ｂによって、適度なオフセット領域ができるので、酸化物半導体層から、ソース電極（またはドレイン電極）との界面にかけての電界の変化を、低く抑えることも可能である。
また、ソース電極およびドレイン電極の上に絶縁層を設けることにより、ソース電極およびドレイン電極と、ゲート電極との間に形成される容量（寄生容量）を低減し、さらなる高速動作を実現することが可能である。
なお、本実施の形態では、トップゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成について説明したが、本実施の形態の構成を適用できるトランジスタはこれに限定されない。例えば、ボトムゲート型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の上部とが接触する構成に、本実施の形態の構成の一部を適用することができる。つまり、本実施の形態により、酸素が供給された酸化物半導体、酸化領域を有する電極、などを備えた様々なトランジスタを実現することができる
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、酸化物半導体以外の半導体材料を用いた半導体装置の作製方法、具体的には、図２（Ａ）の下部のトランジスタ１７０の作製方法について、図１０および図２（Ａ）を用いて説明する。
まず、半導体材料を含む基板１００を用意する（図１０（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図１０（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図１０（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図１０（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図１０（Ｃ）参照）。
次に、ゲート電極１１０を覆う絶縁層１１２を形成する（図１０（Ｃ）参照）。そして、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、浅い接合深さの不純物領域１１４を形成する（図１０（Ｃ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物を添加すればよい。上記不純物領域１１４の形成により、半導体領域１０４のゲート絶縁層１０８下部には、チャネル形成領域１１６が形成される（図１０（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成する工程を採用しているが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図１０（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を行うことで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０の上面と、不純物領域１１４の上面を露出させると良い。なお、サイドウォール絶縁層１１８は、高集積化などの目的のために形成されない場合もある。
次に、ゲート電極１１０、不純物領域１１４、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、不純物領域１１４と接する領域に、リン（Ｐ）やヒ素（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図１０（Ｅ）参照）。その後、上記絶縁層を除去し、ゲート電極１１０、サイドウォール絶縁層１１８、高濃度不純物領域１２０等を覆うように金属層１２２を形成する（図１０（Ｅ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図１０（Ｆ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図１０（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６と層間絶縁層１２８の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。
その後、上記層間絶縁層１２６、１２８に、金属化合物領域１２４にまで達する開口を形成し、当該開口に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを形成する（図１０（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極（ここでは金属化合物領域１２４）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲート電極１１０と接触する電極などをあわせて形成することができる。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。また、後に行われる熱処理を考慮して、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、熱処理に耐えうる程度の耐熱性を有する材料を用いて形成することが望ましい。
以上により、半導体材料を含む基板１００を用いたトランジスタ１７０が形成される（図１０（Ｈ）参照）。酸化物半導体以外の材料を用いたトランジスタ１７０は、高速動作が可能であるから、当該トランジスタを用いて、論理回路（演算回路ともいう）などを構成することができる。また、先の実施の形態に示す記憶回路を駆動するための駆動回路などに用いることもできる。
なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した半導体装置を提供することができる。
たとえば、上記工程の後に絶縁層１３８を形成し、絶縁層１３８に開口を形成してもよい。さらに該開口にソース電極またはドレイン電極１３０ａに接続される電極１４２ｃ、およびソース電極またはドレイン電極１３０ｂに接続される電極１４２ｄを形成しても良い（図２（Ａ）参照）。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、酸化物半導体以外の半導体材料を用いた半導体装置の作製方法、具体的には、図２（Ｂ）の下部のトランジスタ５７０の作製方法について、図１１および図１２を用いて説明する。以下では、はじめにベース基板上に単結晶半導体層が設けられたＳＯＩ基板の作製方法について、図１１を参照して説明し、その後、該ＳＯＩ基板を用いたトランジスタの作製方法について、図１２を参照して説明する。
〈ＳＯＩ基板の作製方法〉
まず、ベース基板５００を準備する（図１１（Ａ）参照）。ベース基板５００としては、絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
また、ベース基板５００として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いても良い。ベース基板５００として半導体基板を用いる場合には、ガラス基板などを用いる場合と比較して熱処理の温度の上限が上がるため、良質なＳＯＩ基板を得ることが容易になる。ここで、半導体基板としては、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
本実施の形態では、ベース基板５００としてガラス基板を用いる場合について説明する。ベース基板５００として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。
上記ベース基板５００に関しては、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、ベース基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて超音波洗浄を行う。このような洗浄処理を行うことによって、ベース基板５００表面の平坦性向上や、ベース基板５００表面に残存する研磨粒子の除去などが実現される。
次に、ベース基板５００の表面に、窒素含有層５０２（例えば、窒化シリコン膜（ＳｉＮｘ）や窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の窒素を含有する絶縁膜を含む層）を形成する（図１１（Ｂ）参照）。窒素含有層５０２は、ＣＶＤ法、スパッタリング法等を用いて形成することができる。
本実施の形態において形成される窒素含有層５０２は、後に単結晶半導体層を貼り合わせるための層（接合層）となる。また、窒素含有層５０２は、ベース基板に含まれるナトリウム（Ｎａ）等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても機能する。
上述のように、本実施の形態では窒素含有層５０２を接合層として用いるため、その表面が所定の平坦性を有するように窒素含有層５０２を形成することが好ましい。具体的には、表面の平均面粗さ（Ｒａ、算術平均粗さともいう）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６０ｎｍ以下、より好ましくは、平均面粗さが０．３５ｎｍ以下、自乗平均粗さが０．４５ｎｍ以下となるように窒素含有層５０２を形成する。なお、上述の平均面粗さや自乗平均粗さには、例えば、１０μｍ×１０μｍの領域で測定できる。膜厚は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲とする。このように、表面の平坦性を高めておくことで、単結晶半導体層の接合不良を防止することができる。
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用いる（図１１（Ｃ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。
単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。
単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図１１（Ｄ）参照）。なお、汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板５１０の汚染を低減させることができる。また、ベース基板５００と貼り合わせた後に、ベース基板からのＮａ等の不純物を固定して、単結晶半導体基板５１０の汚染を防止できる。
なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２にはフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図１１（Ｅ）参照）。
脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域５１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３ ＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３ ＋の割合を高めることで、イオン照射の効率を向上させることができる。
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、別々の工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れをおさえることが可能である。
なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことができる。
次に、ベース基板５００と、単結晶半導体基板５１０とを対向させ、窒素含有層５０２の表面と酸化膜５１２とを密着させる。これにより、ベース基板５００と、単結晶半導体基板５１０とが貼り合わされる（図１１（Ｆ）参照）。
貼り合わせの際には、ベース基板５００または単結晶半導体基板５１０の一箇所に、０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において窒素含有層５０２と酸化膜５１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。
なお、単結晶半導体基板５１０とベース基板５００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板５１０とベース基板５００との界面での接合強度を向上させることができる。
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、窒素含有層５０２と酸化膜５１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。
次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、ベース基板５００上に、窒素含有層５０２および酸化膜５１２を介して単結晶半導体層５１６を形成する（図１１（Ｇ）参照）。
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、４００℃以上５００℃以下とすると、より効果的である。
なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減させてもよい。
次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層５１８を形成する。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、開示する発明の一態様はこれに限定して解釈されない。単結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行って良いし、単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記、エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。
以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることができる（図１１（Ｈ）参照）。
〈トランジスタの作製方法〉
次に、上記のＳＯＩ基板を用いたトランジスタ５７０の作製方法について、図１２を参照して説明する。
図１２（Ａ）は、図１１に示す方法で作成したＳＯＩ基板の一部を示す断面図である。
まず、単結晶半導体層５１８を島状に加工して、半導体層５２０を形成する（図１２（Ｂ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物や、ｐ型の導電性を付与する不純物を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、半導体層５２０を覆うように、絶縁層５２２を形成する（図１２（Ｃ）参照）。絶縁層５２２は、後にゲート絶縁層となるものである。ここでは、プラズマＣＶＤ法を用いて、酸化シリコン膜を単層で形成することとする。絶縁層５２２の材料および形成方法は、先の実施の形態に係るゲート絶縁層（ゲート絶縁層１０８など）に関する記載を参照することができる。
次に、絶縁層５２２上に導電層を形成した後、該導電層を選択的にエッチングして、半導体層５２０の上方にゲート電極５２４を形成する（図１２（Ｄ）参照）。ゲート電極５２４の材料および形成方法は、先の実施の形態に係るゲート電極（ゲート電極１１０など）に関する記載を参照することができる。
次に、ゲート電極５２４をマスクとして、一導電型を付与する不純物を半導体層５２０に添加して、不純物領域５２６を形成する（図１２（Ｅ）参照）。なお、ここでは、ｎ型トランジスタを形成するために、リン（Ｐ）やヒ素（Ａｓ）を添加するが、ｐ型トランジスタを形成する場合には、ホウ素（Ｂ）やアルミニウム（Ａｌ）などの不純物を添加すればよい。ここで、添加される不純物の濃度は適宜設定することができる。
次に、ゲート電極５２４の側面にサイドウォール絶縁層５２８を形成する。サイドウォール絶縁層５２８は、絶縁層５２２およびゲート電極５２４を覆うように絶縁層を形成した後、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層５２２を部分的にエッチングしてゲート絶縁層５２２ａを形成すると共に、不純物領域５２６を露出させるとよい。
次に、ゲート電極５２４およびサイドウォール絶縁層５２８をマスクとして、一導電型を付与する不純物元素を、不純物領域５２６に添加する。なお、不純物領域５２６に添加する不純物元素は、先の工程で添加した不純物元素と同じ導電型の不純物元素である。そして、その濃度は、先の工程より高くする。当該不純物元素の添加により、半導体層５２０に、一対の高濃度不純物領域５３０と、一対の低濃度不純物領域５３２と、チャネル形成領域５３４とが形成される（図１２（Ｇ）参照）。高濃度不純物領域５３０は、ソース領域またはドレイン領域として機能する。
なお、半導体層５２０がシリコンを含む材料でなる場合には、ソース領域およびドレイン領域をさらに低抵抗化するために、半導体層５２０の一部をシリサイド化したシリサイド領域を形成してもよい。シリサイド化は、半導体層に金属を接触させ、加熱処理（例えば、ＧＲＴＡ法、ＬＲＴＡ法等）により、半導体層中のシリコンと金属とを反応させて行う。シリサイド領域としては、コバルトシリサイドまたはニッケルシリサイドを形成すれば良い。半導体層５２０が薄い場合には、半導体層５２０の底部までシリサイド反応を進めても良い。シリサイド化に用いることができる金属材料としては、チタン、ニッケル、タングステン、モリブデン、コバルト、ジルコニウム、ハフニウム、タンタル、バナジウム、ネオジム、クロム、白金、パラジウム等が挙げられる。また、レーザー光の照射などによってもシリサイド領域を形成することができる。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層５３６、層間絶縁層５３８を形成する（図１２（Ｈ）参照）。層間絶縁層５３６や層間絶縁層５３８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層５３６と層間絶縁層５３８の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。層間絶縁層５３８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。
次に、上記層間絶縁層５３６、５３８に、高濃度不純物領域５３０にまで達する開口を形成し、当該開口にソース電極またはドレイン電極５４０ａ、ソース電極またはドレイン電極５４０ｂを形成する（図１２（Ｈ）参照）。ソース電極またはドレイン電極５４０ａ、ソース電極またはドレイン電極５４０ｂの材料や作製方法は、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂなどに関する記載を参照すればよい。
以上により、ＳＯＩ基板を用いたトランジスタ５７０が形成される（図１２（Ｈ）参照）。酸化物半導体以外の材料を用いたトランジスタ５７０は、高速動作が可能であるから、当該トランジスタを用いて、論理回路（演算回路ともいう）などを構成することができる。また、先の実施の形態に示す記憶回路を駆動するための駆動回路などに用いることもできる。
なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、先に実施の形態に示す半導体装置の応用例につき、図１３および図１４を用いて説明する。
図１３（Ａ）および図１３（Ｂ）は、図５（Ａ−１）に示す半導体装置（以下、メモリセル１９０とも記載する）を複数用いて形成される半導体装置の回路図である。図１３（Ａ）は、メモリセル１９０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図である。図１３（Ｂ）は、メモリセル１９０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
図１３（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、ｍ本の第２信号線Ｓ２、ｍ本のワード線ＷＬと、複数のメモリセル１９０（１、１）〜１９０（ｍ、１）が、縦ｍ個（行）×横１個（列）に配置されている。なお、図１３（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られない。ソース線ＳＬおよびビット線ＢＬをｎ本有することで、縦ｍ個（行）×横ｎ個（列）のメモリセルアレイを有する構成としてもよい。
各メモリセル１９０において、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の他方は電気的に接続されている。
また、メモリセル１９０が有するトランジスタ１６０のソース電極は、隣接するメモリセル１９０のトランジスタ１６０のドレイン電極と電気的に接続され、メモリセル１９０が有するトランジスタ１６０のドレイン電極は、隣接するメモリセル１９０のトランジスタ１６０のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル１９０が有するトランジスタ１６０のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル１９０が有するトランジスタ１６０のソース電極は、ソース線と電気的に接続される。
図１３（Ａ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ１６２がオン状態となる電位を与え、書き込みを行う行のトランジスタ１６２をオン状態にする。これにより、指定した行のトランジスタ１６０のゲート電極に第１の信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１６０のゲート電極の電荷によらず、トランジスタ１６０がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有する電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１６０は、読み出しを行う行を除いてオン状態なので、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１６０の状態によって決定される。つまり、読み出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、読み出し回路が読み出すビット線ＢＬの電位は異なる値をとる。このようにして、指定した行のメモリセルからデータを読み出すことができる。
図１３（Ｂ）に示す半導体装置は、ｎ本のソース線ＳＬ、ビット線ＢＬおよび第１信号線Ｓ１と、ｍ本の第２信号線Ｓ２およびワード線ＷＬと、複数のメモリセル１９０（１、１）〜１９０（ｍ、ｎ）が、縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイ１８１を有する。各トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ１６０のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の他方は電気的に接続されている。
図１３（Ｂ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図１３（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ１６０のゲート電極の電荷によらず、トランジスタ１６０がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有する電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１６０の状態によって決定される。つまり、読み出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、読み出し回路が読み出すビット線ＢＬの電位は異なる値をとる。このようにして、指定した行のメモリセルからデータを読み出すことができる。
次に、図１３に示す半導体装置などに用いることができる読出し回路の一例について図１４を用いて説明する。
図１４（Ａ）には、読み出し回路の概略を示す。当該読出し回路は、トランジスタとセンスアンプ回路を有する。
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。
メモリセル１９０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル１９０のトランジスタ１６０がオン状態の場合には低抵抗状態となり、選択したメモリセル１９０のトランジスタ１６０がオフ状態の場合には高抵抗状態となる。
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センスアンプ回路は端子Ａの電位に対応する電位（データ”１”）を出力する。一方、メモリセルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対応する電位（データ”０”）を出力する。
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用のビット線が接続される構成としても良い。
図１４（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力となる。
図１４（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する。まず、制御用信号ＳｐをＨｉｇｈ、制御用信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位をＶ１とＶ２に与える。その後、制御用信号ＳｐをＬｏｗ、制御用信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図１５を参照して説明する。
図１５（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１５（Ａ）に示すメモリセルアレイ６２０は、複数のメモリセル６３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ６２０は、ｍ本の第１の配線、およびｎ本の第２の配線を有する。なお、メモリセル６３０は、図５（Ｂ）に示す半導体装置に相当するものである。なお、本実施の形態においては、図５（Ｂ）における第１の配線をビット線ＢＬと呼び、第２の配線をワード線ＷＬと呼ぶ。
メモリセル６３０は、トランジスタ６３１と、容量素子６３２と、から構成されている。トランジスタ６３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ６３１のソース電極またはドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ６３１のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ６３１には、先の実施の形態に示すトランジスタが適用される。
先の実施の形態において示したトランジスタは、オフ電流が極めて小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図１５（Ａ）に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。
図１５（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１５（Ｂ）に示すメモリセルアレイ６４０は、複数のメモリセル６５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ６４０は、第１の配線（ワード線ＷＬ）、第２の配線（ビット線ＢＬ）および第３の配線（反転ビット線／ＢＬ）をそれぞれ複数本有する。
メモリセル６５０は、第１のトランジスタ６５１〜第６のトランジスタ６５６を有している。第１のトランジスタ６５１と第２のトランジスタ６５２は、選択トランジスタとして機能する。また、第３のトランジスタ６５３と第４のトランジスタ６５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ６５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ６５３）である。つまり、第３のトランジスタ６５３と第４のトランジスタ６５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ６５５と第６のトランジスタ６５６によってＣＭＯＳ回路が構成されている。
第１のトランジスタ６５１、第２のトランジスタ６５２、第４のトランジスタ６５４、第６のトランジスタ６５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ６５３と第５のトランジスタ６５５は、ｐチャネル型のトランジスタであり、酸化物半導体、またはそれ以外の材料（例えば、シリコンなど）を用いて形成することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態１０）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１６を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ等のカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
図１６（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２内には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
図１６（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
図１６（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
図１６（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１６（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図１６（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
図１６（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例では、当該調査結果につき、図１７を参照して説明する。
調査に用いた半導体装置は、図５（Ａ−１）に示す回路構成の半導体装置である。ここで、トランジスタ１６２に相当するトランジスタには酸化物半導体を用いた。また、容量素子１６４に相当する容量素子として、０．３３ｐＦの容量値のものを用いた。
調査は、初期のメモリウィンドウ幅と、データの保持およびデータの書き込みを所定回数繰り返した後のメモリウィンドウ幅とを比較することにより行った。データの保持およびデータの書き込みは、図５（Ａ−１）における第３の配線に相当する配線に０Ｖ、または５Ｖのいずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与えることにより行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジスタ１６２に相当するトランジスタはオフ状態であるから、フローティングゲート部ＦＧに与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖの場合には、トランジスタ１６２に相当するトランジスタはオン状態であるから、第３の配線に相当する配線の電位がフローティングゲート部ＦＧに与えられる。
メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当するトランジスタのドレイン電流Ｉｄとの関係を示す曲線（Ｖｃｇ−Ｉｄ曲線）の、シフト量ΔＶｃｇをいうものとする。異なる記憶状態とは、フローティングゲート部ＦＧに０Ｖが与えられた状態（以下、Ｌｏｗ状態という）と、フローティングゲート部ＦＧに５Ｖが与えられた状態（以下、Ｈｉｇｈ状態という）をいう。つまり、メモリウィンドウ幅は、Ｌｏｗ状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行うことで確認できる。またいずれの場合も、Ｖｄｓ＝１Ｖとした。
図１７に、初期状態のメモリウィンドウ幅と、１×１０９回の書き込みを行った後のメモリウィンドウ幅の調査結果を示す。図１７において、実線は１回目の書き込みを示し、破線は１×１０９回目の書き込みを示す。また、実線と破線双方において、左側の曲線はＨｉｇｈ状態の書き込みを示し、右側の曲線はＬｏｗ状態の書き込みを示す。また、横軸はＶｃｇ（Ｖ）を示し、縦軸はＩｄ（Ａ）を示す。図１７から、１×１０９回の書き込み前後において、Ｈｉｇｈ状態とＬｏｗ状態において電位Ｖｃｇを掃引したメモリウィンドウ幅が変化していないことが確認できる。１×１０９回の書き込み前後においてメモリウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置の特性が変化しないことを示すものである。
上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを多数回繰り返しても特性が変化しない。つまり、開示する発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。
１０ メモリセルアレイ
２０ カラムデコーダ
３０ ローデコーダ
４０ ＩＯコントローラ
５０ ＩＯバッファ
６０ コマンドバッファ
７０ アドレスバッファ
８０ コントローラ
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３２ 絶縁層
１３４ 絶縁層
１３８ 絶縁層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４２ｃ 電極
１４２ｄ 電極
１４３ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 層間絶縁層
１５２ 層間絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ トランジスタ
１８１ メモリセルアレイ
１９０ メモリセル
２００ 被処理物
２０２ 絶縁層
２０６ 酸化物半導体層
２０６ａ 酸化物半導体層
２０８ａ ソース電極またはドレイン電極
２０８ｂ ソース電極またはドレイン電極
２１２ ゲート絶縁層
２１４ ゲート電極
２１６ 層間絶縁層
２１８ 層間絶縁層
２５０ トランジスタ
３００ 被処理物
３０２ 絶縁層
３０４ 第１の酸化物半導体層
３０４ａ 第１の酸化物半導体層
３０５ 第２の酸化物半導体層
３０６ 第２の酸化物半導体層
３０６ａ 第２の酸化物半導体層
３０８ａ ソース電極またはドレイン電極
３０８ｂ ソース電極またはドレイン電極
３１２ ゲート絶縁層
３１４ ゲート電極
３１６ 層間絶縁層
３１８ 層間絶縁層
３５０ トランジスタ
４００ 被処理物
４０２ 絶縁層
４０６ 酸化物半導体層
４０６ａ 酸化物半導体層
４０８ 導電層
４０８ａ ソース電極またはドレイン電極
４０８ｂ ソース電極またはドレイン電極
４１０ 絶縁層
４１０ａ 絶縁層
４１０ｂ 絶縁層
４１１ａ 酸化領域
４１１ｂ 酸化領域
４１２ ゲート絶縁層
４１４ ゲート電極
４１６ 層間絶縁層
４１８ 層間絶縁層
４５０ トランジスタ
５００ ベース基板
５０２ 窒素含有層
５１０ 単結晶半導体基板
５１２ 酸化膜
５１４ 脆化領域
５１６ 単結晶半導体層
５１８ 単結晶半導体層
５２０ 半導体層
５２２ 絶縁層
５２２ａ ゲート絶縁層
５２４ ゲート電極
５２６ 不純物領域
５２８ サイドウォール絶縁層
５３０ 高濃度不純物領域
５３２ 低濃度不純物領域
５３４ チャネル形成領域
５３６ 層間絶縁層
５３８ 層間絶縁層
５４０ａ ソース電極またはドレイン電極
５４０ｂ ソース電極またはドレイン電極
５７０ トランジスタ
６２０ メモリセルアレイ
６３０ メモリセル
６３１ トランジスタ
６３２ 容量素子
６４０ メモリセルアレイ
６５０ メモリセル
６５１ トランジスタ
６５２ トランジスタ
６５３ トランジスタ
６５４ トランジスタ
６５５ トランジスタ
６５６ トランジスタ
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機

Claims (2)

  1. 第１のトランジスタと、
    第２のトランジスタと、
    容量素子とを有し、
    前記第１のトランジスタは、
    第１のチャネル形成領域を有する半導体層と、
    前記半導体層上方の第１のゲート絶縁層と、
    前記第１のゲート絶縁層を介して、前記半導体層と重なる領域を有する第１のゲート電極と、
    前記半導体層の第１の不純物領域と電気的に接続された第１のソース電極と、
    前記半導体層の第２の不純物領域と電気的に接続された第１のドレイン電極とを有し、
    前記第２のトランジスタは、絶縁膜を介して、前記第１のトランジスタの上方にあり、
    前記第２のトランジスタは、
    第２のソース電極と、
    第２のドレイン電極と、
    第２のチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層上方の第２のゲート絶縁層と、
    前記第２のゲート絶縁層を介して、前記酸化物半導体層と重なる領域を有する第２のゲート電極とを有し、
    前記容量素子は、
    前記第２のソース電極または前記第２のドレイン電極の一方として機能することができる導電膜と、前記第２のゲート絶縁層と、容量電極とが重なる領域を有し、
    前記第２のソース電極または前記第２のドレイン電極の一方は、前記第１のゲート電極と電気的に接続され、
    前記半導体層は、酸化物半導体層でないことを特徴とする半導体装置。
  2. 第１のトランジスタと、
    第２のトランジスタと、
    容量素子とを有し、
    前記第１のトランジスタは、
    第１のチャネル形成領域を有する半導体層と、
    前記半導体層上方の第１のゲート絶縁層と、
    前記第１のゲート絶縁層を介して、前記半導体層と重なる領域を有する第１のゲート電極と、
    前記半導体層の第１の不純物領域と電気的に接続された第１のソース電極と、
    前記半導体層の第２の不純物領域と電気的に接続された第１のドレイン電極とを有し、
    前記第２のトランジスタは、絶縁膜を介して、前記第１のトランジスタの上方にあり、
    前記第２のトランジスタは、
    第２のソース電極と、
    第２のドレイン電極と、
    第２のチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層上方の第２のゲート絶縁層と、
    前記第２のゲート絶縁層を介して、前記酸化物半導体層と重なる領域を有する第２のゲート電極とを有し、
    前記容量素子は、
    前記第２のソース電極または前記第２のドレイン電極の一方として機能することができる導電膜と、前記第２のゲート絶縁層と、容量電極とが重なる領域を有し、
    前記第２のソース電極または前記第２のドレイン電極の一方は、前記第１のゲート電極と電気的に接続され、
    前記半導体層は、シリコンを有することを特徴とする半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011181167A (ja) * 2010-02-05 2011-09-15 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
JP2012119050A (ja) * 2010-11-08 2012-06-21 Semiconductor Energy Lab Co Ltd 半導体メモリ装置および半導体メモリ装置の駆動方法
JP2014160535A (ja) * 2010-04-07 2014-09-04 Semiconductor Energy Lab Co Ltd 半導体装置

Families Citing this family (186)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011052396A1 (en) * 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011077946A1 (en) * 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101781336B1 (ko) 2009-12-25 2017-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101842413B1 (ko) * 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2519969A4 (en) 2009-12-28 2016-07-06 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
WO2011096277A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
WO2011096262A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101822962B1 (ko) 2010-02-05 2018-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011102233A1 (en) 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102812547B (zh) * 2010-03-19 2015-09-09 株式会社半导体能源研究所 半导体装置
KR102001820B1 (ko) * 2010-03-19 2019-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 구동 방법
US8664658B2 (en) 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8416622B2 (en) 2010-05-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Driving method of a semiconductor device with an inverted period having a negative potential applied to a gate of an oxide semiconductor transistor
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
US8339837B2 (en) 2010-08-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
WO2012029638A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI608486B (zh) 2010-09-13 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
TWI539453B (zh) 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
US8854865B2 (en) 2010-11-24 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP2012151453A (ja) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5973165B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
KR102026718B1 (ko) 2011-01-14 2019-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억장치, 반도체 장치, 검출 방법
TWI657565B (zh) 2011-01-14 2019-04-21 日商半導體能源研究所股份有限公司 半導體記憶裝置
US9601178B2 (en) 2011-01-26 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
TWI538215B (zh) 2011-03-25 2016-06-11 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
JP5977569B2 (ja) * 2011-04-22 2016-08-24 株式会社神戸製鋼所 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
TWI568181B (zh) 2011-05-06 2017-01-21 半導體能源研究所股份有限公司 邏輯電路及半導體裝置
WO2012153697A1 (en) 2011-05-06 2012-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
TWI536502B (zh) 2011-05-13 2016-06-01 半導體能源研究所股份有限公司 記憶體電路及電子裝置
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US8508256B2 (en) 2011-05-20 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
JP5951351B2 (ja) 2011-05-20 2016-07-13 株式会社半導体エネルギー研究所 加算器及び全加算器
US8891285B2 (en) 2011-06-10 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8958263B2 (en) 2011-06-10 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9012993B2 (en) 2011-07-22 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013065638A (ja) * 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置
CN103022012B (zh) * 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
US8913419B2 (en) 2011-10-24 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and driving method thereof
US9230615B2 (en) 2011-10-24 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for driving the same
US9105351B2 (en) 2011-11-09 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including amplifier circuit
JP6059968B2 (ja) * 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6081171B2 (ja) * 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
US10002968B2 (en) 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
JP6105266B2 (ja) * 2011-12-15 2017-03-29 株式会社半導体エネルギー研究所 記憶装置
US8907392B2 (en) * 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
US8704221B2 (en) 2011-12-23 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9312257B2 (en) 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6046514B2 (ja) * 2012-03-01 2016-12-14 株式会社半導体エネルギー研究所 半導体装置
US9208849B2 (en) 2012-04-12 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device, and electronic device
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
JP6224931B2 (ja) * 2012-07-27 2017-11-01 株式会社半導体エネルギー研究所 半導体装置
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
KR102389073B1 (ko) 2012-11-30 2022-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014195241A (ja) * 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
JP6335616B2 (ja) * 2013-04-30 2018-05-30 株式会社半導体エネルギー研究所 半導体装置
TWI633650B (zh) * 2013-06-21 2018-08-21 半導體能源研究所股份有限公司 半導體裝置
JP6516978B2 (ja) * 2013-07-17 2019-05-22 株式会社半導体エネルギー研究所 半導体装置
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
CN103681659B (zh) * 2013-11-25 2016-03-02 京东方科技集团股份有限公司 一种阵列基板、制备方法以及显示装置
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
WO2015118436A1 (en) * 2014-02-07 2015-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, device, and electronic device
US9337030B2 (en) 2014-03-26 2016-05-10 Intermolecular, Inc. Method to grow in-situ crystalline IGZO using co-sputtering targets
TWI767772B (zh) * 2014-04-10 2022-06-11 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
JP6635670B2 (ja) * 2014-04-11 2020-01-29 株式会社半導体エネルギー研究所 半導体装置
WO2015170220A1 (en) 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
WO2016055903A1 (en) 2014-10-10 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
TW201624708A (zh) 2014-11-21 2016-07-01 半導體能源研究所股份有限公司 半導體裝置及記憶體裝置
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
WO2016092416A1 (en) 2014-12-11 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and electronic device
WO2016139559A1 (ja) 2015-03-02 2016-09-09 株式会社半導体エネルギー研究所 環境センサ、又は半導体装置
US9728243B2 (en) * 2015-05-11 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or electronic component including the same
JP2016225613A (ja) 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
JP2016225614A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
JP6773453B2 (ja) * 2015-05-26 2020-10-21 株式会社半導体エネルギー研究所 記憶装置及び電子機器
US10424671B2 (en) 2015-07-29 2019-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
KR102513517B1 (ko) 2015-07-30 2023-03-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
CN106409919A (zh) 2015-07-30 2017-02-15 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
CN108140657A (zh) * 2015-09-30 2018-06-08 株式会社半导体能源研究所 半导体装置及电子设备
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
US9741400B2 (en) 2015-11-05 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, and method for operating the semiconductor device
JP6822853B2 (ja) * 2016-01-21 2021-01-27 株式会社半導体エネルギー研究所 記憶装置及び記憶装置の駆動方法
BR112018015422A2 (ja) 2016-02-01 2018-12-18 Ricoh Company, Ltd An electric field effect type transistor, a manufacturing method for the same, a display element, a display, a system
US10032492B2 (en) 2016-03-18 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, driver IC, computer and electronic device
US10536657B2 (en) 2016-03-18 2020-01-14 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
TWI743115B (zh) 2016-05-17 2021-10-21 日商半導體能源硏究所股份有限公司 顯示裝置及其工作方法
US20170338252A1 (en) * 2016-05-17 2017-11-23 Innolux Corporation Display device
TWI753908B (zh) 2016-05-20 2022-02-01 日商半導體能源硏究所股份有限公司 半導體裝置、顯示裝置及電子裝置
JP2017219572A (ja) * 2016-06-03 2017-12-14 株式会社半導体エネルギー研究所 情報端末および学習支援システム
US20170365209A1 (en) * 2016-06-17 2017-12-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
CN109478883A (zh) 2016-07-19 2019-03-15 株式会社半导体能源研究所 半导体装置
US10120470B2 (en) 2016-07-22 2018-11-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device
JP7044495B2 (ja) 2016-07-27 2022-03-30 株式会社半導体エネルギー研究所 半導体装置
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US10733946B2 (en) 2016-08-26 2020-08-04 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
GB2554362B (en) * 2016-09-21 2020-11-11 Pragmatic Printing Ltd Transistor and its method of manufacture
US10540944B2 (en) 2016-09-29 2020-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising register
US10650727B2 (en) 2016-10-04 2020-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US10692869B2 (en) 2016-11-17 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US10797706B2 (en) 2016-12-27 2020-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN113660439A (zh) 2016-12-27 2021-11-16 株式会社半导体能源研究所 摄像装置及电子设备
WO2018138604A1 (en) 2017-01-27 2018-08-02 Semiconductor Energy Laboratory Co., Ltd. Capacitor, semiconductor device, and manufacturing method of semiconductor device
TW201836020A (zh) 2017-02-17 2018-10-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US10453913B2 (en) * 2017-04-26 2019-10-22 Samsung Electronics Co., Ltd. Capacitor, semiconductor device and methods of manufacturing the capacitor and the semiconductor device
CN107293493A (zh) * 2017-06-06 2017-10-24 武汉华星光电技术有限公司 铟镓锌氧化物薄膜晶体管的制作方法
WO2018224911A1 (ja) 2017-06-08 2018-12-13 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
KR102588480B1 (ko) * 2017-06-16 2023-10-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
US10049714B1 (en) * 2017-07-19 2018-08-14 Nanya Technology Corporation DRAM and method for managing power thereof
CN107248393B (zh) * 2017-07-24 2019-04-26 上海交通大学 像素驱动单元及其形成方法、显示背板、像素驱动电路
US11257722B2 (en) 2017-07-31 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide containing gallium indium and zinc
WO2019026741A1 (ja) * 2017-08-02 2019-02-07 シャープ株式会社 基板及び基板の製造方法
CN111656512A (zh) 2018-01-25 2020-09-11 株式会社半导体能源研究所 存储装置、半导体装置及电子设备
US11495691B2 (en) 2018-06-08 2022-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20210027367A (ko) 2018-06-29 2021-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN108962948B (zh) * 2018-07-04 2021-04-02 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制作方法
WO2020021383A1 (ja) 2018-07-27 2020-01-30 株式会社半導体エネルギー研究所 半導体装置
WO2020049425A1 (ja) 2018-09-05 2020-03-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP7355752B2 (ja) 2018-10-05 2023-10-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20210081365A (ko) 2018-10-26 2021-07-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
US10978563B2 (en) 2018-12-21 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11107929B2 (en) 2018-12-21 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11211461B2 (en) 2018-12-28 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
US11289475B2 (en) 2019-01-25 2022-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US20220108985A1 (en) * 2019-01-29 2022-04-07 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
JP7145775B2 (ja) * 2019-01-31 2022-10-03 三菱重工業株式会社 回転機械
KR20210137109A (ko) 2019-03-12 2021-11-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2020250083A1 (ja) 2019-06-14 2020-12-17 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JPWO2021005432A1 (ja) 2019-07-05 2021-01-14
KR20220031020A (ko) 2019-07-12 2022-03-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US11711922B2 (en) 2019-07-12 2023-07-25 Semiconductor Energy Laboratory Co., Ltd. Memory device with memory cells comprising multiple transistors
KR20220039740A (ko) 2019-07-26 2022-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN114258586A (zh) 2019-08-22 2022-03-29 株式会社半导体能源研究所 存储单元及存储装置
TW202129877A (zh) 2019-08-30 2021-08-01 日商半導體能源研究所股份有限公司 半導體裝置
JPWO2021048672A1 (ja) 2019-09-09 2021-03-18
CN114503202A (zh) 2019-10-11 2022-05-13 株式会社半导体能源研究所 存储装置
US20220367450A1 (en) 2019-11-01 2022-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11776596B2 (en) 2019-11-11 2023-10-03 Semiconductor Energy Laboratory Co., Ltd. Data processing device and method for operating data processing device
CN114730582A (zh) * 2019-11-22 2022-07-08 株式会社半导体能源研究所 计算机系统及信息处理装置的工作方法
CN114868255A (zh) 2019-12-27 2022-08-05 株式会社半导体能源研究所 半导体装置、半导体装置的制造方法
KR20220119606A (ko) 2019-12-27 2022-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US20230027402A1 (en) 2020-01-10 2023-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for fabricating semiconductor device
KR20220158772A (ko) 2020-03-27 2022-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
CN115244713A (zh) 2020-03-31 2022-10-25 株式会社半导体能源研究所 半导体装置、半导体装置的制造方法
JPWO2022038447A1 (ja) 2020-08-19 2022-02-24
KR20230052894A (ko) 2020-08-19 2023-04-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물의 제조 방법
JPWO2022038453A1 (ja) 2020-08-19 2022-02-24
JPWO2022038456A1 (ja) 2020-08-21 2022-02-24
US20240038529A1 (en) * 2020-08-26 2024-02-01 Semiconductor Energy Laboratory Co., Ltd. Deposition method of metal oxide and manufacturing method of memory device
WO2022043826A1 (ja) 2020-08-27 2022-03-03 株式会社半導体エネルギー研究所 半導体装置、表示装置、及び電子機器
JPWO2022043811A1 (ja) 2020-08-27 2022-03-03
JPWO2022043809A1 (ja) 2020-08-27 2022-03-03
WO2022043825A1 (ja) 2020-08-27 2022-03-03 株式会社半導体エネルギー研究所 半導体装置
KR20230054388A (ko) 2020-08-27 2023-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN112599528B (zh) * 2020-12-14 2022-07-12 武汉新芯集成电路制造有限公司 半导体器件及其制备方法
JPWO2022238794A1 (ja) 2021-05-12 2022-11-17
KR20240032037A (ko) 2021-07-09 2024-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
TW202339171A (zh) 2021-09-21 2023-10-01 日商半導體能源研究所股份有限公司 半導體裝置
KR20240091053A (ko) 2021-11-05 2024-06-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
TW202329333A (zh) 2021-11-30 2023-07-16 日商半導體能源研究所股份有限公司 半導體裝置、半導體裝置的製造方法
US11940831B2 (en) * 2021-12-07 2024-03-26 Infineon Technologies LLC Current generator for memory sensing
CN118339661A (zh) 2021-12-10 2024-07-12 株式会社半导体能源研究所 半导体装置
CN118355442A (zh) 2021-12-22 2024-07-16 株式会社半导体能源研究所 半导体装置
KR20240141735A (ko) 2021-12-29 2024-09-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 기억 장치
KR20240129192A (ko) 2021-12-29 2024-08-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 기억 장치, 및 반도체 장치의 제작 방법
TW202339128A (zh) 2022-01-28 2023-10-01 日商半導體能源研究所股份有限公司 電子裝置、電子裝置的製造方法、半導體裝置、半導體裝置的製造方法、記憶體裝置
KR20240146020A (ko) 2022-02-04 2024-10-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치
US12101966B2 (en) 2022-04-28 2024-09-24 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US20230411500A1 (en) 2022-06-20 2023-12-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2024009185A1 (ja) * 2022-07-08 2024-01-11 株式会社半導体エネルギー研究所 蓄電システム
DE102023125478A1 (de) 2022-09-30 2024-04-04 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren der Halbleitervorrichtung und eines elektronischen Geräts
KR20240052666A (ko) 2022-10-14 2024-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN117956789A (zh) 2022-10-28 2024-04-30 株式会社半导体能源研究所 存储装置
WO2024176064A1 (ja) * 2023-02-24 2024-08-29 株式会社半導体エネルギー研究所 半導体装置、及び記憶装置

Family Cites Families (196)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3171836D1 (en) * 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH03101556A (ja) 1989-09-14 1991-04-26 Fujitsu Ltd Ｉｓｄｎプロトコル試験方式
JPH03101556U (ja) * 1990-02-05 1991-10-23
JPH0529571A (ja) 1991-07-19 1993-02-05 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JP2775040B2 (ja) * 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2742747B2 (ja) * 1992-05-29 1998-04-22 株式会社半導体エネルギー研究所 薄膜トランジスタを有する多層半導体集積回路
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH103091A (ja) * 1996-06-18 1998-01-06 Hoshiden Philips Display Kk 液晶表示素子
JP4103968B2 (ja) * 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6271542B1 (en) 1997-12-08 2001-08-07 International Business Machines Corporation Merged logic and memory combining thin film and bulk Si transistors
KR100333180B1 (ko) * 1998-06-30 2003-06-19 주식회사 현대 디스플레이 테크놀로지 Tft-lcd제조방법
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001053164A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
IT1314025B1 (it) 1999-11-10 2002-12-03 St Microelectronics Srl Processo per sigillare selettivamente elementi capacitoriferroelettrici compresi in celle di memorie non volatili integrate su
TW587252B (en) 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
JP3735855B2 (ja) * 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002093924A (ja) * 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4306142B2 (ja) * 2001-04-24 2009-07-29 株式会社日立製作所 画像表示装置及びその製造方法
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
CN1219770C (zh) * 2001-07-13 2005-09-21 朱景力 异喹啉的提纯方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
SG120075A1 (en) 2001-09-21 2006-03-28 Semiconductor Energy Lab Semiconductor device
JP2004054200A (ja) * 2001-09-21 2004-02-19 Semiconductor Energy Lab Co Ltd 半導体装置
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4275336B2 (ja) * 2001-11-16 2009-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
WO2003088365A1 (fr) * 2002-04-17 2003-10-23 Matsushita Electric Industrial Co., Ltd. Dispositif a semi-conducteur et son procede de fabrication
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6787835B2 (en) * 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102354658B (zh) * 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4927321B2 (ja) * 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
RU2358355C2 (ru) * 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
EP1810335B1 (en) * 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
EP1812969B1 (en) * 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) * 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
JP4466853B2 (ja) * 2005-03-15 2010-05-26 セイコーエプソン株式会社 有機強誘電体メモリ及びその製造方法
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4849817B2 (ja) 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP4969141B2 (ja) 2005-04-27 2012-07-04 株式会社半導体エネルギー研究所 記憶素子、半導体装置、及び記憶素子の作製方法
CN101167189B (zh) 2005-04-27 2013-09-18 株式会社半导体能源研究所 半导体器件的制造方法
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) * 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5078246B2 (ja) * 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998374A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) * 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015473B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
JP4839904B2 (ja) 2006-03-16 2011-12-21 セイコーエプソン株式会社 半導体装置、集積回路、及び電子機器
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP2007293195A (ja) * 2006-04-27 2007-11-08 Ｎｅｃディスプレイソリューションズ株式会社 自動輝度調整機構を有するプロジェクタと自動輝度調整方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) * 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5147320B2 (ja) 2006-07-21 2013-02-20 株式会社半導体エネルギー研究所 半導体装置
US7863612B2 (en) 2006-07-21 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Display device and semiconductor device
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4404881B2 (ja) * 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
KR100796608B1 (ko) * 2006-08-11 2008-01-22 삼성에스디아이 주식회사 박막 트랜지스터 어레이 기판의 제조방법
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7989361B2 (en) 2006-09-30 2011-08-02 Samsung Electronics Co., Ltd. Composition for dielectric thin film, metal oxide dielectric thin film using the same and preparation method thereof
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
KR100829570B1 (ko) * 2006-10-20 2008-05-14 삼성전자주식회사 크로스 포인트 메모리용 박막 트랜지스터 및 그 제조 방법
JP5116290B2 (ja) 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR20080052107A (ko) * 2006-12-07 2008-06-11 엘지전자 주식회사 산화물 반도체층을 구비한 박막 트랜지스터
JP5086625B2 (ja) 2006-12-15 2012-11-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
BRPI0721193B8 (pt) 2007-02-05 2019-10-29 Univ Nova De Lisboa dispositivo semicondutor eletrônico baseado em óxidos de cobre e níquel e gálio-estanho-zinco-cobre-titânio tipos p e n, e respectivo processo de fabricação
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
GB2448174B (en) 2007-04-04 2009-12-09 Cambridge Display Tech Ltd Organic thin film transistors
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) * 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP5043499B2 (ja) * 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101402189B1 (ko) * 2007-06-22 2014-06-02 삼성전자주식회사 Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR20090002841A (ko) * 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
US8049253B2 (en) * 2007-07-11 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI353063B (en) * 2007-07-27 2011-11-21 Au Optronics Corp Photo detector and method for fabricating the same
US7982250B2 (en) 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8044464B2 (en) * 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8067793B2 (en) * 2007-09-27 2011-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including storage capacitor with yttrium oxide capacitor dielectric
JP4759598B2 (ja) 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
JP5435857B2 (ja) * 2007-11-07 2014-03-05 スパンション エルエルシー 半導体装置
JP5512078B2 (ja) * 2007-11-22 2014-06-04 富士フイルム株式会社 画像形成装置
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5213429B2 (ja) 2007-12-13 2013-06-19 キヤノン株式会社 電界効果型トランジスタ
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5213458B2 (ja) * 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR101448002B1 (ko) * 2008-04-14 2014-10-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP5325446B2 (ja) 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
JP5253872B2 (ja) * 2008-04-17 2013-07-31 株式会社東芝 半導体集積回路装置
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
WO2011048929A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2494594B1 (en) 2009-10-29 2020-02-19 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101788521B1 (ko) 2009-10-30 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101293262B1 (ko) 2009-10-30 2013-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104600074A (zh) 2009-11-06 2015-05-06 株式会社半导体能源研究所 半导体装置
WO2011055626A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011055660A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101605984B1 (ko) 2009-11-06 2016-03-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102612714B (zh) 2009-11-13 2016-06-29 株式会社半导体能源研究所 半导体器件及其驱动方法
KR102682982B1 (ko) 2009-11-20 2024-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102668063B (zh) 2009-11-20 2015-02-18 株式会社半导体能源研究所 半导体装置
KR101752212B1 (ko) 2009-11-20 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011065183A1 (en) 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
KR101911382B1 (ko) 2009-11-27 2018-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011070928A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011074392A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101781336B1 (ko) 2009-12-25 2017-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011077946A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011096264A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
CN102122620A (zh) * 2011-01-18 2011-07-13 北京大学深圳研究生院 一种自对准薄膜晶体管的制作方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011181167A (ja) * 2010-02-05 2011-09-15 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
JP2014160535A (ja) * 2010-04-07 2014-09-04 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012119050A (ja) * 2010-11-08 2012-06-21 Semiconductor Energy Lab Co Ltd 半導体メモリ装置および半導体メモリ装置の駆動方法

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