KR20210081365A - 반도체 장치, 및 반도체 장치의 제작 방법 - Google Patents

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KR20210081365A
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film
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슌페이 야마자키
šœ페이 야마자키
야수히로 진보
준 이시카와
사치아키 테주카
테츠야 카케하타
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

양호한 전기 특성을 가지는 반도체 장치를 제공한다. 제 1 산화물과, 제 1 산화물 위의 제 1 도전체 및 제 2 도전체와, 제 1 도전체 위의 제 1 절연체와, 제 2 도전체 위의 제 2 절연체와, 제 1 절연체 및 제 2 절연체 위의 제 3 절연체와, 제 1 산화물 위에서 제 1 도전체와 제 2 도전체 사이에 배치되는 제 2 산화물과, 제 2 산화물 위의 제 4 절연체와, 제 4 절연체 위의 제 3 도전체와, 제 3 절연체의 상면, 제 2 산화물의 상면, 제 4 절연체의 상면, 및 제 3 도전체의 상면에 접하는 제 5 절연체와, 제 1 절연체, 제 3 절연체, 제 5 절연체에 형성된 개구에 매립되고 제 1 도전체에 접하는 제 4 도전체와, 제 2 절연체, 제 3 절연체, 제 5 절연체에 형성된 개구에 매립되고 제 2 도전체에 접하는 제 5 도전체를 가지고, 제 3 절연체는 제 4 도전체와의 계면 근방 및 제 5 도전체와의 계면 근방에 제 3 절연체의 다른 영역보다 질소 농도가 높은 영역을 가진다.

Description

반도체 장치, 및 반도체 장치의 제작 방법
본 발명의 일 형태는 반도체 장치, 그리고 반도체 장치의 제작 방법에 관한 것이다. 또는 본 발명의 일 형태는 반도체 웨이퍼, 모듈, 및 전자 기기에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란 반도체 특성을 이용하여 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는, 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치를 가진다고 할 수 있는 경우가 있다.
또한, 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
근년, 반도체 장치의 개발이 진행되고, LSI나 CPU나 메모리가 주로 사용되고 있다. CPU는 반도체 웨이퍼로부터 분리된 반도체 집적 회로(적어도 트랜지스터 및 메모리)를 가지고, 접속 단자인 전극이 형성된 반도체 소자의 집합체이다.
LSI나 CPU나 메모리 등의 반도체 회로(IC칩)는 회로 기판, 예를 들어 인쇄 배선판에 실장되고, 다양한 전자 기기의 부품 중 하나로서 사용된다.
또한, 절연 표면을 가지는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목되고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
또한, 산화물 반도체를 사용한 트랜지스터는, 비도통 상태에서 누설 전류가 매우 작은 것이 알려져 있다. 예를 들어, 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮다는 특성을 응용한 저소비 전력의 CPU 등이 개시되어 있다(특허문헌 1 참조). 또한 예를 들어, 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮다는 특성을 응용하여, 장기간에 걸쳐 기억 내용을 유지할 수 있는 기억 장치 등이 개시되어 있다(특허문헌 2 참조).
또한, 근년에는 전자 기기의 소형화, 경량화에 따라, 고밀도화가 더 진행된 집적 회로에 대한 요구가 높아지고 있다. 또한, 집적 회로를 포함하는 반도체 장치의 생산성의 향상이 요구되고 있다.
일본 공개특허공보 특개2012-257187호 일본 공개특허공보 특개2011-151383호
본 발명의 일 형태는 양호한 전기 특성을 가지는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 노멀리 오프의 전기 특성을 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신뢰성이 양호한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 온 전류가 큰 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 높은 주파수 특성을 가지는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 생산성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태는 장기간의 데이터 유지가 가능한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 본 발명의 일 형태는 정보의 기록 속도가 빠른 반도체 장치를 제공하는 것을 과제의 하나로 한다. 본 발명의 일 형태는 설계 자유도가 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 본 발명의 일 형태는 소비 전력을 억제할 수 있는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 제 1 산화물과, 제 1 산화물 위의 제 1 도전체 및 제 2 도전체와, 제 1 도전체 위의 제 1 절연체와, 제 2 도전체 위의 제 2 절연체와, 제 1 절연체 및 제 2 절연체 위의 제 3 절연체와, 제 1 산화물 위에서 제 1 도전체와 제 2 도전체 사이에 배치되는 제 2 산화물과, 제 2 산화물 위의 제 4 절연체와, 제 4 절연체 위의 제 3 도전체와, 제 3 절연체의 상면, 제 2 산화물의 상면, 제 4 절연체의 상면, 및 제 3 도전체의 상면에 접하는 제 5 절연체와, 제 1 절연체, 제 3 절연체, 및 제 5 절연체에 형성된 개구에 매립되고 제 1 도전체에 접하는 제 4 도전체와, 제 2 절연체, 제 3 절연체, 및 제 5 절연체에 형성된 개구에 매립되고 제 2 도전체에 접하는 제 5 도전체를 가지고, 제 3 절연체는 제 4 도전체와의 계면 근방 및 제 5 도전체와의 계면 근방에 제 3 절연체의 다른 영역보다 질소 농도가 높은 영역을 가지는 반도체 장치이다.
또한, 상기에서 제 1 도전체는 제 4 도전체와의 계면 근방에 제 1 도전체의 다른 영역보다 질소 농도가 높은 영역을 가지고, 제 2 도전체는 제 5 도전체와의 계면 근방에 제 2 도전체의 다른 영역보다 질소 농도가 높은 영역을 가지는 것이 바람직하다.
본 발명의 다른 일 형태는, 제 1 절연체와, 제 1 절연체 위의 제 1 도전체와, 제 1 도전체 위의 제 2 절연체와, 제 2 절연체 위의 제 1 산화물과, 제 1 산화물 위의 제 2 도전체 및 제 3 도전체와, 제 2 도전체 위의 제 3 절연체와, 제 3 도전체 위의 제 4 절연체와, 제 3 절연체 및 제 4 절연체 위의 제 5 절연체와, 제 1 산화물 위에서 제 2 도전체와 제 3 도전체 사이에 배치되는 제 2 산화물과, 제 2 산화물 위의 제 6 절연체와, 제 6 절연체 위의 제 4 도전체와, 제 5 절연체의 상면, 제 2 산화물의 상면, 제 6 절연체의 상면, 및 제 4 도전체의 상면에 접하는 제 7 절연체와, 제 7 절연체의 상면 및 측면과, 제 5 절연체의 측면과, 제 2 절연체의 측면과, 제 1 절연체의 상면에 접하는 제 8 절연체와, 제 3 절연체, 제 5 절연체, 제 7 절연체, 및 제 8 절연체에 형성된 개구에 매립되고 제 2 도전체에 접하는 제 5 도전체와, 제 4 절연체, 제 5 절연체, 제 7 절연체, 및 제 8 절연체에 형성된 개구에 매립되고 제 3 도전체에 접하는 제 6 도전체를 가지고, 제 5 절연체는 제 5 도전체와의 계면 근방, 제 6 도전체와의 계면 근방, 및 제 8 절연체와의 계면 근방에 제 5 절연체의 다른 영역보다 질소 농도가 높은 영역을 가지는 반도체 장치이다.
또한, 상기에서 제 2 도전체는 제 5 도전체와의 계면 근방에 제 2 도전체의 다른 영역보다 질소 농도가 높은 영역을 가지고, 제 3 도전체는 제 6 도전체와의 계면 근방에 제 3 도전체의 다른 영역보다 질소 농도가 높은 영역을 가지는 것이 바람직하다.
본 발명의 다른 일 형태는 제 1 도전체 내지 제 5 도전체와, 제 1 절연체 내지 제 5 절연체와, 제 1 산화물 및 제 2 산화물을 가지는 반도체 장치의 제작 방법으로서, 기판 위에 제 1 산화물, 제 1 산화물 위의 제 1 도전체층, 및 제 1 도전체층 위의 제 1 절연체층을 형성하고, 제 1 절연체층 위에 제 3 절연체를 성막하고, 제 3 절연체에 제 1 절연체층까지 도달하는 개구를 형성하고, 제 1 도전체층 및 제 1 절연체층의 상기 개구에 중첩되는 영역을 제거하고, 제 1 도전체, 제 2 도전체, 제 1 절연체, 및 제 2 절연체를 형성하고, 제 1 도전체와 제 2 도전체 사이에서 제 1 산화물에 접하도록 제 1 산화막을 성막하고, 제 1 산화막 위에 제 1 절연막을 성막하고, 제 1 절연막 위에 제 1 도전막을 성막하고, 제 1 산화막의 일부, 제 1 절연막의 일부, 및 제 1 도전막의 일부를 제 3 절연체의 상면이 노출될 때까지 제거하고, 제 2 산화물, 제 4 절연체, 및 제 3 도전체를 형성하고, 제 3 절연체, 제 2 산화물, 제 4 절연체, 및 제 3 도전체 위에 제 5 절연체를 성막하고, 제 1 절연체, 제 3 절연체, 및 제 5 절연체에 제 1 도전체까지 도달하는 개구를 형성하고, 또한 제 2 절연체, 제 3 절연체, 및 제 5 절연체에 제 2 도전체까지 도달하는 개구를 형성하고, 질소를 포함하는 분위기에서 마이크로파 처리를 수행하고, 제 1 도전체까지 도달하는 개구에 매립되도록 제 4 도전체를 형성하고, 또한 제 2 도전체까지 도달하는 개구에 매립되도록 제 5 도전체를 형성하는 반도체 장치의 제작 방법이다.
또한, 상기에서 마이크로파 처리는 감압하에서 수행되는 것이 바람직하다.
본 발명의 일 형태는 제 1 도전체 및 제 2 도전체와, 제 1 절연체 내지 제 7 절연체와, 제 1 산화물 및 제 2 산화물을 가지는 반도체 장치의 제작 방법으로서, 기판 위에 제 1 절연체를 성막하고, 제 1 절연체 위에 제 1 도전체를 형성하고, 제 1 도전체 위에 제 2 절연체를 성막하고, 제 2 절연체 위에 제 3 절연체를 성막하고, 제 3 절연체 위에 제 1 산화물을 형성하고, 제 1 산화물 위에 제 4 절연체를 성막하고, 제 4 절연체에 제 1 산화물까지 도달하는 제 1 개구를 형성하고, 제 1 개구에서 제 1 산화물 및 제 4 절연체에 접하도록 제 1 산화막을 성막하고, 제 1 산화막 위에 제 1 절연막을 성막하고, 제 1 절연막 위에 제 1 도전막을 성막하고, 제 1 산화막의 일부, 제 1 절연막의 일부, 및 제 1 도전막의 일부를 제 4 절연체의 상면이 노출될 때까지 제거하고, 제 2 산화물, 제 5 절연체, 및 제 2 도전체를 형성하고, 제 4 절연체, 제 2 산화물, 제 5 절연체, 및 제 2 도전체에 접하여 제 6 절연체를 성막하고, 제 6 절연체의 일부, 제 4 절연체의 일부, 제 3 절연체의 일부, 및 제 2 절연체의 일부를 제거하고, 제 1 절연체까지 도달하는 제 2 개구를 형성하고, 제 6 절연체, 제 4 절연체, 제 3 절연체, 및 제 2 절연체를 덮어 제 2 개구에서 제 1 절연체에 접하는 제 7 절연체를 성막하고, 제 3 절연체, 제 4 절연체, 및 제 1 절연막의 성막은 실리콘 원자를 포함하는 분자를 가지는 가스를 사용하여 수행되고, 실리콘 원자를 포함하는 분자는 실리콘 1원자당 3원자 이하의 수소 원자를 가지는 반도체 장치의 제작 방법이다.
또한, 상기에서 제 2 개구의 형성 후에 질소를 포함하는 분위기에서 마이크로파 처리를 수행하는 것이 바람직하다.
또한, 상기에서 실리콘 원자를 포함하는 분자는 수소 원자를 포함하지 않는 것이 바람직하다. 또한, 상기에서 실리콘 원자를 포함하는 분자를 가지는 가스는 수소 원자를 포함하지 않는 것이 바람직하다.
또한, 상기에서 제 1 절연체 및 제 7 절연체는 제 4 절연체보다 수소를 투과시키기 어려운 것이 바람직하다.
또한, 상기에서 제 4 절연체의 성막은 PECVD법 또는 APCVD법을 사용하여 수행되는 것이 바람직하다. 또한, 상기에서 제 1 절연막의 성막은 PEALD법 또는 열 ALD법을 사용하여 수행되는 것이 바람직하다.
본 발명의 일 형태에 의하여 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 노멀리 오프의 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 높은 주파수 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 생산성이 높은 반도체 장치를 제공할 수 있다.
또는, 장기간의 데이터 유지가 가능한 반도체 장치를 제공할 수 있다. 또는, 데이터의 기록 속도가 빠른 반도체 장치를 제공할 수 있다. 또는, 설계 자유도가 높은 반도체 장치를 제공할 수 있다. 또는, 소비 전력을 억제할 수 있는 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한, 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도이다.
도 2의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도 및 단면도이다.
도 3의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도 및 단면도이다.
도 4의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도 및 단면도이다.
도 5의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도 및 단면도이다.
도 6의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도 및 단면도이다.
도 7의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도 및 단면도이다.
도 8의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도 및 단면도이다.
도 9의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도 및 단면도이다.
도 10의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도 및 단면도이다.
도 11의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도 및 단면도이다.
도 12의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도 및 단면도이다.
도 13의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도 및 단면도이다.
도 14의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 나타낸 상면도 및 단면도이다.
도 15는 본 발명의 일 형태에 따른 마이크로파 처리 장치를 설명하는 상면도이다.
도 16은 본 발명의 일 형태에 따른 마이크로파 처리 장치를 설명하는 단면도이다.
도 17은 본 발명의 일 형태에 따른 마이크로파 처리 장치를 설명하는 단면도이다.
도 18의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도이다.
도 19의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도이다.
도 20의 (A), (B), (C), (D)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도이다.
도 21의 (A), (B)는 본 발명의 일 형태에 따른 반도체 장치의 단면도이다.
도 22는 본 발명의 일 형태에 따른 기억 장치의 구성을 나타낸 단면도이다.
도 23은 본 발명의 일 형태에 따른 기억 장치의 구성을 나타낸 단면도이다.
도 24의 (A), (B)는 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 블록도이다.
도 25의 (A), (B), (C), (D), (E), (F), (G), (H)는 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 회로도이다.
도 26의 (A), (B)는 본 발명의 일 형태에 따른 반도체 장치의 모식도이다.
도 27의 (A), (B), (C), (D), (E)는 본 발명의 일 형태에 따른 기억 장치의 모식도이다.
도 28의 (A), (B), (C), (D), (E1), (E2), (F)는 본 발명의 일 형태에 따른 전자 기기를 나타낸 도면이다.
도 29는 본 발명의 실시예에 따른 시료의 구조를 나타낸 모식도이다.
도 30의 (A), (B), (C)는 본 발명의 실시예에 따른 시료의 STEM상을 나타낸 도면이다.
도 31은 본 발명의 실시예에 따른 시료의 EDX 분석의 결과를 나타낸 도면이다.
도 32의 (A), (B), (C)는 본 발명의 실시예에 따른 시료의 SIMS 분석의 결과를 나타낸 도면이다.
도 33의 (A), (B)는 본 발명의 실시예에 따른 시료의 저항률을 나타낸 도면이다.
도 34의 (A), (B)는 본 발명의 실시예에 따른 시료의 SIMS 분석의 결과를 나타낸 도면이다.
도 35는 본 발명의 실시예에 따른 시료의 구조를 나타낸 모식도이다.
도 36은 본 발명의 실시예에 따른 시료의 SIMS 분석의 결과를 나타낸 도면이다.
이하에서, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 다른 형태로 실시될 수 있으며, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이므로 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어, 실제의 제조 공정에서 에칭 등의 처리에 의하여 층이나 레지스트 마스크 등이 의도하지 않게 감소되는 경우가 있으나, 이해를 쉽게 하기 위하여 이를 도면에 반영하지 않은 경우가 있다. 또한, 도면에서, 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이의 반복적인 설명은 생략하는 경우가 있다. 또한, 같은 기능을 가지는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 특히 상면도('평면도'라고도 함)나 사시도 등에 있어서, 발명의 이해를 용이하게 하기 위하여, 일부의 구성 요소의 기재를 생략하는 경우가 있다. 또한, 일부의 숨은선 등의 기재를 생략하는 경우가 있다.
또한 본 명세서 등에서 '제 1', '제 2' 등의 서수사는 편의상 사용되는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로, 예를 들어 '제 1'을 '제 2' 또는 '제 3' 등으로 적절히 치환하여 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한 본 명세서 등에서 '위에', '아래에' 등의 배치를 나타내는 말은 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 또한, 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서, 명세서에서 설명된 말에 한정되지 않고, 상황에 따라 적절히 환언할 수 있다.
예를 들어 본 명세서 등에서 X와 Y가 접속된다고 명시적으로 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 기재되어 있는 것으로 한다.
여기서, X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 바뀌는 경우가 있다. 그러므로, 본 명세서 등에서는, 소스나 드레인이라는 용어는 바꾸어 사용할 수 있는 경우가 있다.
또한, 본 명세서 등에서, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역(채널 형성 영역)에서의 채널 폭(이하, '실효적인 채널 폭'이라고도 함)과, 트랜지스터의 상면도에서 나타내어지되는 채널 폭(이하, '외관상 채널 폭'이라고도 함)이 상이한 경우가 있다. 예를 들어, 게이트가 반도체의 측면을 덮는 경우, 실효적인 채널 폭이 외관상 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 미세하고 게이트가 반도체의 측면을 덮는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 큰 경우가 있다. 이 경우에는 외관상 채널 폭보다 실효적인 채널 폭이 커진다.
이러한 경우, 실효적인 채널 폭을 실측에 의하여 어림잡기 어려워지는 경우가 있다. 예를 들어, 설곗값으로부터 실효적인 채널 폭을 어림잡기 위해서는, 반도체의 형상이 미리 알려져 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 알 수 없는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는 외관상 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭 등은 단면 TEM상 등을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한, 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 외의 것을 말한다. 예를 들어, 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함됨으로써, 예를 들어 반도체의 DOS(Density of States)가 높아지거나, 결정성의 저하 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 산화물 반도체의 주성분 외의 전이 금속(transition metal) 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 물도 불순물로서 기능하는 경우가 있다. 또한, 산화물 반도체의 경우, 예를 들어 불순물의 혼입으로 인하여 산소 결손이 형성되는 경우가 있다. 또한, 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 및 15족 원소 등이 있다.
또한, 본 명세서 등에서, 산화질화 실리콘이란 그 조성으로서 질소보다 산소의 함유량이 많은 것을 가리킨다. 또한, 질화산화 실리콘이란 그 조성으로서 산소보다 질소의 함유량이 많은 것을 가리킨다.
또한, 본 명세서 등에서, '절연체'라는 용어를 절연막 또는 절연층이라고 환언할 수 있다. 또한, '도전체'라는 용어를 도전막 또는 도전층이라고 환언할 수 있다. 또한, '반도체'라는 용어를 반도체막 또는 반도체층이라고 환언할 수 있다.
또한, 본 명세서 등에서 '평행'이란 두 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한 '실질적으로 평행'이란 두 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한, '수직'이란 두 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한 '실질적으로 수직'이란 두 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다.
또한, 본 명세서에서, 배리어막이란 물, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 막이고, 상기 배리어막이 도전성을 가지는 경우에는 도전성 배리어막이라고 부르는 경우가 있다.
본 명세서 등에서, 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 반도체층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, OS FET 또는 OS 트랜지스터라고 기재하는 경우에는 산화물 또는 산화물 반도체를 가지는 트랜지스터라고 바꿔 말할 수 있다.
또한 본 명세서 등에서, 노멀리 오프란 게이트에 전위를 인가하지 않거나, 또는 게이트에 접지 전위를 공급할 때, 트랜지스터를 흐르는 채널 폭 1㎛당 전류가 실온에서 1×10-20A 이하, 85℃에서 1×10-18A 이하, 또는 125℃에서 1×10-16A 이하인 것을 말한다.
(실시형태 1)
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 일례 및 이의 제작 방법에 대하여 설명한다.
<반도체 장치의 구성예>
도 1의 (A), (B), (C), 및 (D)는 본 발명의 일 형태에 따른 트랜지스터(200) 및 트랜지스터(200) 주변의 상면도 및 단면도이다.
도 1의 (A)는 트랜지스터(200)를 가지는 반도체 장치의 상면도이다. 또한, 도 1의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 1의 (B)는 도 1의 (A)에 일점쇄선 A1-A2로 나타낸 부분의 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한, 도 1의 (C)는 도 1의 (A)에 일점쇄선 A3-A4로 나타낸 부분의 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한, 도 1의 (D)는, 도 1의 (A)에 일점쇄선 A5-A6으로 나타낸 부분의 단면도이다. 또한, 도 1의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하였다.
본 발명의 일 형태의 반도체 장치는 기판(도시하지 않았음) 위의 절연체(212)와, 절연체(212) 위의 절연체(214)와, 절연체(214) 위의 트랜지스터(200)와, 트랜지스터(200) 위의 절연체(280)와, 절연체(280) 위의 절연체(282)와, 절연체(282) 위의 절연체(283)와, 절연체(283) 위의 절연체(274)를 가진다. 절연체(212), 절연체(214), 절연체(280), 절연체(282), 절연체(283), 및 절연체(274)는 층간막으로서 기능한다. 또한 트랜지스터(200)에 전기적으로 접속되고 플러그로서 기능하는 도전체(240)(도전체(240a) 및 도전체(240b))를 가진다. 또한, 절연체(274) 위 및 도전체(240) 위에는 도전체(240)와 전기적으로 접속되고 배선으로서 기능하는 도전체(246)(도전체(246a) 및 도전체(246b))가 제공된다.
또한, 도전체(240)에는 제 1 도전체가 제공되고, 더 내측에 제 2 도전체가 제공되어 있다. 여기서, 도전체(240)의 상면의 높이와 절연체(274)의 상면의 높이는 같은 정도로 할 수 있다. 또한 트랜지스터(200)에서 도전체(240)의 제 1 도전체와 도전체(240)의 제 2 도전체를 적층시키는 구성을 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 도전체(240)를 단층, 또는 3층 이상의 적층 구조로 하여도 좋다. 구조체가 적층 구조를 가지는 경우, 형성 순으로 서수를 붙여 구별하는 경우가 있다.
또한, 도 1에 도시된 바와 같이, 본 실시형태에 나타내는 트랜지스터(200)는 절연체(212) 위에 형성되고, 상면과 측면이 절연체(283)로 덮여 있는 것이 바람직하다. 또한, 상면에서 보았을 때, 절연체(283)와 절연체(212)는 트랜지스터(200)의 외측에서 접하는 구조로 하고, 절연체(283)와 절연체(212)로 트랜지스터(200)가 밀봉되어 있는 것이 바람직하다.
[트랜지스터(200)]
도 1에 도시된 바와 같이, 트랜지스터(200)는 절연체(214) 위의 절연체(216)와, 절연체(216)에 매립되도록 배치된 도전체(205)(도전체(205a) 및 도전체(205b))와, 절연체(216) 위 및 도전체(205) 위의 절연체(222)와, 절연체(222) 위의 절연체(224)와, 절연체(224) 위의 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(243a) 및 산화물(243b)과, 산화물(243a) 위의 도전체(242a)와, 산화물(243b) 위의 도전체(242b)와, 도전체(242a) 위의 절연체(272a)와, 도전체(242b) 위의 절연체(272b)와, 산화물(230b) 위의 산화물(230c)과, 산화물(230c) 위의 절연체(250)와, 절연체(250) 위에 위치하고 산화물(230c)과 중첩되는 도전체(260)(도전체(260a) 및 도전체(260b))를 가진다. 또한 산화물(230c)은 산화물(243a)의 측면, 산화물(243b)의 측면, 도전체(242a)의 측면, 및 도전체(242b)의 측면과 각각 접한다. 도전체(260)는 도전체(260a) 및 도전체(260b)를 가지고, 도전체(260b)의 저면 및 측면을 감싸도록 도전체(260a)가 배치된다. 여기서, 도 1의 (B)에 도시된 바와 같이, 도전체(260)의 상면은 절연체(250)의 상면 및 산화물(230c)의 상면과 대략 일치하여 배치된다. 또한, 절연체(282)는 도전체(260), 절연체(250), 산화물(230c), 및 절연체(280)의 각각의 상면과 접한다.
또한, 이하에 있어서, 산화물(243a)과 산화물(243b)을 통틀어 산화물(243)이라고 부르는 경우가 있다. 또한, 도전체(242a)와 도전체(242b)를 통틀어 도전체(242)라고 부르는 경우가 있다. 또한, 도전체(242a)와 도전체(242b)를 통틀어 도전체(242)라고 부르는 경우가 있다. 또한, 절연체(272a)와 절연체(272b)를 통틀어 절연체(272)라고 부르는 경우가 있다.
트랜지스터(200)에서, 도전체(260)는 트랜지스터의 게이트로서 기능하고, 도전체(242a) 및 도전체(242b)는 각각 소스 전극 또는 드레인 전극으로서 기능한다. 트랜지스터(200)는 게이트로서 기능하는 도전체(260)가 절연체(280) 등에 의하여 형성되는 개구를 매립하도록 자기 정합(自己整合)적으로 형성된다. 도전체(260)를 이와 같이 형성함으로써, 도전체(242a)와 도전체(242b) 사이의 영역에 도전체(260)를 위치 맞춤 없이 확실하게 배치할 수 있다.
또한, 절연체(212), 절연체(214), 절연체(222), 절연체(272)(이하, 절연체(272a), 절연체(272b)를 통틀어 절연체(272)라고 부르는 경우가 있음), 절연체(282), 및 절연체(283) 중 적어도 하나는 수소(예를 들어, 수소 원자, 수소 분자 등 중 적어도 하나) 또는 물 분자의 확산을 억제하는 기능을 가지는 것이 바람직하다. 특히, 절연체(212) 및 절연체(283)는 수소(예를 들어, 수소 원자, 수소 분자 등 중 적어도 하나) 또는 물 분자의 확산을 억제하는 기능이 높은 것이 바람직하다. 또한, 절연체(212), 절연체(214), 절연체(222), 절연체(272), 절연체(282), 및 절연체(283) 중 적어도 하나는 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어, 절연체(212), 절연체(214), 절연체(222), 절연체(272), 절연체(282), 및 절연체(283) 중 적어도 하나는 절연체(224)보다 산소 및 수소 중 한쪽 또는 양쪽의 투과성이 낮은 것이 바람직하다. 절연체(212), 절연체(214), 절연체(222), 절연체(272), 절연체(282), 및 절연체(283) 중 적어도 하나는 절연체(250)보다 산소 및 수소 중 한쪽 또는 양쪽의 투과성이 낮은 것이 바람직하다. 절연체(212), 절연체(214), 절연체(222), 절연체(272), 절연체(282), 및 절연체(283) 중 적어도 하나는 절연체(280)보다 산소 및 수소 중 한쪽 또는 양쪽의 투과성이 낮은 것이 바람직하다.
절연체(212), 절연체(214), 절연체(222), 절연체(272), 절연체(282), 및 절연체(283)로서는, 예를 들어 산화 알루미늄, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물, 질화 실리콘, 또는 질화산화 실리콘 등을 사용할 수 있다. 특히, 절연체(212) 및 절연체(283)로서는, 수소 배리어성이 더 높은 질화 실리콘 또는 질화산화 실리콘을 사용하는 것이 바람직하다.
또한, 도 1에 도시된 바와 같이, 본 실시형태에 나타내는 반도체 장치의 일 형태에서는 절연체(214), 절연체(216), 절연체(222), 절연체(224), 절연체(280), 및 절연체(282)가 패터닝되어 있고, 절연체(283)가 이들을 덮는 구조이다. 즉, 절연체(283)는 절연체(282)의 상면 및 측면과, 절연체(280)의 측면과, 절연체(224)의 측면과, 절연체(222)의 측면과, 절연체(216)의 측면과, 절연체(214)의 측면과, 절연체(212)의 상면에 접한다. 이로써, 산화물(230) 등을 포함하고 절연체(214), 절연체(216), 절연체(222), 절연체(224), 절연체(280), 및 절연체(282)는 절연체(283)와 절연체(212)에 의하여 외부로부터 격리된다.
또한, 산화물(230)은 절연체(224) 위의 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위에 배치되고 적어도 일부가 산화물(230b)의 상면에 접하는 산화물(230c)을 가지는 것이 바람직하다. 여기서, 산화물(230c)의 측면은 산화물(243a), 산화물(243b), 도전체(242a), 도전체(242b), 절연체(272a), 절연체(272b), 및 절연체(280)에 접하여 제공되어 있는 것이 바람직하다.
또한 트랜지스터(200)에서 채널 형성 영역과 그 근방에서 산화물(230a), 산화물(230b), 및 산화물(230c)의 3층이 적층되는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 산화물(230b)의 단층, 산화물(230b)과 산화물(230a)의 2층 구조, 산화물(230b)과 산화물(230c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다. 예를 들어, 산화물(230c)을 2층 구조로 하여, 4층의 적층 구조를 제공하는 구성으로 하여도 좋다.
트랜지스터(200)는 채널 형성 영역을 포함하는 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))에 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다. 예를 들어, 산화물 반도체로서 기능하는 금속 산화물은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상의 것을 사용하는 것이 바람직하다. 이와 같이, 에너지 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터(200)의 비도통 상태에서의 누설 전류(오프 전류)를 매우 작게 할 수 있다. 이와 같은 트랜지스터를 사용함으로써, 저소비 전력의 반도체 장치를 제공할 수 있다.
예를 들어, 산화물(230)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하면 좋다. 특히, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하면 좋다. 또한 산화물(230)로서 In-M 산화물, In-Zn 산화물, 또는 M-Zn 산화물을 사용하여도 좋다.
산화물(230)은 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(230c)을 가진다. 산화물(230b) 아래에 산화물(230a)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다. 또한, 산화물(230b) 위에 산화물(230c)을 가짐으로써, 산화물(230c)보다 위쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다.
또한, 산화물(230)은, 각 금속 원자의 원자수비가 상이한 산화물로 이루어지는 적층 구조를 가지는 것이 바람직하다. 구체적으로는, 산화물(230a)에 사용하는 금속 산화물에서 구성 원소 중의 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(230a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230c)에는 산화물(230a) 또는 산화물(230b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
구체적으로는, 산화물(230a)로서 In:Ga:Zn=1:3:4[원자수비] 또는 1:1:0.5[원자수비]의 금속 산화물을 사용하면 좋다. 또한 산화물(230b)로서, In:Ga:Zn=4:2:3[원자수비] 또는 1:1:1[원자수비]의 금속 산화물을 사용하면 좋다. 또한 산화물(230c)로서, In:Ga:Zn=1:3:4[원자수비], Ga:Zn=2:1[원자수비], 또는 Ga:Zn=2:5[원자수비]의 금속 산화물을 사용하면 좋다. 또한, 산화물(230c)을 적층 구조로 하는 경우의 구체적인 예로서는, In:Ga:Zn=4:2:3[원자수비]과 In:Ga:Zn=1:3:4[원자수비]의 적층 구조, Ga:Zn=2:1[원자수비]과 In:Ga:Zn=4:2:3[원자수비]의 적층 구조, Ga:Zn=2:5[원자수비]와 In:Ga:Zn=4:2:3[원자수비]의 적층 구조, 산화 갈륨과 In:Ga:Zn=4:2:3[원자수비]의 적층 구조 등을 들 수 있다.
또한 산화물(230b)은 결정성을 가지는 것이 바람직하다. 예를 들어 후술하는 CAAC-OS(c-axis aligned crystalline oxide semiconductor)를 사용하는 것이 바람직하다. CAAC-OS 등의 결정성을 가지는 산화물은 불순물이나 결함(산소 결손 등)이 적고 결정성이 높은 치밀한 구조를 가진다. 따라서 소스 전극 또는 드레인 전극에 의한 산화물(230b)로부터의 산소 추출을 억제할 수 있다. 이로써, 가열 처리를 수행하여도, 산화물(230b)로부터 산소가 추출되는 것을 저감할 수 있기 때문에, 트랜지스터(200)는 제조 공정에서의 높은 온도(소위 서멀 버짓(thermal budget))에 대하여 안정적이다.
또한, 산화물(230a) 및 산화물(230c)의 전도대 하단의 에너지가 산화물(230b)의 전도대 하단의 에너지보다 높아지는 것이 바람직하다. 또한, 환언하면 산화물(230a) 및 산화물(230c)의 전자 친화력이 산화물(230b)의 전자 친화력보다 작은 것이 바람직하다.
여기서, 전자 친화력 또는 전도대 하단의 에너지 준위 Ec는 진공 준위와 가전자대 상단의 에너지 Ev와의 차인 이온화 퍼텐셜 Ip와, 에너지 갭 Eg로부터 구할 수 있다. 이온화 퍼텐셜 Ip는 예를 들어 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치를 사용하여 측정할 수 있다. 에너지 갭 Eg는 예를 들어 분광 엘립소미터를 사용하여 측정할 수 있다.
또한, 산화물(230a), 산화물(230b), 및 산화물(230c)의 접합부에 있어서, 전도대 하단의 에너지 준위는 완만하게 변화한다. 환언하면, 산화물(230a), 산화물(230b), 및 산화물(230c)의 접합부에서의 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 산화물(230a)과 산화물(230b)의 계면 및 산화물(230b)과 산화물(230c)의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮추는 것이 좋다.
또한, 캐리어의 주된 경로는 산화물(230b)이다. 산화물(230a), 산화물(230c)을 상술한 구성으로 함으로써, 산화물(230a)과 산화물(230b)의 계면, 및 산화물(230b)과 산화물(230c)의 계면에서의 결함 준위 밀도를 낮출 수 있다. 그러므로, 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지고, 트랜지스터(200)는 높은 온 전류 및 높은 주파수 특성을 얻을 수 있다.
산화물(230)(예를 들어, 산화물(230b))에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체의 캐리어 농도를 낮추는 경우에는, 산화물 반도체 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한, 산화물 반도체 내의 불순물로서는, 예를 들어 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
특히, 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산화물 반도체 내에 산소 결손(VO: oxygen vacancy라고도 함)을 형성하는 경우가 있다. 또한, 산소 결손에 수소가 들어간 결함(이하, VOH라고 부르는 경우가 있음)은 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자가 생성되는 경우가 있다. 따라서, 수소가 많이 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 또한, 산화물 반도체 내의 수소는 열, 전계 등의 스트레스로 인하여 움직이기 쉽기 때문에, 산화물 반도체에 많은 수소가 포함되면 트랜지스터의 신뢰성이 악화될 우려도 있다.
VOH는 산화물 반도체의 도너로서 기능할 수 있다. 그러나 상기 결함을 정량적으로 평가하는 것은 어렵다. 그러므로 산화물 반도체에서는 도너 농도가 아니라 캐리어 농도로 평가되는 경우가 있다. 따라서 본 명세서 등에서는 산화물 반도체의 파라미터로서 도너 농도가 아니라 전계가 인가되지 않는 상태를 상정한 캐리어 농도를 사용하는 경우가 있다. 즉 본 명세서 등에 기재된 "캐리어 농도"는 "도너 농도"라고 바꿔 말할 수 있는 경우가 있다.
이상으로부터, 산화물 반도체를 산화물(230)에 사용하는 경우, 산화물(230) 내의 VOH를 가능한 한 저감하여 고순도 진성 또는 실질적으로 고순도 진성으로 하는 것이 바람직하다. 이와 같이, VOH가 충분히 저감된 산화물 반도체를 얻기 위해서는, 산화물 반도체 내의 수분, 수소 등의 불순물을 제거하는 것(탈수, 탈수소화 처리라고 기재하는 경우가 있음)과, 산화물 반도체에 산소를 공급하여 산소 결손을 보전하는 것(가산소화 처리라고 기재하는 경우가 있음)이 중요하다. VOH 등의 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
그러나, 수소 농도가 저감되도록 산화물 반도체를 형성하여도, 산화물 반도체와 접하는 도전체(240)로부터 수소가 들어갈 우려가 있다. 도전체(240)는 비어로서 기능하는 도전체이고, 절연체(274) 및 절연체(280)에 형성된 개구에 매립되도록 배치되어 있다. 여기서, 절연체(274) 및 절연체(280)는 층간막으로서 기능하는 절연막이고, 산화 실리콘 또는 산화질화 실리콘 등 실리콘을 포함하는 절연체를 사용하는 것이 바람직하다. 이와 같은 절연체(274) 및 절연체(280)를 성막하는 경우, SiH4 등의 수소화 실리콘이 원료 가스로서 사용되는 경우가 많다. SiH4 등의 수소화 실리콘을 포함하는 원료 가스가 성막 시에 분해됨으로써, 반응성이 높은 수소(예를 들어, 수소 라디칼 등)가 대량으로 발생되고, 성막한 절연체(274) 및 절연체(280)에 대량의 수소가 들어갈 우려가 있다. 절연체(274) 및 절연체(280)에 들어간 대량의 수소의 일부는 트랜지스터(200) 제작 공정 중의 가열 처리 등에 의하여 비어로서 기능하는 도전체(240)로 확산되는 경우가 있다. 그리고, 상기 수소는 도전체(240)를 통하여 산화물(230)까지 확산될 우려가 있다. 이와 같이, 도전체(240)를 통하여 산화물 반도체 내의 수소 농도가 높아질 우려가 있다.
이에 대하여, 본 실시형태에 나타내는 트랜지스터(200)에서는, 절연체(274) 및 절연체(280)에서 도전체(240a)와의 계면 근방 및 도전체(240b)와의 계면 근방에 다른 영역보다 질소 농도가 높은 영역(241)을 형성함으로써, 절연체(274) 및 절연체(280)로부터 도전체(240)로 수소가 혼입하는 것을 저감한다.
본 실시형태에서는, 도 1에 도시된 바와 같이, 영역(241)을 절연체(280)에서 도전체(240a)와의 계면 근방에 형성되는 영역(241a)과, 절연체(280)에서 도전체(240b)와의 계면 근방에 형성되는 영역(241b)과, 절연체(274)에서 도전체(240a) 및 도전체(240b)와의 계면 근방에 형성되는 영역(241c)으로 나누어 기재하는 경우가 있다. 또한, 도 1에 도시된 바와 같이, 영역(241c)은 절연체(274)의 상면 근방에 형성되는 경우가 있다.
영역(241)은 절연체(274) 및 절연체(280)에서, 예를 들어 1nm 이상의 두께로 형성되는 것이 바람직하고, 1.5nm 이상의 두께로 형성되는 것이 더 바람직하다. 또한, 영역(241)은 절연체(274) 및 절연체(280)에서, 예를 들어 50nm 이하, 또는 20nm 이하, 또는 10nm 이하의 두께로 할 수 있다.
영역(241)은 절연체(274) 및 절연체(280)의 다른 영역보다 질소 농도가 높은 영역이다. 영역(241a) 및 영역(241b)은 절연체(280)의 다른 영역의 적어도 일부보다 질소 농도가 높다. 또한, 영역(241c)은 절연체(274)의 다른 영역의 적어도 일부보다 질소 농도가 높다. 또한, 영역(241)은 절연체(274) 및 절연체(280)의 다른 영역보다 산소 농도가 낮아지는 경우가 있다.
영역(241)은 도전체(240)를 제공하지 않고, 절연체(272), 절연체(280), 절연체(282), 절연체(283), 및 절연체(274)에 개구가 형성된 상태로, 절연체(274) 및 절연체(280)의 표면을 고상 질화함으로써 형성할 수 있다. 절연체(274) 및 절연체(280)의 고상 질화는 질소를 포함하는 분위기에서 플라스마 처리를 함으로써 수행할 수 있다. 이하에서, 이와 같은 처리를 질소 플라스마 처리라고 하는 경우가 있다. 질소 플라스마 처리에서는, 마이크로파 또는 RF 등의 고주파를 사용하여 질소 가스를 플라스마화시키고, 상기 질소 플라스마를 작용시켜 절연체(280) 및 절연체(274)의 표면 근방을 고상 질화시킬 수 있다.
또한, 질소 플라스마 처리는, 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 가지는 장치를 사용하는 것이 바람직하다. 이하, 마이크로파를 사용한 플라스마 처리를 마이크로파 처리라고 하고, 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 가지는 장치를 마이크로파 처리 장치라고 하는 경우가 있다. 또한, 마이크로파 처리 장치는 기판 측에 RF를 인가하는 전원을 가져도 좋다. 질소를 포함하는 분위기에 있어서, 고밀도 플라스마를 사용함으로써, 고밀도의 질소 라디칼을 생성할 수 있다. 또한, 기판 측에 RF를 인가함으로써, 고밀도 플라스마에 의하여 생성된 이온을 효율적으로 절연체(274) 및 절연체(280) 내에 도입할 수 있다. 또한, 질소를 포함하는 분위기의 마이크로파 처리는 감압하에서 수행하는 것이 바람직하고, 압력을 400Pa 이하, 바람직하게는 200Pa 이하, 더 바람직하게는 60Pa 이하, 더 바람직하게는 12Pa 이하로 하면 좋다. 또한, 질소 유량비(N2/N2+Ar)를 50% 이하, 바람직하게는 10% 이상 30% 이하로 하여 수행하면 좋다. 또한, 처리 온도는, 예를 들어 400℃ 정도에서 수행하면 좋다. 또한, 본 명세서 등에서, 처리 온도는 처리 중의 기판 온도에 한정되지 않고, 처리 장치의 설정 온도인 경우를 포함한다.
상술한 바와 같은 영역(241)은 수소(예를 들어, 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가진다. 영역(241)은, 예를 들어 절연체(274) 또는 절연체(280)보다 수소의 투과성이 낮은 것이 바람직하다. 이와 같은 영역(241)이 도전체(240)와 절연체(274) 및 절연체(280) 사이에 형성되어 있음으로써, 절연체(274) 및 절연체(280)에 포함되는 수소가 도전체(240)에 혼입되는 것을 저감할 수 있다. 따라서, 도전체(240)로부터 도전체(242) 및 산화물(230)로 확산되는 수소 양을 저감할 수 있다. 또한, 영역(241)은 산소의 확산을 억제하는 기능도 가지는 것이 바람직하다.
이와 같이 절연체(280) 및 절연체(274)와 도전체(240) 사이에 영역(241)을 제공함으로써, 산화물(230) 내의 수소 농도를 저감할 수 있다. 예를 들어, 산화물(230b)의 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 할 수 있다. 수소 등의 불순물이 충분히 저감된 산화물(230)을 트랜지스터(200)의 채널 형성 영역에 사용함으로써, 노멀리 오프 특성으로 할 수 있어, 안정된 전기 특성을 가질 수 있고, 신뢰성이 향상될 수 있다.
또한, 산화물(230)에 산화물 반도체를 사용하는 경우, 채널 형성 영역으로서 기능하는 영역의 산화물 반도체의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더욱 바람직하고, 1×1013cm-3 미만인 것이 더욱 바람직하고, 1×1012cm-3 미만인 것이 더욱 바람직하다. 또한, 채널 형성 영역으로서 기능하는 영역의 산화물 반도체의 캐리어 농도의 하한값에 대해서는, 특별히 한정되지 않지만, 예를 들어 1×10-9cm- 3로 할 수 있다.
또한, 영역(241)을 형성할 때, 절연체(272), 절연체(280), 절연체(282), 절연체(283), 및 절연체(274)에 도전체(242a)까지 도달하는 개구와, 도전체(242b)까지 도달하는 개구가 형성된 상태로 상기 질소 플라스마 처리를 수행한다. 이로써, 도전체(242a)의 도전체(240a)와의 계면 근방(형성 시에는 도전체(242a)의 표면 근방)에 도전체(242a)의 다른 영역보다 질소 농도가 높은 영역(244a)이 형성되고, 도전체(242b)의 도전체(240b)와의 계면 근방(형성 시에는 도전체(242b)의 표면 근방)에 도전체(242b)의 다른 영역보다 질소 농도가 높은 영역(244b)이 형성된다. 또한, 이하에 있어서, 영역(244a)과 영역(244b)을 통틀어 영역(244)이라고 부르는 경우가 있다.
도전체(242)로서 금속 질화물, 예를 들어 질화 탄탈럼 등을 사용하는 경우, 영역(244)은 도전체(242)의 다른 영역과 실질적으로 같은 정도의 저항률을 가지는 것이 바람직하다. 예를 들어, 영역(244)의 저항률이 도전체(242)의 다른 영역의 저항률의 130% 이하인 것이 바람직하다. 이와 같이, 영역(244)은 소스 전극 또는 드레인 전극으로서 기능하는 도전체(242)의 도전성을 크게 방해하는 것은 아니다. 따라서, 상기 질소 플라스마 처리로 영역(241)을 형성하여도, 도전체(242)에 특별한 후처리를 수행할 필요는 없다. 또한, 도전체(242)의 다른 영역보다 질소 농도가 높은 영역(244)을 제공함으로써, 도전체(240)로부터 도전체(242)로 확산되는 수소 양을 더 저감할 수 있는 경우가 있다.
또한, 절연체(280), 절연체(224), 및 절연체(216)에서, 절연체(283)와의 계면 근방에 절연체(280), 절연체(224), 및 절연체(216)의 다른 영역보다 질소 농도가 높은 영역(245)이 형성되어 있어도 좋다. 영역(245)은 도 1에 도시된 바와 같이, 절연체(280), 절연체(224), 및 절연체(216)의 측면에 형성된다. 영역(245)은 영역(241)과 같은 구성인 것이 바람직하다. 상기와 같은 영역(245)은 수소(예를 들어, 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가진다. 영역(245)은, 예를 들어 절연체(280), 절연체(224), 및 절연체(216)보다 수소의 투과성이 낮은 것이 바람직하다. 또한, 영역(245)은 영역(241)과 마찬가지로 질소 플라스마 처리로 형성할 수 있다. 따라서, 영역(245)의 구성, 및 형성 방법의 자세한 내용에 대해서는 영역(241)의 기재를 참작할 수 있다.
이와 같은 영역(245)이 절연체(280), 절연체(224), 및 절연체(216)와 절연체(283) 사이에 형성되어 있음으로써, 절연체(274)에 포함되는 수소가 절연체(280) 등에 혼입되는 것을 저감할 수 있다. 따라서, 절연체(280) 등으로부터 산화물(230)로 확산되는 수소 양을 더 저감할 수 있다.
절연체(283)를 성막하기 전에, 절연체(280), 절연체(224), 및 절연체(216)의 측면에 영역(245)을 미리 형성함으로써, 절연체(283)의 성막에 체임버 내에 대량의 수소를 발생시키는 CVD법 등을 사용하여도, 상기 수소가 절연체(280), 절연체(224), 및 절연체(216)에 혼입되는 것을 저감할 수 있다. 따라서, 절연체(283)의 성막에 CVD법 등의 단차 피복성이 양호한 성막 방법을 사용할 수 있기 때문에, 절연체(283)를 절연체(280) 등의 단차에 대하여, 단절이나 핀홀을 형성하지 않고 성막할 수 있다. 이로써, 절연체(283)와 절연체(212)로 트랜지스터(200)를 밀봉할 수 있다.
또한, 절연체(283)에는 도전체(240)가 관통되어 있지만, 상술한 바와 같이, 영역(241)이 도전체(240)에 접하여 제공되어 있기 때문에, 도전체(240)를 통하여 절연체(283)의 내측에 혼입되는 수소도 저감할 수 있다. 이와 같이, 절연체(283), 절연체(212), 및 영역(241)으로 트랜지스터(200)를 더 확실하게 밀봉하고, 절연체(274) 등에 포함되는 수소 등의 불순물이 절연체(283)보다 외측으로부터 혼입되는 것을 저감할 수 있다.
또한, 수소 원자를 포함하지 않거나, 또는 수소 원자의 함유량이 적은 원료 가스를 사용하여 층간 절연막(절연체(216), 절연체(274), 절연체(280) 등) 및 게이트 절연막(절연체(224), 절연체(250) 등)을 성막함으로써, 이들 절연막에 포함되는 수소 농도를 저감하고, 산화물 반도체의 채널 형성 영역에 혼입하는 수소의 저감을 도모하여도 좋다.
상기 절연막의 성막에서는, 성막 가스로서, 실리콘 원자를 포함하는 분자를 가지는 가스가 주로 사용된다. 상기 절연막에 포함되는 수소를 저감하기 위해서는, 상기 실리콘 원자를 포함하는 분자에 포함되는 수소 원자가 적은 것이 바람직하고, 상기 실리콘 원자를 포함하는 분자가 수소 원자를 포함하지 않는 것이 더 바람직하다. 물론, 실리콘 원자를 포함하는 분자를 가지는 가스 이외의 성막 가스도 함유되는 수소 원자가 적은 것이 바람직하고, 수소 원자를 포함하지 않는 것이 더 바람직하다.
상기와 같은 실리콘 원자를 포함하는 분자를 Six-Ry로 나타낼 때, 예를 들어 관능기 R로서, 아이소사이아네이트기(-N=C=O), 사이아네이트기(-O-C≡N), 사이아노기(-C≡N), 다이아조기(=N2), 아지드기(-N3), 나이트로소기(-NO), 및 나이트로기(-NO2) 중 적어도 하나를 사용할 수 있다. 예를 들어, 1≤x≤3, 1≤y≤8로 하면 좋다. 이와 같은 실리콘 원자를 포함하는 분자로서는, 예를 들어 테트라아이소사이아네이트실레인, 테트라사이아네이트실레인, 테트라사이아노실레인, 헥사아이소사이아네이트실레인, 옥타아이소사이아네이트실레인 등을 사용할 수 있다. 여기서는, 실리콘 원자에 같은 종류의 관능기가 결합되는 분자를 예시하였지만, 본 실시형태는 이에 한정되는 것이 아니다. 실리콘 원자에 상이한 종류의 관능기가 결합되는 구성으로 하여도 좋다.
또한, 예를 들어 관능기 R로서 할로젠(Cl, Br, I, 또는 F)을 사용하는 구성으로 하여도 좋다. 예를 들어, 1≤x≤2, 1≤y≤6으로 하면 좋다. 이와 같은 실리콘 원자를 포함하는 분자로서는, 예를 들어 테트라클로로실레인(SiCl4), 헥사클로로다이실레인(Si2Cl6) 등을 사용할 수 있다. 염소를 관능기로 하는 예를 나타내었지만, 염소 이외의, 브로민, 아이오딘, 플루오린 등의 할로젠을 관능기로서 사용하여도 좋다. 또한, 실리콘 원자에 상이한 종류의 할로젠이 결합되는 구성으로 하여도 좋다.
절연체(216), 절연체(274), 절연체(280), 절연체(224), 및 절연체(250)의 성막은 상술한 바와 같은 실리콘 원자를 포함하는 분자를 가지는 가스를 사용한 화학 기상 성장(CVD: Chemical Vapor Deposition)법에 의하여 수행하면 좋다. CVD법은 성막 속도가 비교적 빠르기 때문에, 막 두께가 두꺼운 절연체(280), 절연체(274), 및 절연체(216)의 성막을 수행하는 데 적합하다.
CVD법으로서, 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 또는 열을 이용하는 열 CVD(TCVD: Thermal CVD)법을 사용하는 것이 바람직하다. 열 CVD법을 사용하는 경우, 대기압하에서 성막을 수행하는 상압 CVD(APCVD: Atmospheric Pressure CVD)법을 사용하여도 좋고, 대기압보다 낮은 감압 상태에서 성막을 수행하는 감압 CVD(LPCVD: Low Pressure CVD)법을 사용하여도 좋다.
CVD법을 사용하여 절연체(216), 절연체(274), 절연체(280), 절연체(224), 및 절연체(250)를 성막하는 경우, 산화제를 사용하는 것이 바람직하다. 산화제로서는 O2, O3, NO, NO2, N2O, N2O3, N2O4, N2O5, CO, CO2 등 수소 원자를 포함하지 않는 가스를 사용하는 것이 바람직하다.
또한, 절연체(216), 절연체(274), 절연체(280), 절연체(224), 및 절연체(250)의 성막은 ALD(Atomic Layer Deposition)법에 의하여 수행하여도 좋다. ALD법에서는, 반응을 위한 제 1 원료 가스(이하, 전구체라고 부름. 금속 전구체라고도 부를 수 있음)와 제 2 원료 가스(이하, 반응제라고 부름. 비금속 전구체라고도 부를 수 있음)를 체임버에 번갈아 도입하고, 이들 원료 가스의 도입을 반복함으로써 성막을 수행한다.
ALD법은 원료 가스를 전환하면서 성막함으로써, 원자의 성질인 자기 제어성을 이용하여, 한 층씩 원자를 퇴적할 수 있다. 따라서, ALD법은 매우 얇은 두께의 성막, 종횡비가 높은 구조에 대한 성막, 핀홀 등의 결함이 적은 성막, 및 피복성이 우수한 성막 등을 수행할 수 있다. 그러므로, ALD법은 절연체(250) 및 절연체(224)의 성막을 수행하는 데 적합하다.
ALD법으로서는, 전구체 및 반응제의 반응을 열 에너지만으로 수행하는 열 ALD(Thermal ALD)법을 사용하여도 좋고, 플라스마 여기된 반응제를 사용하는 PEALD(Plasma Enhanced ALD)법을 사용하여도 좋다.
ALD법을 사용하는 경우, 전구체로서 상기 실리콘 원자를 포함하는 분자를 가지는 가스를 반응제로 하여 상기 산화제를 사용하면 좋다. 이로써, 절연체(216), 절연체(274), 절연체(280), 절연체(224), 및 절연체(250) 내에 들어가는 수소 양을 크게 저감할 수 있다.
또한, 상기에서는, 실리콘 원자를 포함하는 분자가 수소 원자를 포함하지 않는 예에 대하여 나타내었지만, 본 실시형태는 이에 한정되는 것이 아니다. 상기 실리콘 원자를 포함하는 분자에 있어서, 실리콘 원자에 결합되는 관능기의 일부가 수소 원자로 치환되는 구성으로 하여도 좋다. 다만, 상기 실리콘 원자를 포함하는 분자에 포함되는 수소 원자는 실레인(SiH4)보다 적은 것이 바람직하다. 즉, 상기 실리콘 원자를 포함하는 분자는 실리콘 1원자당 3원자 이하의 수소 원자를 가지는 것이 바람직하다. 또한, 상기 실리콘 원자를 포함하는 분자를 가지는 가스가 실리콘 1원자당 3원자 이하의 수소 원자를 가지는 것이 더 바람직하다.
상술한 바와 같이, 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로, 절연체(216), 절연체(274), 절연체(280), 절연체(224), 및 절연체(250) 중 적어도 하나를 성막함으로써, 이들 절연막에 포함되는 수소 양을 저감할 수 있다. 특히, 산화물(230)과 함께, 절연체(283)와 절연체(212)에 밀봉된 영역에 형성되는 절연체(216), 절연체(224), 절연체(280), 및 절연체(250)를 상기 성막 방법으로 성막함으로써, 상기 밀봉된 영역 내의 수소 농도를 저감시키고, 또한 외부로부터 혼입되는 수소를 절연체(283), 절연체(212), 및 영역(241)에 의하여 저감할 수 있기 때문에 더 바람직하다.
또한, 트랜지스터(200)는 도 1의 (B), (C), (D)에 도시된 바와 같이, 절연체(282)와 절연체(250)가 직접 접하는 구조이다. 이와 같은 구조로 함으로써, 절연체(280)에 포함되는 산소가 도전체(260)에 흡수되기 어려워진다. 따라서 절연체(280)에 포함되는 산소는 산화물(230c)을 통하여 산화물(230a) 및 산화물(230b)에 효율적으로 공급될 수 있기 때문에, 산화물(230a) 내 및 산화물(230b) 내의 산소 결손을 저감하고, 트랜지스터(200)의 전기 특성 및 신뢰성을 향상시킬 수 있다. 또한, 절연체(280)에 포함되는 수소 등의 불순물이 절연체(250)에 혼입되는 것을 억제할 수 있기 때문에, 절연체(250) 및 산화물(230)의 수소 농도를 더 저감할 수 있다. 따라서, 트랜지스터(200)의 전기 특성 및 신뢰성에 대한 악영향을 억제할 수 있다. 절연체(282)로서는 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 또는 산화 하프늄을 사용할 수 있다.
상술한 바와 같이, 전기 특성의 변동이 억제되고, 안정된 전기 특성을 가지면서, 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또는, 노멀리 오프의 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 온 전류가 큰 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 높은 주파수 특성을 가지는 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 오프 전류가 작은 트랜지스터를 가지는 반도체 장치를 제공할 수 있다.
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 자세한 구성에 대하여 설명한다.
도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치된다. 또한 도전체(205)는 절연체(214) 및 절연체(216)에 매립되어 제공되는 것이 바람직하다.
여기서, 도전체(260)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한, 도전체(205)는 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200)의 Vth를 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써 트랜지스터(200)의 Vth를 0V보다 크게 하고, 오프 전류를 저감할 수 있게 된다. 따라서, 도전체(205)에 음의 전위를 인가하는 것이, 인가하지 않은 경우보다 도전체(260)에 인가하는 전위가 0V일 때의 드레인 전류를 더 작게 할 수 있다.
또한, 도전체(205)는, 도 1의 (A)에 도시된 바와 같이, 산화물(230)의 도전체(242a) 및 도전체(242b)와 중첩되지 않는 영역의 크기보다 크게 제공하는 것이 좋다. 특히, 도 1의 (C)에 도시된 바와 같이, 도전체(205)는 산화물(230)의 채널 폭 방향과 교차되는 단부보다 외측의 영역에서도 연장되어 있는 것이 바람직하다. 즉, 산화물(230)의 채널 폭 방향에서의 측면의 외측에서 도전체(205)와 도전체(260)는 절연체를 개재(介在)하여 중첩되어 있는 것이 바람직하다. 또는, 도전체(205)를 크게 제공함으로써, 도전체(205) 형성 이후의 제작 공정의 플라스마를 사용한 처리에 있어서, 국소적인 차징(차지 업이라고도 함)을 완화할 수 있는 경우가 있다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다. 도전체(205)는 적어도 도전체(242a)와 도전체(242b) 사이에 위치하는 산화물(230)과 중첩되면 좋다.
또한, 절연체(224)의 저면을 기준으로 하여, 산화물(230a) 및 산화물(230b)과, 도전체(260)가 중첩되지 않는 영역에서의 도전체(260)의 저면의 높이는 산화물(230b)의 저면의 높이보다 낮은 위치에 배치되어 있는 것이 바람직하다. 또한 산화물(230b)과 도전체(260)가 중첩되지 않는 영역에서의 도전체(260)의 저면의 높이와, 산화물(230b)의 저면의 높이의 차이는 0nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 20nm 이하로 한다.
이와 같이, 게이트로서 기능하는 도전체(260)가, 채널 형성 영역의 산화물(230b)의 측면 및 상면을 산화물(230c) 및 절연체(250)를 통하여 덮는 구성이므로, 도전체(260)의 전계를 채널 형성 영역의 산화물(230b) 전체에 작용시키기 쉬워진다. 따라서, 트랜지스터(200)의 온 전류를 증대시켜, 주파수 특성을 향상시킬 수 있다. 본 명세서에서는, 제 1 게이트 및 제 2 게이트의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한 도전체(205a)는 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 도전체인 것이 바람직하다. 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 또는 질화 탄탈럼을 사용할 수 있다. 또한 도전체(205b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(205)는 2층으로 도시하였지만, 3층 이상의 다층 구조를 가져도 좋다.
여기서 산화물 반도체와, 산화물 반도체의 아래층에 위치하는 절연체 또는 도전체와, 산화물 반도체의 위층에 위치하는 절연체 또는 도전체로서, 상이한 종류의 막을 대기에 개방하지 않고 연속적으로 성막함으로써, 불순물(특히 수소, 물)의 농도가 저감된, 실질적으로 고순도 진성인 산화물 반도체막으로 할 수 있어 바람직하다.
절연체(212), 절연체(214), 절연체(222), 절연체(272), 절연체(282), 및 절연체(283) 중 적어도 하나는 물 또는 수소 등의 불순물이 기판 측으로부터 또는 위쪽으로부터 트랜지스터(200)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서, 절연체(212), 절연체(214), 절연체(222), 절연체(272), 절연체(282), 및 절연체(283) 중 적어도 하나는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
예를 들어, 절연체(212) 및 절연체(283)로서 질화 실리콘 또는 질화산화 실리콘 등을 사용하고, 절연체(214), 절연체(222), 절연체(272), 및 절연체(282)로서 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 이로써, 물 또는 수소 등의 불순물이 절연체(212) 및 절연체(214)를 통하여 기판 측으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 또는, 절연체(224) 등에 포함되는 산소가 절연체(212) 및 절연체(214)를 통하여 기판 측으로 확산되는 것을 억제할 수 있다. 또한, 물 또는 수소 등의 불순물이 절연체(272), 절연체(282), 및 절연체(283)보다 위쪽에 배치되어 있는 절연체(274) 등으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 이와 같이, 트랜지스터(200)를 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연체(212), 절연체(214), 절연체(222), 절연체(272), 절연체(282), 및 절연체(283)로 둘러싸는 구조로 하는 것이 바람직하다.
또한, 절연체(212) 및 절연체(283)의 저항률을 낮게 하는 것이 바람직한 경우가 있다. 예를 들어, 절연체(212) 및 절연체(283)의 저항률을 약 1×1013Ωcm로 함으로써, 반도체 장치 제작 공정의 플라스마 등을 사용하는 처리에서 절연체(212) 및 절연체(283)가 도전체(205), 도전체(242), 또는 도전체(260)의 차지 업을 완화할 수 있는 경우가 있다. 절연체(212) 및 절연체(283)의 저항률은 바람직하게는 1×1010Ωcm 이상 1×1015Ωcm 이하로 한다.
또한 절연체(216), 절연체(280), 및 절연체(274)는 절연체(214)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 예를 들어 절연체(216), 절연체(280), 및 절연체(274)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공(공공)을 가지는 산화 실리콘 등을 적절히 사용하면 좋다.
절연체(222) 및 절연체(224)는 게이트 절연체로서의 기능을 가진다.
여기서, 산화물(230)과 접하는 절연체(224)는 가열에 의하여 산소가 이탈되는 것이 바람직하다. 본 명세서에서는, 가열에 의하여 이탈되는 산소를 과잉 산소라고 부르는 경우가 있다. 예를 들어, 절연체(224)에는 산화 실리콘 또는 산화질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함한 절연체를 산화물(230)에 접하여 제공함으로써, 산화물(230) 내의 산소 결손을 저감하여, 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
절연체(224)로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, 승온 이탈 가스 분석(TDS(Thermal Desorption Spectroscopy) 분석)에서, 산소 분자의 이탈량이 1.0×1018molecules/cm3 이상, 바람직하게는 1.0×1019molecules/cm3 이상, 더 바람직하게는 2.0×1019molecules/cm3 이상, 또는 3.0×1020molecules/cm3 이상인 산화물막이다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
절연체(222)는 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(200)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어, 절연체(222)는 절연체(224)보다 수소 투과성이 낮은 것이 바람직하다. 절연체(222) 및 절연체(283)에 의하여 절연체(224) 및 산화물(230) 등을 둘러쌈으로써, 외부로부터 물 또는 수소 등의 불순물이 트랜지스터(200)로 침입하는 것을 억제할 수 있다.
또한, 절연체(222)는 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어 절연체(222)는 절연체(224)보다 산소 투과성이 낮은 것이 바람직하다. 절연체(222)가 산소나 불순물의 확산을 억제하는 기능을 가지면, 산화물(230)에 포함되는 산소가 절연체(222)보다 아래쪽으로 확산되는 것을 저감할 수 있기 때문에 바람직하다. 또한 절연체(224)나 산화물(230)이 가지는 산소와 도전체(205)가 반응하는 것을 억제할 수 있다.
절연체(222)에는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(222)를 형성한 경우, 절연체(222)는 산화물(230)로부터의 산소의 방출이나, 트랜지스터(200)의 주변부로부터 산화물(230)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
또는, 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한 절연체(222)에는, 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등 소위 high-k 재료를 포함한 절연체를 단층 또는 적층으로 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서, 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다.
또한, 절연체(222) 및 절연체(224)가 2층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
또한, 산화물(230b)과, 소스 전극 또는 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b)) 사이에 산화물(243)(산화물(243a) 및 산화물(243b))를 배치하여도 좋다. 도전체(242)와 산화물(230)이 접하지 않는 구성이 되므로, 도전체(242)가 산화물(230)의 산소를 흡수하는 것을 억제할 수 있다. 즉 도전체(242)의 산화를 방지함으로써, 도전체(242)의 도전율의 저하를 억제할 수 있다. 따라서 산화물(243)은 도전체(242)의 산화를 억제하는 기능을 가지는 것이 바람직하다.
따라서 산화물(243)은 산소의 투과를 억제하는 기능을 가지는 것이 바람직하다. 소스 전극이나 드레인 전극으로서 기능하는 도전체(242)와 산화물(230b) 사이에 산소의 투과를 억제하는 기능을 가지는 산화물(243)을 배치함으로써, 도전체(242)와 산화물(230b) 사이의 전기 저항이 저감되기 때문에 바람직하다. 이와 같은 구성으로 함으로써, 트랜지스터(200)의 전기 특성 및 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
산화물(243)로서 원소 M을 가지는 금속 산화물을 사용하여도 좋다. 특히, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하면 좋다. 산화물(243)은 산화물(230b)보다 원소 M의 농도가 높은 것이 바람직하다. 또한 산화물(243)로서, 산화 갈륨을 사용하여도 좋다. 또한 산화물(243)로서, In-M-Zn 산화물 등의 금속 산화물을 사용하여도 좋다. 구체적으로는 산화물(243)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비가, 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(243)의 막 두께는 0.5nm 이상 5nm 이하인 것이 바람직하고, 1nm 이상 3nm 이하인 것이 더 바람직하다. 또한 산화물(243)은 결정성을 가지는 것이 바람직하다. 산화물(243)이 결정성을 가지는 경우, 산화물(230) 내의 산소의 방출을 적합하게 억제할 수 있다. 예를 들어 산화물(243)이 육방정 등의 결정 구조를 가지면, 산화물(230) 내의 산소가 방출되는 것을 억제할 수 있는 경우가 있다.
또한, 산화물(243)은 반드시 제공될 필요는 없다. 그 경우, 도전체(242)(도전체(242a) 및 도전체(242b))와 산화물(230)이 접함으로써, 산화물(230) 내의 산소가 도전체(242)로 확산되고, 도전체(242)가 산화되는 경우가 있다. 도전체(242)가 산화됨으로써, 도전체(242)의 도전율이 저하하는 개연성이 높다. 또한, 산화물(230) 내의 산소가 도전체(242)로 확산되는 것을 도전체(242)가 산화물(230) 내의 산소를 흡수한다고 환언할 수 있다.
또한, 산화물(230) 내의 산소가 도전체(242)(도전체(242a) 및 도전체(242b))로 확산됨으로써, 도전체(242a)와 산화물(230b) 사이, 및 도전체(242b)와 산화물(230b) 사이에 이층(異層)이 형성되는 경우가 있다. 상기 이층은 도전체(242)보다 산소를 많이 포함하기 때문에, 상기 이층은 절연성을 가지는 것으로 추정된다. 이때, 도전체(242)와, 상기 이층과, 산화물(230b)의 3층 구조는 금속-절연체-반도체로 이루어지는 3층 구조로 간주할 수 있고, MIS(Metal-Insulator-Semiconductor) 구조라고 부르거나, 또는 MIS 구조를 주로 한 다이오드 접합 구조라고 부르는 경우가 있다.
또한, 상기 이층은 도전체(242)와 산화물(230b) 사이에 형성되는 것에 한정되지 않고, 예를 들어 이층이 도전체(242)와 산화물(230c) 사이에 형성되는 경우나, 도전체(242)와 산화물(230b) 사이, 및 도전체(242)와 산화물(230c) 사이에 형성되는 경우가 있다.
산화물(243) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b))가 제공된다. 도전체(242)의 막 두께는 예를 들어 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 25nm 이하로 하면 좋다.
도전체(242)로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
절연체(272)는 도전체(242) 상면에 접하여 제공되어 있고, 배리어층으로서 기능하는 것이 바람직하다. 상기 구성으로 함으로써, 도전체(242)에 의한 절연체(280)가 가지는 과잉 산소의 흡수를 억제할 수 있다. 또한, 도전체(242)의 산화를 억제함으로써, 트랜지스터(200)와 배선의 콘택트 저항의 증가를 억제할 수 있다. 따라서, 트랜지스터(200)에 양호한 전기 특성 및 신뢰성을 부여할 수 있다.
따라서, 절연체(272)는 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어, 절연체(272)는 절연체(280)보다 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연체(272)로서는, 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 성막하는 것이 좋다. 또한, 절연체(272)로서는, 예를 들어 질화 알루미늄을 포함하는 절연체를 사용하면 좋다.
또한, 도 1의 (B), (C), (D)에서 절연체(272)는 도전체(242)의 상면에만 접하지만, 본 실시형태는 이에 한정되는 것이 아니다. 예를 들어, 절연체(272)가 도전체(242)의 상면 및 측면과, 산화물(243)의 측면과, 산화물(230b)의 측면과, 산화물(230a)의 측면과 접하는 구성으로 하여도 좋다.
절연체(250)는 게이트 절연체로서 기능한다. 절연체(250)는 산화물(230c)의 상면에 접하여 배치하는 것이 바람직하다. 절연체(250)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘을 사용할 수 있다. 특히, 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이기 때문에 바람직하다.
절연체(224)와 마찬가지로 절연체(250)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체를 절연체(250)로서 산화물(230c)의 상면과 접하여 제공함으로써, 산화물(230b)의 채널 형성 영역에 산소를 효과적으로 공급할 수 있다. 또한 절연체(224)와 마찬가지로 절연체(250) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 막 두께는, 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한 절연체(250)와 도전체(260) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(250)로부터 도전체(260)로의 산소 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써, 절연체(250)로부터 도전체(260)로의 산소의 확산이 억제된다. 즉, 산화물(230)에 공급하는 산소량의 감소를 억제할 수 있다. 또한 절연체(250)의 산소로 인한 도전체(260)의 산화를 억제할 수 있다.
또한 상기 금속 산화물은 게이트 절연체의 일부로서의 기능을 가지는 경우가 있다. 따라서, 절연체(250)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 상기 금속 산화물에는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 게이트 절연체를 절연체(250)와 상기 금속 산화물의 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서, 게이트 절연체의 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위의 저감화가 가능하게 된다. 또한, 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)의 박막화가 가능하게 된다.
구체적으로는, 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다. 특히, 알루미늄 또는 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체인, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
또는, 상기 금속 산화물은 게이트의 일부로서의 기능을 가지는 경우가 있다. 이 경우에는, 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트로서 기능하는 도전체로서, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 상술한 금속 원소 및 질소를 포함한 도전성 재료를 사용하여도 좋다. 또한, 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한, 질소를 포함한 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외방의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
도전체(260)는 도 1에서는 2층 구조를 나타내었지만 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다.
도전체(260a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
또한 도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(250)에 포함되는 산소로 인하여 도전체(260b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다.
또한, 도전체(260b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(260)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어, 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한, 도전체(260b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
절연체(280)는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘 등을 포함하는 것이 바람직하다. 이와 같이, 절연체(280)로서 실리콘계 산화물을 사용하여 상기 질화 플라스마 처리를 수행함으로써, 고상 질화된 영역(241) 및 영역(245)을 용이하게 형성할 수 있다. 특히, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 특히, 산화 실리콘, 산화질화 실리콘, 공공을 가지는 산화 실리콘 등의 재료는 가열에 의하여 이탈되는 산소를 포함한 영역을 용이하게 형성할 수 있어 바람직하다. 또한, 절연체(280)는 상기 재료가 적층된 구조이어도 좋고, 예를 들어 스퍼터링법으로 성막한 산화 실리콘 위에 CVD법으로 성막한 산화질화 실리콘을 적층한 구조로 하면 좋다. 또한, 더 위에 질화 실리콘을 적층하여도 좋다.
절연체(280) 내의 물 또는 수소 등 불순물의 농도가 저감되어 있는 것이 바람직하다. 또한 절연체(280)의 상면은 평탄화되어도 좋다.
또한, 도 1의 (B), (C), (D)에서, 절연체(280)의 절연체(283)와의 계면 근방에는 영역(245)이 형성되어 있지만, 본 실시형태는 이에 한정되는 것이 아니다. 예를 들어, 절연체(283)의 성막에서, 과잉 수소 분위기가 되지 않는 경우 등에는 절연체(280)에 영역(245)을 형성하지 않는 구성으로 하여도 좋다. 또한, 절연체(224) 및 절연체(216)에 대해서도 마찬가지로 영역(245)을 형성하지 않는 구성으로 하여도 좋다. 이 경우, 영역(245)을 형성하는 대신에 절연체(216), 절연체(222), 절연체(224), 절연체(280), 및 절연체(282)를 덮어 절연체(272) 등과 같은 수소 배리어성이 높은 절연막을 형성하는 것이 바람직하다. 이와 같은 수소 배리어성이 높은 절연막으로서, 예를 들어 질화 실리콘막 또는 질화산화 실리콘막을 사용하면 좋다. 질화 실리콘막을 사용하는 경우, 상술한 수소 원자가 저감 또는 제거된 가스를 사용하여, PEALD법 또는 PECVD법 등으로 성막하면 좋다. PEALD법을 사용하는 경우, 반응제로서, 질소 가스를 플라스마화하여 얻어지는 질소 라디칼을 사용하면 좋다.
절연체(282) 및 절연체(283)는 물 또는 수소 등의 불순물이 위쪽으로부터 절연체(280)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 또한, 절연체(282) 및 절연체(283)는, 산소의 투과를 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(282) 및 절연체(283)로서는, 예를 들어 산화 알루미늄, 질화 실리콘, 또는 질화산화 실리콘 등의 절연체를 사용하면 좋다. 예를 들어, 절연체(282)로서, 산소에 대하여 배리어성이 높은 산화 알루미늄을 사용하고, 절연체(283)로서, 수소에 대하여 배리어성이 높은 질화 실리콘 또는 질화산화 실리콘을 사용하면 좋다.
또한, 절연체(283) 위에 층간막으로서 기능하는 절연체(274)를 제공하는 것이 바람직하다. 절연체(274)는 절연체(224) 등과 마찬가지로 막 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다.
도전체(240a) 및 도전체(240b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도전체(240a) 및 도전체(240b)는 적층 구조로 하여도 좋다. 또한, 도 1의 (A)에서 도전체(240a) 및 도전체(240b)는 상면에서 보았을 때 원 형상으로 하였지만, 이에 한정되는 것이 아니다. 예를 들어, 도전체(240a) 및 도전체(240b)가 상면에서 보았을 때 타원형 등의 대략 원형인 형상, 사각형 등의 다각형상, 사각형 등의 다각형의 모서리 부분을 둥글게 한 형상이이어도 좋다.
또한, 도전체(240)를 적층 구조로 하는 경우, 영역(241)과 접하는 도전체에는 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어, 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 도전성 재료는 단층 또는 적층으로 사용하여도 좋다. 상기 도전성 재료를 사용함으로써, 절연체(280) 등으로부터 확산되는 물 또는 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 산화물(230)에 혼입되는 것을 더 저감할 수 있다. 또한, 절연체(280)에 첨가된 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다. 또한, 영역(241)은 산소에 대한 배리어성이 높기 때문에, 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 더 저감할 수 있다.
또한 도전체(240a)의 상면 및 도전체(240b)의 상면과 접하여 배선으로서 기능하는 도전체(246)(도전체(246a) 및 도전체(246b))를 배치하여도 좋다. 도전체(246)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 상기 도전체는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 또한, 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성하여도 좋다.
<반도체 장치의 구성 재료>
이하에서는, 반도체 장치에 사용할 수 있는 구성 재료에 대하여 설명한다.
<기판>
트랜지스터(200)를 형성하는 기판으로서는, 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는, 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한 반도체 기판으로서는 예를 들어 실리콘, 저마늄 등을 재료로 한 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등이 있다. 또한, 상술한 반도체 기판 내부에 절연체 영역을 가지는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 가지는 기판, 금속의 산화물을 가지는 기판 등이 있다. 또한, 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
<절연체>
절연체로서는, 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어, 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 저전압화가 가능하게 된다. 한편, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 따라서, 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
또한 비유전율이 높은 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화질화물, 또는 실리콘 및 하프늄을 가지는 질화물 등이 있다.
또한 비유전율이 낮은 절연체로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등이 있다.
또한, 산화물 반도체를 사용한 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화 알루미늄, 질화 알루미늄 타이타늄, 질화 타이타늄, 질화산화 실리콘, 또는 질화 실리콘 등의 금속 질화물을 사용할 수 있다.
또한, 게이트 절연체로서 기능하는 절연체는, 가열에 의하여 이탈되는 산소를 포함한 영역을 가지는 절연체인 것이 바람직하다. 예를 들어, 가열에 의하여 이탈되는 산소를 포함한 영역을 가지는 산화 실리콘 또는 산화질화 실리콘을 산화물(230)과 접촉하는 구조로 함으로써, 산화물(230)이 가지는 산소 결손을 보상할 수 있다.
<도전체>
도전체로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한, 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함한 재료와, 산소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함한 재료와, 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함한 재료와, 산소를 포함한 도전성 재료와, 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한, 트랜지스터의 채널 형성 영역에 산화물을 사용하는 경우에 있어서, 게이트로서 기능하는 도전체에는 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 사용하는 것이 바람직하다. 이 경우에는, 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트로서 기능하는 도전체로서, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 상술한 금속 원소 및 질소를 포함한 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함한 도전성 재료를 사용하여도 좋다. 또한, 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한, 질소를 포함한 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외방의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
<금속 산화물>
산화물(230)로서는 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 이하에서는, 본 발명에 따른 산화물(230)에 적용 가능한 금속 산화물에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되는 것이 바람직하다. 또한 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는, 금속 산화물이 인듐, 원소 M, 및 아연을 포함한 In-M-Zn 산화물인 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 그 외의 원소 M에 적용할 수 있는 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한, 본 명세서 등에서, 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한, 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구조]
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS, 다결정 산화물 반도체, nc-OS, a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 가지며 a-b면 방향에서 복수의 나노 결정이 연결되어 변형을 가지는 결정 구조가 되어 있다. 또한, 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되어 있는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한, 변형에서 오각형 및 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한 CAAC-OS의 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하는 것은 어렵다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이다.
또한, CAAC-OS는 인듐 및 산소를 가지는 층(이하, In층)과 원소 M, 아연, 및 산소를 가지는 층(이하, (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환할 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손(VO: oxygen vacancy라고도 함) 등)이 적은 금속 산화물이라고도 할 수 있다. 따라서, CAAC-OS를 가지는 금속 산화물은 물리적 성질이 안정된다. 그러므로, CAAC-OS를 가지는 금속 산화물은 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한, nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
또한 인듐과 갈륨과 아연을 포함한 금속 산화물의 일종인 인듐-갈륨-아연 산화물(이하 IGZO)은 상술한 나노 결정으로 함으로써 안정적인 구조를 가지는 경우가 있다. 특히 IGZO는 대기 중에서 결정 성장하기 어려운 경향이 있기 때문에, 큰 결정(여기서는 수mm의 결정 또는 수cm의 결정)으로 형성되는 경우보다 작은 결정(예를 들어 상술한 나노 결정)으로 형성되는 경우에 구조적으로 더 안정되는 경우가 있다.
a-like OS는, nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 금속 산화물이다. a-like OS는, 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양한 구조를 취하며, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
또한, 본 발명의 일 형태의 반도체 장치에 있어서는, 산화물 반도체(금속 산화물)의 구조에 특별히 한정되지 않지만, 결정성을 가지는 것이 바람직하다. 예를 들어 산화물(230)을 CAAC-OS 구조로 하고, 산화물(243)을 육방정의 결정 구조로 할 수 있다. 산화물(230) 및 산화물(243)을 이러한 결정 구조로 함으로써, 신뢰성이 높은 반도체 장치로 할 수 있다. 또한 산화물(230a), 산화물(230c), 및 산화물(243)을 실질적으로 같은 조성으로 할 수 있다.
[불순물]
여기서, 금속 산화물 내에서의 각 불순물의 영향에 대하여 설명한다.
또한, 금속 산화물에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하여 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되어 있는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도(SIMS에 의하여 얻어지는 농도)를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 금속 산화물에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 금속 산화물을 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로, 금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다.
트랜지스터의 반도체에 사용하는 금속 산화물로서, 결정성이 높은 박막을 사용하는 것이 바람직하다. 상기 박막을 사용함으로써, 트랜지스터의 안정성 또는 신뢰성을 향상시킬 수 있다. 상기 박막으로서, 예를 들어 단결정 금속 산화물의 박막 또는 다결정 금속 산화물의 박막을 들 수 있다. 그러나 단결정 금속 산화물의 박막 또는 다결정 금속 산화물의 박막을 기판 위에 형성하기 위해서는 고온 또는 레이저 가열의 공정이 필요하다. 따라서, 제조 공정의 비용이 증가하고, 또한, 스루풋도 저하된다.
<반도체 장치의 제작 방법>
다음으로, 도 1에 도시된 본 발명에 따른 트랜지스터(200)를 가지는 반도체 장치에 대하여 제작 방법을 도 2 내지 도 14를 사용하여 설명한다. 또한, 도 2 내지 도 14에서, 각 도면의 A는 상면도를 나타낸 것이다. 또한, 각 도면의 B는 A에서 일점쇄선 A1-A2로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한, 각 도면의 C는 A에 일점쇄선 A3-A4로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한, 각 도면의 D는 A에 일점쇄선 A5-A6으로 나타낸 부분에 대응하는 단면도이다. 또한, 각 도면의 A의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하였다.
우선, 기판(도시하지 않았음)을 준비하고, 상기 기판 위에 절연체(212)를 성막한다. 절연체(212)의 성막은 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 또는 ALD(Atomic Layer Deposition)법 등을 사용하여 수행할 수 있다.
또한, CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한, 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 나눌 수 있다. 또한, 성막 시의 압력에 따라, 대기압하에서 성막을 수행하는 상압 CVD(APCVD: Atmospheric Pressure CVD)법, 대기압보다 낮은 감압 상태에서 성막을 수행하는 감압 CVD(LPCVD: Low Pressure CVD)법으로 나눌 수 있다.
플라스마 CVD법은 비교적 저온에서 고품질의 막을 얻을 수 있다. 또한, 열 CVD법은 플라스마를 사용하지 않기 때문에, 피처리물에 대한 플라스마 대미지를 작게 할 수 있는 성막 방법이다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받음으로써 차지 업하는 경우가 있다. 이때, 축적된 전하에 의하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 열 CVD법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 또한, 열 CVD법에서는 성막 중의 플라스마 대미지가 생기지 않기 때문에 결함이 적은 막을 얻을 수 있다.
또한, ALD법으로서는, 전구체 및 반응제의 반응을 열 에너지만으로 수행하는 열 ALD(Thermal ALD)법, 플라스마 여기된 반응제를 사용하는 PEALD(Plasma Enhanced ALD)법 등을 사용할 수 있다.
ALD법은 원자의 성질인 자기 제어성을 이용하여, 원자를 한 층씩 퇴적할 수 있기 때문에, 매우 얇게 성막할 수 있고, 종횡비가 높은 구조에 대한 성막을 할 수 있고, 핀홀 등의 결함이 적은 성막을 할 수 있고, 피복성이 우수한 성막을 할 수 있고, 저온에서 성막을 할 수 있다는 등의 효과가 있다. PEALD법에서는, 플라스마를 이용함으로써, 더 저온에서의 성막이 가능하게 되어 바람직한 경우가 있다. 또한, ALD법에서 사용하는 전구체에는 탄소 등의 불순물을 포함하는 것이 있다. 그러므로, ALD법으로 제공된 막은, 다른 성막법으로 제공된 막과 비교하여 탄소 등의 불순물을 많이 포함하는 경우가 있다. 또한, 불순물의 정량은 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 사용하여 수행할 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과 달리, 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서, 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 가지는 성막 방법이다. 특히, ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 가지기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만, ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비에 의하여, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, CVD법 및 ALD법에서는 원료 가스의 유량비에 따라 임의의 조성의 막을 성막할 수 있다. 또한, 예를 들어 CVD법 및 ALD법에서는 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송이나 압력 조정에 걸리는 시간이 불필요한 만큼, 성막에 걸리는 시간을 짧게 할 수 있다. 따라서, 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
본 실시형태에서는, 절연체(212)로서 CVD법으로 질화 실리콘을 성막한다. 이와 같이, 절연체(212)로서 질화 실리콘 등 구리가 투과하기 어려운 절연체를 사용함으로써, 절연체(212)보다 아래층(도시하지 않았음)의 도전체에 구리 등 확산되기 쉬운 금속을 사용하여도, 상기 금속이 절연체(212)를 통하여 위의 층으로 확산되는 것을 억제할 수 있다. 또한, 질화 실리콘과 같은, 물 또는 수소 등 불순물이 투과하기 어려운 절연체를 사용함으로써 절연체(212)보다 아래층으로부터 물 또는 수소 등의 불순물이 확산되는 것을 억제할 수 있다.
다음으로, 절연체(212) 위에 절연체(214)를 성막한다. 절연체(214)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(214)로서 산화 알루미늄을 사용한다.
다음으로 절연체(214) 위에 절연체(216)를 성막한다. 절연체(216)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(216)로서 산화 실리콘 또는 산화질화 실리콘을 사용한다. 또한, 절연체(216)는 상술한 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 성막하는 것이 바람직하다. 이로써, 절연체(216)의 수소 농도를 저감할 수 있다.
다음으로 절연체(216)에, 절연체(214)까지 도달하는 개구를 형성한다. 개구에는 예를 들어 홈이나 슬릿 등도 포함된다. 또한 개구가 형성된 영역을 가리켜 개구부라고 하는 경우가 있다. 개구의 형성에는 웨트 에칭을 사용하여도 좋지만, 드라이 에칭을 사용하는 것이 미세 가공을 하기 위해서는 더 바람직하다. 또한 절연체(214)로서는 절연체(216)를 에칭하여 홈을 형성하는 경우의 에칭 스토퍼막으로서 기능하는 절연체를 선택하는 것이 바람직하다. 예를 들어, 홈을 형성하는 절연체(216)에 산화 실리콘막 또는 산화질화 실리콘막을 사용한 경우는, 절연체(214)는 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막을 사용하는 것이 좋다.
개구의 형성 후에, 도전체(205a)가 되는 도전막을 성막한다. 상기 도전막은 산소의 투과를 억제하는 기능을 가지는 도전체를 포함하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등을 사용할 수 있다. 또는 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘 텅스텐 합금과의 적층막으로 할 수 있다. 도전체(205a)가 되는 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
본 실시형태에서는, 도전체(205a)가 되는 도전막을 다층 구조로 한다. 우선, 스퍼터링법으로 질화 탄탈럼을 성막하고, 상기 질화 탄탈럼 위에 질화 타이타늄을 적층한다. 이와 같은 금속 질화물을 도전체(205b)의 아래층에 사용함으로써, 후술하는 도전체(205b)가 되는 도전막으로서 구리 등 확산되기 쉬운 금속을 사용하여도, 상기 금속이 도전체(205a)로부터 외부로 확산되는 것을 방지할 수 있다.
다음으로, 도전체(205b)가 되는 도전막을 성막한다. 상기 도전막의 성막은 도금법, 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 도전체(205b)가 되는 도전막으로서 구리 등 저저항 도전성 재료를 성막한다.
다음으로, CMP 처리(Chemical Mechanical Polishing)를 수행함으로써, 도전체(205a)가 되는 도전막, 그리고 도전체(205b)가 되는 도전막의 일부를 제거하여, 절연체(216)를 노출시킨다. 그 결과, 개구부에만 도전체(205a) 및 도전체(205b)가 잔존한다. 따라서 상면이 평탄한 도전체(205)를 형성할 수 있다. 또한, 상기 CMP 처리에 의하여 절연체(216)의 일부가 제거되는 경우가 있다(도 2 참조).
또한, 위에서는 도전체(205)를 절연체(216)의 개구에 매립되도록 형성하였지만, 본 실시형태는 이에 한정되는 것이 아니다. 예를 들어, 절연체(214) 위에 도전체(205)를 형성하고, 도전체(205) 위에 절연체(216)를 성막하고, 절연체(216)에 CMP 처리를 수행함으로써 절연체(216)의 일부를 제거하여, 도전체(205)의 표면을 노출시켜도 좋다.
다음으로, 절연체(216) 및 도전체(205) 위에 절연체(222)를 성막한다. 절연체(222)로서 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 성막하는 것이 좋다. 또한, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체는 산소, 수소, 및 물에 대한 배리어성을 가진다. 절연체(222)가 수소 및 물에 대한 배리어성을 가짐으로써, 트랜지스터(200)의 주변에 제공된 구조체에 포함되는 수소 및 물이 절연체(222)를 통하여 트랜지스터(200)의 내측으로 확산되는 것이 억제되고, 산화물(230) 내의 산소 결손의 생성을 억제할 수 있다.
절연체(222)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
다음으로, 절연체(222) 위에 절연체(224)를 성막한다. 절연체(224)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 본 실시형태에서는, 절연체(224)로서 산화 실리콘 또는 산화질화 실리콘을 사용한다. 또한, 절연체(224)는 상술한 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 성막하는 것이 바람직하다. 이로써, 절연체(224)의 수소 농도를 저감할 수 있다. 절연체(224)는 추후의 공정에서 산화물(230a)과 접하는 절연체(224)가 되기 때문에, 이와 같이 수소 농도가 저감되어 있는 것이 적합하다.
이어서 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하에서 수행하면 좋다. 또한, 가열 처리는, 질소 또는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 또한, 가열 처리는 감압 상태에서 수행하여도 좋다. 또는, 가열 처리는 질소 또는 불활성 가스 분위기에서 가열 처리한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 수행하여도 좋다.
본 실시형태에서는, 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한 후에, 연속적으로 산소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다. 상기 가열 처리에 의하여, 절연체(224)에 포함되는 물, 수소 등의 불순물을 제거할 수 있다.
또한 가열 처리는 절연체(222)의 성막 후에 수행하여도 좋다. 상기 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다.
여기서, 절연체(224)에 과잉 산소 영역을 형성하기 위하여, 감압 상태에서 산소를 포함한 플라스마 처리를 수행하여도 좋다. 산소를 포함한 플라스마 처리에는, 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 가지는 장치를 사용하는 것이 바람직하다. 또는, 기판 측에 RF 등의 고주파를 인가하는 전원을 가져도 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 라디칼을 생성할 수 있고, 기판 측에 RF를 인가함으로써 고밀도 플라스마에 의하여 생성된 산소 라디칼을 절연체(224) 내에 효율적으로 도입할 수 있다. 또는, 이 장치를 사용하여 불활성 가스를 포함한 플라스마 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여 산소를 포함한 플라스마 처리를 수행하여도 좋다. 또한, 상기 플라스마 처리의 조건을 적절히 선택함으로써, 절연체(224)에 포함되는 물, 수소 등의 불순물을 제거할 수 있다. 그 경우, 가열 처리는 수행하지 않아도 된다.
여기서, 절연체(224) 위에 예를 들어 스퍼터링법으로 산화 알루미늄을 성막하고, 절연체(224)에 도달할 때까지 상기 산화 알루미늄에 대하여 CMP를 수행하여도 좋다. 상기 CMP를 수행함으로써, 절연체(224)의 표면의 평탄화 및 절연체(224)의 표면의 평활화를 수행할 수 있다. 상기 산화 알루미늄을 절연체(224) 위에 배치하고 CMP를 수행함으로써, CMP의 종점 검출이 용이해진다. 또한 CMP에 의하여 절연체(224)의 일부가 연마되어 절연체(224)의 막 두께가 얇아지는 경우가 있지만, 절연체(224)의 성막 시에 막 두께를 조정하면 좋다. 절연체(224)의 표면의 평탄화 및 평활화를 수행함으로써, 나중에 성막하는 산화물의 피복률의 악화를 방지하고, 반도체 장치의 수율 저하를 방지할 수 있는 경우가 있다. 또한 절연체(224) 위에 스퍼터링법으로 산화 알루미늄을 성막함으로써, 절연체(224)에 산소를 첨가할 수 있어 바람직하다.
다음으로, 절연체(224) 위에 산화막(230A), 산화막(230B)을 순차적으로 성막한다(도 2 참조). 또한, 상기 산화막은 대기 환경에 노출시키지 않고 연속적으로 성막하는 것이 바람직하다. 대기 개방하지 않고 성막함으로써, 산화막(230A) 및 산화막(230B) 위에 대기 환경으로부터의 불순물 또는 수분이 부착되는 것을 방지할 수 있고, 산화막(230A)과 산화막(230B)의 계면 근방을 청정하게 유지할 수 있다.
산화막(230A) 및 산화막(230B)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
예를 들어, 산화막(230A) 및 산화막(230B)을 스퍼터링법으로 성막하는 경우에는, 스퍼터링 가스로서 산소 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스에 포함되는 산소의 비율을 높임으로써, 성막되는 산화막 내의 과잉 산소를 증가시킬 수 있다. 또한 상기 산화막을 스퍼터링법으로 성막하는 경우에는 상기 In-M-Zn 산화물 타깃을 사용할 수 있다.
특히, 산화막(230A)의 성막 시에 스퍼터링 가스에 포함되는 산소의 일부가 절연체(224)에 공급되는 경우가 있다. 따라서, 산화막(230A)의 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
또한, 산화막(230B)을 스퍼터링법으로 형성하는 경우, 스퍼터링 가스에 포함되는 산소의 비율을 1% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하로 하여 성막하면, 산소 결핍형 산화물 반도체가 형성된다. 산소 결핍형 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있다. 또한 기판을 가열하면서 성막함으로써 상기 산화막의 결정성을 향상시킬 수 있다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다. 산화막(230B)을 스퍼터링법으로 형성하는 경우, 스퍼터링 가스에 포함되는 산소의 비율을 30%보다 많고 100% 이하, 바람직하게는 70% 이상 100% 이하로 하여 성막하면, 산소 과잉형 산화물 반도체가 형성된다. 산소 과잉형 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는, 비교적 높은 신뢰성이 얻어진다.
본 실시형태에서는, 산화막(230A)을 스퍼터링법으로 In:Ga:Zn=1:1:0.5[원자수비](2:2:1[원자수비]), 또는 1:3:4[원자수비]의 타깃을 사용하여 성막한다. 또한 산화막(230B)을, 스퍼터링법으로 In:Ga:Zn=4:2:4.1[원자수비] 또는 1:1:1[원자수비]의 타깃을 사용하여 성막한다. 또한, 각 산화막은 성막 조건 및 원자수비를 적절히 선택함으로써, 산화물(230)에 요구되는 특성에 맞추어 형성되는 것이 좋다.
다음으로, 가열 처리를 수행하여도 좋다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 가열 처리에 의하여, 산화막(230A) 및 산화막(230B) 내의 물, 수소 등의 불순물을 제거하는 것 등을 할 수 있다. 본 실시형태에서는, 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한 후에, 연속적으로 산소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다.
다음으로, 산화막(230B) 위에 산화막(243A)을 성막한다(도 2 참조). 산화막(243A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 산화막(243A)은 In에 대한 Ga의 원자수비가 산화막(230B)의 In에 대한 Ga의 원자수비보다 큰 것이 바람직하다. 본 실시형태에서는 산화막(243A)으로서 스퍼터링법으로 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 성막한다.
다음으로, 산화막(243A) 위에 도전막(242A)을 성막한다(도 2 참조). 도전막(242A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
다음으로, 도전막(242A) 위에 절연막(272A)을 성막한다(도 2 참조). 절연막(272A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 절연막(272A)으로서는 산소의 투과를 억제하는 기능을 가지는 절연막을 사용하는 것이 바람직하다. 예를 들어 스퍼터링법 또는 ALD법으로, 산화 알루미늄, 질화 실리콘, 산화 실리콘, 또는 산화 갈륨을 성막하여도 좋다.
다음으로, 리소그래피법을 사용하여 산화막(230A), 산화막(230B), 산화막(243A), 도전막(242A), 및 절연막(272A)을 섬 형상으로 가공하여, 산화물(230a), 산화물(230b), 산화물층(243B), 도전체층(242B), 및 절연체층(272B)을 형성한다(도 3 참조). 여기서, 산화물(230a), 산화물(230b), 산화물층(243B), 도전체층(242B), 및 절연체층(272B)은 적어도 일부가 도전체(205)와 중첩되도록 형성된다. 또한, 상기 가공에는 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다. 또한, 상기 공정에서, 절연체(224)의 산화물(230a)과 중첩되지 않는 영역의 막 두께가 얇아지는 경우가 있다.
또한, 리소그래피법에서는, 우선 마스크를 통하여 레지스트를 노광한다. 다음으로, 노광된 영역을 현상액을 사용하여 제거 또는 잔존시켜 레지스트 마스크를 형성한다. 다음으로, 상기 레지스트 마스크를 통하여 에칭 처리함으로써 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 예를 들어, KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet)광 등을 사용하여, 레지스트를 노광함으로써 레지스트 마스크를 형성하면 좋다. 또한, 기판과 투영 렌즈 사이에 액체(예를 들어 물)를 채워 노광하는, 액침 기술을 사용하여도 좋다. 또한, 상술한 광 대신에, 전자 빔이나 이온 빔을 사용하여도 좋다. 또한, 전자 빔이나 이온 빔을 사용하는 경우에는 마스크는 불필요하다. 또한, 레지스트 마스크의 제거에는, 애싱 등의 드라이 에칭 처리를 수행하거나, 웨트 에칭 처리를 수행하거나, 드라이 에칭 처리 후에 웨트 에칭 처리를 수행하거나, 또는 웨트 에칭 처리 후에 드라이 에칭 처리를 수행할 수 있다.
또한, 레지스트 마스크 대신에 절연체나 도전체로 이루어지는 하드 마스크를 사용하여도 좋다. 하드 마스크를 사용하는 경우, 도전막(242A) 위에 하드 마스크 재료가 되는 절연막이나 도전막을 형성하고, 그 위에 레지스트 마스크를 형성하고, 하드 마스크 재료를 에칭함으로써 원하는 형상의 하드 마스크를 형성할 수 있다. 도전막(242A) 등의 에칭은 레지스트 마스크를 제거한 후에 수행하여도 좋고, 레지스트 마스크를 남긴 채 수행하여도 좋다. 후자의 경우, 에칭 중에 레지스트 마스크가 소실되는 경우가 있다. 도전막(242A) 등의 에칭 후에 하드 마스크를 에칭에 의하여 제거하여도 좋다. 한편, 하드 마스크의 재료가 후공정에 영향을 주지 않거나, 또는 후공정에서 이용할 수 있는 경우, 반드시 하드 마스크를 제거할 필요는 없다.
드라이 에칭 장치로서는 평행 평판형 전극을 가지는 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 가지는 용량 결합형 플라스마 에칭 장치는 평행 평판형 전극의 한쪽의 전극에 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극의 한쪽의 전극에 복수의 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 같은 주파수의 고주파 전원을 인가하는 구성이어도 좋다. 또는 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는 고밀도 플라스마원을 가지는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 가지는 드라이 에칭 장치로서는, 예를 들어 유도 결합형 플라스마(ICP: Inductively Coupled Plasma) 에칭 장치 등을 사용할 수 있다.
여기서, 절연체층(272B)이 도전체층(242B)의 마스크로서 기능하기 때문에, 도 3의 (C), (D)에 도시된 바와 같이, 도전체층(242B)은 측면과 상면 사이에 만곡면을 가지지 않는다. 이로써, 도 1에 도시된 도전체(242a) 및 도전체(242b)는 측면과 상면이 교차되는 단부가 모서리 형상이 된다. 도전체(242)의 측면과 상면이 교차되는 단부가 모서리 형상이 됨으로써, 상기 단부가 곡면을 가지는 경우에 비하여, 도전체(242)의 단면적이 커진다. 이로써, 도전체(242)의 저항이 저감되기 때문에, 트랜지스터(200)의 온 전류를 크게 할 수 있다.
또한, 산화물(230a), 산화물(230b), 산화물층(243B), 도전체층(242B), 및 절연체층(272B)의 측면은 절연체(222)의 상면에 대하여 실질적으로 수직인 것이 바람직하다. 산화물(230a), 산화물(230b), 산화물층(243B), 도전체층(242B), 및 절연체층(272B)의 측면을 절연체(222)의 상면에 대하여 실질적으로 수직으로 함으로써, 복수의 트랜지스터(200)를 제공할 때, 소면적화, 고밀도화가 가능하게 된다. 다만, 이에 한정되지 않고, 산화물(230a), 산화물(230b), 산화물층(243B), 도전체층(242B), 및 절연체층(272B)의 측면과 절연체(222)의 상면이 이루는 각이 낮은 각도가 되는 구성으로 하여도 좋다.
다음으로, 절연체(224), 산화물(230a), 산화물(230b), 산화물층(243B), 도전체층(242B), 및 절연체층(272B) 위에 절연체(280)를 성막한다(도 4 참조). 절연체(280)가 되는 절연막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 예를 들어, 절연체(280)로서 스퍼터링법을 사용하여 산화 실리콘막을 성막하고, 그 위에 PEALD법 또는 서멀 ALD법을 사용하여 산화 실리콘막을 성막하면 좋다. 또한, 절연체(280)는 상술한 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 성막하는 것이 바람직하다. 이로써, 절연체(280)의 수소 농도를 저감할 수 있다.
다음으로, 절연체(280)에 CMP 처리를 수행하고, 상면이 평탄한 절연체(280)를 형성한다(도 4 참조). 또한, 절연체(224)와 마찬가지로, 절연체(280) 위에, 예를 들어 스퍼터링법으로 산화 알루미늄을 성막하고, 절연체(280)에 도달할 때까지 상기 산화 알루미늄에 CMP를 수행하여도 좋다.
다음으로, 마이크로파 또는 RF 등의 고주파를 절연체(280), 산화물(230b), 및 산화물(230a)에 조사하여도 좋다. 조사된 마이크로파 또는 RF 등의 고주파는 절연체(280), 산화물(230b), 및 산화물(230a) 내에 침투되고, 이들 내의 수소를 제거한다. 특히, 산화물(230a) 및 산화물(230b)에서는 VoH의 결합이 절단되는 반응, 환언하면 'VOH→Vo+H'라는 반응이 일어나, 탈수소화된다. 이때 발생한 수소의 일부는 산소와 결합되어 H2O로서 산화물(230) 및 절연체(280)로부터 제거되는 경우가 있다. 또한, 수소의 일부는 도전체(242)에 게터링되는 경우가 있다. 이와 같이, 마이크로파 또는 RF 등의 고주파를 조사함으로써, 절연체(280), 산화물(230b), 및 산화물(230a) 내의 수소 농도를 저감할 수 있다. 또한, 마이크로파 또는 RF 등의 고주파의 조사는 상기 CMP 처리를 하기 전에 수행하여도 좋다.
또한, 마이크로파 또는 RF 등의 고주파에 의하여 산소 가스를 플라스마화하여, 산소 라디칼을 형성하여도 좋다. 즉, 절연체(280), 산화물(230b), 및 산화물(230a)에 산소를 가지는 분위기에서 플라스마 처리를 수행하여도 좋다. 이와 같은 처리를 이하에서 산소 플라스마 처리라고 하는 경우가 있다. 또한, 형성한 산소 라디칼에 의하여, 절연체(280), 산화물(230b), 및 산화물(230a) 내에 산소를 공급할 수 있다. 또한, 절연체(280), 산화물(230b), 및 산화물(230a)에 산소를 가지는 분위기에서 플라스마 처리를 수행하는 경우, 산화물(230)에 마이크로파 또는 RF 등의 고주파가 조사되기 어려운 구성으로 하여도 좋다.
또한, 산소 플라스마 처리는, 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 가지는 마이크로파 처리 장치를 사용하는 것이 바람직하다. 또한, 마이크로파 처리 장치는 기판 측에 RF를 인가하는 전원을 가져도 좋다. 고밀도 플라스마를 사용함으로써, 고밀도의 산소 라디칼을 생성할 수 있다. 또한, 기판 측에 RF를 인가함으로써, 고밀도 플라스마에 의하여 생성된 산소 이온을 절연체(280) 및 산화물(230) 내에 효율적으로 도입할 수 있다. 또한, 상기 산소 플라스마 처리는 감압하에서 수행하는 것이 바람직하고, 압력을 60Pa 이상, 바람직하게는 133Pa 이상, 더 바람직하게는 200Pa 이상, 더 바람직하게는 400Pa 이상으로 하면 좋다. 또한, 산소 유량비(O2/O2+Ar)를 50% 이하, 바람직하게는 10% 이상 30% 이하로 수행하면 좋다. 또한, 처리 온도는 750℃ 이하, 바람직하게는 500℃ 이하, 예를 들어 400℃ 정도에서 수행하면 좋다. 또한, 산소 플라스마 처리를 수행한 후에, 외기에 노출시키지 않고, 연속적으로 열처리를 수행하여도 좋다. 상기 열처리의 온도는 750℃ 이하, 바람직하게는 500℃ 이하로 하면 좋다.
또한, 산소 플라스마 처리를 수행한 후에, 외기에 노출시키지 않고, 연속적으로 상술한 질소 플라스마 처리를 수행하여도 좋다. 상기 산소 플라스마 처리 및 질소 플라스마 처리는 동일 체임버 내에서 수행하여도 좋고, 멀티 체임버형 처리 장치에서의 상이한 체임버에서 수행하여도 좋다. 이로써, 영역(241)과 같은 고상 질화 영역을 절연체(280)의 표면에 형성할 수 있기 때문에, 산소 플라스마 처리에서 수소 농도를 저감한 절연체(280)에 새로 수소가 혼입되는 것을 저감할 수 있다.
다음으로, 절연체(280)의 일부, 절연체층(272B)의 일부, 도전체층(242B), 및 산화물층(243B)의 일부를 가공하여 산화물(230b)까지 도달하는 개구를 형성한다(도 5 참조). 상기 개구는 도전체(205)와 중첩되도록 형성되는 것이 바람직하다. 상기 개구의 형성에 의하여 산화물(243a), 산화물(243b), 도전체(242a), 도전체(242b), 절연체(272a), 및 절연체(272b)를 형성한다.
절연체(280)의 일부, 절연체층(272B)의 일부, 도전체층(242B), 및 산화물층(243B)의 일부의 가공에는 드라이 에칭법 또는 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다. 또한, 상기 가공은 각각 상이한 조건으로 가공하여도 좋다. 예를 들어, 절연체(280)의 일부를 드라이 에칭법으로 가공하고, 절연체층(272B)의 일부를 웨트 에칭법으로 가공하고, 산화물층(243B) 및 도전체층(242B)의 일부를 드라이 에칭법으로 가공하여도 좋다.
여기까지의 드라이 에칭 등의 처리를 수행함으로써, 에칭 가스 등에 기인한 불순물이 산화물(230a) 및 산화물(230b) 등의 표면 또는 내부에 부착되거나 또는 이들로 확산되는 경우가 있다. 불순물로서는, 예를 들어 플루오린 또는 염소 등이 있다.
상기 불순물 등을 제거하기 위하여 세정을 수행한다. 세정 방법으로서는 세정액 등을 사용한 웨트 세정, 플라스마를 사용한 플라스마 처리, 또는 가열 처리에 의한 세정 등이 있으며, 상기 세정을 적절히 조합하여 수행하여도 좋다.
웨트 세정으로서는 옥살산, 인산, 암모니아수, 또는 플루오린화 수소산 등을 탄산수 또는 순수(純水)로 희석한 수용액을 사용하여 세정 처리를 수행하여도 좋다. 또는, 순수 또는 탄산수를 사용한 초음파 세정을 수행하여도 좋다.
상기 에칭 후 또는 상기 세정 후에 가열 처리를 수행하여도 좋다. 가열 처리는, 예를 들어 100℃ 이상 450℃ 이하, 더 바람직하게는 350℃ 이상 400℃ 이하에서 수행하면 좋다. 또한 가열 처리는 질소 가스 또는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행한다. 예를 들어, 가열 처리는 산소 분위기에서 수행하는 것이 바람직하다. 이로써, 산화물(230a) 및 산화물(230b)에 산소를 공급하여, 산소 결손 VO의 저감을 도모할 수 있다. 또한, 가열 처리는 감압 상태에서 수행하여도 좋다. 또는, 산소 분위기에서 가열 처리한 후에, 대기에 노출시키지 않고 연속적으로 질소 분위기에서 가열 처리를 수행하여도 좋다.
다음으로, 산화막(230C)을 성막한다(도 6 참조). 산화막(230C)의 성막 전에 가열 처리를 수행하여도 좋고, 상기 가열 처리는 감압하에서 수행하고, 대기에 노출시키지 않고 연속적으로 산화막(230C)을 성막하는 것이 바람직하다. 또한, 상기 가열 처리는 산소를 포함하는 분위기에서 수행하는 것이 바람직하다. 이러한 처리를 수행함으로써, 산화물(230b)의 표면 등에 흡착된 수분 및 수소를 제거하고, 또한 산화물(230a) 및 산화물(230b) 내의 수분 농도 및 수소 농도를 저감할 수 있다. 가열 처리의 온도는 100℃ 이상 400℃ 이하가 바람직하고, 150℃ 이상 350℃ 이하가 더 바람직하다. 본 실시형태에서는, 가열 처리의 온도를 200℃ 로 하고, 감압하에서 수행한다.
여기서, 산화막(230C)은 적어도 산화물(230a)의 측면의 일부, 산화물(230b)의 측면의 일부 및 상면의 일부, 산화물(243)의 측면의 일부, 도전체(242)의 측면의 일부, 절연체(272)의 측면의 일부, 및 절연체(280)의 측면과 접하도록 제공되는 것이 바람직하다. 도전체(242)는 산화물(243), 절연체(272), 및 산화막(230C)으로 둘러싸임으로써, 추후의 공정에서 도전체(242)의 산화로 인한 도전율의 저하를 억제할 수 있다.
산화막(230C)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 산화막(230C)은 In에 대한 Ga의 원자수비가 산화막(230B)의 In에 대한 Ga의 원자수비보다 큰 것이 바람직하다. 본 실시형태에서는 산화막(230C)으로서 스퍼터링법으로 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 성막한다.
또한 산화막(230C)은 적층으로 하여도 좋다. 예를 들어, 스퍼터링법으로, In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여 성막하고, 연속하여 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 성막하여도 좋다.
산화막(230C)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 산화물(230a) 및 산화물(230b)에 공급되는 경우가 있다. 또는, 산화막(230C)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 절연체(280)에 공급되는 경우가 있다. 따라서, 산화막(230C)의 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
다음으로, 가열 처리를 수행하여도 좋다. 또한, 상기 가열 처리를 감압하에서 수행하고, 대기에 노출시키지 않고 연속적으로 절연막(250A)의 성막을 수행하여도 좋다. 상기 가열 처리를 수행함으로써, 산화막(230C)의 표면 등에 흡착되는 수분 및 수소를 제거하고, 또한 산화물(230a), 산화물(230b), 및 산화막(230C) 내의 수분 농도 및 수소 농도를 저감시킬 수 있다. 가열 처리의 온도는 100℃ 이상 400℃ 이하가 바람직하다. 본 실시형태에서는 가열 처리의 온도를 200℃로 한다.
다음으로, 산화막(230C) 위에 절연막(250A)을 성막한다(도 6 참조). 절연막(250A)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 또한, 절연막(250A)은 상술한 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 성막하는 것이 바람직하다. 이로써, 절연막(250A)의 수소 농도를 저감할 수 있다. 절연막(250A)은 추후의 공정에서 산화물(230c)과 접하는 절연체(250)가 되기 때문에, 이와 같이 수소 농도가 저감되어 있는 것이 적합하다. 또한, 절연막(250A)의 성막 후에, 절연체(280) 성막 후에 수행한 마이크로파 또는 RF 등의 고주파의 조사 또는 산소 플라스마 처리를 수행하여도 좋다.
다음으로, 도전막(260Aa) 및 도전막(260Ab)을 성막한다(도 7 참조). 도전막(260Aa) 및 도전막(260Ab)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 예를 들어, CVD법을 사용하는 것이 바람직하다. 본 실시형태에서는, ALD법을 사용하여 도전막(260Aa)을 성막하고, CVD법을 사용하여 도전막(260Ab)을 성막한다.
다음으로, CMP 처리에 의하여, 산화막(230C), 절연막(250A), 도전막(260Aa), 및 도전막(260Ab)을 절연체(280)가 노출될 때까지 연마함으로써, 산화물(230c), 절연체(250), 및 도전체(260)(도전체(260a) 및 도전체(260b))를 형성한다(도 8 참조).
다음으로, 가열 처리를 수행하여도 좋다. 본 실시형태에서는 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다. 상기 가열 처리에 의하여 절연체(250) 및 절연체(280) 내의 수분 농도 및 수소 농도를 저감할 수 있다. 또한, 상기 가열 처리 후, 대기에 노출시키지 않고 연속적으로 절연체(282)의 성막을 수행하여도 좋다.
다음으로, 도전체(260) 위, 산화물(230c) 위, 절연체(250) 위, 및 절연체(280) 위에 절연체(282)를 형성한다. 절연체(282)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다(도 9 참조). 절연체(282)가 되는 절연막으로서는 예를 들어 스퍼터링법으로 산화 알루미늄을 성막하는 것이 바람직하다. 스퍼터링법을 사용하여 산소를 포함하는 분위기에서 절연체(282)의 성막을 수행함으로써, 성막하면서 절연체(280)에 산소를 첨가할 수 있다. 이때, 기판 가열을 수행하면서 절연체(280)를 성막하는 것이 바람직하다. 또한, 도전체(260)의 상면에 접하여 절연체(282)를 형성함으로써, 추후의 가열 처리에 있어서, 절연체(280)가 가지는 산소가 도전체(260)에 흡수되는 것을 억제할 수 있기 때문에 바람직하다.
다음으로, 절연체(282)의 일부, 절연체(280)의 일부, 절연체(224)의 일부, 절연체(222)의 일부, 절연체(216)의 일부, 및 절연체(214)의 일부를 가공하여 절연체(212)까지 도달하는 개구를 형성한다(도 10 참조). 상기 개구는 트랜지스터(200)를 둘러싸도록 형성되는 경우가 있다. 또는, 상기 개구는 복수의 트랜지스터(200)를 둘러싸도록 형성되는 경우가 있다. 따라서, 상기 개구에서 절연체(282)의 측면의 일부, 절연체(280)의 측면의 일부, 절연체(224)의 측면의 일부, 절연체(222)의 측면의 일부, 절연체(216)의 측면의 일부, 및 절연체(214)의 측면의 일부가 노출된다.
절연체(282)의 일부, 절연체(280)의 일부, 절연체(224)의 일부, 절연체(222)의 일부, 절연체(216)의 일부, 및 절연체(214)의 일부의 가공에는 드라이 에칭법 또는 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다. 또한, 상기 가공은 각각 상이한 조건으로 가공하여도 좋다.
다음으로, 질소 플라스마 처리를 수행하고, 절연체(280), 절연체(224), 및 절연체(216)의 노출된 측면에 절연체(280), 절연체(224), 및 절연체(216)의 다른 영역보다 질소 농도가 높은 영역(245)을 형성한다(도 10 참조). 질소 플라스마 처리에서는, 마이크로파 또는 RF 등의 고주파를 사용하여 질소 가스를 플라스마화하여 상기 질소 플라스마를 작용시킴으로써, 절연체(280), 절연체(224), 및 절연체(216)의 측면 근방을 고상 질화시킬 수 있다. 또한, 질소 플라스마 처리에서는, 질소 가스에 더하여 아르곤 등의 희가스를 도입하는 것이 바람직하다.
또한, 질소 플라스마 처리로서, 예를 들어 질소 가스를 마이크로파에 의하여 플라스마화하는 마이크로파 처리를 수행하는 것이 바람직하다. 질소를 포함하는 분위기의 마이크로파 처리에서는, 후술하는 마이크로파 처리 장치를 사용하여 고밀도 플라스마를 발생시키는 것이 바람직하다. 또한, 마이크로파 처리 장치는 기판 측에 RF를 인가하는 전원을 가져도 좋다. 질소를 포함하는 분위기에 있어서, 고밀도 플라스마를 사용함으로써, 고밀도의 질소 라디칼을 생성할 수 있다. 또한, 기판 측에 RF를 인가함으로써, 고밀도 플라스마에 의하여 생성된 이온을 절연체(280), 절연체(224), 및 절연체(216) 내에 효율적으로 도입할 수 있다. 또한, 질소를 포함하는 분위기의 마이크로파 처리는, 감압하에서 수행하는 것이 바람직하고, 압력을 400Pa 이하, 바람직하게는 200Pa 이하, 더 바람직하게는 60Pa 이하, 더 바람직하게는 12Pa 이하로 하면 좋다. 또한, 질소 유량비(N2/N2+Ar)를 50% 이하, 바람직하게는 10% 이상 30% 이하로 하여 수행하면 좋다. 또한, 처리 온도는, 예를 들어 400℃ 정도에서 수행하면 좋다.
또한, 이때, 마이크로파 또는 RF 등의 고주파를 절연체(280) 등에 조사하여도 좋다. 조사된 마이크로파 또는 RF 등의 고주파는 절연체(280), 산화물(230b), 및 산화물(230a) 등에 침투되고, 이들 내의 수소를 제거할 수 있는 경우가 있다. 예를 들어, 산화물(230a) 및 산화물(230b)에서는 VoH의 결합이 절단되는 반응, 환언하면 'VOH→Vo+H'라는 반응이 일어나, 탈수소화된다. 이때 발생한 수소의 일부는 산소와 결합되어 H2O로서 산화물(230) 및 절연체(280)로부터 제거되는 경우가 있다. 또한, 수소의 일부는 도전체(242)에 게터링되는 경우가 있다.
또한, 도시하지 않았지만, 영역(245)을 형성하는 질소 플라스마 처리에 의하여 절연체(214), 절연체(222), 및 절연체(282)의 개구의 측면도 고상 질화되는 경우가 있다.
다음으로, 절연체(282), 절연체(280), 절연체(224), 절연체(222), 절연체(216), 및 절연체(214)를 덮어 절연체(283)를 성막한다(도 11 참조). 도 11에 도시된 바와 같이, 절연체(283)는 상기 개구의 저면에서 절연체(212)와 접한다. 즉, 트랜지스터(200)는 상면 및 측면이 절연체(283)에, 하면이 절연체(212)에 감싸인다. 이와 같이, 배리어성이 높은 절연체(283) 및 절연체(212)로 트랜지스터(200)를 감쌈으로써, 외부로부터 수분 및 수소가 침입하는 것을 방지할 수 있다.
절연체(283)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 상술한 바와 같이, 절연체(283)를 성막하기 전에 절연체(280), 절연체(224), 및 절연체(216)의 측면에 영역(245)을 미리 형성함으로써, 절연체(283)의 성막에 체임버 내에 대량의 수소를 발생시키는 성막 방법을 사용하여도 상기 수소가 절연체(280), 절연체(224), 및 절연체(216)에 혼입되는 것을 저감할 수 있다. 따라서, 절연체(283)의 성막에 PECVD법 등의 단차 피복성이 양호한 성막 방법을 사용할 수 있기 때문에, 절연체(283)를 절연체(280) 등의 단차에 대하여 단절이나 핀홀을 형성하지 않고 성막할 수 있다.
다음으로, 가열 처리를 수행하여도 좋다. 본 실시형태에서는 질소 분위기에 있어서 400℃의 온도에서 1시간의 처리를 수행한다. 상기 가열 처리에 의하여 절연체(282)의 성막에 의하여 첨가된 산소를 절연체(280)로 확산시키고, 또한 산화물(230c)을 통하여, 산화물(230a) 및 산화물(230b)에 공급할 수 있다. 이와 같이, 산화물(230)에 가산소화 처리를 수행함으로써, 산화물(230)(산화물(230b)) 내의 산소 결손을 산소에 의하여 수복(修復)시키는 반응, 환언하면 'Vo+O→null'이라는 반응을 촉진시킬 수 있다. 또한, 산화물(230) 내에 잔존한 수소에 공급된 산소가 반응함으로써, 상기 수소를 H2O로서 제거할(탈수화할) 수 있다. 이로써, 산화물(230) 내에 잔존한 수소가 산소 결손에 재결합되어 VOH가 형성되는 것을 억제할 수 있다. 또한, 상기 가열 처리는 절연체(283)의 성막 후에 한정되지 않고, 절연체(282)의 성막 후에 수행하여도 좋다.
다음으로 절연체(283) 위에 절연체(274)를 성막한다(도 12 참조). 절연체(274)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다. 또한, 절연체(274)는 상술한 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 성막하는 것이 바람직하다. 이로써, 절연체(274)의 수소 농도를 저감할 수 있다.
다음으로, 절연체(274)에 CMP 처리를 수행하고, 상면이 평탄한 절연체(274)를 형성한다(도 12 참조).
다음으로, 도전체(242a)까지 도달하는 개구(255a)를 절연체(272a), 절연체(280), 절연체(282), 절연체(283), 및 절연체(274)에, 도전체(242b)까지 도달하는 개구(255b)를 절연체(272b), 절연체(280), 절연체(282), 절연체(283), 및 절연체(274)에 형성한다(도 12 참조). 상기 개구의 형성은 리소그래피법을 사용하여 수행하면 좋다. 또한, 도 12의 (A)에서 개구(255a) 및 개구(255b)는 상면에서 보았을 때 원 형상으로 하였지만, 이에 한정되는 것이 아니다. 예를 들어, 개구(255a) 및 개구(255b)가, 상면에서 보았을 때 타원형 등의 대략 원형인 형상, 사각형 등의 다각형상, 사각형 등의 다각형의 모서리 부분을 둥글게 한 형상이어도 좋다.
다음으로, 질소 플라스마 처리를 수행하고, 절연체(274) 및 절연체(280)의 노출된 상면 및 측면에 절연체(274) 및 절연체(280)의 다른 영역보다 질소 농도가 높은 영역(241)을 형성한다(도 13 참조). 절연체(280)의 개구(255a)의 내벽에 영역(241a)이 형성되고, 절연체(280)의 개구(255b)의 내벽에 영역(241b)이 형성되고, 절연체(274)의 상면, 개구(255a)의 내벽, 및 개구(255b)의 내벽에 영역(241c)이 형성된다. 질소 플라스마 처리에서는, 마이크로파 또는 RF 등의 고주파를 사용하여 질소 가스를 플라스마화하여 상기 질소 플라스마를 작용시킴으로써, 절연체(274) 및 절연체(280)의 노출된 상면 근방 및 측면 근방을 고상 질화시킬 수 있다. 또한, 질소 플라스마 처리에서는, 질소 가스에 더하여 아르곤 등의 희가스를 도입하는 것이 바람직하다.
또한, 질소 플라스마 처리로서, 예를 들어 질소 가스를 마이크로파에 의하여 플라스마화하는 마이크로파 처리를 수행하는 것이 바람직하다. 질소를 포함하는 분위기의 마이크로파 처리에서는, 후술하는 마이크로파 처리 장치를 사용하여 고밀도 플라스마를 발생시키는 것이 바람직하다. 또한, 마이크로파 처리 장치는 기판 측에 RF를 인가하는 전원을 가져도 좋다. 질소를 포함하는 분위기에 있어서, 고밀도 플라스마를 사용함으로써, 고밀도의 질소 라디칼을 생성할 수 있다. 기판 측에 RF를 인가함으로써, 고밀도 플라스마에 의하여 생성된 이온을 절연체(274) 및 절연체(280) 내에 효율적으로 도입할 수 있다. 또한, 질소를 포함하는 분위기의 마이크로파 처리는 감압하에서 수행하는 것이 바람직하고, 압력을 400Pa 이하, 바람직하게는 200Pa 이하, 더 바람직하게는 60Pa 이하, 더 바람직하게는 12Pa 이하로 하면 좋다. 또한, 질소 유량비(N2/N2+Ar)를 50% 이하, 바람직하게는 10% 이상 30% 이하로 하여 수행하면 좋다. 또한, 처리 온도는, 예를 들어 400℃ 정도에서 수행하면 좋다.
상술한 바와 같은 영역(241)은 수소(예를 들어, 수소 원자, 수소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가진다. 이와 같은 영역(241)이 도전체(240)와 절연체(274) 및 절연체(280) 사이에 형성됨으로써, 절연체(274) 및 절연체(280)에 포함되는 수소가 도전체(240)에 혼입되는 것을 저감할 수 있다. 따라서, 도전체(240)로부터 도전체(242) 및 산화물(230)로 확산되는 수소 양을 저감할 수 있다. 수소 등의 불순물이 충분히 저감된 산화물(230)을 트랜지스터(200)의 채널 형성 영역에 사용함으로써, 노멀리 오프 특성으로 할 수 있어, 안정된 전기 특성을 가지면서, 신뢰성을 향상시킬 수 있다.
또한, 질소 플라스마 처리 시에 마이크로파 또는 RF 등의 고주파를 절연체(274) 및 절연체(280) 등에 조사하여도 좋다. 조사된 마이크로파 또는 RF 등의 고주파는 절연체(274), 절연체(280), 산화물(230b), 및 산화물(230a) 등에 침투되고, 이들 내의 수소를 제거할 수 있는 경우가 있다.
또한, 상기 질소 플라스마 처리에 있어서, 개구(255a)의 저면에서 도전체(242a)가, 개구(255b)의 저면에서 도전체(242b)가 노출되어 있다. 이로써, 도전체(242a)의 표면 근방에 도전체(242a)의 다른 영역보다 질소 농도가 높은 영역(244a)이 형성되고, 도전체(242b)의 표면 근방에 도전체(242b)의 다른 영역보다 질소 농도가 높은 영역(244b)이 형성된다. 영역(244)은 도전체(242)의 다른 영역과 실질적으로 같은 정도의 저항률을 가지는 것이 바람직하다. 그러므로, 영역(244)은 소스 전극 또는 드레인 전극으로서 기능하는 도전체(242)의 도전성을 크게 방해하는 것은 아니다. 따라서, 상기 질소 플라스마 처리로 영역(241)을 형성하여도, 도전체(242)에 특별한 후처리를 수행할 필요는 없다.
CVD법 등을 사용하여 영역(241)에 상당하는 절연막을 성막하는 경우, 도전체(242) 위에도 상기 절연막이 성막되기 때문에, 개구(255a) 및 개구(255b)의 바닥 부분의 상기 절연막만을 제거하는 공정이 필요하게 된다. 그러나, 본 실시형태에 나타낸 바와 같이, 질소 플라스마 처리를 사용하여 개구(255a) 및 개구(255b)의 측면에만 배리어막으로서 기능하는 영역(241)을 형성함으로써, 제거 공정이 따로 필요하지 않기 때문에, 반도체 장치의 생산성을 향상시킬 수 있다.
또한, 도시하지 않았지만, 영역(241)을 형성하는 질소 플라스마 처리에 의하여, 영역(244)뿐만 아니라 절연체(272a), 절연체(272b), 절연체(282), 및 절연체(283)의 개구의 측면도 고상 질화되는 경우가 있다.
다음으로, 도전체(240a) 및 도전체(240b)가 되는 도전막을 성막한다. 도전체(240a) 및 도전체(240b)가 되는 도전막은 물, 수소 등의 불순물의 투과를 억제하는 기능을 가지는 도전체를 포함한 적층 구조를 가지는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 타이타늄 등과, 텅스텐, 몰리브데넘, 구리 등과의 적층으로 할 수 있다. 도전체(240)가 되는 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
다음으로, CMP 처리를 수행함으로써, 도전체(240a) 및 도전체(240b)가 되는 도전막의 일부를 제거하여, 절연체(274)의 상면(영역(241c)이라고도 할 수 있음)을 노출시킨다. 그 결과, 개구(255a) 및 개구(255b)에만 상기 도전막이 잔존함으로써 상면이 평탄한 도전체(240a) 및 도전체(240b)를 형성할 수 있다(도 14 참조). 또한, 상기 CMP 처리에 의하여, 절연체(274)의 상면의 일부가 제거되고, 절연체(274)의 상면 근방에 형성된 영역(241c)도 동시에 제거되는 경우가 있다.
다음으로, 도전체(246)가 되는 도전막을 성막한다. 도전체(246)가 되는 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 수행할 수 있다.
다음으로 도전체(246)가 되는 도전막을 리소그래피법으로 가공하여, 도전체(240a)의 상면과 접하는 도전체(246a) 및 도전체(240b)의 상면과 접하는 도전체(246b)를 형성한다(도 1 참조).
이상에 의하여, 도 1에 도시된 트랜지스터(200)를 가지는 반도체 장치를 제작할 수 있다. 도 2 내지 도 14에 도시된 바와 같이, 본 실시형태에 나타낸 반도체 장치의 제작 방법을 사용함으로써, 트랜지스터(200)를 제작할 수 있다.
<마이크로파 처리 장치>
이하에서는, 상기 반도체 장치의 제작 방법에 사용할 수 있는 마이크로파 처리 장치에 대하여 설명한다.
우선, 반도체 장치 등의 제조 시에 불순물의 혼입이 적은 제조 장치의 구성에 대하여 도 15, 도 16, 및 도 17을 사용하여 설명한다.
도 15는 매엽식 멀티 체임버의 제조 장치(2700)의 상면도를 모식적으로 나타낸 것이다. 제조 장치(2700)는 기판을 수용하는 카세트 포트(2761)와, 기판의 얼라인먼트를 수행하는 얼라인먼트 포트(2762)를 가지는 대기 측 기판 공급실(2701)과, 대기 측 기판 공급실(2701)로부터 기판을 반송하는 대기 측 기판 반송실(2702)과, 기판의 반입을 수행하고, 또한 실내의 압력을 대기압으로부터 감압으로, 또는 감압으로부터 대기압으로 전환하는 로드록실(2703a)과, 기판의 반출을 수행하고, 또한 실내의 압력을 감압으로부터 대기압으로, 또는 대기압으로부터 감압으로 전환하는 언로드록실(2703b)과, 진공 중의 기판의 반송을 수행하는 반송실(2704)과, 체임버(2706a)와, 체임버(2706b)와, 체임버(2706c)와, 체임버(2706d)를 가진다.
또한, 대기 측 기판 반송실(2702)은 로드록실(2703a) 및 언로드록실(2703b)과 접속되고, 로드록실(2703a) 및 언로드록실(2703b)은 반송실(2704)과 접속되고, 반송실(2704)은 체임버(2706a), 체임버(2706b), 체임버(2706c), 및 체임버(2706d)와 접속된다.
또한, 각 실의 접속부에는 게이트 밸브(GV)가 제공되어 있고, 대기 측 기판 공급실(2701)과, 대기 측 기판 반송실(2702)을 제외하고, 각 실을 독립적으로 진공 상태로 유지할 수 있다. 또한, 대기 측 기판 반송실(2702)에는 반송 로봇(2763a)이 제공되어 있고, 반송실(2704)에는 반송 로봇(2763b)이 제공되어 있다. 반송 로봇(2763a) 및 반송 로봇(2763b)에 의하여, 제조 장치(2700) 내에서 기판을 반송할 수 있다.
반송실(2704) 및 각 체임버의 배압(전압)은, 예를 들어 1×10-4Pa 이하, 바람직하게는 3×10-5Pa 이하, 더 바람직하게는 1×10-5Pa 이하로 한다. 또한, 반송실(2704) 및 각 체임버의 질량 전하비(m/z)가 18인 기체 분자(원자)의 분압은, 예를 들어 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하로 한다. 또한, 반송실(2704) 및 각 체임버의 m/z가 28인 기체 분자(원자)의 분압은, 예를 들어 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하로 한다. 또한, 반송실(2704) 및 각 체임버의 m/z가 44인 기체 분자(원자)의 분압은, 예를 들어 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하로 한다.
또한, 반송실(2704) 및 각 체임버 내의 전압 및 분압은, 질량 분석계를 사용하여 측정할 수 있다. 예를 들어, 주식 회사 ULVAC 제조 사중극형 질량 분석계(Q-mass라고도 함) Qulee CGM-051을 사용하면 좋다.
또한, 반송실(2704) 및 각 체임버는, 외부 누설 또는 내부 누설이 적은 구성으로 하는 것이 바람직하다. 예를 들어, 반송실(2704) 및 각 체임버의 누설 레이트는, 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하로 한다. 또한, 예를 들어 m/z가 18인 기체 분자(원자)의 누설 레이트가 1×10-7Pa·m3/s 이하, 바람직하게는 3×10-8Pa·m3/s 이하로 한다. 또한, 예를 들어 m/z가 28인 기체 분자(원자)의 누설 레이트가 1×10-5Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하로 한다. 또한, 예를 들어 m/z가 44인 기체 분자(원자)의 누설 레이트가 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하로 한다.
또한, 누설 레이트에 관해서는 상술한 질량 분석계를 사용하여 측정한 전압 및 분압으로부터 도출하면 좋다. 누설 레이트는, 외부 누설 및 내부 누설에 의존한다. 외부 누설은 미소한 구멍이나 밀봉 불량 등으로 인하여 진공계 외로부터 기체가 유입하는 것이다. 내부 누설은 진공계 내의 밸브 등의 칸막이로부터의 누설이나 내부의 부재로부터의 방출 가스에 기인한다. 누설 레이트를 상술한 값 이하로 하기 위하여, 외부 누설 및 내부 누설의 양면에서 대책을 취할 필요가 있다.
예를 들어, 반송실(2704) 및 각 체임버의 개폐 부분은 메탈 개스킷으로 밀봉하면 좋다. 메탈 개스킷은, 플루오린화 철, 산화 알루미늄, 또는 산화 크로뮴에 의하여 피복된 금속을 사용하는 것이 바람직하다. 메탈 개스킷은 O 링에 비하여 밀착성이 높고, 외부 누설을 저감할 수 있다. 또한, 플루오린화 철, 산화 알루미늄, 산화 크로뮴 등에 의하여 피복된 금속의 부동태를 사용함으로써, 메탈 개스킷으로부터 방출되는 불순물을 포함하는 방출 가스가 억제되어, 내부 누설을 저감할 수 있다.
또한, 제조 장치(2700)를 구성하는 부재로서, 불순물을 포함하는 방출 가스가 적은 알루미늄, 크로뮴, 타이타늄, 지르코늄, 니켈, 또는 바나듐을 사용한다. 또한, 상술한 부재를 철, 크로뮴, 및 니켈 등을 포함하는 합금에 피복하여 사용하여도 좋다. 철, 크로뮴, 및 니켈 등을 포함하는 합금은, 강성이 있고, 열에 강하고, 또한 가공에 적합하다. 여기서, 표면적을 작게 하기 위하여 부재의 표면 요철을 연마 등에 의하여 저감시켜 두면, 방출 가스를 저감할 수 있다.
또는, 상술한 제조 장치(2700)의 부재를 플루오린화 철, 산화 알루미늄, 산화 크로뮴 등으로 피복하여도 좋다.
제조 장치(2700)의 부재는, 가능한 한 금속만으로 구성하는 것이 바람직하고, 예를 들어 석영 등으로 구성되는 관찰 창 등을 설치하는 경우에도, 방출 가스를 억제하기 위하여 표면을 플루오린화 철, 산화 알루미늄, 산화 크로뮴 등으로 얇게 피복하면 좋다.
반송실(2704) 및 각 체임버에 존재하는 흡착물은, 내벽 등에 흡착되어 있기 때문에 반송실(2704) 및 각 체임버의 압력에 영향을 미치지 않지만, 반송실(2704) 및 각 체임버를 배기할 때의 가스 방출의 원인이 된다. 그러므로, 누설 레이트와 배기 속도에 상관성은 없지만, 배기 능력이 높은 펌프를 사용하여 반송실(2704) 및 각 체임버에 존재하는 흡착물을 가능한 한 이탈시켜, 미리 배기해 두는 것이 중요하다. 또한, 흡착물의 이탈을 촉진시키기 위하여, 반송실(2704) 및 각 체임버를 베이킹하여도 좋다. 베이킹함으로써 흡착물의 이탈 속도를 10배 정도 크게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하에서 수행하면 좋다. 이때, 불활성 가스를 반송실(2704) 및 각 체임버에 도입하면서 흡착물의 제거를 수행하면, 배기하는 것만으로는 이탈되기 어려운 물 등의 이탈 속도를 더욱 크게 할 수 있다. 또한, 도입하는 불활성 가스를 베이킹의 온도와 같은 정도로 가열함으로써, 흡착물의 이탈 속도를 더욱 높일 수 있다. 여기서 불활성 가스로서 희가스를 사용하는 것이 바람직하다.
또는, 가열한 희가스 등의 불활성 가스 또는 산소 등을 도입함으로써 반송실(2704) 및 각 체임버 내의 압력을 높이고, 일정 시간 경과 후에 다시 반송실(2704) 및 각 체임버를 배기하는 처리를 수행하는 것이 바람직하다. 가열한 가스의 도입에 의하여 반송실(2704) 및 각 체임버 내의 흡착물을 이탈시킬 수 있어, 반송실(2704) 및 각 체임버 내에 존재하는 불순물을 저감할 수 있다. 또한, 이 처리는 2번 이상 30번 이하, 바람직하게는 5번 이상 15번 이하의 범위에서 반복적으로 수행하면 효과적이다. 구체적으로는, 온도가 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하인 불활성 가스 또는 산소 등을 도입함으로써 반송실(2704) 및 각 체임버 내의 압력을 0.1Pa 이상 10kPa 이하, 바람직하게는 1Pa 이상 1kPa 이하, 더 바람직하게는 5Pa 이상 100Pa 이하로 하고, 압력을 유지하는 기간을 1분 이상 300분 이하, 바람직하게는 5분 이상 120분 이하로 하면 좋다. 그 후, 반송실(2704) 및 각 체임버를 5분 이상 300분 이하, 바람직하게는 10분 이상 120분 이하의 기간 배기한다.
다음으로, 체임버(2706b) 및 체임버(2706c)에 대하여 도 16에 도시된 단면 모식도를 사용하여 설명한다.
체임버(2706b) 및 체임버(2706c)는, 예를 들어 피처리물에 마이크로파 처리를 수행할 수 있는 체임버이다. 또한, 체임버(2706b)와 체임버(2706c)는 마이크로파 처리를 수행할 때의 분위기만이 상이하다. 그 외의 구성에 대해서는 공통되기 때문에, 이하에서는 합쳐서 설명을 한다.
체임버(2706b) 및 체임버(2706c)는, 슬롯 안테나판(2808), 유전체판(2809), 기판 홀더(2812), 및 배기구(2819)를 가진다. 또한, 체임버(2706b) 및 체임버(2706c)의 외부 등에는, 가스 공급원(2801), 밸브(2802), 고주파 발생기(2803), 도파관(2804), 모드 변환기(2805), 가스관(2806), 도파관(2807), 매칭 박스(2815), 고주파 전원(2816), 진공 펌프(2817), 및 밸브(2818)가 제공된다.
고주파 발생기(2803)는 도파관(2804)을 개재하여 모드 변환기(2805)와 접속되어 있다. 모드 변환기(2805)는 도파관(2807)을 개재하여 슬롯 안테나판(2808)에 접속되어 있다. 슬롯 안테나판(2808)은 유전체판(2809)과 접촉하여 배치된다. 또한, 가스 공급원(2801)은 밸브(2802)를 개재하여 모드 변환기(2805)에 접속되어 있다. 그리고, 모드 변환기(2805), 도파관(2807), 및 유전체판(2809)을 지나가는 가스관(2806)으로, 체임버(2706b) 및 체임버(2706c)에 가스가 보내진다. 또한, 진공 펌프(2817)는, 밸브(281) 및 배기구(2819)를 개재하여, 체임버(2706b) 및 체임버(2706c)로부터 가스 등을 배기하는 기능을 가진다. 또한, 고주파 전원(2816)은 매칭 박스(2815)를 개재하여 기판 홀더(2812)에 접속되어 있다.
기판 홀더(2812)는 기판(2811)을 유지하는 기능을 가진다. 예를 들어, 기판(2811)의 정전 척 또는 기계적 척으로서의 기능을 가진다. 또한, 고주파 전원(2816)으로부터 전력을 공급받는 전극으로서의 기능을 가진다. 또한, 내부에 가열 기구(2813)를 가지고, 기판(2811)을 가열하는 기능을 가진다.
진공 펌프(2817)로서는, 예를 들어 드라이 펌프, 메커니컬 부스터 펌프, 이온 펌프, 타이타늄 서블리메이션 펌프, 크라이오펌프(cryopump) 또는 터보 분자 펌프 등을 사용할 수 있다. 또한, 진공 펌프(2827)에 더하여 크라이오 트랩을 사용하여도 좋다. 크라이오펌프 및 크라이오 트랩을 사용하면, 물을 효율적으로 배기할 수 있어 특히 바람직하다.
또한, 가열 기구(2813)로서는, 예를 들어 저항 발열체 등을 사용하여 가열하는 가열 기구로 하면 좋다. 또는, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의하여, 가열하는 가열 기구로 하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Annealing) 또는 LRTA(Lamp Rapid Thermal Annealing) 등의 RTA(Rapid Thermal Annealing)를 사용할 수 있다. GRTA는 고온의 가스를 사용하여 가열 처리를 한다. 가스로서는 불활성 가스가 사용된다.
또한, 가스 공급원(2801)은 질량 유량 제어기를 개재하여, 정제기와 접속되어 있어도 좋다. 가스는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용하는 것이 바람직하다. 예를 들어, 산소 가스, 질소 가스, 및 희가스(아르곤 가스 등)를 사용하면 좋다.
유전체판(2809)으로서는, 예를 들어 산화 실리콘(석영), 산화 알루미늄(알루미나), 또는 산화 이트륨(이트리아) 등을 사용하면 좋다. 또한, 유전체판(2809)의 표면에, 또다른 보호층이 형성되어 있어도 좋다. 보호층으로서는, 산화 마그네슘, 산화 타이타늄, 산화 크로뮴, 산화 지르코늄, 산화 하프늄, 산화 탄탈럼, 산화 실리콘, 산화 알루미늄, 또는 산화 이트륨 등을 사용하면 좋다. 유전체판(2809)은, 후술하는 고밀도 플라스마(2810)에서, 특히 밀도가 높은 영역에 노출되기 때문에, 보호층을 제공함으로써 손상을 완화할 수 있다. 그 결과, 처리 시의 파티클 증가 등을 억제할 수 있다.
고주파 발생기(2803)에서는, 예를 들어 0.3GHz 이상 3.0GHz 이하, 0.7GHz 이상 1.1GHz 이하, 또는 2.2GHz 이상 2.8GHz 이하의 마이크로파를 발생시키는 기능을 가진다. 고주파 발생기(2803)에서 발생시킨 마이크로파는, 도파관(2804)을 개재하여 모드 변환기(2805)로 전달된다. 모드 변환기(2805)에서는, TE 모드로서 전달된 마이크로파가 TEM 모드로 변환된다. 그리고, 마이크로파는 도파관(2807)을 개재하여 슬롯 안테나판(2808)에 전달된다. 슬롯 안테나판(2808)은 복수의 슬롯 구멍이 제공되어 있고, 마이크로파는 상기 슬롯 구멍 및 유전체판(2809)을 통과한다. 그리고, 유전체판(2809)의 아래쪽에 전계를 발생시켜, 고밀도 플라스마(2810)를 생성할 수 있다. 고밀도 플라스마(2810)에는, 가스 공급원(2801)으로부터 공급된 가스 종류에 따른 이온 및 라디칼이 존재한다. 예를 들어, 산소 라디칼 또는 질소 라디칼 등이 존재한다.
이때, 기판(2811)이 고밀도 플라스마(2810)로 생성된 이온 및 라디칼에 의하여, 기판(2811) 위의 막 등을 개질할 수 있다. 또한, 고주파 전원(2816)을 사용하여, 기판(2811) 측에 바이어스를 인가하는 것이 바람직한 경우가 있다. 고주파 전원(2816)에는, 예를 들어 13.56MHz, 27.12MHz 등의 주파수의 RF(Radio Frequency) 전원을 사용하면 좋다. 기판 측에 바이어스를 인가함으로써, 고밀도 플라스마(2810) 중의 이온을 기판(2811) 위의 막 등의 개구부에 깊숙이 효율적으로 도달시킬 수 있다.
예를 들어, 체임버(2706b)에서는 가스 공급원(2801)으로부터 산소를 도입함으로써 고밀도 플라스마(2810)를 사용한 산소 라디칼 처리를 수행하고, 체임버(2706c)에서는 가스 공급원(2801)으로부터 질소를 도입함으로써 고밀도 플라스마(2810)를 사용한 질소 라디칼 처리를 수행할 수 있다.
다음으로, 체임버(2706a) 및 체임버(2706d)에 대하여 도 17에 도시된 단면 모식도를 사용하여 설명한다.
체임버(2706a) 및 체임버(2706d)는, 예를 들어 피처리물에 전자기파의 조사를 수행할 수 있는 체임버이다. 또한, 체임버(2706a)와 체임버(2706d)는 전자기파의 종류만이 상이하다. 그 외의 구성에 대해서는 공통되는 부분이 많기 때문에, 이하에서는 합쳐서 설명을 한다.
체임버(2706a) 및 체임버(2706d)는, 하나 또는 복수의 램프(2820), 기판 홀더(2825), 가스 도입구(2823), 및 배기구(2830)를 가진다. 또한, 체임버(2706a) 및 체임버(2706d)의 외부 등에는 가스 공급원(2821)과, 밸브(2822)와, 진공 펌프(2827)와, 밸브(2829)가 제공된다.
가스 공급원(2821)은 밸브(2822)를 개재하여 가스 도입구(2823)에 접속되어 있다. 진공 펌프(2828)는 밸브(2829)를 개재하여 배기구(2830)에 접속되어 있다. 램프(2820)는 기판 홀더(2825)와 대향되어 배치되어 있다. 기판 홀더(2825)는 기판(2824)을 유지하는 기능을 가진다. 또한, 기판 홀더(2825)는 내부에 가열 기구(2826)를 가지고, 기판(2824)을 가열하는 기능을 가진다.
램프(2820)로서는, 예를 들어 가시광 또는 자외광 등의 전자기파를 방사하는 기능을 가지는 광원을 사용하면 좋다. 예를 들어, 파장 10nm 이상 2500nm 이하, 500nm 이상 2000nm 이하, 또는 40nm 이상 340nm 이하에 피크를 가지는 전자기파를 방사하는 기능을 가지는 광원을 사용하면 좋다.
예를 들어, 램프(2820)로서는, 할로젠 램프, 메탈 할라이드 램프, 제논 아크 램프, 카본 아크 램프, 고압 소듐 램프, 또는 고압 수은 램프 등의 광원을 사용하면 좋다.
예를 들어, 램프(2820)로부터 방사되는 전자기파는, 그 일부 또는 전부가 기판(2824)에 흡수됨으로써 기판(2824) 위의 막 등을 개질할 수 있다. 예를 들어, 결함의 생성 또는 저감, 또는 불순물의 제거 등을 할 수 있다. 또한, 기판(2824)을 가열하면서 수행하면, 효율적으로 결함의 생성 또는 저감, 또는 불순물의 제거 등을 할 수 있다.
또는, 예를 들어 램프(2820)로부터 방사되는 전자기파에 의하여, 기판 홀더(2825)를 발열시켜, 기판(2824)을 가열하여도 좋다. 그 경우, 기판 홀더(2825)의 내부에 가열 기구(2826)를 가지지 않아도 된다.
진공 펌프(2827)에 대해서는 진공 펌프(2817)에 대한 기재를 참조한다. 또한, 가열 기구(2826)는, 가열 기구(2813)에 대한 기재를 참조한다. 또한, 가스 공급원(2821)은, 가스 공급원(2801)에 대한 기재를 참조한다.
이상의 제조 장치를 사용함으로써, 피처리물로의 불순물의 혼입을 억제하면서 막의 개질 등이 가능하게 된다.
<반도체 장치의 변형예>
이하에서는, 도 18 내지 도 21을 사용하여, 앞의 <반도체 장치의 구성예>에서 나타낸 것과 상이한, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 일례에 대하여 설명한다. 또한, 도 18 내지 도 21에 도시된 반도체 장치에서, <반도체 장치의 구성예>에 나타낸 반도체 장치(도 1 참조)를 구성하는 구조와 같은 기능을 가지는 구조에는, 같은 부호를 부기한다. 또한, 본 항목에 있어서, 트랜지스터(200)의 구성 재료에 대해서는 <반도체 장치의 구성예>에서 자세히 설명한 재료를 사용할 수 있다.
<반도체 장치의 변형예 1>
도 18의 (A)는 트랜지스터(200)를 가지는 반도체 장치의 상면도이다. 또한, 도 18의 (B)는 도 18의 (A)에 일점쇄선 A1-A2로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한, 도 18의 (C)는 도 18의 (A)에 일점쇄선 A3-A4로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한, 도 18의 (D)는 도 18의 (A)에 일점쇄선 A5-A6으로 나타낸 부분에 대응하는 단면도이다. 또한, 도 18의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 18에 도시된 트랜지스터(200)에는 절연체(224), 절연체(280), 및 절연체(282)가 패터닝되어 있고, 절연체(283)와 절연체(222)가 이들을 밀봉하는 구조가 되어 있다는 점에서, 도 1에 도시된 트랜지스터(200)와 상이하다. 즉, 절연체(283)가 절연체(282)의 상면 및 측면과, 절연체(280)의 측면과, 절연체(224)의 측면과, 절연체(222)의 상면에 접한다. 그러므로, 영역(245)도 절연체(280)와 절연체(224)에 형성된다. 따라서, 산화물(230) 등을 포함하는 절연체(224), 절연체(280), 및 절연체(282)는 절연체(222)와 절연체(283)에 의하여 외부로부터 격리된다.
이와 같은 구조로 함으로써, 절연체(214), 절연체(216), 및 절연체(222)를 패터닝할 필요가 없어지기 때문에, 공정을 간략화하여 반도체 장치의 생산성 향상을 도모할 수 있다.
<반도체 장치의 변형예 2>
도 19의 (A)는 트랜지스터(200)를 가지는 반도체 장치의 상면도이다. 또한, 도 19의 (B)는 도 19의 (A)에 일점쇄선 A1-A2로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한, 도 19의 (C)는 도 19의 (A)에 일점쇄선 A3-A4로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한, 도 19의 (D)는 도 19의 (A)에 일점쇄선 A5-A6으로 나타낸 부분에 대응하는 단면도이다. 또한, 도 19의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 19에 도시된 트랜지스터(200)는 절연체(214), 절연체(216), 절연체(222), 절연체(224), 절연체(280), 및 절연체(282)가 패터닝되지 않았다는 점에서, 도 1에 도시된 트랜지스터(200)와 상이하다. 도 19에 도시된 트랜지스터(200)에서는, 절연체(280), 절연체(224), 및 절연체(216)가 패터닝되지 않았기 때문에, 영역(245)이 형성되지 않는다.
이와 같은 구조로 함으로써, 절연체(214), 절연체(216), 절연체(222), 절연체(224), 절연체(280), 및 절연체(282)를 패터닝할 필요가 없어지기 때문에, 공정을 간략화하여 반도체 장치의 생산성 향상을 도모할 수 있다.
또한, 절연체(272a) 및 절연체(272b) 대신에 절연체(224), 산화물(230a), 산화물(230b), 산화물(243), 및 도전체(242)를 덮어 절연체(272)가 제공되어 있다. 절연체(272)에는 절연체(272a) 및 절연체(272b)와 같은 절연막을 사용할 수 있다.
도전체(242)의 상면 및 측면, 산화물(243)의 측면, 산화물(230a)의 측면, 및 산화물(230b)의 측면은 절연체(272)로 덮는 구조가 되어 있기 때문에, 도전체(242)의 측면 및 도전체(242)의 상면 방향으로부터 도전체(242)로의 수소나 물 등의 불순물 및 산소의 확산을 억제할 수 있다. 또한, 도전체(242)의 하면은 산화물(243)과 접하는 구조이고, 산화물(230b)의 산소는 산화물(243)에 의하여 블록되기 때문에 도전체(242)로 확산되는 것을 억제한다. 따라서, 도전체(242)의 주위로부터 도전체(242)로의 산소의 확산을 억제할 수 있기 때문에, 도전체(242)의 산화를 억제할 수 있다. 또한 산화물(230a)의 측면 및 산화물(230b)의 측면 방향으로부터 산화물(230a) 및 산화물(230b)로의 수소나 물 등의 불순물의 확산을 억제할 수 있다.
<반도체 장치의 변형예 3>
도 20의 (A)는 트랜지스터(200)를 가지는 반도체 장치의 상면도이다. 또한, 도 20의 (B)는 도 20의 (A)에 일점쇄선 A1-A2로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한, 도 20의 (C)는 도 20의 (A)에 일점쇄선 A3-A4로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한, 도 20의 (D)는 도 20의 (A)에 일점쇄선 A5-A6으로 나타낸 부분에 대응하는 단면도이다. 또한, 도 20의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 20에 도시된 트랜지스터(200)는 절연체(214), 절연체(216), 절연체(222), 절연체(224), 및 절연체(280)가 패터닝되어 있고, 절연체(282)와 절연체(222)가 이들을 밀봉하는 구조가 되어 있다는 점에서, 도 1에 도시된 트랜지스터(200)와 상이하다. 즉, 절연체(282)가 절연체(280)의 상면 및 측면과, 절연체(224)의 측면과, 절연체(222)의 측면과, 절연체(216)의 측면과, 절연체(214)의 측면과, 절연체(212)의 상면에 접한다. 여기서, 절연체(283)는 절연체(282) 위에 형성된다.
도 20에 도시된 트랜지스터(200)를 제작하는 경우, 도 8에 도시된 도전체(260) 등의 형성 후에, 절연체(282)를 성막하지 않고 도 10에 도시된 공정을 수행하고, 절연체(280)의 일부, 절연체(224)의 일부, 절연체(222)의 일부, 절연체(216)의 일부, 및 절연체(214)의 일부를 가공하여, 절연체(212)까지 도달하는 개구를 형성한다. 또한, 질소 플라스마 처리를 수행하여, 절연체(280)의 노출된 상면 및 측면과, 절연체(224)의 노출된 측면과, 절연체(216)의 노출된 측면에 절연체(280), 절연체(224), 및 절연체(216)의 다른 영역보다 질소 농도가 높은 영역(245)을 형성한다. 다음으로, 절연체(280), 절연체(224), 절연체(222), 절연체(216), 및 절연체(214)를 덮어 절연체(283)를 성막한다. 이후의 공정은 도 11 이후에 도시된 공정과 같이 수행하면 좋다.
이와 같이 형성됨으로써, 도 20에 도시된 트랜지스터(200)에서는 도 1에 도시된 트랜지스터(200)와 달리, 절연체(280)의 상면에도 영역(245)이 형성된다. 산화물(230) 등을 포함하는, 절연체(214), 절연체(216), 절연체(222), 절연체(224), 및 절연체(280)는 절연체(212), 절연체(282), 및 절연체(283)에 의하여 외부로부터 격리된다.
<반도체 장치의 변형예 4>
도 21의 (A) 및 (B)에 복수의 트랜지스터(200_1) 내지 트랜지스터(200_n)를 절연체(283)와 절연체(212)로 포괄하여 밀봉한 구성을 나타내었다. 또한, 도 21의 (A) 및 (B)에서, 트랜지스터(200_1) 내지 트랜지스터(200_n)는 채널 길이 방향으로 배열된 것으로 보이지만, 이에 한정되는 것이 아니다. 트랜지스터(200_1) 내지 트랜지스터(200_n)는 채널 폭 방향으로 배열되어도 좋고, 매트릭스상으로 배치되어도 좋고, 규칙성을 가지지 않고 배치되어도 좋다.
도 21의 (A)에 도시된 바와 같이, 복수의 트랜지스터(200_1) 내지 트랜지스터(200_n)의 외측에서, 절연체(283)와 절연체(212)가 접하는 부분(이하, 밀봉부(265)라고 부르는 경우가 있음)이 형성되어 있다. 밀봉부(265)는 복수의 트랜지스터(200_1) 내지 트랜지스터(200_n)를 둘러싸도록 형성되어 있다. 이와 같은 구조로 함으로써, 복수의 트랜지스터(200_1) 내지 트랜지스터(200_n)를 절연체(283)와 절연체(212) 감쌀 수 있다. 즉, 복수의 트랜지스터(200_1) 내지 트랜지스터(200_n)의 4방향의 측면과 위쪽을 절연체(283)가, 아래쪽을 절연체(212)가 감쌀 수 있다. 이와 같이, 밀봉부(265)로 둘러싸인 트랜지스터군이 기판 위에 복수 제공된다.
밀봉부(265) 근방의 절연체(280), 절연체(224), 및 절연체(216)의 측면에는 영역(245)이 형성되어 있고, 밀봉부(265)로 둘러싸인 트랜지스터군은 영역(245)으로도 둘러싸인다.
또한, 밀봉부(265)에 중첩시켜 다이싱 라인(스크라이브 라인, 분단 라인, 또는 절단 라인이라고 부르는 경우가 있음)을 제공하여도 좋다. 상기 기판은 다이싱 라인에서 분단되기 때문에, 밀봉부(265)로 둘러싸인 트랜지스터군이 하나의 칩으로 꺼내진다.
또한, 도 21의 (A)에서는, 복수의 트랜지스터(200_1) 내지 트랜지스터(200_n)를 하나의 밀봉부(265)로 둘러싸는 예에 대하여 나타내었지만, 이에 한정되는 것이 아니다. 도 21의 (B)에 도시된 바와 같이, 복수의 트랜지스터(200_1) 내지 트랜지스터(200_n)를 복수의 밀봉부로 둘러싸는 구성으로 하여도 좋다. 도 21의 (B)에서는, 복수의 트랜지스터(200_1) 내지 트랜지스터(200_n)를 밀봉부(265a)로 둘러싸고, 또한 외측의 밀봉부(265b)로도 둘러싸는 구성으로 하였다.
이와 같이, 복수의 밀봉부로 복수의 트랜지스터(200_1) 내지 트랜지스터(200_n)를 둘러싸는 구성으로 함으로써, 절연체(283)와 절연체(212)가 접하는 부분이 증가하기 때문에, 절연체(283)와 절연체(212)의 밀착성을 더 향상시킬 수 있다. 이로써, 복수의 트랜지스터(200_1) 내지 트랜지스터(200_n)를 더 확실히 밀봉할 수 있다.
이 경우, 밀봉부(265a) 또는 밀봉부(265b)에 중첩시켜 다이싱 라인을 제공하여도 좋고, 밀봉부(265a)와 밀봉부(265b) 사이에 다이싱 라인을 제공하여도 좋다.
본 발명의 일 형태에 의하여 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 노멀리 오프의 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 높은 주파수 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 오프 전류가 작은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 소비 전력이 저감된 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 생산성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치의 일 형태를 도 22 및 도 23을 사용하여 설명한다.
[기억 장치 1]
본 발명의 일 형태인 용량 소자를 사용한 반도체 장치(기억 장치)의 일례를 도 22에 나타내었다. 본 발명의 일 형태의 반도체 장치에서, 트랜지스터(200)는 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(100)는 트랜지스터(300) 및 트랜지스터(200)의 위쪽에 제공되어 있다. 또한 트랜지스터(200)로서는, 앞의 실시형태에서 설명한 트랜지스터(200)를 사용할 수 있다.
트랜지스터(200)는 산화물 반도체를 가지는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)는 오프 전류가 작기 때문에, 이를 기억 장치에 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도가 매우 적기 때문에, 기억 장치의 소비 전력을 충분히 저감할 수 있다.
도 22에 나타낸 반도체 장치에서, 배선(1001)은 트랜지스터(300)의 소스와 전기적으로 접속되고, 배선(1002)은 트랜지스터(300)의 드레인과 전기적으로 접속되어 있다. 또한, 배선(1003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 배선(1004)은 트랜지스터(200)의 제 1 게이트와 전기적으로 접속되고, 배선(1006)은 트랜지스터(200)의 제 2 게이트와 전기적으로 접속되어 있다. 그리고, 트랜지스터(300)의 게이트 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 전극의 한쪽과 전기적으로 접속되고, 배선(1005)은 용량 소자(100)의 전극의 다른 쪽과 전기적으로 접속되어 있다.
또한 도 22에 나타낸 기억 장치는 매트릭스상으로 배치됨으로써, 메모리 셀 어레이를 구성할 수 있다.
<트랜지스터(300)>
트랜지스터(300)는 기판(311) 위에 제공되고, 게이트로서 기능하는 도전체(316), 게이트 절연체로서 기능하는 절연체(315), 기판(311)의 일부로 구성되는 반도체 영역(313), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다. 트랜지스터(300)는 p채널형 및 n채널형 중 어느 것이어도 좋다.
여기서, 도 22에 나타낸 트랜지스터(300)는 채널이 형성되는 반도체 영역(313)(기판(311)의 일부)이 볼록 형상을 가진다. 또한, 반도체 영역(313)의 측면 및 상면을 절연체(315)를 개재하여 도전체(316)가 덮도록 제공되어 있다. 또한, 도전체(316)에는 일함수를 조정하는 재료를 사용하여도 좋다. 이와 같은 트랜지스터(300)는 반도체 기판의 볼록부를 이용하기 때문에 FIN형 트랜지스터라고도 불린다. 또한, 볼록부의 상부에 접하여 볼록부를 형성하기 위한 마스크로서 기능하는 절연체를 가져도 좋다. 또한, 여기서는 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우를 도시하였지만, SOI 기판을 가공하여 볼록 형상을 가지는 반도체막을 형성하여도 좋다.
또한 도 22에 나타낸 트랜지스터(300)는 일례이며, 이 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
<용량 소자(100)>
용량 소자(100)는 트랜지스터(200)의 위쪽에 제공된다. 용량 소자(100)는 제 1 전극으로서 기능하는 도전체(110), 제 2 전극으로서 기능하는 도전체(120), 및 유전체로서 기능하는 절연체(130)를 가진다.
또한 예를 들어 도전체(246) 위에 제공된 도전체(112)와 도전체(110)는 동시에 형성할 수 있다. 또한, 도전체(112)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서의 기능을 가진다.
도 22에서는, 도전체(112) 및 도전체(110)를 단층 구조로 나타내었지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 배리어성을 가지는 도전체와 도전성이 높은 도전체 사이에 배리어성을 가지는 도전체 및 도전성이 높은 도전체에 대하여 밀착성이 높은 도전체를 형성하여도 좋다.
또한, 절연체(130)는, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄 등을 사용하면 좋고, 적층 또는 단층으로 제공할 수 있다.
예를 들어, 절연체(130)에는 산화질화 실리콘 등의 절연 내력이 큰 재료와 고유전율(high-k) 재료의 적층 구조를 사용하는 것이 바람직하다. 상기 구성에 의하여, 용량 소자(100)는 고유전율(high-k)의 절연체를 가짐으로써 충분한 용량을 확보할 수 있고, 절연 내력이 큰 절연체를 가짐으로써 절연 내력이 향상되고, 용량 소자(100)의 정전 파괴를 억제할 수 있다.
또한, 고유전율(high-k) 재료(비유전율이 높은 재료)의 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화질화물, 또는 실리콘 및 하프늄을 가지는 질화물 등이 있다.
한편, 절연 내력이 큰 재료(비유전율이 낮은 재료)로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등이 있다.
<배선층>
각 구조체 사이에는 층간막, 배선, 및 플러그 등이 제공된 배선층이 제공되어 있어도 좋다. 또한, 배선층은 설계에 따라 복수층으로 제공할 수 있다. 여기서, 플러그 또는 배선으로서의 기능을 가지는 도전체는 복수의 구조를 통틀어 동일한 부호를 부여하는 경우가 있다. 또한, 본 명세서 등에서, 배선과, 배선과 전기적으로 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우 및 도전체의 일부가 플러그로서 기능하는 경우도 있다.
예를 들어, 트랜지스터(300) 위에는 층간막으로서 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공되어 있다. 또한, 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(100) 또는 트랜지스터(200)와 전기적으로 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한, 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서 기능한다.
또한, 층간막으로서 기능하는 절연체는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다. 예를 들어, 절연체(322)의 상면은 평탄성을 높이기 위하여 화학 기계 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어 있어도 좋다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 22에서 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공되어 있다. 또한, 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 플러그 또는 배선으로서 기능한다.
마찬가지로, 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)에는 도전체(218) 및 트랜지스터(200)를 구성하는 도전체(도전체(205)) 등이 매립되어 있다. 또한, 도전체(218)는 용량 소자(100) 또는 트랜지스터(300)와 전기적으로 접속하는 플러그 또는 배선으로서의 기능을 가진다. 또한, 도전체(120) 및 절연체(130) 위에는 절연체(150)가 제공되어 있다.
여기서, 상기 실시형태에 나타낸 영역(241)과 마찬가지로 고상 질화된 영역인 영역(217)이 도전체(218)의 측면에 접하여 형성되는 것이 바람직하다. 영역(217)은 절연체(210) 및 절연체(216)에 형성된 개구의 내벽 근방에 형성되어 있다. 즉, 영역(217)은 도전체(218)와, 절연체(210) 및 절연체(216) 사이에 제공되어 있다. 또한, 도전체(205)는 도전체(218)와 병행하여 형성할 수 있기 때문에, 도전체(205)의 측면에 접하여 영역(217)이 형성되는 경우도 있다.
영역(217)은 절연체(210) 및 절연체(216)의 측면 근방에 형성되기 때문에, 절연체(210) 또는 절연체(216) 등으로부터 물 또는 수소 등의 불순물이 도전체(218)를 통하여 산화물(230)에 혼입되는 것을 억제할 수 있다. 또한, 영역(217)을 형성함으로써, 절연체(210) 또는 절연체(216)에 포함되는 산소가 도전체(218)에 흡수되는 것을 방지할 수 있다.
영역(217)은 영역(241)과 같은 방법으로 형성할 수 있다. 예를 들어, 도전체(218)를 매립하는 개구를 형성한 후에, 질소 플라스마 처리를 수행하여 절연체(210) 및 절연체(216)의 측면을 고상 질화하여 영역(217)을 형성하면 좋다. 또한, 도전체(218)의 내산화성이 충분히 높고, 절연체(216) 등의 수소 농도가 충분히 저감되어 있는 경우, 영역(217)을 제공하지 않아도 된다.
층간막으로서 사용할 수 있는 절연체로서는, 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 따라서, 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
예를 들어, 절연체(150), 절연체(210), 절연체(352), 및 절연체(354) 등에는 비유전율이 낮은 절연체를 가지는 것이 바람직하다. 예를 들어, 상기 절연체는 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 가지는 산화 실리콘, 또는 수지 등을 가지는 것이 바람직하다. 또는, 상기 절연체는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘과, 수지의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, 수지와 조합함으로써 열적으로 안정적이며 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다.
또한, 산화물 반도체를 사용한 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 따라서, 절연체(214), 절연체(212), 및 절연체(350) 등에는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하면 좋다.
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
배선, 플러그에 사용할 수 있는 도전체로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
예를 들어, 도전체(328), 도전체(330), 도전체(356), 도전체(218), 및 도전체(112) 등으로서는, 상기 재료로 형성되는 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층하여 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
<산화물 반도체가 제공된 층의 플러그>
상기 실시형태에 나타낸 바와 같이, 플러그로서 기능하는 도전체(240)의 측면에 접하여 영역(241)이 형성되는 것이 바람직하다. 영역(241)은 절연체(224), 절연체(280), 및 절연체(274)에 형성된 개구의 내벽 근방에 형성되어 있다. 즉, 영역(241)은 도전체(240)와 절연체(224), 절연체(280), 및 절연체(274) 사이에 제공되어 있다. 또한, 영역(241)을 형성할 때, 절연체(274)의 상면이 노출되어 있으면 절연체(274)의 상면 근방에도 영역(241)이 형성된다.
영역(241)은 절연체(224), 절연체(280), 및 절연체(274)의 측면 근방에 형성되기 때문에, 절연체(224), 절연체(280), 및 절연체(274) 등으로부터 물 또는 수소 등의 불순물이 도전체(240)를 통하여 산화물(230)에 혼입되는 것을 억제할 수 있다. 또한, 영역(241)을 형성함으로써, 절연체(224), 절연체(280), 및 절연체(274)에 포함되는 산소가 도전체(240)에 흡수되는 것을 방지할 수 있다. 따라서, 도전체(240)로부터 도전체(242) 및 산화물(230)로 확산되는 수소 양을 저감할 수 있다.
영역(241)은, 예를 들어 도전체(240)를 매립하는 개구를 형성한 후에, 질소 플라스마 처리를 수행하여 절연체(224), 절연체(280), 및 절연체(274)의 측면을 고상 질화하여 형성하면 좋다.
또한, 상기 실시형태와 마찬가지로, 트랜지스터(200)는 절연체(283)와 절연체(212)로 밀봉되는 것이 바람직하다. 또한, 절연체(216), 절연체(224), 및 절연체(280)의 절연체(283)와의 계면 근방에 영역(245)이 형성되어 있는 것이 바람직하다. 영역(245)이 절연체(280), 절연체(224), 및 절연체(216)와 절연체(283) 사이에 형성되어 있음으로써, 절연체(274)에 포함되는 수소가 절연체(280) 등에 혼입되는 것을 저감할 수 있다.
여기서, 절연체(283)에는 도전체(240)가, 절연체(212)에는 도전체(218)가 관통되어 있지만, 상술한 바와 같이, 영역(241)이 도전체(240)에 접하여 제공되고, 영역(217)이 도전체(218)에 접하여 제공되어 있다. 이로써, 도전체(240) 및 도전체(218)를 통하여 절연체(283) 및 절연체(212)의 내측에 혼입되는 수소도 저감할 수 있다. 이와 같이, 절연체(283), 절연체(212), 영역(241), 및 영역(217)으로 트랜지스터(200)를 더 확실히 밀봉함으로써, 절연체(274) 등에 포함되는 수소 등의 불순물이 절연체(283)보다 외측으로부터 혼입되는 것을 저감할 수 있다.
또한, 절연체(216), 절연체(224), 절연체(280), 절연체(250), 및 절연체(274)는, 앞의 실시형태에 나타낸 바와 같이, 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 형성되는 것이 바람직하다. 이로써, 절연체(216), 절연체(224), 절연체(280), 절연체(250), 및 절연체(274)의 수소 농도를 저감할 수 있다.
또한, 도 22에 도시된 바와 같이, 절연체(216), 절연체(224), 절연체(280), 및 절연체(274)에는 도전체(242)에 접속되는 비어인 도전체(240) 및 도전체(218)가 배치되어 있다. 상술한 바와 같이, 절연체(216), 절연체(224), 절연체(280), 및 절연체(274)의 수소 농도를 저감함으로써, 도전체(240) 및 도전체(218)를 통하여 도전체(242) 및 산화물(230)로 확산되는 수소 양을 더 저감할 수 있다.
이와 같이, 트랜지스터(200) 근방의 실리콘계 절연막의 수소 농도를 저감하여, 산화물(230)의 수소 농도를 저감할 수 있다.
<다이싱 라인>
이하에서는, 대면적 기판을 반도체 소자마다 분단함으로써, 복수의 반도체 장치를 칩 형상으로 얻는 경우에 제공되는 다이싱 라인(스크라이브 라인, 분단 라인, 또는 절단 라인이라고 부르는 경우가 있음)에 대하여 설명한다. 분단 방법으로서는, 예를 들어 우선 기판에 반도체 소자를 분단하기 위한 홈(다이싱 라인)을 형성한 후, 다이싱 라인에서 절단하여, 복수의 반도체 장치로 분단(분할)하는 경우가 있다.
여기서, 예를 들어 도 22에 도시된 바와 같이, 절연체(283)와 절연체(212)가 접하는 영역이 다이싱 라인과 중첩되도록 설계하는 것이 바람직하다. 즉, 복수의 트랜지스터(200)를 가지는 메모리 셀의 가장자리에 제공되는 다이싱 라인이 되는 영역 근방에서, 절연체(280), 절연체(224), 절연체(222), 절연체(216), 및 절연체(214)에 개구를 제공한다.
즉, 상기 절연체(280), 절연체(224), 절연체(222), 절연체(216), 및 절연체(214)에 제공된 개구에서 절연체(212)와 절연체(283)가 접한다. 예를 들어, 이때 절연체(212)와 절연체(283)를 동일한 재료 및 동일한 방법을 사용하여 형성하여도 좋다. 절연체(212) 및 절연체(283)를 동일한 재료 및 동일한 방법으로 제공함으로써, 밀착성을 높일 수 있다. 예를 들어, 질화 실리콘을 사용하는 것이 바람직하다.
상기 구조에 의하여 절연체(212) 및 절연체(283)로 트랜지스터(200)를 감쌀 수 있다. 절연체(212) 및 절연체(283)는 산소, 수소, 및 물의 확산을 억제하는 기능을 가지기 때문에, 본 실시형태에 나타낸 반도체 소자가 형성된 회로 영역마다 기판을 분단함으로써 복수의 칩으로 가공하여도, 분단된 기판의 측면 방향으로부터 수소 또는 물 등의 불순물이 혼입되어 트랜지스터(200)로 확산되는 것을 방지할 수 있다.
또한, 상기 구조에 의하여, 절연체(280) 및 절연체(224)의 과잉 산소가 외부로 확산되는 것을 방지할 수 있다. 따라서, 절연체(280) 및 절연체(224)의 과잉 산소는 트랜지스터(200)에서의 채널이 형성되는 산화물에 효율적으로 공급된다. 상기 산소에 의하여, 트랜지스터(200)에서의 채널이 형성되는 산화물의 산소 결손을 저감할 수 있다. 이로써, 트랜지스터(200)에서의 채널이 형성되는 산화물을 결함 준위 밀도가 낮고, 안정적인 특성을 가지는 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200)의 전기 특성의 변동을 억제하면서, 신뢰성을 향상시킬 수 있다.
이상이 구성예에 대한 설명이다. 본 구성을 사용함으로써, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변동을 억제하면서 신뢰성을 향상시킬 수 있다. 또는, 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 오프 전류가 작은 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 소비 전력이 저감된 반도체 장치를 제공할 수 있다.
[기억 장치 2]
본 발명의 일 형태인 반도체 장치를 사용한 기억 장치의 일례를 도 23에 나타내었다. 도 23에 나타낸 기억 장치는, 도 22에 나타낸 트랜지스터(200), 트랜지스터(300), 및 용량 소자(100)를 가지는 반도체 장치에 더하여 트랜지스터(400)를 가진다.
트랜지스터(400)는 트랜지스터(200)의 제 2 게이트 전압을 제어할 수 있다. 예를 들어, 트랜지스터(400)의 제 1 게이트 및 제 2 게이트를 소스와 다이오드 접속하고, 트랜지스터(400)의 소스와 트랜지스터(200)의 제 2 게이트를 접속하는 구성으로 한다. 상기 구성으로 트랜지스터(200)의 제 2 게이트의 음의 전위를 유지할 때, 트랜지스터(400)의 제 1 게이트-소스 사이의 전압 및 제 2 게이트-소스 사이의 전압은 0V가 된다. 트랜지스터(400)에서, 제 2 게이트 전압 및 제 1 게이트 전압이 0V일 때의 드레인 전류가 매우 작기 때문에, 트랜지스터(200) 및 트랜지스터(400)에 전원 공급을 하지 않아도, 트랜지스터(200)의 제 2 게이트의 음의 전위를 장시간 유지할 수 있다. 이로써, 트랜지스터(200) 및 트랜지스터(400)를 가지는 기억 장치는 장기간에 걸쳐 기억 내용을 유지할 수 있다.
따라서, 도 23에서 배선(1001)은 트랜지스터(300)의 소스와 전기적으로 접속되고, 배선(1002)은 트랜지스터(300)의 드레인과 전기적으로 접속되어 있다. 또한, 배선(1003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 배선(1004)은 트랜지스터(200)의 게이트와 전기적으로 접속되고, 배선(1006)은 트랜지스터(200)의 백 게이트와 전기적으로 접속되어 있다. 그리고, 트랜지스터(300)의 게이트 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 전극의 한쪽과 전기적으로 접속되고, 배선(1005)은 용량 소자(100)의 전극의 다른 쪽과 전기적으로 접속되어 있다. 배선(1007)은 트랜지스터(400)의 소스와 전기적으로 접속되고, 배선(1008)은 트랜지스터(400)의 게이트와 전기적으로 접속되고, 배선(1009)은 트랜지스터(400)의 백 게이트와 전기적으로 접속되고, 배선(1010)은 트랜지스터(400)의 드레인과 전기적으로 접속되어 있다. 여기서, 배선(1006), 배선(1007), 배선(1008), 및 배선(1009)이 전기적으로 접속되어 있다.
또한 도 23에 나타낸 기억 장치는, 도 22에 나타낸 기억 장치와 마찬가지로, 매트릭스상으로 배치됨으로써, 메모리 셀 어레이를 구성할 수 있다. 또한, 1개의 트랜지스터(400)는 복수의 트랜지스터(200)의 제 2 게이트 전압을 제어할 수 있다. 그러므로, 트랜지스터(400)는 트랜지스터(200)보다 적은 개수를 제공하는 것이 좋다. 또한, 도 23에 도시된 기억 장치는 도 22에 도시된 기억 장치와 마찬가지로, 트랜지스터(200) 및 트랜지스터(400)를 절연체(212)와 절연체(283)로 밀봉할 수 있다.
<트랜지스터(400)>
트랜지스터(400)는 트랜지스터(200)와 같은 층에 형성되어 있고, 병행하여 제작할 수 있는 트랜지스터이다. 트랜지스터(400)는 제 1 게이트로서 기능하는 도전체(460)(도전체(460a) 및 도전체(460b))와, 제 2 게이트로서 기능하는 도전체(405)(도전체(405a) 및 도전체(405b))와, 게이트 절연층으로서 기능하는 절연체(222) 및 절연체(450)와, 채널 형성 영역을 가지는 산화물(430c)과, 소스로서 기능하는 도전체(442a), 산화물(443a), 산화물(431a), 및 산화물(431b)과, 드레인으로서 기능하는 도전체(442b), 산화물(443b), 산화물(432a), 및 산화물(432b)과, 플러그로서 기능하는 도전체(440)(도전체(440a) 및 도전체(440b))와, 도전체(442)의 배리어 절연막으로서 기능하는 절연체(472)(절연체(472a) 및 절연체(472b))를 가진다. 또한, 절연체(280) 및 절연체(274)에 형성된 영역(241)의 일부가 도전체(440)의 배리어층으로서 기능한다.
트랜지스터(400)에서, 도전체(405)는 도전체(205)와 같은 층이다. 산화물(431a) 및 산화물(432a)은 산화물(230a)과 같은 층이고, 산화물(431b) 및 산화물(432b)은 산화물(230b)과 같은 층이다. 도전체(442)는 도전체(242)와 같은 층이다. 산화물(443)은 산화물(243)과 같은 층이다. 산화물(430c)은 산화물(230c)과 같은 층이다. 절연체(450)는 절연체(250)와 같은 층이다. 도전체(460)는 도전체(260)와 같은 층이다. 도전체(440)는 도전체(240)와 같은 층이다. 절연체(472)는 절연체(272)와 같은 층이다.
또한, 같은 층에 형성된 구조체는 동시에 형성할 수 있다. 예를 들어, 산화물(430c)은 산화물(230c)이 되는 산화막을 가공함으로써 형성할 수 있다.
트랜지스터(400)의 활성층으로서 기능하는 산화물(430c)은, 산화물(230) 등과 마찬가지로, 산소 결손이 저감되고 수소 또는 물 등의 불순물이 저감되어 있다. 이에 의하여, 트랜지스터(400)의 문턱 전압을 0V보다 크게 하고, 오프 전류를 저감하고, 제 2 게이트 전압 및 제 1 게이트 전압이 0V일 때의 드레인 전류를 매우 작게 할 수 있다.
본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태 및 다른 실시예에 나타내는 구성, 구조, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 도 24 및 도 25를 사용하여 본 발명의 일 형태에 따른 산화물을 반도체에 사용한 트랜지스터(이하, OS 트랜지스터라고 부르는 경우가 있음), 및 용량 소자가 적용된 기억 장치(이하, OS 메모리 장치라고 부르는 경우가 있음)에 대하여 설명한다. OS 메모리 장치는 적어도 용량 소자와 용량 소자의 충방전을 제어하는 OS 트랜지스터를 가지는 기억 장치이다. OS 트랜지스터의 오프 전류는 매우 작기 때문에, OS 메모리 장치는 우수한 유지 특성을 가지고, 비휘발성 메모리로서 기능시킬 수 있다.
<기억 장치의 구성예>
도 24의 (A)에 OS 메모리 장치의 구성의 일례를 나타내었다. 기억 장치(1400)는 주변 회로(1411) 및 메모리 셀 어레이(1470)를 가진다. 주변 회로(1411)는 행 회로(1420), 열 회로(1430), 출력 회로(1440), 컨트롤 로직 회로(1460)를 가진다.
열 회로(1430)는, 예를 들어 열 디코더, 프리차지 회로, 감지 증폭기, 및 기록 회로 등을 가진다. 프리차지 회로는 배선을 프리차지하는 기능을 가진다. 감지 증폭기는 메모리 셀로부터 판독된 데이터 신호를 증폭하는 기능을 가진다. 또한, 상기 배선은 메모리 셀 어레이(1470)가 가지는 메모리 셀에 접속되어 있는 배선이고, 자세한 내용은 후술한다. 증폭된 데이터 신호는 출력 회로(1440)를 통하여 데이터 신호(RDATA)로서 기억 장치(1400)의 외부로 출력된다. 또한, 행 회로(1420)는, 예를 들어 행 디코더, 워드선 드라이버 회로 등을 가지고, 액세스하는 행을 선택할 수 있다.
기억 장치(1400)에는 외부로부터 전원 전압으로서 저전원 전압(VSS), 주변 회로(1411)용 고전원 전압(VDD), 메모리 셀 어레이(1470)용 고전원 전압(VIL)이 공급된다. 또한, 기억 장치(1400)에는 제어 신호(CE, WE, RE), 어드레스 신호(ADDR), 데이터 신호(WDATA)가 외부로부터 입력된다. 어드레스 신호(ADDR)는 행 디코더 및 열 디코더에 입력되고, WDATA는 기록 회로에 입력된다.
컨트롤 로직 회로(1460)는 외부로부터의 입력 신호(CE, WE, RE)를 처리하여, 행 디코더, 열 디코더의 제어 신호를 생성한다. CE는 칩 인에이블 신호이고, WE는 기록 인에이블 신호이고, RE는 판독 인에이블 신호이다. 컨트롤 로직 회로(1460)가 처리하는 신호는, 이에 한정되지 않고, 필요에 따라 다른 제어 신호를 입력하면 좋다.
메모리 셀 어레이(1470)는 매트릭스상으로 배치된 복수개의 메모리 셀(MC)과 복수의 배선을 가진다. 또한, 메모리 셀 어레이(1470)와 행 회로(1420)를 접속하는 배선의 개수는 메모리 셀(MC)의 구성, 1열에 가지는 메모리 셀(MC)의 개수 등에 따라 결정된다. 또한, 메모리 셀 어레이(1470)와 열 회로(1430)를 접속시키는 배선의 개수는 메모리 셀(MC)의 구성, 1행에 가지는 메모리 셀(MC)의 개수 등에 따라 결정된다.
또한, 도 24의 (A)에서, 주변 회로(1411)와 메모리 셀 어레이(1470)를 동일 평면 위에 형성하는 예에 대하여 나타내었지만, 본 실시형태는 이에 한정되는 것이 아니다. 예를 들어, 도 24의 (B)에 도시된 바와 같이, 주변 회로(1411)의 일부 위에 메모리 셀 어레이(1470)가 중첩되도록 제공되어도 좋다. 예를 들어, 메모리 셀 어레이(1470) 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하여도 좋다.
상술한 메모리 셀(MC)에 적용할 수 있는 메모리 셀의 구성예에 대하여 도 25를 사용하여 설명한다.
[DOSRAM]
도 25의 (A) 내지 (C)에 DRAM의 메모리 셀의 회로 구성예를 나타내었다. 본 명세서 등에서, 1 OS 트랜지스터 1 용량 소자형 메모리 셀을 사용한 DRAM을 DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)이라고 부르는 경우가 있다. 도 25의 (A)에 도시된 메모리 셀(1471)은 트랜지스터(M1)와 용량 소자(CA)를 가진다. 또한, 트랜지스터(M1)는 게이트(프런트 게이트라고 부르는 경우가 있음) 및 백 게이트를 가진다.
트랜지스터(M1)의 제 1 단자는 용량 소자(CA)의 제 1 단자와 접속되고, 트랜지스터(M1)의 제 2 단자는 배선(BIL)과 접속되고, 트랜지스터(M1)의 게이트는 배선(WOL)과 접속되고, 트랜지스터(M1)의 백 게이트는 배선(BGL)과 접속되어 있다. 용량 소자(CA)의 제 2 단자는 배선(CAL)과 접속되어 있다.
배선(BIL)은 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CA)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시 및 판독 시에서, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M1)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M1)의 문턱 전압을 증감시킬 수 있다.
또한, 메모리 셀(MC)은 메모리 셀(1471)에 한정되지 않고, 회로 구성의 변경을 수행할 수 있다. 예를 들어, 메모리 셀(MC)은 도 25의 (B)에 도시된 메모리 셀(1472)과 같이, 트랜지스터(M1)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)과 접속되는 구성으로 하여도 좋다. 또한, 예를 들어 메모리 셀(MC)은 도 25의 (C)에 도시된 메모리 셀(1473)과 같이, 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 가지지 않는 트랜지스터(M1)로 구성된 메모리 셀로 하여도 좋다.
상기 실시형태에 나타낸 반도체 장치를 메모리 셀(1471) 등에 사용하는 경우, 트랜지스터(M1)로서 트랜지스터(200)를 사용하고, 용량 소자(CA)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M1)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M1)의 누설 전류를 매우 낮게 할 수 있다. 즉, 기록한 데이터가 트랜지스터(M1)에 의하여 장시간 유지될 수 있기 때문에, 메모리 셀의 리프레시의 빈도를 적게 할 수 있다. 또한, 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한, 누설 전류가 매우 낮기 때문에, 메모리 셀(1471), 메모리 셀(1472), 메모리 셀(1473)에 대하여 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다.
또한, DOSRAM에서, 상술한 바와 같이, 메모리 셀 어레이(1470) 아래에 중첩되도록 감지 증폭기를 제공하는 구성으로 하면, 비트선을 짧게 할 수 있다. 이로써, 비트선 용량이 작아지고 메모리 셀의 유지 용량을 저감할 수 있다.
[NOSRAM]
도 25의 (D) 내지 (H)에 2 트랜지스터 1 용량 소자의 게인 셀형 메모리 셀의 회로 구성예를 나타내었다. 도 25의 (D)에 도시된 메모리 셀(1474)은 트랜지스터(M2)와, 트랜지스터(M3)와, 용량 소자(CB)를 가진다. 또한, 트랜지스터(M2)는 프런트 게이트(단순히 게이트라고 부르는 경우가 있음) 및 백 게이트를 가진다. 본 명세서 등에서, 트랜지스터(M2)에 OS 트랜지스터를 사용한 게인 셀형 메모리 셀을 가지는 기억 장치를 NOSRAM(Nonvolatile Oxide Semiconductor RAM)이라고 부르는 경우가 있다.
트랜지스터(M2)의 제 1 단자는 용량 소자(CB)의 제 1 단자와 접속되고, 트랜지스터(M2)의 제 2 단자는 배선(WBL)과 접속되고, 트랜지스터(M2)의 게이트는 배선(WOL)과 접속되고, 트랜지스터(M2)의 백 게이트는 배선(BGL)과 접속되어 있다. 용량 소자(CB)의 제 2 단자는 배선(CAL)과 접속되어 있다. 트랜지스터(M3)의 제 1 단자는 배선(RBL)과 접속되고, 트랜지스터(M3)의 제 2 단자는 배선(SL)과 접속되고, 트랜지스터(M3)의 게이트는 용량 소자(CB)의 제 1 단자와 접속되어 있다.
배선(WBL)은 기록 비트선으로서 기능하고, 배선(RBL)은 판독 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CB)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시, 데이터 유지 중, 데이터의 판독 시에서, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M2)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M2)의 문턱 전압을 증감시킬 수 있다.
또한, 메모리 셀(MC)은 메모리 셀(1474)에 한정되지 않고, 회로의 구성을 적절히 변경할 수 있다. 예를 들어, 메모리 셀(MC)은 도 25의 (E)에 도시된 메모리 셀(1475)과 같이, 트랜지스터(M2)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)과 접속되는 구성으로 하여도 좋다. 또한, 예를 들어 메모리 셀(MC)은 도 25의 (F)에 도시된 메모리 셀(1476)과 같이, 싱글 게이트 구조의 트랜지스터, 즉 백 게이트를 가지지 않는 트랜지스터(M2)로 구성된 메모리 셀로 하여도 좋다. 또한, 예를 들어 메모리 셀(MC)은 도 25의 (G)에 도시된 메모리 셀(1477)과 같이, 배선(WBL)과 배선(RBL)을 하나의 배선(BIL)으로 합친 구성이어도 좋다.
상기 실시형태에 나타낸 반도체 장치를 메모리 셀(1474) 등에 사용하는 경우, 트랜지스터(M2)로서 트랜지스터(200)를 사용하고, 트랜지스터(M3)로서 트랜지스터(300)를 사용하고, 용량 소자(CB)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M2)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M2)의 누설 전류를 매우 낮게 할 수 있다. 이로써, 기록한 데이터가 트랜지스터(M2)에 의하여 장시간 유지될 수 있기 때문에, 메모리 셀의 리프레시의 빈도를 적게 할 수 있다. 또한, 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한, 누설 전류가 매우 낮기 때문에, 메모리 셀(1474)에 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다. 메모리 셀(1475 내지 1477)도 마찬가지이다.
또한, 트랜지스터(M3)는 채널 형성 영역에 실리콘을 가지는 트랜지스터(이하, Si 트랜지스터라고 부르는 경우가 있음)이어도 좋다. Si 트랜지스터의 도전형은 n채널형으로 하여도 좋고, p채널형으로 하여도 좋다. Si 트랜지스터는 OS 트랜지스터보다 전계 효과 이동도가 높아지는 경우가 있다. 따라서, 판독 트랜지스터로서 기능하는 트랜지스터(M3)로서 Si 트랜지스터를 사용하여도 좋다. 또한, 트랜지스터(M3)에 Si 트랜지스터를 사용함으로써, 트랜지스터(M3) 위에 적층하여 트랜지스터(M2)를 제공할 수 있기 때문에, 메모리 셀의 점유 면적을 저감시켜, 기억 장치의 고집적화를 도모할 수 있다.
또한, 트랜지스터(M3)는 OS 트랜지스터이어도 좋다. 트랜지스터(M2, M3)에 OS 트랜지스터를 사용한 경우, 메모리 셀 어레이(1470)에 n형 트랜지스터만을 사용하여 회로를 구성할 수 있다.
또한, 도 25의 (H)에 3 트랜지스터 1 용량 소자의 게인 셀형 메모리 셀의 일례를 나타내었다. 도 25의 (H)에 도시된 메모리 셀(1478)은 트랜지스터(M4 내지 M6) 및 용량 소자(CC)를 가진다. 용량 소자(CC)는 적절히 제공된다. 메모리 셀(1478)은 배선(BIL, RWL, WWL, BGL, 및 GNDL)에 전기적으로 접속되어 있다. 배선(GNDL)은 저레벨 전위를 공급하는 배선이다. 또한, 메모리 셀(1478)을 배선(BIL) 대신에 배선(RBL, WBL)에 전기적으로 접속되어도 좋다.
트랜지스터(M4)는 백 게이트를 가지는 OS 트랜지스터이고, 백 게이트는 배선(BGL)에 전기적으로 접속되어 있다. 또한, 트랜지스터(M4)의 백 게이트와 게이트를 서로 전기적으로 접속시켜도 좋다. 또는, 트랜지스터(M4)는 백 게이트를 가지지 않아도 된다.
또한, 트랜지스터(M5, M6)는 각각, n채널형 Si 트랜지스터 또는 p채널형 Si 트랜지스터이어도 좋다. 또는, 트랜지스터(M4 내지 M6)가 OS 트랜지스터이어도 좋고, 이 경우, 메모리 셀 어레이(1470)에 n형 트랜지스터만을 사용하여 회로를 구성할 수 있다.
상기 실시형태에 나타낸 반도체 장치를 메모리 셀(1478)에 사용하는 경우, 트랜지스터(M4)로서 트랜지스터(200)를 사용하고, 트랜지스터(M5, M6)로서 트랜지스터(300)를 사용하고, 용량 소자(CC)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M4)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M4)의 누설 전류를 매우 낮게 할 수 있다.
또한, 본 실시형태에 나타낸 주변 회로(1411) 및 메모리 셀 어레이(1470) 등의 구성은 상기에 한정되지 않는다. 이들 회로 및 상기 회로에 접속되는 배선, 회로 소자 등의 배치 또는 기능은 필요에 따라 변경, 삭제, 또는 추가하여도 좋다.
본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태 및 다른 실시예에 나타내는 구성, 구조, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 도 26을 사용하여 본 발명의 반도체 장치가 실장된 칩(1200)의 일례를 설명한다. 칩(1200)에는 복수의 회로(시스템)가 실장되어 있다. 이와 같이, 복수의 회로(시스템)를 하나의 칩으로 집적하는 기술을 시스템 온 칩(System on Chip: SoC)이라고 부르는 경우가 있다.
도 26의 (A)에 도시된 바와 같이, 칩(1200)은 CPU(Central Processing Unit)(1211), GPU(Graphics Processing Unit)(1212), 하나 또는 복수의 아날로그 연산부(1213), 하나 또는 복수의 메모리 컨트롤러(1214), 하나 또는 복수의 인터페이스(1215), 하나 또는 복수의 네트워크 회로(1216) 등을 가진다.
칩(1200)에는 범프(도시하지 않았음)가 제공되고, 도 26의 (B)에 도시된 바와 같이, 인쇄 기판(Printed Circuit Board: PCB)(1201)의 제 1 면과 접속된다. 또한, PCB(1201)의 제 1 면의 뒷면에는 복수의 범프(1202)가 제공되어 있고, 마더보드(1203)와 접속된다.
마더보드(1203)에는 DRAM(1221), 플래시 메모리(1222) 등의 기억 장치가 제공되어 있어도 좋다. 예를 들어, DRAM(1221)에 앞의 실시형태에 나타낸 DOSRAM을 사용할 수 있다. 또한, 예를 들어 플래시 메모리(1222)에 앞의 실시형태에 나타낸 NOSRAM을 사용할 수 있다.
CPU(1211)는 복수의 CPU 코어를 가지는 것이 바람직하다. 또한, GPU(1212)는 복수의 GPU 코어를 가지는 것이 바람직하다. 또한, CPU(1211) 및 GPU(1212)는 각각 일시적으로 데이터를 저장하는 메모리를 가져도 좋다. 또는, CPU(1211) 및 GPU(1212)에 공통되는 메모리가 칩(1200)에 제공되어 있어도 좋다. 상기 메모리에는 상술한 NOSRAM이나 DOSRAM을 사용할 수 있다. 또한, GPU(1212)는 다수의 데이터의 병렬 계산에 적합하고, 화상 처리나 적화 연산에 사용할 수 있다. GPU(1212)에 본 발명의 산화물 반도체를 사용한 화상 처리 회로나 적화 연산 회로를 제공함으로써, 화상 처리 및 적화 연산을 저소비 전력으로 실행할 수 있게 된다.
또한, CPU(1211) 및 GPU(1212)가 동일 칩에 제공되어 있음으로써, CPU(1211) 및 GPU(1212) 간의 배선을 짧게 할 수 있어, CPU(1211)로부터 GPU(1212)로의 데이터 전송, CPU(1211) 및 GPU(1212)가 가지는 메모리 간의 데이터 전송, 및 GPU(1212)에서의 연산 후의 GPU(1212)로부터 CPU(1211)로의 연산 결과의 전송을 고속으로 수행할 수 있다.
아날로그 연산부(1213)는 A/D(아날로그/디지털) 변환 회로 및 D/A(디지털/아날로그) 변환 회로 중 한쪽 또는 양쪽을 가진다. 또한, 아날로그 연산부(1213)에 상기 적화 연산 회로를 제공하여도 좋다.
메모리 컨트롤러(1214)는 DRAM(1221)의 컨트롤러로서 기능하는 회로 및 플래시 메모리(1222)의 인터페이스로서 기능하는 회로를 가진다.
인터페이스(1215)는 표시 장치, 스피커, 마이크로폰, 카메라, 컨트롤러 등의 외부 접속 기기에 대한 인터페이스 회로를 가진다. 컨트롤러란, 마우스, 키보드, 게임용 컨트롤러 등을 포함한다. 이와 같은 인터페이스로서, USB(Universal Serial Bus), HDMI(등록 상표)(High-Definition Multimedia Interface) 등을 사용할 수 있다.
네트워크 회로(1216)는 LAN(Local Area Network) 등의 네트워크 회로를 가진다. 또한, 네트워크 보안용 회로를 가져도 좋다.
칩(1200)에는 상기 회로(시스템)를 동일한 제조 프로세스로 형성할 수 있다. 그러므로, 칩(1200)에 필요한 회로의 개수가 증가하여도 제조 프로세스를 증가시킬 필요 없이 칩(1200)을 낮은 비용으로 제작할 수 있다.
GPU(1212)를 가지는 칩(1200)이 제공된 PCB(1201), DRAM(1221), 및 플래시 메모리(1222)가 제공된 마더보드(1203)는 GPU 모듈(1204)이라고 부를 수 있다.
GPU 모듈(1204)은 SoC 기술을 사용한 칩(1200)을 가지기 때문에, 그 크기를 작게 할 수 있다. 또한, 화상 처리 능력이 우수하기 때문에, 스마트폰, 태블릿 단말, 랩톱 PC, 휴대용(들고 다닐 수 있는) 게임기 등의 휴대형 전자 기기에 사용하는 것이 적합하다. 또한, GPU(1212)를 사용한 적화 연산 회로에 의하여, 심층 신경망(DNN), 컨볼루셔널 신경망(CNN), 순환 신경망(RNN), 자기 부호화기, 심층 볼츠만 머신(DBM), 심층 신뢰 네트워크(DBN) 등의 연산을 실행할 수 있기 때문에, 칩(1200)을 AI 칩으로서, 또는 GPU 모듈(1204)을 AI 시스템 모듈로서 사용할 수 있다.
본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태 및 다른 실시예에 나타내는 구성, 구조, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 상술한 실시형태에 나타내는 반도체 장치를 사용한 기억 장치의 응용예에 대하여 설명한다. 상술한 실시형태에 나타내는 반도체 장치는, 예를 들어 각종 전자 기기(예를 들어, 정보 단말기, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 카메라(비디오 카메라도 포함함), 녹화 재생 장치, 내비게이션 시스템 등)의 기억 장치에 적용할 수 있다. 또한, 여기서, 컴퓨터란, 태블릿형 컴퓨터나, 노트북형 컴퓨터나, 데스크톱형 컴퓨터 외에, 서버 시스템과 같은 대형의 컴퓨터를 포함하는 것이다. 또는, 상술한 실시형태에 나타내는 반도체 장치는, 메모리 카드(예를 들어, SD 카드), USB 메모리, SSD(solid state drive) 등의 각종의 리무버블 기억 장치에 적용된다. 도 27에 리무버블 기억 장치의 몇 가지 구성예를 모식적으로 도시하였다. 예를 들어, 상술한 실시형태에 나타내는 반도체 장치는 패키징된 메모리 칩으로 가공되고, 다양한 기억 장치, 리무버블 메모리에 사용된다.
도 27의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103), 및 기판(1104)을 가진다. 기판(1104)은 하우징(1101)에 수납되어 있다. 예를 들어, 기판(1104)에는 메모리 칩(1105), 컨트롤러 칩(1106)이 장착되어 있다. 기판(1104)의 메모리 칩(1105) 등에 상술한 실시형태에 나타낸 반도체 장치를 제공할 수 있다.
도 27의 (B)는 SD 카드의 외관의 모식도이고, 도 27의 (C)는 SD 카드의 내부 구조의 모식도이다. SD 카드(1110)는 하우징(1111), 커넥터(1112), 및 기판(1113)을 가진다. 기판(1113)은 하우징(1111)에 수납되어 있다. 예를 들어, 기판(1113)에는 메모리 칩(1114), 컨트롤러 칩(1115)이 장착되어 있다. 기판(1113)의 뒷면 측에도 메모리 칩(1114)을 제공함으로써, SD 카드(1110)의 용량을 증가시킬 수 있다. 또한, 무선 통신 기능을 구비한 무선 칩을 기판(1113)에 제공하여도 좋다. 이로써, 호스트 장치와 SD 카드(1110) 사이의 무선 통신에 의하여 메모리 칩(1114)의 데이터의 판독, 기록이 가능하게 된다. 기판(1113)의 메모리 칩(1114) 등에 상술한 실시형태에 나타내는 반도체 장치를 제공할 수 있다.
도 27의 (D)는 SSD의 외관의 모식도이고, 도 27의 (E)는 SSD의 내부 구조의 모식도이다. SSD(1150)는 하우징(1151), 커넥터(1152), 및 기판(1153)을 가진다. 기판(1153)은 하우징(1151)에 수납되어 있다. 예를 들어, 기판(1153)에는 메모리 칩(1154), 메모리 칩(1155), 컨트롤러 칩(1156)이 장착되어 있다. 메모리 칩(1155)은 컨트롤러 칩(1156)의 워크 메모리이고, 예를 들어 DOSRAM 칩을 사용하면 좋다. 기판(1153)의 뒷면 측에도 메모리 칩(1154)을 제공함으로써, SSD(1150)의 용량을 증가시킬 수 있다. 기판(1153)의 메모리 칩(1154) 등에 상술한 실시형태에 나타내는 반도체 장치를 제공할 수 있다.
본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태 및 다른 실시예에 나타내는 구성, 구조, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치에 적용할 수 있는 전자 기기의 구체적인 예에 대하여 도 28을 사용하여 설명한다.
더 구체적으로는, 본 발명의 일 형태에 따른 반도체 장치는 CPU나 GPU 등의 프로세서 또는 칩에 사용할 수 있다. 도 28에 본 발명의 일 형태에 따른 CPU나 GPU 등의 프로세서 또는 칩을 가지는 전자 기기의 구체적인 예를 도시하였다.
<전자 기기·시스템>
본 발명의 일 형태에 따른 GPU 또는 칩은 다양한 전자 기기에 탑재할 수 있다. 전자 기기의 예로서는 예를 들어 텔레비전 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파칭코기 등의 대형 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등을 들 수 있다. 또한, 본 발명의 일 형태에 따른 집적 회로 또는 칩을 전자 기기에 제공함으로써, 전자 기기에 인공 지능을 탑재할 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등을 표시할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 가지는 경우, 안테나를 비접촉 전력 전송(傳送)에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록되는 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다. 도 28에 전자 기기의 예를 도시하였다.
[휴대 전화]
도 28의 (A)에는 정보 단말기의 일종인 휴대 전화(스마트폰)가 도시되어 있다. 정보 단말기(5500)는 하우징(5510)과 표시부(5511)를 가지고, 입력용 인터페이스로서 터치 패널이 표시부(5511)에 구비되고, 버튼이 하우징(5510)에 구비된다.
정보 단말기(5500)는, 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 회화를 인식하고 그 회화 내용을 표시부(5511)에 표시하는 애플리케이션, 표시부(5511)에 포함된 터치 패널에 대하여 사용자가 입력한 문자, 도형 등을 인식하고 표시부(5511)에 표시하는 애플리케이션, 지문이나 성문 등의 생체 인증을 수행하는 애플리케이션 등이 있다.
[정보 단말기 1]
도 28의 (B)에는 데스크톱형 정보 단말기(5300)가 도시되어 있다. 데스크톱형 정보 단말기(5300)는 정보 단말기의 본체(5301)와 디스플레이(5302)와 키보드(5303)를 가진다.
데스크톱형 정보 단말기(5300)는 상술한 정보 단말기(5500)와 마찬가지로, 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는, 예를 들어 설계 지원 소프트웨어, 문장 첨삭 소프트웨어, 식단 자동 생성 소프트웨어 등이 있다. 또한 데스크톱형 정보 단말기(5300)를 사용함으로써 신규 인공 지능을 개발할 수 있다.
또한, 위에서는 전자 기기로서 스마트폰, 및 데스크톱용 정보 단말기를 예로 들어, 각각 도 28의 (A), (B)에 도시하였지만, 스마트폰 및 데스크톱용 정보 단말기 이외의 정보 단말기를 적용할 수 있다. 스마트폰 및 데스크톱용 정보 단말기 이외의 정보 단말기로서는 예를 들어 PDA(Personal Digital Assistant), 노트북형 정보 단말기, 워크스테이션 등을 들 수 있다.
[전자 제품]
도 28의 (C)는 전자 제품의 일례인 전기 냉동 냉장고(5800)를 도시한 것이다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 문(5802), 냉동실용 문(5803) 등을 가진다.
전기 냉동 냉장고(5800)에 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 가지는 전기 냉동 냉장고(5800)를 실현할 수 있다. 인공 지능을 이용함으로써, 전기 냉동 냉장고(5800)는 전기 냉동 냉장고(5800)에 저장되어 있는 식재료, 그 식재료의 소비 기한 등을 바탕으로 식단을 자동 생성하는 기능이나, 전기 냉동 냉장고(5800)에 저장되어 있는 식재료에 적합한 온도로 자동적으로 조절하는 기능 등을 가질 수 있다.
본 일례에서는, 전자 제품으로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는 예를 들어 청소기, 전자 레인지, 전자 오븐, 밥솥, 온수기, IH 조리기, 워터 서버, 에어컨디셔너를 포함한 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등을 들 수 있다.
[게임기]
도 28의 (D)는 게임기의 일례인 휴대용 게임기(5200)를 나타낸 것이다. 휴대용 게임기는 하우징(5201), 표시부(5202), 버튼(5203) 등을 가진다.
휴대용 게임기(5200)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 저소비 전력의 휴대용 게임기(5200)를 실현할 수 있다. 또한 소비 전력이 낮으므로, 회로로부터의 발열을 저감시킬 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
또한, 휴대용 게임기(5200)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 인공 지능을 가지는 휴대용 게임기(5200)를 실현할 수 있다.
원래, 게임의 진행, 게임 상에 등장하는 생물의 언동, 게임 상에서 발생하는 현상 등의 표현은 그 게임이 가지는 프로그램에 의하여 정해져 있지만, 휴대용 게임기(5200)에 인공 지능을 적용함으로써, 게임의 프로그램에 한정되지 않는 표현이 가능하게 된다. 예를 들어, 플레이어가 질문하는 내용, 게임의 진행 상황, 시각, 게임 상에 등장하는 인물의 언동이 변화되는 등의 표현을 할 수 있게 된다.
또한, 휴대용 게임기(5200)로 복수의 플레이어가 필요한 게임을 하는 경우, 인공 지능에 의하여 의인적으로 게임 플레이어를 구성할 수 있기 때문에, 대전 상대를 인공 지능에 의한 게임 플레이어로 함으로써, 혼자서도 게임을 할 수 있다.
도 28의 (D)에서는 게임기의 일례로서 휴대용 게임기를 도시하였지만, 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기는 이에 한정되지 않는다. 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기로서는, 예를 들어 가정용 거치형 게임기, 오락 시설(게임 센터, 놀이공원 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등을 들 수 있다.
[이동체]
본 발명의 일 형태의 GPU 또는 칩은 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 28의 (E1)은 이동체의 일례인 자동차(5700)를 도시한 것이고, 도 28의 (E2)는 자동차 실내의 앞유리 주변을 도시한 것이다. 도 28의 (E2)에서는 대시 보드에 장착된 표시 패널(5701), 표시 패널(5702), 표시 패널(5703) 외에, 필러에 장착된 표시 패널(5704)을 도시하였다.
표시 패널(5701) 내지 표시 패널(5703)은, 속도계, 회전 속도계, 주행 거리, 연료계, 기어 상태, 에어컨디셔너의 설정 등을 표시함으로써, 다양한 정보를 제공할 수 있다. 또한 표시 패널에 표시되는 표시 항목이나 레이아웃 등은 사용자의 취향에 따라 적절히 변경할 수 있기 때문에, 디자인성을 높일 수 있다. 표시 패널(5701) 내지 표시 패널(5703)은 조명 장치로서 사용할 수도 있다.
표시 패널(5704)에는 자동차(5700)에 제공된 촬상 장치(도시하지 않았음)로부터의 영상을 표시함으로써, 필러로 차단된 시계(사각)를 보완할 수 있다. 즉, 자동차(5700) 외측에 제공된 촬상 장치로부터의 화상을 표시함으로써 사각을 보완하여 안전성을 높일 수 있다. 또한 보이지 않는 부분을 보완하는 영상을 표시함으로써 더 자연스럽고 위화감 없이 안전을 확인할 수 있다. 표시 패널(5704)은 조명 장치로서 사용할 수도 있다.
본 발명의 일 형태의 GPU 또는 칩은 인공 지능의 구성 요소로서 적용할 수 있기 때문에, 예를 들어 상기 칩을 자동차(5700)의 자동 운전 시스템에 사용할 수 있다. 또한, 상기 칩을 도로 안내, 위험 예측 등을 수행하는 시스템에 사용할 수 있다. 표시 패널(5701) 내지 표시 패널(5704)은 도로 안내, 위험 예측 등의 정보를 표시하는 구성으로 하여도 좋다.
또한, 상기에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어, 이동체로서는, 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등을 들 수도 있고, 이들 이동체에 본 발명의 일 형태의 칩을 적용하여 인공 지능을 이용한 시스템을 부여할 수 있다.
[방송 시스템]
본 발명의 일 형태의 GPU 또는 칩은 방송 시스템에 적용할 수 있다.
도 28의 (F)는 방송 시스템에서의 데이터 전송을 모식적으로 도시한 것이다. 구체적으로는, 도 28의 (F)는 방송국(5680)으로부터 송신된 전파(방송 신호)가 각 가정의 텔레비전 수신 장치(TV(5600))에 도달할 때까지의 경로를 나타낸 것이다. TV(5600)는 수신 장치를 구비하고(도시하지 않았음), 안테나(5650)에서 수신된 방송 신호는 상기 수신 장치를 통하여 TV(5600)로 송신된다.
도 28의 (F)에서는, 안테나(5650)를 UHF(Ultra High Frequency) 안테나로 도시하였지만, 안테나(5650)로서는 BS·110°CS 안테나, CS 안테나 등도 적용할 수 있다.
전파(5675A), 전파(5675B)는 지상파 방송용의 방송 신호이고, 전파탑(5670)은 수신한 전파(5675A)를 증폭시키고, 전파(5675B)의 송신을 수행한다. 각 가정에서는 안테나(5650)에서 전파(5675B)를 수신함으로써 TV(5600)에서 지상파 TV 방송을 시청할 수 있다. 또한, 방송 시스템은 도 28의 (F)에 도시된 지상파 방송에 한정되지 않고, 인공 위성을 사용한 위성 방송, 광 회선에 의한 데이터 방송 등으로 하여도 좋다.
상술한 방송 시스템은, 본 발명의 일 형태의 칩을 적용하여 인공 지능을 이용한 방송 시스템으로 하여도 좋다. 방송국(5680)에서 각 가정의 TV(5600)로 방송 데이터를 송신할 때, 인코더에 의하여 방송 데이터의 압축이 수행되고, 안테나(5650)가 상기 방송 데이터를 수신하였을 때, TV(5600)에 포함되는 수신 장치의 디코더에 의하여 상기 방송 데이터의 복원이 수행된다. 인공 지능을 이용함으로써 예를 들어 인코더의 압축 방법 중 하나인 움직임 보상 예측에서, 표시 화상에 포함되는 표시 패턴의 인식을 수행할 수 있다. 또한 인공 지능을 이용한 프레임 내 예측 등을 수행할 수도 있다. 또한 예를 들어 해상도가 낮은 방송 데이터를 수신하고, 해상도가 높은 TV(5600)에서 상기 방송 데이터의 표시를 수행할 때, 디코더에 의한 방송 데이터의 복원에서, 업 컨버트 등의 화상 보간 처리를 수행할 수 있다.
상술한 인공 지능을 이용한 방송 시스템은 방송 데이터의 양이 증대되는 초고정세(超高精細) 텔레비전(UHDTV: 4K, 8K) 방송에 적합하다.
또한 TV(5600)에 대한 인공 지능의 응용으로서는 예를 들어 TV(5600)에 인공 지능을 가지는 녹화 장치를 제공하여도 좋다. 이와 같은 구성으로 함으로써, 사용자의 취향을 인공 지능에 학습시킴으로써, 사용자의 취향에 맞춘 프로그램을 자동적으로 상기 녹화 장치에 녹화할 수 있다.
본 실시형태에서 설명한 전자 기기, 그 전자 기기의 기능, 인공 지능의 응용예, 그 효과 등은 다른 전자 기기에 관한 기재와 적절히 조합할 수 있다.
본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태 및 다른 실시예에 나타내는 구성, 구조, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는, 도 29에 도시된 구조를 가지는 시료 1A, 시료 1B, 및 시료 1C를 제작하여, 이들 시료에 대하여 분석한 결과에 대하여 설명한다.
도 29에 도시된 구조는 실리콘 기판(10)과, 실리콘 기판(10) 위의 산화 실리콘막(12)과, 산화 실리콘막(12) 위의 산화질화 실리콘막(14)과, 산화질화 실리콘막(14) 위의 산화질화 실리콘막(18)과, 산화질화 실리콘막(18) 위의 산화질화 실리콘막(20)을 가진다. 여기서, 산화질화 실리콘막(14)은 산화질화 실리콘막(18)과의 계면 근방에 질화 영역(16)이 형성된다. 또한, 산화질화 실리콘막(20)은 중수소 D를 포함한다. 또한, 시료 1A에서는 질화 영역(16)이 형성되지 않는다. 또한, 시료 1B와 시료 1C에서는 질화 영역(16)이 형성되지만, 질화 영역(16)의 형성 방법이 상이하다.
우선, 시료 1A, 시료 1B, 및 시료 1C의 제작 방법에 대하여 설명한다.
우선, 시료 1A, 시료 1B, 및 시료 1C에 있어서, 실리콘 기판(10)을 열 산화시키고, 실리콘 기판(10) 표면에 막 두께 100nm를 목표로 산화 실리콘막(12)을 형성하였다.
다음으로, 시료 1A, 시료 1B, 및 시료 1C에, PECVD법을 사용하여 막 두께 150nm를 목표로 산화질화 실리콘막(14)을 성막하였다. 성막 가스로서 SiH4 가스 5sccm 및 N2O 가스 1000sccm를 사용하고, 성막 압력을 133.3Pa로 하고, 성막 전력을 45W(13.56MHz)로 하고, 기판 온도를 325℃로 하고, 전극 간 거리를 20mm로 하였다.
다음으로, 마이크로파 처리 장치를 사용하여 시료 1B 및 시료 1C에 마이크로파 처리를 수행하였다. 마이크로파 처리는 처리 가스로서 Ar 가스 1000sccm 및 N2 가스 200sccm를 사용하고, 압력을 12Pa로 하고, 전력을 1200W로 하고, 처리 온도를 400℃로 하였다. 여기서, 시료 1B의 처리 시간은 300초로 하고, 시료 1C의 처리 시간은 1800초로 하였다. 이로써, 시료 1B 및 시료 1C의 산화질화 실리콘막(14)의 표면 근방에 질화 영역(16)이 형성된다. 또한, 시료 1A에 대해서는 마이크로파 처리를 수행하지 않았기 때문에, 질화 영역(16)은 형성되지 않는다.
다음으로, 시료 1A, 시료 1B, 및 시료 1C에 산화질화 실리콘막(14)과 같은 성막 조건으로, 막 두께 50nm를 목표로 산화질화 실리콘막(18)을 성막하였다.
다음으로, 시료 1A, 시료 1B, 및 시료 1C에, PECVD법을 사용하여 막 두께 50nm를 목표로 산화질화 실리콘막(20)을 성막하였다. 성막 가스로서 SiH4 가스 2sccm, N2O 가스 800sccm, 및 D2 희석 가스 200sccm를 사용하고, 성막 압력을 200Pa로 하고, 성막 전력을 150W(60MHz)로 하고, 기판 온도를 160℃로 하고, 전극 간 거리를 35mm로 하였다. 또한, D2 희석 가스는 Ar 가스를 바탕으로 D2 가스가 5%로 희석된 가스이다.
제작한 시료 1A 내지 1C에 대하여, Hitachi High-Technologies Corporation 제조 'HD-2700'을 사용하여, 가속 전압을 200kV로 하여, 단면 STEM상의 촬영과, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)에 의한 분석을 수행하였다.
시료 1A 내지 시료 1C의 산화질화 실리콘막(14)과 산화질화 실리콘막(18)의 계면 근방의 단면 STEM상을 도 30의 (A) 내지 (C)에 나타내었다. 도 30의 (A)에 도시된 바와 같이, 마이크로파 처리를 수행하지 않은 시료 1A의 산화질화 실리콘막(14)의 계면 근방에는 질화 영역(16)이 관찰되지 않았다. 반대로, 도 30의 (B), (C)에 도시된 바와 같이, 마이크로파 처리를 수행한 시료 1B 및 시료 1C의 산화질화 실리콘막(14)의 계면 근방에는 질화 영역(16)이 관찰되었다. 시료 1B에서는 질화 영역(16)의 두께는 1.7nm 정도이고, 시료 1C에서는 질화 영역(16)의 두께는 1.8nm 정도이었다. 즉, 마이크로파 처리의 시간과 상관없이, 질화 영역(16)의 두께는 같은 정도이었다.
다음으로, 시료 1A의 산화질화 실리콘막(14)(1A-14), 시료 1B의 질화 영역(1B-16), 시료 1B의 산화질화 실리콘막(14)(1B-14), 시료 1C의 질화 영역(1C-16), 및 시료 1C의 산화질화 실리콘막(14)(1C-14)의 EDX 분석의 결과를 도 31에 나타내었다. 도 31은 질소의 정량값[atomic%]을 나타내는 막대 그래프이다.
시료 1B 및 시료 1C에서, 질화 영역(16)의 질소 농도는 산화질화 실리콘막(14)보다 높아, 마이크로파 처리로 산화질화 실리콘막(14)의 표면이 질화되어 있다는 것을 알 수 있다. 이 경향은 마이크로파 처리 시간이 긴 시료 1C에서, 시료 1B보다 현저하다.
다음으로, 시료 1A 내지 시료 1C와 같은 구조를 가지고, 또한 질소 분위기하에서 400℃, 1시간의 열처리를 수행한 시료 1D 내지 시료 1F를 제작하였다.
이와 같이 제작한 시료 1A 내지 시료 1F에 대하여, SIMS 분석을 수행하고, 산화질화 실리콘막(20)에 포함된 중수소 D의 확산 상태를 조사하였다. 도 32의 (A)에 시료 1A 및 시료 1D의 중수소 D의 농도[atoms/cm3]를 나타내고, 도 32의 (B)에 시료 1B 및 시료 1E의 중수소 D의 농도[atoms/cm3]를 나타내고, 도 32의 (C)에 시료 1C 및 시료 1F의 중수소 D의 농도[atoms/cm3]를 나타내었다. 또한, 시료 1A 내지 시료 1F는 SIMS 분석을 실리콘 기판(10) 측으로부터 측정되고, 산화질화 실리콘막(20) 위에 접착제가 형성되어 있다. 또한, 도 32의 (A) 내지 (C)에 나타낸 SIMS 그래프의 파선은 측정 하한을 나타낸 것이다. 또한, 정량층은 산화질화 실리콘막(14), 산화질화 실리콘막(18), 및 산화질화 실리콘막(20)이다.
도 32의 (A)에 도시된 바와 같이, 시료 1A 및 시료 1D에서는 중수소 D가 산화질화 실리콘막(14)까지 확산되어 있고, 특히 열처리를 수행한 시료 1D에서는 현저하다. 반대로, 도 32의 (B), (C)에 도시된 바와 같이, 시료 1B, 시료 1C, 시료 1E, 및 시료 1F에서는 산화질화 실리콘막(18)과 산화질화 실리콘막(14)의 계면, 즉 질화 영역(16)에서, 중수소 D의 농도가 현저히 저감되어 있다. 즉, 이들 시료에 있어서, 산화질화 실리콘막(20)에 포함된 중수소 D가 질화 영역(16)으로 블록되어 있는 것을 알 수 있다.
상술한 바와 같이, 산화질화 실리콘막에 마이크로파 처리로 질화 영역을 형성함으로써, 수소에 대하여 배리어성을 가지는 층을 형성할 수 있다. 이와 같은 층을 상기 실시형태에 나타낸 바와 같이 사용함으로써, 산화물 반도체로 확산되는 수소를 저감할 수 있다. 이와 같이, 수소 등의 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 노멀리 오프 특성으로 할 수 있어, 안정된 전기 특성을 가지면서, 신뢰성을 향상시킬 수 있다.
(실시예 2)
본 실시예에서는, 실리콘 기판 위에 성막한 질화 탄탈럼막에 각 질소를 포함하는 분위기에서 마이크로파 처리를 수행한 시료 2A 내지 시료 2I에 대하여 저항률을 측정한 결과에 대하여 설명한다.
우선, 시료 2A 내지 시료 2I의 제작 방법에 대하여 설명한다.
우선, 시료 2A 내지 시료 2I에 있어서, 실리콘 기판을 열 산화시키고, 상기 실리콘 기판의 표면에 막 두께 100nm를 목표로 산화 실리콘막을 형성하였다.
다음으로, 시료 2A 내지 시료 2I에, DC 스퍼터링법을 사용하여 막 두께 20nm를 목표로 질화 탄탈럼막을 성막하였다. 질화 탄탈럼막의 성막에서는, 탄탈럼 타깃을 사용하고, 성막 가스로서 아르곤 가스 50sccm, 질소 가스 10sccm를 사용하고, 성막 압력을 0.6Pa로 하고, 성막 전력을 1000W로 하고, 기판 온도를 실온으로 하고, 타깃-기판 간 거리를 60mm로 하였다.
다음으로, 마이크로파 처리 장치를 사용하여 시료 2B 내지 시료 2I에 마이크로파 처리를 수행하였다. 마이크로파 처리는 처리 가스로서 Ar 가스 1000sccm 및 N2 가스 200sccm를 사용하고, 전력을 1200W로 하고, 처리 온도를 400℃로 하였다. 여기서, 시료 2B 내지 시료 2I의 마이크로파 처리의 압력과 처리 시간은 이하의 표 1에 나타낸 조건으로 하였다.
[표 1]
Figure pct00001
제작한 시료 2A 내지 시료 2I에 대하여, 질화 탄탈럼막의 시트 저항 측정을 수행한 결과를 도 33의 (A), (B)에 도시하였다. 도 33의 (A)는 처리 시간을 5분으로 고정하여 상이한 압력 조건의 시료 2A 내지 시료 2F를 비교한 그래프이고, 도 33의 (B)는 압력을 12Pa로 고정하여 상이한 처리 시간 조건의 시료 2A, 2G, 2B, 2H, 2I를 비교한 그래프이다. 도 33의 (A), (B) 모두 세로축을 저항률[Ωcm]로 하였다. 또한, 도 33의 (A), (B) 모두 2.0×10- 3Ωcm에 점선을 그었는데, 이는 상기 실시형태에 나타내는 트랜지스터에서 소스 전극 및 드레인 전극의 저항률의 목표치에 해당하는 값이다.
도 33의 (A)에 도시된 바와 같이, 마이크로파 처리를 수행한 시료 2B 내지 시료 2F에서는 마이크로파 처리를 수행하지 않은 시료 2A에 비하여 약간의 저항률의 증가를 보였지만, 거의 같은 정도의 저항률이었다. 또한, 시료 2B 내지 시료 2F에서 저항률의 마이크로파 처리의 압력 의존성은 보이지 않았다.
도 33의 (B)에 도시된 바와 같이, 마이크로파 처리를 수행한 시료 2G, 2B, 2H, 2I에서는 저항률이 처리 시간에 따라 커지는 경향이 보였다. 그러나, 시료 2G, 2B, 2H, 2I의 저항률은 2.0×10- 3Ωcm에 대하여 충분히 낮았다.
이와 같이, 산화질화 실리콘막에 질화 영역을 형성할 때, 소스 전극 및 드레인 전극이 마이크로파 처리에 노출되어도, 소스 전극 및 드레인 전극에 사용되는 질화 탄탈럼은 저항률이 크게 증가하지 않는다는 것이 나타났다. 이와 같은 도전막을 소스 전극 및 드레인 전극에 사용함으로써, 산화질화 실리콘막에 질화 영역을 형성한 후에 소스 전극 및 드레인 전극에 특별한 후처리를 수행할 필요가 없기 때문에, 반도체 장치의 생산성의 향상을 도모할 수 있다.
(실시예 3)
본 실시예에서는, 실시예 1에 있어서 도 29에 도시된 구조를 가지는 시료 3A 내지 시료 3H를 제작하여, 이들 시료에 대하여 분석한 결과에 대하여 설명한다. 시료 3A 내지 시료 3H는 시료 1A 내지 시료 1F와 질화 영역(16)의 형성 조건이 상이하다.
실시예 1과 마찬가지로, 도 29에 도시된 구조는 실리콘 기판(10)과, 실리콘 기판(10) 위의 산화 실리콘막(12)과, 산화 실리콘막(12) 위의 산화질화 실리콘막(14)과, 산화질화 실리콘막(14) 위의 산화질화 실리콘막(18)과, 산화질화 실리콘막(18) 위의 산화질화 실리콘막(20)을 가진다. 여기서, 산화질화 실리콘막(14)은 산화질화 실리콘막(18)과의 계면 근방에 질화 영역(16)이 형성된다. 또한, 산화질화 실리콘막(20)은 중수소 D를 포함한다. 또한, 시료 3A 및 시료 3E에서는 질화 영역(16)이 형성되지 않는다. 또한, 시료 3B, 시료 3C, 시료 3D, 시료 3F, 시료 3G, 및 시료 3H에서는 질화 영역(16)이 형성되지만, 질화 영역(16)의 형성 조건이 상이하다.
우선, 시료 3A 내지 시료 3H의 제작 방법에 대하여 설명한다.
우선, 시료 3A 내지 시료 3H에 있어서, 실리콘 기판(10)을 열 산화시키고, 실리콘 기판(10) 표면에 막 두께 100nm를 목표로 산화 실리콘막(12)을 형성하였다.
다음으로, 시료 3A 내지 시료 3H에, PECVD법을 사용하여 막 두께 150nm를 목표로 산화질화 실리콘막(14)을 성막하였다. 성막 가스로서 SiH4 가스 5sccm 및 N2O 가스 1000sccm를 사용하고, 성막 압력을 133.3Pa로 하고, 성막 전력을 45W(13.56MHz)로 하고, 기판 온도를 325℃로 하고, 전극 간 거리를 20mm로 하였다.
다음으로, 마이크로파 처리 장치를 사용하여 시료 3B, 시료 3C, 시료 3D, 시료 3F, 시료 3G, 및 시료 3H에 마이크로파 처리를 수행하였다. 마이크로파 처리는, 처리 가스로서 Ar 가스 1000sccm 및 N2 가스 200sccm를 사용하고, 전력을 1200W로 하고, 처리 온도를 400℃로 하고, 처리 시간을 300초로 하였다. 여기서, 시료 3B 및 시료 3F의 압력을 12Pa로 하고, 시료 3C 및 시료 3G의 압력을 60Pa로 하고, 시료 3D 및 시료 3H의 압력을 400Pa로 하였다. 이로써, 시료 3B, 시료 3C, 시료 3D, 시료 3F, 시료 3G, 및 시료 3H의 산화질화 실리콘막(14)의 표면 근방에 질화 영역(16)이 형성된다. 또한, 시료 3A 및 시료 3E에 대해서는 마이크로파 처리를 수행하지 않았기 때문에, 질화 영역(16)은 형성되지 않는다.
다음으로, 시료 3A 내지 시료 3H에, 산화질화 실리콘막(14)과 같은 성막 조건으로, 막 두께 50nm를 목표로 산화질화 실리콘막(18)을 성막하였다.
다음으로, 시료 3A 내지 시료 3H에, PECVD법을 사용하여 막 두께 50nm를 목표로 산화질화 실리콘막(20)을 성막하였다. 성막 가스로서 SiH4 가스 2sccm, N2O 가스 800sccm, 및 D2 희석 가스 200sccm를 사용하고, 성막 압력을 200Pa로 하고, 성막 전력을 150W(60MHz)로 하고, 기판 온도를 160℃로 하고, 전극 간 거리를 35mm로 하였다. 또한, D2 희석 가스는 Ar 가스를 바탕으로 D2 가스가 5%로 희석된 가스이다.
다음으로, 시료 3E, 시료 3F, 시료 3G, 및 시료 3H에 대하여 질소 분위기하에서 400℃, 8시간의 열처리를 하였다.
이와 같이 제작한 시료 3A 내지 시료 3H에 대하여 SIMS 분석을 수행하여, 산화질화 실리콘막(20)에 포함되는 중수소 D의 확산 상태를 조사하였다. 도 34의 (A)에 시료 3A 내지 시료 3D의 중수소 D의 농도[atoms/cm3]를 나타내고, 도 34의 (B)에 시료 3E 내지 시료 3H의 중수소 D의 농도[atoms/cm3]를 나타내었다. 또한, 시료 3A 내지 시료 3H는 SIMS 분석을 실리콘 기판(10) 측으로부터 측정하고, 산화질화 실리콘막(20) 위에 접착제가 형성되어 있다. 또한, 도 34의 (A) 및 (B)에 나타낸 SIMS 그래프의 파선은 측정 하한을 나타낸 것이다. 또한, 정량층은 산화 실리콘막(12), 산화질화 실리콘막(14), 산화질화 실리콘막(18), 및 산화질화 실리콘막(20)이다.
도 34의 (A)에 도시된 바와 같이, 고온의 열처리를 장시간 수행하지 않은 시료 3B 내지 시료 3D에서는 마이크로파 처리의 압력에 의존하지 않고, 산화질화 실리콘막(20)에 포함되는 중수소 D가 질화 영역(16)에서 블록되어 있다. 반대로, 도 34의 (B)에 도시된 바와 같이, 고온의 열처리를 장시간 수행한 시료 3F 내지 시료 3H에서는 질화 영역(16)이 형성되지 않은 시료 3E보다 산화질화 실리콘막(20)에 포함되는 중수소 D가 질화 영역(16)에서 블록되어 있지만, 수소 블록 능력에 마이크로파 처리의 압력 의존성이 보인다. 즉, 압력 60Pa의 시료 3G는 압력 400Pa의 시료 3H보다 중수소 D의 확산이 억제되어 있고, 압력 12Pa의 시료 3F는 압력 60Pa의 시료 3G보다 중수소 D의 확산이 억제되어 있다.
상술한 바와 같이, 마이크로파 처리 시의 압력을 낮추어, 산화질화 실리콘막에 질화 영역을 형성함으로써, 수소에 대한 배리어성을 향상시킬 수 있다. 이와 같은 질화 영역을 상기 실시형태에 나타낸 바와 같이 사용함으로써, 상기 반도체 장치의 제작 공정에서 고온의 열처리를 장시간 수행하여도, 산화물 반도체로 확산되는 수소를 저감할 수 있다. 이와 같이, 수소 등의 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 노멀리 오프 특성으로 할 수 있어, 안정된 전기 특성을 가지면서, 신뢰성을 향상시킬 수 있다.
(실시예 4)
본 실시예에서는, 도 35에 나타낸 구조를 가지는 시료 4A 및 시료 4B를 제작하여, 이들 시료에 대하여 분석한 결과에 대하여 설명한다.
도 35에 도시된 구조는 실리콘 기판(30)과, 실리콘 기판(30) 위의 산화 실리콘막(32)과, 산화 실리콘막(32) 위의 산화 실리콘막(34)과, 산화 실리콘막(34) 위의 질화 실리콘막(38)을 가진다. 여기서, 시료 4B에서는 산화 실리콘막(34)에서 질화 실리콘막(38)과의 계면 근방에 질화 영역(36)이 형성된다. 또한, 시료 4A에서는 질화 영역(36)이 형성되지 않는다.
우선, 시료 4A 및 시료 4B의 제작 방법에 대하여 설명한다.
우선, 시료 4A 및 시료 4B에 있어서, 실리콘 기판(30)을 열 산화시키고, 실리콘 기판(30) 표면에 막 두께 100nm를 목표로 산화 실리콘막(32)을 형성하였다.
다음으로, 시료 4A 및 시료 4B에, RF 스퍼터링법을 사용하여 막 두께 100nm를 목표로 산화 실리콘막(34)을 성막하였다. 산화 실리콘막(34)의 성막은 SiO2(무수 합성 석영) 타깃을 사용하였다. 성막 가스로서 산소 가스 50sccm를 사용하고, 성막 압력을 0.7Pa(CANON ANELVA CORPORATION 제조, Miniature Gauge MG-2에 의하여 계측하였음)로 하고, 성막 전력을 1500W로 하고, 기판 온도를 170℃로 하고, 타깃-기판 간 거리를 60mm로 하였다.
다음으로, 마이크로파 처리 장치를 사용하여 시료 4B에 마이크로파 처리를 수행하였다. 마이크로파 처리는 처리 가스로서 Ar 가스 1000sccm 및 N2 가스 200sccm를 사용하고, 전력을 1200W로 하고, 처리 온도를 400℃로 하고, 압력을 12Pa로 하고, 처리 시간을 300초로 하였다. 이로써, 시료 4B의 산화 실리콘막(34)의 표면 근방에 질화 영역(36)이 형성된다. 또한, 시료 4A에 대해서는 마이크로파 처리를 수행하지 않았기 때문에, 질화 영역(36)은 형성되지 않는다.
다음으로, 시료 4A 및 시료 4B에, PECVD법을 사용하여 막 두께 20nm를 목표로 질화 실리콘막(38)을 성막하였다. 성막 가스로서 SiH4 가스 5sccm, 및 N2 가스 2500sccm를 사용하고, 성막 압력을 100Pa로 하고, 성막 전력을 250W(13.56MHz)로 하고, 기판 온도를 350℃로 하고, 전극 간 거리를 20mm로 하였다. 이 공정에 있어서, 시료 4A 및 시료 4B는 체임버 내에 발생한 대량의 수소에 노출된다.
이와 같이 제작한 시료 4A 및 시료 4B에 대하여, SIMS 분석을 수행하여, 질화 실리콘막(38) 성막 시의 수소가 산화 실리콘막(34)으로 확산되어 있는지 확인하였다. 도 36에 시료 4A 및 시료 4B의 수소 H의 농도[atoms/cm3]를 나타내었다. 또한, 시료 4A 및 시료 4B는 SIMS 분석을 실리콘 기판(30) 측으로부터 측정하고, 질화 실리콘막(38) 위에 접착제가 형성되어 있다. 또한, 도 36에 나타낸 SIMS 그래프의 파선은 측정 하한을 나타낸 것이다. 또한, 정량층은 산화 실리콘막(34)이다.
도 36에 도시된 바와 같이, 시료 4A에서는 수소 H가 산화 실리콘막(34)까지 확산되어 있다. 반대로, 시료 4B에서는 질화 실리콘막(38)과 산화 실리콘막(34)의 계면, 즉 질화 영역(36)에서, 수소 H의 농도가 현저히 저감되어 있다. 즉, 시료 4B에서, 질화 실리콘막(38) 성막 시의 수소가 질화 영역(36)으로 저감되어 있다는 것을 알 수 있다.
상술한 바와 같이, 마이크로파 처리로 질화 영역을 형성함으로써, 질화 영역이 노출된 상태에서, PECVD법 등의 체임버 내에 수소가 대량으로 발생하는 성막 방법을 사용하여도, 상기 질화 영역보다 내측으로 확산되는 수소를 저감할 수 있다. 이와 같은 질화 영역을 상기 실시형태에 나타낸 바와 같이 사용함으로써, 산화물 반도체로 확산되는 수소를 저감할 수 있다. 이와 같이, 수소 등의 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 노멀리 오프 특성으로 할 수 있어, 안정된 전기 특성을 가지면서, 신뢰성을 향상시킬 수 있다.
이상, 본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태 및 다른 실시예에 나타내는 구성, 구조, 방법 등과 적절히 조합하여 사용할 수 있다.
200: 트랜지스터, 200_n: 트랜지스터, 200_1: 트랜지스터, 205: 도전체, 205a: 도전체, 205b: 도전체, 210: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 217: 영역, 218: 도전체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230A: 산화막, 230b: 산화물, 230B: 산화막, 230c: 산화물, 230C: 산화막, 240: 도전체, 240a: 도전체, 240b: 도전체, 241: 영역, 241a: 영역, 241b: 영역, 241c: 영역, 242: 도전체, 242a: 도전체, 242A: 도전막, 242b: 도전체, 242B: 도전체층, 243: 산화물, 243a: 산화물, 243A: 산화막, 243b: 산화물, 243B: 산화물층, 244: 영역, 244a: 영역, 244b: 영역, 245: 영역, 246: 도전체, 246a: 도전체, 246b: 도전체, 250: 절연체, 250A: 절연막, 255a: 개구, 255b: 개구, 260: 도전체, 260a: 도전체, 260Aa: 도전막, 260Ab: 도전막, 260b: 도전체, 265: 밀봉부, 265a: 밀봉부, 265b: 밀봉부, 272: 절연체, 272a: 절연체, 272A: 절연막, 272b: 절연체, 272B: 절연체층, 274: 절연체, 280: 절연체, 281: 밸브, 282: 절연체, 283: 절연체

Claims (13)

  1. 반도체 장치로서,
    제 1 산화물과,
    상기 제 1 산화물 위의 제 1 도전체 및 제 2 도전체와,
    상기 제 1 도전체 위의 제 1 절연체와,
    상기 제 2 도전체 위의 제 2 절연체와,
    상기 제 1 절연체 및 상기 제 2 절연체 위의 제 3 절연체와,
    상기 제 1 산화물 위에서 상기 제 1 도전체와 상기 제 2 도전체 사이에 배치되는 제 2 산화물과,
    상기 제 2 산화물 위의 제 4 절연체와,
    상기 제 4 절연체 위의 제 3 도전체와,
    상기 제 3 절연체의 상면, 상기 제 2 산화물의 상면, 상기 제 4 절연체의 상면, 및 상기 제 3 도전체의 상면에 접하는 제 5 절연체와,
    상기 제 1 절연체, 상기 제 3 절연체, 상기 제 5 절연체에 형성된 개구에 매립되고 상기 제 1 도전체에 접하는 제 4 도전체와,
    상기 제 2 절연체, 상기 제 3 절연체, 상기 제 5 절연체에 형성된 개구에 매립되고 상기 제 2 도전체에 접하는 제 5 도전체를 가지고,
    상기 제 3 절연체는 상기 제 4 도전체와의 계면 근방, 및 상기 제 5 도전체와의 계면 근방에 상기 제 3 절연체의 다른 영역보다 질소 농도가 높은 영역을 가지는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 도전체는 상기 제 4 도전체와의 계면 근방에 상기 제 1 도전체의 다른 영역보다 질소 농도가 높은 영역을 가지고,
    상기 제 2 도전체는 상기 제 5 도전체와의 계면 근방에 상기 제 2 도전체의 다른 영역보다 질소 농도가 높은 영역을 가지는, 반도체 장치.
  3. 반도체 장치로서,
    제 1 절연체와,
    상기 제 1 절연체 위의 제 1 도전체와,
    상기 제 1 도전체 위의 제 2 절연체와,
    상기 제 2 절연체 위의 제 1 산화물과,
    상기 제 1 산화물 위의 제 2 도전체 및 제 3 도전체와,
    상기 제 2 도전체 위의 제 3 절연체와,
    상기 제 3 도전체 위의 제 4 절연체와,
    상기 제 3 절연체 및 상기 제 4 절연체 위의 제 5 절연체와,
    상기 제 1 산화물 위에서 상기 제 2 도전체와 상기 제 3 도전체 사이에 배치되는 제 2 산화물과,
    상기 제 2 산화물 위의 제 6 절연체와,
    상기 제 6 절연체 위의 제 4 도전체와,
    상기 제 5 절연체의 상면, 상기 제 2 산화물의 상면, 상기 제 6 절연체의 상면, 및 상기 제 4 도전체의 상면에 접하는 제 7 절연체와,
    상기 제 7 절연체의 상면 및 측면과, 상기 제 5 절연체의 측면과, 상기 제 2 절연체의 측면과, 상기 제 1 절연체의 상면에 접하는 제 8 절연체와,
    상기 제 3 절연체, 상기 제 5 절연체, 상기 제 7 절연체, 및 상기 제 8 절연체에 형성된 개구에 매립되고 상기 제 2 도전체에 접하는 제 5 도전체와,
    상기 제 4 절연체, 상기 제 5 절연체, 상기 제 7 절연체, 및 상기 제 8 절연체에 형성된 개구에 매립되고 상기 제 3 도전체에 접하는 제 6 도전체를 가지고,
    상기 제 5 절연체는 상기 제 5 도전체와의 계면 근방, 상기 제 6 도전체와의 계면 근방, 및 상기 제 8 절연체와의 계면 근방에 상기 제 5 절연체의 다른 영역보다 질소 농도가 높은 영역을 가지는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 2 도전체는 상기 제 5 도전체와의 계면 근방에 상기 제 2 도전체의 다른 영역보다 질소 농도가 높은 영역을 가지고,
    상기 제 3 도전체는 상기 제 6 도전체와의 계면 근방에 상기 제 3 도전체의 다른 영역보다 질소 농도가 높은 영역을 가지는, 반도체 장치.
  5. 제 1 도전체 내지 제 5 도전체와, 제 1 절연체 내지 제 5 절연체와, 제 1 산화물 및 제 2 산화물을 가지는 반도체 장치의 제작 방법으로서,
    기판 위에 상기 제 1 산화물, 상기 제 1 산화물 위의 제 1 도전체층, 및 상기 제 1 도전체층 위의 제 1 절연체층을 형성하고,
    상기 제 1 절연체층 위에 상기 제 3 절연체를 성막하고,
    상기 제 3 절연체에 상기 제 1 절연체층까지 도달하는 개구를 형성하고,
    상기 제 1 도전체층 및 상기 제 1 절연체층의 상기 개구에 중첩되는 영역을 제거하여 상기 제 1 도전체, 상기 제 2 도전체, 상기 제 1 절연체, 및 상기 제 2 절연체를 형성하고,
    상기 제 1 도전체와 상기 제 2 도전체 사이에서 상기 제 1 산화물에 접하도록 제 1 산화막을 성막하고,
    상기 제 1 산화막 위에 제 1 절연막을 성막하고,
    상기 제 1 절연막 위에 제 1 도전막을 성막하고,
    상기 제 1 산화막의 일부, 상기 제 1 절연막의 일부, 및 상기 제 1 도전막의 일부를 상기 제 3 절연체의 상면이 노출될 때까지 제거하여 상기 제 2 산화물, 상기 제 4 절연체, 및 상기 제 3 도전체를 형성하고,
    상기 제 3 절연체, 상기 제 2 산화물, 상기 제 4 절연체, 및 상기 제 3 도전체 위에 상기 제 5 절연체를 성막하고,
    상기 제 1 절연체, 상기 제 3 절연체, 및 상기 제 5 절연체에 상기 제 1 도전체까지 도달하는 개구를 형성하고, 또한 상기 제 2 절연체, 상기 제 3 절연체, 및 상기 제 5 절연체에 상기 제 2 도전체까지 도달하는 개구를 형성하고,
    질소를 포함하는 분위기에서 마이크로파 처리를 수행하고,
    상기 제 1 도전체까지 도달하는 개구에 매립되도록 제 4 도전체를 형성하고, 또한 상기 제 2 도전체까지 도달하는 개구에 매립되도록 제 5 도전체를 형성하는, 반도체 장치의 제작 방법.
  6. 제 5 항에 있어서,
    상기 마이크로파 처리는 감압하에서 수행되는, 반도체 장치의 제작 방법.
  7. 제 1 도전체 및 제 2 도전체와, 제 1 절연체 내지 제 7 절연체와, 제 1 산화물 및 제 2 산화물을 가지는 반도체 장치의 제작 방법으로서,
    기판 위에 상기 제 1 절연체를 성막하고,
    상기 제 1 절연체 위에 상기 제 1 도전체를 형성하고,
    상기 제 1 도전체 위에 상기 제 2 절연체를 성막하고,
    상기 제 2 절연체 위에 상기 제 3 절연체를 성막하고,
    상기 제 3 절연체 위에 상기 제 1 산화물을 형성하고,
    상기 제 1 산화물 위에 제 4 절연체를 성막하고,
    상기 제 4 절연체에 상기 제 1 산화물까지 도달하는 제 1 개구를 형성하고,
    상기 제 1 개구에서 상기 제 1 산화물 및 상기 제 4 절연체에 접하도록 제 1 산화막을 성막하고,
    상기 제 1 산화막 위에 제 1 절연막을 성막하고,
    상기 제 1 절연막 위에 제 1 도전막을 성막하고,
    상기 제 1 산화막의 일부, 상기 제 1 절연막의 일부, 및 상기 제 1 도전막의 일부를 상기 제 4 절연체의 상면이 노출될 때까지 제거하여 상기 제 2 산화물, 상기 제 5 절연체, 및 상기 제 2 도전체를 형성하고,
    상기 제 4 절연체, 상기 제 2 산화물, 상기 제 5 절연체, 및 상기 제 2 도전체에 접하여 상기 제 6 절연체를 성막하고,
    상기 제 6 절연체의 일부, 상기 제 4 절연체의 일부, 상기 제 3 절연체의 일부, 및 상기 제 2 절연체의 일부를 제거하여 상기 제 1 절연체까지 도달하는 제 2 개구를 형성하고,
    상기 제 6 절연체, 상기 제 4 절연체, 상기 제 3 절연체, 및 상기 제 2 절연체를 덮어 상기 제 2 개구에서 상기 제 1 절연체에 접하는 상기 제 7 절연체를 성막하고,
    상기 제 3 절연체, 상기 제 4 절연체, 및 상기 제 1 절연막의 성막은 실리콘 원자를 포함하는 분자를 가지는 가스를 사용하여 수행되고,
    상기 실리콘 원자를 포함하는 분자는 실리콘 1원자당 3원자 이하의 수소 원자를 가지는, 반도체 장치의 제작 방법.
  8. 제 7 항에 있어서,
    상기 제 2 개구의 형성 후에 질소를 포함하는 분위기에서 마이크로파 처리를 수행하는, 반도체 장치의 제작 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 실리콘 원자를 포함하는 분자는 수소 원자를 포함하지 않는, 반도체 장치의 제작 방법.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 실리콘 원자를 포함하는 분자를 가지는 가스는 수소 원자를 포함하지 않는, 반도체 장치의 제작 방법.
  11. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제 1 절연체 및 상기 제 7 절연체는 상기 제 4 절연체보다 수소를 투과시키기 어려운, 반도체 장치의 제작 방법.
  12. 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 4 절연체의 성막은 PECVD법 또는 APCVD법을 사용하여 수행되는, 반도체 장치의 제작 방법.
  13. 제 7 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 제 1 절연막의 성막은 PEALD법 또는 열 ALD법을 사용하여 수행되는, 반도체 장치의 제작 방법.
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