TW202339128A - 電子裝置、電子裝置的製造方法、半導體裝置、半導體裝置的製造方法、記憶體裝置 - Google Patents

電子裝置、電子裝置的製造方法、半導體裝置、半導體裝置的製造方法、記憶體裝置 Download PDF

Info

Publication number
TW202339128A
TW202339128A TW112100529A TW112100529A TW202339128A TW 202339128 A TW202339128 A TW 202339128A TW 112100529 A TW112100529 A TW 112100529A TW 112100529 A TW112100529 A TW 112100529A TW 202339128 A TW202339128 A TW 202339128A
Authority
TW
Taiwan
Prior art keywords
conductor
insulator
oxide
opening
region
Prior art date
Application number
TW112100529A
Other languages
English (en)
Inventor
山崎舜平
大貫達也
加藤清
國武寛司
方堂涼太
Original Assignee
日商半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商半導體能源研究所股份有限公司 filed Critical 日商半導體能源研究所股份有限公司
Publication of TW202339128A publication Critical patent/TW202339128A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供一種可以實現微型化或高積體化的電子裝置或半導體裝置。電子裝置包括第一導電體、第二導電體、第一絕緣體、第二絕緣體以及連接電極。第一絕緣體設置在第一導電體上並包括與第一導電體重疊的第一開口。第二導電體設置在第一絕緣體上並包括與第一導電體重疊的第二開口。第二絕緣體設置在第二導電體上並包括與第一導電體重疊的第三開口。第二開口具有寬度比第三開口小的部分。連接電極位於第一開口的內部、第二開口的內部及第三開口的內部並與第一導電體的頂面接觸。連接電極具有與第二導電體的頂面的一部分及側面的一部分接觸的區域。

Description

電子裝置、電子裝置的製造方法、半導體裝置、半導體裝置的製造方法、記憶體裝置
本發明的一個實施方式係關於一種電子裝置、電晶體、半導體裝置、記憶體裝置以及電子裝置。此外，本發明的一個實施方式係關於一種電子裝置及半導體裝置的製造方法。此外，本發明的一個實施方式係關於一種半導體晶圓及模組。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。除了電晶體等的半導體元件之外，半導體電路、運算裝置、記憶體裝置也是半導體裝置的一個實施方式。顯示裝置(液晶顯示裝置、發光顯示裝置等)、投影裝置、照明設備、電光裝置、蓄電裝置、記憶體裝置、半導體電路、攝像裝置、電子裝置等有時包括半導體裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。
近年來，已對半導體裝置進行開發，已對CPU、記憶體等進行開發。CPU是包括將半導體晶圓加工來形成晶片而成的半導體積體電路且形成有作為連接端子的電極的半導體裝置。此外，半導體積體電路也可以說是半導體元件的集合體。
CPU、記憶體等半導體裝置安裝到電路板上，例如安裝到印刷線路板上，並被用作各種電子裝置的構件之一。
此外，藉由使用形成在具有絕緣表面的基板上的半導體薄膜構成電晶體的技術受到注目。該電晶體被廣泛地應用於積體電路(IC)、影像顯示裝置(簡單地記載為顯示裝置)等電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被廣泛地周知。作為其他材料，氧化物半導體受到關注。
另外，已知使用氧化物半導體的電晶體的洩漏電流在非導通狀態下極小。例如，專利文獻1公開了應用使用氧化物半導體的電晶體的洩漏電流小的特性的低功耗CPU等。另外，例如專利文獻2公開了利用使用氧化物半導體的電晶體的洩漏電流小的特性實現存儲內容的長期保持的記憶體裝置等。
近年來，隨著電子裝置的小型化和輕量化，對積體電路的進一步高密度化的要求提高。此外，有提高包含積體電路的半導體裝置的生產率的需求。例如，專利文獻3及非專利文獻1公開了一種技術，其中藉由層疊使用氧化物半導體膜的第一電晶體和使用氧化物半導體膜的第二電晶體，重疊地設置多個記憶單元，由此提高積體電路的密度。
[專利文獻1]日本專利申請公開第2012-257187號公報 [專利文獻2]日本專利申請公開第2011-151383號公報 [專利文獻3]國際公開第2021/053473號
[非專利文獻1]M.Oota et.al, “3D-Stacked CAAC-In-Ga-Zn Oxide FETs with Gate Length of 72nm”, IEDM Tech. Dig., 2019, pp.50-53
本發明的一個實施方式的目的之一是提供一種可以實現微型化或高積體化的電子裝置或半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種工作速度快的電子裝置或半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種具有良好的電特性的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種電晶體的電特性不均勻小的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種可靠性高的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種通態電流大的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種功耗低的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種減少製程數的半導體裝置的製造方法。另外，本發明的一個實施方式的目的之一是提供一種包括新穎半導體裝置的記憶體裝置。
注意，這些目的的記載並不妨礙其他目的的存在。注意，本發明的一個實施方式並不需要實現所有上述目的。注意，可以從說明書、圖式、申請專利範圍等的記載得知並衍生上述以外的目的。
本發明的一個實施方式是一種電子裝置，該電子裝置包括第一導電體、第二導電體、第一絕緣體、第二絕緣體以及連接電極。第一絕緣體設置在第一導電體上並包括與第一導電體重疊的第一開口。第二導電體設置在第一絕緣體上並包括與第一導電體重疊的第二開口。第二絕緣體設置在第二導電體上並包括與第一導電體重疊的第三開口。第二開口具有寬度比第三開口小的部分。連接電極位於第一開口的內部、第二開口的內部及第三開口的內部並與第一導電體的頂面接觸。連接電極具有與第二導電體的頂面的一部分及側面的一部分接觸的區域。
此外，在上述電子裝置中，第二開口較佳為具有寬度比第一開口小的部分。此時，連接電極較佳為具有與第二導電體的底面的一部分接觸的區域。
另外，在上述中的任意電子裝置中，連接電極較佳為包括第三導電體及第四導電體。第三導電體位於第一開口的內側、第二開口的內側及第三開口的內側。較佳的是，第四導電體位於第三導電體和第一絕緣體之間、第三導電體和第二導電體之間以及第三導電體和第二絕緣體之間，並具有與第二導電體的頂面的一部分及側面的一部分接觸的區域。
此外，在上述電子裝置中，第三導電體較佳為包含鉭、鎢、鈦、鉬、鋁或銅。此外，第四導電體較佳為包含氮化鉭、氮化鎢或氮化鈦。
此外，在上述電子裝置中，第一絕緣體較佳為具有第一開口的內壁為凹曲面的部分。此外，第三導電體較佳為具有側面為凸曲面的部分。
此外，在上述電子裝置中，第一開口的寬度較佳為比第二開口的寬度小。此外，在第三導電體中，較佳為位於第三開口的內側的部分的寬度比位於第一開口的內側的部分小。
此外，本發明的一個實施方式是一種電子裝置的製造方法，包括以下製程。就是說，形成第一導電體，在第一導電體上形成第一絕緣體，在第一絕緣體上形成包括與第一導電體重疊的第二開口的第二導電體，在第二導電體上形成第二絕緣體，藉由各向異性第一蝕刻處理在第一絕緣體中形成與第一導電體及第二開口重疊的第一開口且在第二絕緣體中形成與第一導電體及第二開口重疊的第三開口，藉由各向同性第二蝕刻處理以增加第一開口及第三開口的寬度的方式對第一絕緣體及第二絕緣體的一部分進行蝕刻，並且在第一開口、第二開口及第三開口的內部形成與第一導電體的頂面接觸並與第二導電體的頂面及側面接觸的連接電極。
此外，在上述電子裝置的製造方法中，作為第一蝕刻處理和第二蝕刻處理較佳為使用乾蝕刻。此時，第一蝕刻處理和第二蝕刻處理較佳為在同一裝置中以不暴露於大氣的方式連續地進行。
此外，在上述電子裝置的製造方法中，較佳的是，作為第一蝕刻處理使用乾蝕刻，作為第二蝕刻處理使用濕蝕刻。
本發明的一個實施方式是一種半導體裝置，該半導體裝置包括電晶體以及電容器。電晶體包括氧化物、氧化物上的第一導電體及第二導電體、第一導電體及第二導電體上的第一絕緣體、第一絕緣體上的第二絕緣體、氧化物上的第三絕緣體以及第三絕緣體上的第三導電體。第二絕緣體包括第一開口及第二開口。第一絕緣體包括與第一開口重疊的第三開口。第一開口及第三開口具有與氧化物重疊的區域。第三絕緣體及第三導電體配置在第一開口中。第三導電體具有隔著第三絕緣體與氧化物重疊的區域。第三絕緣體具有與氧化物的頂面及第一開口的側壁接觸的區域。電容器包括第二導電體、第二導電體上的第一絕緣體、第一絕緣體上的第四絕緣體以及第四絕緣體上的第四導電體。第四絕緣體及第四導電體配置在第二開口中。在電晶體的通道長度方向的剖面中，第一導電體和第二導電體之間的距離比第一開口的寬度小。
在上述半導體裝置中，較佳的是，第二開口具有與第二導電體重疊的區域，第四導電體具有隔著第一絕緣體及第四絕緣體與第二導電體重疊的區域，第四絕緣體具有與第一絕緣體的頂面及第二開口的側壁接觸的區域。
另外，在上述半導體裝置中，較佳的是，第三絕緣體包括第五絕緣體以及第五絕緣體上的第六絕緣體，第四絕緣體包括第七絕緣體以及第七絕緣體上的第八絕緣體，第五絕緣體包含與第七絕緣體相同的絕緣材料，第六絕緣體包含與第八絕緣體相同的絕緣材料，第三導電體包含與第四導電體相同的導電材料。
另外，在上述半導體裝置中，第一導電體和第二導電體的彼此相對的側面較佳為大致垂直於氧化物的頂面。
另外，在上述半導體裝置中，較佳的是，第一導電體包括第五導電體以及第五導電體上的第六導電體，第二導電體包括第七導電體以及第七導電體上的第八導電體，第五導電體包含與第七導電體相同的導電材料，第六導電體包含與第八導電體相同的導電材料。
另外，在上述半導體裝置中，氧化物較佳為包含選自銦、鋅、鎵、鋁和錫中的一個或多個。
本發明的另一個實施方式是一種半導體裝置的製造方法，該半導體裝置包括電晶體以及電容器。電晶體包括氧化物、第一導電體至第三導電體以及第一絕緣體至第三絕緣體。電容器包括第二導電體、第一絕緣體、第四絕緣體以及第四導電體。在該製造方法中，以覆蓋氧化物及氧化物上的導電層的方式形成第一絕緣體，在第一絕緣體上形成第二絕緣體，在第二絕緣體中形成使第一絕緣體的頂面露出的第一開口及第二開口，形成覆蓋第二絕緣體及第二開口的遮罩層，遮罩層包括具有與第一開口重疊的區域的第四開口，在電晶體的通道長度方向的剖面中，第四開口的寬度比第一開口的寬度小，藉由使用遮罩層對第一絕緣體及導電層進行蝕刻來在第一絕緣體中形成第三開口，由導電層形成第一導電體及第二導電體，以覆蓋第二絕緣體、第一開口及第二開口的方式沉積絕緣膜，在絕緣膜上沉積導電膜，並且從絕緣膜及導電膜中去除從第一開口及第二開口露出的部分來在第一開口中形成第三絕緣體及第三導電體，在第二開口中形成第四絕緣體及第四導電體。
本發明的一個實施方式是一種記憶體裝置，該記憶體裝置包括多個包括記憶單元的層，該記憶單元包括電晶體及電容器，多個層被層疊。電晶體包括用作源極電極和汲極電極中的一個的第一導電體、用作源極電極和汲極電極中的另一個的第二導電體以及用作閘極電極的第三導電體。電容器包括用作一對電極中的一個的第二導電體以及用作一對電極中的另一個的第四導電體，多個層都包括與第三導電體電連接的第一佈線以及與第四導電體電連接的第二佈線。多個層中的各開口具有重疊的區域，多個層各自中的開口中配置有第五導電體，第五導電體與多個層的每一個所包括的第一導電體電連接。
在上述記憶體裝置中，較佳的是第五導電體包括第六導電體以及第六導電體上的第七導電體，第六導電體包含鈦、氮，第七導電體包含鎢。
較佳的是，上述記憶體裝置還包括驅動電路，多個層重疊配置在驅動電路上。
根據本發明的一個實施方式可以提供一種可以實現微型化或高積體化的電子裝置或半導體裝置。另外，可以提供一種工作速度快的電子裝置或半導體裝置。另外，可以提供一種可靠性高的半導體裝置。另外，可以提供一種電晶體的電特性不均勻小的半導體裝置。另外，可以提供一種具有良好的電特性的半導體裝置。另外，可以提供一種通態電流大的半導體裝置。另外，可以提供一種功耗低的半導體裝置。另外，可以提供一種新穎半導體裝置。另外，可以提供一種減少製程數的半導體裝置的製造方法。另外，可以提供一種包括新穎半導體裝置的記憶體裝置。
注意，這些效果的記載並不妨礙其他效果的存在。注意，本發明的一個實施方式並不需要具有所有上述效果。注意，可以從說明書、圖式、申請專利範圍等的記載得知並衍生上述以外的效果。
下面，參照圖式對實施方式進行說明。注意，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面所示的實施方式所記載的內容中。
在圖式中，為顯而易見，有時誇大表示大小、層的厚度或區域。因此，本發明並不侷限於圖式中的尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。例如，在實際的製程中，有時由於蝕刻等處理而層或光阻遮罩等被非意圖性地減薄，但是為了便於理解有時不反映於圖式中。另外，在圖式中，有時在不同的圖式之間共同使用相同的符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。此外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加符號。
另外，尤其在俯視圖(也稱為平面圖)或立體圖等中，為了便於對發明的理解，有時省略部分組件的記載。另外，有時省略部分隱藏線的記載。
此外，在本說明書等中，為了方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，本說明書等所記載的序數詞與用於指定本發明的一個實施方式的序數詞有時不一致。
在本說明書等中，為方便起見，使用了“上”、“下”等表示配置的詞句，以參照圖式說明組件的位置關係。此外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於說明書中所說明的詞句，根據情況可以適當地換詞句。
例如，在本說明書等中，X與Y連接是指X與Y電連接。在此，X與Y電連接是指在X和Y之間存在物件(開關、電晶體元件或二極體等的元件、或者包含該元件及佈線的電路等)時可以在X和Y之間傳送電信號的連接。注意，X與Y電連接的情況包括X與Y直接連接的情況。在此，X與Y直接連接是指X和Y能夠不經過上述物件而在其間藉由佈線(或者電極)等傳送電信號的連接。換言之，直接連接是指在使用等效電路表示時可以看作相同的電路圖的連接。
在本說明書等中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。電晶體在汲極(汲極端子、汲極區域或汲極電極)與源極(源極端子、源極區域或源極電極)之間具有形成通道的區域(以下也稱為通道形成區域)，並且藉由通道形成區域電流能夠流過源極和汲極之間。注意，在本說明書等中，通道形成區域是指電流主要流過的區域。
另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，源極或汲極的功能有時互相調換。因此，在本說明書等中，有時源極或汲極可以相互調換。
注意，通道長度例如是指電晶體的俯視圖中的半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者通道形成區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限定於一個值。因此，在本說明書中，通道長度是通道形成區域中的任一個值、最大值、最小值或平均值。
通道寬度例如是指在電晶體的俯視圖中半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者通道形成區域中的垂直於通道長度方向上的通道形成區域的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限定於一個值。因此，在本說明書中，通道寬度是通道形成區域中的任一個值、最大值、最小值或平均值。
在本說明書等中，根據電晶體的結構，有時形成通道的區域中的實際上的通道寬度(以下，也稱為“有效通道寬度”)和電晶體的俯視圖所示的通道寬度(以下，也稱為“外觀上的通道寬度”)不同。例如，在閘極電極覆蓋半導體的側面時，有時因為有效通道寬度大於外觀上的通道寬度，所以不能忽略其影響。例如，在微型且閘極電極覆蓋半導體的側面的電晶體中，有時形成在半導體的側面上的通道形成區域的比例增高。在此情況下，有效通道寬度大於外觀上的通道寬度。
在上述情況下，有時難以藉由實測估計有效通道寬度。例如，為了根據設計值估計有效通道寬度，需要預先知道半導體的形狀的假定。因此，當不確定半導體的形狀時，難以準確地測量有效通道寬度。
在本說明書中，在簡單地描述為“通道寬度”時，有時是指外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示有效通道寬度。注意，例如藉由對剖面TEM影像進行分析，可以決定通道長度、通道寬度、有效通道寬度或外觀上的通道寬度等的值。
注意，半導體的雜質例如是指構成半導體的主要成分之外的元素。例如，濃度低於0.1原子%的元素可以說是雜質。在包含雜質時，例如有時發生半導體的缺陷態密度的增高、結晶性的降低等。當半導體是氧化物半導體時，作為改變半導體的特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半導體的主要成分外的過渡金屬等。例如，有氫、鋰、鈉、矽、硼、磷、碳、氮等。此外，有時水也作為雜質起作用。此外，例如有時雜質的混入導致氧化物半導體中的氧空位(也稱為V O：oxygen vacancy)的形成。
注意，在本說明書等中，氧氮化矽是指在組成中氧含量大於氮含量的物質。此外，氮氧化矽是指在組成中氮含量大於氧含量的物質。另外，氧氮化鋁是指在組成中氧含量大於氮含量的物質。另外，氮氧化鋁是指在組成中氮含量大於氧含量的物質。另外，氧氮化鉿是指在組成中氮含量大於氧含量的物質。另外，氮氧化鉿是指在組成中氮含量大於氧含量的物質。
另外，在本說明書等中，根據情況或狀態，可以互相調換“膜”、“層”和“體”。例如，有時可以將“導電層”變換為“導電膜”或“導電體”，將“絕緣層”變換為“絕緣膜”或“絕緣體”。
在本說明書等中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
在本說明書等中，金屬氧化物(metal oxide)是指廣義上的金屬的氧化物。金屬氧化物被分類為氧化物絕緣體、氧化物導電體(包括透明氧化物導電體)和氧化物半導體(Oxide Semiconductor，也可以簡稱為OS)等。例如，在將金屬氧化物用於電晶體的半導體層的情況下，有時將該金屬氧化物稱為氧化物半導體。換言之，可以將OS電晶體換稱為包含金屬氧化物或氧化物半導體的電晶體。
注意，在本說明書等中，常關閉是指：在不對閘極施加電位或者對閘極施加接地電位時流過電晶體的每通道寬度1μm的汲極電流在室溫下為1×10 -20A以下，在85℃下為1×10 -18A以下，或在125℃下為1×10 -16A以下。
此外，在本說明書等中，可以適當地調換“電壓”和“電位”。“電壓”是指與參考電位之間的電位差，例如在參考電位為地電位(接地電位)時，也可以將“電壓”稱為“電位”。接地電位不一定意味著0V。此外，電位是相對性的，根據參考電位的變化而供應到佈線的電位、施加到電路等的電位、從電路等輸出的電位等也產生變化。
此外，在本說明書等中，在多個要素使用同一符號並且需要區分它們時，有時對符號附加“_1”、“[n]”或“[m，n]”等用於識別的符號。
注意，在本說明書等中，“高度一致或大致一致”是指在從剖面看時距作為基準的面(例如，基板表面等平坦的面)的高度相等的結構。例如，在半導體裝置的製造程序中，有時進行平坦化處理(典型的是CMP處理)使單層或多個層的表面露出。在這種情況下，CMP處理的被處理面距作為基準的面的高度相等。注意，根據進行CMP處理時的處理裝置、處理方法或被處理面的材料，有時多個層的高度不同。在本說明書等中，“高度一致或大致一致”也包括上述情況。例如，在出現對基準面具有兩個高度的層(在此稱為第一層和第二層)的情況下，當第一層的頂面的高度與第二層的頂面的高度之差為20nm以下時，也將其稱為“高度一致或大致一致”。
注意，在本說明書等中，“端部對齊或大致對齊”是指在俯視時層疊的層與層之間輪廓的至少一部分重疊。例如，包括上層及下層藉由同一的遮罩圖案或其一部分同一的遮罩圖案被加工的情況。但是，嚴格地說，有時輪廓不重疊且上層的輪廓位於下層的輪廓的內側或者上層的輪廓位於下層的輪廓的外側，這些情況也包括在“端部對齊或大致對齊”。
實施方式1 在本實施方式中，說明包括本發明的一個實施方式的連接電極的連接部的結構例子及包括連接部的裝置的製造方法的例子。本發明的一個實施方式係關於一種具有藉由連接部連接的多層佈線結構的電子裝置。在本說明書等中，電子裝置是指利用電作用的裝置。
[結構例子] 圖1A是包括本發明的一個實施方式的連接部20的裝置10的頂面示意圖，圖1B是立體示意圖。裝置10具有層疊有多個佈線層的多層佈線結構。在此，作為一個例子示出層疊有四層佈線層的結構，但是既可以採用包括兩層或三層的佈線層的結構，又可以層疊五層以上的佈線層。在圖1A及圖1B中，用箭頭表示方位X、Y、Z。
在裝置10中，絕緣體31上設置有多個佈線11，其上隔著絕緣體31_1設置有多個佈線12_1，其上隔著絕緣體31_2設置有多個佈線12_2，其上隔著絕緣體31_3設置有多個佈線12_3，其上設置有絕緣體31_4。絕緣體31_1、絕緣體31_2、絕緣體31_3及絕緣體31_4都被用作層間絕緣膜。
佈線11都在Y方向上延伸。佈線12_1、佈線12_2及佈線12_3都在X方向上延伸。注意，以上是一個例子，佈線11、佈線12_1、佈線12_2及佈線12_3的延伸方向不侷限於此。另外，也可以將佈線11、佈線12_1、佈線12_2及佈線12_3都稱為電極或導電體。
佈線11、佈線12_1、佈線12_2及佈線12_3在連接部20中電連接。連接部20包括分別用作連接電極的導電體21及導電體22。也可以將導電體21和導電體22總稱為連接電極。圖1A等示出導電體21及導電體22的頂面輪廓呈角部帶弧形的四角形形狀的情況，但是不侷限於此，輪廓可以呈矩形、圓形或橢圓形等各種形狀。
圖1B切開示出導電體21、導電體22以及其周邊的一部分。導電體21沿著設置在絕緣體31_1、絕緣體31_2、絕緣體31_3、絕緣體31_4、佈線12_1、佈線12_2以及佈線12_3中的開口的內壁以覆蓋該內壁的方式設置。導電體21以其底部與佈線11的頂面的一部分接觸的方式設置。導電體22以嵌入導電體21的凹部中的方式設置。
圖2示出沿著圖1A中的點劃線A-B的剖面示意圖。在圖2中，排列配置兩個連接部20。
佈線12_3的與佈線11重疊的區域中設置有開口。佈線12_3具有開口的大小為寬度W m的部分。另外，位於佈線12_3的正上的絕緣體31_4的與佈線11重疊的區域中也設置有開口。絕緣體31_4具有開口的大小為寬度W i的部分。在此，當使絕緣體31_4的開口的寬度W i比佈線12_3的開口的寬度W m大時，可以在佈線12_3的頂面的一部分中形成不被絕緣體31_4覆蓋的區域。並且，由於沿著絕緣體31_4及佈線12_3的開口的內壁設置導電體21，所以佈線12_3的側面和頂面都可以與導電體21接觸，因此可以適當地降低它們的接觸電阻。並且，導電體21更佳為不但與佈線12_3的頂面、側面接觸而且與佈線12_3的底面接觸。
同樣地，佈線12_2具有開口的寬度比絕緣體31_3小的部分，在不被絕緣體31_3覆蓋的部分中其頂面的一部分與導電體21接觸。另外，佈線12_1具有開口的寬度比絕緣體31_2小的部分，在不被絕緣體31_2覆蓋的部分中其頂面的一部分與導電體21接觸。
當著眼於導電體22的形狀時，導電體22具有徑較大的部分和徑較小的部分在厚度方向上交替層疊的形狀。該徑較小的部分的數量與佈線的疊層數一致。可以將該徑較小的部分還稱為較細的部分、凹下的部分或凹處。
導電體21設置在絕緣體31_1至31_4、佈線12_1至12_3及佈線11與導電體22之間，因此導電體21的外形形狀呈以導電體21的厚度的部分增大導電體22而成的形狀。換言之，可以說導電體21的外形形狀與絕緣體31_1至31_4及佈線12_1至12_3的開口的內壁所形成的形狀大致一致。藉由步階覆蓋性比佈線12_1至12_3等高的沉積方法形成導電體21，可以以覆蓋絕緣體31_1至31_4及佈線12_1至12_3的開口的方式形成導電體21。在圖2等中，導電體21的厚度均勻，但是有時被佈線12_1至12_3遮蔽的部分等具有厚度較小的部分或者沒有沉積的部分。
如此，當連接多個層疊的佈線12_1至12_3的連接電極不但與佈線12_1至12_3的側面接觸而且與其頂面接觸時，接觸電阻得到降低，所以是較佳的。並且，藉由採用不但在佈線12_1至12_3的側面及頂面而且在其底面與連接電極接觸的結構，可以更有效地降低接觸電阻。另外，藉由以貫通疊層結構的方式設置多個具有變細形狀的連接電極，使用連接電極的裝置的機械強度得到提高，可以提高製程的良率，並且可以提高裝置的可靠性。
在圖3A中，在絕緣體31_4上包括絕緣體32。絕緣體32被用作保護層並具有防止雜質從外部擴散到裝置中的功能。例如，氧化物半導體等的電特性受到水或氫的影響，因此在將氧化物半導體用於裝置時，作為絕緣體32較佳為使用不容易使水及氫擴散(也稱為具有阻擋性)的膜。
另外，絕緣體32以覆蓋導電體21及導電體22的頂面的方式設置，並具有不僅使這些頂面絕緣化而且保護這些頂面免受腐蝕的功能。
在圖3B中，除了絕緣體32以外，還包括絕緣體33_1、33_2及33_3。絕緣體33_1設置在絕緣體31_1和絕緣體31_2之間，絕緣體33_1上設置有佈線12_1。同樣地，絕緣體33_2設置在絕緣體31_2和絕緣體31_3之間、絕緣體33_3設置在絕緣體31_3和絕緣體31_4之間。
絕緣體33_1至33_3與絕緣體32同樣地被用作保護層。由此，當製造具有多層結構的裝置時，可以保護保護層的下方的組件以免保護層的上方的組件的製程中雜質進入及受傷等。
可以將本發明的一個實施方式的連接電極及包括連接電極的連接部用於使用各種電子電路的裝置(包括半導體裝置)等電子裝置。例如，可以舉出快閃記憶體、DRAM(Dynamic(動態) RAM)、SRAM(Static(靜態) RAM)、MRAM(Magnetoresistive Random Access Memory：磁性隨機記憶體)、PRAM(Phase change(相變) RAM)、ReRAM(Resistive(阻變) RAM)及FeRAM(Ferroelectric(鐵電) RAM)、DOSRAM(Dynamic Oxide Semiconductor(動態氧化物半導體) RAM)(註冊商標)、NOSRAM(Nonvolatile Oxide Semiconductor(非揮發性氧化物半導體) RAM)(註冊商標)等記憶體裝置。另外，可以舉出CPU(Central Processing Unit：中央處理器)、GPU(Graphics Processing Unit：圖形處理器)、TPU(Tensor Processing Unit：張量處理器)、NPU(Neural Processing Unit：神經網路處理器)及DSP(Digital Signal Processor：數位信號處理器)等微處理器、以及FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)及FPAA(Field Programmable Analog Array：現場可程式類比陣列)等PLD(Programmable Logic Device：可程式邏輯器件)等。此外，可以舉出具有感測、檢測或測量如下因素的功能的感測器裝置：力、位移、位置、速度、加速度、角速度、轉速、距離、光、液、磁、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、輻射線、流量、濕度、傾斜度、振動、氣味或紅外線。另外，可以舉出OLED(Organic Light Emitting Diode：有機發光二極體)顯示器、LED(Light Emitting Diode：發光二極體)顯示器、液晶顯示器等顯示裝置或者影像感測器等攝像裝置。另外，可以舉出用來驅動上述使用各種電路的裝置的驅動電路、信號生成電路、控制電路、定時電路、電源電路、介面電路、轉換電路等週邊電路。
[製造方法的例子] 以下，參照圖式對包括本發明的一個實施方式的連接電極的裝置的製造方法的一個例子進行說明。在此，以圖1A、圖1B及圖2所示的裝置10為例進行說明。圖4A至圖6B是以下示出的製造方法的各製程中的剖面示意圖。
構成裝置的薄膜(絕緣膜、半導體膜、導電膜等)可以利用濺射法、化學氣相沉積(CVD：Chemical Vapor Deposition)法、真空蒸鍍法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法、原子層沉積(ALD：Atomic Layer Deposition)法等形成。作為CVD法有電漿增強化學氣相沉積(PECVD：Plasma Enhanced CVD)法或熱CVD法等。此外，作為熱CVD法之一，有有機金屬化學氣相沉積(MOCVD：Metal Organic CVD)法。作為ALD法，有熱ALD法或電漿增強原子層沉積(PEALD：Plasma Enhanced ALD)法。
此外，構成裝置的薄膜(絕緣膜、半導體膜、導電膜等)可以利用旋塗法、浸漬法、噴塗法、噴墨法、分配器法、網版印刷法、平板印刷法、刮刀(doctor knife)法、狹縫式塗佈法、輥塗法、簾式塗佈法、刮刀式塗佈法等方法形成。
此外，當對構成裝置的薄膜進行加工時，可以利用光微影法等。除了上述方法以外，還可以利用奈米壓印法、噴砂法、剝離法等對薄膜進行加工。此外，可以藉由利用金屬遮罩等陰影遮罩的沉積方法直接形成島狀的薄膜。
光微影法典型地有如下兩種方法。一個是在要進行加工的薄膜上形成光阻遮罩，藉由蝕刻等對該薄膜進行加工，並去除光阻遮罩的方法。另一個是在沉積感光性薄膜之後，進行曝光及顯影來將該薄膜加工為所希望的形狀的方法。
在光微影法中，作為用於曝光的光，例如可以使用i線(波長365nm)、g線(波長436nm)、h線(波長405nm)或將這些光混合了的光。另外，還可以使用紫外光、KrF雷射(波長248nm)或ArF雷射(波長193nm)等。此外，也可以利用液浸曝光技術進行曝光。此外，作為用於曝光的光，也可以使用波長為10nm以上且100nm以下的極紫外(EUV：Extreme Ultra-violet)光或X射線。另外，也可以使用電子束代替用於曝光的光。當使用極紫外光、X射線或電子束時，可以進行極其微細的加工，所以是較佳的。注意，在藉由利用電子束等光束進行掃描而進行曝光時，不需要光罩。
作為薄膜的蝕刻方法，可以利用乾蝕刻法、濕蝕刻法及噴砂法等。
首先，在基板(未圖示)上形成絕緣體31，在絕緣體31上形成佈線11(圖4A)。
作為基板，可以使用至少具有能夠承受後面的熱處理程度的耐熱性的基板。在使用絕緣基板作為基板的情況下，可以使用玻璃基板、石英基板、藍寶石基板、陶瓷基板、有機樹脂基板等。此外，還可以使用以矽或碳化矽等為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板、SOI基板等半導體基板。
絕緣體31被用作層間絕緣層或基底絕緣層。作為絕緣體31，例如可以使用氧化矽、氧氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽等介電常數較低的無機絕緣膜。
作為佈線11，可以根據需要的電特性使用各種導電材料。例如，可以使用金屬膜、合金膜、導電氧化物膜、導電氮化物膜或它們的疊層膜。作為可用於佈線11的金屬材料，可以舉出鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、釕、銥、鍶或鑭等。或者，也可以使用上述金屬的氮化物。
首先，在絕緣體31上沉積成為佈線11的導電膜，然後利用光微影法進行加工，由此可以形成佈線11。
接著，以覆蓋絕緣體31及佈線11的方式形成絕緣體31_1。絕緣體31_1可以使用與絕緣體31同樣的材料。
較佳為在沉積絕緣體31_1之後，進行平坦化處理。作為平坦化處理，典型地可以使用CMP(Chemical Mechanical Polishing)法。
接著，在絕緣體31_1上形成導電膜12f(圖4B)，利用光微影法對導電膜12f進行加工，由此形成佈線12_1(圖4C)。作為導電膜12f，可以使用上述可用於佈線11的導電材料。
接著，藉由與上述絕緣體31_1及佈線12_1同樣的方法形成絕緣體31_2、佈線12_2、絕緣體31_3、佈線12_3及絕緣體31_4(圖4D)。
注意，當層疊比四層多的佈線時，藉由與上述同樣的方法交替層疊絕緣體和佈線即可。
接著，在絕緣體31_4上形成光阻遮罩35，藉由各向異性蝕刻對絕緣體31_1至31_4的一部分進行蝕刻，形成到達佈線11的開口25(圖5A)。在此，可以使開口25的開口寬度(亦即，光阻遮罩35的開口寬度)與佈線12_1至佈線12_3的開口寬度大致相同。
接著，藉由各向同性蝕刻法對絕緣體31_1至31_4的一部分(側面)進行蝕刻，由此增加開口25的內部的絕緣體31_1至31_4的開口寬度(圖5B)。此時，藉由使用佈線12_1至佈線12_3不容易被蝕刻或不被蝕刻的條件，可以在保持佈線12_1至佈線12_3的開口寬度的同時增加絕緣體31_1至31_4的開口寬度。
各向異性蝕刻和各向同性蝕刻較佳為在同一蝕刻裝置中在不同條件下以不暴露於大氣的方式連續地進行。例如，在作為各向異性蝕刻和各向同性蝕刻的兩者使用乾蝕刻法的情況下，藉由改變電源功率、偏壓功率、蝕刻氣體的流量、蝕刻氣體種類和壓力等條件中的一個以上，可以從各向異性蝕刻切換為各向同性蝕刻。
或者，也可以作為各向異性蝕刻和各向同性蝕刻使用不同的蝕刻方法。例如，可以作為各向異性蝕刻使用乾蝕刻法且作為各向同性蝕刻使用濕蝕刻法。
接著，以覆蓋開口25的內壁及絕緣體31_4的頂面的方式沉積導電膜21f(圖6A)。導電膜21f較佳為利用步階覆蓋性高的沉積方法沉積。作為具體例子，較佳為使用熱ALD法或PEALD等沉積方法。熱ALD法具有極高的步階覆蓋性，所以是較佳的。此外，PEALD法不僅具有高步階覆蓋性而且可以進行低溫沉積，所以是較佳的。
接著，在以填充開口25的內部的方式沉積導電膜之後，直到使絕緣體31_4的頂面露出為止進行平坦化處理，由此可以形成包括導電體21及導電體22的連接部20(圖6B)。
作為導電體21及導電體22，可以使用上述可用於佈線11的導電材料。
尤其是，作為導電體21，較佳為使用氮化鉭、氮化鎢或氮化鈦等氮化金屬。包含這些氮化金屬的膜對水及氫等具有阻擋性，所以適合於使用其電特性因水及氫而變動的氧化物半導體的半導體裝置的情況。另外，也可以使用包含該氮化金屬的膜與包含鉭、鎢、鈦、鉬、鋁、銅或鉬鎢合金的膜的疊層膜。
成為導電體22的導電膜較佳為利用對於凹部的嵌入性高的沉積方法沉積。明確而言，較佳為利用熱CVD法、MOCVD法等CVD法。
尤其是，作為導電體22，較佳為使用包含鉭、鎢、鈦、鉬、鋁和銅中的一個以上的導電材料。
藉由以上製程，可以製造連接部20以及包括連接部20的裝置。
注意，在開口25的形成製程中，圖5B所示的形狀是藉由各向同性蝕刻形成的理想形狀，但是根據蝕刻條件，絕緣體31_1至絕緣體31_4的側面有時為凹曲面或凸曲面等三維曲面。例如，在圖7A及圖7B中，示出絕緣體31_1至絕緣體31_3被加工成具有開口徑朝下增大的形狀的例子。如圖7B所示，當絕緣體31_1至絕緣體31_3的側面具有凹曲面時，導電體22具有凸曲面的部分。另一方面，雖然未圖示，但是當絕緣體31_1至絕緣體31_3的側面具有凸曲面時，導電體22具有側面為凹曲面的部分。
另外，當開口25較深時，有時具有開口的寬度從上部向下部變小的形狀。圖8A及圖8B示出該情況下的剖面形狀的一個例子。圖8A對應於圖2所示的結構的變形例子，圖8B相當於圖7B所示的結構的變形例子。例如，在圖8A及圖8B中，絕緣體31_1的開口的寬度比絕緣體31_2小，在導電體22中，位於絕緣體31_1的開口內側的部分的寬度(粗度、徑)比位於絕緣體31_2的開口內側的部分小。
以上是製造方法例子的說明。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式2 以下，說明使用本發明的一個實施方式的連接電極以及連接部的半導體裝置。在本實施方式中，參照圖9A至圖33B以及圖44說明本發明的一個實施方式的半導體裝置的一個例子及其製造方法。本發明的一個實施方式的半導體裝置包括電晶體及電容器。
＜半導體裝置的結構例子＞ 參照圖9說明包括電晶體及電容器的半導體裝置的結構。圖9A至圖9D是包括電晶體200a、電晶體200b、電容器100a及電容器100b的半導體裝置的俯視圖及剖面圖。圖9A是該半導體裝置的俯視圖。圖9B至圖9D是該半導體裝置的剖面圖。在此，圖9B是沿著圖9A中的點劃線A1-A2的部分的剖面圖，也是電晶體200a及電晶體200b的通道長度方向的剖面圖。此外，圖9C是沿著圖9A中的點劃線A3-A4的部分的剖面圖，也是電晶體200a的通道寬度方向的剖面圖。另外，圖9D是沿著圖9A中的點劃線A5-A6的部分的剖面圖。注意，在圖9A的俯視圖中，為了明確起見，省略一部分組件。
另外，圖9A所示的X方向與電晶體200a的通道長度方向及電晶體200b的通道長度方向平行，Y方向與X方向垂直，Z方向與X方向及Y方向垂直。在圖9B至圖9D中也示出圖9A所示的X方向、Y方向及Z方向。
本發明的一個實施方式的半導體裝置包括基板(未圖示)上的絕緣體214、絕緣體214上的電晶體200a、電晶體200b、電容器100a及電容器100b、設置在電晶體200a及電晶體200b中的絕緣體275上的絕緣體280、電容器100a、電容器100b及絕緣體280上的絕緣體282、絕緣體282上的絕緣體285、以及導電體240(導電體240a及導電體240b)。絕緣體214、絕緣體280、絕緣體282及絕緣體285被用作層間膜。如圖9B所示，電晶體200a、電晶體200b、電容器100a及電容器100b以其至少一部分嵌入絕緣體280中的方式配置。
在此，電晶體200a及電晶體200b都包括用作半導體層的氧化物230、用作第一閘極(也稱為頂閘極)電極的導電體260、用作第二閘極(也稱為背閘極)電極的導電體205、用作源極電極和汲極電極中的一個的導電體242a以及用作源極電極和汲極電極中的另一個的導電體242b。另外，包括用作第一閘極絕緣體的絕緣體253及絕緣體254。另外，包括用作第二閘極絕緣體的絕緣體222及絕緣體224。此外，有時將閘極絕緣體稱為閘極絕緣層或閘極絕緣膜。
注意，電晶體200a和電晶體200b具有相同結構，因此以下在說明電晶體200a和電晶體200b之間共同的內容時省略附上符號而記為電晶體200進行說明。
第一閘極電極及第一閘極絕緣膜配置在形成於絕緣體280及絕緣體275中的開口258中。換言之，導電體260、絕緣體254及絕緣體253配置在開口258中。
電容器100a及電容器100b都包括用作下部電極的導電體242b、用作電介質的絕緣體275、絕緣體153及絕緣體154、以及用作上部電極的導電體160。換言之，電容器100a及電容器100b都構成MIM(Metal-Insulator-Metal：金屬-絕緣體-金屬)電容器。
注意，電容器100a和電容器100b具有相同結構，因此以下在說明電容器100a和電容器100b之間共同的內容時省略附上符號而記為電容器100進行說明。
電容器100的上部電極及電介質的一部分配置在形成於絕緣體280中的開口158中。換言之，導電體160、絕緣體154及絕緣體153配置在開口158中。
另外，本發明的一個實施方式的半導體裝置包括與電晶體200電連接並用作插頭的導電體240(導電體240a及導電體240b)。導電體240具有與導電體242a接觸的區域。
另外，本發明的一個實施方式的半導體裝置包括基板(未圖示)和絕緣體214之間的絕緣體210、導電體209。導電體209以嵌入絕緣體210中的方式配置。導電體209具有與導電體240接觸的區域。
另外，本發明的一個實施方式的半導體裝置也可以包括絕緣體210及導電體209與絕緣體214之間的絕緣體212。
可以將本實施方式所示的包括電晶體200及電容器100的半導體裝置用作記憶體裝置的記憶單元。此時，導電體240有時電連接到感測放大器。在此，如圖9A所示，電容器100以其至少一部分與電晶體200中的氧化物230重疊的方式設置。因此，在俯視時，可以在沒有大幅增加佔有面積的情況下設置電容器100，因此可以實現根據本實施方式的半導體裝置的微型化或高積體化。
如圖9A所示，本實施方式所示的半導體裝置具有以點劃線A7-A8為對稱軸的軸對稱的結構。導電體242a兼作電晶體200a的源極電極和汲極電極中的一個以及電晶體200b的源極電極和汲極電極中的一個。如此，藉由作為兩個電晶體、兩個電容器以及插頭的連接關係採用上述結構，可以提供一種可以實現微型化或高積體化的半導體裝置。
圖10示出將本實施方式所示的半導體裝置用於記憶體裝置時的電路圖。可以將包括電晶體200a及電容器100a的半導體裝置用作記憶體裝置的記憶單元。另外，可以將包括電晶體200b及電容器100b的半導體裝置用作記憶體裝置的記憶單元。
如圖10所示，可以將圖9A至圖9D所示的半導體裝置換稱為由兩個記憶單元構成的記憶體裝置。一個記憶單元包括電晶體Tra及電容器Ca。另外，另一個記憶單元包括電晶體Trb及電容器Cb。
在此，電晶體Tra、電晶體Trb、電容器Ca及電容器Cb分別對應於電晶體200a、電晶體200b、電容器100a及電容器100b。
在一個記憶單元中，電晶體Tra的源極和汲極中的一個與佈線BL連接。電晶體Tra的源極和汲極中的另一個與電容器Ca的一對電極中的一個連接。電晶體Tra的閘極與佈線WL連接。電容器Ca的一對電極中的另一個與佈線PL連接。
在另一個記憶單元中，電晶體Trb的源極和汲極中的一個與佈線BL連接。電晶體Trb的源極和汲極中的另一個與電容器Cb的一對電極中的一個連接。電晶體Trb的閘極與佈線WL連接。電容器Cb的一對電極中的另一個與佈線PL連接。
注意，將在後面的實施方式中詳細地說明記憶單元。
[電晶體200] 如圖9A至圖9D所示，電晶體200包括絕緣體214上的絕緣體216、以嵌入絕緣體216中的方式配置的導電體205(導電體205a及導電體205b)、絕緣體216及導電體205上的絕緣體222、絕緣體222上的絕緣體224、絕緣體224上的氧化物230a、氧化物230a上的氧化物230b、氧化物230b上的導電體242a(導電體242a1及導電體242a2)及導電體242b(導電體242b1及導電體242b2)、氧化物230b上的絕緣體253、絕緣體253上的絕緣體254、位於絕緣體254上並與氧化物230b的一部分重疊的導電體260(導電體260a及導電體260b)、以及配置在絕緣體222、絕緣體224、氧化物230a、氧化物230b、導電體242a、導電體242b上的絕緣體275。
注意，在本說明書等中，有時將氧化物230a和氧化物230b統稱為氧化物230。另外，有時將導電體242a和導電體242b統稱為導電體242。
在絕緣體280及絕緣體275中設置到達氧化物230b的開口258。也就是說，開口258可以說包括與氧化物230b重疊的區域。此外，絕緣體275可以說包括與絕緣體280所包括的開口重疊的開口。就是說，開口258包括絕緣體280中的開口以及絕緣體275中的開口。此外，在開口258內設置絕緣體253、絕緣體254及導電體260。也就是說，導電體260具有隔著絕緣體253及絕緣體254與氧化物230b重疊的區域。此外，在電晶體200的通道長度方向上，導電體242a與導電體242b之間設置有導電體260、絕緣體253及絕緣體254。絕緣體254具有與導電體260的側面接觸的區域及與導電體260的底面接觸的區域。注意，如圖9C所示，開口258在不與氧化物230重疊的區域中到達絕緣體222。
氧化物230較佳為包括配置在絕緣體224上的氧化物230a及配置在氧化物230a上的氧化物230b。當在氧化物230b下包括氧化物230a時，可以抑制雜質從形成在氧化物230a的下方的結構物向氧化物230b擴散。
在電晶體200中氧化物230具有氧化物230a及氧化物230b的兩層疊層結構，但是本發明不侷限於此。例如，氧化物230可以具有氧化物230b的單層結構或三層以上的疊層結構，也可以具有氧化物230a及氧化物230b分別具有疊層的結構。
導電體260被用作第一閘極電極，導電體205被用作第二閘極電極。此外，絕緣體253及絕緣體254被用作第一閘極絕緣體，絕緣體222及絕緣體224被用作第二閘極絕緣體。此外，導電體242a被用作源極電極和汲極電極中的一個，導電體242b被用作源極電極和汲極電極中的另一個。此外，氧化物230的與導電體260重疊的區域的至少一部分被用作通道形成區域。
在此，圖11A示出圖9B中的通道形成區域附近的放大圖。如圖11A所示，在電晶體200的通道長度方向的剖面中，導電體242a和導電體242b之間的距離L2較佳為比開口258的寬度小。在此，開口258的寬度對應於圖11A所示的絕緣體280和絕緣體253的導電體242a一側的介面與絕緣體280和絕緣體253的導電體242b一側的介面之間的距離L1。在本實施方式中，導電體242a和導電體242b的通道蝕刻在形成開口258之後進行，後面對此進行詳細的說明。藉由採用這種結構，可以較容易實現導電體242a和導電體242b之間的距離L2非常微小的結構(例如為60nm以下、50nm以下、40nm以下、30nm以下、20nm以下或10nm以下，且為1nm以上或5nm以上)。另外，因為導電體260具有距離L1比距離L2大的區域，所以可以抑制位於距離L1的區域的導電體260的導電率下降，而可以將導電體260用作佈線。
另外，如圖11A所示，在電晶體200的通道長度方向的剖面中，開口258中的絕緣體280所包括的開口的寬度等於距離L1，開口258中的絕緣體275所包括的開口的寬度等於距離L2。
如圖11A及圖9C所示，可以將開口258視為具有如下形狀：在以絕緣體222為底面且以絕緣體280為側面的開口中，由絕緣體224、氧化物230、導電體242及絕緣體275構成的結構體的一部分突出的形狀。並且，可以視為在由絕緣體224、氧化物230、導電體242及絕緣體275構成的結構體中，夾在導電體242a和導電體242b之間的氧化物230的區域露出。
如圖11A及圖9C所示，以與開口258的底面及內壁(也稱為側壁)接觸的方式設置有絕緣體253。因此，絕緣體253與絕緣體222的頂面、絕緣體224的側面、氧化物230a的側面、氧化物230b的頂面及側面、導電體242a及導電體242b的側面、絕緣體275的側面及頂面、絕緣體280的側面以及絕緣體254的底面各自的至少一部分接觸。另外，絕緣體253上層疊有絕緣體254及導電體260。因此，以覆蓋其一部分突出在開口258中的導電體242及絕緣體275的方式設置有絕緣體253、絕緣體254及導電體260。
通道形成區域形成在氧化物230b的距離L2的區域中。因此，電晶體200的通道形成區域具有非常微小的結構。由此，電晶體200的通態電流增大，可以提高頻率特性。
注意，開口258的形狀不侷限於圖11A所示的形狀。如圖11B所示，開口258也可以具有距離L1和距離L2相等的形狀。此時，如圖11B所示，開口258中的導電體242a的側面及絕緣體275的側面與絕緣體280的側面對齊或大致對齊。另外，開口258中的導電體242b的側面及絕緣體275的側面與絕緣體280的側面對齊或大致對齊。藉由採用該結構，可以簡化半導體裝置的製程來提高生產率。另外，在設置多個電晶體200時，可以實現小面積化及高密度化。
注意，圖11B示出開口258的側壁大致垂直於絕緣體222的頂面的結構，但是本發明不侷限於此。如圖11C所示，開口258的側壁也可以呈錐形形狀。當開口258的側壁呈錐形形狀時，後面的製程中的絕緣體253等的覆蓋性得到提高，可以減少空洞等缺陷。
在本說明書等中，錐形形狀是指組件的側面的至少一部分相對於基板面傾斜地設置的形狀。例如，較佳為具有傾斜的側面和基板面所形成的角度(以下，有時被稱為錐角)小於90°的區域。注意，組件的側面及基板面不一定必須完全平坦，也可以是具有微小曲率的近似平面狀或具有微細凹凸的近似平面狀。
如圖11A所示，氧化物230b包括用作電晶體200的通道形成區域的區域230bc及以夾著區域230bc的方式設置並用作源極區域或汲極區域的區域230ba及區域230bb。區域230bc的至少一部分與導電體260重疊。換言之，區域230bc設置在導電體242a與導電體242b間的區域中。區域230ba與導電體242a重疊，區域230bb與導電體242b重疊。
與區域230ba及區域230bb相比，其氧空位少或雜質濃度低，所以用作通道形成區域的區域230bc是載子濃度低的高電阻區域。因此，區域230bc可以說是i型(本質)或實質上i型。
此外，用作源極區域或汲極區域的區域230ba及區域230bb是如下區域：由於氧空位多或者氫、氮、金屬元素等雜質的濃度高，因此載子濃度提高，所以被低電阻化。就是說，區域230ba及區域230bb是與區域230bc相比載子濃度更高且電阻更低的n型區域。
在此，如圖11A所示，導電體242a和導電體242b的彼此相對的側面較佳為大致垂直於氧化物230b的頂面。藉由採用這種結構，可以抑制形成在導電體242a下的區域230ba的區域230bc一側的側端部比導電體242a的區域230bc一側的側端部過度後退。同樣地，可以抑制形成在導電體242b之下的區域230bb的區域230bc一側的側端部比導電體242b的區域230bc一側的側端部過度後退。由此，可以降低在區域230ba和區域230bc之間以及區域230bb和區域230bc之間形成所謂的Loff區域。在此，區域230ba的區域230bc一側的側端部後退是指區域230ba的側端部比導電體242a的區域230bc一側的側面更靠近導電體240一側。另外，區域230bb的區域230bc一側的側端部後退是指區域230bb的側端部比導電體242b的區域230bc一側的側面更靠近導電體160一側。
由此，可以提高電晶體200的頻率特性來提高根據本發明的一個實施方式的半導體裝置的工作速度。例如，當將根據本發明的一個實施方式的半導體裝置用作記憶體裝置的記憶單元時，可以提高寫入速度及讀出速度。
用作通道形成區域的區域230bc的載子濃度較佳為1×10 18cm -3以下，更佳為低於1×10 17cm -3，進一步較佳為低於1×10 16cm -3，更進一步較佳為低於1×10 13cm -3，還進一步較佳為低於1×10 12cm -3。對用作通道形成區域的區域230bc的載子濃度的下限值沒有特別的限定，例如，可以將其設定為1×10 -9cm -3。
此外，也可以在區域230bc與區域230ba或區域230bb之間形成載子濃度等於或低於區域230ba及區域230bb的載子濃度且等於或高於區域230bc的載子濃度的區域。換言之，該區域被用作區域230bc與區域230ba或區域230bb的接合區域。該接合區域的氫濃度有時等於或低於區域230ba及區域230bb的氫濃度且等於或高於區域230bc的氫濃度。此外，該接合區域的氧空位有時等於或少於區域230ba及區域230bb的氧空位且等於或多於區域230bc的氧空位。
注意，圖11A示出區域230ba、區域230bb及區域230bc形成在氧化物230b中的例子，但是本發明不侷限於此。例如，上述各區域也可以形成在氧化物230b和氧化物230a中。
在氧化物230中，有時難以明確地檢測出各區域的邊界。在各區域中檢測出的金屬元素和氫及氮等雜質元素的濃度並不需要按每區域分階段地變化，也可以在各區域中逐漸地變化。就是說，越接近通道形成區域，氫及氮等雜質元素的濃度越低即可。
較佳為在電晶體200中將用作半導體的金屬氧化物(以下，也稱為氧化物半導體)用於具有通道形成區域的氧化物230(氧化物230a及氧化物230b)。
用作半導體的金屬氧化物的能帶間隙較佳為2eV以上，更佳為2.5eV以上。藉由使用能帶間隙較寬的金屬氧化物，可以減小電晶體的關態電流。
作為氧化物230，例如較佳為使用銦氧化物、鎵氧化物及鋅氧化物等金屬氧化物。另外，作為氧化物230，例如較佳為使用包含選自銦、元素M和鋅中的兩個或三個的金屬氧化物。元素M是選自鎵、鋁、矽、硼、釔、錫、銅、釩、鈹、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂中的一種或多種。尤其是，元素M較佳為選自鋁、鎵、釔和錫中的一種或多種。注意，有時將包含銦、元素M及鋅的金屬氧化物記載為In-M-Zn氧化物。
氧化物230較佳為具有化學組成互不相同的多個氧化物層的疊層結構。例如，較佳的是，用於氧化物230a的金屬氧化物中的相對於主要成分的金屬元素的元素M的原子個數比大於用於氧化物230b的金屬氧化物中的相對於主要成分的金屬元素的元素M的原子個數比。另外，較佳的是，用於氧化物230a的金屬氧化物中的相對於In的元素M的原子個數比大於用於氧化物230b的金屬氧化物中的相對於In的元素M的原子個數比。藉由採用這樣的結構，可以抑制雜質及氧從形成在氧化物230a的下方的結構物擴散到氧化物230b。
在此，較佳的是，用於氧化物230b的金屬氧化物中的相對於元素M的In的原子個數比大於用於氧化物230a的金屬氧化物中的相對於元素M的In的原子個數比。藉由採用該結構，電晶體200可以得到大通態電流以及高頻特性。
此外，當氧化物230a及氧化物230b除了氧以外還包含共同元素作為主要成分時，可以降低氧化物230a與氧化物230b的介面的缺陷態密度。因此，介面散射對載子傳導帶來的影響減少，從而電晶體200可以得到大通態電流及高頻特性。
明確而言，作為氧化物230a，使用In：M：Zn=1：3：4[原子個數比]或其附近的組成或者In：M：Zn=1：1：0.5[原子個數比]或其附近的組成的金屬氧化物，即可。此外，作為氧化物230b，使用In：M：Zn=1：1：1[原子個數比]或其附近的組成、In：M：Zn=1：1：1.2[原子個數比]或其附近的組成、In：M：Zn=1：1：2[原子個數比]或其附近的組成或者In：M：Zn=4：2：3[原子個數比]或其附近的組成的金屬氧化物，即可。注意，附近的組成包括所希望的原子個數比的±30%的範圍。此外，作為元素M較佳為使用鎵。此外，當作為氧化物230設置氧化物230b的單層時，作為氧化物230b也可以使用可用於氧化物230a的金屬氧化物。
此外，在藉由濺射法沉積金屬氧化物時，上述原子個數比不侷限於所沉積的金屬氧化物的原子個數比，也可以是用於金屬氧化物的沉積的濺射靶材的原子個數比。
較佳的是，至少氧化物230b具有結晶性。尤其是，作為氧化物230b較佳為使用CAAC-OS(c-axis aligned crystalline oxide semiconductor)。
CAAC-OS具有結晶性高的緻密結構且是雜質及缺陷(例如，氧空位等)少的金屬氧化物。尤其是，藉由在形成金屬氧化物後以金屬氧化物不被多晶化的溫度(例如，400℃以上且600℃以下)進行熱處理，可以使CAAC-OS具有結晶性更高的緻密結構。如此，藉由進一步提高CAAC-OS的密度，可以進一步降低該CAAC-OS中的雜質或氧的擴散。
此外，在CAAC-OS中不容易觀察明確的晶界，因此不容易發生起因於晶界的電子移動率的下降。因此，包含CAAC-OS的金屬氧化物的物理性質穩定。因此，具有CAAC-OS的金屬氧化物具有耐熱性且可靠性高。
此外，當作為氧化物230b使用CAAC-OS等具有結晶性的氧化物時，可以抑制源極電極或汲極電極從氧化物230b抽出氧。因此，即使進行熱處理也可以抑制氧從氧化物230b被抽出，所以電晶體200對製程中的高溫度(所謂熱積存：thermal budget)也很穩定。
在使用氧化物半導體的電晶體中，尤其是，當氧化物半導體的通道形成區域中存在雜質及氧空位時，電特性容易變動而可能使可靠性下降。此外，氧空位附近的氫形成氫進入氧空位中的缺陷(下面有時稱為V OH)而可能會產生成為載子的電子。因此，當在氧化物半導體的通道形成區域中包含氧空位時，電晶體會具有常開啟特性(即使不對閘極電極施加電壓也存在通道而在電晶體中電流流過的特性)。由此，在氧化物半導體的通道形成區域中，較佳為儘量減少雜質、氧空位及V OH。換言之，較佳的是，氧化物半導體中的形成通道的區域的載子濃度降低且被i型化(本質化)或實質上被i型化。
相對於此，藉由在氧化物半導體附近設置包含藉由加熱脫離的氧(以下，有時稱為過量氧)的絕緣體而進行熱處理，可以從該絕緣體向氧化物半導體供應氧而減少氧空位及V OH。注意，在對源極區域或汲極區域供應過多的氧時，有可能引起電晶體200的通態電流下降或者場效移動率的下降。並且，在供應到源極區域或汲極區域的氧量在基板面內有不均勻時，包括電晶體的半導體裝置特性發生不均勻。此外，在從該絕緣體供應給氧化物半導體的氧擴散到閘極電極、源極電極及汲極電極等導電體時，有時該導電體被氧化，這導致導電性的損失，因此對電晶體的電特性及可靠性帶來負面影響。
因此，較佳的是，在氧化物半導體中，被用作通道形成區域的區域230bc的載子濃度得到降低且被i型化或實質上被i型化。另一方面，較佳的是，用作源極區域或汲極區域的區域230ba及區域230bb的載子濃度高且被n型化。就是說，較佳為降低氧化物半導體的區域230bc的氧空位及V OH。另外，較佳的是，防止區域230ba及區域230bb被供應過量的氧以及防止區域230ba及區域230bb的V OH之量被過度降低。另外，較佳為採用抑制導電體260、導電體242a及導電體242b等的導電率下降的結構。例如，較佳為採用抑制導電體260、導電體242a及導電體242b等的氧化的結構。注意，氧化物半導體中的氫有可能形成V OH，所以為了降低V OH之量需要降低氫濃度。
於是，在本實施方式中，半導體裝置具有如下結構：降低區域230bc的氫濃度，抑制導電體242a、導電體242b及導電體260的氧化，並且抑制區域230ba及區域230bb中的氫濃度降低。
為了降低區域230bc的氫濃度，絕緣體253較佳為具有俘獲氫並固定氫的功能。如圖9C所示，絕緣體253具有與氧化物230b的區域230bc接觸的區域。藉由採用該結構，可以降低氧化物230b的區域230bc中的氫濃度。因此，可以降低區域230bc中的V OH而區域230bc被i型化或實質上的i型化。
作為具有俘獲氫並固定氫的功能的絕緣體，可以舉出具有非晶結構的金屬氧化物。例如，較佳為使用氧化鎂或者包含鋁和鉿中的一者或兩者的氧化物等金屬氧化物。上述具有非晶結構的金屬氧化物有時具有如下性質：氧原子具有懸空鍵而由該懸空鍵俘獲或固定氫。就是說，可以說具有非晶結構的金屬氧化物的俘獲或固定氫的能力高。
絕緣體253和電容器100中的絕緣體153使用同一絕緣膜形成。就是說，絕緣體253和絕緣體153包含同一材料。另外，絕緣體153被用作電容器100的電介質。因此，絕緣體153較佳為使用高介電常數(high-k)材料。此時，絕緣體253包含high-k材料。作為high-k材料的一個例子，有包含鋁和鉿中的一者或兩者的氧化物。當作為絕緣體253使用high-k材料時，可以在保持閘極絕緣體的物理厚度的同時降低在電晶體工作時施加的閘極電位。此外，可以減少用作閘極絕緣體的絕緣體的等效氧化物厚度(EOT)。
由此，作為絕緣體253，較佳為使用包含鋁和鉿中的一者或兩者的氧化物，更佳為使用具有非晶結構並包含鋁和鉿中的一者或兩者的氧化物，進一步較佳為使用具有非晶結構的氧化鉿。在本實施方式中，作為絕緣體253，使用氧化鉿。此時，絕緣體253至少包含氧及鉿。另外，該氧化鉿具有非晶結構。此時，絕緣體253具有非晶結構。
再者，為了抑制導電體242a、導電體242b及導電體260的氧化，較佳為在導電體242a、導電體242b及導電體260的每一個附近設置氧阻擋絕緣體。在本實施方式所說明的半導體裝置中，該絕緣體例如為絕緣體253、絕緣體254及絕緣體275。
此外，在本說明書等中，阻擋絕緣體是指具有阻擋性的絕緣體。在本說明書等中，阻擋性是指抑制所對應的物質的擴散的功能(也可以說透過性低)。或者，是指俘獲並固定所對應的物質(也稱為吸雜)的功能。
作為氧阻擋絕緣體，可以舉出包含鋁和鉿中的一者或兩者的氧化物、氧化鎂、氧化鎵、銦鎵鋅氧化物、氮化矽及氮氧化矽等。另外，作為包含鋁和鉿中的一者或兩者的氧化物，可以舉出氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)、包含鉿及矽的氧化物(矽酸鉿)等。例如，作為絕緣體253、絕緣體254及絕緣體275採用上述氧阻擋絕緣體的單層或疊層即可。
絕緣體253較佳為具有氧阻擋性。注意，絕緣體253至少比絕緣體280不容易使氧透過即可。絕緣體253具有與導電體242a的側面及導電體242b的側面接觸的區域。當絕緣體253具有氧阻擋性時，可以抑制導電體242a及導電體242b的側面被氧化而在該側面上形成氧化膜。因此，可以抑制導致電晶體200的通態電流的下降或場效移動率的下降。
絕緣體253以與氧化物230b的頂面及側面、氧化物230a的側面、絕緣體224的側面及絕緣體222的頂面接觸的方式設置。當絕緣體253具有氧阻擋性時，可以抑制在進行熱處理等時氧從氧化物230b的區域230bc脫離。因此，可以減少在氧化物230a及氧化物230b中形成氧空位。
另外，反之，即使絕緣體280包含過多的氧，也可以抑制該氧過度供應到氧化物230a及氧化物230b。因此，可以抑制區域230ba及區域230bb被過度氧化而導致電晶體200的通態電流的下降或場效移動率的下降。
因為包含鋁和鉿中的一者或兩者的氧化物具有氧阻擋性，所以可以適當地用作絕緣體253。
絕緣體254較佳為具有氧阻擋性。絕緣體254設置在氧化物230b的區域230bc和導電體260之間以及絕緣體280和導電體260之間。藉由採用該結構，可以抑制氧化物230b的區域230bc中的氧擴散到導電體260而在氧化物230b的區域230bc中形成氧空位。另外，可以抑制氧化物230b中的氧及絕緣體280中的氧擴散到導電體260而導致導電體260的氧化。注意，絕緣體254至少比絕緣體280不容易使氧透過即可。例如，作為絕緣體254較佳為使用氮化矽。此時，絕緣體254至少包含氮及矽。
絕緣體275較佳為具有氧阻擋性。絕緣體275設置於絕緣體280與導電體242a及導電體242b之間。藉由採用該結構，可以抑制包含在絕緣體280中的氧擴散到導電體242a及導電體242b。因此，可以抑制包含在絕緣體280中的氧導致導電體242a及導電體242b被氧化使得電阻率增大而通態電流減少。注意，絕緣體275至少比絕緣體280不容易使氧透過即可。例如，作為絕緣體275較佳為使用氮化矽。此時，絕緣體275至少包含氮及矽。
為了抑制區域230ba及區域230bb中的氫濃度降低，較佳為在區域230ba的附近及區域230bb的附近設置氫阻擋絕緣體。在本實施方式所說明的半導體裝置中，該氫阻擋絕緣體例如是絕緣體275。
作為氫阻擋絕緣體，可以舉出氧化鋁、氧化鉿、氧化鉭等氧化物、以及氮化矽等氮化物。例如，作為絕緣體275採用上述氫阻擋絕緣體的單層或疊層即可。
絕緣體275較佳為具有氫阻擋性。絕緣體275以與氧化物230b的區域230ba的側面及氧化物230b的區域230bb的側面接觸的方式配置。另外，絕緣體275配置在氧化物230b的區域230ba的側面及氧化物230b的區域230bb的側面與絕緣體253之間。當絕緣體275具有氫阻擋性時，可以防止絕緣體253俘獲和固定區域230ba及區域230bb中的氫。因此，區域230ba及區域230bb可以被n型化。
藉由採用上述結構，用作通道形成區域的區域230bc可以被i型化或實質上被i型化且用作源極區域或汲極區域的區域230ba及區域230bb可以被n型化，可以提供一種具有良好的電特性的半導體裝置。藉由採用上述結構，即便使半導體裝置微型化或高積體化也可以使其具有良好的電特性。例如，即使圖11A中的距離L2為20nm以下、15nm以下、10nm以下或7nm以下且2nm以上、3nm以上或5nm以上，也可以得到良好的電特性。
此外，藉由使電晶體200微型化可以提高高頻特性。明確而言，可以提高截止頻率。當閘極長度在於上述範圍內時，例如在室溫環境下，電晶體的截止頻率可以為50GHz以上或100GHz以上。
絕緣體253被用作閘極絕緣體的一部分。如圖9B所示，絕緣體253以與絕緣體275的頂面的一部分及側面以及絕緣體280的側面接觸的方式設置。
絕緣體253需要與絕緣體254及導電體260一起設置在形成於絕緣體280等中的開口中。為了實現電晶體200的微型化，絕緣體253的膜厚度較佳為小。絕緣體253的膜厚度為0.1nm以上且5.0nm以下，較佳為0.5nm以上且5.0nm以下，更佳為1.0nm以上且小於5.0nm，進一步較佳為1.0nm以上且3.0nm以下。此時，絕緣體253的至少一部分是包括上述膜厚度的區域即可。
為了如上所述地減小絕緣體253的膜厚度，較佳為利用ALD法進行沉積。ALD法有只利用熱能使前驅物及反應物起反應的熱ALD(Thermal ALD)法、使用收到電漿激發的反應物的PEALD(Plasma Enhanced ALD)法等。在PEALD法中，藉由利用電漿可以在更低溫下進行沉積，所以有時是較佳的。
ALD法可以按層沉積原子，從而有能夠沉積極薄的膜、能夠對縱橫比高的結構進行沉積、能夠以針孔等的缺陷少的方式進行沉積、能夠進行覆蓋性優良的沉積及能夠在低溫下進行沉積等效果。因此，可以在形成於絕緣體280等中的開口的側面以及導電體242的側端部等以上述較小的膜厚度且高覆蓋性沉積絕緣體253。
ALD法中使用的前驅物有時包含碳等。因此，利用ALD法形成的膜有時與利用其它的沉積方法形成的膜相比包含更多的碳等雜質。此外，雜質的定量可以利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)、X射線光電子分光法(XPS：X-ray Photoelectron Spectroscopy)或俄歇電子能譜(AES：Auger Electron Spectroscopy)進行。
絕緣體254被用作閘極絕緣體的一部分。絕緣體254較佳為具有氫阻擋性。由此，可以防止包含在導電體260中的氫等雜質擴散到氧化物230b。
絕緣體254需要與絕緣體253及導電體260一起設置在形成於絕緣體280等中的開口中。為了實現電晶體200的微型化，絕緣體254的膜厚度較佳為小。絕緣體254的膜厚度為0.1nm以上且5.0nm以下，較佳為0.5nm以上且3.0nm以下，更佳為1.0nm以上且3.0nm以下。此時，絕緣體254的至少一部分是包括上述膜厚度的區域即可。
例如，作為絕緣體254使用利用PEALD法沉積的氮化矽即可。
此外，藉由作為絕緣體253使用氧化鉿等具有抑制氫等雜質及氧的透過的功能的絕緣體，絕緣體253可以兼具絕緣體254所具有的功能。在此情況下，藉由採用不設置絕緣體254的結構，可以使半導體裝置的製程簡化，可以實現生產率的提高。
絕緣體275以覆蓋絕緣體224、氧化物230a、氧化物230b、導電體242的方式設置。明確而言，絕緣體275包括與氧化物230b的側面、導電體242a的側面及導電體242b的側面接觸的區域。
另外，在與開口258重疊的區域中，絕緣體275與導電體242重疊。藉由採用該結構，可以增大導電體242和導電體260的物理距離，可以降低導電體242和導電體260之間的寄生電容。因此，可以提供一種具有良好電特性的半導體裝置。
作為導電體242a、導電體242b及導電體260，較佳為使用不容易氧化的導電材料或者具有抑制氧擴散的功能的導電材料等。作為該導電材料例如可以舉出包含氮的導電材料及包含氧的導電材料等。由此，可以抑制導電體242a、導電體242b及導電體260的導電率降低。在作為導電體242a、導電體242b及導電體260使用包含金屬及氮的導電材料時，導電體242a、導電體242b及導電體260至少包含金屬及氮。
導電體242和導電體260中的一者或兩者也可以具有疊層結構。例如，如圖9B所示，導電體242a和導電體242b也可以都採用兩層的疊層結構。此時，作為與氧化物230b接觸的層(導電體242a1及導電體242b1)，較佳為使用不容易氧化的導電材料或具有抑制氧擴散的功能的導電材料等。此外，例如，如圖9B所示，在導電體260具有導電體260a和導電體260b的疊層結構時，作為導電體260a，較佳為使用不容易氧化的導電材料或具有抑制氧擴散的功能的導電材料等。
此外，為了抑制導電體242的導電率下降，作為氧化物230b較佳為使用具有CAAC-OS等結晶性的氧化物。作為該氧化物，較佳為使用上述能夠用於氧化物230的金屬氧化物。尤其較佳為使用包含銦、鋅及選自鎵、鋁和錫中的一個或多個的金屬氧化物。此外，CAAC-OS為具有結晶的氧化物，該結晶的c軸大致垂直於該氧化物的表面或被形成面。由此，可以抑制導電體242a或導電體242b從氧化物230b抽出氧。此外，可以抑制導電體242a及導電體242b的導電率降低。
此外，在本實施方式中，以在氧化物230b上設置導電體242a及導電體242b的狀態在含氧氛圍下進行微波處理來減少區域230bc的氧空位及V OH。在此，微波處理例如是指使用包括利用微波產生高密度電漿的電源的裝置的處理。另外，在本說明書等中，微波是指具有300MHz以上且300GHz以下的頻率的電磁波。
藉由在含氧氛圍下進行微波處理，可以使用微波或RF等高頻使氧氣體電漿化而使該氧電漿作用。此時，也可以將微波或RF等高頻照射到區域230bc。藉由電漿、微波等的作用，可以使區域230bc的V OH分開為氧空位及氫，可以從區域230bc去除該氫且由氧填補該氧空位。由此，可以降低區域230bc中的氫濃度、氧空位及V OH而降低載子濃度。
當在含氧氛圍下進行微波處理時，微波或RF等高頻、氧電漿等的作用被導電體242a及導電體242b遮蔽並沒有涉及到區域230ba及區域230bb。再者，可以藉由覆蓋氧化物230b及導電體242的絕緣體275及絕緣體280降低氧電漿的作用。由此，在進行微波處理時在區域230ba及區域230bb中不發生V OH的減少以及過多的氧的供應，因此可以防止載子濃度的降低。
另外，較佳為在沉積成為絕緣體253的絕緣膜之後以含氧氛圍進行微波處理。如此，藉由經由成為絕緣體253的絕緣膜以含氧氛圍進行微波處理，可以對區域230bc高效地注入氧。另外，藉由以與導電體242的側面及區域230bc的表面接觸的方式配置成為絕緣體253的絕緣膜，可以抑制區域230bc被注入超過必要量的氧，可以抑制導電體242的側面的氧化。
另外，作為注入到區域230bc中的氧，有氧原子、氧分子、氧離子(帶電荷的氧原子或氧分子)及氧自由基(也稱為O自由基，包含不成對電子的原子、分子或者離子)等各種形態。注入到區域230bc中的氧可以為上述形態中的任一個或多個，尤其較佳為氧自由基。另外，由於可以提高絕緣體253的膜品質，電晶體200的可靠性得到提高。
如上所述，可以在氧化物半導體的區域230bc中選擇性地去除氧空位及V OH而使區域230bc成為i型或實質上i型。並且，可以抑制對用作源極區域或汲極區域的區域230ba及區域230bb供應過多的氧而保持進行微波處理之前的n型區域的狀態。由此，可以抑制電晶體200的電特性的變動，可以抑制在基板面內電晶體200的電特性不均勻。
藉由採用上述結構，可以提供一種電晶體特性不均勻小的半導體裝置。此外，可以提供一種頻率特性良好的半導體裝置。此外，可以提供一種工作速度快的半導體裝置。此外，可以提供一種可靠性良好的半導體裝置。此外，可以提供一種具有良好的電特性的半導體裝置。另外，可以提供一種能夠微型化或高積體化的半導體裝置。
如圖9C所示，在從電晶體200的通道寬度方向的剖面看時，也可以在氧化物230b的側面與氧化物230b的頂面之間具有彎曲面。就是說，該側面的端部和該頂面的端部也可以彎曲(以下，也稱為圓形)。
上述彎曲面的曲率半徑較佳為大於0nm且小於與導電體242重疊的區域的氧化物230b的膜厚度或者小於不具有上述彎曲面的區域的一半長度。明確而言，上述彎曲面的曲率半徑大於0nm且為20nm以下，較佳為1nm以上且15nm以下，更佳為2nm以上且10nm以下。藉由採用上述形狀，可以提高絕緣體253、絕緣體254及導電體260的向氧化物230b的覆蓋性。
此外，在電晶體200的製程中，較佳為在氧化物230的表面露出的狀態下進行熱處理。該熱處理例如較佳為以100℃以上且600℃以下，更佳為以350℃以上且550℃以下進行。熱處理在氮氣體或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，熱處理較佳為在氧氛圍下進行。由此，對氧化物230供應氧，從而可以減少氧空位。熱處理也可以在減壓狀態下進行。此外，也可以在氮氣體或惰性氣體的氛圍下進行熱處理，然後為了填補脫離的氧而在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行熱處理。此外，也可以在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行熱處理，然後連續地在氮氣體或惰性氣體的氛圍下進行熱處理。
藉由對氧化物230進行加氧化處理，可以由所供應的氧填補氧化物230中的氧空位。再者，氧化物230中殘留的氫與被供給的氧發生反應而可以將氫以H 2O的形態去除(脫水化)。由此，可以抑制殘留在氧化物230中的氫與氧空位再結合而形成V OH。
另外，如圖9C等所示，由於以與氧化物230的頂面及側面接觸的方式設置絕緣體253，氧化物230所包含的銦有時集中地分佈在氧化物230和絕緣體253的介面及其附近。因此，氧化物230的表面附近具有接近銦氧化物的原子個數比或者接近In-Zn氧化物的原子個數比。在如此氧化物230，尤其是氧化物230b的表面附近的銦的原子個數比較大時，可以提高電晶體200的場效移動率。
在本實施方式中，較佳的是，半導體裝置除了上述結構以外還具有抑制氫混入電晶體200的結構。例如，較佳的是，以覆蓋電晶體200的方式設置具有抑制氫擴散的功能的絕緣體。在本實施方式中說明的半導體裝置中，該絕緣體例如為絕緣體212。
作為絕緣體212，較佳為使用具有抑制氫擴散的功能的絕緣體。由此，可以抑制氫從絕緣體212的下方擴散到電晶體200。作為絕緣體212使用上述可用作絕緣體275的絕緣體即可。
絕緣體212、絕緣體214、絕緣體282及絕緣體285中的至少一個較佳為被用作抑制水、氫等雜質從基板一側或電晶體200的上方擴散到電晶體200的阻擋絕緣膜。因此，絕緣體212、絕緣體214、絕緣體282及絕緣體285中的至少一個較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N 2O、NO、NO 2等)、銅原子等雜質的擴散的功能(不容易使上述雜質透過)的絕緣材料。此外，較佳為使用具有抑制氧(例如，氧原子和氧分子等中的至少一個)的擴散的功能(不容易使上述氧透過)的絕緣材料。
作為絕緣體212、絕緣體214、絕緣體282及絕緣體285，較佳為使用具有抑制水、氫等雜質及氧的擴散的功能的絕緣體，例如可以使用氧化鋁、氧化鎂、氧化鉿、氧化鎵、銦鎵鋅氧化物、氮化矽或氮氧化矽等。例如，作為絕緣體212，較佳為使用氫阻擋性更高的氮化矽等。此外，例如，作為絕緣體214、絕緣體282及絕緣體285，較佳為使用俘獲並固定氫的性能高的氧化鋁或氧化鎂等。由此，可以抑制水、氫等雜質經過絕緣體212及絕緣體214從基板一側擴散到電晶體200一側。或者，可以抑制水、氫等雜質從配置在絕緣體285的外方的層間絕緣膜等擴散到電晶體200一側。或者，可以抑制包含在絕緣體224等中的氧經過絕緣體212及絕緣體214擴散到基板一側。或者，可以抑制含在絕緣體280等中的氧經過絕緣體282等向電晶體200的上方擴散。如此，較佳為採用由具有抑制水、氫等雜質及氧的擴散的功能的絕緣體212、絕緣體214、絕緣體282及絕緣體285圍繞電晶體200的結構。
在此，作為絕緣體212、絕緣體214、絕緣體282及絕緣體285，較佳為使用具有非晶結構的氧化物。例如，較佳為使用AlO x(x是大於0的任意數)或MgO y(y是大於0的任意數)等金屬氧化物。上述具有非晶結構的金屬氧化物有時具有如下性質：氧原子具有懸空鍵而由該懸空鍵俘獲或固定氫。藉由將上述具有非晶結構的金屬氧化物作為電晶體200的組件使用或者設置在電晶體200的周圍，可以俘獲或固定含在電晶體200中的氫或存在於電晶體200的周圍的氫。尤其是，較佳為俘獲或固定含在電晶體200的通道形成區域中的氫。藉由將具有非晶結構的金屬氧化物作為電晶體200的組件使用或者設置在電晶體200的周圍，可以製造具有良好特性且可靠性高的電晶體200及半導體裝置。
此外，絕緣體212、絕緣體214、絕緣體282及絕緣體285較佳為具有非晶結構，但是也可以在其一部分形成多晶結構的區域。此外，絕緣體212、絕緣體214、絕緣體282及絕緣體285也可以具有層疊有非晶結構的層與多晶結構的層的多層結構。例如，也可以具有非晶結構的層上形成有多晶結構的層的疊層結構。
絕緣體212、絕緣體214、絕緣體282及絕緣體285的沉積例如可以利用濺射法進行。濺射法不需要作為沉積氣體使用包含氫的分子，所以可以降低絕緣體212、絕緣體214、絕緣體282及絕緣體285的氫濃度。作為沉積方法，除了濺射法以外還可以適當地使用CVD法、MBE法、PLD法、ALD法等。
此外，有時較佳為降低絕緣體212的電阻率。例如，藉由使絕緣體212的電阻率約為1×10 13Ωcm，在半導體裝置製程的利用電漿等的處理中，有時絕緣體212可以緩和導電體205或導電體240的電荷積聚(charge up)。絕緣體212的電阻率較佳為1×10 10Ωcm以上且1×10 15Ωcm以下。
此外，絕緣體216、絕緣體280及絕緣體285的介電常數較佳為比絕緣體214低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體216、絕緣體280及絕緣體285，適當地使用氧化矽、氧氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽等即可。
導電體205以與氧化物230及導電體260重疊的方式配置。在此，導電體205較佳為以嵌入形成在絕緣體216的開口中的方式設置。此外，導電體205的一部分有時嵌入絕緣體214中。
導電體205包括導電體205a及導電體205b。導電體205a以與該開口的底面及側壁接觸的方式設置。導電體205b以嵌入形成在導電體205a的凹部中的方式設置。在此，導電體205b的頂面的高度與導電體205a的頂面的高度及絕緣體216的頂面的高度一致或大致一致。
在此，作為導電體205a較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N 2O、NO、NO 2等)、銅原子等雜質的擴散的功能的導電材料。或者，較佳為使用具有抑制氧(例如，氧原子和氧分子等中的至少一個)的擴散的功能的導電材料。
藉由作為導電體205a使用具有降低氫的擴散的功能的導電材料，可以防止含在導電體205b中的氫等雜質藉由絕緣體216及絕緣體224等擴散到氧化物230。此外，藉由作為導電體205a使用具有抑制氧的擴散的功能的導電材料，可以抑制導電體205b被氧化而導電率下降。作為具有抑制氧擴散的功能的導電材料，例如較佳為使用鈦、氮化鈦、鉭、氮化鉭、釕、氧化釕等。因此，作為導電體205a使用單層或疊層的上述導電材料即可。例如，作為導電體205a使用氮化鈦即可。
此外，導電體205b較佳為使用以鎢、銅或鋁為主要成分的導電材料。例如，導電體205b可以使用鎢。
導電體205有時被用作第二閘極電極。在此情況下，藉由獨立地改變施加到導電體205的電位而不使其與施加到導電體260的電位聯動，可以控制電晶體200的臨界電壓(Vth)。尤其是，藉由對導電體205施加負電位，可以增大電晶體200的Vth而減少關態電流。由此，與不對導電體205施加負電位的情況相比，在對導電體205施加負電位的情況下，可以減少對導電體260施加的電位為0V時的汲極電流。
此外，導電體205的電阻率考慮上述施加到導電體205的電位設計，導電體205的膜厚度根據該電阻率設定。此外，絕緣體216的膜厚度與導電體205的膜厚度大致相同。在此，較佳為在導電體205的設計允許的範圍內減少導電體205及絕緣體216的膜厚度。藉由減少絕緣體216的膜厚度，可以降低含在絕緣體216中的氫等雜質的絕對量，所以可以減少該雜質擴散到氧化物230。
此外，如圖9A所示，導電體205較佳為比氧化物230中不與導電體242a及導電體242b重疊的區域大。尤其是，如圖9C所示，導電體205較佳為延伸到氧化物230a及氧化物230b的通道寬度方向的端部的外側的區域。就是說，較佳為在氧化物230的通道寬度方向的側面的外側，導電體205和導電體260隔著絕緣體重疊。藉由具有該結構，可以由用作第一閘極電極的導電體260的電場和用作第二閘極電極的導電體205的電場電圍繞氧化物230的通道形成區域。
在本說明書等中，將至少由第一閘極電極的電場電圍繞通道形成區域的電晶體結構稱為surrounded channel(S-channel)結構。此外，本說明書等中公開的S-channel結構與Fin型結構及平面型結構不同。另一方面，可以將在本說明書等中公開的S-channel結構視為Fin型結構的一種。另外，在本說明書等中，Fin型結構是指以至少包圍通道的兩個面以上(明確而言，兩個面、三個面或四個面等)的方式配置閘極電極的結構。藉由採用Fin型結構及S-channel結構，可以提高對短通道效應的耐性，換言之可以實現不容易發生短通道效應的電晶體。
藉由作為電晶體200採用上述S-channel結構，可以電圍繞通道形成區域。S-channel結構是電圍繞通道形成區域的結構，所以也可以說該結構在實質上與GAA(Gate All Around：全環繞閘極)結構或LGAA(Lateral Gate All Around：橫向全環繞閘極)結構相同。藉由使電晶體200具有S-channel結構、GAA結構或LGAA結構，可以將形成在氧化物230與閘極絕緣體的介面或其附近的通道形成區域設置在氧化物230的整個塊體。因此，可以提高流過電晶體的電流密度，所以可以期待電晶體的通態電流或電晶體的場效移動率的提高。
注意，作為圖9B所示的電晶體200示出S-channel結構的電晶體，但是本發明的一個實施方式的半導體裝置不侷限於此。例如，作為可用於本發明的一個實施方式的電晶體的結構，也可以採用選自平面型結構、Fin型結構和GAA結構中的任一個或多個。
此外，如圖9C所示，將導電體205延伸來用作佈線。但是，本發明不侷限於此，也可以在導電體205下設置被用作佈線的導電體。此外，不一定需要在每一個電晶體中設置一個導電體205。例如，多個電晶體可以共同使用導電體205。
注意，示出在電晶體200中作為導電體205層疊有導電體205a及導電體205b的結構，但是本發明不侷限於此。例如，導電體205可以具有單層結構，也可以具有三層以上的疊層結構。
絕緣體222及絕緣體224被用作閘極絕緣體。
絕緣體222較佳為具有抑制氫(例如，氫原子和氫分子等中的至少一個)的擴散的功能。此外，絕緣體222較佳為具有抑制氧(例如，氧原子和氧分子等中的至少一個)的擴散的功能。例如，絕緣體222較佳為具有與絕緣體224相比抑制氫和氧中的一者或兩者的擴散的功能。
絕緣體222較佳為使用作為絕緣材料的包含鋁和鉿中的一者或兩者的氧化物的絕緣體。作為該絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。或者，較佳為使用包含鉿及鋯的氧化物，例如使用鉿鋯氧化物。當使用這種材料形成絕緣體222時，絕緣體222被用作抑制氧從氧化物230到基板一側及氫等雜質從電晶體200的周圍部擴散到氧化物230的層。因此，藉由設置絕緣體222，可以抑制氫等雜質擴散到電晶體200中，而可以抑制在氧化物230中生成氧空位。此外，可以抑制導電體205與絕緣體224及氧化物230所包含的氧起反應。
或者，例如也可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔或氧化鋯。或者，也可以對上述絕緣體進行氮化處理。此外，作為絕緣體222還可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽而使用。
此外，作為絕緣體222，例如也可以以單層或疊層使用包含氧化鋁、氧化鉿、氧化鉭、氧化鋯、鉿鋯氧化物等所謂的high-k材料的絕緣體。當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等的問題。藉由作為用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。此外，作為絕緣體222有時可以使用鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO 3)、(Ba,Sr)TiO 3(BST)等介電常數高的物質。
作為與氧化物230接觸的絕緣體224，例如適當地使用氧化矽、氧氮化矽等即可。
此外，絕緣體222及絕緣體224也可以具有兩層以上的疊層結構。此時，不侷限於使用相同材料構成的疊層結構，也可以是使用不同材料構成的疊層結構。此外，絕緣體224也可以形成為島狀且與氧化物230a重疊。在此情況下，絕緣體275與絕緣體224的側面及絕緣體222的頂面接觸。注意，在本說明書等中，島狀是指以同一製程形成並使用同一材料的兩個以上的層物理分離的狀態。
導電體242a及導電體242b與氧化物230b的頂面接觸。導電體242a及導電體242b分別被用作電晶體200的源極電極或汲極電極。
作為導電體242(導電體242a及導電體242b)例如較佳為使用包含鉭的氮化物、包含鈦的氮化物、包含鉬的氮化物、包含鎢的氮化物、包含鉭及鋁的氮化物、包含鈦及鋁的氮化物等。在本發明的一個實施方式中，尤其較佳為採用包含鉭的氮化物。此外，例如也可以使用氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。這些材料是不容易氧化的導電材料或者即使吸收氧也維持導電性的材料，所以是較佳的。
注意，有時包含在氧化物230b等中的氫擴散到導電體242a或導電體242b。尤其是，當作為導電體242a及導電體242b使用包含鉭的氮化物時，有時包含在氧化物230b等中的氫容易擴散到導電體242a或導電體242b，該擴散的氫與導電體242a或導電體242b所包含的氮鍵合。也就是說，有時包含在氧化物230b等中的氫被導電體242a或導電體242b吸收。
此外，較佳為在導電體242的側面與導電體242的頂面之間不形成彎曲面。藉由使導電體242不具有該彎曲面，如圖9D所示，可以增大通道寬度方向的剖面上的導電體242的剖面積。由此，可以提高導電體242的導電率，從而可以增大電晶體200的通態電流。
另外，如圖9A所示，導電體242a在電晶體200a和電晶體200b之間的區域中包括開口。另外，以與該開口重疊的方式設置有導電體240。在俯視電晶體200時，該開口的大小較佳為小於導電體240的大小。藉由採用該結構，可以形成導電體242a和導電體240接觸的區域。由此，使導電體242a和導電體240電連接。
另外，當在導電體242a(導電體242b)與氧化物230b接觸的狀態下進行加熱處理時，與導電體242a(導電體242b)重疊的區域的氧化物230b的片電阻有時降低。另外，有時載子濃度增加。因此，可以使與導電體242a(導電體242b)重疊的區域的氧化物230b自對準地低電阻化。
導電體242a及導電體242b較佳為使用具有壓縮應力的導電膜來形成。由此，可以在區域230ba及區域230bb形成向拉抻方向擴展的應變(以下有時稱為拉抻應變)。藉由由拉伸應變穩定地形成V OH，可以使區域230ba及區域230bb成為穩定的n型區域。注意，導電體242a所具有的壓縮應力是緩和導電體242a的壓縮形狀的應力，並且是具有從導電體242a的中央部向端部的方向的向量的應力。導電體242b所具有的壓縮應力也是同樣的。
導電體242a所具有的壓縮應力的大小例如可以為500MPa以上，較佳為1000MPa以上，更佳為1500MPa以上，進一步較佳為2000MPa以上。注意，也可以製造在基板上沉積用於導電體242a的導電膜的樣本，並根據該樣本的應力測量值規定導電體242a所具有的應力的大小。導電體242b所具有的壓縮應力的大小也是同樣的。作為具有上述壓縮應力的大小的導電體，可以舉出包含鉭的氮化物。
由於導電體242a及導電體242b所具有的壓縮應力的作用，在區域230ba及區域230bb分別形成應變。該應變是因導電體242a及導電體242b所具有的壓縮應力的作用而各自向拉伸方向擴展的應變(拉伸應變)。在區域230ba及區域230bb具有CAAC結構時，該應變相當於向垂直於CAAC結構的c軸的方向的延伸。在CAAC結構向垂直於該CAAC結構的c軸的方向延伸時，該應變中易於形成氧空位。另外，該應變易於吸收氫，所以易於形成V OH。因此，在該應變中易於形成氧空位及V OH且容易得到氧空位及V OH穩定的結構。由此，區域230ba及區域230bb成為載子濃度高的穩定的n型區域。
注意，以上對氧化物230b中形成的應變進行了說明，但本發明不限於此。有時在氧化物230a中也形成同樣的應變。
在圖9A至圖9D所示的半導體裝置中，導電體242具有兩層的疊層結構。明確而言，導電體242a包括導電體242a1以及導電體242a1上的導電體242a2。同樣地，導電體242b包括導電體242b1以及導電體242b1上的導電體242b2。此時，將導電體242a1及導電體242b1配置在與氧化物230b接觸一側。
導電體242a1和導電體242a2分別可以使用與導電體242b1和導電體242b2相同的材料及製程形成，後面對此進行詳細的說明。因此，導電體242a1較佳為包含與導電體242b1相同的導電材料。另外，導電體242a2較佳為包含與導電體242b2相同的導電材料。
注意，下面有時將導電體242a1和導電體242b1統稱為導電體242的下層。另外，有時將導電體242a2和導電體242b2統稱為導電體242的上層。
導電體242的下層(導電體242a1及導電體242b1)較佳為由具有不易氧化的特性的導電材料構成。由此，可以抑制導電體242的下層氧化而導致導電體242的導電率下降。此外，導電體242的下層也可以具有容易吸取(提取)氫的特性。由此，氧化物230的氫擴散到導電體242的下層，可以減少氧化物230的氫濃度。因此，可以使電晶體200具有穩定的電特性。另外，如上所述，導電體242的下層較佳為具有大壓縮應力，較佳為具有比導電體242的上層大的壓縮應力。由此，如上所述，可以使與導電體242的下層接觸的區域230ba及區域230bb為載子濃度高的穩定n型區域。
另外，導電體242的上層(導電體242a2及導電體242b2)的導電性較佳為比導電體242的下層(導電體242a1及導電體242b1)高。例如，使導電體242的上層的膜厚度大於導電體242的下層的膜厚度即可。導電體242的上層的至少一部分包括導電性高於導電體242的下層的區域即可。或者，導電體242的上層較佳為由電阻率比導電體242的下層低的導電材料構成。由此，可以製造佈線延遲得到抑制的半導體裝置。
另外，導電體242的上層也可以具有容易吸收氫的特性。由此，被導電體242的下層吸收的氫還擴散到導電體242的上層，而可以進一步降低氧化物230中的氫濃度。因此，可以使電晶體200具有穩定的電特性。
當導電體242具有兩層的疊層結構時，也可以使導電體242的下層及導電體242的上層的構成元素、化學組成和沉積條件中的一個或多個不同。
例如，作為導電體242的下層(導電體242a1及導電體242b1)可以使用氮化鉭或氮化鈦，作為導電體242的上層(導電體242a2及導電體242b2)可以使用鎢。此時，導電體242a1及導電體242b1包含鉭或鈦以及氮。藉由採用該結構，可以抑制導電體242的下層氧化而導致導電體242的導電率下降。另外，藉由採用該結構，可以由具有氧阻擋性的絕緣體275以及具有不易氧化的特性的導電體242a1圍繞導電體242a2，可以由具有氧阻擋性的絕緣體275以及具有不易氧化的特性的導電體242b1圍繞導電體242b2。因此，可以抑制導電體242a2及導電體242b2的氧化，可以製造抑制佈線延遲的半導體裝置。另外，藉由作為導電體242的上層使用鎢，可以將導電體242用作佈線。
或者，例如，作為導電體242的下層也可以使用包含鉭的氮化物(例如，氮化鉭)，作為導電體242的上層也可以使用包含鈦的氮化物(例如，氮化鈦)。氮化鈦的導電性可以比氮化鉭高，因此可以使導電體242的上層的導電性比導電體242的下層高。因此，可以降低與以接觸於導電體242的頂面的方式設置的導電體240的接觸電阻，因此可以製造抑制佈線延遲的半導體裝置。
另外，示出了作為導電體242的下層及導電體242的上層使用不同的導電材料的例子，但本發明不侷限於此。
導電體242的下層及導電體242的上層也可以使用構成元素相同且化學組成不同的導電材料。此時，可以在不暴露於大氣環境的情況下連續沉積導電體242的下層和導電體242的上層。藉由以不暴露於大氣環境的方式進行沉積，可以防止來自大氣環境的雜質或水分附著於導電體242的下層表面，由此可以保持導電體242的下層與導電體242的上層的介面附近的清潔。
此外，較佳的是，作為導電體242的下層使用相對於鉭的氮的原子個數比高的含鉭的氮化物，作為導電體242的上層使用相對於鉭的氮的原子個數比低的含鉭的氮化物。例如，作為導電體242的下層，使用如下含鉭的氮化物：相對於鉭的氮的原子個數比為1.0以上且2.0以下，較佳為1.1以上且1.8以下，更佳為1.2以上且1.5以下。例如，作為導電體242的上層，使用如下含鉭的氮化物：相對於鉭的氮的原子個數比為0.3以上且1.5以下，較佳為0.5以上且1.3以下，更佳為0.6以上且1.0以下。
藉由在含鉭的氮化物中提高相對於鉭的氮的原子個數比，可以抑制含鉭的氮化物的氧化。另外，可以提高含鉭的氮化物的耐氧化性。可以抑制氧擴散到含鉭的氮化物中。因此，作為導電體242的下層，較佳為使用相對於鉭的氮的原子個數比高的含鉭的氮化物。由此，可以防止氧化層形成在導電體242的下層與氧化物230之間，或者可以減小氧化層的膜厚度。
此外，藉由在含鉭的氮化物中降低相對於鉭的氮的原子個數比，可以降低該氮化物的電阻率。因此，作為導電體242的上層，較佳為使用相對於鉭的氮的原子個數比低的含鉭的氮化物。由此，可以製造佈線延遲得到抑制的半導體裝置。
注意，在導電體242中，有時難以明確地檢測出上層與下層的邊界。在將含鉭的氮化物用於導電體242的情況下，在各層中檢測出的鉭和氮的濃度不侷限於按每層分階段地變化，也可以在上層與下層之間的區域逐漸地變化(也稱為漸變(gradation))。也就是說，在導電體242的更接近氧化物230的區域中，相對於鉭的氮的原子個數比更高，即可。因此，位於導電體242的下方的區域的相對於鉭的氮的原子個數比較佳為高於位於導電體242的上方的區域的相對於鉭的氮的原子個數比。
注意，示出在電晶體200中層疊兩層的導電體242，但是本發明不侷限於此。例如，導電體242可以具有單層結構，也可以具有三層以上的疊層結構。在結構體具有疊層結構的情況下，有時按形成順序賦予序數以進行區別。
另外，導電體260以其頂面的高度與絕緣體254的最上部、絕緣體253的最上部及絕緣體280的頂面的高度一致或大致一致的方式配置。
導電體260被用作電晶體200的第一閘極電極。導電體260較佳為包括導電體260a以及配置在導電體260a上的導電體260b。例如，較佳為以包圍導電體260b的底面及側面的方式配置導電體260a。雖然在圖9B及圖9C中導電體260具有導電體260a和導電體260b的兩層結構，但是也可以具有單層結構或三層以上的疊層結構。
作為導電體260a較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子、銅原子等雜質的擴散的功能的導電材料。此外，較佳為使用具有抑制氧(例如，氧原子和氧分子等中的至少一個)的擴散的功能的導電材料。
此外，當導電體260a具有抑制氧擴散的功能時，可以抑制絕緣體280等所包含的氧使導電體260b氧化而導致導電率的下降。作為具有抑制氧擴散的功能的導電材料，例如可以使用鈦、氮化鈦、鉭、氮化鉭、釕、氧化釕等。
另外，導電體260以嵌入延伸在通道寬度方向上的開口258中的方式形成，導電體260也在通道寬度方向上延伸地設置。由此，當設置多個電晶體200時，也可以將導電體260用作佈線。另外，此時，絕緣體253及絕緣體254也與導電體260一起延伸地設置。
此外，由於導電體260還被用作佈線，所以較佳為使用導電性高的導電體。例如，導電體260b可以使用鎢、銅或鋁為主要成分的導電材料。此外，導電體260b可以具有疊層結構，例如可以具有鈦或氮化鈦與上述導電材料的疊層結構。
此外，在電晶體200中，以填埋形成於絕緣體280等的開口258的方式自對準地形成導電體260。藉由如此形成導電體260，可以在導電體242a和導電體242b之間的區域中無需對準並確實地配置導電體260。
此外，如圖9C所示，在電晶體200的通道寬度方向上，以絕緣體222的底面為基準，導電體260的不與氧化物230b重疊的區域的底面的高度較佳為比氧化物230b的底面的高度低。藉由採用用作閘極電極的導電體260隔著絕緣體253等覆蓋氧化物230b的通道形成區域的側面及頂面的結構，使導電體260的電場容易作用於氧化物230b的通道形成區域整體。由此，可以提高電晶體200的通態電流及頻率特性。以絕緣體222的底面為基準時的不與氧化物230a及氧化物230b重疊的區域的導電體260的底面的高度與氧化物230b的底面的高度之差為0nm以上且100nm以下，較佳為3nm以上且50nm以下，更佳為5nm以上且20nm以下。
絕緣體280設置在絕緣體275上，設置有絕緣體253、絕緣體254及導電體260的區域中形成有開口。此外，絕緣體280的頂面也可以被平坦化。
較佳的是，用作層間膜的絕緣體280的介電常數低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。絕緣體280例如較佳為使用與絕緣體216同樣的材料形成。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。或者，因為氧化矽、氧氮化矽、具有空孔的氧化矽等材料容易形成包含藉由加熱脫離的氧的區域，所以是特別較佳的。
絕緣體280中的水、氫等雜質濃度較佳為得到降低。例如，作為絕緣體280適當地使用氧化矽、氧氮化矽等包含矽的氧化物即可。
絕緣體282以接觸於導電體260、絕緣體253、絕緣體254及絕緣體280的各頂面的至少一部分的方式配置。
絕緣體282較佳為被用作抑制水、氫等雜質從上方擴散到絕緣體280的阻擋絕緣膜且具有俘獲氫等雜質的功能。此外，絕緣體282較佳為被用作抑制氧透過的阻擋絕緣膜。作為絕緣體282，使用具有非晶結構的金屬氧化物，例如氧化鋁等絕緣體即可。此時的絕緣體282至少包含氧及鋁。藉由設置與絕緣體280接觸且具有俘獲氫等雜質的功能的絕緣體282，可以俘獲包含在絕緣體280等中的氫等雜質。尤其是，絕緣體282較佳為使用具有非晶結構的氧化鋁，因為有時能夠更有效地俘獲或固定氫。由此，可以製造特性良好且可靠性高的電晶體200及半導體裝置。
作為絕緣體282，較佳為藉由濺射法沉積氧化鋁，更佳為在包含氧氣體的氛圍下使用鋁靶材藉由脈衝DC濺射法沉積氧化鋁。藉由使用脈衝DC濺射法，可以使膜厚分佈更均勻而提高濺射速率及膜品質。在此，也可以對基板施加RF(Radio Frequency：射頻)功率。可以根據對基板施加的RF功率的大小控制注入到絕緣體282的下層中的氧量。例如，RF功率越小注入到絕緣體282的下層中的氧量就越少，即使絕緣體282較薄該氧量也容易飽和。另外，RF功率越大注入到絕緣體282的下層中的氧量就越多。
作為RF功率，例如設定為0W/cm 2以上且1.86W/cm 2以下。換言之，可以根據形成絕緣體282時的RF功率而使氧量改變為適合於電晶體的特性的量並注入。因此，可以注入適合於提高電晶體的可靠性的量的氧。
另外，RF的頻率較佳為10MHz以上。典型的是13.56MHz。RF的頻率越高，越可以減少對基板造成的損傷。
在圖9A至圖9D等中，示出絕緣體282具有單層的結構，但是本發明不侷限於此，也可以採用兩層以上的疊層結構。例如，絕緣體282也可以採用兩層疊層結構。
較佳的是，使用相同的材料以不同的方法形成絕緣體282的上層及下層。例如，在作為絕緣體282在含氧氣體的氛圍下使用鋁靶材藉由脈衝DC濺射法沉積氧化鋁的情況下，較佳的是，在沉積絕緣體282的下層時對基板施加的RF功率不同於在沉積絕緣體282的上層時對基板施加的RF功率，更佳的是，在沉積絕緣體282的下層時對基板施加的RF功率低於在沉積絕緣體282的上層時對基板施加的RF功率。明確而言，將對基板施加的RF功率設為0W/cm 2以上且0.62W/cm 2以下沉積絕緣體282的下層，將對基板施加的RF功率設為1.86W/cm 2以下沉積絕緣體282的上層。更明確而言，將對基板施加的RF功率設為0W/cm 2沉積絕緣體282的下層，將對基板施加的RF功率設為0.31W/cm 2沉積絕緣體282的上層。藉由採用該結構，可以使絕緣體282具有非晶結構並且可以調整對絕緣體280供應的氧量。
注意，在沉積絕緣體282的下層時對基板施加的RF功率也可以高於在沉積絕緣體282的上層時對基板施加的RF功率。明確而言，將對基板施加的RF功率設為1.86W/cm 2以下沉積絕緣體282的下層，將對基板施加的RF功率設為0W/cm 2以上且0.62W/cm 2以下沉積絕緣體282的上層。更明確而言，將對基板施加的RF功率設為1.86W/cm 2沉積絕緣體282的下層，將對基板施加的RF功率設為0.62W/cm 2沉積絕緣體282的上層。藉由採用該結構，可以增加對絕緣體280供應的氧量。
另外，絕緣體282的下層的膜厚度為1nm以上且20nm以下，較佳為1.5nm以上且15nm以下，更佳為2nm以上且10nm以下，進一步較佳為3nm以上且8nm以下。藉由採用該結構，無論RF功率的大小，都可以使絕緣體282的下層具有非晶結構。另外，藉由使絕緣體282的下層具有非晶結構，可以使絕緣體282的上層容易具有非晶結構並使絕緣體282具有非晶結構。
上述絕緣體282的下層及絕緣體282的上層具有由相同材料構成的疊層結構，但本發明不侷限於此。絕緣體282的下層及絕緣體282的上層也可以具有由不同材料構成的疊層結構。
以上是電晶體200的說明。
[電容器100] 圖12A示出圖9B所示的電容器100及其附近的放大圖，圖12B示出圖9D所示的電容器100及其附近的放大圖。
電容器100包括導電體242b、絕緣體275、絕緣體153、絕緣體154以及導電體160(導電體160a及導電體160b)。導電體242b被用作電容器100的一對電極中的一個(也稱為下部電極)，導電體160被用作電容器100的一對電極中的另一個(也稱為上部電極)，絕緣體275、絕緣體153及絕緣體154被用作電容器100的電介質。
絕緣體153、絕緣體154、導電體160a及導電體160b配置在形成於絕緣體280中的開口158中。絕緣體153設置在絕緣體275上，絕緣體154設置在絕緣體153上，導電體160a設置在絕緣體154上，導電體160b設置在導電體160a上。
構成電容器100的絕緣體153、絕緣體154、導電體160a和導電體160b分別可以使用與構成電晶體200的絕緣體253、絕緣體254、導電體260a及導電體260b相同的材料及製程形成，後面對此進行詳細的說明。因此，絕緣體153較佳為包含與絕緣體253相同的絕緣材料，關於詳細內容可以參照絕緣體253的記載。絕緣體154較佳為包含與絕緣體254相同的絕緣材料，關於詳細內容可以參照絕緣體254的記載。導電體160a較佳為包含與導電體260a相同的導電材料，關於詳細內容可以參照導電體260a的記載。導電體160b較佳為包含與導電體260b相同的導電材料，關於詳細內容可以參照導電體260b的記載。
當絕緣體153、絕緣體154、導電體160a和導電體160b分別使用與絕緣體253、絕緣體254、導電體260a和導電體260b相同的材料及製程形成時，在半導體裝置的製程可以減少製程數。
絕緣體280中以到達絕緣體275的方式設置有開口158。就是說，可以說開口158具有與絕緣體275重疊的區域。或者，可以說開口158具有隔著絕緣體275與導電體242b重疊的區域。此時，導電體160具有隔著絕緣體275、絕緣體153及絕緣體154與導電體242b重疊的區域。
另外，如上所述，絕緣體280中設置有開口258。就是說，絕緣體280包括構成開口258的一部分的第一開口以及構成開口158的第二開口。
如圖9A所示，在俯視時，開口158中的導電體160和導電體242b交叉的區域被用作電容器100。該區域具有與用作電晶體200的氧化物230b重疊的區域。就是說，在與電晶體200的佔有面積相比沒有大幅度增大佔有面積的情況下可以製造電容器100。由此，可以實現半導體裝置的微型化或高積體化。例如，當將根據本發明的一個實施方式的半導體裝置用作記憶體裝置的記憶單元時，可以增加單位面積的記憶容量。
另外，可以將導電體242b兼作電容器100的下部電極和電晶體200的源極電極和汲極電極中的另一個。因此，在電容器100的製程中，可以兼用電晶體200的製程的一部分，因此可以實現一種生產率高的半導體裝置。
另外，如圖12A所示，導電體242b的電容器100一側的端部較佳為位於氧化物230的端部的外側。換言之，導電體242b覆蓋氧化物230的電容器100一側的側面。因為導電體242b被用作電容器100的一對電極中的一個，所以藉由採用該結構，可以增大電容器100的一對電極重疊的面積。因此，可以增加電容器100的電容值。
如圖12A及圖12B所示，可以將開口158視為具有如下形狀：在以絕緣體222為底面且以絕緣體280為側面的開口中，由絕緣體224、氧化物230、導電體242及絕緣體275構成的結構體的一部分突出的形狀。注意，與開口258不同，在開口158中，氧化物230b的頂面被導電體242b及絕緣體275覆蓋，因此氧化物230b的頂面沒有露出在開口158中。
如圖12A及圖12B所示，以與開口158的底面及內壁接觸的方式設置有絕緣體153。因此，絕緣體153與絕緣體275的頂面及絕緣體280的側面接觸。另外，絕緣體153上以與絕緣體153的頂面接觸的方式設置有絕緣體154，以與絕緣體154的頂面接觸的方式設置有導電體160。因此，以覆蓋其一部分突出在開口158中的導電體242b及絕緣體275的方式設置有絕緣體153、絕緣體154及導電體160。
當電容器100具有上述結構時，如圖12A及圖12B所示，導電體160隔著絕緣體153及絕緣體154與導電體242b的頂面、導電體242b的與導電體242a不同一側的側面(電容器100a中的A1一側的側面，電容器100b中的A2一側的側面)、導電體242b的A5一側的側面及導電體242b的A6一側的側面相對地設置。由此，可以由導電體242b的上述四個面形成電容器100，因此可以增加電容器100的單位面積的靜電電容。因此，可以實現半導體裝置的微型化或高積體化。
另外，也可以藉由使用於用作電介質的絕緣體的材料、絕緣體280的膜厚度等最佳化，使電容器100例如具有圖13A所示的形狀。明確而言，開口158的與導電體242a不同一側的側面(電容器100a中的A1一側的側面，電容器100b中的A2一側的側面)也可以與氧化物230b重疊。另外，導電體160也可以隔著絕緣體153及絕緣體154與導電體242b的頂面、導電體242b的A5一側的側面及導電體242b的A6一側的側面相對地設置。此時，可以由導電體242b的上述三個面形成電容器100。或者，電容器100例如也可以具有圖13B所示的形狀。明確而言，開口158也可以設置在不與氧化物230b重疊的區域中。
圖12A、圖13A及圖13B示出開口158的側壁大致垂直於絕緣體222的頂面的結構，但是本發明不侷限於此。開口158的側壁也可以呈錐形形狀。開口258和開口158在同一製程中形成，後面對此進行詳細的說明。例如，如圖11C所示，當開口258的側壁呈錐形形狀時，開口158的側壁也呈錐形形狀。當開口158的側壁呈錐形形狀時，後面的製程中的絕緣體153等的覆蓋性得到提高，可以減少空洞等缺陷。
另外，導電體160以嵌入延伸在電晶體200的通道寬度方向上的開口158中的方式形成，導電體160也在電晶體200的通道寬度方向上延伸地設置。由此，當設置多個電晶體200及電容器100時，也可以將導電體160用作佈線。另外，此時，絕緣體153及絕緣體154也與導電體160一起延伸地設置。
絕緣體275、絕緣體153及絕緣體154被用作電容器100的電介質。絕緣體153的用作電容器100的電介質的區域夾在絕緣體275和絕緣體154之間。
另外，氧化物230b的區域230bb是低電阻化區域。因此，氧化物230b的區域230bb有時可以被用作電容器100的下部電極。此時，可以增大電容器100的一對電極重疊的面積。因此，可以增加電容器100的電容值。
以上是電容器100的說明。
導電體240以與絕緣體285、絕緣體282、絕緣體280、絕緣體275、導電體242a、絕緣體222、絕緣體216、絕緣體214及絕緣體212的開口的內壁接觸的方式設置。另外，導電體240具有與導電體209的頂面接觸的區域。
導電體240被用作電連接開關、電晶體、電容器、電感器、電阻器及二極體等電路元件、佈線、電極或端子與電晶體200的插頭或佈線。
導電體240較佳為具有導電體240a和導電體240b的疊層結構。例如，如圖9B所示，作為導電體240可以採用如下結構：以與上述開口的內壁接觸的方式設置有導電體240a，並且其內側設置有導電體240b。就是說，導電體240a配置在絕緣體285、絕緣體282、絕緣體280、絕緣體275、導電體242a、絕緣體222、絕緣體216、絕緣體214及絕緣體212附近。
作為導電體240a較佳為使用具有抑制水、氫等雜質的透過的功能的導電材料。例如，較佳為使用鉭、氮化鉭、鈦、氮化鈦、釕、氧化釕等。可以以單層或疊層使用具有抑制水、氫等雜質的透過的功能的導電材料。此外，可以抑制包含在絕緣體282的上方的層中的水、氫等雜質藉由導電體240混入到氧化物230。
此外，由於導電體240還被用作佈線，所以較佳為使用導電性高的導電體。例如，導電體240b可以使用鎢、銅或鋁為主要成分的導電材料。
例如，較佳的是，作為導電體240a使用氮化鈦，作為導電體240b使用鎢。此時，導電體240a包含鈦及氮，導電體240b包含鎢。
注意，在電晶體200中，作為導電體240層疊導電體240a和導電體240b，但是本發明不侷限於此。例如，導電體240也可以具有單層結構或三層以上的疊層結構。在結構體具有疊層結構的情況下，有時按形成順序賦予序數以進行區別。另外，雖然在圖9B中未圖示，但是導電體240的頂面的高度有時比絕緣體285的頂面的高度高。
圖14示出導電體240和導電體242a的接觸區域及其附近的放大圖。如圖14所示，在A1-A2方向上導電體240包括具有寬度W1的區域以及具有寬度W2的區域。寬度W1例如對應於絕緣體280和導電體240a的電晶體200a一側的介面與絕緣體280和導電體240a的電晶體200b一側的介面之間的距離。另外，寬度W2對應於導電體242a中的開口的寬度。此外，寬度W1對應於在實施方式1中說明的寬度W i，寬度W2對應於在實施方式1中說明的寬度W m。
如圖14所示，寬度W1較佳為比寬度W2大。在該結構中，導電體240至少與導電體242a的頂面的一部分及側面的一部分接觸。因此，可以增大導電體240和導電體242a的接觸區域的面積。在本說明書等中，有時將導電體240和導電體242a的接觸稱為頂側接觸(Top Side Contact)。另外，如圖14所示，導電體240也可以與導電體242a的底面的一部分接觸。藉由採用該結構，可以進一步增大導電體240和導電體242a的接觸區域的面積。
導電體209被用作開關、電晶體、電容器、電感器、電阻器及二極體等電路元件的一部分、佈線、電極或端子。
另外，絕緣體210被用作層間膜。作為絕緣體210，使用上述可用於絕緣體214、絕緣體216等的絕緣體即可。
＜半導體裝置的構成材料＞ 以下，說明可用於半導體裝置的構成材料。
＜＜基板＞＞ 作為形成電晶體200的基板例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板(釔安定氧化鋯基板等)、樹脂基板等。此外，作為半導體基板，例如可以舉出以矽或鍺等為材料的半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵構成的化合物半導體基板等。並且，還可以舉出在上述半導體基板內部具有絕緣體區域的半導體基板，例如為SOI(Silicon On Insulator：絕緣層上覆矽)基板等。作為導電體基板，可以舉出石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，可以舉出包含金屬氮化物的基板、包含金屬氧化物的基板等。此外，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。或者，也可以使用在這些基板上設置有元件的基板。作為設置在基板上的元件，可以舉出電容器、電阻器、切換元件、發光元件、記憶元件等。
＜＜絕緣體＞＞ 作為絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物、金屬氮氧化物等。
例如，當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等的問題。藉由作為用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時實現電晶體工作時的低電壓化。另一方面，藉由將相對介電常數較低的材料用於用作層間膜的絕緣體，可以減少產生在佈線之間的寄生電容。因此，較佳為根據絕緣體的功能選擇材料。
作為相對介電常數較高的絕緣體，可以舉出氧化鎵、氧化鉿、氧化鋯、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物、含有矽及鉿的氧氮化物或者含有矽及鉿的氮化物等。
作為相對介電常數較低的絕緣體，可以舉出氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。
此外，藉由使用具有抑制氫等雜質及氧的透過的功能的絕緣體圍繞使用金屬氧化物的電晶體，可以使電晶體的電特性穩定。作為具有抑制氫等雜質及氧的透過的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。明確而言，作為具有抑制氫等雜質及氧的透過的功能的絕緣體，可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等金屬氧化物、氮化鋁、氮氧化矽、氮化矽等金屬氮化物。
此外，用作閘極絕緣體的絕緣體較佳為具有包含藉由加熱脫離的氧的區域的絕緣體。例如，藉由採用具有包含藉由加熱脫離的氧的區域的氧化矽或者氧氮化矽接觸於氧化物230的結構，可以填補氧化物230所包含的氧空位。
＜＜導電體＞＞ 作為導電體，較佳為使用選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、釕、銥、鍶和鑭等中的金屬元素、以上述金屬元素為成分的合金或者組合上述金屬元素的合金等。例如，較佳為使用氮化鉭、氮化鈦、鎢、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。此外，氮化鉭、氮化鈦、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物是不容易氧化的導電材料或者吸收氧也維持導電性的材料，所以是較佳的。此外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
此外，也可以層疊多個由上述材料形成的導電層。例如，也可以採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。此外，也可以採用組合包含上述金屬元素的材料和包含氮的導電材料的疊層結構。此外，也可以採用組合包含上述金屬元素的材料、包含氧的導電材料和包含氮的導電材料的疊層結構。
此外，在將氧化物用於電晶體的通道形成區域的情況下，作為用作閘極電極的導電體較佳為採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。在此情況下，較佳為將包含氧的導電材料設置在通道形成區域一側。藉由將包含氧的導電材料設置在通道形成區域一側，從該導電材料脫離的氧容易被供應到通道形成區域。
尤其是，作為用作閘極電極的導電體，較佳為使用包含含在被形成通道的金屬氧化物中的金屬元素及氧的導電材料。此外，也可以使用包含上述金屬元素及氮的導電材料。例如，也可以使用氮化鈦、氮化鉭等包含氮的導電材料。此外，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有矽的銦錫氧化物。此外，也可以使用包含氮的銦鎵鋅氧化物。藉由使用上述材料，有時可以俘獲被形成通道的金屬氧化物所包含的氫。或者，有時可以俘獲從外方的絕緣體等混入的氫。
＜＜金屬氧化物＞＞ 作為氧化物230，較佳為使用被用作半導體的金屬氧化物(氧化物半導體)。下面，對可用於根據本發明的氧化物230的金屬氧化物進行說明。
金屬氧化物較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。此外，除此之外，較佳為還包含鋁、鎵、釔、錫等。此外，也可以包含選自硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂及鈷等中的一種或多種。
在此考慮金屬氧化物為包含銦、元素M及鋅的In-M-Zn氧化物的情況。注意，元素M為鋁、鎵、釔或錫。作為可以應用於元素M的其他元素，有硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂、鈷等。注意，作為元素M有時也可以組合多個上述元素。尤其是，元素M較佳為選自鎵、鋁、釔和錫中的一種或多種。
尤其是，作為電晶體的半導體層，較佳為使用包含銦(In)、鎵(Ga)及鋅(Zn)的氧化物(也記載為IGZO)。或者，作為電晶體的半導體層，也可以使用包含銦(In)、鋁(Al)及鋅(Zn)的氧化物(也記載為IAZO)。或者，作為半導體層，也可以使用包含銦(In)、鋁(Al)、鎵(Ga)及鋅(Zn)的氧化物(IAGZO或IGAZO)。
此外，在本說明書等中，有時將包含氮的金屬氧化物也稱為金屬氧化物(metal oxide)。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。
以下，作為金屬氧化物的一個例子說明包含銦(In)、鎵(Ga)及鋅(Zn)的氧化物。注意，有時將包含銦(In)、鎵(Ga)及鋅(Zn)的氧化物稱為In-Ga-Zn氧化物。
＜結晶結構的分類＞ 作為氧化物半導體的結晶結構，可以舉出非晶(包括completely amorphous)、CAAC(c-axis-aligned crystalline)、nc(nanocrystalline)、CAC(cloud-aligned composite)、單晶(single crystal)及多晶(poly crystal)等。
可以使用X射線繞射(XRD：X-Ray Diffraction)譜對膜或基板的結晶結構進行評價。例如，可以使用GIXD(Grazing-Incidence XRD)測量測得的XRD譜進行評價。此外，將GIXD法也稱為薄膜法或Seemann-Bohlin法。以下，有時將GIXD測量所得的XRD譜簡單地記為XRD譜。
例如，石英玻璃基板的XRD譜的峰形狀大致為左右對稱。另一方面，具有結晶結構的In-Ga-Zn氧化物膜的XRD譜的峰形狀不是左右對稱。XRD譜的峰的形狀是左右不對稱說明膜中或基板中存在結晶。換言之，除非XRD譜峰形狀左右對稱，否則不能說膜或基板處於非晶狀態。
此外，可以使用藉由奈米束電子繞射法(NBED：Nano Beam Electron Diffraction)觀察的繞射圖案(也稱為奈米束電子繞射圖案)對膜或基板的結晶結構進行評價。例如，在石英玻璃基板的繞射圖案中觀察到光暈，可以確認石英玻璃處於非晶狀態。此外，以室溫沉積的In-Ga-Zn氧化物膜的繞射圖案中觀察到斑點狀的圖案而沒有觀察到光暈。因此可以推測，以室溫沉積的In-Ga-Zn氧化物處於既不是單晶或多晶也不是非晶態的中間態，不能得出該In-Ga-Zn氧化物是非晶態的結論。
＜＜氧化物半導體的結構＞＞ 此外，在著眼於氧化物半導體的結構的情況下，有時氧化物半導體的分類與上述不同。例如，氧化物半導體可以分類為單晶氧化物半導體和除此之外的非單晶氧化物半導體。作為非單晶氧化物半導體，例如可以舉出上述CAAC-OS及nc-OS。此外，在非單晶氧化物半導體中包含多晶氧化物半導體、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
在此，對上述CAAC-OS、nc-OS及a-like OS的詳細內容進行說明。
[CAAC-OS] CAAC-OS是包括多個結晶區域的氧化物半導體，該多個結晶區域的c軸配向於特定的方向。此外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法線方向、或者CAAC-OS膜的表面的法線方向。此外，結晶區域是具有原子排列的週期性的區域。注意，在將原子排列看作晶格排列時結晶區域也是晶格排列一致的區域。再者，CAAC-OS具有在a-b面方向上多個結晶區域連接的區域，有時該區域具有畸變。此外，畸變是指在多個結晶區域連接的區域中，晶格排列一致的區域和其他晶格排列一致的區域之間的晶格排列的方向變化的部分。換言之，CAAC-OS是指c軸配向並在a-b面方向上沒有明顯的配向的氧化物半導體。
此外，上述多個結晶區域的每一個由一個或多個微小結晶(最大徑小於10nm的結晶)構成。在結晶區域由一個微小結晶構成的情況下，該結晶區域的最大徑小於10nm。此外，在結晶區域由多個微小結晶構成的情況下，有時該結晶區域的最大徑為幾十nm左右。
此外，在In-Ga-Zn氧化物中，有CAAC-OS具有層疊有含有銦(In)及氧的層(以下，In層)、含有鎵(Ga)、鋅(Zn)及氧的層(以下，(Ga，Zn)層)的層狀結晶結構(也稱為層狀結構)的趨勢。此外，銦和鎵可以彼此置換。因此，有時(Ga，Zn)層包含銦。此外，有時In層包含鎵。注意，有時In層包含鋅。該層狀結構例如在高解析度TEM(Transmission Electron Microscope)影像中被觀察作為晶格像。
例如，當對CAAC-OS膜使用XRD裝置進行結構分析時，在使用θ/2θ掃描的Out-of-plane XRD測量中，在2θ=31°或其附近檢測出表示c軸配向的峰值。注意，表示c軸配向的峰值的位置(2θ值)有時根據構成CAAC-OS的金屬元素的種類、組成等變動。
此外，例如，在CAAC-OS膜的電子繞射圖案中觀察到多個亮點(斑點)。此外，在以透過樣本的入射電子束的斑點(也稱為直接斑點)為對稱中心時，某一個斑點和其他斑點被觀察在點對稱的位置。
在從上述特定的方向觀察結晶區域的情況下，雖然該結晶區域中的晶格排列基本上是六方晶格，但是單位晶格並不侷限於正六角形，有是非正六角形的情況。此外，在上述畸變中，有時具有五角形、七角形等晶格排列。此外，在CAAC-OS的畸變附近觀察不到明確的晶界(grain boundary)。也就是說，晶格排列的畸變抑制晶界的形成。這可能是由於CAAC-OS因為a-b面方向上的氧原子的排列的低密度或因金屬原子被取代而使原子間的鍵合距離產生變化等而能夠包容畸變。
此外，確認到明確的晶界的結晶結構被稱為所謂的多晶。晶界成為再結合中心而載子被俘獲，因而有可能導致電晶體的通態電流的降低、場效移動率的降低等。因此，確認不到明確的晶界的CAAC-OS是使電晶體的半導體層具有優異的結晶結構的結晶性氧化物之一。注意，為了構成CAAC-OS，較佳為包含Zn的結構。例如，與In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能夠進一步地抑制晶界的發生，所以是較佳的。
CAAC-OS是結晶性高且確認不到明確的晶界的氧化物半導體。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。此外，氧化物半導體的結晶性有時因雜質的混入、缺陷的生成等而降低，因此可以說CAAC-OS是雜質、缺陷(氧空位等)少的氧化物半導體。因此，包含CAAC-OS的氧化物半導體的物理性質穩定。因此，包含CAAC-OS的氧化物半導體具有高耐熱性及高可靠性。此外，CAAC-OS對製程中的高溫度(所謂熱積存：thermal budget)也很穩定。由此，藉由將CAAC-OS用於在通道形成區域中包含金屬氧化物的電晶體(有時將其稱為OS電晶體)，可以擴大製程的彈性。
[nc-OS] 在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。換言之，nc-OS具有微小的結晶。此外，例如，該微小的結晶的尺寸為1nm以上且10nm以下，尤其為1nm以上且3nm以下，將該微小的結晶稱為奈米晶。此外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。例如，在對nc-OS膜使用XRD裝置進行結構分析時，在使用θ/2θ掃描的Out-of-plane XRD測量中，檢測不出表示結晶性的峰值。此外，在對nc-OS膜進行使用其束徑比奈米晶大(例如，50nm以上)的電子束的電子繞射(也稱為選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於或小於奈米晶的尺寸(例如1nm以上且30nm以下)的電子束的電子繞射(也稱為奈米束電子繞射)的情況下，有時得到在以直接斑點為中心的環狀區域內觀察到多個斑點的電子繞射圖案。
[a-like OS] a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。此外，a-like OS的膜中的氫濃度比nc-OS及CAAC-OS的膜中的氫濃度高。
＜＜氧化物半導體的構成＞＞ 接著，說明上述的CAC-OS的詳細內容。此外，CAC-OS與材料構成有關。
[CAC-OS] CAC-OS例如是指包含在金屬氧化物中的元素不均勻地分佈的構成，其中包含不均勻地分佈的元素的材料的尺寸為0.5nm以上且10nm以下，較佳為1nm以上且3nm以下或近似的尺寸。注意，在下面也將在金屬氧化物中一個或多個金屬元素不均勻地分佈且包含該金屬元素的區域混合的狀態稱為馬賽克狀或補丁(patch)狀，該區域的尺寸為0.5nm以上且10nm以下，較佳為1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分開為第一區域與第二區域而成為馬賽克狀且該第一區域分佈於膜中的結構(下面也稱為雲狀)。就是說，CAC-OS是指具有該第一區域和該第二區域混合的結構的複合金屬氧化物。
在此，將相對於構成In-Ga-Zn氧化物的CAC-OS的金屬元素的In、Ga及Zn的原子個數比的每一個記為[In]、[Ga]及[Zn]。例如，在In-Ga-Zn氧化物的CAC-OS中，第一區域是其[In]大於CAC-OS膜的組成中的[In]的區域。此外，第二區域是其[Ga]大於CAC-OS膜的組成中的[Ga]的區域。此外，例如，第一區域是其[In]大於第二區域中的[In]且其[Ga]小於第二區域中的[Ga]的區域。此外，第二區域是其[Ga]大於第一區域中的[Ga]且其[In]小於第一區域中的[In]的區域。
明確而言，上述第一區域是以銦氧化物或銦鋅氧化物等為主要成分的區域。此外，上述第二區域是以鎵氧化物或鎵鋅氧化物等為主要成分的區域。換言之，可以將上述第一區域稱為以In為主要成分的區域。此外，可以將上述第二區域稱為以Ga為主要成分的區域。
注意，有時觀察不到上述第一區域和上述第二區域的明確的邊界。
此外，In-Ga-Zn氧化物中的CAC-OS是指如下構成：在包含In、Ga、Zn及O的材料構成中，部分主要成分為Ga的區域與部分主要成分為In的區域無規律地以馬賽克狀存在。因此，可推測，CAC-OS具有金屬元素不均勻地分佈的結構。
CAC-OS例如可以藉由在對基板不進行加熱的條件下利用濺射法來形成。在利用濺射法形成CAC-OS的情況下，作為沉積氣體，可以使用選自惰性氣體(典型的是氬)、氧氣體和氮氣體中的任一種或多種。此外，沉積時的沉積氣體的總流量中的氧氣體的流量比越低越好。例如，使沉積時的沉積氣體的總流量中的氧氣體的流量比為0%以上且低於30%，較佳為0%以上且10%以下。
例如，在In-Ga-Zn氧化物的CAC-OS中，根據藉由能量色散型X射線分析法(EDX：Energy Dispersive X-ray spectroscopy)取得的EDX面分析(mapping)影像，可確認到具有以In為主要成分的區域(第一區域)及以Ga為主要成分的區域(第二區域)不均勻地分佈而混合的結構。
在此，第一區域是具有比第二區域高的導電性的區域。就是說，當載子流過第一區域時，呈現作為金屬氧化物的導電性。因此，當第一區域以雲狀分佈在金屬氧化物中時，可以實現高場效移動率(μ)。
另一方面，第二區域是具有比第一區域高的絕緣性的區域。就是說，當第二區域分佈在金屬氧化物中時，可以抑制洩漏電流。
在將CAC-OS用於電晶體的情況下，藉由起因於第一區域的導電性和起因於第二區域的絕緣性的互補作用，可以使CAC-OS具有開關功能(控制開啟/關閉的功能)。換言之，在CAC-OS的材料的一部分中具有導電性的功能且在另一部分中具有絕緣性的功能，在材料的整體中具有半導體的功能。藉由使導電性的功能和絕緣性的功能分離，可以最大限度地提高各功能。因此，藉由將CAC-OS用於電晶體，可以實現大通態電流(I on)、高場效移動率(μ)及良好的切換工作。
此外，使用CAC-OS的電晶體具有高可靠性。因此，CAC-OS最適合於顯示裝置等各種半導體裝置。
氧化物半導體具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、CAC-OS、nc-OS、CAAC-OS中的兩種以上。
＜包括氧化物半導體的電晶體＞ 接著，說明將上述氧化物半導體用於電晶體的情況。
藉由將上述氧化物半導體用於電晶體，可以實現場效移動率高的電晶體。此外，可以實現可靠性高的電晶體。
較佳為將載子濃度低的氧化物半導體用於電晶體。例如，氧化物半導體的載子濃度可以為1×10 17cm -3以下，較佳為1×10 15cm -3以下，更佳為1×10 13cm -3以下，進一步較佳為1×10 11cm -3以下，更進一步較佳為低於1×10 10cm -3，且為1×10 -9cm -3以上。在以降低氧化物半導體膜的載子濃度為目的的情況下，可以降低氧化物半導體膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為高純度本質或實質上高純度本質。此外，有時將載子濃度低的氧化物半導體稱為高純度本質的氧化物半導體或實質上高純度本質的氧化物半導體。
因為高純度本質或實質上高純度本質的氧化物半導體膜具有較低的缺陷態密度，所以有可能具有較低的陷阱態密度。
此外，被氧化物半導體的陷阱態俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成通道形成區域的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度是有效的。為了降低氧化物半導體中的雜質濃度，較佳為還降低附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。注意，氧化物半導體中的雜質例如是指構成氧化物半導體的主要成分之外的元素。例如，濃度低於0.1原子%的元素可以說是雜質。
＜雜質＞ 在此，說明氧化物半導體中的各雜質的影響。
在氧化物半導體包含第14族元素之一的矽或碳時，在氧化物半導體中形成缺陷態。因此，將氧化物半導體的矽或碳的濃度(藉由SIMS測得的濃度)設定為2×10 18atoms/cm 3以下，較佳為2×10 17atoms/cm 3以下。
此外，當氧化物半導體包含鹼金屬或鹼土金屬時，有時形成缺陷態而形成載子。因此，使用包含鹼金屬或鹼土金屬的氧化物半導體的電晶體容易具有常開啟特性。由此，將利用SIMS測得的氧化物半導體中的鹼金屬或鹼土金屬的濃度設定為1×10 18atoms/cm 3以下，較佳為2×10 16atoms/cm 3以下。
當氧化物半導體包含氮時，產生作為載子的電子，使載子濃度增高，而容易被n型化。其結果是，將含有氮的氧化物半導體用於半導體的電晶體容易具有常開啟特性。或者，在氧化物半導體包含氮時，有時形成陷阱態。其結果是，有時電晶體的電特性不穩定。因此，將利用SIMS測得的氧化物半導體中的氮濃度設定為低於5×10 19atoms/cm 3，較佳為5×10 18atoms/cm 3以下，更佳為1×10 18atoms/cm 3以下，進一步較佳為5×10 17atoms/cm 3以下。
包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧空位。當氫進入該氧空位時，有時生成作為載子的電子。此外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用含有氫的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為儘可能減少氧化物半導體中的氫。明確而言，將利用SIMS測得的氧化物半導體的氫濃度設定為低於1×10 20atoms/cm 3，較佳為低於1×10 19atoms/cm 3，更佳為低於5×10 18atoms/cm 3，進一步較佳為低於1×10 18atoms/cm 3。
藉由將雜質被充分降低的氧化物半導體用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
＜＜其他半導體材料＞＞ 氧化物230可以換稱為包括電晶體200的通道形成區域的半導體層。注意，能夠用於半導體層的半導體材料不侷限於上述金屬氧化物。作為該半導體層，也可以使用具有能帶間隙的半導體材料(不是零能帶間隙半導體的半導體材料)。例如，較佳為將矽等單個元素的半導體、砷化鎵等化合物半導體、被用作半導體的層狀物質(也稱為原子層物質、二維材料等)等用於半導體材料。特別是，較佳為將被用作半導體的層狀物質用於半導體材料。
在此，在本說明書等中，層狀物質是具有層狀結晶結構的材料群的總稱。層狀結晶結構是由共價鍵或離子鍵形成的層藉由如凡得瓦力那樣的比共價鍵及離子鍵弱的鍵合層疊的結構。層狀物質在單位層中具有高導電性，亦即，具有高二維導電性。藉由將被用作半導體並具有高二維導電性的材料用於通道形成區域，可以提供通態電流大的電晶體。
作為層狀物質，有石墨烯、矽烯、硫族化物等。硫族化物是包含氧族元素的化合物。此外，氧族元素是屬於第16族的元素的總稱，其中包括氧、硫、硒、碲、釙、鉝。此外，作為硫族化物，可以舉出過渡金屬硫族化物、第13族硫族化物等。
作為半導體層，例如較佳為使用用作半導體的過渡金屬硫族化物。作為能夠用作半導體層的過渡金屬硫族化物，具體地可以舉出硫化鉬(典型的是MoS 2)、硒化鉬(典型的是MoSe 2)、碲化鉬(典型的是MoTe 2)、硫化鎢(典型的是WS 2)、硒化鎢(典型的是WSe 2)、碲化鎢(典型的是WTe 2)、硫化鉿(典型的是HfS 2)、硒化鉿(典型的是HfSe 2)、硫化鋯(典型的是ZrS 2)、硒化鋯(典型的是ZrSe 2)等。藉由將上述過渡金屬硫族化物用於半導體層，可以提供一種通態電流大的半導體裝置。
＜半導體裝置的製造方法的例子＞ 接著，使用圖15A至圖27D說明圖9A至圖9D所示的本發明的一個實施方式的半導體裝置的製造方法。
各圖式中的A是俯視圖。另外，各圖式中的B是沿著A中的點劃線A1-A2的部分的剖面圖，該剖面圖相當於電晶體200的通道長度方向上的剖面圖。各圖式中的C是沿著A中的點劃線A3-A4的部分的剖面圖，該剖面圖相當於電晶體200的通道寬度方向上的剖面圖。此外，各圖式中的D是沿著A中的點劃線A5-A6的部分的剖面圖。為了明確起見，在各圖式中的A的俯視圖中省略部分組件。
以下，用來形成絕緣體的絕緣材料、用來形成導電體的導電材料或用來形成半導體的半導體材料可以適當地使用濺射法、CVD法、MBE法、PLD法、ALD法等沉積。
作為濺射法，可以舉出將高頻電源用於濺射用電源的RF濺射法、利用直流電源的DC濺射法、以脈衝方式改變施加到電極的電壓的脈衝DC濺射法。RF濺射法主要在沉積絕緣膜時使用，DC濺射法主要在沉積金屬導電膜時使用。此外，脈衝DC濺射法主要在利用反應性濺射法沉積氧化物、氮化物、碳化物等化合物時使用。
注意，CVD法可以分為利用電漿的電漿CVD法(PECVD)、利用熱的熱CVD(TCVD：Thermal CVD)法、利用光的光CVD(Photo CVD)法等。再者，可以根據使用的源氣體分為金屬CVD(MCVD：Metal CVD)法、有機金屬CVD(MOCVD：Metal Organic CVD)法。
藉由利用電漿增強CVD法，可以以較低的溫度得到高品質的膜。此外，因為在熱CVD法中不使用電漿，所以能夠減少對被處理物造成的電漿損傷。例如，包括在半導體裝置中的佈線、電極、元件(電晶體、電容器等)等有時因從電漿接收電荷而會產生電荷積聚。此時，有時由於所累積的電荷而使包括在半導體裝置中的佈線、電極、元件等受損傷。另一方面，因為在不使用電漿的熱CVD法的情況下不產生上述電漿損傷，所以能夠提高半導體裝置的良率。此外，在熱CVD法中，不產生沉積時的電漿損傷，因此能夠得到缺陷較少的膜。
作為ALD法，採用只利用熱能使前驅物及反應物起反應的熱ALD法、使用收到電漿激發的反應物的PEALD法等。
CVD法及ALD法不同於從靶材等中被釋放的粒子沉積的濺射法。因此，藉由CVD法及ALD法沉積的膜不易受被處理物的形狀的影響而具有良好的步階覆蓋性。尤其是，ALD法具有良好的步階覆蓋性和厚度均勻性，所以ALD法適合用於形成覆蓋縱橫比高的開口部的表面的膜等。但是，ALD法的沉積速率比較慢，所以有時較佳為與沉積速率快的CVD法等其他沉積方法組合而使用。
此外，當使用CVD法時，可以根據源氣體的流量比沉積任意組成的膜。例如，當使用CVD法時，可以藉由在進行沉積的同時改變源氣體的流量比來沉積其組成連續變化的膜。當在改變源氣體的流量比的同時進行沉積時，因為不需要傳送或調整壓力所需的時間，所以與使用多個沉積室進行沉積的情況相比可以縮短沉積時間。因此，有時可以提高半導體裝置的生產率。
當使用ALD法時，藉由同時導入不同的多種前驅物，可以沉積任意組成的膜。或者，在導入不同的多種前驅物時，藉由控制各前驅物的循環次數可以沉積任意組成的膜。
首先，準備基板(未圖示)，在該基板上沉積絕緣體210及導電體209(參照圖15A至圖15D)。
接著，在絕緣體210及導電體209上沉積絕緣體212(參照圖15A至圖15D)。絕緣體212較佳為使用濺射法沉積。藉由使用不需要利用包含氫的分子作為沉積氣體的濺射法，可以降低絕緣體212中的氫濃度。注意，絕緣體212的沉積不侷限於濺射法，也可以適當地使用CVD法、MBE法、PLD法、ALD法等。
在本實施方式中，作為絕緣體212在含氮氣體氛圍下使用矽靶材藉由脈衝DC濺射法沉積氮化矽。藉由使用脈衝DC濺射法，可以抑制因靶材表面的電弧(arcing)而發生的微粒，所以可以使厚度更均勻。此外，藉由使用脈衝電壓，與高頻電壓相比可以使放電時的上升或下降急劇。由此，可以更高效地對電極供應電力而提高濺射速率及膜品質。
此外，藉由使用如氮化矽等不容易使水、氫等雜質透過的絕緣體，可以抑制絕緣體212的下方的層所包含的水、氫等雜質擴散。此外，藉由作為絕緣體212使用氮化矽等不容易使銅透過的絕緣體，即使作為絕緣體212的下方的層的導電體(未圖示)使用銅等容易擴散的金屬，也可以抑制該金屬藉由絕緣體212向上方擴散。
接著，在絕緣體212上沉積絕緣體214(參照圖15A至圖15D)。絕緣體214較佳為使用濺射法沉積。藉由使用不需要利用包含氫的分子作為沉積氣體的濺射法，可以降低絕緣體214中的氫濃度。注意，絕緣體214的沉積不侷限於濺射法，也可以適當地使用CVD法、MBE法、PLD法、ALD法等。
在本實施方式中，作為絕緣體214在含氧氣體氛圍下使用鋁靶材藉由脈衝DC濺射法沉積氧化鋁。藉由使用脈衝DC濺射法，可以使厚度更均勻而提高濺射速率及膜品質。在此，也可以對基板施加RF功率。可以根據對基板施加的RF功率的大小控制注入到絕緣體214的下層中的氧量。作為RF功率，設定為0W/cm 2以上且1.86W/cm 2以下。換言之，可以使用形成絕緣體214時的RF功率使氧量改變為適合於電晶體的特性的量而注入。因此，可以注入適合於提高電晶體的可靠性的量的氧。另外，RF的頻率較佳為10MHz以上。典型的是13.56MHz。RF的頻率越高，越可以減少對基板造成的損傷。
作為絕緣體214，較佳為使用俘獲氫並固定氫的性能高的具有非晶結構的金屬氧化物，例如氧化鋁。由此，可以俘獲或固定包含在絕緣體216等中的氫以防止該氫擴散到氧化物230。尤其是，絕緣體214特別較佳為使用具有非晶結構的氧化鋁或非晶結構的氧化鋁，因為有時能夠更有效地俘獲或固定氫。由此，可以製造特性良好且可靠性高的電晶體200及半導體裝置。
接著，在絕緣體214上沉積絕緣體216。絕緣體216較佳為使用濺射法沉積。藉由使用不需要利用包含氫的分子作為沉積氣體的濺射法，可以降低絕緣體216中的氫濃度。注意，絕緣體216的沉積不侷限於濺射法，也可以適當地使用CVD法、MBE法、PLD法、ALD法等。
在本實施方式中，作為絕緣體216在包含氧氣體氛圍下使用矽靶材藉由脈衝DC濺射法沉積氧化矽。藉由使用脈衝DC濺射法，可以使厚度更均勻而提高濺射速率及膜品質。
絕緣體212、絕緣體214及絕緣體216較佳為以不暴露於大氣的方式連續沉積。例如，使用多室方式沉積裝置即可。由此，可以降低膜中的氫而沉積絕緣體212、絕緣體214及絕緣體216，並且可以抑制在各沉積製程之間氫混入膜中。
接著，在絕緣體216中形成到達絕緣體214的開口。開口例如包括槽、狹縫等。有時將形成有開口的區域稱為開口部。在形成開口時，可以使用濕蝕刻，但是對微型加工來說乾蝕刻是較佳的。作為絕緣體214，較佳為選擇在對絕緣體216進行蝕刻以形成槽時被用作蝕刻停止膜的絕緣體。例如，當作為形成槽的絕緣體216使用氧化矽或氧氮化矽時，絕緣體214較佳為使用氮化矽、氧化鋁或氧化鉿。
作為乾蝕刻裝置，可以使用包括平行平板型電極的電容耦合型電漿(CCP：Capacitively Coupled Plasma)蝕刻裝置。包括平行平板型電極的電容耦合型電漿蝕刻裝置也可以採用對平行平板型電極中的一方施加高頻電壓的結構。或者，也可以採用對平行平板型電極中的一方施加不同的多個高頻電壓的結構。或者，也可以採用對平行平板型電極的各個施加頻率相同的高頻電壓的結構。或者，也可以採用對平行平板型電極的各個施加頻率不同的高頻電壓的結構。或者，也可以利用具有高密度電漿源的乾蝕刻裝置。例如，作為具有高密度電漿源的乾蝕刻裝置，可以使用感應耦合電漿(ICP：Inductively Coupled Plasma)蝕刻裝置等。
在形成開口之後，沉積成為導電體205a的導電膜。該導電膜較佳為包括具有抑制氧的透過的功能的導電體。例如，可以使用氮化鉭、氮化鎢、氮化鈦等。或者，可以使用具有抑制氧透過的功能的導電體與鉭、鎢、鈦、鉬、鋁、銅或鉬鎢合金的疊層膜。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等沉積該導電膜。
在本實施方式中，作為成為導電體205a的導電膜沉積氮化鈦。藉由作為導電體205b的下層使用上述金屬氮化物，可以抑制由於絕緣體216等導電體205b被氧化。此外，即使作為導電體205b使用銅等容易擴散的金屬，也可以防止該金屬從該導電體205a向外方擴散。
接著，沉積成為導電體205b的導電膜。作為該導電膜，可以使用鉭、鎢、鈦、鉬、鋁、銅、鉬鎢合金等。該導電膜的沉積可以使用電鍍法、濺射法、CVD法、MBE法、PLD法、ALD法等進行。在本實施方式中，作為該導電膜沉積鎢。
接著，藉由CMP處理去除成為導電體205a的導電膜的一部分及成為導電體205b的導電膜的一部分而使絕緣體216露出(參照圖15A至圖15D)。其結果是，只在開口部中殘留導電體205a及導電體205b。此外，有時藉由該CMP處理絕緣體216的一部分被去除。
接著，在絕緣體216及導電體205上沉積絕緣體222(參照圖15A至圖15D)。作為絕緣體222較佳為沉積包含鋁和鉿中的一者或兩者的氧化物的絕緣體。作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。或者，較佳為使用鉿鋯氧化物。包含鋁和鉿中的一者或兩者的氧化物的絕緣體對氧、氫及水具有阻擋性。當絕緣體222對氫及水具有阻擋性時，可以抑制電晶體200的周圍的結構體所包含的氫及水藉由絕緣體222擴散到電晶體200的內側，從而可以抑制氧化物230中的氧空位的生成。
可以利用濺射法、CVD法、MBE法、PLD法、ALD法等沉積絕緣體222。在本實施方式中，作為絕緣體222利用ALD法沉積氧化鉿。尤其是，較佳為使用本發明的一個實施方式的氫濃度得到降低的氧化鉿的形成方法。
接著，較佳為進行熱處理。熱處理以250℃以上且650℃以下，較佳為以300℃以上且500℃以下，更佳為以320℃以上且450℃以下進行即可。熱處理在氮氣體或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，當在氮氣體和氧氣體的混合氛圍下進行熱處理時，將氧氣體的比率設為20%左右即可。熱處理也可以在減壓狀態下進行。或者，也可以在氮氣體或惰性氣體氛圍下進行熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行熱處理。
此外，在上述熱處理中使用的氣體較佳為被高度純化。例如，在上述熱處理中使用的氣體所包含的水分量為1ppb以下，較佳為0.1ppb以下，更佳為0.05ppb以下即可。藉由使用高度純化了的氣體進行熱處理，可以儘可能地防止水分等被絕緣體222等吸收。
在本實施方式中，作為熱處理在沉積絕緣體222後以氮氣體與氧氣體的流量比為4：1且400℃的溫度進行1小時的處理。藉由進行該熱處理，可以去除絕緣體222所包含的水、氫等雜質等。此外，在作為絕緣體222使用含鉿氧化物時，有時藉由進行該熱處理絕緣體222的一部分被晶化。此外，也可以在沉積絕緣體224之後等的時機進行熱處理。
接著，在絕緣體222上沉積絕緣膜224Af(參照圖15A至圖15D)。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等沉積絕緣膜224Af。在本實施方式中，作為絕緣膜224Af利用濺射法沉積氧化矽。藉由使用不需要利用包含氫的分子作為沉積氣體的濺射法，可以降低絕緣膜224Af中的氫濃度。絕緣膜224Af在後面製程中與氧化物230a接觸，所以如此那樣氫濃度得到降低是較佳的。
接著，在絕緣膜224Af上依次沉積氧化膜230Af以及氧化膜230Bf(參照圖15A至圖15D)。較佳為在不暴露於大氣環境的情況下連續地沉積氧化膜230Af及氧化膜230Bf。藉由不暴露於大氣而進行沉積，由於可以防止來自大氣環境的雜質或水分附著於氧化膜230Af及氧化膜230Bf上，所以可以保持氧化膜230Af與氧化膜230Bf的介面附近的清潔。
氧化膜230Af及氧化膜230Bf可以利用濺射法、CVD法、MBE法、PLD法、ALD法等沉積。在本實施方式中，在氧化膜230Af及氧化膜230Bf的沉積中利用濺射法。
例如，在利用濺射法沉積氧化膜230Af以及氧化膜230Bf的情況下，作為濺射氣體使用氧或者氧和高貴氣體的混合氣體。藉由提高濺射氣體所包含的氧的比率，可以增加沉積的氧化膜中的過量氧。此外，在利用濺射法沉積上述氧化膜的情況下，可以使用上述In-M-Zn氧化物靶材等。
尤其是，在沉積氧化膜230Af時，有時濺射氣體所包含的氧的一部分供應給絕緣體224。因此，該濺射氣體所包含的氧的比率可以為70%以上，較佳為80%以上，更佳為100%。
在使用濺射法形成氧化膜230Bf的情況下，藉由在包含在濺射氣體中的氧的比率超過30%且為100%以下，較佳為70%以上且100%以下的條件下進行沉積，可以形成氧過剩型氧化物半導體。將氧過剩型氧化物半導體用於通道形成區域的電晶體可以得到比較高的可靠性。注意，本發明的一個實施方式不侷限於此。在利用濺射法形成氧化膜230Bf的情況下，當在濺射氣體所包含的氧的比率設定為1%以上且30%以下，較佳為5%以上且20%以下的情況下進行沉積時，形成氧缺乏型氧化物半導體。將氧缺乏型氧化物半導體用於通道形成區域的電晶體可以具有較高的場效移動率。此外，藉由在加熱基板的同時進行沉積，可以提高該氧化膜的結晶性。
在本實施方式中，利用濺射法使用In：Ga：Zn=1：3：4[原子個數比]的氧化物靶材沉積氧化膜230Af。此外，利用濺射法使用In：Ga：Zn=4：2：4.1[原子個數比]的氧化物靶材、In：Ga：Zn=1：1：1[原子個數比]的氧化物靶材、In：Ga：Zn=1：1：1.2[原子個數比]的氧化物靶材或者In：Ga：Zn=1：1：2[原子個數比]的氧化物靶材沉積氧化膜230Bf。各氧化膜可以根據氧化物230a及氧化物230b所需的特性適當地選擇沉積條件及原子個數比來形成。
注意，較佳為藉由濺射法以不暴露於大氣的方式沉積絕緣膜224Af、氧化膜230Af及氧化膜230Bf。例如，使用多室方式沉積裝置即可。由此，可以降低各沉積製程之間氫混入絕緣膜224Af、氧化膜230Af及氧化膜230Bf。
氧化膜230Af及氧化膜230Bf也可以利用ALD法等沉積。藉由利用ALD法沉積氧化膜230Af及氧化膜230Bf，對縱橫比大的槽或開口部也可以形成厚度均勻的膜。此外，藉由利用PEALD法，與熱ALD法相比可以以更低的溫度形成氧化膜230Af及氧化膜230Bf。
接著，較佳為進行熱處理。熱處理在氧化膜230Af及氧化膜230Bf不發生多晶化的溫度範圍內進行即可，以250℃以上且650℃以下，較佳為以400℃以上且600℃以下進行即可。熱處理在氮氣體或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，當在氮氣體和氧氣體的混合氛圍下進行熱處理時，將氧氣體的比率設為20%左右即可。熱處理也可以在減壓狀態下進行。或者，也可以在氮氣體或惰性氣體氛圍下進行熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行熱處理。
此外，在上述熱處理中使用的氣體較佳為被高度純化。例如，在上述熱處理中使用的氣體所包含的水分量為1ppb以下，較佳為0.1ppb以下，更佳為0.05ppb以下即可。藉由使用高度純化了的氣體進行熱處理，可以儘可能地防止水分等被氧化膜230Af、氧化膜230Bf等吸收。
在本實施方式中，作為熱處理，在氮氣體與氧氣體的流量比為4：1且400℃的溫度的條件下進行1小時的處理。藉由這樣的包含氧氣體的熱處理，可以減少氧化膜230Af及氧化膜230Bf中的碳、水、氫等雜質。藉由如此減少膜中的雜質，氧化膜230Bf的結晶性得到提高，可以實現密度更高的緻密結構。因此，可以增大氧化膜230Af及氧化膜230Bf中的結晶區域，可以降低氧化膜230Af及氧化膜230Bf中的結晶區域的面內不均勻。因此，可以降低電晶體200的電特性的面內不均勻。
另外，藉由進行熱處理，絕緣體216、絕緣膜224Af、氧化膜230Af和氧化膜230Bf中的氫轉移到絕緣體222而被絕緣體222吸收。換言之，絕緣體216、絕緣膜224Af、氧化膜230Af和氧化膜230Bf中的氫擴散到絕緣體222。因此，雖然絕緣體222的氫濃度增高，但絕緣體216、絕緣膜224Af、氧化膜230Af和氧化膜230Bf中的氫濃度都降低。
尤其是，絕緣膜224Af被用作電晶體200的閘極絕緣體，氧化膜230Af及氧化膜230Bf被用作電晶體200的通道形成區域。因此，包括氫濃度降低了的絕緣膜224Af、氧化膜230Af及氧化膜230Bf的電晶體200具有優異可靠性，所以是較佳的。
接著，利用光微影法將絕緣膜224Af、氧化膜230Af及氧化膜230Bf加工為帶狀，來形成絕緣層224A、氧化物層230A及氧化物層230B(參照圖16A至圖16D)。在此，絕緣層224A、氧化物層230A及氧化物層230B以在平行於點劃線A3-A4的方向(電晶體200的通道寬度方向或圖9A所示的Y方向)延伸的方式形成。另外，絕緣層224A、氧化物層230A及氧化物層230B以其至少一部分與導電體205重疊的方式形成。在上述加工中可以利用乾蝕刻法或濕蝕刻法。利用乾蝕刻法的加工適合於微細加工。另外，絕緣膜224Af、氧化膜230Af及氧化膜230Bf的加工也可以在互不相同的條件下進行。
注意，在光微影法中，首先藉由遮罩對光阻劑進行曝光。接著，使用顯影液去除或留下所曝光的區域而形成光阻遮罩。接著，可以藉由該光阻遮罩進行蝕刻處理來將導電體、半導體或絕緣體等加工為所希望的形狀。例如，使用KrF準分子雷射、ArF準分子雷射、EUV(Extreme Ultraviolet：極紫外)光等對光阻劑進行曝光來形成光阻遮罩，即可。此外，也可以利用在基板和投影透鏡之間填滿液體(例如，水)的狀態下進行曝光的液浸技術。此外，也可以使用電子束或離子束代替上述光。注意，當使用電子束或離子束時，不需要遮罩。此外，藉由進行灰化處理等乾蝕刻處理、進行濕蝕刻處理、在進行乾蝕刻處理之後進行濕蝕刻處理或者在進行濕蝕刻處理之後進行乾蝕刻處理，可以去除光阻遮罩。
再者，也可以在光阻遮罩下使用由絕緣體或導電體構成的硬遮罩。當使用硬遮罩時，可以在氧化膜230Bf上形成成為硬遮罩材料的絕緣膜或導電膜且在其上形成光阻遮罩，然後對硬遮罩材料進行蝕刻來形成所希望的形狀的硬遮罩。對氧化膜230Bf等進行的蝕刻既可以在去除光阻遮罩後進行，又可以不去除光阻遮罩進行。在採用後者的情況下，進行蝕刻時有時光阻遮罩消失。可以在氧化膜230Bf等的蝕刻之後，藉由蝕刻去除硬遮罩。另一方面，在硬遮罩材料沒有影響到後製程或者可以在後製程中使用的情況下，不一定需要去除硬遮罩。
接著，在絕緣體222及氧化物層230B上沉積導電膜242Af及導電膜242Bf(參照圖17A至圖17D)。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等沉積導電膜242Af及導電膜242Bf。例如，作為導電膜242Af利用濺射法沉積氮化鉭，作為導電膜242Bf沉積鎢，即可。此外，在沉積導電膜242Af之前也可以進行熱處理。該熱處理也可以在減壓下進行，並其中以不暴露於大氣的方式連續地沉積導電膜242Af。藉由進行這種處理，可以去除吸附於氧化物層230B的表面的水分及氫，而且減少氧化物層230A及氧化物層230B中的水分濃度及氫濃度。熱處理的溫度較佳為100℃以上且400℃以下。在本實施方式中，將熱處理的溫度設定為200℃。
接著，利用光微影法對絕緣層224A、氧化物層230A、氧化物層230B、導電膜242Af及導電膜242Bf進行加工，來形成島狀的絕緣體224、氧化物230a及氧化物230b以及具有開口的島狀的導電層242A及導電層242B(參照圖18A至圖18D)。例如，對絕緣層224A、氧化物層230A、氧化物層230B、導電膜242Af及導電膜242Bf進行加工來形成島狀的絕緣體224、氧化物230a及氧化物230b、以及在平行於點劃線A1-A2的方向(電晶體200的通道長度方向或圖9A所示的X方向)上延伸的導電層242A及導電層242B，然後對導電層242A及導電層242B進行加工來形成具有開口的島狀的導電層242A及導電層242B。或者，例如，也可以將絕緣層224A、氧化物層230A、氧化物層230B、導電膜242Af及導電膜242Bf加工為島狀來形成絕緣體224、氧化物230a、氧化物230b、導電層242A及導電層242B，然後在導電層242A及導電層242B中形成開口。
在此，以其至少一部分與導電體205重疊的方式形成絕緣體224、氧化物230a、氧化物230b、導電層242A及導電層242B。此外，設置在導電層242A及導電層242B中的開口形成在不與氧化物230b重疊的位置上。此外，作為上述加工可以利用乾蝕刻法或濕蝕刻法。利用乾蝕刻法的加工適合於微型加工。另外，也可以在各自不同的條件下進行絕緣層224A、氧化物層230A、氧化物層230B、導電膜242Af及導電膜242Bf的加工。
另外，如圖18C至圖18D所示，絕緣體224、氧化物230a、氧化物230b、導電層242A及導電層242B的側面形狀也可以為錐形形狀。絕緣體224、氧化物230a、氧化物230b、導電層242A及導電層242B的側面例如以錐角為60°以上且小於90°的方式形成。在側面具有這樣的錐形形狀時，以後的製程中的絕緣體275等的覆蓋性得到提高，可以減少空洞等缺陷。
但是，不侷限於此，也可以採用絕緣體224、氧化物230a、氧化物230b、導電層242A及導電層242B的側面大致垂直於絕緣體222的頂面的結構。藉由採用這樣的結構，在設置多個電晶體200時可以實現小面積化及高密度化。
此外，有時在上述蝕刻製程中產生的副產物以層狀形成在絕緣體224、氧化物230a、氧化物230b、導電層242A及導電層242B的側面。在此情況下，該層狀的副產物形成在絕緣體224、氧化物230a、氧化物230b、導電層242A及導電層242B與絕緣體275間。因此，較佳為去除接觸於絕緣體222的頂面的該層狀的副產物。
接著，以覆蓋絕緣體224、氧化物230a、氧化物230b、導電層242A及導電層242B的方式沉積絕緣體275(參照圖19A至圖19D)。在此，絕緣體275較佳為與絕緣體222的頂面及絕緣體224的側面接觸。絕緣體275可以利用濺射法、CVD法、MBE法、PLD法、ALD法等沉積。絕緣體275較佳為使用抑制氧透過的功能的絕緣膜。例如，作為絕緣體275可以利用ALD法沉積氮化矽。或者，作為絕緣體275可以利用濺射法沉積氧化鋁且在其上利用PEALD法沉積氮化矽。在絕緣體275具有這種疊層結構時，抑制水、氫等雜質及氧的擴散的功能有時得到提高。
如此，可以由具有抑制氧擴散的功能的絕緣體275覆蓋氧化物230a、氧化物230b、導電層242A及導電層242B。由此，可以抑制在後面製程中氧從絕緣體280等直接擴散到絕緣體224、氧化物230a、氧化物230b、導電層242A及導電層242B中。
接著，在絕緣體275上沉積成為絕緣體280的絕緣膜。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等沉積該絕緣膜。例如，作為該絕緣膜藉由濺射法沉積氧化矽膜即可。藉由在含氧氛圍下使用濺射法沉積該絕緣膜，可以形成包含過量氧的絕緣體280。藉由使用不需要利用包含氫的分子作為沉積氣體的濺射法，可以降低絕緣體280中的氫濃度。此外，在沉積該絕緣膜之前也可以進行熱處理。該熱處理也可以在減壓下進行，並其中以不暴露於大氣的方式連續地沉積該絕緣膜。藉由進行這種處理，可以去除吸附於絕緣體275的表面等的水分及氫，而且減少氧化物230a、氧化物230b及絕緣體224中的水分濃度及氫濃度。該熱處理可以採用上述熱處理的條件。
接著，藉由對成為絕緣體280的絕緣膜進行CMP處理，形成其頂面平坦的絕緣體280(參照圖19A至圖19D)。此外，也可以在絕緣體280上例如藉由濺射法沉積氮化矽，直到該氮化矽到達絕緣體280為止進行CMP處理。
接著，對絕緣體280的一部分進行加工來形成到達絕緣體275的開口258及開口158(參照圖20A至圖20D)。如圖20B至圖20D所示，在開口258及開口158的每一個中，絕緣體275的頂面露出。
在此，如圖20B所示，將電晶體的通道長度方向的剖面中的開口258的寬度記為距離L1。
如圖20A所示，開口258及開口158較佳為在平行於點劃線A3-A4的方向(電晶體的通道寬度方向或圖9A所示的Y方向)上延伸而形成。如此，藉由形成開口258及開口158，可以將後面形成的導電體260及導電體160在上述方向上延伸地設置並用作佈線。另外，開口258較佳為以與導電體205重疊的方式形成。
如圖20B至圖20D所示，構成開口258及開口158的內壁的絕緣體280的側面較佳為大致垂直並不具有錐形形狀。
此外，可以對絕緣體280的一部分藉由乾蝕刻法或濕蝕刻法進行加工。利用乾蝕刻法的加工適合於微型加工。
接著，以覆蓋絕緣體280及開口158的方式形成遮罩層259(參照圖21A至圖21D)。遮罩層259具有與開口258的一部分重疊的開口263。另外，遮罩層259包括具有與開口258重疊的區域的開口263。作為遮罩層259，例如使用光阻劑即可。此時，為了提高光阻劑的密接性，較佳為在該光阻劑下設置SOG(Spin On Glass：旋塗玻璃)膜或SOC(Spin On Carbon：旋塗碳)膜等有機塗佈膜。另外，也可以在光阻劑下使用由絕緣體或導電體構成的硬遮罩。
在此，如圖21B所示，將電晶體的通道長度方向的剖面中的開口263的寬度記為距離L2。如圖21B所示，在電晶體的通道長度方向的剖面中，距離L2比距離L1短，開口263形成在開口258的內部。因此，遮罩層259的底面的一部分在開口258的內部與導電層242B的頂面接觸。
開口263的寬度反映到導電體242a和導電體242b之間的距離，因此距離L2較佳為微小。例如，距離L2較佳為60nm以下、50nm以下、40nm以下、30nm以下、20nm以下或10nm以下，且為1nm以上或5nm以上。
如此，為了對開口263進行微小加工，較佳為使用利用EUV光等波長短的光或電子束的光微影法。
如上所述，藉由在距離L1的寬度的開口258的內部中設置具有距離L2的寬度的開口263的遮罩層259，可以以有餘地的方式設置開口263。由此，可以較容易形成通道長度短的電晶體。
當形成圖11B及圖11C所示的開口258時，在圖20A至圖20D所說明的製程中，以使電晶體的通道長度方向的剖面中的開口258的寬度與距離L2相同或使該寬度小於距離L2的方式形成開口258。然後，藉由進行圖21A至圖21D所說明的製程，可以形成圖11B及圖11C所示的開口258。
接著，使用遮罩層259去除絕緣體275、導電層242B及導電層242A的從遮罩層259露出的部分來使氧化物230b露出。由此，可以由導電層242A形成導電體242a1及導電體242b1，可以由導電層242B形成導電體242a2及導電體242b2(參照圖21A至圖21D)。
絕緣體275的一部分、導電層242B的一部分及導電層242A的一部分的加工較佳為利用各向異性蝕刻進行。尤其是，利用乾蝕刻法的加工適合於微細加工，所以是較佳的。另外，該加工也可以在互不相同的條件下進行。
藉由利用各向異性蝕刻對絕緣體275、導電層242B及導電層242A進行加工，可以以大致垂直於氧化物230b的頂面的方式形成導電體242a和導電體242b的相對的側面。藉由採用這種結構，可以降低在區域230ba和區域230bc之間以及區域230bb和區域230bc之間形成所謂的Loff區域。由此，可以提高電晶體200的頻率特性來提高根據本發明的一個實施方式的半導體裝置的工作速度。
在形成導電體242a及導電體242b之後去除遮罩層259即可。當作為遮罩層259使用光阻遮罩時，藉由進行灰化處理等乾蝕刻處理、進行濕蝕刻處理、在進行乾蝕刻處理之後進行濕蝕刻處理或者在進行濕蝕刻處理之後進行乾蝕刻處理，可以去除遮罩層259。
由於上述蝕刻處理，有時雜質附著於氧化物230a的側面、氧化物230b的頂面及側面、導電體242的側面以及絕緣體280的側面等或者該雜質擴散到它們的內部。此外，也可以進行去除這些雜質的製程。另外，有時因上述乾蝕刻而在氧化物230b的表面上形成損傷區域。此外，也可以去除這樣的損傷區域。作為該雜質，可以舉出起因於如下成分等的雜質：絕緣體280、絕緣體275、導電層242B及導電層242A所包含的成分；包含於形成上述開口時使用的裝置所使用的構件中的成分；用於蝕刻的氣體或液體所包含的成分等。作為該雜質，例如有鉿、鋁、矽、鉭、氟、氯等。
尤其是，鋁、矽等雜質有時導致氧化物230b的結晶性下降。因此，在氧化物230b的表面及其附近較佳為去除鋁、矽等雜質。此外，該雜質的濃度較佳為得到降低。例如，氧化物230b的表面及其附近的鋁原子的濃度可以為5.0原子%以下，較佳為2.0原子%以下，更佳為1.5原子%以下，進一步較佳為1.0原子%以下，尤其較佳為小於0.3原子%。
由於鋁、矽等雜質，在氧化物230b的結晶性低的區域中結晶結構的緻密度降低，所以產生大量V OH而電晶體容易被常開啟化。由此，較佳為減少或去除氧化物230b的結晶性低的區域。
相對於此，氧化物230b較佳為具有層狀的CAAC結構。尤其是，較佳為氧化物230b的汲極的下端部也具有CAAC結構。在此，在電晶體200中，導電體242a或導電體242b及其附近被用作汲極。換言之，導電體242a(導電體242b)的下端部附近的氧化物230b較佳為具有CAAC結構。如此，藉由去除對汲極耐壓帶來顯著影響的汲極端部中的氧化物230b的結晶性低的區域而使其具有CAAC結構，可以進一步抑制電晶體200的電特性的變動。此外，可以進一步提高電晶體200的可靠性。
為了去除在上述蝕刻製程中附著於氧化物230b表面的雜質等，進行洗滌處理。作為洗滌方法，有使用洗滌液等的濕式洗滌(也可以稱為濕蝕刻處理)、使用電漿的電漿處理、使用熱處理的洗滌等，也可以適當地組合上述洗滌。注意，藉由進行該洗滌處理有時上述槽部變深。
可以使用用碳酸水或純水稀釋氨水、草酸、磷酸或氫氟酸等而成的水溶液、純水或碳酸水等進行濕式洗滌。或者，可以使用上述水溶液、純水或碳酸水進行超聲波洗滌。或者，也可以適當地組合上述洗滌。
注意，在本說明書等中，有時將用純水稀釋氫氟酸的水溶液稱為稀氫氟酸且將用純水稀釋氨水的水溶液稱為稀氨水。此外，該水溶液的濃度、溫度等根據要去除的雜質、被洗滌的半導體裝置的結構等適當地調整即可。稀氨水的氨濃度設定為0.01%以上且5%以下，較佳為設定為0.1%以上且0.5%以下即可。此外，稀氫氟酸的氟化氫濃度設定為0.01ppm以上且100ppm以下，較佳為設定為0.1ppm以上且10ppm以下即可。
此外，作為超聲波洗滌較佳為使用200kHz以上的頻率，更佳為使用900kHz以上的頻率。藉由使用該頻率，可以降低對氧化物230b等造成的損傷。
此外，可以多次進行上述洗滌處理，也可以按每個洗滌處理改變洗滌液。例如，也可以作為第一洗滌處理進行使用稀氫氟酸或稀氨水的處理，作為第二洗滌處理進行使用純水或碳酸水的處理。
作為上述洗滌處理，在本實施方式中，使用稀氨水進行濕式洗滌。藉由進行該洗滌處理，可以去除附著於氧化物230a、氧化物230b等的表面或者擴散到其內部的雜質。並且，可以提高氧化物230b的結晶性。
在上述蝕刻或上述洗滌後也可以進行熱處理。熱處理以100℃以上且450℃以下，較佳為以350℃以上且400℃以下進行即可。熱處理在氮氣體、惰性氣體或包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，熱處理較佳為在氧氛圍下進行。由此，對氧化物230a及氧化物230b供應氧，從而可以減少氧空位。此外，藉由進行上述熱處理，可以提高氧化物230b的結晶性。熱處理也可以在減壓狀態下進行。或者，也可以在氧氛圍下進行熱處理，然後以不暴露於大氣的方式在氮氛圍下連續地進行熱處理。
接著，沉積絕緣膜253A(參照圖22A至圖22D)。絕緣膜253A是後面的製程中成為絕緣體253及絕緣體153的絕緣膜。絕緣膜253A可以利用濺射法、CVD法、MBE法、PLD法、ALD法等沉積。絕緣膜253A較佳為利用ALD法沉積。如上所述，絕緣膜253A較佳為沉積得薄，需要將厚度不均勻性抑制為小。對此，ALD法是交替地導入前驅物及反應物(例如，氧化劑等)進行的沉積方法，由於厚度可以根據反復該循環的次數進行調整，所以可以精密地調整厚度。另外，如圖22B及圖22D所示，絕緣膜253A需要以高覆蓋性沉積在開口258及開口158的底面及側面。尤其是，在開口258中絕緣膜253A較佳為以高覆蓋性沉積在氧化物230的頂面及側面、導電體242的側面。此外，在開口158中絕緣膜253A較佳為以高覆蓋性沉積在絕緣體275的頂面。由於可以在上述開口的底面及側面上沉積每一層的原子層，所以可以在該開口中以高覆蓋性沉積絕緣膜253A。
另外，當利用ALD法沉積絕緣膜253A時，作為氧化劑可以使用臭氧(O 3)、氧(O 2)、水(H 2O)等。藉由使用不包含氫的臭氧(O 3)、氧(O 2)等作為氧化劑，可以減少擴散到氧化物230b的氫。
在本實施方式中，作為絕緣膜253A藉由熱ALD法沉積氧化鉿。
接著，較佳為在含氧氛圍下進行微波處理(參照圖22A至圖22D)。
圖22B至圖22D中的虛線表示微波、RF等高頻、氧電漿或氧自由基等。微波處理例如較佳為使用包括用微波產生高密度電漿的電源的微波處理裝置。在此，將微波處理裝置的頻率設定為300MHz以上且300GHz以下，較佳為2.4GHz以上且2.5GHz以下，例如為2.45GHz即可。藉由使用高密度電漿，可以生成高密度的氧自由基。另外，微波處理裝置的施加微波的電源的功率為1000W以上且10000W以下，較佳為2000W以上且5000W以下即可。此外，微波處理裝置也可以包括對基板一側施加RF的電源。此外，藉由對基板一側施加RF，可以將由高密度電漿生成的氧離子高效地導入到氧化物230b中。
此外，上述微波處理較佳為在減壓下進行，壓力為10Pa以上且1000Pa以下，較佳為300Pa以上且700Pa以下即可。此外，處理溫度為750℃以下，較佳為500℃以下，例如為250℃左右即可。此外，也可以在進行氧電漿處理之後以不暴露於大氣的方式連續進行熱處理。例如，處理溫度為100℃以上且750℃以下，較佳為300℃以上且500℃以下即可。
另外，例如，上述微波處理使用氧氣體及氬氣體進行即可。在此，氧流量比(O 2/(O 2+Ar))大於0%且為100%以下，較佳為大於0%且為50%以下，更佳為10%以上且40%以下，進一步較佳為10%以上且30%以下即可。如此，藉由在含氧氛圍下進行微波處理，可以降低區域230bc中的載子濃度。另外，藉由在微波處理中防止對處理室導入過多的氧，可以防止在區域230ba及區域230bb中載子濃度過度地降低。
如圖22B至圖22D所示，藉由在含氧氛圍下進行微波處理，可以使用微波或RF等高頻使氧氣體電漿化而使該氧電漿作用於氧化物230b的導電體242a與導電體242b間的區域。此時，也可以將微波或RF等高頻照射到區域230bc。換言之，可以使該微波或RF等高頻、氧電漿等在圖11A所示的區域230bc中作用。藉由電漿、微波等的作用，可以分開區域230bc的V OH來去除區域230bc中的氫。換言之，可以減少包含在區域230bc中的V OH。由此，可以降低區域230bc中的氧空位及V OH而降低載子濃度。此外，藉由對形成在區域230bc中的氧空位供應在上述氧電漿中產生的氧自由基，可以進一步降低區域230bc中的氧空位，由此可以降低載子濃度。
另一方面，在圖11A所示的區域230ba及區域230bb上設置導電體242a及導電體242b。在此，導電體242較佳為被用作在含氧氛圍下進行微波處理時保護免受微波、RF等高頻或氧電漿等的作用的遮蔽膜。由此，導電體242較佳為具有遮蔽300MHz以上且300GHz以下，例如2.4GHz以上且2.5GHz以下的電磁波的功能。
如圖22B至圖22D所示，導電體242a及導電體242b遮蔽微波或RF等高頻、氧電漿等的作用，所以這些作用沒有涉及到區域230ba及區域230bb。由此，藉由微波處理在區域230ba及區域230bb中不發生V OH的下降及過多的氧的供應，所以可以防止載子濃度的降低。
另外，以與導電體242a及導電體242b的側面接觸的方式設置有具有氧阻擋性的絕緣體253。因此，可以抑制因微波處理而在導電體242a及導電體242b的側面形成氧化膜。
由於可以提高絕緣體253的膜品質，電晶體200的可靠性得到提高。
如上所述，可以在氧化物半導體的區域230bc中選擇性地去除氧空位及V OH而使區域230bc成為i型或實質上i型。並且，可以抑制對用作源極區域或汲極區域的區域230ba及區域230bb供應過多的氧而保持導電性。由此，可以抑制電晶體200的電特性的變動，可以抑制在基板面內電晶體200的電特性不均勻。
另外，在微波處理中，有時由於微波與氧化物230b中的分子的電磁相互作用而對氧化物230b直接傳遞熱能。有時因該熱能而氧化物230b被加熱。有時將該熱處理稱為微波退火。藉由在含氧氛圍下進行微波處理，有時可以得到與氧退火相等的效果。另外，可認為：在氧化物230b包含氫時，上述熱能傳遞到氧化物230b中的氫而被活性化的氫從氧化物230b釋放。
此外，也可以在沉積絕緣膜253A之前進行微波處理而不進行沉積絕緣膜253A之後的微波處理。
另外，也可以在沉積絕緣膜253A後的微波處理之後保持減壓狀態下進行熱處理。藉由進行這種處理，可以高效地去除絕緣膜253A、氧化物230b及氧化物230a中的氫。此外，氫的一部分有時被導電體242(導電體242a及導電體242b)吸雜。此外，也可以反復在進行微波處理之後保持減壓狀態下進行熱處理的步驟。藉由反復進行熱處理，可以進一步高效地去除絕緣膜253A、氧化物230b及氧化物230a中的氫。注意，熱處理溫度較佳為300℃以上且500℃以下。上述微波處理，即微波退火也可以兼作該熱處理。在藉由微波退火氧化物230b等充分地被加熱時，也可以不進行該熱處理。
此外，藉由進行微波處理而對絕緣膜253A的膜品質進行改質，可以抑制氫、水、雜質等的擴散。由此，可以抑制因成為導電體260的導電膜的沉積等後製程或熱處理等後處理而氫、水、雜質等經過絕緣體253擴散到氧化物230b、氧化物230a等。
接著，依次沉積成為絕緣體254及絕緣體154的絕緣膜。該絕緣膜可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等沉積。該絕緣膜較佳為與絕緣膜253A同樣地利用ALD法沉積。藉由利用ALD法，可以以該覆蓋性且以較小的膜厚度沉積該絕緣膜。在本實施方式中，作為該絕緣膜利用PEALD法沉積氮化矽。
接著，依次沉積成為導電體260a及導電體160a的導電膜以及成為導電體260b及導電體160b的導電膜。成為導電體260a及導電體160a的導電膜以及成為導電體260b及導電體160b的導電膜可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等沉積。在本實施方式中，利用ALD法作為成為導電體260a及導電體160a的導電膜沉積氮化鈦，利用CVD法作為成為導電體260b及導電體160b的導電膜沉積鎢。
接著，利用CMP處理直到使絕緣體280露出為止對絕緣膜253A、成為絕緣體254及絕緣體154的絕緣膜、成為導電體260a及導電體160a的導電膜以及成為導電體260b及導電體160b的導電膜進行拋光。就是說，從絕緣膜253A、成為絕緣體254及絕緣體154的絕緣膜、成為導電體260a及導電體160a的導電膜以及成為導電體260b及導電體160b的導電膜中去除從開口258及開口158中露出的部分。由此，在開口258中形成絕緣體253、絕緣體254及導電體260(導電體260a及導電體260b)，在開口158中形成絕緣體153、絕緣體154及導電體160(導電體160a及導電體160b)(參照圖23A至圖23D)。
由此，絕緣體253以與重疊於氧化物230b的開口258的內壁及側面接觸的方式設置。另外，導電體260以隔著絕緣體253及絕緣體254嵌入開口258中的方式配置。由此形成電晶體200。
另外，絕緣體153以與重疊於導電體242b的開口158的內壁及側面接觸的方式設置。另外，導電體160隔著絕緣體153及絕緣體154嵌入開口158中的方式配置。由此形成電容器100。
如上所述，可以在同一製程中同時製造電晶體200和電容器100。如上所述，在絕緣體253和絕緣體153之間、在絕緣體254和絕緣體154之間、在導電體260a和導電體160a之間以及在導電體260b和導電體160b之間分別可以使用同一材料進行形成。由此，可以減少包括電晶體200及電容器100的半導體裝置的製程中的製程數。
接著，也可以在與上述熱處理同樣的條件下進行熱處理。在本實施方式中，在氮氛圍下以400℃的溫度進行1小時的處理。藉由該熱處理，可以減少絕緣體280中的水分濃度及氫濃度。此外，在上述熱處理之後，以不暴露於大氣的方式連續地進行絕緣體282的沉積。
接著，在絕緣體253、絕緣體254、導電體260、絕緣體153、絕緣體154、導電體160及絕緣體280上形成絕緣體282(參照圖24A至圖24D)。絕緣體282可以藉由濺射法、CVD法、MBE法、PLD法、ALD法等沉積。絕緣體282較佳為使用濺射法沉積。藉由使用不需要利用包含氫的分子作為沉積氣體的濺射法，可以降低絕緣體282中的氫濃度。
在本實施方式中，作為絕緣體282在包含氧氣體氛圍下使用鋁靶材藉由脈衝DC濺射法沉積氧化鋁。藉由使用脈衝DC濺射法，可以使膜厚分佈更均勻而提高濺射速率及膜品質。另外，將對基板施加的RF功率設定為1.86W/cm 2以下。較佳為0W/cm 2以上且0.62W/cm 2以下。藉由降低RF功率，可以抑制注入到絕緣體280中的氧量。或者，也可以形成具有兩層的疊層結構的絕緣體282。此時，將對基板施加的RF功率設定為0W/cm 2來沉積絕緣體282的下層，將對基板施加的RF功率設定為0.62W/cm 2來沉積絕緣體282的上層。
另外，藉由使用濺射法在含氧氛圍下沉積絕緣體282，可以在進行沉積的同時對絕緣體280添加氧。由此，可以使絕緣體280包含過量氧。此時，較佳為在加熱基板的同時沉積絕緣體282。
接著，在絕緣體282上形成絕緣體285(參照圖24A至圖24D)。絕緣體285可以藉由濺射法、CVD法、MBE法、PLD法或ALD法等沉積。絕緣體285較佳為使用濺射法沉積。藉由使用不需要利用包含氫的分子作為沉積氣體的濺射法，可以降低絕緣體285中的氫濃度。
在本實施方式中，作為絕緣體285藉由濺射法沉積氧化矽。
接著，在絕緣體212、絕緣體214、絕緣體216、絕緣體222、絕緣體275、絕緣體280、絕緣體282及絕緣體285中形成到達導電體209的開口(參照圖25A及圖25D)。在形成該開口時，可以利用光微影法。注意，該開口在俯視時的形狀為四角形，但是不侷限於此。例如，在俯視時，該開口也可以具有圓形、橢圓等大致圓形形狀或四角形等多角形形狀、使四角形等多角形的角部帶弧形的形狀。
接著，依次沉積成為導電體240a的導電膜及成為導電體240b的導電膜。成為導電體240a的導電膜較佳為具有抑制水、氫等雜質的透過的功能。作為成為導電體240a的導電膜，例如可以使用氮化鉭、氮化鈦等。作為成為導電體240b的導電膜，例如可以使用鎢、鉬或銅等。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等沉積這些導電膜。
接著，藉由進行CMP處理，去除成為導電體240a的導電膜的一部分及成為導電體240b的導電膜的一部分，使絕緣體285的頂面露出。其結果是，這些導電膜只殘留在開口中，由此可以形成其頂面平坦的導電體240(導電體240a及導電體240b)(參照圖9A至圖9D)。注意，有時由於該CMP處理而絕緣體285的頂面的一部分被去除。
藉由上述製程，可以製造包括圖9A至圖9D所示的電晶體200的半導體裝置。如圖15A至圖25D所示，藉由使用本實施方式所示的半導體裝置的製造方法，可以以同一製程製造電容器100和電晶體200。由此，可以減少包括電容器100和電晶體200的半導體裝置的製程。
注意，絕緣體224、氧化物230a、氧化物230b、導電層242A及導電層242B的形成方法不侷限於上述方法。以下說明絕緣體224、氧化物230a、氧化物230b、導電層242A及導電層242B的其他形成方法。
到沉積絕緣膜224Af、氧化膜230Af及氧化膜230Bf的製程與上述同樣。
接著，利用光微影法將絕緣膜224Af、氧化膜230Af、氧化膜230Bf加工為島狀，形成絕緣體224、氧化物230a、氧化物層230B(參照圖26A至圖26D)。在此，以其至少一部分與導電體205重疊的方式形成絕緣體224、氧化物230a、氧化物230b。此外，作為上述加工可以利用乾蝕刻法或濕蝕刻法。利用乾蝕刻法的加工適合於微型加工。另外，也可以在各自不同的條件下進行絕緣膜224Af、氧化膜230Af、氧化膜230Bf的加工。
接著，在絕緣體222及氧化物230b上依次沉積導電膜242Af、導電膜242Bf(參照圖27A至圖27D)。導電膜242Af及導電膜242Bf的沉積方法可以參照圖17A至圖17D的記載。
接著，利用光微影法對導電膜242Af及導電膜242Bf進行加工來形成島狀的導電層242A及導電層242B(參照圖18A至圖18D)。此外，也可以在將導電膜242Af及導電膜242Bf加工為島狀時形成開口。
藉由使用上述方法，可以獨立地進行絕緣體224、氧化物230a及氧化物230b的加工與導電層242A及導電層242B的加工。
以上是絕緣體224、氧化物230a、氧化物230b、導電層242A及導電層242B的其他形成方法的說明。
＜微波處理裝置＞ 以下，說明可以在上述半導體裝置的製造方法中使用的微波處理裝置。
首先，參照圖28至圖31對製造半導體裝置等時雜質混入較少的製造裝置的結構進行說明。
圖28示意性地示出單片式多室製造裝置2700的俯視圖。製造裝置2700包括：具備收納基板的晶圓盒端口(cassette port)2761和進行基板對準的對準機2762的大氣側基板供應室2701；從大氣側基板供應室2701傳送基板的大氣側基板傳送室2702；進行基板的搬入且將室內的壓力從大氣壓切換為減壓或從減壓切換為大氣壓的負載鎖定室2703a；進行基板的搬出且將室內的壓力從減壓切換為大氣壓或從大氣壓切換為減壓的卸載閉鎖室2703b；在真空中進行基板傳送的傳送室2704；處理室2706a；處理室2706b；處理室2706c；以及處理室2706d。
此外，大氣側基板傳送室2702與負載鎖定室2703a以及卸載閉鎖室2703b連接，負載鎖定室2703a以及卸載閉鎖室2703b與傳送室2704連接，傳送室2704與處理室2706a、處理室2706b、處理室2706c以及處理室2706d連接。
在各室之間的連接部設置有閘閥GV，由此除了大氣側基板供應室2701及大氣側基板傳送室2702以外，各室可以獨立地保持為真空狀態。在大氣側基板傳送室2702中設置有傳送機器人2763a，並且傳送室2704中設置有傳送機器人2763b。藉由利用傳送機器人2763a及傳送機器人2763b可以在製造裝置2700中傳送基板。
傳送室2704及各處理室的背壓(全壓)例如為1×10 -4Pa以下，較佳為3×10 -5Pa以下，更佳為1×10 -5Pa以下。傳送室2704及各處理室的質量電荷比(m/z)是18的氣體分子(原子)的分壓例如為3×10 -5Pa以下，較佳為1×10 -5Pa以下，更佳為3×10 -6Pa以下。此外，傳送室2704及各處理室的m/z是28的氣體分子(原子)的分壓例如為3×10 -5Pa以下，較佳為1×10 -5Pa以下，更佳為3×10 -6Pa以下。傳送室2704及各處理室的m/z是44的氣體分子(原子)的分壓例如為3×10 -5Pa以下，較佳為1×10 -5Pa以下，更佳為3×10 -6Pa以下。
傳送室2704及各處理室內的全壓及分壓可以使用電離真空計、質量分析器等測量。
另外，傳送室2704及各處理室較佳為具有外部洩漏或內部洩漏少的結構。例如，傳送室2704的洩漏率為1×10 0Pa/min以下，較佳為5×10 -1Pa/min以下。另外，各處理室的洩漏率為1×10 -1Pa/min以下，較佳為5×10 -2Pa/min以下。
洩漏率從利用電離真空計、質量分析器等測量的全壓及分壓導出即可。例如，從利用渦輪分子泵等真空泵開始抽空後經過10分鐘時的全壓以及閥關閉後經過10分鐘時的全壓導出即可。注意，上述開始抽空後經過10分鐘時的全壓較佳為多次測量該全壓時的平均值。
洩漏率取決於外部洩漏及內部洩漏。外部洩漏是指由於微小的孔或密封不良等，氣體從真空系統的外部流入的現象。內部洩漏起因於來自真空系統中的閥等隔板的洩漏或來自內部構件的釋放氣體。為了將洩漏率設定為上述數值以下，需要從外部洩漏及內部洩漏的兩個方面採取措施。
例如，較佳為使用金屬墊片對傳送室2704及各處理室的開閉部分進行密封。金屬墊片較佳為使用由氟化鐵、氧化鋁或氧化鉻覆蓋的金屬。金屬墊片的緊密性比O形環高，因此可以降低外部洩漏。藉由利用由氟化鐵、氧化鋁、氧化鉻等覆蓋的金屬的鈍態，可以抑制從金屬墊片釋放的包含雜質的釋放氣體，由此可以降低內部洩漏。
作為構成製造裝置2700的構件，使用包含雜質的釋放氣體少的鋁、鉻、鈦、鋯、鎳或釩。另外，也可以使用上述包含雜質的釋放氣體少的金屬覆蓋含有鐵、鉻及鎳等的合金。含有鐵、鉻及鎳等的合金具有剛性和耐熱性且適於加工。在此，藉由進行拋光等減少構件表面上的凹凸以縮小表面積，可以減少釋放氣體。
或者，也可以使用氟化鐵、氧化鋁、氧化鉻等覆蓋上述製造裝置2700的構件。
製造裝置2700的構件較佳為儘量只由金屬構成，例如當設置由石英等構成的觀察窗(viewing window)等時，為了抑制釋放氣體，較佳為由其厚度小的氟化鐵、氧化鋁或氧化鉻等覆蓋觀察窗的表面。
雖然存在於傳送室2704及各處理室內的吸附物吸附於內壁等而不影響到傳送室2704及各處理室的壓力，但是該吸附物成為對傳送室2704及各處理室進行排氣時產生的氣體釋放的原因。因此，雖然洩漏率與排氣速度不相關，但是使用排氣能力高的泵儘量地使存在於傳送室2704及各處理室內的吸附物脫離並預先進行排氣是十分重要的。為了促進吸附物的脫離，也可以對傳送室2704及各處理室進行烘烤。藉由進行烘烤，可以將吸附物的脫離速度提高到10倍左右。烘烤以100℃以上且450℃以下進行即可。此時，藉由在將惰性氣體導入傳送室2704及各處理室的同時去除吸附物，可以進一步提高僅藉由排氣不容易脫離的水等的脫離速度。此外，藉由將導入的惰性氣體加熱到與烘烤溫度相同程度的溫度，可以進一步提高吸附物的脫離速度。這裡，作為惰性氣體較佳為使用高貴氣體。
此外，較佳為藉由導入被加熱的高貴氣體等惰性氣體或氧等提高傳送室2704及各處理室內的壓力，並在經過一定時間之後再次對傳送室2704及各處理室進行排氣處理。由於被加熱的氣體的導入可以使傳送室2704及各處理室內的吸附物脫離，由此可以減少存在於傳送室2704及各處理室內的雜質。有效的是將該處理反復進行2次以上且30次以下，較佳為5次以上且15次以下。明確地說，藉由導入40℃以上且400℃以下，較佳為50℃以上且200℃以下的惰性氣體或氧等來將傳送室2704及各處理室內的壓力設定為0.1Pa以上且10kPa以下，較佳為1Pa以上且1kPa以下，更佳為5Pa以上且100Pa以下，並將保持壓力的期間設定為1分鐘以上且300分鐘以下，較佳為5分鐘以上且120分鐘以下，即可。然後，對傳送室2704及各處理室進行排氣5分鐘以上且300分鐘以下，較佳為10分鐘以上且120分鐘以下。
接著，使用圖29所示的剖面示意圖說明處理室2706b及處理室2706c。
處理室2706b及處理室2706c例如是能夠對被處理物進行微波處理的處理室。注意，處理室2706b與處理室2706c的不同之處僅在於進行微波處理時的氛圍。因為處理室2706b和處理室2706c的其他結構相同，所以下面一併說明。
處理室2706b及處理室2706c包括縫隙天線板2808、電介質板2809、基板支架2812以及排氣口2819。此外，在處理室2706b及處理室2706c的外部等設置有氣體供應源2801、閥2802、高頻產生器2803、波導管2804、模式轉換器2805、氣體管2806、波導管2807、匹配器(matching box)2815、高頻電源2816、真空泵2817以及閥2818。
高頻產生器2803藉由波導管2804與模式轉換器2805連接。模式轉換器2805藉由波導管2807與縫隙天線板2808連接。縫隙天線板2808與電介質板2809接觸地配置。此外，氣體供應源2801藉由閥2802與模式轉換器2805連接。並且，由經過模式轉換器2805、波導管2807及電介質板2809的氣體管2806對處理室2706b及處理室2706c導入氣體。此外，真空泵2817具有藉由閥2818及排氣口2819從處理室2706b及處理室2706c排出氣體等的功能。此外，高頻電源2816藉由匹配器2815與基板支架2812連接。
基板支架2812具有保持基板2811的功能。例如，基板支架2812具有對基板2811進行靜電卡盤或機械卡盤的功能。此外，基板支架2812具有由高頻電源2816供應電力的電極的功能。此外，基板支架2812在其內部包括加熱機構2813並具有對基板2811進行加熱的功能。
作為真空泵2817，可以使用例如乾燥泵、機械增壓泵、離子泵、鈦昇華泵、低溫泵或渦輪分子泵等。此外，除了真空泵2817以外，還可以使用低溫冷阱。當使用低溫泵及低溫冷阱時可以高效地排出水，這是特別較佳的。
作為加熱機構2813，例如使用利用電阻發熱體等進行加熱的加熱機構即可。或者，還可以使用利用被加熱的氣體等介質的熱傳導或熱輻射來進行加熱的加熱機構。例如，可以使用GRTA(Gas Rapid Thermal Annealing：氣體快速熱退火)或LRTA(Lamp Rapid Thermal Annealing：燈快速熱退火)等的RTA(Rapid Thermal Annealing：快速熱退火)。GRTA利用高溫氣體進行熱處理。作為氣體使用惰性氣體。
此外，氣體供應源2801也可以藉由質量流量控制器與精製器連接。作為氣體，較佳為使用露點為-80℃以下，較佳為-100℃以下的氣體。例如，可以使用氧氣體、氮氣體及高貴氣體(氬氣體等)。
作為電介質板2809例如使用氧化矽(石英)、氧化鋁(alumina)或氧化釔(yttria)等即可。此外，也可以在電介質板2809的表面進一步形成有其他保護層。作為保護層可以使用氧化鎂、氧化鈦、氧化鉻、氧化鋯、氧化鉿、氧化鉭、氧化矽、氧化鋁或氧化釔等。因為電介質板2809暴露於後述的高密度電漿2810的特別高密度區域中，所以藉由設置保護層可以減輕損傷。其結果是，可以抑制進行處理時的微粒的增加等。
高頻產生器2803具有例如產生0.3GHz以上且3.0GHz以下、0.7GHz以上且1.1GHz以下或者2.2GHz以上且2.8GHz以下的微波的功能。高頻產生器2803所產生的微波藉由波導管2804傳送到模式轉換器2805。在模式轉換器2805中，將被傳送的TE模式的微波轉換為TEM模式的微波。然後，該微波藉由波導管2807傳送到縫隙天線板2808。在縫隙天線板2808中設置有多個縫隙，微波透過該縫隙及電介質板2809。然後，在電介質板2809的下方產生電場而可以生成高密度電漿2810。高密度電漿2810包括根據從氣體供應源2801供應的氣體種類的離子及自由基。例如，高密度電漿2810包括氧自由基等。
此時，藉由利用在高密度電漿2810中生成的離子及自由基可以對基板2811上的膜等進行改質。此外，有時較佳為使用高頻電源2816對基板2811一側施加偏壓。作為高頻電源2816，例如可以使用13.56MHz、27.12MHz等頻率的RF電源。藉由對基板一側施加偏壓，可以高效地使高密度電漿2810中的離子到達基板2811上的膜等的開口部的深部。
例如，藉由從氣體供應源2801導入氧，可以在處理室2706b或處理室2706c內進行使用高密度電漿2810的氧自由基處理。
接著，使用圖30所示的剖面示意圖說明處理室2706a及處理室2706d。
處理室2706a及處理室2706d例如是能夠對被處理物照射電磁波的處理室。注意，處理室2706a與處理室2706d的不同之處僅在於電磁波的種類。因為處理室2706a和處理室2706d的其他結構大多是相同的，所以下面一併說明。
處理室2706a及處理室2706d包括一個或多個燈2820、基板支架2825、氣體導入口2823以及排氣口2830。此外，在處理室2706a及處理室2706d的外部等設置有氣體供應源2821、閥2822、真空泵2828以及閥2829。
氣體供應源2821藉由閥2822與氣體導入口2823連接。真空泵2828藉由閥2829與排氣口2830連接。燈2820與基板支架2825相對地配置。基板支架2825具有保持基板2824的功能。此外，基板支架2825在其內部包括加熱機構2826並具有對基板2824進行加熱的功能。
作為燈2820，例如可以使用具有放射可見光或紫外光等的電磁波的功能的光源。例如，可以使用具有放射在10nm以上且2500nm以下、500nm以上且2000nm以下或者40nm以上且340nm以下的波長區域中具有峰的電磁波的功能的光源。
例如，作為燈2820，可以使用鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等光源。
例如，從燈2820放射的電磁波的一部分或全部被基板2824吸收，由此可以對基板2824上的膜等進行改質。例如，可以生成或減少缺陷、或者可以去除雜質等。此外，在對基板2824進行加熱的同時生成或減少缺陷、或者去除雜質等的情況下，可以高效地生成或減少缺陷、或者可以去除雜質等。
或者，例如，也可以利用從燈2820放射的電磁波使基板支架2825發熱，由此對基板2824進行加熱。在此情況下，也可以在基板支架2825的內部不包括加熱機構2826。
真空泵2828可參照關於真空泵2817的記載。此外，加熱機構2826可參照關於加熱機構2813的記載。此外，氣體供應源2821可參照關於氣體供應源2801的記載。
可用於本實施方式的微波處理裝置不侷限於上述微波處理裝置。可以使用圖31所示的微波處理裝置2900。微波處理裝置2900包括石英管2901、排氣口2819、氣體供應源2801、閥2802、高頻產生器2803、波導管2804、氣體管2806、真空泵2817及閥2818。另外，微波處理裝置2900在石英管2901內包括支撐多個基板2811(2811_1至2811_n，n是2以上的整數)的基板支架2902。另外，微波處理裝置2900也可以在石英管2901的外側包括加熱單元2903。
由高頻產生器2803產生的微波藉由波導管2804照射到設置在石英管2901內的基板。真空泵2817藉由閥2818與排氣口2819連接，可以調整石英管2901內部的壓力。另外，氣體供應源2801藉由閥2802與氣體管2806連接，可以對石英管2901內導入所希望的氣體。另外，藉由加熱單元2903可以將石英管2901內的基板2811加熱到所希望的溫度。或者，也可以藉由加熱單元2903加熱從氣體供應源2801供應的氣體。藉由微波處理裝置2900，可以對基板2811同時進行熱處理和微波處理。另外，可以在加熱基板2811之後進行微波處理。另外，可以在對基板2811進行微波處理之後進行熱處理。
可以將基板2811_1至基板2811_n都設為形成半導體裝置或記憶體裝置的處理基板，也可以將基板2811_1至基板2811_n的一部分基板設為偽基板。例如，也可以將基板2811_1及基板2811_n設為偽基板且將基板2811_2至基板2811_n-1設為處理基板。另外，也可以將基板2811_1、基板2811_2、基板2811_n-1及基板2811_n設為偽基板且將基板2811_3至基板2811_n-2設為處理基板。藉由使用偽基板，可以在微波處理或熱處理時多個處理基板均勻地被處理而可以降低處理基板間的不均勻，所以是較佳的。例如，藉由將偽基板配置在最接近於高頻產生器2803及波導管2804的處理基板上，可以抑制該處理基板直接暴露於微波，所以是較佳的。
藉由使用上述製造裝置，可以抑制雜質混入到被處理物並可以進行膜的改質。
＜半導體裝置的變形例子＞ 以下，使用圖32A至圖32D說明本發明的一個實施方式的半導體裝置的一個例子。
圖32A是半導體裝置的俯視圖。圖32B是沿著圖32A中的點劃線A1-A2的部分的剖面圖。圖32C是沿著圖32A中的點劃線A3-A4的部分的剖面圖。圖32D是沿著圖32A中的點劃線A5-A6的部分的剖面圖。為了明確起見，圖32A的俯視圖中省略部分組件。
注意，在圖32A至圖32D所示的半導體裝置中，對具有與構成＜半導體裝置的結構例子＞所示的半導體裝置的組件相同的功能的組件附加相同符號。注意，本節中的構成半導體裝置的材料可以使用在＜半導體裝置的結構例子＞中詳細說明的材料。
圖32A至圖32D所示的半導體裝置是圖9A至圖9D所示的半導體裝置的變形例子。圖32A至圖32D所示的半導體裝置的與圖9A至圖9D所示的半導體裝置的不同之處在於包括絕緣體283及絕緣體221。
絕緣體283設置在絕緣體282和絕緣體285之間。作為絕緣體283，較佳為使用具有抑制氫擴散功能的絕緣體。由此，可以抑制氫從絕緣體283的上方擴散到電晶體200。作為絕緣體283，使用上述可用於絕緣體275的絕緣體即可。例如，作為絕緣體283使用藉由濺射法沉積的氮化矽即可。藉由使用濺射法沉積絕緣體283，可以形成密度高的氮化矽膜。此外，作為絕緣體283，也可以在藉由濺射法沉積的氮化矽上還層疊藉由PEALD法或CVD法沉積的氮化矽。
藉由在夾在絕緣體212與絕緣體283的區域內設置與絕緣體280接觸且具有俘獲氫等雜質的功能的絕緣體282，可以俘獲包含在絕緣體280等中的氫等雜質而將該區域內的氫量為一定的值。尤其是，絕緣體282較佳為使用具有非晶結構的氧化鋁，因為有時能夠更有效地俘獲或固定氫。由此，可以製造特性良好且可靠性高的電晶體200及半導體裝置。
注意，圖32A至圖32D示出在電晶體200中設置單層的絕緣體283的結構，但是本發明不侷限於此。例如，絕緣體283也可以具有兩層以上的疊層結構。
例如，當作為絕緣體283採用兩層的疊層結構時，也可以作為絕緣體283的下層利用濺射法沉積氮化矽且作為絕緣體283的上層利用ALD法沉積氮化矽。藉由使用不需要利用包含氫的分子作為沉積氣體的濺射法，可以降低絕緣體282的下層中的氫濃度。再者，在利用濺射法沉積的膜中形成針孔或斷開等的情況下，可以使用藉由覆蓋性優異的ALD法沉積的膜填埋重疊於針孔或斷開等的部分。
注意，當作為絕緣體283採用兩層的疊層結構時，有時絕緣體283的上層的頂面的一部分被去除。此外，有時難以明確檢測絕緣體283的上層和下層的邊界。
絕緣體221設置在絕緣體216及導電體205與絕緣體222之間。作為絕緣體221，較佳為具有抑制氫擴散的功能。由此，可以抑制氫從絕緣體221的下方擴散到電晶體200。此外，絕緣體221可以兼有絕緣體212的功能。在此情況下，藉由採用不設置絕緣體212的結構，可以簡化半導體裝置的製程來提高生產率。
作為絕緣體221，使用上述可用於絕緣體275的絕緣體即可。例如，作為絕緣體221，較佳為使用利用ALD法(尤其是，PEALD法)沉積的氮化矽。藉由利用ALD法沉積絕緣體221，即使在絕緣體216和導電體205之間形成凹凸，可以以高覆蓋性沉積絕緣體221。因此，可以抑制沉積在絕緣體221上的絕緣體222中形成針孔或斷開等。
另外，也可以在絕緣體222和絕緣體224之間設置具有抑制氫擴散的功能的絕緣體。由此，可以抑制氫從該絕緣體的下方擴散到電晶體200。
另外，如圖32B及圖32C所示，導電體205也可以具有導電體205a、導電體205b及導電體205c的三層的疊層結構。導電體205c以與導電體205b的頂面接觸的方式設置。導電體205c的側面也可以與導電體205a接觸。另外，導電體205c的頂面、導電體205a的最上部也可以對齊或大致對齊。
與導電體205a同樣，導電體205c較佳為使用具有降低氫擴散的功能的導電材料。由此，可以由導電體205a及導電體205c包圍導電體205b，可以防止含在導電體205b中的氫等雜質藉由絕緣體216及絕緣體224等擴散到氧化物230。此外，藉由作為導電體205a及導電體205c使用具有抑制氧擴散的功能的導電材料，可以抑制導電體205b被氧化而導電率下降。
電晶體200等OS電晶體的因被照射輻射線而引起的電特性變動小，即對於輻射線的耐性高，因此可以在有可能入射輻射線的環境下也適當地使用。例如，可以在宇宙空間中使用的情況下適當地使用OS電晶體。明確而言，可以將OS電晶體用作構成設置在太空梭、人造衛星或太空探測器等中的半導體裝置的電晶體。作為輻射線，例如可以舉出X射線及中子輻射等。另外，宇宙空間例如是指高度100km以上的地方，但是本說明書中記載的宇宙空間也可以包括熱層、中間層及平流層。
或者，例如，可以將OS電晶體用作構成設置在核電站以及放射性廢物的處理場或處置場的工作機器人中的半導體裝置的電晶體。尤其是，可以適當地用作構成如下半導體裝置的電晶體：該半導體裝置設置在反應堆設施的排除、核燃料或燃料碎片的取出、放射性物質較多的空間處的實地考察等時遠端操作的遠端操作機器人中。
根據本發明的一個實施方式可以提供一種新穎電晶體。另外，可以提供一種可以實現微型化或高積體化的半導體裝置。此外，可以提供一種頻率特性良好的半導體裝置。另外，可以提供一種工作速度快的半導體裝置。另外，可以提供一種電晶體特性的不均勻小的半導體裝置。另外，可以提供一種具有良好的電特性的半導體裝置。另外，可以提供一種可靠性高的半導體裝置。另外，可以提供一種通態電流大的半導體裝置。另外，可以提供一種場效移動率高的半導體裝置。另外，可以提供一種功耗低的半導體裝置。
可以將本實施方式所示的包括電晶體200及電容器100的半導體裝置用作記憶體裝置的記憶單元。電晶體200是其通道形成在包含氧化物半導體的半導體層中的電晶體(以下，有時被稱為OS電晶體)。因為電晶體200的關態電流小，所以藉由將其用於記憶體裝置，可以長期保持存儲內容。換言之，由於不需要更新工作或更新工作的頻率極低，所以可以充分降低記憶體裝置的功耗。另外，由於電晶體200的頻率特性高，所以可以進行高速的記憶體裝置的讀出及寫入。
另外，藉由將可用作記憶單元的包括電晶體200及電容器100的半導體裝置配置為矩陣狀，可以構成記憶單元陣列。作為記憶單元陣列的一個例子，圖33A示出在A1-A2方向上排列多個上述記憶單元的例子。
注意，圖33A示出獨立地設置記憶單元中的電容器以及沒有隔著導電體240相鄰於該記憶單元的記憶單元中的電容器的結構，但是本發明不侷限於此。
圖44示出具有與圖33A所示的半導體裝置不同的結構的半導體裝置。在圖44所示的半導體裝置中，記憶單元中的電容器的上部電極(一對電極中的另一個)兼作沒有隔著導電體240相鄰於該記憶單元的記憶單元中的電容器的上部電極(一對電極中的另一個)。藉由採用該結構，可以實現半導體裝置的微型化或高積體化。
另外，作為記憶單元，除了平面結構以外，還可以採用疊層結構。圖33B示出層疊多個包括上述記憶單元的層的結構的剖面圖。此時，可以說記憶體裝置具有如下結構：包括多個包括記憶單元的層，該記憶單元包括電晶體200及電容器100，多個該層被層疊。或者，可以說記憶體裝置具有如下結構：包括多個至少包括兩個記憶單元的層，多個該層被層疊。在此，有時將含有電晶體200a及電容器100a的記憶單元稱為第一記憶單元，將含有電晶體200b及電容器100b的記憶單元稱為第二記憶單元。
注意，在圖33B中層疊多個包括記憶單元的層，但是不侷限於此。例如，也可以層疊多個包括圖33A所示的記憶單元陣列的層。此時，可以說記憶體裝置包括多個包括記憶單元陣列的層，該記憶單元陣列設置有包括電晶體200及電容器100的記憶單元，多個該層被層疊。
如圖33B所示，記憶體裝置所包括的多個層都包括開口。明確而言，記憶體裝置所包括的多個層都包括第一記憶單元和第二記憶單元之間的開口。更明確而言，記憶體裝置所包括的多個層都包括電晶體200a和電晶體200b之間的開口。另外，多個層所包括的各開口具有重疊的區域。因為多個層所包括的各開口具有重疊的區域，所以可以同時形成多個層所包括的各開口。因此，可以簡化記憶體裝置的製程來提高生產率。
另外，多個層的各開口中設置有導電體240。此時，導電體240與多個層中的電晶體200a及電晶體200b電連接。在本實施方式中，電晶體200a和電晶體200b共同使用導電體242a。因此，可以說導電體240與多個層中的導電體242a電連接。
如圖33B所示，藉由層疊多個記憶單元，可以集成地配置單元而無需增大記憶單元陣列的佔有面積。就是說，可以構成3D記憶單元陣列。
將在後面的實施方式中詳細地說明包括記憶單元陣列的記憶體裝置。
以上，本實施方式所示的結構、方法等的至少一部分可以與本說明書所記載的其他實施方式等適當地組合而實施。
實施方式3 在本實施方式中，說明將在上述實施方式中說明的半導體裝置用作記憶單元的記憶體裝置的結構例子。
[記憶體裝置的結構例子] 圖34A是示出根據本發明的一個實施方式的記憶體裝置50的結構例子的方塊圖。圖34A所示的記憶體裝置50包括驅動電路71及記憶單元陣列70。記憶單元陣列70包括多個記憶單元60。圖34A示出記憶單元陣列70包括以m行n列(m及n分別獨立地為2以上的整數)的矩陣狀配置的多個記憶單元60的例子。
另外，行、列延伸在彼此正交的方向上。在本實施方式中，將X方向稱為“行”(沿著X軸的方向)，將Y方向稱為“列”(沿著Y軸的方向)，但是也可以將X方向稱為“列”，將Y方向稱為“行”。
在圖34A中，將第1行第1列記憶單元60表示為記憶單元60[1，1]，將第m行第n列記憶單元60表示為記憶單元60[m，n]。另外，在本實施方式等中，有時記作“i行”來表示任意行。另外，有時記作“j列”來表示任意列。因此，i為1以上且m以下的整數，j為1以上且n以下的整數。另外，在本實施方式等中，將第i行第j列記憶單元60[i，j]表示為記憶單元60[i，j]。在本實施方式等中，當表示為“i+α”(α為正整數或負整數)時，“i+α”不小於1且不大於m。同樣，當表示為“j+α”時，“j+α”不小於1且不大於n。
另外，記憶單元陣列70包括延伸在行方向上的m個佈線WL、延伸在行方向上的m個佈線PL以及延伸在列方向上的n個佈線BL。在本實施方式等中，將第一個(第1行)設置的佈線WL表示為佈線WL[1]，將第m個(第m行)設置的佈線WL表示為佈線WL[m]。同樣地，將第一個(第1行)設置的佈線PL表示為佈線PL[1]，將第m個(第m行)設置的佈線PL表示為佈線PL[m]。同樣地，將第一個(第1列)設置的佈線BL表示為佈線BL[1]，將第n個(第n列)設置的佈線BL表示為佈線BL[n]。
設置在第i行的多個記憶單元60與第i行佈線WL(佈線WL[i])和第i行佈線PL(佈線PL[i])電連接。設置在第j列的多個記憶單元60與第j列佈線BL(佈線BL[j])電連接。
記憶單元陣列70可以使用DOSRAM(註冊商標)。DOSRAM是包括1T(電晶體)1C(電容器)型記憶單元的RAM，且是存取電晶體在通道形成區域中包含氧化物半導體的電晶體(以下，也被稱為“OS電晶體”)的記憶體。OS電晶體在關閉狀態下流過源極和汲極之間的電流，即洩漏電流極小。在DOSRAM中，藉由關閉存取電晶體(使其處於非導通狀態)，可以長時間保持根據保持在電容器中的資料的電荷。因此，與使用在通道形成區域中包含矽的電晶體(以下，也被稱為“Si電晶體”)構成的DRAM相比，DOSRAM的更新工作的頻率可以更低。其結果是，可以實現低功耗化。
佈線BL被用作進行資料的寫入及讀出的位元線。佈線WL被用作控制用作開關的存取電晶體的開啟或關閉(導通狀態或非導通狀態)的字線。佈線PL除了作為連接到電容器的恆電位線的功能以外還具有向作為存取電晶體的OS電晶體的背閘極傳輸背閘極電位的功能。作為傳輸背閘極電位的佈線，可以另行設置佈線BGL(未圖示)。
驅動電路71包括PSW72(功率開關)、PSW73及週邊電路81。週邊電路81包括週邊電路41、控制電路82及電壓生成電路83。
在記憶體裝置50中，根據需要可以適當地取捨上述各電路、各信號及各電壓。或者，也可以增加其它電路或其它信號。信號BW、信號CE、信號GW、信號CLK、信號WAKE、信號ADDR、信號WDA、信號PON1、信號PON2為從外部輸入的信號，信號RDA為輸出到外部的信號。信號CLK為時脈信號。
此外，信號BW、信號CE及信號GW為控制信號。信號CE為晶片賦能信號，信號GW為全局寫入賦能信號，信號BW為位元組寫入賦能信號。信號ADDR為位址信號。信號WDA為寫入資料，信號RDA為讀出資料。信號PON1、PON2為電源閘控控制用信號。此外，信號PON1、信號PON2也可以在控制電路82中生成。
控制電路82為具有控制記憶體裝置50的整體工作的功能的邏輯電路。例如，控制電路對信號CE、信號GW及信號BW進行邏輯運算來決定記憶體裝置50的工作模式(例如，寫入工作、讀出工作)。或者，控制電路82生成週邊電路41的控制信號，以執行上述工作模式。
電壓生成電路83具有生成負電壓的功能。信號WAKE具有控制對電壓生成電路83輸入信號CLK的功能。例如，當信號WAKE被施加H位準的信號時，信號CLK被輸入到電壓生成電路83，電壓生成電路83生成負電壓。
週邊電路41是用來對記憶單元60進行資料的寫入及讀出的電路。週邊電路41包括行解碼器42、列解碼器44、行驅動器43、列驅動器45、輸入電路47、輸出電路48及感測放大器46。
行解碼器42及列解碼器44具有對信號ADDR進行解碼的功能。行解碼器42是用來指定要訪問行的電路，列解碼器44是用來指定要訪問列的電路。行驅動器43具有選擇由行解碼器42指定的佈線WL的功能。列驅動器45具有如下功能：將資料寫入記憶單元60的功能；從記憶單元60讀出資料的功能；保持所讀出的資料的功能等。
輸入電路47具有保持信號WDA的功能。輸入電路47中保持的資料輸出到列驅動器45。輸入電路47的輸出資料是寫入記憶單元60的資料(Din)。由列驅動器45從記憶單元60讀出的資料(Dout)被輸出至輸出電路48。輸出電路48具有保持Dout的功能。此外，輸出電路48具有將Dout輸出到記憶體裝置50的外部的功能。從輸出電路48輸出的資料為信號RDA。
PSW72具有控制向週邊電路81供給VDD的功能。PSW73具有控制向行驅動器43供給VHM的功能。在此，記憶體裝置50的高電源電壓為VDD，低電源電壓為GND(接地電位)。此外，VHM是用來使字線成為高位準的高電源電壓，其高於VDD。利用信號PON1控制PSW72的開/關，利用信號PON2控制PSW73的開/關。在圖34A中，週邊電路81中被供應VDD的電源域的個數為1，但是也可以為多個。此時，可以對各電源域設置功率開關。
記憶單元陣列70可以重疊設置在驅動電路71上。藉由重疊設置驅動電路71和記憶單元陣列70，可以縮短驅動電路71和記憶單元陣列70之間的信號傳輸距離。因此，驅動電路71和記憶單元陣列70之間的電阻及寄生電容得到降低，可以實現功耗及信號延遲的降低。另外，可以實現記憶體裝置50的小型化。
作為記憶單元陣列70，可以在驅動電路71上重疊設置多個層的記憶單元陣列70。藉由重疊設置多個層的記憶單元陣列70，可以提高記憶單元60的記憶密度。圖34B示出在驅動電路71上重疊設置k層(k為2以上的整數)記憶單元陣列70的例子。在圖34B等中，將第一層設置的記憶單元陣列70表示為記憶單元陣列70[1]，將第二層設置的記憶單元陣列70為記憶單元陣列70[2]，將第k層設置的記憶單元陣列70表示為記憶單元陣列70[k]。
圖35A、圖35B示出說明設置在多個層中的記憶單元陣列70[1]至70[k]中連接到佈線BL的記憶單元60的結構例子的示意圖。將多個記憶單元(記憶單元60)電連接到一個佈線BL的結構還稱為“記憶體串”。
圖35A示出與各層的記憶單元陣列70中的記憶單元60連接的佈線BL[1]。佈線BL[1]連接各層中的多個記憶單元60，並與驅動電路71的感測放大器46連接。圖35A示出設置在第一層記憶單元陣列70[1]中的記憶單元60[1]、設置在第二層記憶單元陣列70[2]中的記憶單元60[2]以及設置在第三層記憶單元陣列70[3]中的記憶單元60[3]。各層的記憶單元陣列70分別包括配置為矩陣狀的多個記憶單元60[1]、記憶單元60[2]、記憶單元60[3]，並都包括延伸在X方向上的佈線WL及佈線PL。注意，為了容易理解圖式，省略各層的記憶單元陣列70中的佈線WL及佈線PL的記載。
此外，圖35B示出連接到佈線BL[1]的記憶單元60[1]至記憶單元60[3]的電路圖。記憶單元60[1]至記憶單元60[3]為圖35B所示的電路圖。
記憶單元60[1]包括電晶體Tr1及電容器C1。記憶單元60[2]包括電晶體Tr2及電容器C2。記憶單元60[3]包括電晶體Tr3及電容器C3。注意，在說明各層的記憶單元陣列之間共同的內容時，有時將各層的記憶單元記載為記憶單元60。關於電晶體Tr、電容器C及各佈線(佈線BL及佈線WL等)，有時將佈線BL[1]及佈線WL[1]記載為佈線BL及佈線WL等。
在記憶單元60[1]中，電晶體Tr1的源極和汲極中的一個與佈線BL[1]連接。電晶體Tr1的源極和汲極中的另一個與電容器C1的一對電極中的一個連接。電容器C1的一對電極中的另一個與佈線PL[1]連接。電晶體Tr1的閘極與佈線WL[1]連接。電晶體Tr1的背閘極與佈線BGL連接。
在記憶單元60[2]中，電晶體Tr2的源極和汲極中的一個與佈線BL[1]連接。電晶體Tr2的源極和汲極中的另一個與電容器C2的一對電極中的一個連接。電容器C2的一對電極中的另一個與佈線PL[2]連接。電晶體Tr2的閘極與佈線WL[2]連接。電晶體Tr2的背閘極與佈線BGL連接。
在記憶單元60[3]中，電晶體Tr3的源極和汲極中的一個與佈線BL[1]連接。電晶體Tr3的源極和汲極中的另一個與電容器C3的一對電極中的一個連接。電容器C3的一對電極中的另一個與佈線PL[3]連接。電晶體Tr3的閘極與佈線WL[3]連接。電晶體Tr3的背閘極與佈線BGL連接。
雖然未圖示，但是第四層以後也反復與第二層同樣的結構。例如，在設置於第j層(j是滿足2≤j＜k的整數)記憶單元陣列70[j]中的記憶單元60[j]中，電晶體Trj的源極和汲極中的一個與佈線BL[1]連接。電晶體Trj的源極和汲極中的另一個與電容器Cj的一對電極中的一個連接。電容器Cj的一對電極中的另一個與佈線PL[j]連接。電晶體Trj的閘極與佈線WL[j]連接。電晶體Trj的背閘極與佈線BGL連接。
佈線PL是供應用來儲存電容器C的電位的恆電位的佈線。供應到佈線PL的恆電位為GND(接地電位)。
[記憶單元陣列的配置例子] 圖36A是說明以上說明的記憶單元60中的各佈線及半導體層的配置例子的佈局圖。圖36A示出在X方向上延伸設置的佈線WL及佈線PL、半導體層61a及半導體層61b、導電層62、在Z方向上延伸設置的佈線BL。圖36A示出如下情況：半導體層61a及半導體層61b都與一個佈線WL及一個佈線PL交叉，半導體層61a和半導體層61b藉由導電層62與一個佈線BL連接，由此配置有兩個記憶單元60。
注意，為了容易理解發明，有時將包括半導體層61a的記憶單元60記載為記憶單元60a，將包括半導體層61b的記憶單元60記載為記憶單元60b以便區別兩個記憶單元60。
在記憶單元60a中，佈線WL、佈線PL及導電層62重疊設置在半導體層61a上。電晶體Tra設置在佈線WL和半導體層61a重疊的區域中。電容器Ca設置在佈線PL和半導體層61a重疊的區域中。導電層62是用來將電晶體Tra連接到佈線BL的導電層。同樣地，在記憶單元60b中，佈線WL、佈線PL及導電層62重疊設置在半導體層61b上。電晶體Trb設置在佈線WL和半導體層61b重疊的區域中。電容器Cb設置在佈線PL和半導體層61b重疊的區域中。導電層62是用來將電晶體Trb連接到佈線BL的導電層。
電晶體Tra、電晶體Trb、電容器Ca及電容器Cb分別對應於在實施方式2中說明的電晶體200a、電晶體200b、電容器100a及電容器100b。另外，半導體層61a及半導體層61b對應於在實施方式2中說明的氧化物230。另外，導電層62對應於在實施方式2中說明的導電體242a。另外，佈線WL及佈線PL分別對應於在實施方式2中說明的導電體260及導電體160。因此，在記憶單元60中，剖面圖的詳細說明與實施方式2中的說明同樣，因此參照上述說明。
當層疊包括圖36A所示的記憶單元60的記憶單元陣列70時，較佳為採用上層的佈線PL和下層的佈線PL重疊設置的結構以及上層的佈線WL和下層的佈線WL重疊設置的結構。就是說，重疊設置的兩層的記憶單元陣列70的佈局圖較佳為具有重疊的結構。藉由採用該結構，可以簡化記憶體裝置的製程來提高生產率。
注意，在圖36A中，在Y方向上延伸設置的半導體層61a及半導體層61b與佈線WL及佈線PL成直角交叉，但是不侷限於此。例如，如圖36B所示，也可以將在Y方向上延伸設置的半導體層61a的一個端部及半導體層61b的一個端部向X方向傾斜配置且與佈線WL及佈線PL交叉。藉由採用該結構，可以進一步提高記憶單元60的記憶密度。
在此，圖37示出一種剖面圖，其中將包括圖36A所示的點劃線A-B的截斷面擴展到記憶單元陣列70[1]至記憶單元陣列70[5]，在各記憶單元陣列中設置以上實施方式所示的電晶體200及電容器100。
在圖37中，電晶體200a和電容器100a的組合對應於記憶單元60a，電晶體200b和電容器100b的組合對應於記憶單元60b。另外，導電體260對應於佈線WL，導電體160對應於佈線PL。另外，氧化物230對應於半導體層61a及半導體層61b。
如圖37所示，以與下層的電容器100a的導電體160上重疊的方式設置有上層的電容器100a的導電體160，以與下層的電晶體200a的導電體260上重疊的方式設置有上層的電晶體200a的導電體260。
另外，如圖38所示，也可以在設置於記憶單元陣列70[1]下的驅動電路71中設置電晶體300。
電晶體300設置在基板311上，並包括用作閘極的導電體316、用作閘極絕緣體的絕緣體315、由基板311的一部分構成的半導體區域313、以及用作源極區域或汲極區域的低電阻區域314a及低電阻區域314b。電晶體300可以是p通道型或n通道型。
在此，在圖38所示的電晶體300中，形成通道的半導體區域313(基板311的一部分)具有凸形狀。此外，以隔著絕緣體315覆蓋半導體區域313的側面及頂面的方式設置導電體316。此外，導電體316也可以使用調整功函數的材料。因為利用半導體基板的凸部，所以這種電晶體300也被稱為FIN型電晶體。此外，也可以以與凸部的上表面接觸的方式具有用來形成凸部的遮罩的絕緣體。此外，雖然在此示出對半導體基板的一部分進行加工來形成凸部的情況，但是也可以對SOI基板進行加工來形成具有凸部的半導體膜。
注意，圖38所示的電晶體300的結構只是一個例子，不侷限於上述結構，根據電路結構或驅動方法使用適當的電晶體即可。
在各結構體之間也可以設置有包括層間膜、佈線及插頭等的佈線層。此外，佈線層可以根據設計而設置為多個層。在此，在具有插頭或佈線的功能的導電體中，有時使用同一符號表示多個結構。此外，在本說明書等中，佈線、與佈線電連接的插頭也可以是一個組件。就是說，導電體的一部分有時被用作佈線，並且導電體的一部分有時被用作插頭。
例如，在電晶體300上，作為層間膜依次層疊設置有絕緣體320、絕緣體322、絕緣體324及絕緣體326。此外，與電容器100、電晶體200或導電體240電連接的導電體328及導電體330等填埋於絕緣體320、絕緣體322、絕緣體324及絕緣體326中。此外，導電體328及導電體330被用作插頭或佈線。
此外，被用作層間膜的絕緣體也可以被用作覆蓋其下方的凹凸形狀的平坦化膜。例如，為了提高絕緣體322的頂面的平坦性，也可以藉由利用化學機械拋光(CMP)法等的平坦化處理實現平坦化。
作為能夠用作層間膜的絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物、金屬氮氧化物等。
例如，藉由將相對介電常數低的材料用於用作層間膜的絕緣體，可以減少產生在佈線之間的寄生電容。因此，較佳為根據絕緣體的功能選擇材料。
例如，絕緣體320、絕緣體322及絕緣體326等較佳為具有相對介電常數低的絕緣體。例如，該絕緣體較佳為含有添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽、樹脂等。或者，該絕緣體較佳為具有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽和樹脂的疊層結構。由於氧化矽及氧氮化矽具有熱穩定性，因此藉由將其與樹脂組合，可以實現具有熱穩定性且相對介電常數低的疊層結構。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳香族聚醯胺等)、聚醯亞胺、聚碳酸酯或丙烯酸樹脂等。
此外，藉由使用具有抑制氫等雜質及氧透過的功能的絕緣體圍繞使用氧化物半導體的電晶體，可以使電晶體的電特性穩定。因此，作為絕緣體324、絕緣體212及絕緣體214等，使用具有抑制氫等雜質及氧的透過的功能的絕緣體，即可。
作為具有抑制氫等雜質及氧透過的功能的絕緣體，例如可以以單層或疊層使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體。明確而言，作為具有抑制氫等雜質及氧透過的功能的絕緣體，可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭等金屬氧化物、氮氧化矽、氮化矽等。
作為能夠用於佈線、插頭的導電體可以使用包含選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦以及釕等的金屬元素中的一種以上的材料。此外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
例如，作為導電體328、導電體330及導電體209等，可以以單層或疊層使用由上述材料形成的金屬材料、合金材料、金屬氮化物材料或金屬氧化物材料等導電材料。較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，較佳為使用鎢。或者，較佳為使用鋁、銅等低電阻導電材料形成。藉由使用低電阻導電材料可以降低佈線電阻。
如上所述，藉由層疊設置多個記憶單元陣列及驅動電路，可以實現記憶體裝置的高積體化及記憶容量的大容量化。
本實施方式可以與本說明書所示的其他實施方式等適當地組合。
實施方式4 在本實施方式中，參照圖39A和圖39B說明安裝有本發明的半導體裝置的晶片1200的一個例子。在晶片1200上安裝有多個電路(系統)。如此，在一個晶片上集成有多個電路(系統)的技術有時被稱為系統晶片(System on Chip：SoC)。
如圖39A所示，晶片1200包括CPU1211、GPU1212、一個或多個類比運算部1213、一個或多個記憶體控制器1214、一個或多個介面1215、一個或多個網路電路1216等。
在晶片1200上設置有凸塊(未圖示)，該凸塊如圖39B所示那樣與封裝基板1201的第一面連接。此外，在封裝基板1201的第一面的背面設置有多個凸塊1202，該凸塊1202與主機板1203連接。
此外，也可以在主機板1203上設置有DRAM1221、快閃記憶體1222等的記憶體裝置。例如，可以將上述實施方式所示的DOSRAM應用於DRAM1221。由此，可以實現DRAM1221的高速化及大容量化。
CPU1211較佳為具有多個CPU核心。此外，GPU1212較佳為具有多個GPU核心。此外，CPU1211和GPU1212可以分別具有暫時儲存資料的記憶體。或者，也可以在晶片1200上設置有CPU1211和GPU1212共同使用的記憶體。可以將上述DOSRAM應用於該記憶體。此外，GPU1212適合用於多個資料的平行計算，其可以用於影像處理或積和運算。藉由作為GPU1212設置使用本發明的氧化物半導體的影像處理電路或積和運算電路，可以以低功耗執行影像處理及積和運算。
此外，因為在同一晶片上設置有CPU1211和GPU1212，所以可以縮短CPU1211和GPU1212之間的佈線，並可以以高速進行從CPU1211到GPU1212的資料傳送、CPU1211及GPU1212所具有的記憶體之間的資料傳送以及GPU1212中的運算結束之後的從GPU1212到CPU1211的運算結果傳送。
類比運算部1213具有A/D(類比/數位)轉換電路和D/A(數位/類比)轉換電路中的一者或兩者。此外，也可以在類比運算部1213中設置上述積和運算電路。
記憶體控制器1214具有被用作DRAM1221的控制器的電路及被用作快閃記憶體1222的介面的電路。
介面1215具有與如顯示裝置、揚聲器、麥克風、影像拍攝裝置、控制器等外部連接設備之間的介面電路。控制器包括滑鼠、鍵盤、遊戲機用控制器等。作為上述介面，可以使用USB(Universal Serial Bus：通用序列匯流排)、HDMI(High-Definition Multimedia Interface：高清晰度多媒體介面)(註冊商標)等。
網路電路1216具有LAN(Local Area Network：區域網路)等網路電路。此外，還可以具有網路安全用電路。
上述電路(系統)可以經同一製程形成在晶片1200上。由此，即使晶片1200所需的電路個數增多，也不需要增加製程，可以以低成本製造晶片1200。
可以將包括設置有具有GPU1212的晶片1200的封裝基板1201、DRAM1221以及快閃記憶體1222的主機板1203稱為GPU模組1204。
GPU模組1204因具有使用SoC技術的晶片1200而可以減少其尺寸。此外，GPU模組1204因具有高影像處理能力而適合用於智慧手機、平板終端、膝上型個人電腦、可攜式(可攜帶)遊戲機等可攜式電子裝置。此外，藉由利用使用GPU1212的積和運算電路，可以執行深度神經網路(DNN)、卷積神經網路(CNN)、遞迴神經網路(RNN)、自編碼器、深度波茲曼機(DBM)、深度置信網路(DBN)等方法，由此可以將晶片1200用作AI晶片，或者，可以將GPU模組1204用作AI系統模組。
以上，本實施方式所示的結構、方法等的至少一部分可以與本說明書所記載的其他實施方式等適當地組合而實施。
實施方式5 本實施方式示出安裝有上述實施方式所示的記憶體裝置等的電子構件及電子裝置的一個例子。
＜電子構件＞ 首先，參照圖40A和圖40B對組裝有記憶體裝置720的電子構件的例子進行說明。
圖40A示出電子構件700及安裝有電子構件700的基板(電路板704)的立體圖。圖40A所示的電子構件700在模子711內包括記憶體裝置720。在圖40A中，省略電子構件700的一部分以表示其內部。電子構件700在模子711的外側包括連接盤(land)712。連接盤712電連接於電極焊盤713，電極焊盤713藉由引線714電連接於記憶體裝置720。電子構件700例如安裝於印刷電路板702上。藉由組合多個該電子構件並使其分別在印刷電路板702上電連接，由此完成電路板704。
記憶體裝置720包括驅動電路層721及記憶體電路層722。
圖40B示出電子構件730的立體圖。電子構件730是SiP(System in Package：系統封裝)或MCM(Multi Chip Module：多晶片模組)的一個例子。在電子構件730中，封裝基板732(印刷電路板)上設置有插板(interposer)731，插板731上設置有半導體裝置735及多個記憶體裝置720。
電子構件730示出將記憶體裝置720用作高頻寬記憶體(HBM：High Bandwidth Memory)的例子。此外，半導體裝置735可以使用CPU、GPU、FPGA等積體電路(半導體裝置)。
封裝基板732可以使用陶瓷基板、塑膠基板、玻璃環氧基板等。插板731可以使用矽插板、樹脂插板等。
插板731具有多個佈線並具有電連接端子間距不同的多個積體電路的功能。多個佈線由單層或多層構成。此外，插板731具有將設置於插板731上的積體電路與設置於封裝基板732上的電極電連接的功能。因此，有時將插板也稱為“重佈線基板(rewiring substrate)”或“中間基板”。此外，有時藉由在插板731中設置貫通電極，藉由該貫通電極使積體電路與封裝基板732電連接。此外，在使用矽插板的情況下，也可以使用TSV(Through Silicon Via：矽通孔)作為貫通電極。
作為插板731較佳為使用矽插板。由於矽插板不需要設置主動元件，所以可以以比積體電路更低的成本製造。另一方面，矽插板的佈線形成可以在半導體製程中進行，因此很容易形成在使用樹脂插板時很難形成的微細佈線。
在HBM中，為了實現寬記憶體頻寬需要連接許多佈線。為此，要求安裝HBM的插板上能夠高密度地形成微細的佈線。因此，作為安裝HBM的插板較佳為使用矽插板。
此外，在使用矽插板的SiP或MCM等中，不容易發生因積體電路與插板間的膨脹係數的不同而導致的可靠性下降。此外，由於矽插板的表面平坦性高，所以設置在矽插板上的積體電路與矽插板間不容易產生連接不良。尤其較佳為將矽插板用於2.5D封裝(2.5D安裝)，其中多個積體電路橫著排放並配置於插板上。
此外，也可以與電子構件730重疊地設置散熱器(散熱板)。在設置散熱器的情況下，較佳為使設置於插板731上的積體電路的高度一致。例如，在本實施方式所示的電子構件730中，較佳為使記憶體裝置720與半導體裝置735的高度一致。
為了將電子構件730安裝在其他基板上，也可以在封裝基板732的底部設置電極733。圖40B示出用焊球形成電極733的例子。藉由在封裝基板732的底部以矩陣狀設置焊球，可以實現BGA(Ball Grid Array：球柵陣列)的安裝。此外，電極733也可以使用導電針形成。藉由在封裝基板732的底部以矩陣狀設置導電針，可以實現PGA(Pin Grid Array：針柵陣列)的安裝。
電子構件730可以藉由各種安裝方法安裝在其他基板上，而不侷限於BGA及PGA。例如，可以採用SPGA(Staggered Pin Grid Array：交錯針柵陣列)、LGA(Land Grid Array：地柵陣列)、QFP(Quad Flat Package：四面扁平封裝)、QFJ(Quad Flat J-leaded package：四側J形引腳扁平封裝)或QFN(Quad Flat Non-leaded package：四側無引腳扁平封裝)等安裝方法。
以上，本實施方式所示的結構、方法等可以與本實施方式所示的其他結構、方法、其他實施方式所示的結構、方法等適當地組合而實施。
實施方式6 在本實施方式中，說明使用上述實施方式所示的半導體裝置的記憶體裝置的應用例子。上述實施方式所示的半導體裝置例如可以應用於各種電子裝置(例如，資訊終端、電腦、智慧手機、電子書閱讀器、數位相機(也包括攝影機)、錄影再現裝置、導航系統等)的記憶體裝置。注意，在此，電腦包括平板電腦、筆記型電腦、桌上型電腦以及大型電腦諸如伺服器系統。或者，上述實施方式所示的半導體裝置應用於記憶卡(例如，SD卡)、USB記憶體、SSD(固態硬碟)等各種卸除式存放裝置。圖41A至圖41E示意性地示出卸除式存放裝置的幾個結構例子。例如，上述實施方式所示的半導體裝置加工為被封裝的記憶體晶片並用於各種記憶體裝置或卸除式記憶體。
圖41A是USB記憶體的示意圖。USB記憶體1100包括外殼1101、蓋子1102、USB連接器1103及基板1104。基板1104被容納在外殼1101中。例如，基板1104上安裝有記憶體晶片1105及控制器晶片1106。可以將上述實施方式所示的半導體裝置組裝於記憶體晶片1105等。
圖41B是SD卡的外觀示意圖，圖41C是SD卡的內部結構的示意圖。SD卡1110包括外殼1111、連接器1112及基板1113。基板1113被容納在外殼1111中。例如，基板1113上安裝有記憶體晶片1114及控制器晶片1115。藉由在基板1113的背面一側也設置記憶體晶片1114，可以增大SD卡1110的容量。此外，也可以將具有無線通訊功能的無線晶片設置於基板1113。由此，藉由主機裝置與SD卡1110之間的無線通訊，可以進行記憶體晶片1114的資料的讀出及寫入。可以將上述實施方式所示的半導體裝置組裝於記憶體晶片1114等。
圖41D是SSD的外觀示意圖，圖41E是SSD的內部結構的示意圖。SSD1150包括外殼1151、連接器1152及基板1153。基板1153被容納在外殼1151中。例如，基板1153上安裝有記憶體晶片1154、記憶體晶片1155及控制器晶片1156。記憶體晶片1155為控制器晶片1156的工作記憶體，例如，可以使用DOSRAM晶片。藉由在基板1153的背面一側也設置記憶體晶片1154，可以增大SSD1150的容量。可以將上述實施方式所示的半導體裝置組裝於記憶體晶片1154等。
以上，本實施方式所示的結構、方法等的至少一部分可以與本說明書所記載的其他實施方式等適當地組合而實施。
實施方式7 根據本發明的一個實施方式的半導體裝置可以應用於如CPU、GPU等處理器、記憶體裝置或晶片。圖42A至圖42H示出具有根據本發明的一個實施方式的如CPU、GPU等處理器、記憶體裝置或晶片的電子裝置的具體例子。
＜電子裝置及系統＞ 根據本發明的一個實施方式的GPU、記憶體裝置或晶片可以安裝在各種各樣的電子裝置。作為電子裝置的例子，例如除了電視機、用於桌上型或筆記本式資訊終端等的顯示器、數位看板(Digital Signage)、彈珠機等大型遊戲機等具有較大的螢幕的電子裝置以外，還可以舉出數位相機、數位攝影機、數位相框、電子書閱讀器、行動電話機、可攜式遊戲機、可攜式資訊終端、音頻再生裝置等。此外，藉由將根據本發明的一個實施方式的GPU或晶片設置在電子裝置中，可以使電子裝置具備人工智慧。
本發明的一個實施方式的電子裝置也可以包括天線。藉由使用天線接收信號，可以在顯示部上顯示影像或資訊等。此外，在電子裝置包括天線及二次電池時，可以將天線用於非接觸電力傳送。
本發明的一個實施方式的電子裝置也可以包括感測器(該感測器具有測定如下因素的功能：力、位移、位置、速度、加速度、角速度、轉速、距離、光、液、磁、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、輻射線、流量、濕度、傾斜度、振動、氣味或紅外線)。
本發明的一個實施方式的電子裝置可以具有各種功能。例如，可以具有如下功能：將各種資訊(靜態影像、動態圖片、文字影像等)顯示在顯示部上的功能；觸控面板的功能；顯示日曆、日期或時間等的功能；執行各種軟體(程式)的功能；進行無線通訊的功能；讀出儲存在存儲介質中的程式或資料的功能；等。圖42A至圖42H示出電子裝置的例子。
[資訊終端] 圖42A示出資訊終端之一的行動電話機(智慧手機)。資訊終端5100包括外殼5101及顯示部5102，作為輸入介面在顯示部5102中具備觸控面板，並且在外殼5101上設置有按鈕。
藉由將本發明的一個實施方式的晶片應用於資訊終端5100，可以執行利用人工智慧的應用程式。作為利用人工智慧的應用程式，例如，可以舉出識別會話來將該會話的內容顯示在顯示部5102上的應用程式、識別由使用者輸入到顯示部5102所具備的觸控面板的文字或圖形等來將該文字或該圖形等顯示在顯示部5102上的應用程式、執行指紋或聲紋等的生物識別的應用程式等。
圖42B示出筆記本式資訊終端5200。筆記本式資訊終端5200包括資訊終端主體5201、顯示部5202及鍵盤5203。
與上述資訊終端5100同樣，藉由將本發明的一個實施方式的晶片應用於筆記本式資訊終端5200，可以執行利用人工智慧的應用程式。作為利用人工智慧的應用程式，例如，可以舉出設計支援軟體、文章校對軟體、功能表自動生成軟體等。此外，藉由使用筆記本式資訊終端5200，可以研發新穎人工智慧。
注意，在上述例子中，圖42A及圖42B分別示出智慧手機及筆記本式資訊終端作為電子裝置的例子，但是也可以應用智慧手機及筆記本式資訊終端以外的資訊終端。作為智慧手機及筆記本式資訊終端以外的資訊終端，例如可以舉出PDA(Personal Digital Assistant：個人數位助理)、桌上型資訊終端、工作站等。
[遊戲機] 圖42C示出作為遊戲機的一個例子的可攜式遊戲機5300。可攜式遊戲機5300包括外殼5301、外殼5302、外殼5303、顯示部5304、連接部5305及操作鍵5306等。可以將外殼5302及外殼5303從外殼5301拆卸。藉由將設在外殼5301中的連接部5305安裝到其他外殼(未圖示)，可以將輸出到顯示部5304的影像輸出到其他視頻顯示裝置(未圖示)。此時，外殼5302及外殼5303分別可以被用作操作部。由此，多個遊戲玩者可以同時玩遊戲。可以將上述實施方式所示的晶片嵌入到設置在外殼5301、外殼5302及外殼5303的基板的晶片等。
另外，圖42D示出遊戲機之一的固定式遊戲機5400。固定式遊戲機5400以無線或有線連接有控制器5402。
藉由將本發明的一個實施方式的GPU、記憶體裝置或晶片應用於可攜式遊戲機5300及固定式遊戲機5400等遊戲機，可以實現低功耗的遊戲機。此外，借助於低功耗，可以降低來自電路的發熱，由此可以減少因發熱而給電路本身、週邊電路以及模組帶來的負面影響。
再者，藉由將本發明的一個實施方式的GPU、記憶體裝置或晶片應用於可攜式遊戲機5300，可以實現具備人工智慧的可攜式遊戲機5300。
遊戲的進展、遊戲中出現的生物的言行、遊戲上發生的現象等的表現本來是由該遊戲所具有的程式規定的，但是藉由將人工智慧應用於可攜式遊戲機5300，可以實現不侷限於遊戲的程式的表現。例如，可以實現遊戲玩者提問的內容、遊戲的進展情況、時間、遊戲上出現的人物的言行變化等的表現。
此外，當使用可攜式遊戲機5300玩需要多個遊戲玩者的遊戲時，可以利用人工智慧構成擬人的遊戲玩者，由此可以將人工智慧的遊戲玩者當作對手，一個人也可以玩多個人玩的遊戲。
雖然圖42C及圖42D示出可攜式遊戲機及固定式遊戲機作為遊戲機的一個例子，但是應用本發明的一個實施方式的GPU、記憶體裝置或晶片的遊戲機不侷限於此。作為應用本發明的一個實施方式的GPU、記憶體裝置或晶片的遊戲機，例如可以舉出設置在娛樂設施(遊戲中心，遊樂園等)的街機遊戲機、設置在體育設施的擊球練習用投球機等。
[大型電腦] 可以將本發明的一個實施方式的GPU、記憶體裝置或晶片應用於大型電腦。
圖42E示出作為大型電腦的一個例子的超級電腦5500。圖42F示出超級電腦5500所包括的機架(rack mount)式電腦5502。
超級電腦5500包括機架5501及多個機架式電腦5502。注意，多個電腦5502容納在機架5501中。另外，電腦5502設有多個基板5504，在該基板上可以安裝上述實施方式所說明的GPU、記憶體裝置或晶片。
超級電腦5500主要是適合於科學計算的大型電腦。科學計算需要以高速進行龐大的運算，因此功耗大且晶片的發熱高。藉由將本發明的一個實施方式的GPU、記憶體裝置或晶片應用於超級電腦5500，可以實現低功耗的超級電腦。此外，借助於低功耗，可以降低來自電路的發熱，由此可以減少因發熱而給電路本身、週邊電路及模組帶來的負面影響。
在圖42E及圖42F中，作為大型電腦的一個例子示出超級電腦，然而應用本發明的一個實施方式的GPU、記憶體裝置或晶片的大型電腦不侷限於此。作為應用本發明的一個實施方式的GPU、記憶體裝置或晶片的大型電腦，例如可以舉出提供服務的電腦(伺服器)、大型通用電腦(主機)等。
[移動體] 本發明的一個實施方式的GPU、記憶體裝置或晶片可以應用於作為移動體的汽車及汽車的駕駛席周邊。
圖42G是示出移動體的一個例子的汽車內部的前擋風玻璃周邊的圖。圖42G示出安裝在儀表板的顯示面板5701、顯示面板5702、顯示面板5703以及安裝在支柱的顯示面板5704。
藉由顯示速度表、轉速計、行駛距離、燃料表、排檔狀態、空調的設定，顯示面板5701至顯示面板5703可以提供各種資訊。此外，使用者可以根據喜好適當地改變顯示面板所顯示的顯示內容及佈局等，可以提高設計性。顯示面板5701至顯示面板5703還可以用作照明設備。
藉由將由設置在汽車的攝像裝置(未圖示)拍攝的影像顯示在顯示面板5704上，可以彌補被支柱遮擋的視野(死角)。也就是說，藉由顯示由設置在汽車外側的攝像裝置拍攝的影像，可以彌補死角，從而可以提高安全性。此外，藉由顯示彌補看不到的部分的影像，可以更自然、更舒適地確認安全。顯示面板5704還可以用作照明設備。
因為可以將本發明的一個實施方式的GPU、記憶體裝置或晶片用作人工智慧的組件，例如可以將該晶片用於汽車的自動駕駛系統。該晶片可以用於進行導航、危險預測等的系統。此外，也可以在顯示面板5701至顯示面板5704上顯示導航、危險預測等資訊。
雖然在上述例子中作為移動體的一個例子說明了汽車，但是移動體不侷限於汽車。例如，作為移動體，也可以舉出電車、單軌鐵路、船舶、飛行物(直升機、無人駕駛飛機(無人機)、飛機、火箭)等，可以對這些移動體應用本發明的一個實施方式的晶片，以提供利用人工智慧的系統。
[電器產品] 圖42H示出電器產品的一個例子的電冷藏冷凍箱5800。電冷藏冷凍箱5800包括外殼5801、冷藏室門5802及冷凍室門5803等。
藉由將本發明的一個實施方式的晶片應用於電冷藏冷凍箱5800，可以實現具備人工智慧的電冷藏冷凍箱5800。藉由利用人工智慧，可以使電冷藏冷凍箱5800具有基於儲存在電冷藏冷凍箱5800中的食品或該食品的消費期限等自動生成功能表的功能、根據所儲存的食品自動調整電冷藏冷凍箱5800的溫度的功能。
作為電器產品的一個例子說明了電冷藏冷凍箱，但是作為其他電器產品，例如可以舉出吸塵器、微波爐、電烤箱、電鍋、熱水器、IH炊具、飲水機、包括空氣調節器的冷暖空調機、洗衣機、乾衣機、視聽設備等。
在本實施方式中說明的電子裝置、該電子裝置的功能、人工智慧的應用例子以及其效果等可以與其他的電子裝置的記載適當地組合而實施。
以上，本實施方式所示的結構、方法等的至少一部分可以與本說明書所記載的其他實施方式等適當地組合而實施。
實施方式8 本發明的一個實施方式的半導體裝置包括OS電晶體。該OS電晶體的因被照射輻射線而導致的電特性變動小。換言之，對於輻射線的耐性高，所以在有可能入射輻射線的環境下也可以適當地使用。例如，可以在宇宙空間中使用的情況下適當地使用OS電晶體。在本實施方式中，使用圖43說明將本發明的一個實施方式的半導體裝置應用於太空設備的情況的具體例子。
在圖43中，作為太空設備的一個例子示出人造衛星6800。人造衛星6800包括主體6801、太陽能電池板6802、天線6803、二次電池6805以及控制裝置6807。另外，圖43示出在宇宙空間有行星6804的例子。注意，宇宙空間例如是指高度100km以上，但是本說明書所示的宇宙空間也可以包括熱層、中間層及平流層。
另外，宇宙空間是其輻射劑量為地面的100倍以上的環境。作為輻射線，例如可以舉出：以X射線及γ射線為代表的電磁波(電磁輻射線)；以及以α射線、β射線、中子射線、質子射線、重離子射線、介子射線等為代表的粒子輻射線。
在陽光照射到太陽能電池板6802時生成人造衛星6800進行工作所需的電力。然而，例如在陽光不照射到太陽能電池板的情況或者在照射到太陽能電池板的陽光量較少的情況下，所產生的電力量減少。因此，有可能不會產生人造衛星6800進行工作所需的電力。為了在所產生的電力較少的情況下也使人造衛星6800工作，較佳為在人造衛星6800中設置二次電池6805。另外，有時將太陽能電池板稱為太陽能電池模組。
人造衛星6800可以生成信號。該信號藉由天線6803傳送，例如地面上的接收機或其他人造衛星可以接收該信號。藉由接收人造衛星6800所傳送的信號，可以測量接收該信號的接收機的位置。由此，人造衛星6800可以構成衛星定位系統。
另外，控制裝置6807具有控制人造衛星6800的功能。控制裝置6807例如使用選自CPU、GPU和記憶體裝置中的任一個或多個構成。另外，作為控制裝置6807較佳為使用包括本發明的一個實施方式的OS電晶體的半導體裝置。與Si電晶體相比，OS電晶體的因被照射輻射線而導致的電特性變動小。因此，OS電晶體在有可能入射輻射線的環境下也可靠性高且可以適當地使用。
另外，人造衛星6800可以包括感測器。例如、藉由包括可見光感測器，人造衛星6800可以具有檢測地面上的物體反射的陽光的功能。或者，藉由包括熱紅外線感測器，人造衛星6800可以具有檢測從地表釋放的熱紅外線的功能。由此，人造衛星6800例如可以被用作地球觀測衛星。
注意，在本實施方式中，作為太空設備的一個例子示出人造衛星，但是不侷限於此。例如，本發明的一個實施方式的半導體裝置可以適當地應用於太空船、太空艙、太空探測器等太空設備。
ADDR:信號 BGL:佈線 BL[1]:佈線 BL[j]:佈線 BL[n]:佈線 BL:佈線 BW:信號 Ca:電容器 Cb:電容器 CE:信號 Cj:電容器 CLK:信號 GV:閘閥 GW:信號 PL[1]:佈線 PL[2]:佈線 PL[3]:佈線 PL[i]:佈線 PL[j]:佈線 PL[m]:佈線 PL:佈線 RDA:信號 Tr:電晶體 Tra:電晶體 Trb:電晶體 Trj:電晶體 WAKE:信號 WDA:信號 W i:寬度 WL[1]:佈線 WL[2]:佈線 WL[3]:佈線 WL[i]:佈線 WL[j]:佈線 WL[m]:佈線 WL:佈線 W m:寬度 10:裝置 11:佈線 12_1:佈線 12_2:佈線 12_3:佈線 12f:導電膜 20:連接部 21f:導電膜 21:導電體 22:導電體 25:開口 31_1:絕緣體 31_2:絕緣體 31_3:絕緣體 31_4:絕緣體 31:絕緣體 32:絕緣體 33_1:絕緣體 33_2:絕緣體 33_3:絕緣體 35:光阻遮罩 41:週邊電路 42:行解碼器 43:行驅動器 44:列解碼器 45:列驅動器 46:感測放大器 47:輸入電路 48:輸出電路 50:記憶體裝置 60[1，1]:記憶單元 60[1]:記憶單元 60[2]:記憶單元 60[3]:記憶單元 60[i，j]:記憶單元 60[j]:記憶單元 60[m，n]:記憶單元 60a:記憶單元 60b:記憶單元 60:記憶單元 61a:半導體層 61b:半導體層 62:導電層 70[1]:記憶單元陣列 70[2]:記憶單元陣列 70[3]:記憶單元陣列 70[5]:記憶單元陣列 70[j]:記憶單元陣列 70[k]:記憶單元陣列 70:記憶單元陣列 71:驅動電路 72:PSW 73:PSW 81:週邊電路 82:控制電路 83:電壓生成電路 100a:電容器 100b:電容器 100:電容器 153:絕緣體 154:絕緣體 158:開口 160a:導電體 160b:導電體 160:導電體 200a:電晶體 200b:電晶體 200:電晶體 205a:導電體 205b:導電體 205c:導電體 205:導電體 209:導電體 210:絕緣體 212:絕緣體 214:絕緣體 216:絕緣體 221:絕緣體 222:絕緣體 224A:絕緣層 224Af:絕緣膜 224:絕緣體 230a:氧化物 230A:氧化物層 230Af:氧化膜 230b:氧化物 230B:氧化物層 230ba:區域 230bb:區域 230bc:區域 230Bf:氧化膜 230:氧化物 240a:導電體 240b:導電體 240:導電體 242a:導電體 242A:導電層 242Af:導電膜 242b:導電體 242B:導電層 242Bf:導電膜 242:導電體 253A:絕緣膜 253:絕緣體 254:絕緣體 258:開口 259:遮罩層 260a:導電體 260b:導電體 260:導電體 263:開口 275:絕緣體 280:絕緣體 282:絕緣體 283:絕緣體 285:絕緣體 300:電晶體 311:基板 313:半導體區域 314a:低電阻區域 314b:低電阻區域 315:絕緣體 316:導電體 320:絕緣體 322:絕緣體 324:絕緣體 326:絕緣體 328:導電體 330:導電體 700:電子構件 702:印刷電路板 704:電路板 711:模子 712:連接盤 713:電極焊盤 714:引線 720:記憶體裝置 721:驅動電路層 722:記憶體電路層 730:電子構件 731:插板 732:封裝基板 733:電極 735:半導體裝置 1100:USB記憶體 1101:外殼 1102:蓋子 1103:USB連接器 1104:基板 1105:記憶體晶片 1106:控制器晶片 1110:SD卡 1111:外殼 1112:連接器 1113:基板 1114:記憶體晶片 1115:控制器晶片 1150:SSD 1151:外殼 1152:連接器 1153:基板 1154:記憶體晶片 1155:記憶體晶片 1156:控制器晶片 1200:晶片 1201:封裝基板 1202:凸塊 1203:主機板 1204:GPU模組 1211:CPU 1212:GPU 1213:類比運算部 1214:記憶體控制器 1215:介面 1216:網路電路 1221:DRAM 1222:快閃記憶體 2700:製造裝置 2701:大氣側基板供應室 2702:大氣側基板傳送室 2703a:負載鎖定室 2703b:卸載閉鎖室 2704:傳送室 2706a:處理室 2706b:處理室 2706c:處理室 2706d:處理室 2761:盒式介面 2762:對準機 2763a:傳送機器人 2763b:傳送機器人 2801:氣體供應源 2802:閥 2803:高頻產生器 2804:波導管 2805:模式轉換器 2806:氣體管 2807:波導管 2808:縫隙天線板 2809:電介質板 2810:高密度電漿 2811_1:基板 2811_2:基板 2811_3:基板 2811_n:基板 2811:基板 2812:基板支架 2813:加熱機構 2815:匹配器 2816:高頻電源 2817:真空泵 2818:閥 2819:排氣口 2820:燈 2821:氣體供應源 2822:閥 2823:氣體導入口 2824:基板 2825:基板支架 2826:加熱機構 2828:真空泵 2829:閥 2830:排氣口 2900:微波處理裝置 2901:石英管 2902:基板支架 2903:加熱單元 5100:資訊終端 5101:外殼 5102:顯示部 5200:筆記本式資訊終端 5201:主體 5202:顯示部 5203:鍵盤 5300:可攜式遊戲機 5301:外殼 5302:外殼 5303:外殼 5304:顯示部 5305:連接部 5306:操作鍵 5400:固定式遊戲機 5402:控制器 5500:超級電腦 5501:機架 5502:電腦 5504:基板 5701:顯示面板 5702:顯示面板 5703:顯示面板 5704:顯示面板 5800:電冷藏冷凍箱 5801:外殼 5802:冷藏室門 5803:冷凍室門 6800:人造衛星 6801:主體 6802:太陽能電池板 6803:天線 6804:行星 6805:二次電池 6807:控制裝置
[圖1A]及[圖1B]是示出裝置的結構例子的圖。 [圖2]是示出裝置的結構例子的圖。 [圖3A]及[圖3B]是示出裝置的結構例子的圖。 [圖4A]至[圖4D]是說明裝置的製造方法的例子的圖。 [圖5A]及[圖5B]是說明裝置的製造方法的例子的圖。 [圖6A]及[圖6B]是說明裝置的製造方法的例子的圖。 [圖7A]及[圖7B]是說明裝置的製造方法的例子的圖。 [圖8A]及[圖8B]是示出裝置的結構例子的圖。 [圖9A]是本發明的一個實施方式的半導體裝置的俯視圖。[圖9B]至[圖9D]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖10]是用來說明根據本發明的一個實施方式的記憶體裝置的結構的電路圖。 [圖11A]至[圖11C]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖12A]及[圖12B]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖13A]及[圖13B]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖14]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖15A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖15B]至[圖15D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖16A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖16B]至[圖16D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖17A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖17B]至[圖17D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖18A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖18B]至[圖18D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖19A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖19B]至[圖19D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖20A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖20B]至[圖20D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖21A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖21B]至[圖21D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖22A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖22B]至[圖22D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖23A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖23B]至[圖23D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖24A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖24B]至[圖24D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖25A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖25B]至[圖25D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖26A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖26B]至[圖26D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖27A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖。[圖27B]至[圖27D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。 [圖28]是說明根據本發明的一個實施方式的微波處理裝置的俯視圖。 [圖29]是說明根據本發明的一個實施方式的微波處理裝置的剖面示意圖。 [圖30]是說明根據本發明的一個實施方式的微波處理裝置的剖面示意圖。 [圖31]是說明根據本發明的一個實施方式的微波處理裝置的示意圖。 [圖32A]是本發明的一個實施方式的半導體裝置的俯視圖。[圖32B]至[圖32D]是本發明的一個實施方式的半導體裝置的剖面圖。 [圖33A]及[圖33B]是根據本發明的一個實施方式的半導體裝置的剖面圖。 [圖34A]及[圖34B]是用來說明根據本發明的一個實施方式的記憶體裝置的結構的方塊圖及示意圖。 [圖35A]及[圖35B]是用來說明根據本發明的一個實施方式的記憶體裝置的結構的示意圖。 [圖36A]及[圖36B]是用來說明根據本發明的一個實施方式的記憶體裝置的結構的佈局圖。 [圖37]是示出根據本發明的一個實施方式的記憶體裝置的結構的剖面圖。 [圖38]是示出根據本發明的一個實施方式的記憶體裝置的結構的剖面圖。 [圖39A]及[圖39B]是根據本發明的一個實施方式的半導體裝置的示意圖。 [圖40A]及[圖40B]是說明電子構件的一個例子的圖。 [圖41A]至[圖41E]是根據本發明的一個實施方式的記憶體裝置的示意圖。 [圖42A]至[圖42H]是示出根據本發明的一個實施方式的電子裝置的圖。 [圖43]是示出太空設備的一個例子的圖。 [圖44]是根據本發明的一個實施方式的半導體裝置的剖面圖。
10:裝置
11:佈線
12_1:佈線
12_2:佈線
12_3:佈線
20:連接部
21:導電體
22:導電體
31_1:絕緣體
31_2:絕緣體
31_3:絕緣體
31_4:絕緣體
31:絕緣體

Claims (19)

  1. 一種電子裝置，包括： 第一導電體； 第二導電體； 第一絕緣體； 第二絕緣體；以及 連接電極， 其中，該第一絕緣體設置在該第一導電體上並包括與該第一導電體重疊的第一開口， 該第二導電體設置在該第一絕緣體上並包括與該第一導電體重疊的第二開口， 該第二絕緣體設置在該第二導電體上並包括與該第一導電體重疊的第三開口， 該第二開口具有寬度比該第三開口小的部分， 該連接電極位於該第一開口的內部、該第二開口的內部及該第三開口的內部並與該第一導電體的頂面接觸， 並且，該連接電極具有與該第二導電體的頂面的一部分及側面的一部分接觸的區域。
  2. 如請求項1之電子裝置， 其中該第二開口具有寬度比該第一開口小的部分， 並且該連接電極具有與該第二導電體的底面的一部分接觸的區域。
  3. 如請求項1或2之電子裝置， 其中該連接電極包括第三導電體以及第四導電體， 該第三導電體位於該第一開口的內側、該第二開口的內側及該第三開口的內側， 並且該第四導電體位於該第三導電體和該第一絕緣體之間、該第三導電體和該第二導電體之間以及該第三導電體和該第二絕緣體和之間，並具有與該第二導電體的頂面的一部分及側面的一部分接觸的區域。
  4. 如請求項3之電子裝置， 其中該第三導電體包含鉭、鎢、鈦、鉬、鋁或銅， 並且該第四導電體包含氮化鉭、氮化鎢或氮化鈦。
  5. 如請求項3之電子裝置， 其中該第一絕緣體具有該第一開口的內壁為凹曲面的部分， 並且該第三導電體具有側面為凸曲面的部分。
  6. 如請求項3之電子裝置， 其中該第一開口的寬度比該第二開口的寬度小， 並且在該第三導電體中，位於該第三開口的內側的部分的寬度比位於該第一開口的內側的部分小。
  7. 一種電子裝置的製造方法，包括如下步驟： 形成第一導電體； 在該第一導電體上形成第一絕緣體； 在該第一絕緣體上形成包括與該第一導電體重疊的第二開口的第二導電體； 在該第二導電體上形成第二絕緣體； 藉由各向異性第一蝕刻處理在該第一絕緣體中形成與該第一導電體及該第二開口重疊的第一開口且在該第二絕緣體中形成與該第一導電體及該第二開口重疊的第三開口； 藉由各向同性第二蝕刻處理以增加該第一開口及該第三開口的寬度的方式對該第一絕緣體及該第二絕緣體的一部分進行蝕刻；以及 在該第一開口、該第二開口及該第三開口的內部形成與該第一導電體的頂面接觸並與該第二導電體的頂面及側面接觸的連接電極。
  8. 如請求項7之電子裝置的製造方法， 其中作為該第一蝕刻處理和該第二蝕刻處理使用乾蝕刻， 並且該第一蝕刻處理和該第二蝕刻處理在同一裝置中以不暴露於大氣的方式連續地進行。
  9. 如請求項7之電子裝置的製造方法， 其中作為該第一蝕刻處理使用乾蝕刻， 並且作為該第二蝕刻處理使用濕蝕刻。
  10. 一種半導體裝置，包括： 電晶體；以及 電容器， 其中，該電晶體包括： 氧化物； 該氧化物上的第一導電體及第二導電體； 該第一導電體及該第二導電體上的第一絕緣體； 該第一絕緣體上的第二絕緣體； 該氧化物上的第三絕緣體；以及 該第三絕緣體上的第三導電體， 該第二絕緣體包括第一開口及第二開口， 該第一絕緣體包括與該第一開口重疊的第三開口， 該第一開口及該第三開口具有與該氧化物重疊的區域， 該第三絕緣體及該第三導電體配置在該第一開口中， 該第三導電體具有隔著該第三絕緣體與該氧化物重疊的區域， 該第三絕緣體具有與該氧化物的頂面及該第一開口的側壁接觸的區域， 該電容器包括該第二導電體、該第二導電體上的該第一絕緣體、該第一絕緣體上的第四絕緣體以及該第四絕緣體上的第四導電體， 該第四絕緣體及該第四導電體配置在該第二開口中， 並且，在該電晶體的通道長度方向的剖面中，該第一導電體和該第二導電體之間的距離比該第一開口的寬度小。
  11. 如請求項10之半導體裝置， 其中該第二開口具有與該第二導電體重疊的區域， 該第四導電體具有隔著該第一絕緣體及該第四絕緣體與該第二導電體重疊的區域， 並且該第四絕緣體具有與該第一絕緣體的頂面及該第二開口的側壁接觸的區域。
  12. 如請求項10或11之半導體裝置， 其中該第三絕緣體包括第五絕緣體以及該第五絕緣體上的第六絕緣體， 該第四絕緣體包括第七絕緣體以及該第七絕緣體上的第八絕緣體， 該第五絕緣體包含與該第七絕緣體相同的絕緣材料， 該第六絕緣體包含與該第八絕緣體相同的絕緣材料， 並且該第三導電體包含與該第四導電體相同的導電材料。
  13. 如請求項10至12中任一項之半導體裝置， 其中該第一導電體及該第二導電體的彼此相對的側面大致垂直於該氧化物的頂面。
  14. 如請求項10至13中任一項之半導體裝置， 其中該第一導電體包括第五導電體、該第五導電體上的第六導電體， 該第二導電體包括第七導電體、該第七導電體上的第八導電體， 該第五導電體包含與該第七導電體相同的導電材料， 並且該第六導電體包含與該第八導電體相同的導電材料。
  15. 如請求項10至14中任一項之半導體裝置， 其中該氧化物包含選自銦、鋅、鎵、鋁和錫中的一個或多個。
  16. 一種半導體裝置的製造方法，該半導體裝置包括： 包括氧化物、第一導電體至第三導電體以及第一絕緣體至第三絕緣體的電晶體；以及 包括該第二導電體、該第一絕緣體、第四絕緣體以及第四導電體的電容器， 該製造方法包括如下步驟： 以覆蓋該氧化物及該氧化物上的導電層的方式形成該第一絕緣體； 在該第一絕緣體上形成該第二絕緣體； 在該第二絕緣體中形成使該第一絕緣體的頂面露出的第一開口及第二開口； 覆蓋該第二絕緣體及該第二開口的遮罩層； 該遮罩層包括具有與該第一開口重疊的區域的第四開口； 在該電晶體的通道長度方向的剖面中，該第四開口的寬度比該第一開口的寬度小； 藉由使用該遮罩層對該第一絕緣體及該導電層進行蝕刻來在該第一絕緣體中形成第三開口，由該導電層形成該第一導電體及該第二導電體； 以覆蓋該第二絕緣體、該第一開口及該第二開口的方式沉積絕緣膜； 在該絕緣膜上沉積導電膜；以及 從該絕緣膜及該導電膜中去除從該第一開口及該第二開口露出的部分來在該第一開口中形成該第三絕緣體及該第三導電體，在該第二開口中形成該第四絕緣體及該第四導電體。
  17. 一種記憶體裝置，包括： 多個包括記憶單元的層， 其中，該記憶單元包括電晶體及電容器， 多個該層被層疊， 該電晶體包括用作源極電極和汲極電極中的一個的第一導電體、用作該源極電極和該汲極電極中的另一個的第二導電體以及用作閘極電極的第三導電體， 該電容器包括用作一對電極中的一個的該第二導電體以及用作該一對電極中的另一個的第四導電體， 多個該層都包括與該第三導電體電連接的第一佈線以及與該第四導電體電連接的第二佈線， 多個該層中的各開口具有重疊的區域， 多個該層各自中的該開口中配置有第五導電體， 並且，該第五導電體與多個該層的每一個所包括的該第一導電體電連接。
  18. 如請求項17之記憶體裝置， 其中該第五導電體包括第六導電體以及該第六導電體上的第七導電體， 該第六導電體包含鈦、氮， 並且該第七導電體包含鎢。
  19. 如請求項17或18之記憶體裝置，還包括： 驅動電路， 其中多個該層重疊配置在該驅動電路上。
TW112100529A 2022-01-28 2023-01-06 電子裝置、電子裝置的製造方法、半導體裝置、半導體裝置的製造方法、記憶體裝置 TW202339128A (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2022012166 2022-01-28
JP2022-012224 2022-01-28
JP2022-012166 2022-01-28
JP2022012262 2022-01-28
JP2022-012262 2022-01-28
JP2022012224 2022-01-28

Publications (1)

Publication Number Publication Date
TW202339128A true TW202339128A (zh) 2023-10-01

Family

ID=87470862

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112100529A TW202339128A (zh) 2022-01-28 2023-01-06 電子裝置、電子裝置的製造方法、半導體裝置、半導體裝置的製造方法、記憶體裝置

Country Status (2)

Country Link
TW (1) TW202339128A (zh)
WO (1) WO2023144654A1 (zh)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003142576A (ja) * 2001-10-31 2003-05-16 Mitsubishi Electric Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
WO2023144654A1 (ja) 2023-08-03

Similar Documents

Publication Publication Date Title
KR20220124700A (ko) 반도체 장치 및 반도체 장치의 제작 방법
KR20220031020A (ko) 반도체 장치 및 반도체 장치의 제작 방법
US20230047805A1 (en) Semiconductor Device and Method For Manufacturing Semiconductor Device
WO2021019334A1 (ja) 半導体装置
KR20220160579A (ko) 반도체 장치 및 반도체 장치의 제작 방법
KR20220020831A (ko) 반도체 장치 및 반도체 장치의 제작 방법
US20220376113A1 (en) Transistor and electronic device
WO2021053450A1 (ja) 半導体装置
WO2021038361A1 (ja) 半導体装置
KR20220120577A (ko) 반도체 장치, 반도체 장치의 제작 방법
KR20220092517A (ko) 반도체 장치
WO2023144654A1 (ja) 電子装置、電子装置の作製方法、半導体装置、半導体装置の作製方法、記憶装置
WO2023126741A1 (ja) 半導体装置、記憶装置、及び半導体装置の作製方法
JP7417596B2 (ja) 半導体装置
WO2023152595A1 (ja) 記憶装置
US20230326751A1 (en) Manufacturing method of metal oxide
WO2023148574A1 (ja) 記憶装置
US20240063028A1 (en) Manufacturing Method Of Semiconductor Device
US20230402279A1 (en) Method for manufacturing semiconductor device
US20230155032A1 (en) Semiconductor device and manufacturing method of semiconductor device
US20230298906A1 (en) Method for manufacturing semiconductor device
WO2023094941A1 (ja) 半導体装置
US20230034397A1 (en) Semiconductor device and method for manufacturing semiconductor device
WO2021048696A1 (ja) 半導体装置
US20230326955A1 (en) Semiconductor device and manufacturing method thereof