KR102513517B1 - 반도체 장치 및 전자 기기 - Google Patents

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KR102513517B1
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 소비 전력이 낮으며 점유 면적이 작은 반도체 장치 또는 기억 장치를 제공한다.
센스앰프와 메모리 셀을 갖는 반도체 장치이다. 메모리 셀은 센스앰프 위에 제공된다. 센스앰프는 제 1 트랜지스터 및 제 2 트랜지스터를 갖는다. 메모리 셀은 제 3 트랜지스터 및 용량 소자를 갖는다. 제 1 트랜지스터는 p채널형 트랜지스터이고, 제 2 트랜지스터 및 제 3 트랜지스터는 채널 형성 영역에 산화물 반도체를 갖는다. 제 3 트랜지스터는 용량 소자 위에 제공되는 것이 바람직하다.

Description

반도체 장치 및 전자 기기{SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE}
본 발명의 일 형태는 반도체 장치 또는 기억 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 또는 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 회로 기판, 전자 기기, 이들의 구동 방법, 또는 이들의 제작 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)은 용량 소자로의 전하 공급에 의하여 데이터의 기억을 수행한다. 따라서, 용량 소자로의 전하 공급을 제어하는 트랜지스터의 오프 전류가 작을수록, 데이터가 유지되는 기간을 길게 확보할 수 있고 리프레시 동작의 빈도를 저감할 수 있어 바람직하다. 특허문헌 1에는, 산화물 반도체막이 사용되며 오프 전류가 현저히 작은 트랜지스터에 의하여, 기억 내용을 장기간 유지할 수 있는 반도체 장치에 대하여 기재되어 있다.
일본국 특개2011-151383호 공보
본 발명의 일 형태는, 소비 전력이 낮은 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는, 점유 면적이 작은 기억 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는, 신규 기억 장치를 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는, 소비 전력이 낮은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는, 점유 면적이 작은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는, 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 복수의 과제의 기재는 서로의 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 과제를 모두 해결할 필요는 없다. 또한, 열기한 것들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 이들 과제도 본 발명의 일 형태의 과제가 될 수 있다.
본 발명의 일 형태는, 제 1 회로 및 제 2 회로를 갖는 반도체 장치이다. 제 1 회로는 데이터를 기억할 수 있는 기능을 갖는다. 제 2 회로는 데이터의 전위를 증폭하는 기능을 갖는다. 제 1 회로는 제 2 회로 위에 제공된다. 제 2 회로는 제 1 트랜지스터 및 제 2 트랜지스터를 갖는다. 제 1 회로는 제 3 트랜지스터 및 용량 소자를 갖는다. 제 1 트랜지스터는 p채널형 트랜지스터인 것이 바람직하다. 제 2 트랜지스터 및 제 3 트랜지스터는 채널 형성 영역에 산화물 반도체를 갖는 것이 바람직하다. 제 3 트랜지스터는 용량 소자 위에 제공되는 것이 바람직하다.
본 발명의 일 형태는, 상기 형태에 기재된 반도체 장치와, 마이크로폰, 스피커, 표시부, 및 조작 키 중 적어도 하나를 갖는 전자 기기이다.
본 발명의 일 형태는, 트랜지스터와 용량 소자를 갖는 메모리 셀의 제작 방법이다. 용량 소자에 전기적으로 접속되는 배선을 형성하고, 배선 위에 절연체를 형성하고, 절연체 위에 산화물 반도체를 형성하고, 산화물 반도체에 고밀도 플라스마 처리를 수행하고, 배선이 노출되는 개구부를 절연체에 형성하고, 산화물 반도체와 접하며 개구부에서 배선과 접하는 도전체를 형성하고, 산화물 반도체는 트랜지스터의 반도체층으로서의 기능을 갖고, 도전체는 트랜지스터의 소스 전극 또는 드레인 전극으로서의 기능을 갖는다.
본 발명의 일 형태는, 트랜지스터와 용량 소자를 갖는 메모리 셀의 제작 방법이다. 용량 소자에 전기적으로 접속되는 배선을 형성하고, 배선 위에 절연체를 형성하고, 절연체 위에 산화물 반도체를 형성하고, 배선이 노출되는 개구부를 절연체에 형성하고, 산화물 반도체에 고밀도 플라스마 처리를 수행하고, 산화물 반도체와 접하며 개구부에서 배선과 접하는 도전체를 형성하고, 산화물 반도체는 트랜지스터의 반도체층으로서의 기능을 갖고, 도전체는 트랜지스터의 소스 전극 또는 드레인 전극으로서의 기능을 갖는다.
본 발명의 일 형태는, 제 1 트랜지스터 및 제 2 트랜지스터를 갖는 센스앰프(sense amplifier)와, 제 3 트랜지스터 및 용량 소자를 갖는 메모리 셀을 갖는 반도체 장치의 제작 방법이다. 제 1 트랜지스터 위에 제 2 트랜지스터를 형성하고, 제 2 트랜지스터 위에 용량 소자를 형성하고, 용량 소자에 전기적으로 접속되는 배선을 형성하고, 배선 위에 절연체를 형성하고, 절연체 위에 산화물 반도체를 형성하고, 산화물 반도체에 고밀도 플라스마 처리를 수행하고, 배선이 노출되는 개구부를 절연체에 형성하고, 산화물 반도체와 접하며 개구부에서 배선과 접하는 도전체를 형성하고, 산화물 반도체는 제 3 트랜지스터의 반도체층으로서의 기능을 갖고, 도전체는 제 3 트랜지스터의 소스 전극 또는 드레인 전극으로서의 기능을 갖는다.
상술한 형태에서, 제 1 트랜지스터는 p채널형 트랜지스터인 것이 바람직하다. 또한, 제 2 트랜지스터의 반도체층은 산화물 반도체를 포함하는 것이 바람직하다.
본 발명의 일 형태는, 제 1 트랜지스터 및 제 2 트랜지스터를 갖는 센스앰프와, 제 3 트랜지스터 및 용량 소자를 갖는 메모리 셀을 갖는 반도체 장치의 제작 방법이다. 제 1 트랜지스터 위에 제 2 트랜지스터를 형성하고, 제 2 트랜지스터 위에 용량 소자를 형성하고, 용량 소자에 전기적으로 접속되는 배선을 형성하고, 배선 위에 절연체를 형성하고, 절연체 위에 산화물 반도체를 형성하고, 배선이 노출되는 개구부를 절연체에 형성하고, 산화물 반도체에 고밀도 플라스마 처리를 수행하고, 산화물 반도체와 접하며 개구부에서 배선과 접하는 도전체를 형성하고, 산화물 반도체는 제 3 트랜지스터의 반도체층으로서의 기능을 갖고, 도전체는 제 3 트랜지스터의 소스 전극 또는 드레인 전극으로서의 기능을 갖는다.
상술한 형태에서, 제 1 트랜지스터는 p채널형 트랜지스터인 것이 바람직하다. 또한, 제 2 트랜지스터의 반도체층은 산화물 반도체를 포함하는 것이 바람직하다.
본 발명의 일 형태에 의하여, 소비 전력이 낮은 기억 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 점유 면적이 작은 기억 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 신규 기억 장치를 제공할 수 있다.
본 발명의 일 형태에 의하여, 소비 전력이 낮은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 점유 면적이 작은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 신규 반도체 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한, 상술한 것들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 상술한 것들 외의 효과가 추출될 수 있다.
도 1은 반도체 장치의 구성예를 도시한 단면도.
도 2는 반도체 장치의 구성예를 도시한 단면도 및 상면도.
도 3은 트랜지스터의 구성예를 도시한 단면도.
도 4는 트랜지스터의 단면도 및 그 에너지 밴드도.
도 5는 반도체 장치의 구성예를 도시한 단면도 및 상면도.
도 6은 트랜지스터의 구성예를 도시한 단면도.
도 7은 반도체 장치의 제작 방법을 도시한 단면도.
도 8은 반도체 장치의 제작 방법을 도시한 단면도.
도 9는 반도체 장치의 제작 방법을 도시한 단면도.
도 10은 반도체 장치의 제작 방법을 도시한 단면도.
도 11은 반도체 장치의 제작 방법을 도시한 단면도.
도 12는 반도체 장치의 구성예를 도시한 단면도.
도 13은 반도체 장치의 구성예를 도시한 회로도.
도 14는 반도체 장치의 구성예를 도시한 블록도.
도 15는 센스앰프 회로의 구성예를 도시한 회로도.
도 16은 센스앰프 회로의 동작예를 나타낸 타이밍 차트.
도 17은 반도체 장치의 구성예를 도시한 블록도.
도 18은 반도체 장치의 구성예를 도시한 블록도.
도 19는 전압 생성 회로를 갖는 반도체 장치의 회로도 및 파형도.
도 20은 전압 생성 회로를 갖는 반도체 장치의 회로도 및 타이밍 차트.
도 21은 전압 생성 회로의 구성예를 도시한 회로도.
도 22는 전압 생성 회로의 구성예를 도시한 회로도.
도 23은 전압 생성 회로의 구성예를 도시한 회로도.
도 24는 전압 생성 회로의 구성예를 도시한 회로도.
도 25는 전압 생성 회로의 구성예를 도시한 회로도.
도 26은 전자 부품의 제작 공정을 나타낸 흐름도 및 사시 모식도.
도 27은 전자 기기를 설명하는 도면.
도 28은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 도면.
도 29는 CAAC-OS의 단면 TEM 이미지, 및 평면 TEM 이미지와 그 해석 이미지.
도 30은 nc-OS의 전자 회절 패턴을 나타낸 도면, 및 nc-OS의 단면 TEM 이미지.
도 31은 a-like OS의 단면 TEM 이미지.
도 32는 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타낸 도면.
도 33은 반도체 장치의 구성예를 도시한 단면도.
이하에서, 실시형태에 대하여 도면을 참조하여 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태에 기재되는 내용에 한정하여 해석되는 것은 아니다.
또한, 본 명세서는 이하의 실시형태를 적절히 조합할 수 있다. 또한, 하나의 실시형태에 복수의 구성예가 기재되어 있는 경우, 이들 구성예를 적절히 조합할 수 있다.
또한, 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지는 않는다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타내는 형상 또는 값 등에 한정되지는 않는다.
본 명세서에서, 특별히 언급이 없는 한, 온 전류란, 트랜지스터가 온 상태일 때의 드레인 전류를 말한다. 온 상태란, 특별히 언급이 없는 한, n채널형 트랜지스터의 경우는 게이트와 소스 사이의 전압차(Vgs)가 문턱 전압(Vth) 이상인 상태, p채널형 트랜지스터의 경우는 Vgs가 Vth 이하인 상태를 말한다. 예를 들어, n채널형 트랜지스터의 온 전류란, Vgs가 Vth 이상일 때의 드레인 전류를 말한다. 또한, 트랜지스터의 온 전류는 드레인과 소스 사이의 전압(Vds)에 의존하는 경우가 있다.
본 명세서에서, 특별히 언급이 없는 한, 오프 전류란, 트랜지스터가 오프 상태일 때의 드레인 전류를 말한다. 오프 상태란, 특별히 언급이 없는 한, n채널형 트랜지스터의 경우는 Vgs가 Vth보다 낮은 상태, p채널형 트랜지스터의 경우는 Vgs가 Vth보다 높은 상태를 말한다. 예를 들어, n채널형 트랜지스터의 오프 전류는 Vgs가 Vth보다 낮을 때의 드레인 전류를 말한다. 트랜지스터의 오프 전류는 Vgs에 의존하는 경우가 있다. 따라서, 트랜지스터의 오프 전류가 10-21A 미만이란, 트랜지스터의 오프 전류가 10-21A 미만이 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다.
또한, 트랜지스터의 오프 전류는 Vds에 의존하는 경우가 있다. 본 명세서에서, 오프 전류는 특별히 언급이 없는 한, Vds의 절대값이 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V 또는 20V일 때의 오프 전류를 나타내는 경우가 있다. 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds에서의 오프 전류를 나타내는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 구성예에 대하여 도 1~도 12를 사용하여 설명한다.
≪반도체 장치의 구성예 1≫
도 1은 본 발명의 일 형태에 따른 반도체 장치(10)의 단면도이다. 도 1에 도시된 반도체 장치(10)는 트랜지스터(M0), 트랜지스터(OS1), 용량 소자(C0), 및 트랜지스터(OS2)를 갖는다. 도 1의 왼쪽은 반도체 장치(10)를 트랜지스터(M0, OS1, OS2)의 채널 길이 방향으로 자른 경우의 단면도이고, 도 1의 오른쪽은 반도체 장치(10)를 트랜지스터(M0, OS1, OS2)의 채널 폭 방향으로 자른 경우의 단면도이다.
반도체 장치(10)는 복수의 메모리 셀(MC), 및 메모리 셀(MC)에 전기적으로 접속되는 센스앰프(SA)를 갖는다(도 13의 (A) 참조).
메모리 셀(MC)은 트랜지스터(OS2) 및 용량 소자(C0)를 갖는다(도 13의 (C) 참조). 메모리 셀(MC)은 용량 소자(C0)가 전하를 유지함으로써 데이터를 기억할 수 있는 휘발성 메모리이다.
배선(WL)은 트랜지스터(OS2)의 온/오프를 제어하는 신호를 공급하는 기능을 갖는다. 즉, 배선(WL)은 메모리 셀(MC)의 워드선으로서의 기능을 갖는다. 배선(BL)은 트랜지스터(OS2)를 통하여 용량 소자(C0)에 전하를 기록하는 기능을 갖는다. 즉, 배선(BL)은 메모리 셀(MC)의 비트선으로서의 기능을 갖는다. 메모리 셀(MC)은 용량 소자(C0)에 전하를 기록한 후, 트랜지스터(OS2)를 오프 상태로 함으로써, 용량 소자(C0)에 기록된 전하를 유지할 수 있다.
배선(BGL2)은 트랜지스터(OS2)의 제 2 게이트에 전압을 인가하는 기능을 갖는다. 트랜지스터(OS2)는 제 2 게이트에 인가되는 전압에 따라 문턱값을 조정할 수 있다.
메모리 셀(MC)은 배선(BL)을 통하여 센스앰프(SA)에 전기적으로 접속된다. 센스앰프(SA)는 메모리 셀(MC)에 기억된 데이터의 전위를 증폭하여 출력하는 기능을 갖는다. 메모리 셀(MC)로부터 판독된 전위가 미약한 경우에도, 판독된 전위가 센스앰프(SA)에 의하여 증폭되기 때문에, 반도체 장치(10)는 데이터의 판독을 확실히 수행할 수 있다.
메모리 셀(MC)은 센스앰프(SA)와 상이한 층에 형성되는 것이 바람직하다(도 13의 (A) 참조). 특히, 메모리 셀(MC)은 센스앰프(SA)의 위층에 형성되는 것이 바람직하다. 또한, 적어도 하나의 메모리 셀(MC)은 센스앰프(SA)와 중첩되는 영역을 갖도록 배치되는 것이 바람직하다. 이로써, 메모리 셀(MC)과 센스앰프(SA)가 동일한 층에 제공되는 경우와 비교하여 반도체 장치(10)의 면적을 축소시킬 수 있다. 따라서, 반도체 장치(10)의 단위 면적당 기억 용량을 증가시킬 수 있다. 또한, 반도체 장치(10)의 회로 구성에 대해서는 후술하는 실시형태 2에서 자세히 설명한다.
다시 한 번 도 1로 가서 반도체 장치(10)에 대하여 설명한다.
도 1에 도시된 반도체 장치(10)는 아래부터 순차적으로 적층된 층(L1), 층(L2), 층(L3), 층(L4), 층(L5), 층(L6), 및 층(L7)을 갖는다.
층(L1)은 트랜지스터(M0), 기판(11), 소자 분리층(12), 절연체(13), 플러그(20_1), 플러그(20_2), 및 플러그(20_3) 등을 갖는다.
층(L2)은 배선(40_1), 배선(40_2), 플러그(21_1), 및 플러그(21_2) 등을 갖는다.
층(L3)은 트랜지스터(OS1), 배선(BGL1), 절연체(51), 절연체(52), 절연체(53), 절연체(14), 절연체(54), 및 플러그(22) 등을 갖는다.
층(L4)은 배선(42) 및 플러그(23) 등을 갖는다.
층(L5)은 용량 소자(C0), 절연체(15), 절연체(16), 및 플러그(24) 등을 갖는다.
층(L6)은 트랜지스터(OS2), 절연체(55), 절연체(56), 절연체(57), 절연체(17), 절연체(58), 배선(WL), 배선(BGL2), 배선(44), 및 플러그(25) 등을 갖는다.
층(L7)은 배선(45), 배선(BL), 및 플러그(26) 등을 갖는다.
도 1에 도시된 배선 및 플러그로서, 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 스트론튬(Sr)의 저저항 재료로 이루어지는 단체나 합금, 또는 이들 중 어느 것을 주성분으로 하는 화합물을 포함하는 도전체의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한 Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화 망가니즈를 형성하고, 산화 망가니즈가 Cu의 확산을 억제하는 기능을 가지므로 바람직하다.
또한, 도 1에 도시된 배선 및 플러그로서 산화 인듐, 산화 주석, 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다. 상기 투명 도전 재료로서, 예를 들어 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 첨가한 산화 아연 등을 들 수 있다.
또한, 도 1에 도시된 배선 및 플러그로서, 상기 금속과 상기 투명 도전 재료의 적층을 사용하여도 좋다.
상술한 센스앰프(SA)는 트랜지스터(M0) 및 트랜지스터(OS1)로 구성되는 것이 바람직하다. 예를 들어, 센스앰프(SA)를 구성하는 p채널형 트랜지스터에 트랜지스터(M0) 및 트랜지스터(OS1) 중 한쪽을 사용하고, 센스앰프(SA)를 구성하는 n채널형 트랜지스터에 트랜지스터(M0) 및 트랜지스터(OS1) 중 다른 쪽을 사용하여도 좋다. 상이한 층에 제공된 2종류의 트랜지스터로 센스앰프(SA)를 구성함으로써, 센스앰프(SA)의 점유 면적을 작게 할 수 있다.
상술한 메모리 셀(MC)은 트랜지스터(OS2) 및 용량 소자(C0)로 구성되는 것이 바람직하다. 또한, 트랜지스터(OS2) 및 용량 소자(C0)는 상이한 층에 제공되는 것이 바람직하다. 도 1에 도시된 바와 같이 트랜지스터(OS2)를 용량 소자(C0)의 위층에 제공하는 것이 특히 바람직하다. 상술한 구성으로 함으로써, 비트선으로서 기능하는 배선(BL)을 용량 소자(C0)로부터 떨어진 위치에 제공할 수 있다. 그 결과, 배선(BL)과 용량 소자(C0) 사이에 생기는 기생 용량을 작게 할 수 있어, 반도체 장치(10)의 동작 속도를 향상시킬 수 있다. 또한, 배선(BL)의 기생 용량에 기인하는 노이즈를 저감할 수 있어, 노이즈의 영향으로 인한 반도체 장치(10)의 오동작을 저감할 수 있다.
도 1에 도시된 바와 같이, 트랜지스터(OS2) 및 용량 소자(C0)는, 센스앰프(SA)를 구성하는 트랜지스터(OS1) 및 트랜지스터(M0)와는 상이한 층에 제공되는 것이 바람직하다. 특히 트랜지스터(OS2) 및 용량 소자(C0)는, 트랜지스터(OS1) 및 트랜지스터(M0)보다 위층에 제공되는 것이 바람직하다. 상술한 구성으로 함으로써 반도체 장치(10)의 면적을 축소시킬 수 있다. 따라서, 반도체 장치(10)의 단위 면적당 기억 용량을 증가시킬 수 있다.
트랜지스터(OS1) 및 트랜지스터(OS2)는 실리콘 등보다 밴드갭이 넓으며 진성 캐리어 밀도가 낮은 반도체를 채널 형성 영역에 사용하는 것이 바람직하다. 이러한 트랜지스터는 오프 전류가 매우 작게 될 수 있으므로 적합하다.
상술한 바와 같은 트랜지스터로서는, 예를 들어 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터(이하, OS 트랜지스터라고도 함)를 들 수 있다. OS 트랜지스터를 트랜지스터(OS1)에 사용한 경우, 센스앰프(SA)를 더 낮은 소비 전력으로 동작시킬 수 있다. 또한, OS 트랜지스터를 트랜지스터(OS2)에 사용한 경우, 메모리 셀(MC)에 기록된 전하를 장기간 유지할 수 있어, 메모리 셀(MC)을 리프레시하는 빈도를 적게 할 수 있다. 그 결과, 반도체 장치(10)의 소비 전력을 저감할 수 있다.
OS 트랜지스터는 n채널형 트랜지스터로서 양호하게 동작하는 것이 알려져 있다. 그러므로, 트랜지스터(OS1)에 OS 트랜지스터를 사용한 경우, 트랜지스터(M0)는 p채널형 트랜지스터로 하는 것이 바람직하다. 이로써, 트랜지스터(M0)와 트랜지스터(OS1)는 CMOS 회로를 형성할 수 있다.
반도체 장치(10)에 있어서, 트랜지스터(OS2)의 오프 전류는 트랜지스터(M0) 및 트랜지스터(OS1)보다 작은 값인 것이 요구된다. 그러므로, 트랜지스터(OS2)는 트랜지스터(M0), 트랜지스터(OS1), 및 용량 소자(C0)보다 나중의 공정으로 제작되는 것이 바람직하다. 트랜지스터(OS2)가 다른 소자보다 나중의 공정으로 제작됨으로써, 트랜지스터(OS2)에 축적되는 프로세스 대미지(process damage)를 작게 할 수 있다. 그 결과, 트랜지스터(OS2)는 프로세스 대미지로 인한 오프 전류 증대를 방지할 수 있다.
이하에서는, 반도체 장치(10)의 각 구성요소에 대하여 도 2~도 6을 사용하여 설명한다.
도 2의 (A)는 도 1에 도시된 단면도의 층(L1)~층(L3)의 부분을 추출한 것이다. 또한, 도 2의 (B)는 트랜지스터(OS1)의 상면도이고, 도 2의 (C)는 트랜지스터(M0)의 상면도이다. 도 2의 (B) 및 (C)에서는 명료화를 위하여 도면의 일부의 요소를 생략하였다. 도 2의 (A)의 왼쪽은 도 2의 (B) 및 (C)에 도시된 일점쇄선 X1-X2에 대응하는 단면도이고, 도 2의 (A)의 오른쪽은 도 2의 (B) 및 (C)에 도시된 일점쇄선 Y1-Y2에 대응하는 단면도이다. 또한, 일점쇄선 X1-X2를 트랜지스터(OS1) 또는 트랜지스터(M0)의 채널 길이 방향, 일점쇄선 Y1-Y2를 트랜지스터(OS1) 또는 트랜지스터(M0)의 채널 폭 방향이라고 부르는 경우가 있다.
≪트랜지스터M0≫
우선, 트랜지스터(M0)의 구성요소에 대하여 설명한다. 트랜지스터(M0)는 기판(11) 위에 제공되고, 소자 분리층(12)에 의하여, 인접한 다른 트랜지스터와 분리되어 있다. 소자 분리층(12)으로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘 등을 사용할 수 있다. 또한, 본 명세서에서 산화질화물이란, 질소보다 산소의 함유량이 많은 화합물을 말하고, 질화산화물이란, 산소보다 질소의 함유량이 많은 화합물을 말한다.
기판(11)으로서는, 실리콘이나 탄화 실리콘으로 이루어지는 단결정 반도체 기판 및 다결정 반도체 기판, 실리콘 저마늄으로 이루어지는 화합물 반도체 기판이나, SOI(Silicon On Insulator) 기판 등을 사용할 수 있다. 또한, 기판(11)으로서 예를 들어, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 접합 필름, 섬유상의 재료를 포함한 종이, 또는 기재 필름 등을 사용하여도 좋다. 또한, 어떤 기판을 사용하여 반도체 소자를 형성하고, 그 후, 다른 기판에 반도체 소자를 전치(轉置)하여도 좋다.
또한, 기판(11)으로서 가요성 기판을 사용하여도 좋다. 또한, 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하여, 가요성 기판인 기판(11)에 전치하는 방법도 있다. 이 경우에는 비가요성 기판과 트랜지스터 사이에 박리층을 제공하면 좋다. 또한, 기판(11)으로서 섬유를 편입한 시트, 필름, 또는 포일 등을 사용하여도 좋다. 또한, 기판(11)이 신축성을 가져도 좋다. 또한, 기판(11)은 접기나 당기기를 멈췄을 때, 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(11)의 두께는, 예를 들어, 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하로 한다. 기판(11)을 얇게 하면, 반도체 장치를 경량화할 수 있다. 또한, 기판(11)을 얇게 함으로써, 유리 등을 사용한 경우에도 신축성을 갖는 경우나, 접기나 당기기를 멈췄을 때 원래의 형상으로 되돌아가는 성질을 갖는 경우가 있다. 따라서, 낙하 등으로 인하여 기판(11) 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다. 가요성 기판인 기판(11)으로서는, 예를 들어, 금속, 합금, 수지, 또는 유리, 또는 이들의 섬유 등을 사용할 수 있다. 가요성 기판인 기판(11)은 선팽창률이 낮을수록 환경에 의한 변형이 억제되어 바람직하다. 가요성 기판인 기판(11)으로서는, 예를 들어, 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 이용하면 좋다. 수지로서는 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴, 폴리테트라플루오로에틸렌(PTFE) 등을 들 수 있다. 특히, 아라미드는 선팽창률이 낮기 때문에, 가요성 기판인 기판(11)으로서 적합하다.
도 2의 (A)에는, 일례로서 기판(11)에 단결정 실리콘 웨이퍼를 사용한 예를 도시하였다.
트랜지스터(M0)는 웰(101)에 제공된 채널 형성 영역(102), 불순물 영역(103) 및 불순물 영역(104), 이들 불순물 영역에 접하여 제공된 도전성 영역(105) 및 도전성 영역(106), 채널 형성 영역(102) 위에 제공된 게이트 절연체(108), 및 게이트 절연체(108) 위에 제공된 게이트 전극(107)을 갖는다. 또한, 도전성 영역(105, 106)에는 금속 실리사이드 등을 사용하여도 좋다.
도 2의 (A)에서, 트랜지스터(M0)는 채널 형성 영역(102)이 볼록 형상을 갖고, 그 측면 및 상면을 따라 게이트 절연체(108) 및 게이트 전극(107)이 제공된다. 이와 같은 형상을 갖는 트랜지스터를 FIN형 트랜지스터라고 부른다. 본 실시형태에서는, 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우를 나타내었지만, SOI 기판을 가공하여 볼록부를 형성하여도 좋다.
도 2의 (A)에는, 일례로서 트랜지스터(M0)로서 Si 트랜지스터를 적용한 예를 도시하였다. 트랜지스터(M0)는 n채널형 트랜지스터 및 p채널형 트랜지스터 중 어느 트랜지스터라도 좋고, 회로에 따라 적절한 트랜지스터를 사용하면 좋다.
트랜지스터(OS1)에 OS 트랜지스터를 적용한 경우, 트랜지스터(M0)는 p채널형 트랜지스터인 것이 바람직하다. 상술한 구성으로 함으로써, 트랜지스터(M0) 및 트랜지스터(OS1)는 CMOS 회로를 형성할 수 있다.
절연체(13)는 층간 절연체로서의 기능을 갖는다. 트랜지스터(M0)에 Si 트랜지스터를 사용한 경우, 절연체(13)는 수소를 포함하는 것이 바람직하다. 절연체(13)가 수소를 포함함으로써, 실리콘의 댕글링 본드를 종단시켜, 트랜지스터(M0)의 신뢰성을 향상시키는 효과가 있다. 절연체(13)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘 등을 사용하는 것이 바람직하다.
또한, 트랜지스터(M0)로서 플레이너형 트랜지스터를 사용하여도 좋다. 이 경우의 예를 도 3에 도시하였다. 도 3에 도시된 트랜지스터(M0)는 웰(171)에 제공된 채널 형성 영역(172), 저농도 불순물 영역(181) 및 저농도 불순물 영역(182), 고농도 불순물 영역(173) 및 고농도 불순물 영역(174), 이들 고농도 불순물 영역에 접하여 제공된 도전성 영역(175) 및 도전성 영역(176), 채널 형성 영역(172) 위에 제공된 게이트 절연체(178), 게이트 절연체(178) 위에 제공된 게이트 전극(177), 및 게이트 전극(177)의 측벽에 제공된 측벽 절연층(179) 및 측벽 절연층(180)을 갖는다. 또한, 도전성 영역(175, 176)에는 금속 실리사이드 등을 사용하여도 좋다.
≪트랜지스터(OS1)≫
다시 한 번 도 2로 가서 트랜지스터(OS1)에 대하여 설명한다. 이하에서는, 트랜지스터(OS1)에 OS 트랜지스터를 적용한 경우에 대하여 설명한다.
트랜지스터(OS1)는 배선(BGL1), 배선(BGL1)을 덮도록 형성된 절연체(51), 절연체(51) 위의 절연체(52), 절연체(52) 위의 절연체(53), 절연체(53) 위에 순차적으로 형성된 산화물 반도체(111)와 산화물 반도체(112)의 적층, 산화물 반도체(112)의 상면 및 측면과 접하는 도전체(116), 마찬가지로 산화물 반도체(112)의 상면 및 측면과 접하는 도전체(117), 도전체(116, 117) 위의 절연체(14), 산화물 반도체(111, 112), 도전체(116, 117) 및 절연체(14)와 접하는 산화물 반도체(113), 산화물 반도체(113) 위의 절연체(114), 절연체(114) 위의 도전체(115), 및 도전체(115)를 덮도록 형성된 절연체(54)를 갖는다. 또한, 산화물 반도체(111), 산화물 반도체(112), 및 산화물 반도체(113)를 총칭하여 산화물 반도체(110)라고 부른다.
산화물 반도체(112)는 트랜지스터(OS1)의 채널로서의 기능을 갖는다.
트랜지스터(OS1)에서, 산화물 반도체(111) 또는 산화물 반도체(113)는 전자가 흐르지 않는(채널로서 기능하지 않는) 영역을 갖는다. 그러므로, 트랜지스터(OS1)에서, 산화물 반도체(111) 또는 산화물 반도체(113)를 절연체라고 부르는 경우가 있다.
산화물 반도체(111) 및 산화물 반도체(112)는 영역(151) 및 영역(152)을 갖는다. 영역(151)은 도전체(116)와 산화물 반도체(111, 112)가 접하는 영역 근방에 형성되고, 영역(152)은 도전체(117)와 산화물 반도체(111, 112)가 접하는 영역 근방에 형성된다.
영역(151, 152)은 저저항 영역으로서의 기능을 갖는다. 산화물 반도체(111, 112)는 영역(151)을 가짐으로써, 도전체(116)와의 사이의 콘택트 저항을 저감할 수 있다. 마찬가지로, 산화물 반도체(111, 112)는 영역(152)을 가짐으로써, 도전체(117)와의 사이의 콘택트 저항을 저감할 수 있다.
도전체(116)는 트랜지스터(OS1)의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 갖는다. 도전체(117)는 트랜지스터(OS1)의 소스 전극 및 드레인 전극 중 다른 쪽으로서의 기능을 갖는다.
도전체(116)는 절연체(51~53)에 제공된 개구부(118)를 통하여 아래층에 제공된 배선에 접속된다. 도전체(117)는 절연체(51~53)에 제공된 개구부(119)를 통하여 아래층에 제공된 배선에 접속된다.
도전체(115)는 트랜지스터(OS1)의 제 1 게이트 전극으로서의 기능을 갖는다.
절연체(114)는 트랜지스터(OS1)의 제 1 게이트 절연체로서의 기능을 갖는다.
배선(BGL1)은 트랜지스터(OS1)의 제 2 게이트 전극으로서의 기능을 갖는다. 또한, 본 명세서에서는 제 2 게이트 전극을 백 게이트라고 하는 경우가 있다.
도전체(115)와 배선(BGL1)에는 같은 전위가 공급되어도 좋고, 서로 상이한 전위가 공급되어도 좋다. 또한 경우에 따라서는 배선(BGL1)을 생략하여도 좋다.
절연체(51~53)는 트랜지스터(OS1)의 하지 절연체로서의 기능, 및 트랜지스터(OS1)의 제 2 게이트 절연체로서의 기능을 갖는다.
절연체(14, 54)는 트랜지스터(OS1)의 보호 절연체 또는 층간 절연체로서의 기능을 갖는다.
도 2의 (A)에 도시된 바와 같이, 산화물 반도체(112)의 측면은 도전체(115)로 둘러싸인다. 상술한 구성으로 함으로써, 도전체(115)의 전계에 의하여 산화물 반도체(112)를 전기적으로 둘러쌀 수 있다. 게이트 전극의 전계에 의하여 반도체를 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부른다. 그러므로, 산화물 반도체(112)의 전체(벌크)에 채널이 형성된다. s-channel 구조는 트랜지스터의 소스-드레인 간에 큰 전류를 흘릴 수 있어, 트랜지스터의 온 전류를 높게 할 수 있다.
s-channel 구조는, 높은 온 전류가 얻어지기 때문에, LSI(Large Scale Integration) 등 미세화된 트랜지스터가 요구되는 반도체 장치에 적합한 구조라고 할 수 있다. 트랜지스터를 미세화할 수 있기 때문에, 상기 트랜지스터를 갖는 반도체 장치는 집적도가 높으며 고밀도화된 반도체 장치로 할 수 있다.
게이트 전극으로서 기능하는 도전체(115)는 절연체(14)에 형성된 개구부를 메우도록 자기정합(self-align)적으로 형성된다. 도 2의 (A)에 도시된 바와 같이, 도전체(115)와 도전체(116)는 서로 중첩되지 않는 것이 바람직하다. 마찬가지로, 도전체(115)와 도전체(117)는 서로 중첩되지 않는 것이 바람직하다. 상술한 구성으로 함으로써, 도전체(115)와 도전체(116) 사이, 또는 도전체(115)와 도전체(117) 사이에 생기는 기생 용량을 작게 할 수 있어, 트랜지스터(OS1)의 동작 속도 저하를 방지할 수 있다.
도 4의 (A)는 트랜지스터(OS1)의 중앙부를 확대한 것이다. 도 4의 (A)에서, 도전체(115)의 저면이 절연체(114) 및 산화물 반도체(113)를 개재(介在)하여 산화물 반도체(112)의 상면과 평행하게 면하는 영역의 길이를 폭(LG)으로 나타낸다. 폭(LG)은 게이트 전극의 선폭을 나타낸다. 또한 도 4의 (A)에서, 도전체(116)와 도전체(117) 사이의 길이를 폭(LSD)으로 나타낸다. 폭(LSD)은 소스 전극과 드레인 전극 사이의 길이를 나타낸다.
폭(LSD)은 최소 가공 치수로 결정되는 경우가 많다. 도 4의 (A)에 도시된 바와 같이 폭(LG)은 폭(LSD)보다 작다. 즉, 트랜지스터(OS1)는 게이트 전극의 선폭을 최소 가공 치수보다 작게 할 수 있다. 구체적으로는 폭(LG)은 5nm 이상 60nm 이하, 바람직하게는 5nm 이상 30nm 이하로 할 수 있다.
도 4의 (A)에서, 도전체(116)의 두께 또는 도전체(117)의 두께를 높이(HSD)로 나타낸다.
절연체(114)의 두께를 높이(HSD) 이하로 함으로써, 게이트 전극으로부터의 전계가 채널 형성 영역 전체에 인가될 수 있게 되어 바람직하다. 절연체(114)의 두께는 30nm 이하, 바람직하게는 10nm 이하로 한다.
이하에서, 트랜지스터(OS1)의 각 구성요소에 대하여 설명한다.
<산화물 반도체>
우선, 산화물 반도체(111~113)에 적용 가능한 산화물 반도체에 대하여 설명한다.
산화물 반도체(112)는, 예를 들어 인듐(In)을 포함하는 산화물 반도체이다. 산화물 반도체(112)는 예를 들어 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한 산화물 반도체(112)는 원소 M을 포함하면 바람직하다. 원소 M은 알루미늄(Al), 갈륨(Ga), 또는 주석(Sn) 등으로 하는 것이 바람직하다. 원소 M에 적용 가능한 다른 원소로서는, 예를 들어 붕소(B), 실리콘(Si), 타이타늄(Ti), 철(Fe), 니켈(Ni), 저마늄(Ge), 이트륨(Y), 지르코늄(Zr), 몰리브데넘(Mo), 란타넘(La), 세륨(Ce), 네오디뮴(Nd), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W) 등을 들 수 있다. 다만, 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다. 원소 M은, 예를 들어 산소와의 결합 에너지가 높은 원소이다. 예를 들어, 산소와의 결합 에너지가 인듐보다 높은 원소이다. 또는, 원소 M은, 예를 들어, 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한 산화물 반도체(112)는 아연(Zn)을 포함하면 바람직하다. 산화물 반도체는, 아연을 포함하면 결정화하기 쉬워지는 경우가 있다.
다만, 산화물 반도체(112)는 인듐을 포함하는 산화물 반도체에 한정되지 않는다. 산화물 반도체(112)는 예를 들어, 아연 주석 산화물, 갈륨 주석 산화물 등, 인듐을 포함하지 않고 아연, 갈륨, 및 주석 중 적어도 하나를 포함한 산화물 반도체 등이어도 된다.
산화물 반도체(112)로서는 예를 들어, 에너지 갭이 큰 산화물 반도체를 사용한다. 산화물 반도체(112)의 에너지 갭은 예를 들어 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다.
산화물 반도체(112)는 후술하는 CAAC-OS막인 것이 바람직하다.
예를 들어, 산화물 반도체(111) 및 산화물 반도체(113)는 산화물 반도체(112)를 구성하는 산소 이외의 원소 1종류 이상, 또는 2종류 이상으로 구성되는 산화물 반도체이다. 산화물 반도체(112)를 구성하는 산소 이외의 원소 1종류 이상, 또는 2종류 이상으로 산화물 반도체(111) 및 산화물 반도체(113)가 구성되기 때문에, 산화물 반도체(111)와 산화물 반도체(112)의 계면, 및 산화물 반도체(112)와 산화물 반도체(113)의 계면에서 계면 준위가 형성되기 어렵다.
또한, 산화물 반도체(111) 또는 산화물 반도체(113)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하였을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic%보다 높고, 더 바람직하게는 In이 25atomic% 미만, M이 75atomic%보다 높은 것으로 한다. 산화물 반도체(111) 또는 산화물 반도체(113)를 스퍼터링법으로 성막하는 경우, 아래의 조성을 만족시키는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, In:M:Zn=1:2:4, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:3, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:6:3, In:M:Zn=1:6:4, In:M:Zn=1:6:5, In:M:Zn=1:6:6, In:M:Zn=1:6:7, In:M:Zn=1:6:8, In:M:Zn=1:6:9, In:M:Zn=1:10:1, In:M:Zn=1:5:6이 바람직하다.
또한, 산화물 반도체(111) 또는 산화물 반도체(113)가 인듐을 포함하지 않아도 되는 경우가 있다. 예를 들어, 산화물 반도체(111) 또는 산화물 반도체(113)가 산화 갈륨 또는 M-Zn 산화물이어도 된다. M-Zn 산화물을 스퍼터링법으로 성막하는 경우, M:Zn=10:1을 만족시키는 스퍼터링 타깃을 사용하는 것이 바람직하다.
또한, 산화물 반도체(112)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 하였을 때, 바람직하게는 In이 25atomic%보다 높고, M이 75atomic% 미만, 더 바람직하게는 In이 34atomic%보다 높고, M이 66atomic% 미만으로 한다. 산화물 반도체(112)를 스퍼터링법으로 성막하는 경우, 아래의 원자수비를 만족시키는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1, In:M:Zn=5:1:7이 바람직하다. 특히, 스퍼터링 타깃으로서, 원자수비 In:Ga:Zn=4:2:4.1을 사용하는 경우, 성막되는 산화물 반도체(112)의 원자수비는 In:Ga:Zn=4:2:3 근방이 되는 경우가 있다.
다음에, 산화물 반도체(111~113)의 적층으로 구성되는 산화물 반도체(110)의 기능 및 그 효과에 대하여, 도 4의 (B)에 도시된 에너지 밴드 구조도를 사용하여 설명한다. 도 4의 (B)는 도 4의 (A)에서 쇄선 A1-A2로 나타낸 부위의 에너지 밴드 구조를 도시한 것이다.
도 4의 (B)에서, Ec53, Ec111, Ec112, Ec113, Ec114는 각각 절연체(53), 산화물 반도체(111), 산화물 반도체(112), 산화물 반도체(113), 절연체(114)의 전도대 하단의 에너지를 나타낸다.
여기서, 진공 준위와 전도대 하단부의 에너지 차('전자 친화력'이라고도 함)는, 진공 준위와 가전자대 상단의 에너지 차(이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 뺀 값이 된다. 또한, 에너지 갭은 분광 엘립소미터를 사용하여 측정할 수 있다. 또한, 진공 준위와 가전자대 상단의 에너지 차는, 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치를 사용하여 측정할 수 있다.
절연체(53) 및 절연체(114)는 절연체이므로, Ec53 및 Ec114는 Ec111, Ec112, 및 Ec113보다 진공 준위에 가깝다(전자 친화력이 작다).
산화물 반도체(112)에는 산화물 반도체(111) 및 산화물 반도체(113)보다 전자 친화력이 큰 산화물 반도체를 사용한다. 예를 들어, 산화물 반도체(112)로서, 산화물 반도체(111) 및 산화물 반도체(113)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물 반도체를 사용한다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지 차이다.
또한, 인듐 갈륨 산화물은 작은 전자 친화력과 높은 산소 차단성을 갖는다. 그러므로, 산화물 반도체(113)가 인듐 갈륨 산화물을 포함하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은 예를 들어, 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상으로 한다.
이때, 게이트 전압을 인가하면, 산화물 반도체(111), 산화물 반도체(112), 및 산화물 반도체(113) 중 전자 친화력이 큰 산화물 반도체(112)에 채널이 형성된다.
이때, 전자는 산화물 반도체(111, 113) 내가 아니고, 산화물 반도체(112) 내를 주로 이동한다. 따라서, 산화물 반도체(111)와 절연체(53)의 계면 또는 산화물 반도체(113)와 절연체(114)의 계면에, 전자의 흐름을 저해하는 계면 준위가 많이 존재하더라도, 트랜지스터의 온 전류에 영향을 거의 미치지 않는다. 산화물 반도체(111, 113)는 절연체처럼 기능한다.
산화물 반도체(111)와 산화물 반도체(112) 사이에는 산화물 반도체(111)와 산화물 반도체(112)의 혼합 영역을 갖는 경우가 있다. 또한, 산화물 반도체(112)와 산화물 반도체(113) 사이에는 산화물 반도체(112)와 산화물 반도체(113)의 혼합 영역을 갖는 경우가 있다. 혼합 영역에서는 계면 준위 밀도가 낮다. 그러므로 산화물 반도체(111), 산화물 반도체(112), 및 산화물 반도체(113)의 적층체는 각각의 계면 근방에서 에너지가 연속적으로 변화되는(연속 접합이라고도 함) 밴드 구조가 된다.
산화물 반도체(111)와 산화물 반도체(112)의 계면 또는 산화물 반도체(112)와 산화물 반도체(113)의 계면은 상술한 바와 같이 계면 준위 밀도가 작기 때문에, 산화물 반도체(112) 내에서 전자 이동이 저해되는 일이 적어, 트랜지스터의 온 전류를 높게 할 수 있다.
예를 들어, 트랜지스터 내에서의 전자 이동은 채널 형성 영역의 물리적인 요철이 큰 경우에 저해된다. 트랜지스터의 온 전류를 높게 하기 위해서는, 예를 들어, 산화물 반도체(112)의 상면 또는 하면(피형성면, 여기서는 산화물 반도체(111)의 상면)의 1μm×1μm의 범위에서의 제곱 평균 평방근(RMS: Root Mean Square) 거칠기가 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만이면 좋다. 또한, 1μm×1μm의 범위에서의 평균 면 거칠기(Ra라고도 함)가 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만이면 좋다. 또한, 1μm×1μm의 범위에서의 최대 고저차(P-V라고도 함)가 10nm 미만, 바람직하게는 9nm 미만, 더 바람직하게는 8nm 미만, 더욱 바람직하게는 7nm 미만이면 좋다. RMS 거칠기, Ra, 및 P-V는 주사형 프로브 현미경 시스템 SPA-500(SII Nano Technology Inc.제조) 등을 이용하여 측정할 수 있다.
채널이 형성되는 영역 내의 결함 준위 밀도가 높은 경우에도 전자의 이동은 저해된다. 예를 들어, 산화물 반도체(112)가 산소 결손(VO라고도 표기함)을 갖는 경우, 산소 결손의 사이트에 수소가 들어감으로써 도너 준위가 형성되는 경우가 있다. 이하에서는 산소 결손의 사이트에 수소가 들어간 상태를 VOH라고 표기하는 경우가 있다. VOH는 전자를 산란시키기 때문에, 트랜지스터의 온 전류를 저하시키는 요인이 된다. 또한, 산소 결손의 사이트는 수소가 들어가는 것보다 산소가 들어가는 것이 안정된다. 따라서, 산화물 반도체(112) 내의 산소 결손을 저감함으로써, 트랜지스터의 온 전류를 높게 할 수 있는 경우가 있다.
예를 들어, 산화물 반도체(112) 중 어느 깊이 또는 어느 영역에 있어서, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 수소 농도는 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하로 한다.
산화물 반도체(112)의 산소 결손을 저감하기 위한 방법으로서는, 예를 들어 절연체(53)에 포함되는 과잉 산소를 산화물 반도체(111)를 통하여 산화물 반도체(112)까지 이동시키는 방법 등이 있다. 이 경우, 산화물 반도체(111)는 산소 투과성을 갖는 층(산소를 통과 또는 투과시키는 층)인 것이 바람직하다.
또한, 트랜지스터가 s-channel 구조를 갖는 경우, 산화물 반도체(112)의 전체에 채널이 형성된다. 따라서, 산화물 반도체(112)가 두꺼울수록 채널 영역은 크게 된다. 즉, 산화물 반도체(112)가 두꺼울수록 트랜지스터의 온 전류를 높게 할 수 있다.
또한, 트랜지스터의 온 전류를 높게 하기 위해서는 산화물 반도체(113)는 얇을수록 바람직하다. 산화물 반도체(113)는 예를 들어, 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하의 영역을 가지면 좋다. 한편, 산화물 반도체(113)는, 채널이 형성되는 산화물 반도체(112)로, 인접한 절연체를 구성하는 산소 이외의 원소(수소, 실리콘 등)가 들어가지 않도록 차단하는 기능을 갖는다. 따라서, 산화물 반도체(113)는 어느 정도의 두께를 갖는 것이 바람직하다. 산화물 반도체(113)는 예를 들어, 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상의 두께의 영역을 가지면 좋다. 또한, 산화물 반도체(113)는 절연체(53) 등으로부터 방출되는 산소의 외방 확산을 억제하기 위하여, 산소를 차단하는 성질을 가지면 바람직하다.
또한, 신뢰성을 높게 하기 위해서는, 산화물 반도체(111)는 두껍고, 산화물 반도체(113)는 얇은 것이 바람직하다. 산화물 반도체(111)는 예를 들어, 두께가 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상의 두께의 영역을 가지면 좋다. 산화물 반도체(111)의 두께를 두껍게 함으로써, 인접한 절연체와 산화물 반도체(111)와의 계면으로부터, 채널이 형성되는 산화물 반도체(112)까지의 거리를 길게 할 수 있다. 다만, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 산화물 반도체(111)는 예를 들어, 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하의 두께의 영역을 가지면 좋다.
예를 들어, 산화물 반도체(112)와 산화물 반도체(111) 사이에, SIMS 분석으로 측정되는 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 미만, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 미만, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 미만인 영역을 갖는다. 또한, 산화물 반도체(112)와 산화물 반도체(113) 사이에, SIMS 분석으로 측정되는 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 미만, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 미만, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 미만인 영역을 갖는다.
또한, 산화물 반도체(112)의 수소 농도를 저감하기 위하여, 산화물 반도체(111) 및 산화물 반도체(113)의 수소 농도를 저감하면 바람직하다. 산화물 반도체(111) 및 산화물 반도체(113)는 SIMS로 측정되는 수소 농도가 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하인 영역을 갖는다. 또한, 산화물 반도체(112)의 질소 농도를 저감하기 위하여, 산화물 반도체(111) 및 산화물 반도체(113)의 질소 농도를 저감하면 바람직하다. 산화물 반도체(111) 및 산화물 반도체(113)는 SIMS로 측정되는 질소 농도가 1×1016atoms/cm3 이상 5×1019atoms/cm3 미만, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1018atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1017atoms/cm3 이하인 영역을 갖는다.
상술한 3층 구조는 일례이다. 예를 들어, 산화물 반도체(111) 또는 산화물 반도체(113)가 없는 2층 구조로 하여도 된다. 또는, 산화물 반도체(111) 위 또는 아래, 또는 산화물 반도체(113) 위 또는 아래에, 산화물 반도체(111), 산화물 반도체(112), 및 산화물 반도체(113)로서 예시한 반도체 중 어느 하나를 갖는 4층 구조로 하여도 된다. 또는, 산화물 반도체(111) 위, 산화물 반도체(111) 아래, 산화물 반도체(113) 위, 및 산화물 반도체(113) 아래 중 어느 2군데 이상에, 산화물 반도체(111), 산화물 반도체(112), 및 산화물 반도체(113)로서 예시한 반도체 중 어느 하나를 갖는 n층 구조(n은 5 이상의 정수)로 하여도 된다.
<하지 절연체>
절연체(51)를 구성하는 재료에는 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등이 있다.
또한, 절연체(51)로서, TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 실레인 등과, 산소 또는 아산화 질소 등을 반응시켜서 형성한 단차 피복성이 좋은 산화 실리콘을 사용하여도 좋다.
절연체(53)는 가열에 의하여 일부 산소가 탈리되는 산화물 재료를 포함하는 것이 바람직하다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물을 사용하는 것이 적합하다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물막은, 가열에 의하여 일부 산소가 탈리된다. 절연체(53)로부터 탈리된 산소는 산화물 반도체(110)에 공급되어, 산화물 반도체(110)의 산소 결손을 저감할 수 있다. 결과적으로, 트랜지스터의 전기 특성의 변동을 억제하여 신뢰성을 높일 수 있다.
화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물막은, 예를 들어, TDS(Thermal Desorption Spectroscopy) 분석에서, 산소 원자로 환산한 경우의 산소의 탈리량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
절연체(53)는 산화물 반도체(110)에 산소를 공급할 수 있는 산화물을 포함하는 것이 바람직하다. 예를 들어, 절연체(53)로서 산화 실리콘 또는 산화질화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또는, 절연체(53)로서 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등의 금속 산화물을 사용하여도 좋다.
절연체(53)에 산소를 과잉으로 함유시키기 위해서는, 예를 들어 산소 분위기 하에서 절연체(53)를 성막하면 좋다. 또는, 성막 후의 절연체(53)에 산소를 도입하여 산소를 과잉으로 함유하는 영역을 형성하여도 좋고, 양쪽의 수단을 조합하여도 좋다.
예를 들어, 성막 후의 절연체(53)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 산소를 과잉으로 함유하는 영역을 형성한다. 산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 플라스마 처리 등을 사용할 수 있다.
산소 도입 처리에는 산소를 포함하는 가스를 사용할 수 있다. 산소를 포함하는 가스로서는, 예를 들어 산소, 아산화 질소, 이산화 질소, 이산화 탄소, 일산화 탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에서, 산소를 포함하는 가스에 희가스를 포함시켜도 좋다. 또는, 수소 등을 포함시켜도 좋다. 예를 들어, 이산화 탄소, 수소, 및 아르곤의 혼합 가스를 사용하면 좋다.
또한, 절연체(53)를 성막한 후, 그 상면의 평탄성을 높이기 위하여 CMP(Chemical Mechanical Polishing) 등을 사용한 평탄화 처리를 수행하여도 좋다.
절연체(52)는 절연체(53)에 포함되는 산소가 배선(BGL1)에 포함되는 금속과 결합되어, 절연체(53)에 포함되는 산소가 감소하는 것을 방지하는 패시베이션 기능을 갖는다.
절연체(52)는, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 차단할 수 있는 기능을 갖는다. 절연체(52)를 제공함으로써, 산화물 반도체(110)로부터 산소가 외부로 확산되는 것과, 외부로부터 산화물 반도체(110)로 수소나 물 등이 들어가는 것을 방지할 수 있다.
절연체(52)로서는 예를 들어, 질화물 절연체를 사용할 수 있다. 이 질화물 절연체로서는 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다. 또한, 질화물 절연체 대신에 산소, 수소, 물 등의 차단 효과를 갖는 산화물 절연체를 제공하여도 좋다. 산화물 절연체로서는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등이 있다.
트랜지스터(OS1)는 전하 포획층에 전자를 주입함으로써, 문턱 전압을 제어할 수 있다. 전하 포획층은 절연체(51) 또는 절연체(52)에 제공하는 것이 바람직하다. 예를 들어, 절연체(52)를 산화 하프늄, 산화 알루미늄, 산화 탄탈럼, 알루미늄 실리케이트 등으로 형성함으로써 전하 포획층으로서 기능시킬 수 있다.
<게이트 전극, 소스 전극, 드레인 전극>
도전체(115, 116, 117)는 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 스트론튬(Sr)의 저저항 재료로 구성되는 단체, 합금, 또는 이들을 주성분으로 하는 화합물을 포함한 도전체의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한 Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화 망가니즈가 형성되고, 산화 망가니즈가 Cu의 확산을 억제하는 기능을 갖기 때문에 바람직하다.
또한, 도전체(115, 116, 117)로서, 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다. 상기 투명 도전 재료로서, 예를 들어 산화 인듐, 인듐 주석 산화물(ITO: Indium Tin Oxide), 인듐 아연 산화물, 산화 아연, 갈륨이 첨가된 산화 아연 등을 들 수 있다.
또한, 도전체(115, 116, 117)로서 상기 금속과 상기 투명 도전 재료의 적층을 사용하여도 좋다.
또한, 도전체(115, 116, 117)에는 산화 이리듐, 산화 루테늄, 스트론튬 루테네이트 등, 귀금속을 포함한 도전성 산화물을 사용하는 것이 바람직하다. 이들 도전성 산화물은, 산화물 반도체와 접하여도 산화물 반도체로부터 산소를 빼앗는 일이 적고, 산화물 반도체의 산소 결손을 만들기 어렵다.
<저저항 영역>
영역(151, 152)은 예를 들어, 도전체(116, 117)가 산화물 반도체(111, 112)의 산소를 추출함으로써 형성된다. 산소의 추출은 높은 온도로 가열할수록 일어나기 쉽다. 트랜지스터의 제작 공정에는 몇 가지의 가열 공정이 있기 때문에 영역(151, 152)에는 산소 결손이 형성된다. 또한, 가열에 의하여 이 산소 결손의 사이트에 수소가 들어가 영역(151, 152)에 포함되는 캐리어 농도가 증가한다. 그 결과, 영역(151, 152)이 저저항화된다.
<게이트 절연체>
절연체(114)는 비유전율이 높은 절연체를 갖는 것이 바람직하다. 예를 들어, 절연체(114)는 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 하프늄, 알루미늄 및 하프늄을 갖는 산화물, 알루미늄 및 하프늄을 갖는 산화질화물, 실리콘 및 하프늄을 갖는 산화물, 또는 실리콘 및 하프늄을 갖는 산화질화물 등을 갖는 것이 바람직하다.
또한, 절연체(114)는 산화 실리콘 또는 산화질화 실리콘과, 비유전율이 높은 절연체의 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정되기 때문에 비유전율이 높은 절연체와 조합함으로써 열적으로 안정되고 또한 비유전율이 높은 적층 구조로 할 수 있다. 예를 들어, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄을 산화물 반도체(113) 측에, 산화 실리콘 또는 산화질화 실리콘을 도전체(115) 측에 제공함으로써, 산화 실리콘 또는 산화질화 실리콘에 포함되는 실리콘이 산화물 반도체(112)로 혼입되는 것을 방지할 수 있다.
<층간 절연체, 보호 절연체>
절연체(14)는 비유전율이 낮은 절연체를 갖는 것이 바람직하다. 예를 들어, 절연체(14)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 또는 수지 등을 갖는 것이 바람직하다. 또는, 절연체(14)는 산화 실리콘 또는 산화질화 실리콘과 수지의 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정되기 때문에 수지와 조합함으로써 열적으로 안정되고 또한 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다.
절연체(54)는 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 차단할 수 있는 기능을 갖는다. 절연체(54)를 제공함으로써, 산화물 반도체(110)로부터 산소가 외부에 확산되는 것과, 외부로부터 산화물 반도체(110)로 수소나 물 등이 들어가는 것을 방지할 수 있다.
절연체(54)로서는 예를 들어, 질화물 절연체를 사용할 수 있다. 이 질화물 절연체로서는 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다. 또한, 질화물 절연체 대신에 산소, 수소, 물 등의 차단 효과를 갖는 산화물 절연체를 제공하여도 좋다. 산화물 절연체로서는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등이 있다.
산화 알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높기 때문에 절연체(54)에 적용하기에 바람직하다.
도 5의 (A)는 도 1에 도시된 단면도의 층(L5) 및 층(L6)의 부분을 추출한 것이다. 또한, 도 5의 (B)는 용량 소자(C0) 및 트랜지스터(OS2)의 상면도이다. 도 5의 (B)에서는 명료화를 위하여 도면의 일부의 요소를 생략하였다. 도 5의 (A)의 왼쪽은 도 5의 (B)에 도시된 일점쇄선 X1-X2에 대응하는 단면도이고, 도 5의 (A)의 오른쪽은 도 5의 (B)에 도시된 일점쇄선 Y1-Y2에 대응하는 단면도이다. 또한, 일점쇄선 X1-X2를 트랜지스터(OS2)의 채널 길이 방향, 일점쇄선 Y1-Y2를 트랜지스터(OS2)의 채널 폭 방향이라고 부르는 경우가 있다.
≪용량 소자(C0)≫
용량 소자(C0)는 도전체(120), 도전체(121), 및 절연체(122)를 갖는다. 도전체(120, 121)는 용량 소자(C0)의 전극으로서의 기능을 갖는다. 또한, 절연체(122)는 용량 소자(C0)의 커패시터 절연체로서의 기능을 갖는다.
절연체(122)는 비유전율이 높은 절연체를 갖는 것이 바람직하다. 예를 들어, 절연체(122)는 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 하프늄, 알루미늄 및 하프늄을 갖는 산화물, 알루미늄 및 하프늄을 갖는 산화질화물, 실리콘 및 하프늄을 갖는 산화물, 또는 실리콘 및 하프늄을 갖는 산화질화물 등을 갖는 것이 바람직하다.
도전체(120, 121)로서, 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 스트론튬(Sr)의 저저항 재료로 이루어지는 단체, 합금, 또는 이들을 주성분으로 하는 화합물을 포함하는 도전체의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다.
특히, 절연체(122)가 금속 산화물을 포함하는 경우, 도전체(120, 121)는 이리듐, 루테늄, 백금, 스트론튬 루테네이트 등, 귀금속을 포함하는 것이 바람직하다. 이들 귀금속은 절연체(122)에 포함되는 금속 산화물과 접하여도, 절연체(122)로부터 산소를 빼앗는 일이 적고, 산소 결손에서 유래하는 절연체(122)의 결함을 만들기 어렵다.
절연체(15, 16)는 비유전율이 낮은 절연체를 갖는 것이 바람직하다. 예를 들어, 절연체(15, 16)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘 또는 수지 등을 갖는 것이 바람직하다. 또는, 절연체(15, 16)는 산화 실리콘 또는 산화질화 실리콘과, 수지의 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정되기 때문에 수지와 조합함으로써 열적으로 안정되고 또한 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다.
≪트랜지스터(OS2)≫
다음에, 트랜지스터(OS2)에 대하여 설명한다. 이하에서는, 트랜지스터(OS2)에 OS 트랜지스터를 적용한 경우에 대하여 설명한다.
트랜지스터(OS2)는 배선(BGL2) 및 배선(44), 배선(BGL2) 및 배선(44)을 덮도록 형성된 절연체(55), 절연체(55) 위의 절연체(56), 절연체(56) 위의 절연체(57), 절연체(57) 위에 순차적으로 형성된 산화물 반도체(131)와 산화물 반도체(132)의 적층, 산화물 반도체(132)의 상면 및 측면과 접하는 도전체(136), 마찬가지로 산화물 반도체(132)의 상면 및 측면과 접하는 도전체(137), 도전체(136, 137) 위의 절연체(17), 산화물 반도체(131, 132), 도전체(136, 137) 및 절연체(17)와 접하는 산화물 반도체(133), 산화물 반도체(133) 위의 절연체(134), 절연체(134) 위의 배선(WL), 및 배선(WL)을 덮도록 형성된 절연체(58)를 갖는다. 또한, 산화물 반도체(131), 산화물 반도체(132), 및 산화물 반도체(133)를 총칭하여 산화물 반도체(130)라고 부른다.
산화물 반도체(132)는 반도체이며, 트랜지스터(OS2)의 채널로서의 기능을 갖는다.
또한, 산화물 반도체(131) 및 산화물 반도체(132)는 영역(153) 및 영역(154)을 갖는다. 영역(153)은 도전체(136)와 산화물 반도체(131, 132)가 접하는 영역 근방에 형성되고, 영역(154)은 도전체(137)와 산화물 반도체(131, 132)가 접하는 영역 근방에 형성된다.
영역(153, 154)은 저저항 영역으로서의 기능을 갖는다. 산화물 반도체(131, 132)는 영역(153)을 가짐으로써, 도전체(136)와의 사이의 콘택트 저항을 저감할 수 있다. 마찬가지로, 산화물 반도체(131, 132)는 영역(154)을 가짐으로써, 도전체(137)와의 사이의 콘택트 저항을 저감할 수 있다.
도전체(136)는 트랜지스터(OS2)의 소스 전극 및 드레인 전극 중 한쪽으로서의 기능을 갖는다. 도전체(137)는 트랜지스터(OS2)의 소스 전극 및 드레인 전극 중 다른 쪽으로서의 기능을 갖는다.
도전체(136)는 절연체(55~57)에 제공된 개구부(138)를 통하여 배선(44)에 접속된다.
트랜지스터(OS2)는 도전체(136), 배선(44), 및 플러그(24)를 통하여 용량 소자(C0)에 전기적으로 접속된다.
배선(WL)은 메모리 셀(MC)의 워드선으로서의 기능 및 트랜지스터(OS2)의 제 1 게이트 전극으로서의 기능을 갖는다.
절연체(134)는 트랜지스터(OS2)의 제 1 게이트 절연체로서의 기능을 갖는다.
배선(BGL2)은 트랜지스터(OS2)의 제 2 게이트 전극으로서의 기능을 갖는다.
배선(WL)과 배선(BGL2)은 같은 전위가 공급되어도 좋고, 서로 상이한 전위가 공급되어도 좋다. 또한 경우에 따라서는 배선(BGL2)을 생략하여도 좋다.
절연체(55~57)는 트랜지스터(OS2)의 하지 절연체로서의 기능 및 트랜지스터(OS2)의 제 2 게이트 절연체로서의 기능을 갖는다.
절연체(17, 58)는 트랜지스터(OS2)의 보호 절연체 또는 층간 절연체로서의 기능을 갖는다.
산화물 반도체(131, 132, 133)의 상세에 대해서는, 트랜지스터(OS1)의 산화물 반도체(111, 112, 113)의 기재를 각각 참조하면 좋다.
절연체(55, 56, 57, 17, 58)의 상세에 대해서는, 트랜지스터(OS1)의 절연체(51, 52, 53, 14, 54)의 기재를 각각 참조하면 좋다.
배선(WL), 도전체(136), 및 도전체(137)의 상세에 대해서는, 트랜지스터(OS1)의 도전체(115), 도전체(116), 및 도전체(117)의 기재를 각각 참조하면 좋다.
절연체(134)의 상세에 대해서는, 트랜지스터(OS1)의 절연체(114)의 기재를 참조하면 좋다.
영역(153, 154)의 상세에 대해서는, 트랜지스터(OS1)의 영역(151, 152)의 기재를 각각 참조하면 좋다.
또한, 도 1~도 5에서, 부호 및 해칭 패턴이 붙지 않은 영역은 절연체로 구성되어 있다. 상기 절연체에는, 산화 알루미늄, 질화산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등으로부터 선택된 1종류 이상의 재료를 포함하는 절연체를 사용할 수 있다. 또한, 상기 영역에는, 폴리이미드 수지, 폴리아마이드 수지, 아크릴 수지, 실록산 수지, 에폭시 수지, 페놀 수지 등의 유기 수지를 사용할 수도 있다.
트랜지스터(OS2)는 소스 전극 또는 드레인 전극으로서 기능하는 도전체를 적층막으로 형성하여도 좋다. 이 경우의 예를 도 6에 도시하였다. 도 6에 도시된 트랜지스터(OS2)는 도전체(136)가 도전체(136a)와 도전체(136b)의 적층으로 이루어지고, 도전체(137)가 도전체(137a)와 도전체(137b)의 적층으로 이루어진다.
도전체(136a)는 도전체(136b)보다 산소를 투과시키기 어려운 것이 바람직하다. 이로써, 산화로 인한 도전체(136b)의 도전율 저하를 방지할 수 있다. 마찬가지로, 도전체(137a)는 도전체(137b)보다 산소를 투과시키기 어려운 것이 바람직하다. 이로써, 산화로 인한 도전체(137b)의 도전율 저하를 방지할 수 있다.
또한, 상기 구성은 트랜지스터(OS1)가 갖는 도전체(116) 및 도전체(117)에도 적용할 수 있다.
≪반도체 장치의 제작 방법≫
다음에, 트랜지스터(OS2)의 제작 방법에 대하여 도 7~도 11을 사용하여 설명한다. 또한, 도 7~도 11에서는 트랜지스터(M0), 트랜지스터(OS1), 및 용량 소자(C0)의 일부를 생략하였다.
우선, 기판(11) 위에 트랜지스터(M0), 트랜지스터(OS1), 및 용량 소자(C0)를 형성하고, 용량 소자(C0) 위에 플러그(24), 배선(BGL2), 및 배선(44)을 형성한다(도 7의 (A) 참조). 트랜지스터(M0) 및 용량 소자(C0)는 일반적인 반도체 제작 공정을 사용함으로써 제작할 수 있다. 트랜지스터(OS1)의 제작 방법은 후술하는 트랜지스터(OS2)의 제작 방법을 참조하면 좋다.
다음에, 절연체(55)~절연체(57)를 성막한다(도 7의 (B) 참조). 절연체(55)~절연체(57)는 스퍼터링법, CVD(Chemical Vapor Deposition)법, MBE(Molecular Beam Epitaxy)법, ALD(Atomic Layer Deposition)법, 또는 PLD(Pulsed Laser Deposition)법 등으로 성막하여도 좋다.
또한, CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한, 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 분류할 수 있다.
예를 들어, 성막 후의 절연체(57)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 산소를 과잉으로 함유하는 영역을 형성한다. 산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 플라스마 처리 등을 사용할 수 있다. 산소 도입 처리에는 산소를 포함하는 가스를 사용할 수 있다. 산소를 포함하는 가스로서는, 예를 들어 산소, 아산화 질소, 이산화 질소, 이산화 탄소, 일산화 탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에서, 산소를 포함하는 가스에 희가스를 포함시켜도 좋다. 또는, 수소 등을 포함시켜도 좋다. 예를 들어, 이산화 탄소, 수소 및 아르곤의 혼합 가스를 사용하면 좋다.
절연체(57)를 성막한 후, 그 상면의 평탄성을 높이기 위하여 CMP법 등을 사용한 평탄화 처리를 수행하는 것이 바람직하다.
다음에, 산화물 반도체(131i) 및 산화물 반도체(132i)를 성막한다(도 7의 (C) 참조). 산화물 반도체(131i) 및 산화물 반도체(132i)는 스퍼터링법, CVD법(열 CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, PLD법, 또는 ALD법 등을 사용하여 성막하면 좋다. 특히, 대향 타깃식 스퍼터링 장치를 사용하여 성막하는 것이 바람직하다. 대향 타깃식 스퍼터링 장치를 사용하여 산화물 반도체(131i) 및 산화물 반도체(132i)를 성막함으로써, 성막 시의 플라스마 대미지를 저감할 수 있다. 그러므로, 막 내의 산소 결손을 저감할 수 있다. 또한, 대향 타깃식 스퍼터링 장치를 사용함으로써, 고진공에서의 성막이 가능해진다. 이로써, 성막된 산화물 반도체 내의 불순물 농도(예를 들어 수소, 희가스(아르곤 등), 물 등)를 저감할 수 있다. 또한, 유도 결합형 안테나 도체판을 갖는 스퍼터링 장치를 사용하여도 좋다. 이로써, 성막 속도가 빠르고, 대면적이며 균일성이 높은 막을 형성할 수 있다.
또한 산화물 반도체(131i, 132i)로서, In-Ga-Zn 산화물층을 MOCVD법에 의하여 성막하는 경우, 원료 가스로서 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연 등을 사용하면 좋다. 또한, 상기 원료 가스의 조합에 한정되지 않고, 트라이메틸인듐 대신에 트라이에틸인듐 등을 사용하여도 좋다. 또한, 트라이메틸갈륨 대신에 트라이에틸갈륨 등을 사용하여도 좋다. 또한, 다이메틸아연 대신에 다이에틸아연 등을 사용하여도 좋다.
산화물 반도체(131i, 132i)를 성막한 후, 이어서 가열 처리를 수행하면 바람직하다. 이 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하로 수행하면 좋다. 이 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함하는 분위기에서 수행하여도 좋다. 이 가열 처리는 감압 상태에서 수행하여도 좋다. 또한, 이 가열 처리는 불활성 가스 분위기에서 가열 처리한 후에, 탈리한 산소를 보전(補塡)하기 위하여 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함하는 분위기에서 수행하여도 좋다. 가열 처리에 의하여 반도체의 결정성을 높이거나, 수소나 물 등의 불순물을 제거하는 것 등이 가능하다.
다음에, 리소그래피 및 드라이 에칭에 의하여 산화물 반도체(131i, 132i)를 섬 형상의 산화물 반도체(131, 132)로 가공한다(도 8의 (A) 참조). 또한, 산화물 반도체(131, 132)를 형성한 후에, 도면에서 화살표로 나타낸 바와 같이 고밀도 플라스마 처리를 수행하는 것이 바람직하다. 고밀도 플라스마 처리는 산소 분위기에서 수행하는 것이 바람직하다. 산소 분위기란, 산소 원자를 갖는 가스 분위기이며, 산소, 오존, 또는 질소 산화물(일산화 질소, 이산화 질소, 일산화 이질소, 삼산화 이질소, 사산화 이질소, 오산화 이질소 등) 분위기를 말한다. 또한, 산소 분위기에서, 질소, 또는 희가스(헬륨, 아르곤 등)의 불활성 가스가 포함되어도 좋다. 이와 같이 산소 분위기에서 고밀도 플라스마 처리를 수행함으로써, 산화물 반도체(131, 132)의 산소 결손을 보전할 수 있다. 또한, 예를 들어 수소, 탄소, 수분 등의 불순물을 산화물 반도체(131, 132)로부터 제거할 수 있다. 즉, 리소그래피 및 드라이 에칭에 의하여 발생한 산화물 반도체(131, 132)에 대한 대미지 또는 불순물을, 고밀도 플라스마 처리에 의하여 회복 또는 제거할 수 있다.
고밀도 플라스마 처리에서는, 예를 들어 주파수 0.3GHz 이상 3.0GHz 이하, 0.7GHz 이상 1.1GHz 이하, 또는 2.2GHz 이상 2.8GHz 이하(대표적으로는 2.45GHz)의 고주파 발생기를 사용하여 발생시킨 마이크로파를 사용하면 좋다. 또한, 처리 압력을 10Pa 이상 5000Pa 이하, 바람직하게는 200Pa 이상 1500Pa 이하, 더 바람직하게는 300Pa 이상 1000Pa 이하로 하고, 기판 온도를 100℃ 이상 600℃ 이하(대표적으로는 400℃)로 하고, 산소와 아르곤의 혼합 가스를 사용하여 수행할 수 있다.
고밀도 플라스마는, 예를 들어 2.45GHz의 마이크로파를 사용함으로써 생성되고, 전자 밀도 1×1011/cm3 이상 1×1013/cm3 이하, 전자 온도 2eV 이하 또는 이온 에너지 5eV 이하로 수행되면 바람직하다. 이와 같은 고밀도 플라스마 처리는, 라디칼의 운동 에너지가 작고, 종래의 플라스마 처리와 비교하여 플라스마로 인한 대미지가 적다. 따라서, 결함이 적은 막을 형성할 수 있다. 마이크로파를 발생하는 안테나로부터 피처리물까지의 거리는 5mm 이상 120mm 이하, 바람직하게는 20mm 이상 60mm 이하로 하면 좋다.
또는, 기판 측에 RF(Radio Frequency) 바이어스를 인가하는 플라스마 전원을 가져도 좋다. RF 바이어스의 주파수로서는, 예를 들어 13.56MHz 또는 27.12MHz 등을 사용하면 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 이온을 생성할 수 있고, 기판 측에 RF 바이어스를 인가함으로써 고밀도 플라스마에 의하여 생성된 산소 이온을 효율적으로 피처리물에 이끌 수 있다. 따라서, 기판 바이어스를 인가하면서 고밀도 플라스마 처리를 수행하는 것이 바람직하다.
또한, 고밀도 플라스마 처리 후, 대기에 노출시키지 않고 연속적으로 가열 처리를 수행하여도 좋다. 또한, 고밀도 플라스마 처리는 가열 처리 후, 대기에 노출시키지 않고 연속적으로 수행하여도 좋다. 고밀도 플라스마 처리와 가열 처리를 연속적으로 수행함으로써, 처리 사이에 불순물이 혼입하는 것을 억제할 수 있다. 또한, 산소 분위기에서 고밀도 플라스마 처리를 수행한 후에 가열 처리를 수행함으로써, 피처리물에 첨가된 산소 중, 산소 결손의 보전에 사용되지 않은 불필요한 산소를 탈리시킬 수 있다. 또한, 상기 가열 처리는 예를 들어 램프 어닐 등에 의하여 수행하면 좋다.
또한, 고밀도 플라스마 처리의 처리 시간은 30초 이상 120분 이하, 1분 이상 90분 이하, 2분 이상 30분 이하, 또는 3분 이상 15분 이하로 하면 바람직하다.
또한, 가열 처리에서는 250℃ 이상 800℃ 이하, 300℃ 이상 700℃ 이하, 또는 400℃ 이상 600℃ 이하의 처리 시간을 30초 이상 120분 이하, 1분 이상 90분 이하, 2분 이상 30분 이하, 또는 3분 이상 15분 이하로 하면 바람직하다.
다음에, 리소그래피 및 드라이 에칭에 의하여 절연체(55~57)에 개구부(138)를 형성한다(도 8의 (B) 참조). 또한, 개구부(138)를 형성한 후에, 도면에서 화살표로 나타낸 바와 같이 상기 고밀도 플라스마 처리를 수행하여도 좋다. 고밀도 플라스마 처리에 의하여, 개구부(138)를 형성하였을 때에 발생한 산화물 반도체(131, 132)에 대한 대미지를 회복하고 불순물을 제거할 수 있다.
개구부(138)를 형성한 후에 산소 분위기에서 고밀도 플라스마 처리를 수행하면, 배선(44)의 노출된 부분이 산화된다. 그러므로, 배선(44)에는, 산화되기 어렵거나, 또는 산화되더라도 도전성이 유지되는 재료를 사용하는 것이 바람직하다. 이러한 재료로서는, 예를 들어 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 들 수 있다. 또한 이리듐, 금, 백금, 루테늄, 구리, 스트론튬 루테네이트 등을 포함하는 재료를 들 수 있다.
다음에, 도전체(142)를 성막한다(도 8의 (C) 참조). 도전체(142)는 스퍼터링법, CVD법(열 CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, PLD법, 또는 ALD법 등을 사용하여 성막하면 좋다. 또한, 도전체(142)는 산화물 반도체(131, 132)를 덮는 형상으로 한다. 도전체(142)를 성막할 때, 산화물 반도체(131)의 측면, 산화물 반도체(132)의 상면 및 측면의 일부에 대미지를 줌으로써, 저저항화된 영역(도 5의 (A)에 도시된 영역(153, 154))이 형성되는 경우가 있다. 이들 저저항화된 영역은 도전체(142)와 산화물 반도체(131, 132) 사이의 콘택트 저항을 낮출 수 있다.
다음에, 절연체(17)를 성막한다(도 9의 (A) 참조). 절연체(17)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 절연체(17)는 TEOS 가스를 사용하여 성막하는 것이 바람직하다. 절연체(17)는 상면이 평탄성을 갖도록 형성하여도 좋다. 예를 들어, 절연체(17)는 성막 직후에 상면이 평탄성을 가져도 좋다. 또는 예를 들어, 절연체(17)는 기판 이면 등의 기준면과 평행하게 되도록 평탄화 처리하여도 좋다. 평탄화 처리로서는, CMP 처리, 드라이 에칭 처리 등이 있다. 다만, 절연체(17)의 상면이 평탄성을 갖지 않아도 된다.
다음에, 절연체(17) 위에 리소그래피에 의하여 레지스트 마스크를 형성한다. 여기서, 절연체(17)의 상면과 레지스트 마스크 사이의 밀착성을 향상시키기 위하여, 예를 들어 유기 도포막을 절연체(17)와 레지스트 마스크 사이에 제공하여도 좋다.
다음에, 절연체(17)에 대하여, 드라이 에칭을 사용하여 도전체(142)의 상면에 도달할 때까지 제 1 가공을 수행한다.
다음에, 드라이 에칭을 사용한 제 2 가공에 의하여 도전체(142)를 도전체(136)와 도전체(137)로 분리한다(도 9의 (B) 참조). 또한, 제 1 가공과 제 2 가공은 공통의 리소그래피로 수행하여도 좋고, 상이한 리소그래피로 수행하여도 좋다.
이때, 산화물 반도체(132)는 노출된 영역을 갖는다. 산화물 반도체(132)의 노출된 영역의 일부는 상기 제 2 가공에 의하여 제거되는 경우가 있다. 또한, 노출된 산화물 반도체(132)의 표면에 에칭 가스의 잔류 성분 등의 불순물 원소가 부착되는 경우가 있다. 산화물 반도체(132)의 표면에 부착된 불순물 원소를 제거하기 위하여, 예를 들어 희불산 등을 사용한 세정 처리, 오존 등을 사용한 세정 처리, 또는 자외선 등을 사용한 세정 처리를 수행하여도 좋다. 또한 복수의 세정 처리를 조합하여도 좋다. 이로써, 산화물 반도체(132)의 누출된 면(채널 형성 영역)은 고저항이 된다.
제 2 가공 후에, 상술한 고밀도 플라스마 처리를 수행하여도 좋다. 이로써, 제 1 가공 및 제 2 가공을 수행하였을 때에 절연체(17)의 측면 등에 형성된 반응 생성물(rabbit ear라고도 함)을 제거할 수 있다.
다음에, 산화물 반도체(133i), 절연체(134i), 및 도전체(143)를 성막한다(도 10의 (A) 참조). 산화물 반도체(133i), 절연체(134i), 및 도전체(143)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 특히, 절연체(134i)는 TEOS 가스를 사용하여 성막하는 것이 바람직하다. 또한, 도전체(143)는 절연체(17)에 제공된 개구부를 채우도록 성막되는 것이 바람직하다. 따라서, 도전체(143)는 CVD법(특히 MCVD법)을 사용하여 형성하는 것이 바람직하다.
또한, 도전체의 밀착성을 높이기 위하여, ALD법 등으로 성막한 도전체와 CVD법으로 성막한 도전체의 적층을 도전체(143)로 하는 것이 바람직한 경우가 있다. 예를 들어, 도전체(143)로서, 질화 타이타늄과 텅스텐이 순차적으로 성막된 적층을 사용하여도 좋다.
다음에, 절연체(17)의 표면이 노출될 때까지 CMP 등을 사용하여 연마하여, 배선(WL), 절연체(134), 산화물 반도체(133)를 형성한다(도 10의 (B) 참조).
이로써, 게이트 전극으로서의 기능을 갖는 배선(WL)을, 리소그래피법을 사용하지 않고 자기정합적으로 형성할 수 있다. 또한, 게이트 전극으로서의 기능을 갖는 배선(WL)과, 소스 전극 또는 드레인 전극으로서의 기능을 갖는 도전체(136) 및 도전체(137)의 얼라인먼트 정밀도를 고려할 필요 없이 게이트 전극을 형성할 수 있으므로, 반도체 장치(10)의 면적을 작게 할 수 있다. 또한, 리소그래피 공정이 불필요하게 되므로, 공정 간략화에 의한 생산성 향상이 기대된다.
또한, 반드시 절연체(17)의 표면이 노출될 때까지 연마할 필요는 없고, 절연체(134)의 표면이 노출될 때까지 연마하고 배선(WL)을 형성하여도 좋다. 산화물 반도체(133)의 표면이 노출될 때까지 연마하고 배선(WL)을 형성하여도 좋다. 절연체(17), 절연체(134), 또는 산화물 반도체(133)가 CMP 스토퍼로서 기능하는 절연체를 갖는 것이 바람직하다.
다음에, 절연체(58)를 성막한다(도 11의 (A) 참조). 절연체(58)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 절연체(58)는 상면이 평탄성을 갖도록 형성되어도 좋다.
절연체(58)를 성막한 후, 가열 처리를 수행하여도 좋다. 이 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하로 수행하면 좋다. 이 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함하는 분위기에서 수행하여도 좋다. 이 가열 처리에 의하여, 절연체(57) 등으로부터 산화물 반도체(131~133)에 산소를 공급하여, 산화물 반도체(131~133) 내의 산소 결손을 저감할 수 있다. 또한 이때, 절연체(57)로부터 탈리된 산소는 절연체(58)에 의하여 차단되기 때문에, 상기 산소를 효과적으로 가둘 수 있다.
마지막에, 플러그(25), 배선(45), 플러그(26), 배선(BL) 등을 형성한다(도 11의 (B) 참조). 플러그 및 배선 등의 제작 방법은 일반적인 반도체 제작 방법을 사용하면 좋고, 자세한 설명은 생략한다.
상술한 바와 같이 하여 반도체 장치(10)를 제작한다.
≪반도체 장치의 구성예 2≫
이하에서는, 반도체 장치(10)의 또 다른 구성예에 대하여 설명한다. 도 12는 도 1의 배선(BL)을, 트랜지스터(OS1)와 용량 소자(C0) 사이에 제공한 예를 도시한 것이다. 트랜지스터(OS2)는 배선(90), 플러그(91), 배선(92), 플러그(93), 배선(94), 및 플러그(95)를 통하여 배선(BL)에 전기적으로 접속된다.
반도체 장치(10)를 도 12에 도시된 구성으로 함으로써, 트랜지스터(OS2)를 마지막에 형성할 수 있으므로, 트랜지스터(OS2)가 프로세스 대미지를 받는 빈도를 줄일 수 있다.
≪반도체 장치의 구성예 3≫
도 33은, 도 1의 트랜지스터(OS1)를 빼고, 센스앰프(SA)를 복수의 트랜지스터(M0)로 구성한 경우를 도시하였다. 층(L1)과 층(L5) 사이에는 층(L8)이 존재하고, 층(L8)은 배선(40_1), 배선(40_2), 플러그(21_1), 및 플러그(23) 등을 포함한다.
반도체 장치(10)를 도 33에 도시된 구성으로 함으로써 제작 공정을 간략화할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태인 반도체 장치의 구성예에 대하여 도 13~도 18을 사용하여 설명한다.
≪반도체 장치의 구성예 1≫
도 13의 (A)에 반도체 장치(10)의 회로 구성예를 도시하였다. 또한, 도 13의 (A)의 반도체 장치(10)의 상면도를 도 13의 (B)에 도시하였다.
반도체 장치(10)는 셀 어레이(70) 및 센스앰프 회로(60)를 갖는다. 셀 어레이(70)는 복수의 메모리 셀(MC)을 갖는다. 각 메모리 셀(MC)은 배선(WL) 및 배선(BL)에 접속된다. 배선(WL)에 공급되는 전위에 따라 메모리 셀(MC)의 선택이 수행되고, 메모리 셀(MC)에 기록하는 데이터에 대응하는 전위(이하, 기록 전위라고도 함)가 배선(BL)에 공급됨으로써, 메모리 셀(MC)에 데이터가 기록된다. 여기서는, 셀 어레이(70)가 i행 j열(i, j는 2 이상의 정수)의 메모리 셀(MC)을 갖는 경우에 대하여 설명한다. 따라서, 셀 어레이(70)에는 i개의 배선(WL)과 j개의 배선(BL)이 제공된다.
센스앰프 회로(60)는 복수의 배선(BL) 및 배선(GBL)에 접속된다. 센스앰프 회로(60)는 입력된 신호를 증폭하는 기능, 및 증폭된 신호의 출력을 제어하는 기능을 갖는다. 구체적으로는, 메모리 셀(MC)에 기억된 데이터에 대응하는 배선(BL)의 전위(이하, 판독 전위라고도 함)를 증폭하고, 소정의 타이밍으로 배선(GBL)에 출력하는 기능을 갖는다. 센스앰프 회로(60)에 의하여 판독 전위를 증폭함으로써, 메모리 셀(MC)로부터 판독된 전위가 미약한 경우에도 데이터 판독을 확실히 수행할 수 있다. 또한, 증폭된 전위의 배선(GBL)으로의 출력을 제어함으로써, 배선(GBL)을 공유화시킬 수 있다.
본 발명의 일 형태에서는, 셀 어레이(70)의 레이아웃의 방식으로서 접힘형(folded-type)이나 개방형(open-type) 등을 적용할 수 있다. 접힘형을 적용하는 경우, 배선(WL)의 전위의 변화에 따라, 배선(BL)에 출력되는 판독 전위에 생기는 노이즈를 저감할 수 있다. 또한, 개방형을 적용하는 경우, 접힘형에 비하여 메모리 셀(MC)의 밀도를 높일 수 있어, 셀 어레이(70)의 면적을 축소할 수 있다. 도 13의 (A) 및 (B)에는, 접힘형이 적용된 경우의 셀 어레이(70)의 구성을 예시하였다. 도 13의 (A) 및 (B)에 도시된 셀 어레이(70)에서는, 한 배선(BL)에 접속된 메모리 셀(MC)과, 상기 배선(BL)에 인접한 배선(BL)에 접속된 메모리 셀(MC)이, 동일한 배선(WL)에 접속되지 않도록 하는 구성으로 하였다.
센스앰프(SA)는 기준이 되는 전위와, 배선(BL)에 공급되는 판독 전위의 전위차를 증폭하고, 증폭된 전위차를 유지하는 기능을 갖는다. 또한, 증폭된 전위의 배선(GBL)으로의 출력을 제어하는 기능을 갖는다. 여기서는, 센스앰프(SA)가 2개의 배선(BL)과 2개의 배선(GBL)에 접속되는 예를 나타낸다.
본 발명의 일 형태에서, 메모리 셀(MC)이 센스앰프(SA)와 상이한 층에 형성되어 있다. 특히, 메모리 셀(MC)이 센스앰프(SA)의 위층에 형성되는 것이 바람직하다. 또한, 적어도 하나의 메모리 셀(MC)은 센스앰프(SA)와 중첩되는 영역을 갖도록 배치되는 것이 바람직하다. 이로써, 메모리 셀(MC)과 센스앰프(SA)가 동일한 층에 제공되는 경우와 비교하여 반도체 장치(10)의 면적을 축소시킬 수 있다. 따라서, 반도체 장치(10)의 단위 면적당 기억 용량을 증가시킬 수 있다. 또한, 모든 메모리 셀(MC)이 센스앰프(SA)와 중첩되도록 배치함으로써, 반도체 장치(10)의 면적을 더 축소시킬 수 있다. 또한 메모리 셀(MC)은, 하나의 센스앰프(SA)와 중첩되는 영역을 갖도록 배치하여도 좋고, 상이한 복수의 센스앰프(SA)와 중첩되는 영역을 갖도록 배치하여도 좋다. 또한, 셀 어레이(70)에 포함되는 메모리 셀(MC)의 수는 자유로이 설정할 수 있다. 예를 들어, 128개 이상 512개 이하로 할 수 있다.
또한, 메모리 셀(MC)과 센스앰프(SA)를 적층함으로써, 메모리 셀(MC)과 센스앰프(SA)를 접속하는 배선(BL)의 길이를 짧게 할 수 있다. 따라서, 상기 배선(BL)의 배선 저항을 작게 억제할 수 있어, 반도체 장치(10)의 소비 전력 저감 및 동작 속도 향상을 도모할 수 있다. 또한, 메모리 셀(MC)에 제공되는 용량 소자의 면적을 작게 할 수 있어, 메모리 셀(MC)의 축소를 도모할 수 있다.
도 13의 (C)에 메모리 셀(MC)의 구성예를 도시하였다. 메모리 셀(MC)은 트랜지스터(OS2) 및 용량 소자(C0)를 갖는다. 트랜지스터(OS2)의 게이트는 배선(WL)에 접속되고, 소스 및 드레인 중 한쪽은 용량 소자(C0)의 한쪽 전극에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BL)에 접속된다. 또한, 용량 소자(C0)의 다른 쪽 전극은 소정의 전위(접지 전위 등)가 공급되는 배선 또는 단자에 접속된다. 여기서, 트랜지스터(OS2)의 소스 및 드레인 중 한쪽과 용량 소자(C0)의 한쪽 전극에 접속된 노드를 노드(N)로 한다.
여기서, 트랜지스터(OS2)는 비도통 상태가 됨으로써 노드(N)에 축적된 전하가 유지되는 기능을 갖는다. 따라서, 트랜지스터(OS2)의 오프 전류는 작은 것이 바람직하다. 트랜지스터(OS2)의 오프 전류가 작으면, 노드(N)에 유지된 전하의 누설을 저감할 수 있다. 그러므로, 메모리 셀(MC)에 기억된 데이터를 장시간 유지할 수 있다.
여기서, 실시형태 1에서 설명한 OS 트랜지스터는 오프 전류를 현저히 작게 할 수 있으므로, 트랜지스터(OS2)로서 사용되기에 적합하다. 메모리 셀(MC)은 OS 트랜지스터를 사용함으로써, 기록된 데이터를 매우 장기간에 걸쳐 유지할 수 있어, 리프레시 동작의 간격을 길게 할 수 있다. 구체적으로는, 리프레시 동작의 간격을 1시간 이상으로 할 수 있다.
트랜지스터(OS2)의 제 2 게이트는 배선(BGL2)에 전기적으로 접속된다. 트랜지스터(OS2)는, 배선(BGL2)에 공급되는 전압에 따라 문턱값을 조정할 수 있다. 예를 들어, 배선(BGL2)에 음의 전위가 공급된 경우, 트랜지스터(OS2)의 문턱값은 플러스 방향으로 변화한다. 그 결과, 트랜지스터(OS2)는 노멀리 오프(normally off)가 되어, 오프 전류를 더 작게 할 수 있다. 또한, 도 13의 (A) 및 (B), 후술하는 도 14, 도 17, 및 도 18에서, 배선(BGL2)은 생략하였다.
메모리 셀(MC)을 OS 트랜지스터로 구성함으로써, 반도체 장치(10)를 장기간의 데이터 유지가 가능한 기억 장치로서 사용할 수 있다. 그러므로, 반도체 장치(10)는 데이터의 기록 또는 판독을 수행하지 않는 경우에, 전원 공급을 장기간 정지할 수 있다. 따라서, 반도체 장치(10)의 소비 전력을 삭감할 수 있다.
다음에, 반도체 장치(10)의 더 구체적인 구성예를 도 14를 사용하여 설명한다.
도 14에 도시된 반도체 장치(10)는, 도 13에 도시된 반도체 장치(10)에 구동 회로(80), 메인 앰프(81), 및 입출력 회로(82)를 추가한 것이다.
메인 앰프(81)는 센스앰프 회로(60) 및 입출력 회로(82)에 접속된다. 메인 앰프(81)는 입력된 신호를 증폭하는 기능을 갖는다. 구체적으로는, 배선(GBL)의 전위를 증폭하여 입출력 회로(82)에 출력하는 기능을 갖는다. 또한, 메인 앰프(81)는 생략할 수도 있다.
입출력 회로(82)는, 배선(GBL)의 전위 또는 메인 앰프(81)로부터 출력된 전위를 판독하여 데이터로서 외부에 출력하는 기능을 갖는다.
구동 회로(80)는 배선(WL)을 통하여 메모리 셀(MC)에 접속된다. 구동 회로(80)는 소정의 배선(WL)에, 데이터의 기록을 수행하는 메모리 셀(MC)을 선택하기 위한 신호(이하, 기록 워드 신호라고도 함)를 공급하는 기능을 갖는다. 구동 회로(80)는 디코더 등으로 구성할 수 있다.
센스앰프(SA)는 배선(BL)을 통하여 메모리 셀(MC)에 접속된다. 여기서는, 인접한 2개의 배선(BL)(배선(BL_1) 및 배선(BL_2))이 동일한 센스앰프(SA)에 접속되는 구성을 제시한다. 센스앰프(SA)는 증폭 회로(62), 스위치 회로(63)를 갖는다.
증폭 회로(62)는 배선(BL)의 전위를 증폭하는 기능을 갖는다. 구체적으로는, 증폭 회로(62)는 배선(BL)의 전위와 기준 전위의 차이를 증폭하고, 증폭된 전위차를 유지하는 기능을 갖는다. 예를 들어, 배선(BL_1)의 전위를 증폭하는 경우는, 배선(BL_2)의 전위를 기준 전위로 하여 배선(BL_1)과 배선(BL_2)의 전위차를 증폭한다. 또한, 배선(BL_2)의 전위를 증폭하는 경우는, 배선(BL_1)의 전위를 기준 전위로 하여 배선(BL_1)과 배선(BL_2)의 전위차를 증폭한다.
스위치 회로(63)는 증폭된 배선(BL)의 전위를 배선(GBL)에 출력할지 여부를 선택하는 기능을 갖는다. 여기서는, 스위치 회로(63)가 2개의 배선(GBL)(배선(GBL_1) 및 배선(GBL_2))에 접속되는 예를 제시하였다. 스위치 회로(63)는 배선(BL_1)과 배선(GBL_1)의 도통 상태, 및 배선(BL_2)과 배선(GBL_2)의 도통 상태를 제어하는 기능을 갖는다. 스위치 회로(63)는 복수의 배선(CSEL) 중 어느 하나에 접속되고, 구동 회로(80)로부터 배선(CSEL)에 공급되는 신호에 기초하여 스위치 회로(63)의 동작이 제어된다. 반도체 장치(10)는 스위치 회로(63) 및 배선(CSEL)을 사용하여, 외부에 출력하는 신호의 선택을 수행할 수 있다. 따라서, 입출력 회로(82)는 멀티플렉서 등을 사용한 신호를 선택하는 기능이 불필요하므로, 회로 구성을 간략화하여 점유 면적을 축소할 수 있다.
또한 도 14에 도시된 바와 같이, 스위치 회로(63) 및 배선(CSEL)은 셀 어레이(70)와 중첩되는 영역을 갖도록 배치하는 것이 바람직하다. 구체적으로는, 스위치 회로(63) 및 배선(CSEL)이 메모리 셀(MC)과 중첩되는 영역을 갖도록 제공하는 것이 바람직하다. 이로써, 반도체 장치(10)의 면적 증가를 억제하면서, 센스앰프 회로(60)에 출력 신호를 선택하는 기능을 부가할 수 있다.
또한, 여기서는 배선(WL) 및 배선(CSEL)이 구동 회로(80)에 접속된 구성을 제시하였지만, 배선(WL) 및 배선(CSEL)이 각각 상이한 구동 회로에 접속되어도 좋다. 이 경우, 배선(WL) 및 배선(CSEL)의 전위는 각각 상이한 구동 회로에 의하여 제어된다.
또한, 배선(GBL)의 개수는 특별히 한정되지 않고, 셀 어레이(70)가 갖는 배선(BL)의 개수(j개)보다 작은 임의의 수로 할 수 있다. 예를 들어, 하나의 배선(GBL)에 접속된 배선(BL)의 수가 k개(k는 2 이상의 정수)인 경우, 배선(GBL)의 개수는 j/k개가 된다.
<센스앰프의 구성예>
다음에, 본 발명의 일 형태에 따른 센스앰프(SA)의 구체적인 구성예에 대하여 설명한다.
도 15에 메모리 셀(MC)과 메모리 셀(MC)에 전기적으로 접속된 센스앰프(SA)의 회로 구성의 일례를 도시하였다. 메모리 셀(MC)은 배선(BL)을 통하여 센스앰프(SA)에 접속된다. 여기서는, 메모리 셀(MC_1)이 배선(BL_1)을 통하여 센스앰프(SA)에 접속되고, 메모리 셀(MC_2)이 배선(BL_2)을 통하여 센스앰프(SA)에 접속되는 구성을 예시하였다.
또한, 도 15에서는 배선(BL_1)에 하나의 메모리 셀(MC_1)이 접속되는 구성을 예시하였지만, 배선(BL_1)에는 복수의 메모리 셀(MC_1)이 접속되어도 좋다. 마찬가지로, 배선(BL_2)에는 복수의 메모리 셀(MC_2)이 접속되어도 좋다.
센스앰프(SA)는 증폭 회로(62), 스위치 회로(63), 프리차지 회로(64)를 갖는다.
증폭 회로(62)는 p채널형의 트랜지스터(251) 및 트랜지스터(252)와, n채널형의 트랜지스터(253) 및 트랜지스터(254)를 갖는다. 트랜지스터(251)의 소스 및 드레인 중 한쪽은 배선(SP)에 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(252)의 게이트, 트랜지스터(254)의 게이트, 및 배선(BL_1)에 접속된다. 트랜지스터(253)의 소스 및 드레인 중 한쪽은 트랜지스터(252)의 게이트, 트랜지스터(254)의 게이트, 및 배선(BL_1)에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(SN)에 접속된다. 트랜지스터(252)의 소스 및 드레인 중 한쪽은 배선(SP)에 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(251)의 게이트, 트랜지스터(253)의 게이트, 및 배선(BL_2)에 접속된다. 트랜지스터(254)의 소스 및 드레인 중 한쪽은 트랜지스터(251)의 게이트, 트랜지스터(253)의 게이트, 및 배선(BL_2)에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(SN)에 접속된다. 증폭 회로(62)는 배선(BL_1)의 전위를 증폭하는 기능, 및 배선(BL_2)의 전위를 증폭하는 기능을 갖는다. 또한, 도 15에 도시된 증폭 회로(62)를 갖는 센스앰프(SA)는 래치형 센스앰프로서 기능한다.
스위치 회로(63)는 n채널형의 트랜지스터(255) 및 트랜지스터(256)를 갖는다. 트랜지스터(255) 및 트랜지스터(256)는 p채널형이어도 좋다. 트랜지스터(255)의 소스 및 드레인 중 한쪽은 배선(BL_1)에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(GBL_1)에 접속된다. 트랜지스터(256)의 소스 및 드레인 중 한쪽은 배선(BL_2)에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(GBL_2)에 접속된다. 또한, 트랜지스터(255)의 게이트 및 트랜지스터(256)의 게이트는 배선(CSEL)에 접속된다. 스위치 회로(63)는 배선(CSEL)에 공급되는 전위에 기초하여, 배선(BL_1)과 배선(GBL_1)의 도통 상태, 및 배선(BL_2)과 배선(GBL_2)의 도통 상태를 제어하는 기능을 갖는다.
프리차지 회로(64)는 n채널형의 트랜지스터(257), 트랜지스터(258), 및 트랜지스터(259)를 갖는다. 트랜지스터(257)~트랜지스터(259)는 p채널형이어도 좋다. 트랜지스터(257)의 소스 및 드레인 중 한쪽은 배선(BL_1)에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(Pre)에 접속된다. 트랜지스터(258)의 소스 및 드레인 중 한쪽은 배선(BL_2)에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(Pre)에 접속된다. 트랜지스터(259)의 소스 및 드레인 중 한쪽은 배선(BL_1)에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BL_2)에 접속된다. 또한, 트랜지스터(257)의 게이트, 트랜지스터(258)의 게이트, 및 트랜지스터(259)의 게이트는 배선(PL)에 접속된다. 프리차지 회로(64)는 배선(BL_1) 및 배선(BL_2)의 전위를 초기화하는 기능을 갖는다.
또한, 증폭 회로(62), 스위치 회로(63), 프리차지 회로(64)는 메모리 셀(MC)과 중첩되는 영역을 갖도록 배치하는 것이 바람직하다.
<센스앰프의 동작예>
다음에, 데이터 판독 시의 도 15에 도시된 메모리 셀(MC)과 센스앰프(SA)의 동작의 일례에 대하여 도 16에 도시된 타이밍 차트를 사용하여 설명한다.
우선, 기간(T1)에서, 프리차지 회로(64)가 갖는 트랜지스터(257)~트랜지스터(259)를 온 상태로 하여, 배선(BL_1) 및 배선(BL_2)의 전위를 초기화한다. 구체적으로는, 배선(PL)에 하이 레벨 전위(VH_PL)를 공급하여, 프리차지 회로(64)에서 트랜지스터(257)~트랜지스터(259)를 온 상태로 한다. 이로써, 배선(BL_1) 및 배선(BL_2)에 배선(Pre)의 전위(Vpre)가 공급된다. 또한, 전위(Vpre)는 예를 들어 (VH_SP+VL_SN)/2로 할 수 있다.
또한 기간(T1)에서, 배선(CSEL)에는 로 레벨(low level) 전위(VL_CSEL)가 공급되어 있어 스위치 회로(63)에서 트랜지스터(255) 및 트랜지스터(256)는 오프 상태이다. 또한, 배선(WL_1)에는 로 레벨 전위(VL_WL)가 공급되어 있어 메모리 셀(MC_1)에서 트랜지스터(OS2)는 오프 상태이다. 마찬가지로, 도 16에는 도시하지 않았지만, 배선(WL_2)에는 로 레벨 전위(VL_WL)가 공급되어 있어 메모리 셀(MC_2)에서 트랜지스터(OS2)는 오프 상태이다. 또한, 배선(SP) 및 배선(SN)에는 전위(Vpre)가 공급되어 있어 증폭 회로(62)는 오프 상태이다.
다음에, 배선(PL)에 로 레벨 전위(VL_PL)를 공급하여 프리차지 회로(64)에서 트랜지스터(257)~트랜지스터(259)를 오프 상태로 한다. 그리고, 기간(T2)에서는 배선(WL_1)을 선택한다. 구체적으로, 도 16에서는 배선(WL_1)에 하이 레벨 전위(VH_WL)를 공급함으로써 배선(WL_1)을 선택하여 메모리 셀(MC_1)에서 트랜지스터(OS2)를 온 상태로 한다. 상기 구성에 의하여, 배선(BL_1)과 용량 소자(C0)가 트랜지스터(OS2)를 통하여 도통 상태가 된다. 그리고, 배선(BL_1)과 용량 소자(C0)가 도통 상태가 되면, 용량 소자(C0)에 유지되어 있는 전하량에 따라 배선(BL_1)의 전위가 변동된다.
도 16에 도시된 타이밍 차트에는, 용량 소자(C0)에 축적되어 있는 전하량이 많은 경우를 예시하였다. 구체적으로, 용량 소자(C0)에 축적되어 있는 전하량이 많은 경우, 용량 소자(C0)로부터 배선(BL_1)으로 전하가 방출됨으로써, 전위(Vpre)로부터 ΔV1만큼 배선(BL_1)의 전위가 상승된다. 반도로, 용량 소자(C0)에 축적되어 있는 전하량이 적은 경우에는, 배선(BL_1)으로부터 용량 소자(C0)로 전하가 유입함으로써, 배선(BL_1)의 전위는 ΔV2만큼 하강된다.
또한 기간(T2)에서, 배선(CSEL)에는 로 레벨 전위(VL_CSEL)가 공급되어 있고, 스위치 회로(63)에서 트랜지스터(255) 및 트랜지스터(256)는 오프 상태를 유지한다. 또한, 배선(SP) 및 배선(SN)에는, 전위(Vpre)가 공급되어 있고, 센스앰프(SA)는 오프 상태를 유지한다.
다음에 기간(T3)에서는, 배선(SP)에 하이 레벨 전위(VH_SP)를 공급하고 배선(SN)에 로 레벨 전위(VL_SN)를 공급함으로써 증폭 회로(62)를 온 상태로 한다. 증폭 회로(62)는 배선(BL_1) 및 배선(BL_2)의 전위차(도 16의 경우는 ΔV1)를 증폭시키는 기능을 갖는다. 따라서, 도 16에 나타낸 타이밍 차트의 경우, 증폭 회로(62)가 온 상태가 됨으로써, 배선(BL_1)의 전위는 전위(Vpre+ΔV1)로부터 배선(SP)의 전위(VH_SP)로 가까워진다. 또한 배선(BL_2)의 전위는 전위(Vpre)로부터 배선(SN)의 전위(VL_SN)로 가까워진다.
또한, 기간(T3) 시작 당초, 배선(BL_1)의 전위가 전위(Vpre-ΔV2)인 경우에는, 증폭 회로(62)가 온 상태가 됨으로써, 배선(BL_1)의 전위는 전위(Vpre-ΔV2)로부터 배선(SN)의 전위(VL_SN)로 가까워진다. 또한, 배선(BL_2)의 전위는 전위(Vpre)로부터 배선(SP)의 전위(VH_SP)로 가까워진다.
또한 기간(T3)에서, 배선(PL)에는 로 레벨 전위(VL_PL)가 공급되어 있고, 프리차지 회로(64)에서 트랜지스터(257)~트랜지스터(259)는 오프 상태를 유지한다. 또한, 배선(CSEL)에는 로 레벨 전위(VL_CSEL)가 공급되어 있고, 스위치 회로(63)에서 트랜지스터(255) 및 트랜지스터(256)는 오프 상태를 유지한다. 배선(WL_1)에는 하이 레벨 전위(VH_WL)가 공급되어 있고, 메모리 셀(MC_1)에서 트랜지스터(OS2)는 온 상태를 유지한다. 따라서, 메모리 셀(MC_1)에서는, 배선(BL_1)의 전위(VH_SP)에 따른 전하가 용량 소자(C0)에 축적된다.
다음에, 기간(T4)에서, 배선(CSEL)에 공급되는 전위를 제어함으로써, 스위치 회로(63)를 온 상태로 한다. 구체적으로 도 16에서는, 배선(CSEL)에 하이 레벨 전위(VH_CSEL)를 공급하여 스위치 회로(63)에서 트랜지스터(255) 및 트랜지스터(256)를 온 상태로 한다. 이로써, 배선(BL_1)의 전위가 배선(GBL_1)에 공급되고, 배선(BL_2)의 전위가 배선(GBL_2)에 공급된다.
또한 기간(T4)에서, 배선(PL)에는 로 레벨 전위(VL_PL)가 공급되어 있고, 프리차지 회로(64)에서 트랜지스터(257)~트랜지스터(259)는 오프 상태를 유지한다. 또한 배선(WL_1)에는 하이 레벨 전위(VH_WL)가 공급되어 있고, 메모리 셀(MC_1)에서 트랜지스터(OS2)는 온 상태를 유지한다. 배선(SP)에는 하이 레벨 전위(VH_SP)가 공급되어 있고, 배선(SN)에는 로 레벨 전위(VL_SN)가 공급되어 있고, 증폭 회로(62)는 온 상태를 유지한다. 따라서, 메모리 셀(MC_1)에서는, 배선(BL_1)의 전위(VH_SP)에 따른 전하가 용량 소자(C0)에 축적되어 있다.
기간(T4)이 종료된 후, 배선(CSEL)에 공급되는 전위를 제어함으로써, 스위치 회로(63)를 오프 상태로 한다. 구체적으로 도 16에서는, 배선(CSEL)에 로 레벨 전위(VL_CSEL)를 공급하고, 스위치 회로(63)에서 트랜지스터(255) 및 트랜지스터(256)를 오프 상태로 한다.
또한, 기간(T4)이 종료되면 배선(WL_1)의 선택이 종료된다. 구체적으로 도 16에서는, 배선(WL_1)에 로 레벨 전위(VL_WL)를 공급함으로써 배선(WL_1)을 비선택 상태로 하고, 메모리 셀(MC_1)에서 트랜지스터(OS2)를 오프 상태로 한다. 상기 동작에 의하여, 배선(BL_1)의 전위(VH_SP)에 따른 전하가 용량 소자(C0)에 유지되기 때문에, 데이터 판독이 수행된 후에도 메모리 셀(MC_1)에 상기 데이터가 유지된다.
상술한 기간(T1)~기간(T4)에서의 동작에 의하여, 메모리 셀(MC_1)로부터 데이터가 판독된다. 그리고, 메모리 셀(MC_2)로부터의 데이터 판독도 마찬가지로 수행할 수 있다.
또한, 메모리 셀(MC)로의 데이터 기록은 상기와 같은 원리로 수행할 수 있다. 구체적으로는, 데이터 판독을 수행하는 경우와 마찬가지로, 우선 프리차지 회로(64)가 갖는 트랜지스터(257)~트랜지스터(259)를 일시적으로 온 상태로 하고, 배선(BL_1) 및 배선(BL_2)의 전위를 초기화해 둔다. 다음에, 데이터 기록을 수행하고자 하는 메모리 셀(MC_1)에 접속된 배선(WL_1), 또는 메모리 셀(MC_2)에 접속된 배선(WL_2)을 선택하고, 메모리 셀(MC_1) 또는 메모리 셀(MC_2)에서 트랜지스터(OS2)를 온 상태로 한다. 상기 동작에 의하여, 트랜지스터(OS2)를 통하여 배선(BL_1) 또는 배선(BL_2)과 용량 소자(C0)가 도통 상태가 된다. 다음에, 배선(SP)에 하이 레벨 전위(VH_SP)를 공급하고, 배선(SN)에 로 레벨 전위(VL_SN)를 공급함으로써, 증폭 회로(62)를 온 상태로 한다. 이어서, 배선(CSEL)에 공급되는 전위를 제어함으로써, 스위치 회로(63)를 온 상태로 한다. 구체적으로는, 배선(CSEL)에 하이 레벨 전위(VH_CSEL)를 공급하여 스위치 회로(63)에서 트랜지스터(255) 및 트랜지스터(256)를 온 상태로 한다. 상기 구성에 의하여, 배선(BL_1)과 배선(GBL_1)이 도통 상태가 되고, 배선(BL_2)과 배선(GBL_2)이 도통 상태가 된다. 그리고, 배선(GBL_1) 및 배선(GBL_2) 각각에 기록 전위를 공급함으로써, 스위치 회로(63)를 통하여 배선(BL_1) 및 배선(BL_2)에 기록 전위가 공급된다. 상기 동작에 의하여, 배선(BL_1) 또는 배선(BL_2)의 전위에 따라 용량 소자(C0)에 전하가 축적되어, 메모리 셀(MC_1) 또는 메모리 셀(MC_2)에 데이터가 기록된다.
또한, 배선(BL_1)에 배선(GBL_1)의 전위가 공급되고, 배선(BL_2)에 배선(GBL_2)의 전위가 공급된 후는, 스위치 회로(63)에서 트랜지스터(255) 및 트랜지스터(256)를 오프 상태로 하더라도, 센스앰프(SA)가 오프 상태이면 배선(BL_1)의 전위와 배선(BL_2)의 전위의 고저 관계는 증폭 회로(62)에 의하여 유지된다. 따라서, 스위치 회로(63)에서 트랜지스터(255) 및 트랜지스터(256)를 온 상태로부터 오프 상태로 변경하는 타이밍은, 배선(WL_1)을 선택하기 전이어도 좋고 후이어도 좋다.
≪반도체 장치의 구성예 2≫
다음에, 본 발명의 일 형태에 따른 반도체 장치의 다른 구성예에 대하여 설명한다.
도 17에 반도체 장치(10)의 구성예를 도시하였다. 또한 도 17에 도시된 반도체 장치(10)의 상면도를 도 18에 도시하였다. 도 17 및 도 18에 도시된 반도체 장치(10)는, 도 13의 (A)에 도시된 반도체 장치(10)와 마찬가지로, 메모리 셀(MC)이 센스앰프(SA) 위에 적층된 구성을 갖는다. 또한, 반도체 장치(10)는 개방형의 셀 어레이(70)를 갖는다.
도 17 및 도 18에 도시된 반도체 장치(10)는, 제 1 층에 위치하는 하나의 센스앰프(SA)와, 상기 하나의 센스앰프(SA)에 접속되고, 제 2 층에 위치하는 복수의 메모리 셀(MC_1)과, 복수의 메모리 셀(MC_2)의 그룹이 4개 제공된 경우를 예시한 것이다. 다만, 본 발명의 일 형태에 따른 반도체 장치(10)에서는, 상기 그룹이 단수이어도 좋고, 4 이외의 복수이어도 좋다.
또한 도 17 및 도 18에서는, 복수의 메모리 셀(MC_1)이 제공된 영역(R_1)과 복수의 메모리 셀(MC_2)이 제공된 영역(R_2)이, 상기 복수의 메모리 셀(MC_1) 및 상기 복수의 메모리 셀(MC_2)에 접속되는 하나의 센스앰프(SA)와 중첩된다.
또한 도 17 및 도 18에서는, 센스앰프(SA)가 배선(BL_1) 및 배선(BL_2)에 접속된다. 그리고, 하나의 영역(R_1)에 제공된 복수의 메모리 셀(MC_1)은 동일한 배선(BL_1)에 접속된다. 또한, 하나의 영역(R_2)에 제공된 복수의 메모리 셀(MC_2)은 동일한 배선(BL_2)에 접속된다.
또한, 4개의 영역(R_1)에서 복수의 배선(WL_1)이 공유되고, 4개의 영역(R_2)에서 복수의 배선(WL_2)이 공유된다. 구체적으로는, 하나의 배선(WL_1)이 4개의 메모리 셀(MC_1)에 접속되고, 하나의 배선(WL_2)이 4개의 메모리 셀(MC_2)에 접속된다.
그리고, 도 17 및 도 18에 도시된 셀 어레이(70)는 개방형이기 때문에, 배선(BL_1)과 배선(WL_2)이 교차되지 않고, 배선(BL_2)과 배선(WL_1)이 교차되지 않는 구성을 갖는다. 또한, 각 센스앰프(SA)는 각각 배선(GBL_1) 및 배선(GBL_2)에 접속된다.
상기 구성에 의하여, 반도체 장치(10)의 점유 면적을 축소하고, 단위 면적당 기억 용량을 증가시킬 수 있다.
(실시형태 3)
본 실시형태에서는, 상술한 실시형태에서 설명한 반도체 장치에 사용할 수 있는 전압 생성 회로의 일례에 대하여 도 19~도 25를 사용하여 설명한다.
도 19의 (A)는 회로(900)의 블록도이다. 회로(900)는 전원 회로(901), 전압 생성 회로(903), 및 전압 생성 회로(905)를 갖는다.
전원 회로(901)는 기준이 되는 전압(VORG)을 생성하는 회로이다. 전압(VORG)은 단일 전압이 아니라, 복수의 전압이어도 좋다. 전압(VORG)은 회로(900)의 외부로부터 공급되는 전압(VO)에 기초하여 생성될 수 있다. 회로(900)는 외부로부터 공급되는 단일의 전원 전압에 기초하여 전압(VORG)을 생성할 수 있다. 따라서, 회로(900)는 외부로부터 전원 전압을 복수 공급하는 일이 없이 동작할 수 있다.
회로(906)는 상이한 전원 전압으로 동작하는 회로이다. 예를 들어, 회로(906)의 전원 전압은 전압(VORG)과, 전압(VPOG)과, 전압(VSS)과, 전압(VNEG)(VPOG>VORG>VSS>VNEG)에 기초하여 인가되는 전압이다. 또한 전압(VSS)을 그라운드 전위(GND)와 같은 전위로 하면, 전원 회로(901)에서 생성하는 전압의 종류를 삭감할 수 있다.
전압 생성 회로(903)는 전압(VPOG)을 생성하는 회로이다. 전압 생성 회로(903)는 전원 회로(901)로부터 공급되는 전압(VORG)에 기초하여 전압(VPOG)을 생성할 수 있다.
전압 생성 회로(905)는 전압(VNEG)을 생성하는 회로이다. 전압 생성 회로(905)는 전원 회로(901)로부터 공급되는 전압(VORG)에 기초하여 전압(VNEG)을 생성할 수 있다.
도 19의 (B)는 회로(906)를 동작시키기 위한 신호의 파형의 일례를 나타낸 것이다.
회로(906)는 트랜지스터(912)를 갖는다. 트랜지스터(912)는 상술한 실시형태에서 제시한 OS 트랜지스터(트랜지스터(OS1), 트랜지스터(OS2))를 상정한다.
트랜지스터(912)의 게이트에 공급되는 신호는, 예를 들어 전압(VPOG)과 전압(VSS)에 기초하여 생성된다. 이 신호는, 트랜지스터(912)를 도통 상태로 할 때에 전압(VPOG), 비도통 상태로 할 때에 전압(VSS)에 기초하여 생성된다. 전압(VPOG)은 도 19(B)에 도시된 바와 같이 전압(VORG)보다 크다. 그러므로, 트랜지스터(912)는 소스(S)와 드레인(D) 사이를 더 확실히 도통 상태로 할 수 있다. 그 결과, 회로(906)를 오동작이 저감된 회로로 할 수 있다.
트랜지스터(912)의 백 게이트에 공급하는 신호는 전압(VNEG)에 기초하여 생성된다. 전압(VNEG)은 도 19의 (B)에 도시된 바와 같이 전압(VSS)(GND)보다 작다. 따라서, 트랜지스터(912)의 문턱 전압이 양으로 변동되도록 제어할 수 있다. 그러므로, 트랜지스터(912)를 더 확실히 비도통 상태로 할 수 있고, 소스(S)과 드레인(D) 사이를 흐르는 전류를 작게 할 수 있다. 그 결과, 회로(906)를 오동작이 저감되며 저소비 전력화가 도모된 회로로 할 수 있다.
또한 도 20에는 회로(900)의 변형예를 도시하였다.
도 20의 (A)는, 전압 생성 회로(905)와 회로(906) 사이에, 제어 회로(921)에 의하여 도통 상태가 제어될 수 있는 트랜지스터(922)가 제공된 회로도이다. 트랜지스터(922)는 n채널형 OS 트랜지스터로 한다. 제어 회로(921)가 출력하는 제어 신호(SBG)는 트랜지스터(922)의 도통 상태를 제어하는 신호이다. 또한 회로(906)가 갖는 트랜지스터(912A, 912B)는 트랜지스터(922)와 같은 OS 트랜지스터이다.
도 20의 (B)의 타이밍 차트에는 제어 신호(SBG)의 전위의 변화를 나타내고, 트랜지스터(912A) 및 트랜지스터(912B)의 백 게이트의 전위의 상태를 노드(NBG)의 전위의 변화로 나타낸다. 제어 신호(SBG)가 하이 레벨일 때 트랜지스터(922)가 도통 상태가 되어 노드(NBG)가 전압(VNEG)이 된다. 그 후, 제어 신호(SBG)가 로 레벨일 때 노드(NBG)는 전기적으로 부유 상태가 된다. 트랜지스터(922)는 OS 트랜지스터이기 때문에 오프 전류가 작다. 그러므로, 노드(NBG)가 전기적으로 부유 상태이어도, 한번 공급된 전압(VNEG)을 유지할 수 있다.
또한 도 21의 (A)에는, 상술한 전압 생성 회로(903)에 적용할 수 있는 회로 구성의 일례를 도시하였다. 도 21의 (A)에 도시된 전압 생성 회로(903)는 다이오드(D1~D5), 용량 소자(C1~C5), 및 인버터(INV)를 갖는 5단계의 차지 펌프이다. 클록 신호(CLK)는 용량 소자(C1~C5)에 직접, 또는 인버터(INV)를 통하여 공급된다. 인버터(INV)의 전원 전압을, 전압(VORG)과 전압(VSS)에 기초하여 인가되는 전압으로 하면, 클록 신호(CLK)를 공급함으로써, 전압(VORG)의 5배의 양 전압으로 승압된 전압(VPOG)을 얻을 수 있다. 또한, 다이오드(D1~D5)의 순방향 전압은 0V로 하였다. 또한, 차지 펌프의 단계 수를 변경함으로써, 원하는 전압(VPOG)을 얻을 수 있다.
또한 도 21의 (B)에는, 상술한 전압 생성 회로(905)에 적용할 수 있는 회로 구성의 일례를 도시하였다. 도 21의 (B)에 도시된 전압 생성 회로(905)는 다이오드(D1~D5), 용량 소자(C1~C5), 및 인버터(INV)를 갖는 4단계의 차지 펌프이다. 클록 신호(CLK)는 용량 소자(C1~C5)에 직접, 또는 인버터(INV)를 통하여 공급된다. 인버터(INV)의 전원 전압을, 전압(VORG)과 전압(VSS)에 기초하여 인가되는 전압으로 하면, 클록 신호(CLK)를 공급함으로써, 그라운드(즉 전압(VSS))로부터 전압(VORG)의 4배의 음 전압으로 강압된 전압(VNEG)을 얻을 수 있다. 또한, 다이오드(D1~D5)의 순방향 전압은 0V로 하였다. 또한, 차지 펌프의 단계 수를 변경함으로써, 원하는 전압(VNEG)을 얻을 수 있다.
또한 상술한 전압 생성 회로(903)의 회로 구성은 도 21의 (A)에 도시된 회로도의 구성에 한정되지 않는다. 전압 생성 회로(903)의 변형예를 도 22 및 도 23에 도시하였다.
도 22의 (A)에 도시된 전압 생성 회로(903A)는 트랜지스터(M1~M10), 용량 소자(C11~C14), 및 인버터(INV1)를 갖는다. 클록 신호(CLK)는 트랜지스터(M1~M10)의 게이트에 직접, 또는 인버터(INV1)를 통하여 공급된다. 클록 신호(CLK)를 공급함으로써, 전압(VORG)의 4배의 양 전압으로 승압된 전압(VPOG)을 얻을 수 있다. 또한 단계 수를 변경함으로써 원하는 전압(VPOG)을 얻을 수 있다. 도 22의 (A)에 도시된 전압 생성 회로(903A)는 트랜지스터(M1~M10)를 OS 트랜지스터로 함으로써 오프 전류를 작게 할 수 있고, 용량 소자(C11~C14)에 유지된 전하가 누설되는 것을 억제할 수 있다. 그러므로, 전압(VORG)으로부터 전압(VPOG)으로의 승압을 효율적으로 도모할 수 있다.
또한 도 22의 (B)에 도시된 전압 생성 회로(903B)는 트랜지스터(M11~M14), 용량 소자(C15 및 C16), 및 인버터(INV2)를 갖는다. 클록 신호(CLK)는 트랜지스터(M11~M14)의 게이트에 직접, 또는 인버터(INV2)를 통하여 공급된다. 클록 신호(CLK)를 공급함으로써 전압(VORG)의 2배의 양 전압으로 승압된 전압(VPOG)을 얻을 수 있다. 도 22의 (B)에 도시된 전압 생성 회로(903B)는 트랜지스터(M11~M14)를 OS 트랜지스터로 함으로써 오프 전류를 작게 할 수 있어, 용량 소자(C15 및 C16)에 유지된 전하가 누설되는 것을 억제할 수 있다. 그러므로, 전압(VORG)으로부터 전압(VPOG)으로의 승압을 효율적으로 도모할 수 있다.
또한 도 22의 (C)에 도시된 전압 생성 회로(903C)는 인덕터(I1), 트랜지스터(M15), 다이오드(D6), 및 용량 소자(C17)를 갖는다. 트랜지스터(M15)는 제어 신호(EN)에 의하여 도통 상태가 제어된다. 제어 신호(EN)에 의하여, 전압(VORG)이 승압된 전압(VPOG)을 얻을 수 있다. 도 22의 (C)에 도시된 전압 생성 회로(903C)는 인덕터(I1)를 사용하여 전압의 승압을 수행하기 때문에, 변환 효율이 높은 전압 승압을 수행할 수 있다.
또한 도 23의 (A)에 도시된 전압 생성 회로(903D)는, 도 21의 (A)에 도시된 전압 생성 회로(903)의 다이오드(D1~D5)를, 다이오드 접속한 트랜지스터(M16~M20)로 치환한 구성에 상당한다. 도 23의 (A)에 도시된 전압 생성 회로(903D)는 트랜지스터(M16~M20)를 OS 트랜지스터로 함으로써 오프 전류를 작게 할 수 있어, 용량 소자(C1~C5)에 유지된 전하의 누설을 억제할 수 있다. 그러므로, 전압(VORG)으로부터 전압(VPOG)로의 승압을 효율적으로 도모할 수 있다.
또한 도 23의 (B)에 도시된 전압 생성 회로(903E)는, 도 23의 (A)에 도시된 전압 생성 회로(903D)의 트랜지스터(M16~M20)를, 백 게이트를 갖는 트랜지스터(M21~M25)로 치환한 구성에 상당한다. 도 23의 (B)에 도시된 전압 생성 회로(903E)에서는, 백 게이트에 게이트와 같은 전압을 공급할 수 있기 때문에, 트랜지스터를 흐르는 전류량을 증가시킬 수 있다. 그러므로, 전압(VORG)으로부터 전압(VPOG)으로의 승압을 효율적으로 도모할 수 있다.
또한 전압 생성 회로(903)의 변형예는, 도 21의 (B)에 도시된 전압 생성 회로(905)에도 적용할 수 있다. 이 경우의 회로도의 구성을 도 24 및 도 25에 도시하였다. 도 24의 (A)에 도시된 전압 생성 회로(905A)는 클록 신호(CLK)를 공급함으로써, 전압(VSS)으로부터 전압(VORG)의 3배의 음 전압으로 강압된 전압(VNEG)을 얻을 수 있다. 또한 도 24의 (B)에 도시된 전압 생성 회로(905B)는 클록 신호(CLK)를 공급함으로써, 전압(VSS)으로부터 전압(VORG)의 2배의 음 전압으로 강압된 전압(VNEG)을 얻을 수 있다.
도 24 및 도 25에 도시된 전압 생성 회로(905A~905E)는, 도 22 및 도 23에 도시된 전압 생성 회로(903A~903E)에서 각 배선에 공급되는 전압, 또는 소자의 배치를 변경한 구성에 상당한다. 전압 생성 회로(905A~905E)는 전압(VSS)으로부터 전압(VNEG)으로의 강압을 효율적으로 도모할 수 있다.
여기까지 설명한 바와 같이 본 실시형태의 구성에서는, 반도체 장치가 갖는 회로에 필요한 전압을 내부에서 생성할 수 있다. 그러므로, 반도체 장치는 외부로부터 공급되는 전원 전압의 종류를 삭감할 수 있다.
(실시형태 4)
본 실시형태에서는, 상술한 실시형태에서 설명한 반도체 장치 또는 기억 회로를 전자 부품에 적용하는 예에 대하여 도 26을 사용하여 설명한다.
도 26의 (A)에서는 상술한 실시형태에서 설명한 반도체 장치 또는 기억 회로를 전자 부품에 적용하는 예에 대하여 설명한다. 또한, 전자 부품은 반도체 패키지 또는 IC용 패키지라고도 한다. 이 전자 부품은 단자 추출 방향이나 단자의 형상에 따라, 복수의 규격이나 명칭이 존재한다. 그러므로, 본 실시형태에서는 그 일례에 대하여 설명하기로 한다.
상기 실시형태에 기재된 바와 같은 트랜지스터로 구성된 회로부는 조립 공정(후(後)공정)을 거쳐, 프린트 기판에 탈착 가능한 부품이 복수 합쳐짐으로써 완성된다.
후공정에 대해서는 도 26의 (A)에 나타낸 각 공정을 거침으로써 완성될 수 있다. 구체적으로는 전(前)공정에서 얻어지는 소자 기판이 완성(단계 S1)된 후, 기판의 이면을 연삭(硏削)한다(단계 S2). 이 단계에서 기판을 박막화하여, 전공정에서의 기판의 휘어짐 등을 저감시키고, 부품의 소형화를 도모하기 위해서이다.
기판의 이면을 연삭하여 기판을 복수의 칩으로 분리하는 다이싱 공정을 수행한다. 그리고 분리된 칩을 각각 골라내고 리드 프레임 위에 탑재하여 접합하는 다이 본딩 공정을 수행한다(단계 S3). 이 다이 본딩 공정에서의 칩과 리드 프레임의 접착은 수지에 의한 접착이나 테이프에 의한 접착 등, 제품에 따라 적합한 방법을 선택한다. 또한, 다이 본딩 공정에서는, 인터포저 위에 탑재하여 접합하여도 좋다.
이어서, 리드 프레임의 리드와 칩 위의 전극을 금속 세선(와이어)으로 전기적으로 접속하는, 와이어 본딩을 수행한다(단계 S4). 금속 세선에는 은선(silver line)이나 금선(gold line)을 사용할 수 있다. 또한, 와이어 본딩으로서 볼 본딩(ball bonding)이나 웨지 본딩(wedge bonding)을 채용할 수 있다.
와이어 본딩이 수행된 칩에 대하여, 에폭시 수지 등으로 밀봉하는 몰드 공정을 수행한다(단계 S5). 몰드 공정을 수행함으로써 전자 부품의 내부가 수지로 충전되어, 내장되는 회로부나 와이어에 대한 기계적인 외력에 의한 대미지를 저감할 수 있고, 또한 수분이나 먼지에 기인한 특성의 열화를 저감할 수 있다.
다음에, 리드 프레임의 리드를 도금 처리한다. 그리고 리드를 절단 및 성형 가공한다(단계 S6). 이 도금 처리에 의하여, 리드가 녹나는 것을 방지하고, 나중에 프린트 기판에 실장할 때의 납땜을 더 확실히 수행할 수 있다.
이어서, 패키지 표면에 인자 처리(마킹)를 수행한다(단계 S7). 그리고 최종적인 검사 공정(단계 S8)을 거쳐서 전자 부품이 완성된다(단계 S9).
위에서 설명한 전자 부품은, 상술한 실시형태에서 설명한 반도체 장치 또는 기억 회로를 포함하는 구성으로 할 수 있다. 그러므로, 소비 전력 저감이 도모된 전자 부품을 구현할 수 있다.
또한, 완성된 전자 부품의 사시 모식도를 도 26의 (B)에 도시하였다. 도 26의 (B)에는 전자 부품의 일례로서 QFP(Quad Flat Package)의 사시 모식도를 도시하였다. 도 26의 (B)에 도시된 전자 부품(1700)은 리드(1701) 및 회로부(1703)를 포함한다. 도 26의 (B)에 도시된 전자 부품(1700)은 예를 들어 프린트 기판(1702)에 실장된다. 이와 같은 전자 부품(1700)이 복수로 조합되고, 각각이 프린트 기판(1702) 위에서 전기적으로 접속됨으로써 전자 기기의 내부에 탑재할 수 있다. 완성된 회로 기판(1704)은 전자 기기 등의 내부에 제공된다.
(실시형태 5)
본 발명의 일 형태에 따른 반도체 장치는, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 이 외에, 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적 단말, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 27에 도시하였다.
도 27의 (A)는 휴대형 게임기이며, 하우징(801), 하우징(802), 표시부(803), 표시부(804), 마이크로폰(805), 스피커(806), 조작 키(807), 스타일러스(808) 등을 갖는다. 또한, 도 27의 (A)에 도시된 휴대형 게임기는, 2개의 표시부(803)와 표시부(804)를 갖지만, 휴대형 게임기가 갖는 표시부의 수는, 이에 한정되지 않는다.
도 27의 (B)는 휴대 전화기이며, 하우징(811), 표시부(816), 조작 버튼(814), 외부 접속 포트(813), 스피커(817), 마이크로폰(812) 등을 구비하고 있다. 도 27의 (B)에 도시된 휴대 전화기는 손가락 등으로 표시부(816)를 터치함으로써, 정보를 입력할 수 있다. 또한, 전화를 걸거나, 또는 문자를 입력하는 등의 모든 조작은, 표시부(816)를 손가락 등으로 터치함으로써 수행할 수 있다. 또한, 조작 버튼(814)의 조작에 의하여, 전원의 ON, OFF 동작이나, 표시부(816)에 표시되는 화상의 종류를 전환할 수 있다. 예를 들어 메일 작성 화면에서 메인 메뉴 화면으로 전환시킬 수 있다.
도 27의 (C)는 노트북형 퍼스널 컴퓨터이며, 하우징(821), 표시부(822), 키보드(823), 포인팅 디바이스(824) 등을 갖는다.
도 27의 (D)는 전기 냉동 냉장고이며, 하우징(831), 냉장실용 도어(832), 냉동실용 도어(833) 등을 갖는다.
도 27의 (E)는 비디오 카메라이며, 제 1 하우징(841), 제 2 하우징(842), 표시부(843), 조작 키(844), 렌즈(845), 접속부(846) 등을 갖는다. 조작 키(844) 및 렌즈(845)는 제 1 하우징(841)에 제공되고, 표시부(843)는 제 2 하우징(842)에 제공된다. 그리고, 제 1 하우징(841)과 제 2 하우징(842)은, 접속부(846)에 의하여 접속되고, 제 1 하우징(841)과 제 2 하우징(842) 사이의 각도는, 접속부(846)에 의하여 변경이 가능하다. 표시부(843)에서의 영상이, 접속부(846)에 있어서의 제 1 하우징(841)과 제 2 하우징(842) 사이의 각도에 따라서 전환되는 구성으로 하여도 된다.
도 27의 (F)는 자동차이며, 차체(851), 차륜(852), 대시보드(853), 및 라이트(854) 등을 구비한다.
이어서, 본 발명의 일 형태에 따른 반도체 장치를 구비할 수 있는 표시 장치의 사용예에 대하여 설명한다. 일례로서는, 표시 장치는, 화소를 갖는다. 화소는, 예를 들어, 트랜지스터나 표시 소자를 갖는다. 또는, 표시 장치는, 화소를 구동하는 구동 회로를 갖는다. 구동 회로는, 예를 들어, 트랜지스터를 갖는다. 예를 들어, 이들 트랜지스터로서, 다른 실시형태에서 설명한 트랜지스터를 채용할 수 있다.
예를 들어, 본 명세서 등에서, 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자, 및 발광 소자를 갖는 장치인 발광 장치는 다양한 형태를 이용할 수 있고, 또는 다양한 소자를 가질 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는 예를 들어, EL(일렉트로루미네선스) 소자(유기물 및 무기물을 포함한 EL 소자, 유기 EL 소자, 무기 EL 소자), LED 칩(백색 LED 칩, 적색 LED 칩, 녹색 LED 칩, 청색 LED 칩 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 플라스마 디스플레이 패널(PDP), 전자 방출 소자, 카본 나노 튜브를 이용한 표시 소자, 액정 소자, 전자 잉크, 일렉트로웨팅(electrowetting) 소자, 전기 영동 소자, MEMS(Micro Electro Mechanical Systems)를 이용한 표시 소자(예를 들어, GLV(Grating Light Valve), DMD(Digital Micromirror Device), DMS(Digital Micro Shutter), MIRASOL(등록상표), IMOD(Interferometric Modulator Display) 소자, 셔터 방식의 MEMS 표시 소자, 광간섭 방식의 MEMS 표시 소자, 압전 세라믹 디스플레이 등), 및 퀀텀닷 등 중 적어도 하나를 갖는다. 이 외에도, 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는 전기적 또는 자기적 작용에 의하여, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 가져도 좋다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, FED(Field Emission Display) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크, 전자 분류체(電子粉流體, Electronic Liquid Powder(등록상표)), 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 퀀텀닷을 각 화소에 이용한 표시 장치의 일례로서는 퀀텀닷 디스플레이 등이 있다. 또한, 퀀텀닷은 표시 소자로서 제공하지 않고, 백라이트의 일부에 제공하여도 좋다. 퀀텀닷을 이용함으로써, 색 순도가 높은 표시를 행할 수 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 구현하는 경우에는, 화소 전극의 일부 또는 전체가 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들어 화소 전극의 일부 또는 전체가 알루미늄이나 은 등을 갖도록 하면 좋다. 또한, 이 경우에는 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 이로써, 소비 전력을 더 저감할 수 있다. 또한, LED 칩을 이용하는 경우, LED 칩의 전극이나 질화물 반도체 아래에, 그래핀이나 그래파이트를 배치하여도 좋다. 그래핀이나 그래파이트는 복수의 층을 중첩시켜 다층막으로 하여도 좋다. 이와 같이 그래핀이나 그래파이트를 제공하면 그 위에 질화물 반도체, 예를 들어 결정을 갖는 n형 GaN 반도체층 등을 용이하게 성막할 수 있다. 또한, 그 위에, 결정을 갖는 p형 GaN 반도체층 등을 제공하여 LED 칩을 구성할 수 있다. 또한, 그래핀이나 그래파이트와 결정을 갖는 n형 GaN 반도체층 사이에 AlN층을 제공하여도 좋다. 또한, LED 칩이 갖는 GaN 반도체층은 MOCVD로 성막하여도 좋다. 다만, 그래핀을 제공하는 경우, LED 칩이 갖는 GaN 반도체층은 스퍼터링법으로 성막할 수도 있다. 또한, MEMS를 이용한 표시 소자에서는 표시 소자가 밀봉되어 있는 공간(예를 들어, 표시 소자가 배치되어 있는 소자 기판과, 소자 기판에 대향하여 배치되어 있는 대향 기판 사이)에, 건조제를 배치하여도 좋다. 건조제를 배치함으로써, MEMS 등이 수분에 의하여 움직이기 어려워지는 것이나, 열화되기 쉬워지는 것을 방지할 수 있다.
(실시형태 6)
본 실시형태에서는, 상술한 실시형태에서 설명한 OS 트랜지스터에 적용할 수 있는 산화물 반도체의 구조에 대하여 설명한다.
본 명세서에서 '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에서, 삼방정계 또는 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
산화물 반도체는 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
비정질 구조에 대해서는, 일반적으로 등방적이며 불균질 구조를 갖지 않는다, 준안정 상태이며 원자의 배치가 고정화되지 않는다, 결합 각도에 유연성이 있다, 단거리 질서를 갖지만 장거리 질서를 갖지 않는다 등의 견해가 있다.
즉, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고는 할 수 없다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를 완전한 비정질 산화물 반도체라고는 할 수 없다. 한편, a-like OS는 등방적이지 않지만, 공극(void라고도 함)을 갖는 불안정한 구조이다. 불안정하다라는 점에서는 a-like OS는 물성적으로 비정질 산화물 반도체에 가깝다.
≪CAAC-OS≫
우선 CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 한가지이다.
CAAC-OS를 X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, 공간군 R-3m으로 분류되는 InGaZnO4의 결정을 갖는 CAAC-OS에 대하여 out-of-plane법에 의하여 구조 해석을 수행하면, 도 28의 (A)에 도시된 바와 같이, 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에 기인하는 것이기 때문에, CAAC-OS에서는 결정이 c축 배향성을 갖고, c축이 CAAC-OS의 막이 형성되는 면(피형성면이라고도 함) 또는 상면에 실질적으로 수직인 방향을 향하는 것을 확인할 수 있다. 또한, 2θ가 31° 근방일 때 나타나는 피크에 더하여, 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 공간군 Fd-3m으로 분류되는 결정 구조에 기인한다. 그러므로, CAAC-OS는 상기 피크가 나타나지 않는 것이 바람직하다.
한편, CAAC-OS에 대하여, 피형성면에 평행한 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 수행하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 기인하는 것이다. 그리고, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하여도, 도 28의 (B)와 같이 명료한 피크는 나타나지 않는다. 한편, 단결정 InGaZnO4에 대하여 2θ를 56° 근방에 고정하고 φ 스캔을 수행한 경우, 도 28의 (C)와 같이 (110)면과 등가인 결정면에 기인하는 피크가 6개 관찰된다. 따라서, XRD를 이용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자 빔을 CAAC-OS의 피형성면에 평행하게 입사시키면, 도 28의 (D)와 같은 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하는 것을 알 수 있다. 한편, 같은 시료에 대하여, 프로브 직경이 300nm인 전자 빔을 시료면에 수직으로 입사시켰을 때의 회절 패턴을 도 28의 (E)에 나타내었다. 도 28의 (E)를 보면, 고리 모양의 회절 패턴이 확인된다. 따라서, 프로브 직경이 300nm인 전자 빔을 사용한 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 28의 (E)에서 제 1 고리는 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 28의 (E)에서 제 2 고리는 (110)면 등에 기인하는 것으로 생각된다.
또한, 투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS의 명시야상과 회절 패턴의 복합 해석 이미지(고분해능 TEM 이미지라고도 함)를 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM 이미지에서도 펠릿끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없는 경우가 있다. 그러므로, CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
도 29의 (A)는 시료면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지이다. 고분해능 TEM 이미지의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경 JEM-ARM200F(일본 전자 주식회사 제조) 등을 이용하여 관찰할 수 있다.
도 29의 (A)를 보면, 금속 원자가 층상으로 배열되어 있는 영역인 펠릿을 확인할 수 있다. 하나의 펠릿의 크기는 1nm 이상인 것이나 3nm 이상인 것이 있는 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를 CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다. 펠릿은 CAAC-OS의 피형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 피형성면 또는 상면에 평행하게 된다.
또한, 도 29의 (B) 및 (C)에, 시료면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타내었다. 도 29의 (D) 및 (E)는 각각 도 29의 (B) 및 (C)를 화상 처리한 이미지이다. 이하에서는 화상 처리 방법에 대하여 설명한다. 우선, 도 29의 (B)를 고속 푸리에 변환(FFT: Fast Fourier Transform) 처리함으로써 FFT 이미지를 취득한다. 다음에, 취득한 FFT 이미지에서 원점을 기준으로 2.8nm-1~5.0nm-1의 범위를 남는 마스크 처리를 수행한다. 다음에, 마스크 처리를 수행한 FFT 이미지를 역고속 푸리에 변환(IFFT: Inverse Fast Fourier Transform) 처리함으로써, 화상 처리한 이미지를 취득한다. 이와 같이 하여 취득한 이미지를 FFT 필터링 이미지라고 부른다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지로부터 주기 성분을 추출한 이미지이며, 격자 배열을 나타낸다.
도 29의 (D)에서는 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 그리고, 파선으로 나타낸 부분이 펠릿과 펠릿의 연결부이다. 파선은 육각형이기 때문에, 펠릿이 육각형인 것을 알 수 있다. 또한, 펠릿의 형상은 정육각형에 한정되지 않고, 정육각형이 아닌 경우가 많다.
도 29의 (E)에서는 격자 배열이 정렬된 영역과 다른 격자 배열이 정렬된 영역 사이를 점선으로 나타내고, 격자 배열의 방향을 파선으로 나타내었다. 점선 근방에서도 명확한 결정립계가 확인되지 않는다. 점선 근방의 격자점을 중심으로 주위의 격자점을 이으면, 일그러진 육각형이나 오각형, 또는/및 칠각형 등을 형성할 수 있다. 즉, 격자 배열을 일그러지게 함으로써, 결정립계의 형성을 억제하는 것을 알 수 있다. 이것은 CAAC-OS가 a-b면 방향에서 원자 배열이 조밀(稠密)하지 않거나, 금속 원소가 치환되어 원자간의 결합 거리가 변화되는 등에 의하여 일그러짐을 허용할 수 있기 때문이라고 생각된다.
이와 같이, CAAC-OS는 c축 배향성을 갖고, a-b면 방향으로 복수의 펠릿(나노 결정)이 연결되고 일그러짐을 갖는 결정 구조가 되어 있다. 따라서, CAAC-OS를 CAA crystal(c-axis-aligned a-b-plane-anchored crystal)을 갖는 산화물 반도체라고 할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물 혼입이나 결함 생성 등으로 인하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은 산화물 반도체의 주성분 이외의 원소이며, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(실리콘 등)는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등에 의하여 특성이 변동되는 경우가 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 예를 들어, 산화물 반도체 중의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 캐리어 밀도가 8×1011개/cm3 미만, 바람직하게는 1×1011개/cm3 미만, 더 바람직하게는 1×1010개/cm3 미만이고, 1×10-9개/cm3 이상인 산화물 반도체로 할 수 있다. 그러한 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체라고 부른다. CAAC-OS는, 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
≪nc-OS≫
이어서, nc-OS에 대하여 설명한다.
nc-OS를 XRD에 의하여 해석한 경우에 대하여 설명한다. 예를 들어, nc-OS에 대하여 out-of-plane법에 의한 구조 해석을 수행하면, 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
또한, 예를 들어 InGaZnO4의 결정을 갖는 nc-OS를 박편화하고, 두께 34nm의 영역에 프로브 직경이 50nm인 전자 빔을 피형성면에 평행하게 입사시키면, 도 30의 (A)와 같은 고리 모양의 회절 패턴(나노 빔 전자 회절 패턴)이 관측된다. 또한, 같은 시료에 프로브 직경이 1nm인 전자 빔을 입사시켰을 때의 회절 패턴(나노 빔 전자 회절 패턴)을 도 30의 (B)에 나타내었다. 도 30의 (B)로부터, 고리 모양의 영역 내에 복수의 스폿이 관측된다. 따라서, nc-OS는 프로브 직경이 50nm인 전자 빔을 입사시켜도 질서성이 확인되지 않지만, 프로브 직경이 1nm인 전자 빔을 입사시키면 질서성이 확인된다.
또한, 두께 10nm 미만의 영역에 프로브 직경이 1nm인 전자 빔을 입사시키면, 도 30의 (C)와 같이 스폿이 실질적으로 정육각형으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 따라서, 두께가 10nm 미만인 범위에서, nc-OS가 질서성이 높은 영역, 즉 결정을 갖는 것을 알 수 있다. 또한, 결정이 다양한 방향을 향하고 있기 때문에, 규칙적인 전자 회절 패턴이 관측되지 않는 영역도 있다.
도 30의 (D)에, 피형성면에 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지를 나타내었다. 고분해능 TEM 이미지에서, nc-OS는 보조선으로 도시된 부분 등과 같이, 결정부가 확인되는 영역과, 결정부가 명확하게 확인되지 않는 영역을 갖는다. nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체(microcrystalline oxide semiconductor)라고 부르는 경우가 있다. nc-OS는, 예를 들어 고분해능 TEM 이미지에서는, 결정립계가 명확하게 확인되지 않는 경우가 있다. 또한, 나노 결정은 CAAC-OS의 펠릿과 기원이 같을 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
이와 같이 nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 보이지 않는다. 따라서, 분석 방법에 따라서는 nc-OS를 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
또한, 펠릿(나노 결정) 사이에서 결정 방위에 규칙성이 보이지 않는 것으로부터, nc-OS를 RANC(Random Aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 포함하는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 다만, nc-OS는 상이한 펠릿 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는 CAAC-OS에 비하여 결함 준위 밀도가 높다.
≪a-like OS≫
a-like OS는 nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다.
도 31에 a-like OS의 고분해능 단면 TEM 이미지를 나타내었다. 여기서, 도 31의 (A)는 전자 조사를 시작할 때의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 31의 (B)는 4.3×108e-/nm2의 전자(e-) 조사 후의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 31로부터, a-like OS는 전자 조사 시작부터 세로 방향으로 연장되는 줄무늬상의 명(明) 영역이 관찰되는 것을 알 수 있다. 또한, 명 영역은 전자 조사 후에 형상이 변화되는 것을 알 수 있다. 또한, 명 영역은 공극이거나 저밀도 영역인 것으로 추측된다.
a-like OS는 공극을 갖기 때문에 불안정한 구조이다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조인 것을 설명하기 위하여, 전자 조사에 의한 구조의 변화에 대하여 설명한다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 시료는 모두 In-Ga-Zn 산화물이다.
우선, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지를 보면, 이들 시료 모두가 결정부를 갖는다.
또한, InGaZnO4의 결정의 단위 격자는 In-O층을 3층, Ga-Zn-O층을 6층 갖는 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접한 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 산출된다. 따라서, 이하에서는 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부라고 간주한다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 32는 각 시료의 결정부(22군데~30군데)의 평균 크기를 조사한 예를 나타낸 것이다. 또한, 상술한 격자 줄무늬의 길이를 결정부의 크기로 간주한다. 도 32를 보면, a-like OS는 TEM 이미지의 취득 등에 의한 전자의 누적 조사량 증가에 따라 결정부가 커지는 것을 알 수 있다. 도 32를 보면, TEM에 의한 관찰 초기에는 1.2nm 정도의 크기였던 결정부(초기 핵이라고도 함)가 전자(e-)의 누적 조사량이 4.2×108e-/nm2가 되면, 1.9nm 정도의 크기까지 성장한 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사 시작부터 전자의 누적 조사량이 4.2×108e-/nm2까지의 범위에서, 결정부의 크기에 변화가 보이지 않는 것을 알 수 있다. 도 32를 보면, 전자의 누적 조사량에 상관없이, nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.3nm 정도 및 1.8nm 정도인 것을 알 수 있다. 또한, 전자 빔 조사 및 TEM 관찰에는 히타치 투과 전자 현미경 H-9000NAR을 이용하였다. 전자 빔 조사 조건은 가속 전압을 300kV, 전류 밀도를 6.7×105e-/(nm2·s), 조사 영역의 직경을 230nm로 하였다.
이와 같이 a-like OS는 전자 조사에 의하여 결정부의 성장이 확인되는 경우가 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사에 의한 결정부의 성장이 거의 확인되지 않는다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조인 것을 알 수 있다.
또한, a-like OS는 공극을 갖기 때문에 nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 밀도가 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는 성막 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성을 갖는 단결정 산화물 반도체가 존재하지 않는 경우, 조성이 상이한 단결정 산화물 반도체를 임의의 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체에 상당하는 밀도는 조성이 상이한 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 이용하여 어림잡으면 좋다. 다만, 밀도는 가능한 한 적은 종류의 단결정 산화물 반도체를 조합하여 어림잡는 것이 바람직하다.
이와 같이, 산화물 반도체는 다양한 구조를 갖고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는, 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 갖는 적층막이어도 좋다.
또한, 본 명세서 등에서, '위에', '아래에' 등의 배치를 나타내는 어구는 구성요소들의 위치 관계를, 도면을 참조하여 설명하기 위하여 편의상 이용한 것이다. 구성요소들의 위치 관계는, 각 구성을 묘사하는 방향에 따라 적절히 변화한다. 따라서, 배치를 나타내는 어구는 명세서에서 설명한 기재에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 본 명세서 등의 블록도에서는, 구성요소를 기능마다 분류하여 서로 독립된 블록으로서 나타내었다. 그러나, 실제의 회로 등에서는, 구성요소를 기능마다 분류하기가 어렵고, 하나의 회로에 복수의 기능이 관련되는 경우나, 복수의 회로에 걸쳐 하나의 기능이 관련되는 경우가 있다. 따라서, 블록도의 블록은 명세서에서 설명한 구성요소에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
본 명세서 등에서 트랜지스터의 접속 관계를 설명할 때, 소스와 드레인 중 한쪽을 '소스 및 드레인 중 한쪽'(또는 제 1 전극 또는 제 1 단자)이라고 표기하고, 소스와 드레인 중 다른 쪽을 '소스 및 드레인 중 다른 쪽'(또는 제 2 전극 또는 제 2 단자)이라고 표기한다. 이것은, 트랜지스터의 소스와 드레인이 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한, 트랜지스터의 소스와 드레인의 호칭에 대해서는 소스(드레인) 단자나, 소스(드레인) 전극 등, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 본 명세서 등에서 '전극'이나 '배선'이라는 용어는 이들 구성요소를 기능적으로 한정하는 것은 아니다. 예를 들어, '전극'은 '배선'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, '전극'이나 '배선'이라는 용어는 복수의 '전극'이나 '배선'이 일체로 형성된 경우 등도 포함한다.
또한, 본 명세서 등에서, 전압과 전위는 적절히 바꿔 말할 수 있다. 전압은 기준이 되는 전위로부터의 전위차를 말하고, 예를 들어 기준이 되는 전위를 그라운드 전위(접지 전위)로 하면, 전압을 전위로 바꿔 말할 수 있다. 그라운드 전위는 반드시 0V를 의미하지 않는다. 또한, 전위는 상대적인 것이며, 기준이 되는 전위에 따라서는 배선 등에 공급되는 전위를 변화시키는 경우가 있다.
본 명세서 등에서 스위치란, 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 갖는 것을 말한다. 또는, 스위치란, 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는 것을 말한다.
일례로서는 전기적 스위치 또는 기계적인 스위치 등을 사용할 수 있다. 즉, 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정한 것에 한정되지 않는다.
전기적 스위치의 일례로서는, 트랜지스터(예를 들어, 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다.
또한, 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터의 '도통 상태'란, 트랜지스터의 소스와 드레인이 전기적으로 단락되어 있다고 간주할 수 있는 상태를 말한다. 또한, 트랜지스터의 '비도통 상태'란, 트랜지스터의 소스와 드레인이 전기적으로 차단되어 있다고 간주할 수 있는 상태를 말한다. 또한, 트랜지스터를 단순히 스위치로서 동작시키는 경우에는, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적인 스위치의 일례로서, DMD(digital micromirror device)와 같이 MEMS(micro electro mechanical systems) 기술을 사용한 스위치가 있다. 이 스위치는, 기계적으로 움직일 수 있는 전극을 가지며, 그 전극이 움직임으로써 도통과 비도통을 제어하여 동작한다.
예를 들어, 본 명세서 등에서, 'X와 Y가 접속된다'라고 명시적으로 기재되어 있는 경우에는 X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타난 접속 관계에 한정되지 않고, 도면 또는 문장에 나타난 접속 관계 이외의 것도, 도면 또는 문장에 기재되어 있는 것으로 한다.
여기서, X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되지 않은 경우이며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고, X와 Y가 접속되는 경우이다.
X와 Y가 전기적으로 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 1개 이상 접속되는 경우를 들 수 있다. 또한, X와 Y가 전기적으로 접속되는 경우는, X와 Y가 직접 접속되는 경우도 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 1개 이상 접속되는 경우를 들 수 있다. 또한, 일례로서 X와 Y 사이에 다른 회로를 끼워도 X로부터 출력된 신호가 Y로 전달될 경우는 X와 Y는 기능적으로 접속되는 것으로 한다. 또한, X와 Y가 기능적으로 접속되는 경우는, X와 Y가 직접 접속되는 경우 및 X와 Y가 전기적으로 접속되는 경우를 포함하는 것으로 한다.
또한, X와 Y가 '전기적으로 접속된다'라고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼워 접속되는 경우)와, X와 Y가 기능적으로 접속되는 경우(즉, X와 Y 사이에 다른 회로를 끼워 기능적으로 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되는 경우)가 본 명세서 등에 개시되어 있는 것으로 한다. 즉, '전기적으로 접속된다'고 명시적으로 기재되어 있는 경우는, 단순히, '접속된다'라고만 명시적으로 기재되어 있는 경우와 같은 내용이 본 명세서 등에 개시되어 있는 것으로 한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X에 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y에 전기적으로 접속되는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되는 경우에는, 아래와 같이 표현할 수 있다.
예를 들어, 'X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)은, 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속된다'라고 표현할 수 있다. 또는, '트랜지스터의 소스(또는 제 1 단자 등)는, X에 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는, 이 순서대로 전기적으로 접속된다'라고 표현할 수 있다. 또는, 'X는 트랜지스터의 소스(또는 제 1 단자 등)와, 드레인(또는 제 2 단자 등)을 통하여 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는, 이 접속 순서로 제공된다'라고 표현할 수 있다. 이들 예와 마찬가지의 표현 방법을 사용하여, 회로 구성에 있어서의 접속의 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와, 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서, 예를 들어 '트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X에 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 상기 제 1 접속 경로는 Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y에 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않고, 상기 제 3 접속 경로는 Z2를 통한 경로이다'라고 표현할 수 있다. 또는, '트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X에 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y에 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않는다'라고 표현할 수 있다. 또는, '트랜지스터의 소스(또는 제 1 단자 등)는, 적어도 제 1 전기적 경로에 의하여 Z1을 통하여 X에 전기적으로 접속되고, 상기 제 1 전기적 경로는 제 2 전기적 경로를 갖지 않고, 상기 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 의하여 Z2를 통하여, Y에 전기적으로 접속되고, 상기 제 3 전기적 경로는 제 4 전기적 경로를 갖지 않고, 상기 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로이다'라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여, 회로 구성에서의 접속 경로에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또한, 이들 표현 방법은 일례이며, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 회로도 상에서는 독립되어 있는 구성요소끼리가 전기적으로 접속되어 있는 것처럼 도시된 경우라도, 하나의 구성요소가 복수의 구성요소의 기능을 겸비하고 있는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는 하나의 도전막이 배선 및 전극의 양쪽 구성요소의 기능을 겸비하고 있다. 따라서, 본 명세서에서의 전기적으로 접속이란, 이러한 하나의 도전막이 복수의 구성요소의 기능을 겸비하고 있는 경우에도 그 범주에 포함시킨다.
BGL1: 배선
BGL2: 배선
BL: 배선
BL_1: 배선
BL_2: 배선
C0: 용량 소자
C1-C5: 용량 소자
C11-C17: 용량 소자
CSEL: 배선
D1-D6: 다이오드
GBL: 배선
GBL_1: 배선
GBL_2: 배선
I1: 인덕터
INV: 인버터
INV1: 인버터
INV2: 인버터
L1-L7: 층
M0-M25: 트랜지스터
MC: 메모리 셀
MC_1: 메모리 셀
MC_2: 메모리 셀
OS1: 트랜지스터
OS2: 트랜지스터
PL: 배선
Pre: 배선
R_1: 영역
R_2: 영역
SN: 배선
SP: 배선
T1-T4: 기간
WL: 배선
WL_1: 배선
WL_2: 배선
10: 반도체 장치
11: 기판
12: 소자 분리층
13: 절연체
14: 절연체
15: 절연체
16: 절연체
17: 절연체
20_1: 플러그
20_2: 플러그
20_3: 플러그
21_1: 플러그
21_2: 플러그
22: 플러그
23: 플러그
24: 플러그
25: 플러그
26: 플러그
40_1: 배선
40_2: 배선
42: 배선
44: 배선
45: 배선
51: 절연체
52: 절연체
53: 절연체
54: 절연체
55: 절연체
56: 절연체
57: 절연체
58: 절연체
60: 센스앰프 회로
62: 증폭 회로
63: 스위치 회로
64: 프리차지 회로
70: 셀 어레이
80: 구동 회로
81: 메인 앰프
82: 입출력 회로
90: 배선
91: 플러그
92: 배선
93: 플러그
94: 배선
95: 플러그
101: 웰
102: 채널 형성 영역
103: 불순물 영역
104: 불순물 영역
105: 도전성 영역
106: 도전성 영역
107: 게이트 전극
108: 게이트 절연체
110: 산화물 반도체
111: 산화물 반도체
112: 산화물 반도체
113: 산화물 반도체
114: 절연체
115: 도전체
116: 도전체
117: 도전체
118: 개구부
119: 개구부
120: 도전체
121: 도전체
122: 절연체
130: 산화물 반도체
131: 산화물 반도체
131i: 산화물 반도체
132: 산화물 반도체
132i: 산화물 반도체
133: 산화물 반도체
133i: 산화물 반도체
134: 절연체
134i: 절연체
136: 도전체
136a: 도전체
136b: 도전체
137: 도전체
137a: 도전체
137b: 도전체
138: 개구부
142: 도전체
143: 도전체
151: 영역
152: 영역
153: 영역
154: 영역
171: 웰
172: 채널 형성 영역
173: 고농도 불순물 영역
174: 고농도 불순물 영역
175: 도전성 영역
176: 도전성 영역
177: 게이트 전극
178: 게이트 절연체
179: 측벽 절연층
180: 측벽 절연층
181: 저농도 불순물 영역
182: 저농도 불순물 영역
251: 트랜지스터
252: 트랜지스터
253: 트랜지스터
254: 트랜지스터
255: 트랜지스터
256: 트랜지스터
257: 트랜지스터
258: 트랜지스터
259: 트랜지스터
801: 하우징
802: 하우징
803: 표시부
804: 표시부
805: 마이크로폰
806: 스피커
807: 조작 키
808: 스타일러스
811: 하우징
812: 마이크로폰
813: 외부 접속 포트
814: 조작 버튼
816: 표시부
817: 스피커
821: 하우징
822: 표시부
823: 키보드
824: 포인팅 디바이스
831: 하우징
832: 냉장실용 도어
833: 냉동실용 도어
841: 하우징
842: 하우징
843: 표시부
844: 조작 키
845: 렌즈
846: 접속부
851: 차체
852: 차륜
853: 대시보드
854: 라이트
900: 회로
901: 전원 회로
903: 전압 생성 회로
903A: 전압 생성 회로
903B: 전압 생성 회로
903C: 전압 생성 회로
903D: 전압 생성 회로
903E: 전압 생성 회로
905: 전압 생성 회로
905A: 전압 생성 회로
905E: 전압 생성 회로
906: 회로
912: 트랜지스터
912A: 트랜지스터
912B: 트랜지스터
921: 제어 회로
922: 트랜지스터
1700: 전자 부품
1701: 리드
1702: 프린트 기판
1703: 회로부
1704: 회로 기판

Claims (20)

  1. 반도체 장치에 있어서,
    서로 전기적으로 접속되는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 회로;
    상기 제 1 회로 위의 제 1 절연막; 및
    상기 제 1 절연막 위의 제 2 회로로서, 상기 제 2 회로는 서로 전기적으로 접속되는 용량 소자 및 제 3 트랜지스터를 포함하고, 상기 제 3 트랜지스터는 상기 용량 소자 위에 위치하는, 상기 제 2 회로를 포함하고,
    상기 제 1 트랜지스터는 p채널형 트랜지스터이고,
    상기 제 2 트랜지스터 및 상기 제 3 트랜지스터 각각은 채널 형성 영역에 산화물 반도체를 포함하고,
    상기 제 2 회로는 전위를 유지하고,
    상기 제 1 회로는 상기 제 2 회로에 유지된 상기 전위를 증폭시키는, 반도체 장치.
  2. 반도체 장치에 있어서,
    서로 전기적으로 접속되는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 회로;
    상기 제 1 회로 위의 제 1 절연막; 및
    상기 제 1 절연막 위의 제 2 회로로서, 상기 제 2 회로는 서로 전기적으로 접속되는 용량 소자 및 제 3 트랜지스터를 포함하고, 상기 제 3 트랜지스터는 상기 용량 소자 위에 위치하는, 상기 제 2 회로를 포함하고,
    상기 제 1 트랜지스터는 p채널형 트랜지스터이고,
    상기 제 2 트랜지스터 및 상기 제 3 트랜지스터 각각은 채널 형성 영역에 산화물 반도체를 포함하고,
    상기 제 2 회로는 데이터를 기억하며 메모리로서 기능하고,
    상기 제 1 회로는 상기 제 2 회로에 기억된 상기 데이터의 전위를 증폭시키며 상기 메모리의 센스앰프(sense amplifier)로서 기능하는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체는 인듐 및 산소를 포함하는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체는 인듐, 아연, 및 산소를 포함하는, 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체는 인듐, 갈륨, 아연, 및 산소를 포함하는, 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이에 제 2 절연막을 더 포함하고,
    상기 제 2 트랜지스터는 상기 제 1 트랜지스터 위에 위치하는, 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터는 채널 형성 영역에 실리콘을 포함하는, 반도체 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    반도체 기판을 더 포함하고,
    상기 제 1 트랜지스터는 상기 반도체 기판에 채널 형성 영역을 포함하는, 반도체 장치.
  9. 반도체 장치의 제작 방법에 있어서,
    용량 소자에 전기적으로 접속되는 배선을 형성하는 단계;
    상기 배선 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 제 1 산화물 반도체막을 형성하는 단계;
    상기 제 1 산화물 반도체막을 형성한 후에, 상기 제 1 절연막에 개구를 형성하여 상기 배선을 노출시키는 단계;
    상기 개구를 형성한 후에, 상기 제 1 산화물 반도체막에 대하여 고밀도 플라스마 처리를 수행하는 단계; 및
    상기 제 1 산화물 반도체막과 접하며, 상기 개구에서 상기 배선과 접하는 도전막을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  10. 제 9 항에 있어서,
    상기 제 1 절연막으로부터 노출된 상기 배선의 일부는 상기 고밀도 플라스마 처리에 의하여 산화되는, 반도체 장치의 제작 방법.
  11. 제 9 항에 있어서,
    제 1 트랜지스터 위에 위치하는 제 2 절연막 위에 제 2 트랜지스터를 형성하는 단계;
    상기 제 2 트랜지스터 위에 제 3 절연막을 형성하는 단계; 및
    상기 제 3 절연막 위에 상기 용량 소자를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  12. 제 11 항에 있어서,
    상기 제 2 트랜지스터는 제 2 산화물 반도체막을 포함하는, 반도체 장치의 제작 방법.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 트랜지스터의 상기 채널 형성 영역은 상기 용량 소자와 중첩하는, 반도체 장치.
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